JP2012109307A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】半導体チップを磁気シールド層で被覆しても、バンプを狭いピッチで配置することができるようにする。
【解決手段】半導体チップ１００は磁気記憶素子１０を有しており、かつ第１面に電極パッドを有している。磁気シールド層４００は、少なくとも電極パッドが露出した状態で半導体チップ１００を被覆している。半導体チップ１００は、バンプ３１０を介して配線基板２００に実装されている。半導体チップ１００と配線基板２００は、少なくとも一方が凸部を有しており、当該凸部上にバンプ３１０が設けられている。
【選択図】図１

Description

本発明は、磁気記憶素子を有する半導体装置及び半導体装置の製造方法に関する。
記憶素子の一例である磁気記憶素子（ＭＲＡＭ：Magnetoresistive Random Access Memory）を実用化するための開発が進められている。磁気記憶素子は、電子スピンの向きを書き換えることにより情報を書き込む素子である。このため、磁気記憶素子は、外部の静磁場によって情報が誤消去又は誤書込されてしまう可能性がある。これに対して、例えば特許文献１及び２に示すように、磁気記憶素子を有する半導体チップを磁気シールドで覆う構造が検討されている。
特開２００３−３０９１９６号公報 特開２００３−３４７４４１号公報
磁気シールドから半導体チップに向けて磁気が漏れることを抑制するためには、特許文献２のように、半導体チップを直接磁気シールド層で覆うことが望ましい。しかし半導体チップを直接磁気シールド層で覆った場合、半導体チップを配線基板にフリップチップ実装しようとすると、磁気シールド層よりもバンプを高くする必要がある。この場合、バンプを狭いピッチで配置することが難しくなってしまう。
本発明によれば、磁気記憶素子を有するとともに、第１面に電極パッドを有する半導体チップと、
少なくとも前記電極パッドが露出した状態で前記半導体チップを被覆する磁気シールド層と、
前記半導体チップがバンプを介して接続された配線基板と、
を備え、
前記半導体チップと前記配線基板は、少なくとも一方が凸部を有しており、当該凸部上に前記バンプが設けられている半導体装置が提供される。
本発明によれば、半導体チップと前記配線基板は、少なくとも一方が凸部を有している。このため、バンプの高さを小さくすることができる。そして、これに伴ってバンプ径を小さくすることができる。従って、バンプを狭いピッチで配置することができる。
本発明によれば、磁気記憶素子を有するとともに第１面に電極パッドを有する半導体チップを、少なくとも前記電極パッドが露出するように磁気シールド層で被覆する工程と、
前記半導体チップを配線基板にバンプを介して接続する工程と、
を備え、
前記半導体チップと前記配線基板は、少なくとも一方が凸部を有しており、当該凸部上に前記バンプが設けられている半導体装置の製造方法が提供される。
本発明によれば、半導体チップを磁気シールド層で被覆しても、バンプを狭いピッチで配置することができる。
第１の実施形態に係る半導体装置の構成を示す断面図である。 磁気記憶素子の原理を説明するための図である。 磁気記憶素子の構成を説明するための図である。 図１に示した半導体装置の製造方法を示す断面図である。 図１に示した半導体装置の製造方法を示す断面図である。 第２の実施形態に係る半導体装置の構成を示す断面図である。 図６に示した半導体装置の製造方法を示す断面図である。 第３の実施形態に係る半導体装置の製造方法を示す断面図である。 第４の実施形態に係る半導体装置の構成を示す断面図である。 （ａ）は第５の実施形態に係る半導体装置の構成を示す断面図であり、（ｂ）は（ａ）に示した半導体装置の上面図である。 （ａ）は第６の実施形態に係る半導体装置の構成を示す断面図であり、（ｂ）は（ａ）に示した半導体装置の上面図である。 （ａ）は第７の実施形態に係る半導体装置の構成を示す断面図であり、（ｂ）は（ａ）の変形例を示す断面図である。 凸部の構造の詳細を示す断面拡大図である。 図１３の変形例を示す断面図である。 第８の実施形態に係る半導体装置の構成を示す断面図である。 図１５の変形例を示す断面図である。 図１５の変形例を示す断面図である。 第９の実施形態に係る半導体装置の構成を示す断面図である。 第１０の実施形態に係る半導体装置の構成を示す断面図である。 図１９の第１の変形例を示す断面図である。 図１９の第２の変形例を示す断面図である。 第１１の実施形態に係る半導体装置の構成を示す断面図である。 図２２の変形例を示す断面図である。 磁気シールド層の変形例を示す斜視図である。 磁気シールド層の変形例を示す斜視図である。 磁気シールド層の開口の変形例を示す平面図である。 磁気シールド層の開口の変形例を示す平面図である。 磁気シールド層の変形例を示す断面図である。 第１２の実施形態に係る半導体装置の構成を示す断面図である。 電極パッドの平面形状の変形例を示す平面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、半導体チップ１００、磁気シールド層４００、及び配線基板２００を備えている。半導体チップ１００は磁気記憶素子１０を有しており、かつ第１面に電極パッド１１０（本図で省略）を有している。磁気シールド層４００は、少なくとも電極パッド１１０が露出した状態で半導体チップ１００を被覆している。半導体チップ１００は、バンプ３１０を介して配線基板２００に実装されている。ここでの接続形態は、例えばフリップチップ接続である。半導体チップ１００と配線基板２００は、少なくとも一方が凸部を有しており、当該凸部上にバンプ３１０が設けられている。以下、詳細に説明する。
本実施形態において、凸部は配線基板２００に設けられている。具体的には、配線基板２００は、第１の配線基板２１０及び第２の配線基板２２０を有している。平面視において、第２の配線基板２２０は第１の配線基板２１０よりも小さい。第２の配線基板２２０は、バンプ２３０を介して第１の配線基板２１０の上に搭載されている。このような構成により、第２の配線基板２２０が凸部を構成している。そして第２の配線基板２２０のうち第１の配線基板２１０に対向していない面は、バンプ３１０を介して半導体チップ１００に接続している。バンプ２３０，３１０は、例えば半田バンプである。また第１の配線基板２１０のうち半導体チップ１００とは逆側の面には、外部接続端子としてハンダボール３２０が設けられている。
磁気シールド層４００は、少なくとも半導体チップ１００の第１面（配線基板２００に対向する面）の一部を覆っているが、平面視で第２の配線基板２２０とは重なっていない。具体的には、磁気シールド層４００は、半導体チップ１００のほぼ全面（側面を含む）を覆っているが、配線基板２００に対向している領域に開口４０２を有している（後述する図２５（ａ）に相当）。平面視において開口４０２は、第２の配線基板２２０よりも大きい。このため、磁気シールド層４００は第２の配線基板２２０とは干渉せず、開口４０２の内側に第２の配線基板２２０が入り込む。磁気シールド層４００は、軟磁性材料、例えば、鉄、パーマロイ、センダスト、珪素鋼、又はナノ結晶により形成されている。磁気シールド層４００の厚さは、例えば０．０５ｍｍ以上０．１５ｍｍ以下である。
半導体チップ１００と配線基板２００の間の空間は、アンダーフィル樹脂５１０により封止されている。アンダーフィル樹脂５１０は、エポキシ系の樹脂であってもよいし、イミド系の樹脂であってもよい。本実施形態において、アンダーフィル樹脂５１０は、磁気シールド層４００と第２の配線基板２２０の間にも形成されている。すなわち第２の配線基板２２０も、アンダーフィル樹脂５１０によって封止されている。
図２は、磁気記憶素子１０の原理を説明するための図である。磁気記憶素子１０は、磁気固定層１２と磁気フリー層１４とをトンネルバリア層１６を介して対向させた構造を有している。図２（ａ）に示す磁気記憶素子１０は、垂直スピンタイプの素子である。このタイプの磁気記憶素子１０は、半導体チップ１００に対して垂直方向の磁場によって書込及び消去が行われる。図２（ｂ）に示す磁気記憶素子１０は、水平スピンタイプの素子である。このタイプの磁気記憶素子１０は、半導体チップ１００に対して水平方向の磁場によって書込及び消去が行われる。いずれのタイプの磁気記憶素子１０も、磁気固定層１２と磁気フリー層１４の磁化の向きが同一方向の場合は低抵抗となり、磁気固定層１２と磁気フリー層１４の磁化の向きが逆方向の場合は高抵抗となる、そして、トンネルバリア層１６を通過するトンネル電流の大小を測定することにより、書き込みされている情報の読み出しが行われる。そして図１に示す磁気シールド層４００は、図２（ａ）及び図２（ｂ）のいずれのタイプの磁気記憶素子１０に対しても磁気シールド効果を奏する。
図３は、磁気記憶素子１０の構成を説明するための図である。図３（ａ）に示す磁気記憶素子１０は、磁壁移動型の磁気記憶素子である。具体的には、磁気フリー層１４が磁壁移動層になっており、２本のビット線１３ａ，１３ｂに接続している。そして磁気固定層１２は読出線１１に接続している。
図３（ｂ）に示す磁気記憶素子１０はスピン注入型の磁気記憶素子である。具体的には、磁気フリー層１４は一本のビット線１３に接続しており、磁気固定層１２は読出線１１に接続している。
なお、図２及び図３を用いて磁気記憶素子１０の原理及び構成を説明したが、本発明が適用できる磁気記憶素子１０の構成はこれらに限定されず、例えば磁場移動型の磁気記憶素子であってもよい。
図４及び図５は、図１に示した半導体装置の製造方法を示す断面図である。まず図４（ａ）に示すように、個片化される前の第１の配線基板２１０に、バンプ２３０を用いて第２の配線基板２２０を搭載する。第１の配線基板２１０には位置合わせマーク２１２が設けられており、第１の配線基板２１０には位置合わせマーク２２２が設けられている。位置合わせマーク２１２，２２２は、例えば配線層の一部であり、保護層から露出している導体パターンである。このため、位置合わせマーク２１２と位置合わせマーク２２２の位置を検出することにより、第１の配線基板２１０上に第２の配線基板２２０を高い位置精度で搭載することができる。なお、第２の配線基板２２０は、第１の配線基板２１０のうち個片化される複数の領域それぞれに搭載される。
次いで図４（ｂ）に示すように、第１の配線基板２１０上に搭載された各第２の配線基板２２０に、バンプ３１０を一括して形成する。
次いで図５（ａ）に示すように、磁気シールド層４００で被覆された半導体チップ１００を準備する。磁気シールド層４００は、例えば複数の部品を半導体チップ１００に取り付けることにより、形成することができる。
次いで、バンプ３１０を用いて半導体チップ１００を第２の配線基板２２０に搭載する。ここで、磁気シールド層４００には位置合わせマーク４０４が設けられているため、半導体チップ１００は高い位置精度で第２の配線基板２２０に搭載される。なお、位置合わせマーク４０４は、例えば磁気シールド層４００に設けられた特定の形状（くぼみを含む）である。
この状態において、磁気シールド層４００と第１の配線基板２１０の間には、隙間が存在する。このようにすると、バンプ３１０が硬化する際に、半導体チップ１００は自己整合的に第２の配線基板２２０に対して位置決めされる。
次いで図５（ｂ）に示すように、毛細管現象を利用し、磁気シールド層４００と第１の配線基板２１０の間の隙間を、アンダーフィル樹脂５１０で封止する。このとき、磁気シールド層４００と第２の配線基板２２０の間の隙間にも、毛細管現象によりアンダーフィル樹脂５１０が浸透する。次いで、複数の半導体チップ１００を封止樹脂５００で個別に封止する。
その後、ダイシングライン（点線で示す）に沿って第１の配線基板２１０を切断することにより、複数の半導体装置を個片化する。
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、磁気シールド層４００は、半導体チップ１００の電極パッドを露出させるための開口４０２を有している。そして開口４０２は平面視で第２の配線基板２２０を内側に含んでいる。このため、半導体チップ１００を配線基板２００上に搭載したとき、第２の配線基板２２０の上面は磁気シールド層４００の下面より半導体チップ１００の近くに位置する。従って、バンプ３１０の高さを低くすることができる。そして、これに伴ってバンプ３１０の幅を小さくすることができる。これにより、バンプ３１０を狭いピッチで高密度に配置することができる。
（第２の実施形態）
図６は、第２の実施形態に係る半導体装置の構成を示す断面図であり、第１の実施形態における図１に相当している。本実施形態に係る半導体装置は、封止樹脂５００の形状を除いて、第１の実施形態に係る半導体装置と同様の構成である。具体的には、封止樹脂５００の側面は、第１の配線基板２１０の側面と同一面を形成している。
図７は、図６に示した半導体装置の製造方法を示す断面図である。まず図７（ａ）に示すように、第１の配線基板２１０上に第２の配線基板２２０を搭載し、さらに第２の配線基板２２０上に、磁気シールド層４００で被覆された半導体チップ１００を搭載する。次いで、アンダーフィル樹脂５１０を形成する。ここまでの工程は、第１の実施形態と同様である。
次いで図７（ｂ）に示すように、複数の半導体チップ１００を封止樹脂５００で一括封止する。その後、封止樹脂５００及び第１の配線基板２１０をダイシングすることにより、複数の半導体装置を個片化する。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
（第３の実施形態）
図８は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態に係る半導体装置の製造方法は、アンダーフィル樹脂５１０の形成方法を除いて、第１又は第２の実施形態に係る半導体装置の製造方法と同様である。
まず図８（ａ）に示すように、第１の配線基板２１０上にバンプ２３０を形成する。次いで、第２の配線基板２２０の下面に絶縁性の樹脂フィルム（ＮＣＦ：Non Conductive Film）５１２を、例えばラミネート法により設ける。次いで、第１の配線基板２１０上に第２の配線基板２２０を搭載する。これにより、第２の配線基板２２０と第１の配線基板２１０の間の空間は樹脂フィルム５１２により封止される。
次いで図８（ｂ）に示すように、第２の配線基板２２０上にバンプ３１０を設ける。次いでバンプ３１０上及び第２の配線基板２２０上に、樹脂フィルム（ＮＣＦ）５１４をラミネート法により設ける。これにより、アンダーフィル樹脂５１０が形成される（図８（ｃ））。この段階において、アンダーフィル樹脂５１０は第２の配線基板２２０及びバンプ３１０を封止しているが、未だ硬化していない。
次いで、第２の配線基板２２０上に、磁気シールド層４００で被覆された半導体チップ１００を搭載する。このとき、半導体チップ１００はある程度の圧力で第２の配線基板２２０に押し付けられる。これにより、バンプ３１０は半導体チップ１００に接触する。
次いで、半導体チップ１００、配線基板２００、及びバンプ３１０を熱処理し、その後冷却する。詳細には、まず加熱により、アンダーフィル樹脂５１０を軟化させ、バンプ間を埋める。その後、徐々にアンダーフィル樹脂５１０は硬化し、これと並行して、バンプ３１０は溶融する。そして冷却によりバンプは凝固して、半導体チップ１００に接合する。その後、封止樹脂５００を設ける。
本実施形態では、半導体チップ１００が第２の配線基板２２０に接合される前に樹脂フィルム５１４が設けられているが、樹脂フィルム５１４は、第２の配線基板２２０の上面ではなく半導体チップ１００の下面に設けられてもよい。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第２の配線基板２２０に半導体チップ１００を搭載する前に、アンダーフィル樹脂５１０を樹脂フィルム５１２，５１４で形成するため、バンプ２３０，３１０のピッチが小さくなっても、バンプ２３０，３１０をアンダーフィル樹脂５１０で十分封止することができる。
（第４の実施形態）
図９は、第４の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、磁気シールド層４００の形状を除いて、第１〜第３の実施形態のいずれかと同様である。
本実施形態において、磁気シールド層４００は、半導体チップ１００の側面と対向している領域に湾曲部４０６を有している。すなわち半導体チップ１００の側面と磁気シールド層４００の間には、隙間が存在している。
本実施形態によっても、第１〜第３の実施形態と同様の効果を得ることができる。また磁気シールド層４００が湾曲部４０６を有しているため、例えば薄い鋼板を折り曲げ加工することにより、磁気シールド層４００の少なくとも一部を形成することができる。従って、磁気シールド層４００の製造コストを低くすることができる。
（第５の実施形態）
図１０（ａ）は、第５の実施形態に係る半導体装置の構成を示す断面図であり、第１の実施形態における図１に相当している。図１０（ｂ）は、図１０（ａ）に示した半導体装置の上面図である。本実施形態に係る半導体装置は、以下の点を除いて第１〜第３の実施形態のいずれかに係る半導体装置と同様の構成である。
まず、半導体チップ１００は、メモリ領域１０２とメモリ無領域１０４を有している。メモリ領域１０２は、磁気記憶素子１０が設けられている領域であり、メモリ無領域１０４は磁気記憶素子１０が設けられていない領域である。メモリ無領域１０４には、例えばロジック回路が配置されている。そして磁気シールド層４００は、平面視でメモリ領域１０２を覆っており、かつメモリ無領域１０４を覆っていない。
詳細には、本実施形態において磁気記憶素子１０は、図２（ａ）に示した垂直スピンタイプの素子である。また半導体チップ１００は矩形を有している。そしてメモリ領域１０２は、メモリ無領域１０４と比較して半導体チップ１００の一辺に近い側に設けられている。そして磁気シールド層４００は、半導体チップ１００のうち配線基板２００に対向している第１面から、側面を経由して、第１面とは逆側の面である第２面にかけて形成されている。
具体的には、メモリ無領域１０４は半導体チップ１００の中心側に設けられており、メモリ領域１０２は半導体チップ１００の両脇に設けられている。そして半導体チップ１００のメモリ領域１０２は、互いに異なる磁気シールド層４００によってそれぞれ覆われている。各磁気シールド層４００は、半導体チップ１００の４つの側面のうち１つの側面を完全に覆っており、かつこの側面につながる２つの側面を覆っていない（後述する図２４（ａ），（ｂ）に相当）。なお、後述する図２４（ｄ）に示すように、磁気シールド層４００は上記した２つの側面を部分的に覆っていてもよい。
本実施形態によっても、第１〜第３の実施形態と同様の効果を得ることができる。また、半導体チップ１００に対して垂直な方向の磁場に対しては、第１の実施形態に係る磁気シールド層４００よりも、本実施形態に係る磁気シールド層４００のほうがシールド効果が高い。従って、磁気記憶素子１０に対して誤書込や誤消去が行われる可能性がさらに低くなる。
（第６の実施形態）
図１１（ａ）は、第６の実施形態に係る半導体装置の構成を示す断面図であり、第１の実施形態における図１に相当している。図１０（ｂ）は、図１０（ａ）に示した半導体装置の上面図である。本実施形態に係る半導体装置は、磁気シールド層４００の形状を除いて第５の実施形態に係る半導体装置と同様の構成である。
本実施形態において、磁気シールド層４００は、湾曲部４０６を有している。湾曲部４０６の構成は、第４の実施形態と同様である。
本実施形態によっても、第５の実施形態と同様の効果を得ることができる。また第４の実施形態と同様に、磁気シールド層４００の製造コストを低くすることができる。
（第７の実施形態）
図１２（ａ）は、第７の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、配線基板２００の構成を除いて、第１〜第６の実施形態のいずれかと同様である。
本実施形態において、配線基板２００は、凸部２５０を有している。凸部２５０は、一枚の配線基板２００の表面が部分的に凸になることにより、形成されている。凸部２５０は、磁気シールド層４００の開口４０２内に入り込んでいる。そして凸部２５０の上面には、バンプ３１０が接続している。
図１２（ｂ）は、図１２（ａ）の変形例を示す断面図である。本図に示す例において、凸部２５０は配線基板２００のうち磁気シールド層４００に対向しない部分の全域に形成されている。そして磁気シールド層４００は、配線基板２００のうち凸部２５０が形成されていない領域に当接していても良いし、この領域から離れていてもよい。
図１３は、凸部２５０の構造の詳細を示す断面拡大図である。本図に示す例において、配線基板２００は４層以上の多層配線基板である。凸部２５０は、保護層２４０、金属柱２０２、及び金属層２０３により構成されている。保護層２４０は、例えばソルダーレジストであり、配線基板２００の上面を部分的に被覆している。ここでソルダーレジストは、例えば、エポキシ樹脂、アクリル樹脂、及びポリイミド樹脂の少なくとも一つを含んでいる。保護層２４０の厚さは、例えば２０μｍ以上６０μｍ以下である。金属柱２０２は、例えばＣｕにより形成されている。また配線基板２００のうちハンダボール３２０が取り付けられる面には、保護層２４２が形成されている。
配線基板２００のうち保護層２４０が形成されている領域には、電極２０１が形成されている。電極２０１は、平面視で磁気シールド層４００の開口４０２の内側に位置している。そして電極２０１には、金属柱２０２が接続している。金属柱２０２は保護層２４０を貫通しており、上端が保護層２４０よりも上に位置している。金属柱２０２は例えばＣｕポストであり、例えば電解めっき法により形成されている。金属柱２０２の高さは、例えば６０μｍ以上１２０μｍ以下である。
金属柱２０２の上端（上端面および側面の上端部を含む）には、金属層２０３が形成されている。金属層２０３は、例えばＮｉ／Ａｕ、Ｎｉ／Ｐｄ／Ａｕ層であり、例えば無電解めっき法、又は電解めっき法により形成されている。金属層２０３は、バンプ３１０を金属柱２０２に接合させるために設けられている。
そして電極２０１は、コア層に設けられたビア２０６を介して電極２０４に接続している。電極２０４は配線基板２００の裏面側に設けられており、金属層２０５を介してハンダボール３２０に接続している。
本実施形態によっても、第１〜第６の実施形態と同様の効果を得ることができる。
なお、図１４に示すように、配線基板２００はコア層の上面及び下面に配線を形成した２層基板であってもよい。この場合、コア層の上面に電極２０１が形成され、コア層の下面に電極２０４が形成される。
（第８の実施形態）
図１５は、第８の実施形態に係る半導体装置の構成を示す断面図であり、第７の実施形態に係る図１３に相当している。本実施形態に係る半導体装置は、以下を除いて第７の実施形態に係る半導体装置と同様の構成である。
本実施形態において、配線基板２００は最上層にビルドアップ領域２０７を有している。ビルドアップ領域２０７は、配線層を部分的にビルドアップすることにより形成されている。そして保護層２４０は、ビルドアップ領域２０７上のみに形成されている。ビルドアップ領域２０７は、平面視で磁気シールド層４００の開口４０２と重なる部分に形成されている。そしてビルドアップ領域２０７及び保護層２４０により、凸部が形成されている。この凸部は、開口４０２内に入り込んでいる。
また、電極２０１上には金属柱２０２が形成されておらず、バンプ３１０は、電極２０１に直接接続している。ただし電極２０１は、上面に、バンプ３１０との接合を確保するために、Ｎｉ／Ａｕ、Ｎｉ／Ｐｄ／Ａｕなどの金属層を有している。
また、ビルドアップ領域２０７の一つ下の配線層に位置する配線層では、配線はビルドアップ領域２０７で覆われている部分のみに形成されている。
本実施形態によっても、第７の実施形態と同様の効果を得ることができる。
なお、本実施形態において、保護層２４０は、配線基板２００のうち半導体チップ１００に対向する面の全面に形成されても良い。この場合、ビルドアップ領域２０７の一つ下の配線層に位置する配線層のうちビルドアップ領域２０７で覆われていない部分にも、配線を形成することができる。
また図１６に示すように、ビルドアップ領域２０７は、平面視で磁気シールド層４００と重ならない領域である限りにおいて、開口４０２と重ならない場所（例えば平面視で磁気シールド層４００の外側に位置する部分）にも形成されて良い。
また図１７に示すように、配線基板２００内における電極２０１と電極２０４は、一つのビア２０６によって直接接続されてもよい。
（第９の実施形態）
図１８は、第９の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、以下の点を除いて、第７の実施形態に係る半導体装置と同様の構成である。
まず、磁気シールド層４００が半導体チップ１００の側面の一部には形成されていない。そして保護層２４０は、平面視で、半導体チップ１００の側面のうち磁気シールド層４００が形成されていない部分から半導体チップ１００の内側から外側にかけて連続的に形成されている。
本実施形態によっても、第７の実施形態と同様の効果を得ることができる。
（第１０の実施形態）
図１９は、第１０の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、以下の点を除いて、第８の実施形態に係る半導体装置と同様の構成である。
まず、半導体チップ１００は、金属柱１１２を有している。金属柱１１２は電極パッド１１０上に形成されている。電極パッド１１０を含む多層配線層上には、保護層１２０が形成されている。保護層１２０は、電極パッド１１０上に位置する開口が設けられているが、この開口内に金属柱１１２が形成されている。金属柱１１２は、例えばＣｕから構成されている。金属柱１１２は、保護層１２０よりも高く、上端が保護層１２０より凸になっている。金属柱１１２の高さは、例えば６０μｍ以上１２０μｍ以下である。
そして、金属柱１１２の端面にバンプ３１０が形成されている。配線基板２００には金属柱２０２が設けられていないため、バンプ３１０は保護層２４０に設けられた開口内に入り込む。この開口は、電極２０１上に位置している。そしてバンプ３１０は、アンダーバンプメタル（図示せず）を介して電極２０１に接続している。
図２０は、図１９の第１の変形例を示す断面図である。この変形例は、以下の点を除いて図１９と同様の構成である。まず、保護層２４０は配線基板２００のうち半導体チップ１００に対向している面の全面に形成されている。そして保護層２４０により被覆されている配線層は、平面視で磁気シールド層４００と重なる領域にも配線を有している。
すなわち本実施形態では、半導体チップ１００が凸部として金属柱１１２を有していることになる。金属柱１１２は保護層１２０よりも高いため、金属柱１１２を設けることにより、第７の実施形態において配線基板２００に凸部を設けたときと同様の効果を得ることができる。
図２１は、図１９の第２の変形例を示す断面図である。この変形例は、以下の点を除いて図１９と同様の構成である。まず、磁気シールド層４００が半導体チップ１００の側面の一部には形成されていない。そして保護層２４０は、平面視で、半導体チップ１００の側面のうち磁気シールド層４００が形成されていない部分から半導体チップ１００の内側から外側にかけて連続的に形成されている。
本実施形態によっても、第８の実施形態と同様の効果を得ることができる。
（第１１の実施形態）
図２２は、第１１の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、保護層２４０の端面２４１が上を向く方向に傾斜している点を除いて、第７〜第１０の実施形態のいずれかに係る半導体装置と同様の構成である。
本実施形態によっても、第７の実施形態と同様の効果を得ることができる。また配線基板２００上に半導体チップ１００を搭載するときに、端面２４１に磁気シールド層４００の下端が当接した場合でも、端面２４１に沿って磁気シールド層４００の下端がスライドすることにより、半導体チップ１００は、自己整合的に正しい位置に移動する。従って、さらに確実に半導体チップ１００を配線基板２００に実装することができる。
なお、図２３に示すように、保護層２４０の端面２４１は、下を向く方向に傾斜していてもよい。
図２４の各図、及び図２５の各図は、第１〜第１１の実施形態における磁気シールド層４００の変形例を示す斜視図である。上記した各実施形態では、磁気シールド層４００は、図２４（ａ）、図２４（ｂ）、及び図２５（ａ）のいずれかに示す形状を有していた。しかし磁気シールド層４００の形状はこれらに限定されず、例えば図２４、図２５の各図に示す形状としてもよい。
図２４（ｂ）に示す例は、図２４（ａ）に示す例に対し、磁気シールド層４００の幅が半導体チップ１００の幅よりも狭い点が異なる。そして半導体チップ１００の縁は磁気シールド層４００に被覆されていない。
図２４（ｃ）に示す例は、図２４（ａ）に示す例に対し、磁気シールド層４００が半導体チップ１００の一辺の近傍にのみ設けられている点が異なる。
図２４（ｄ）に示す例では、磁気シールド層４００は、直方体のうち半導体チップ１００が差し込まれる側面のみが開口している形状を有している。そして２つの磁気シールド層４００が、半導体チップ１００のうち互いに対向している２つの側面側から、それぞれ差し込まれている。
図２４（ｅ）に示す例は、図２４（ｃ）に示す例に対し、磁気シールド層４００の幅が半導体チップ１００の幅よりも狭く、かつ長手方向に長い点が異なる。磁気シールド層４００の端部は、半導体チップ１００の能動面（電極パッドが形成されている面）のうち半導体チップ１００の一側面の近くから、この一側面の反対側の側面を経由し、さらに半導体チップ１００の裏面のうち上記した一側面の近くまで延伸している。
図２５（ｂ）に示す例では、磁気シールド層４００は、図２５（ａ）に示す例に対し、開口４０２が半導体チップ１００のうち互いに対向している２つの側面につながっている点が異なる。そして磁気シールド層４００は、これら２つの側面は覆っておらず、残りの２つの側面を覆っている。
図２５（ｃ）に示す例では、磁気シールド層４００は、図２５（ｂ）に示す例に対し、開口４０２が、半導体チップ１００のうち互いに対向している２つの側面にまで連続して形成されているが、これら２つの側面の他の部分は磁気シールド層４００によって被覆されている点が異なる。
図２５（ｄ）に示す例では、磁気シールド層４００は、図２５（ａ）に示す例に対し、互いに対向している２側面を覆っていない点が異なる。
図２６は、図２４の各図に示した例における開口４０２の形状の一例を示す図である。図２７は、図２５の各図に示した例における開口４０２の形状の一例を示す図である。いずれの例においても、開口４０２は、半導体チップ１００のうち電極パッドが設けられた領域に形成されている。
図２６（ａ）及び（ｂ）に示す例では、半導体チップ１００の電極パッドは、半導体チップ１００のうち互いに対向する２側面に沿って形成されている。そして開口４０２も、半導体チップ１００のうち互いに対向する２側面に沿って延伸している。そして、図２６（ａ）に示すように、開口４０２が磁気シールド層４００の中で閉じている形状となる場合もあれば、図２６（ｂ）に示すように、開口４０２が磁気シールド層４００の縁につながって開放されている形状となる場合もある。
図２６（ｃ）及び図２７（ａ）に示す例では、半導体チップ１００の電極パッドは、半導体チップ１００の縁を除いた全面に形成されている。この場合、開口４０２は、半導体チップ１００の能動面に対向する部分のうち、縁を除いた領域に形成される。
図２７（ｂ）に示す例では、半導体チップ１００の電極パッドは、半導体チップ１００の４つの側面それぞれに沿って形成されている。そして開口４０２も、半導体チップ１００の４つの側面それぞれに沿って延伸している。
図２７（ｃ）に示す例では、開口４０２は、電極パッドそれぞれ別に設けられている。
なお、図２４及び図２５に示した各例において、図２８に示すように、磁気シールド層４００は、半導体チップ１００の側面に沿って形成されている部分が、半導体チップ１００の能動面及びその反対面に対向している部分よりも厚くなっていてもよい。
磁気シールド層４００は、磁束を磁気シールド層４００の内部を通過させることにより、半導体チップ１００に磁場が加わらないようにするものである。そして、磁気シールド層４００のうち最も磁束密度が高くなるのは、磁気シールド層４００のうち半導体チップ１００の側面に沿っている部分である。図２８に示す例では、磁気シールド層４００のうち半導体チップ１００の側面に沿っている部分が、他の部分よりも厚くなっている。このため、この部分における磁束の通過容量が増大する。このため、磁気シールド層４００の磁気シールド能力が向上する。
また磁気シールド層４００が、半導体チップ１００の側面を経由して半導体チップ１００の一面（能動面）側から他面（裏面）側に回り込んでいる場合、磁気シールド層４００には、図２６の各図に示したように、この側面に沿った長尺形状の開口４０２を形成しないのが好ましい。
上記したように、磁気シールド層４００は、磁束を磁気シールド層４００の内部を通過させることにより、半導体チップ１００に磁界が加わらないようにするものである。半導体チップ１００の側面を経由して半導体チップ１００の一面（能動面）側から他面（裏面）側に回り込んでいる場合、磁束は、磁気シールド層４００のうち半導体チップ１００の一面（能動面）側に位置する部分から、半導体チップ１００の側面に対向している部分を経由して、半導体チップ１００の他面（裏面）側に位置する部分に流れる。ここで磁気シールド層４００に、上記した側面に沿った長尺形状の開口４０２を形成してしまうと、この側面近傍において、磁束が流れる部分が減少してしまい、この部分における磁束の通過容量が減少してしまう。この場合、磁気シールド層４００の磁気シールド能力が低下してしまう。
（第１２の実施形態）
図２９は、第１２の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、以下の点を除いて第１〜第１１の実施形態に係る半導体装置のいずれかと同様の構成である。なお図２９は、第２の実施形態と同様の場合を図示している。
まず、磁気記憶素子１０は水平スピンタイプの素子である。そして、磁気シールド層４００は、半導体チップ１００の裏面側（図中上側の面）にのみ設けられている。また、配線基板２００の凸部（本図に示す例では第２の配線基板２２０）以外の領域のうち半導体チップ１００と対向している部分には、素子２０が搭載されている。素子２０は、半導体チップであってもよいし、他のディスクリート部品であってもよい。
本実施形態によれば、配線基板２００のうち平面視で半導体チップ１００と重なる領域に、半導体チップ１００以外の電子部品を搭載することができる。
なお、上記した各実施形態において、電極パッド１１０の平面形状は矩形である必要はない。例えば図３０に示すように、電極パッド１１０は正三角形（図３０（ａ））、正六角形（図３０（ｂ））又は円形（図３０（ｃ））であってもよい。この場合、電極パッド１１０を千鳥配置することにより、電極パッド１１０の配置密度を高めることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
１０ 磁気記憶素子
１１ 読出線
１２ 磁気固定層
１３ ビット線
１３ａ ビット線
１３ｂ ビット線
１４ 磁気フリー層
１６ トンネルバリア層
２０ 素子
１００ 半導体チップ
１０２ メモリ領域
１０４ メモリ無領域
１１０ 電極パッド
１１２ 金属柱
１２０ 保護層
２００ 配線基板
２０１ 電極
２０２ 金属柱
２０３ 金属層
２０４ 電極
２０５ 金属層
２０６ ビア
２０７ ビルドアップ領域
２１０ 配線基板
２１２ 位置合わせマーク
２２０ 配線基板
２２２ 位置合わせマーク
２３０ バンプ
２４０ 保護層
２４１ 端面
２４２ 保護層
２５０ 凸部
３１０ バンプ
３２０ ハンダボール
４００ 磁気シールド層
４０２ 開口
４０４ 位置合わせマーク
４０６ 湾曲部
５００ 封止樹脂
５１０ アンダーフィル樹脂
５１２ 樹脂フィルム
５１４ 樹脂フィルム

Claims (17)

  1. 磁気記憶素子を有するとともに、第１面に電極パッドを有する半導体チップと、
    少なくとも前記電極パッドが露出した状態で前記半導体チップを被覆する磁気シールド層と、
    前記半導体チップがバンプを介して接続された配線基板と、
    を備え、
    前記半導体チップと前記配線基板は、少なくとも一方が凸部を有しており、当該凸部上に前記バンプが設けられている半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記磁気シールド層は、少なくとも前記半導体チップの前記第１面の一部を覆っており、
    前記凸部は、前記磁気シールド層のうち前記第１面を覆っている部分とは重なっていない半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記半導体チップと前記配線基板の間の空間を封止する樹脂層を備え、
    前記樹脂層は、前記磁気シールド層と前記凸部の間にも形成されている半導体装置。
  4. 請求項１〜３のいずれか一項に記載の半導体装置において、
    前記凸部は前記配線基板に設けられている半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記配線基板は、第１の配線基板と、前記第１の配線基板上に設けられた第２の配線基板を有しており、
    前記凸部は前記第２の配線基板である半導体装置。
  6. 請求項４に記載の半導体装置において、
    前記配線基板は、
    部分的に形成された保護膜と、
    前記保護膜を貫通している金属柱と、
    を有しており、
    前記凸部は、前記保護膜及び前記金属柱である半導体装置。
  7. 請求項４に記載の半導体装置において、
    前記配線基板は、部分的にビルドアップ領域を有しており、
    前記凸部は前記ビルドアップ領域である半導体装置。
  8. 請求項１〜３のいずれか一項に記載の半導体装置において、
    前記凸部は前記半導体チップに設けられている半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記半導体チップは、前記凸部が設けられている面に保護膜を有しており、
    前記凸部は、前記保護膜よりも高い半導体装置。
  10. 請求項８又は９に記載の半導体装置において、
    前記凸部は前記電極パッド上に形成された金属柱である半導体装置。
  11. 請求項１〜１０のいずれか一項に記載の半導体装置において、
    前記半導体チップは、前記磁気記憶素子が形成されているメモリ有領域と、前記磁気記憶素子が形成されていないメモリ無領域とを有しており、
    前記磁気シールド層は、少なくとも平面視で前記メモリ有領域と重なる領域に形成されている半導体装置。
  12. 請求項１〜１１のいずれか一項に記載の半導体装置において、
    前記磁気記憶素子は、前記半導体チップに対して垂直な方向の磁場によって書き込みが行われ、
    前記磁気シールド層は、前記半導体チップの前記第１面から側面を経由して、前記第１面とは反対側の面である第２面にかけて形成されている半導体装置。
  13. 請求項１２に記載の半導体装置において、
    前記半導体チップは矩形であり、
    前記磁気シールド層は、
    前記一面に対向する領域に前記電極パッドを露出させるための開口を有しており、
    前記半導体チップの一辺に位置する前記側面を経由するように形成されており、かつ前記一辺の近くには、前記一辺に沿った長尺形状を有する前記開口が形成されていない半導体装置。
  14. 請求項１２又は１３に記載の半導体装置において、
    前記磁気シールド層は、前記側面に対向する領域が、前記第１面に対向する領域及び前記第２面に対向する領域よりも厚い半導体装置。
  15. 請求項１２〜１４のいずれか一項に記載の半導体装置において、
    前記半導体チップに垂直な断面で見た場合、前記磁気シールド層は、前記側面に対向する領域が湾曲している半導体装置。
  16. 請求項１〜１１のいずれか一項に記載の半導体装置において、
    前記磁気記憶素子は、前記半導体チップに対して水平な方向の磁場によって書き込みが行われ、
    前記磁気シールド層は、前記半導体チップのうち前記電極パッドが形成されていない面のみに形成されている半導体装置。
  17. 磁気記憶素子を有するとともに第１面に電極パッドを有する半導体チップを、少なくとも前記電極パッドが露出するように磁気シールド層で被覆する工程と、
    前記半導体チップを配線基板にバンプを介して接続する工程と、
    を備え、
    前記半導体チップと前記配線基板は、少なくとも一方が凸部を有しており、当該凸部上に前記バンプが設けられている半導体装置の製造方法。

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