JP2003115585A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2003115585A
JP2003115585A JP2001307283A JP2001307283A JP2003115585A JP 2003115585 A JP2003115585 A JP 2003115585A JP 2001307283 A JP2001307283 A JP 2001307283A JP 2001307283 A JP2001307283 A JP 2001307283A JP 2003115585 A JP2003115585 A JP 2003115585A
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region
conductivity type
gate electrode
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Isao Kimura
偉作夫 木村
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 【課題】 耐圧特性，オン抵抗特性等において安定性を
有する半導体装置を提供する。 【解決手段】 Ｐ型半導体層と，半導体層表面に形成さ
れるＮ型第１ウェルと，第１ウェル表面に形成されるＰ
型第２ウェルと，第２ウェル表面に形成されるＮ型ソー
ス領域と，第１ウェル表面でソース領域より所定距離離
間して形成されるＮ型ドレイン領域と，半導体層上に形
成されソース領域から第２，第１ウェルまで延在するゲ
ート電極と，ゲート電極から離間し第２ウェルとドレイ
ン領域間の第１ウェル上に配置され第１ウェルから第１
ウェルの縁まで延在する印加電極と，第２ウェル表面に
形成されたＰ型第１不純物拡散層であってソース領域下
の第２ウェルまで達する第１不純物拡散層とを含む半導
体装置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は，耐圧特性，オン抵
抗特性等に優れた半導体装置およびその製造方法に関す
るものである。
【０００２】
【従来の技術】ＬＤＭＯＳ（lateral double-diffused
metal oxide semiconductor，表面ドレイン横型２重拡
散の金属・酸化物半導体）トランジスタは，小型で消費
電力が小さい電力用デバイスとして知られている。例え
ば特開平１０−３３５６６３号公報に，その構造と製造
方法が開示されている。
【０００３】従来のＬＤＭＯＳトランジスタは，次のよ
うに製造される。Ｐ＋型半導体の基板上に，Ｐ−型エピ
タキシャル層（第１領域）が形成され，その上にＮ−型
ウェルとして第２領域が形成される。その第２領域中
に，ＤウェルとしてＰ−型の第３領域と，第３領域の少
なくとも一部分の上にゲートが形成され，第２領域の中
にはＮ型のＲＳＤ（reduced surface drain，縮小した
表面ドレイン）領域が形成される。
【０００４】ＲＳＤ領域の第１側面はゲートの第１側面
と整合し，ゲートの外側に広がる。第３領域の中にはＮ
＋型のソース領域と，Ｐ＋型のバックゲート領域とが形
成される。ソース領域とＲＳＤ領域の間に第３領域がチ
ャンネルを形成するように，また，ソース領域はゲート
の第２側面の下でかつＲＳＤ領域から間隔を置いて形成
される。一方，第２領域の中にはＮ＋型のドレイン領域
がゲートの第１側面から間隔を置いて形成される。ソー
ス領域とドレイン領域の添加不純物濃度は，ＲＳＤ領域
の添加不純物濃度よりも大きくなっている。
【０００５】フォトレジスト・パターンの作成や種々の
部材の沈着，注入，拡散などの工程には，既知の半導体
製造技術が用いられる。
【０００６】一般にＬＤＭＯＳトランジスタでは，抵抗
路の長さがチャンネル長Ｌと，ドリフト長Ｌｄとの和，
すなわちＬ＋Ｌｄで表される。特開平１０−３３５６６
３号公報にも示されるように，ドリフト長Ｌｄが変化す
ると，オン抵抗値Ｒｓｐや，ブレークダウン電圧ＢＶの
値も変化する。
【０００７】
【発明が解決しようとする課題】しかしながら上記従来
のＬＤＭＯＳトランジスタの製造方法では，ゲートとド
レイン領域とがそれぞれ異なる工程，異なるマスクによ
るホトリソ技術によって形成されるため，それぞれの形
成位置を合わせなければならなかった。このため，既知
の半導体製造技術では，これらの合わせずれが発生し
た。このような合わせずれは，すなわちドリフト長Ｌｄ
の値のばらつきとなり，結果として量産製造過程におけ
る半導体装置の特性が不安定になるという問題があっ
た。
【０００８】そこで本発明は，上記従来の問題を解決
し，製造上ドリフト長Ｌｄの値がばらつくことなく，そ
の結果安定した素子特性を有する半導体装置を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
の本発明の半導体装置は，第１導電型の半導体層と，半
導体層表面に形成される第２導電型の第１ウェルと，第
１ウェル表面に形成される第１導電型の第２ウェルと，
第２ウェル表面に形成される第２導電型のソース領域
と，第１ウェル表面でソース領域より所定距離離間して
形成される第２導電型のドレイン領域と，半導体層上に
形成され，ソース領域から第２ウェルおよび第１ウェル
まで延在するゲート電極と，ゲート電極から離間し，第
２ウェルおよびドレイン領域間の第１ウェル上に配置さ
れるとともに，第１ウェルからドレイン領域に接する第
１ウェルの縁まで延在する印加電極と，第２ウェル表面
に形成された第１導電型の第１不純物拡散層であって，
ソース領域下の第２ウェルまで達する第１不純物拡散層
を含むことを特徴とする。
【００１０】ここにおいて，「第１導電型」と「第２導
電型」とは，通常のＭＯＳトランジスタと同様，「Ｐ
型」と「Ｎ型」，又はこの逆が対応し，以下の記述にお
いても同様である。
【００１１】上記構成によれば，ホトリソ法を用いた製
造上ドリフト長Ｌｄの値がばらつきが低減でき，この結
果，耐圧特性，オン抵抗特性等の安定性が向上する。
【００１２】また，本発明の半導体装置の製造方法は，
素子分離領域に囲まれた第１導電型の半導体層表面に第
２導電型を有する第１ウェルを形成し，第１ウェル表面
に第１導電型である第２ウェル，第２ウェル表面にソー
ス領域をそれぞれ形成する工程と，半導体層上面に導体
膜を形成した後，導電膜のパターニングを行い，半導体
層上に形成され，ソース領域から第２ウェルおよび第１
ウェルまで延在するゲート電極と，ゲート電極から離間
する第１ウェル上に配置されるマスクとを形成する工程
と，ゲート電極とマスクとを含む半導体層上に形成され
るとともに，その一端はマスク上に配置され，かつ，素
子分離領域およびマスク間の第１ウェル表面を露出させ
る第１レジストマスクを形成する工程と，第１レジスト
マスクをマスクとして，第２導電型の不純物を注入し，
第１ウェル表面にドレイン領域を形成する工程と，ドレ
イン領域を形成する工程の後，ゲート電極を含む半導体
層上に形成されるとともに，その一端はゲート電極上に
配置され，かつ，素子分離領域およびゲート電極間の第
１ウェル表面を露出させる第２レジストマスクを形成す
る工程と，第２レジストマスクをマスクとして，第２導
電型の不純物を注入し，第１ウェル表面にドレイン領域
よりも低い不純物濃度を有し，かつ，ドレイン領域に接
続される第２不純物拡散層を形成する工程とを含むこと
を特徴とする。
【００１３】上記構成でさらに，ドレイン領域を形成す
る工程の後にマスクを除去してもよい。さらにこのマス
クは，ドレイン領域に接する第１ウェルの縁から略０．
３μｍ以上の幅を有することが望ましい。
【００１４】また，上記構成でさらに，第２レジストマ
スクをマスクとして，第２導電型の不純物を注入した
後，半導体層に対する熱処理を行い，第２不純物拡散層
をこの熱処理によって形成してもよい。さらにこのマス
クは，ドレイン領域に接する第１ウェルの縁から略０．
２μｍ以内の幅を有することが望ましい。
【００１５】上記構成によれば，大幅に工程が削減でき
る。さらに，仕様電圧を変更する場合にＲＳＤの条件を
検討する必要も無く，ゲート電極に印加する電圧を変え
ることで様々な仕様電圧に対応できる。
【００１６】
【発明の実施の形態】以下に，本発明の第１〜第３の実
施の形態を，図１〜図３のＬＤＭＯＳトランジスタの構
造と製造工程を示す横断面正面図によって説明する。
【００１７】図１は，本発明の第１の実施の形態による
ＬＤＭＯＳトランジスタ１０１であり，以下の工程によ
って製造される。
【００１８】すなわち，第１導電型の半導体層１０２
に，ドレインとなる第２導電型の第１ウェル１０３を形
成し，次に，第１ウェル１０３中の一部の領域に，第１
導電型の第２ウェル（Ｄウェル）１０４を形成する。そ
して，第２ウェル１０４中の一部の領域に，ソース領域
１０５を形成する。
【００１９】次に，第１ウェル１０３に形成された素子
の周囲に，素子分離領域となる絶縁体からなるフィール
ド酸化膜１０６を形成し，第１ウェル１０３上でフィー
ルド酸化膜１０６に囲まれる領域に，絶縁体からなるゲ
ート酸化膜１０７を形成する（図１（ａ））。
【００２０】第１ウェル１０３，第２ウェル１０４，ソ
ース領域１０５，フィールド酸化膜１０６，および，ゲ
ート酸化膜１０７を形成する工程は，従来と同様の方法
を用いることができる。
【００２１】次に，ゲート酸化膜上に，例えばポリシリ
コン等の導電性材料よりなる導電膜を形成する。その
後，導電膜のパターニングを行い，ゲート酸化膜を介し
た半導体層上にゲート電極１０８と，ゲート電極１０８
より離間したマスク１１２とを形成する。このとき，ゲ
ート電極１０８は，半導体層上に形成され，ソース領域
１０５から第２ウェル１０４および第１ウェル１０３ま
で延在するように設けられる。つまり，第１ウェル１０
３およびソース領域１０５の少なくとも一部分とその第
１ウェル１０３およびソース領域１０５の一部分に挟ま
れた第２ウェル１０４との上を延在するように形成され
る。また，マスク１１２は，第２不純物拡散層（ＲＳ
Ｄ）１１０上であり，第２不純物拡散層１１０から，後
に形成されるドレイン領域の取り出し領域のドレイン領
域１０９ｄに接する第２不純物拡散層（ＲＳＤ）１１０
の縁まで延在するよう形成される。
【００２２】すなわち，ゲート酸化膜１０７を介した前
記第２導電型の第１ウェル１０３上に，前記第２ウェル
１０４と前記ソース領域１０５との接合部分，および，
前記第１ウェル１０３と前記第２ウェル１０４との接合
部分とをまたぐように多結晶半導体からなるゲート電極
１０８を配置し，ゲート酸化膜１０７を介した前記第１
ウェル１０３上で，ドレイン電極取り出し領域の周辺
に，多結晶半導体からなる不純物注入のためのマスク１
１２を配置する。
【００２３】ここで，ゲート電極１０８とマスク１１２
とは同時に形成する。これらは，例えば公知のＣＶＤ技
術によりポリシリコンを生成した後，公知のホトリソ・
エッチング技術により形成することができる。
【００２４】次に，ゲート電極１０８およびマスク１１
２を含む半導体層上にレジストを形成し，ホトリソおよ
びエッチングを行い，ドレイン領域を形成する際に用い
る第１レジストマスク１２０を形成する。この第１レジ
ストマスク１２０では，その端部がマスク１１２上に配
置されており，かつ，そのマスクの端部と向き合うフィ
ールド酸化膜間の第１の拡散層を露出させている。ま
た，本実施の形態では，図１（ｂ）に示されるように，
この第１レジストマスク１２０を用いて，ドレイン領域
１０９ｄの形成と同一工程によりソース電極の取り出し
領域１０９ｓの形成も行っている。そのため，本実施の
形態の第１レジストマスク１２０としては，その端部が
マスク上に配置され，そのマスクの端部と向き合うフィ
ールド酸化膜１０６との間にある第１ウェル１０３を露
出させるとともに，ソース電極の取り出し領域１０９ｓ
が形成されるソース領域１０５をも露出させるレジスト
マスクを用いることが望ましい（図１（ｂ））。
【００２５】このようにして第１レジストマスク１２０
を形成した後，この第１レジストマスク１２０をマスク
として，不純物の注入を行い，第１ウェル１０３に第２
の導電型のドレイン領域１０９ｄおよびソース領域１０
５にソース電極の取り出し領域１０９ｓを自己整合にて
形成する。第２の導電型のドレイン領域１０９ｄの自己
整合による形成は，例えば公知のホトリソ・インプラ技
術により，ソース電極取り出し領域１０９ｓおよび，ド
レイン電極取り出し領域１０９ｄに砒素（Ａｓ）等を，
例えばエネルギー量 ６０ｋｅＶ，ドーズ量 １×１０
１５個／ｃｍ２程度を注入する。
【００２６】この後，第１レジストマスク１２０を除去
し，さらに，図１（ｃ）に示されるように，ゲート電極
１０８を覆うレジストマスク１２２を形成した後，ゲー
ト電極１０８を覆うレジストマスク１２２をマスクとし
てエッチングを行うことで導電膜より形成されたマスク
１１２を除去する。この際に用いられるエッチングとし
て，例えばドライエッチングやフッ酸と硝酸の混合溶液
を用いたウェットエッチング等を用いる。
【００２７】しかし，これらのエッチングを用いたマス
クの除去では，所望のマスクを除去すると同時に，同じ
導電膜から形成されたゲート電極をも除去してしまうお
それがある。そのため，本実施の形態では，マスクの除
去を行う前に，マスクと隣接して配置されたゲート電極
をレジスト等で覆い，保護することが必要となる。そこ
で，本実施の形態におけるゲート電極とマスクとの距離
は，少なくとも，マスク除去時にゲート電極の保護を行
える距離，具体的にはレジスト等がゲート電極を被覆で
きる程度の距離以上離間して設けられていることが望ま
しい。
【００２８】また，マスクの幅は，ゲート電極より所定
距離離間した位置からドレイン領域１０９ｄと第２不純
物拡散層（ＲＳＤ）１１０との縁に至る長さを有するこ
とが望ましく，具体的には０．３μｍ程度以上の長さで
あることが望ましい。これは，この導電膜よりなるマス
ク１１２の一部とそのマスク上に設けられる第１レジス
トマスク１２０とをマスクとして，ドレイン電極の取り
出し領域を形成するためであり，より長い幅を有するマ
スクを用いることで，第１レジストマスクの形成位置
が，たとえマスク１１２の幅方向にずれてしまった場合
においても，本実施の形態によれば，ドレイン領域１０
９ｄをマスク１１２とフィールド酸化膜１０６との自己
整合により形成することが可能となる。つまり，ドレイ
ン領域１０９ｄのサイズをマスク１１２とフィールド酸
化膜１０６との間の距離によって決定することが可能と
なる（図１（ｄ））。
【００２９】この後，ゲート電極を含む半導体層上にレ
ジストを形成し，ホトリソおよびエッチングを行い，第
２導電型の第２不純物領域（ＲＳＤ）を形成する際に用
いる第２レジストマスク１２４を形成する。この第２レ
ジストマスク１２４は，その端部がゲート電極上に配置
されており，かつ，そのゲート電極の端部と向き合うフ
ィールド酸化膜間の第１ウェル１０３を露出させてい
る。
【００３０】このような第２レジストマスク１２４を形
成した後，この第２レジストマスク１２４をマスクとし
て，不純物の注入を行い，ドレイン領域１０９ｄにおけ
る不純物濃度より低い不純物濃度を有する第２導電型の
第２不純物拡散層（ＲＳＤ）１１０を第１ウェル１０３
に形成する。第２不純物拡散層（ＲＳＤ）１１０の形成
は，例えば公知のホトリソ・インプラ技術により，ＲＳ
Ｄ領域に，Ａｓ等を，例えばエネルギー量 ３０ｋｅ
Ｖ，ドーズ量 １×１０１３個／ｃｍ２程度を注入して
行う。この際，先に形成されたドレイン領域１０９ｄに
も不純物が注入されれるが，第２不純物拡散層（ＲＳ
Ｄ）１１０を形成するために行われる不純物注入では，
ドレイン領域１０９ｄを形成する際よりも低い不純物濃
度にて不純物注入が行われるため，ドレイン領域１０９
ｄには影響を及ぼさない。このようにして，先に形成さ
れたドレイン領域１０９ｄと接続される第２不純物拡散
層（ＲＳＤ）１１０が形成される（図１（ｅ））。
【００３１】次に，前記ソース領域１０５中の一部の領
域に，前記第２ウェル１０４と内部で連続的になるよう
に，Ｄウェル取り出し領域となる第１導電型の第１不純
物拡散層１１１を第４レジストマスク１２６をマスクと
して形成する。これは，公知のホトリソ・インプラ技術
により，Ｄウエル電極取り出し領域に，ボロン（Ｂ）等
を，例えばエネルギー量 ３０ｋｅＶ，ドーズ量 １×
１０１５個／ｃｍ２程度を注入し，公知の拡散技術によ
り行うことができる。
【００３２】そして最後に，従来の方法によるコンタク
ト形成，配線形成を行う（図示せず）。
【００３３】上記本発明の第１の実施の形態において，
ホトリソ技術，エッチング技術その他種々の部材の沈
着，注入，拡散，コンタクト形成，配線形成等の各工程
は，既知の半導体製造技術を用いることができる。これ
は，以下の本発明の第２，第３の実施の形態においても
同様である。
【００３４】上記本発明の第１の実施の形態によれば，
ゲート酸化膜を介した第１ウェル１０３上にゲート電極
１０８と，ドレイン電極取り出し領域の周辺に不純物注
入のためのマスク１１２とを同時に形成し，マスク１１
２とゲート電極１０８とをマスクとしてドレイン電極取
り出し領域１０９ｄを自己整合にて形成することで，ホ
トリソ法を用いた製造上，ドリフト長Ｌｄの値がばらつ
きが低減でき，この結果，耐圧特性，オン抵抗特性等に
おいて安定性を有するＬＤＭＯＳトランジスタが提供で
きる。
【００３５】図２は，本発明の第２の実施の形態による
ＬＤＭＯＳトランジスタ２０１であり，以下の工程によ
って製造される。
【００３６】すなわち，第１導電型の半導体層２０２
に，ドレインとなる第２導電型の第１ウェル２０３を形
成する。次に，第１ウェル２０３中の一部の領域に，第
１導電型の第２ウェル（Ｄウェル）２０４を形成する。
そして，第２ウェル２０４中の一部の領域に，ソース領
域２０５を形成する。
【００３７】次に，第１ウェル２０３に形成された素子
の周囲に，素子分離領域となる絶縁体からなるフィール
ド酸化膜２０６を形成する。次に，第１ウェル２０３上
でフィールド酸化膜２０６に囲まれる領域に，絶縁体か
らなるゲート酸化膜２０７を形成する（図２（ａ））。
【００３８】第２導電型の第１ウェル２０３，第２ウェ
ル２０４，ソース領域２０５，フィールド酸化膜２０
６，および，ゲート酸化膜２０７を形成する工程は，従
来と同様の方法を用いることができる。
【００３９】次に，ゲート酸化膜上に，例えばポリシリ
コン等の導電性材料よりなる導電膜を形成する。その
後，導電膜のパターニングを行い，ゲート酸化膜を介し
た半導体層上にゲート電極２０８と，ゲート電極２０８
より離間したマスク２１２とを形成する（図２
（ｂ））。
【００４０】ゲート電極２０８とマスク２１２は，第１
の実施の形態と同様にして同時に形成する。このとき，
ドレイン電極取り出し領域１０９ｄを囲むように形成す
る不純物注入のためのマスク２１２の幅は，望ましくは
０．２μｍ程度とする（図２（ｃ））。
【００４１】次に，マスク２１２とゲート電極２０８と
をマスクとして，ドレイン電極取り出し領域２０９ｄを
自己整合にて形成する。次に，第１ウェル２０３中に，
前記ゲート電極２０８をマスクとして，横方向の拡散に
よってマスク下部にわたって拡散層が及ぶように，第２
不純物拡散層（ＲＳＤ）２１０を形成する。
【００４２】第２不純物拡散層２１０は，ドレイン領域
２０９ｄと連続するように形成する。ドレイン領域２０
９ｄの自己整合による形成，第２不純物拡散層２１０の
形成は，第１の実施の形態と同様に行うことができる
（図２（ｄ））。
【００４３】本実施の形態では，後の熱処理により横方
向に拡散する不純物領域の幅よりも短い幅のマスク２１
２を用いて，ドレイン領域およびＲＳＤ領域の形成を行
っている。これにより第２の実施例では，前記マスク２
１２を除去することなく，ＲＳＤ領域を形成することを
可能としている。
【００４４】本実施の形態のような接合深さが０．３μ
ｍ程度の典型的なＲＳＤ領域を形成する場合では，ＲＳ
Ｄ領域の不純物注入後に行われる熱処理，例えば９００
℃，２０〜３０分間の熱処理によって，ＲＳＤ領域に注
入された不純物は接合の深さ方向だけでなく，横方向に
も約０．２４μｍ程度拡散する。そのため，約０．２μ
ｍ程度の幅を有するマスクを用いてＲＳＤ領域形成のた
めの不純物注入を行えば，前記マスク２１２を除去する
ことなく，マスク２１２の下部まで不純物が拡散し，先
に形成されているドレイン領域と接続されたＲＳＤ領域
を形成することが可能となる。
【００４５】次に，前記ソース領域２０５中の一部の領
域に，前記第２ウェル２０４と内部で連続的になるよう
に，Ｄウェル取り出し領域となる第１導電型の第１不純
物拡散層２１１を形成する（図２（ｄ））。そして最後
に，従来の方法によるコンタクト形成，配線形成を行う
（図示せず）。
【００４６】上記本発明の第２の実施の形態によれば，
前記第１の実施の形態における効果に加えさらに，第１
ウェル２０３中に，横方向の拡散によって第１ウェル２
０３と好ましくは連続するように第２不純物拡散層２１
０を形成することで，第１の実施の形態に較べて，特性
を損なうことなく，マスクを除去する工程が１つ省略で
きる効果がある。
【００４７】図３は，本発明の第３の実施の形態による
ＬＤＭＯＳトランジスタ３０１であり，以下の工程によ
って製造される。
【００４８】すなわち，第１導電型の半導体層３０２
に，ドレインとなる第２導電型の第１ウェル３０３を形
成する。次に，第１ウェル３０３中の一部の領域に，第
１導電型の第２ウェル（Ｄウェル）３０４を形成する。
そして，第２ウェル３０４中の一部の領域に，ソース領
域３０５を形成する。
【００４９】次に，第１ウェル３０３に形成された素子
の周囲に，素子分離領域となるフィールド酸化膜３０６
を形成する。次に，第１ウェル３０３上でフィールド酸
化膜３０６に囲まれる領域に，絶縁体からなるゲート酸
化膜３０７を形成する（図３（ａ）。第１ウェル３０
３，第２ウェル３０４，ソース領域３０５，フィールド
酸化膜３０６，および，ゲート酸化膜３０７を形成する
工程は，従来と同様の方法を用いることができる。
【００５０】次に，ゲート酸化膜上に，例えばポリシリ
コン等の導電性材料よりなる導電膜を形成する。その
後，導電膜のパターニングを行い，ゲート酸化膜を介し
た半導体層上にゲート電極３０８と，ゲート電極３０８
より離間したマスク３１２とを形成する（図３
（ｂ））。
【００５１】ドレイン電極取り出し領域の周辺に形成し
たマスク３１２を，第１ウェル３０３表面を蓄積方向と
して電圧を印加する電極とすることで，ドレインの表面
上に電子が蓄積され，ＲＳＤ層と同様に第２ウェル（Ｄ
ウエル）３０４からのリーチスルーを抑制し，オン抵抗
値を低減させることができる。また，蓄積する電荷量
は，印加する電圧により制御することができる。
【００５２】また，ゲート電極３０８とマスク３１２
は，第１の実施の形態と同様に形成することができる
（図３（ｃ），（ｄ））。ここでゲート電極３０８とマ
スク３１２は，連続していてはならない。これは，本実
施の形態ではゲート電極に隣接する第２導電型の第１ウ
ェル表面を蓄積方向として電圧を印可する電極を設け，
その電極に電圧を印加することでドレイン表面に電子を
蓄積し，Ｄウェル拡散層からのリーチスルーを抑制する
ようにしているためであり，本実施の形態において，リ
ーチスルーの発生を抑制し，かつ，より低消費電力での
動作を実現する半導体装置を実現するには，ゲート電極
３０８とマスク３１２との距離をできる限り短く，互い
が接続されない最小距離とすることが望ましい。
【００５３】次に，マスク３１２とゲート電極３０８と
をマスクとして，ドレイン電極取り出し領域３０９ｄを
自己整合により形成する。次に，前記ソース領域３０５
中の一部の領域に，前記第２ウェル３０４と内部で連続
的になるように，Ｄウェル取り出し領域となる第１導電
型の第１不純物拡散層３１１を形成する（図３
（ｅ））。そして最後に，従来の方法によるコンタクト
形成，配線形成を行う（図示せず）。
【００５４】上記本発明の第３の実施の形態によれば，
前記第１の実施の形態における効果に加えさらに，第１
ウェル３０３表面を蓄積方向として電圧を印加する多結
晶半導体からなる電極を形成することで，第２不純物拡
散層（ＲＳＤ）を形成する必要が無くなり，大幅に工程
が削減できる効果がある。
【００５５】また，従来仕様電圧を変更する場合にＲＳ
Ｄの条件を見直さなければならなかったが，本発明の第
３の実施の形態によればその必要はなく，ゲート電極３
０８に印加する電圧を変えるだけで様々な仕様電圧に対
応できるＬＤＭＯＳトランジスタを提供することができ
る。
【００５６】以上，添付図面を参照しながら本発明にか
かる半導体装置およびその製造方法の好適な実施形態に
ついて説明したが，本発明はかかる例に限定されない。
当業者であれば，特許請求の範囲に記載された技術的思
想の範疇内において各種の変更例または修正例に想到し
得ることは明らかであり，それらについても当然に本発
明の技術的範囲に属するものと了解される。
【００５７】
【発明の効果】以上示したように，本発明によれば，ド
リフト長の値のばらつきが低減され，耐圧特性，オン抵
抗特性等において安定性を有する半導体装置が提供でき
る。
【図面の簡単な説明】
【図１】図１（ａ），（ｂ），（ｃ），（ｄ），（ｅ）
は，本発明の第１の実施の形態のＬＤＭＯＳトランジス
タの構造および製造工程を示す横断面正面図である。
【図２】図２（ａ），（ｂ），（ｃ），（ｄ），（ｅ）
は，本発明の第２の実施の形態のＬＤＭＯＳトランジス
タの構造および製造工程を示す横断面正面図である。
【図３】図３（ａ），（ｂ），（ｃ），（ｄ），（ｅ）
は，本発明の第３の実施の形態のＬＤＭＯＳトランジス
タの構造および製造工程を示す横断面正面図である。
【符号の説明】
１０１ ・・・ 第１の実施の形態のＬＤＭＯＳトラン
ジスタ １０２ ・・・ 第１導電型の半導体層 １０３ ・・・ 第１ウェル １０４ ・・・ 第２ウェル １０５ ・・・ ソース領域 １０６ ・・・ フィールド酸化膜 １０７ ・・・ ゲート酸化膜 １０８ ・・・ ゲート電極 １０９ｄ ・・・ ドレイン領域 １０９ｓ ・・・ ソース領域 １１０ ・・・ 第２不純物拡散層（ＲＳＤ） １１１ ・・・ 第１導電型の第１不純物拡散層 １１２ ・・・ 不純物注入のためのマスク １２０ ・・・ 第１レジストマスク １２２ ・・・ ゲート電極を覆うレジストマスク １２４ ・・・ 第２レジストマスク １２６ ・・・ 第４レジストマスク ２０１ ・・・ 第２の実施の形態のＬＤＭＯＳトラン
ジスタ ２０２ ・・・ 第１導電型の半導体層 ２０３ ・・・ 第１ウェル ２０４ ・・・ 第２ウェル（Ｄウェル） ２０５ ・・・ ソース領域 ２０６ ・・・ フィールド酸化膜 ２０７ ・・・ ゲート酸化膜 ２０８ ・・・ ゲート電極 ２０９ｄ ・・・ ドレイン領域 ２０９ｓ ・・・ ソース領域 ２１０ ・・・ 第２不純物拡散層（ＲＳＤ） ２１１ ・・・ 第１導電型の第１不純物拡散層 ２１２ ・・・ 不純物注入のためのマスク ３０１ ・・・ 第３の実施の形態のＬＤＭＯＳトラン
ジスタ ３０２ ・・・ 第１導電型の半導体層 ３０３ ・・・ 第１ウェル ３０４ ・・・ 第２ウェル（Ｄウェル） ３０５ ・・・ ソース領域 ３０６ ・・・ フィールド酸化膜 ３０７ ・・・ ゲート酸化膜 ３０８ ・・・ ゲート電極 ３０９ｄ ・・・ ドレイン領域 ３０９ｓ ・・・ ソース領域 ３１１ ・・・ 第１導電型の第１不純物拡散層 ３１２ ・・・ 不純物注入のためのマスク
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１５年１月２０日（２００３．１．２
０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 半導体装置の製造方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【発明の属する技術分野】本発明は，耐圧特性，オン抵
抗特性等に優れた半導体装置の製造方法に関するもので
ある。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正内容】
【００５４】上記本発明の第３の実施の形態によれば，
ゲート酸化膜を介した第１ウェル３０３上にゲート電極
３０８と，ドレイン電極取り出し領域の周辺に不純物注
入のためのマスク３１２とを同時に形成し，マスク３１
２とゲート電極３０８とをマスクとしてドレイン電極取
り出し領域３０９ｄを自己整合にて形成することで，ホ
トリソ法を用いた製造上，ドリフト長Ｌｄの値がばらつ
きが低減でき，この結果，耐圧特性，オン抵抗特性等に
おいて安定性を有するＬＤＭＯＳトランジスタが提供で
きる。このような効果に加えさらに，第１ウェル３０３
表面を蓄積方向として電圧を印加する多結晶半導体から
なる電極を形成することで，第２不純物拡散層（ＲＳ
Ｄ）を形成する必要が無くなり，大幅に工程が削減でき
る効果がある。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体層と，前記半導体層
    表面に形成される第２導電型の第１ウェルと，前記第１
    ウェル表面に形成される前記第１導電型の第２ウェル
    と，前記第２ウェル表面に形成される前記第２導電型の
    ソース領域と，前記第１ウェル表面で前記ソース領域よ
    り所定距離離間して形成される前記第２導電型のドレイ
    ン領域と，前記半導体層上に形成され，前記ソース領域
    から前記第２ウェルおよび前記第１ウェルまで延在する
    ゲート電極と，前記ゲート電極から離間し，前記第２ウ
    ェルおよび前記ドレイン領域間の前記第１ウェル上に配
    置されるとともに，前記第１ウェルから前記ドレイン領
    域に接する前記第１ウェルの縁まで延在する印加電極
    と，前記第２ウェル表面に形成された前記第１導電型の
    第１不純物拡散層であって，前記ソース領域下の前記第
    ２ウェルまで達する前記第１不純物拡散層を含むことを
    特徴とする半導体装置。
  2. 【請求項２】 素子分離領域に囲まれた第１導電型の半
    導体層表面に第２導電型を有する第１ウェルを形成し，
    前記第１ウェル表面に前記第１導電型である第２ウェ
    ル，前記第２ウェル表面にソース領域をそれぞれ形成す
    る工程と，前記半導体層上面に導体膜を形成した後，前
    記導電膜のパターニングを行い，前記半導体層上に形成
    され，前記ソース領域から前記第２ウェルおよび前記第
    １ウェルまで延在するゲート電極と，前記ゲート電極か
    ら離間する前記第１ウェル上に配置されるマスクとを形
    成する工程と，前記ゲート電極と前記マスクとを含む前
    記半導体層上に形成されるとともに，その一端は前記マ
    スク上に配置され，かつ，前記素子分離領域および前記
    マスク間の前記第１ウェル表面を露出させる第１レジス
    トマスクを形成する工程と，前記第１レジストマスクを
    マスクとして，前記第２導電型の不純物を注入し，前記
    第１ウェル表面にドレイン領域を形成する工程と，前記
    ドレイン領域を形成する工程の後，前記ゲート電極を含
    む前記半導体層上に形成されるとともに，その一端は前
    記ゲート電極上に配置され，かつ，前記素子分離領域お
    よび前記ゲート電極間の前記第１ウェル表面を露出させ
    る第２レジストマスクを形成する工程と，前記第２レジ
    ストマスクをマスクとして，前記第２導電型の不純物を
    注入し，前記第１ウェル表面に前記ドレイン領域よりも
    低い不純物濃度を有し，かつ，前記ドレイン領域に接続
    される第２不純物拡散層を形成する工程とを含むことを
    特徴とする半導体装置の製造方法。
  3. 【請求項３】 請求項２記載の半導体装置の製造方法
    は，さらに，前記ドレイン領域を形成する工程の後，前
    記マスクを除去する工程を有することを特徴とする半導
    体装置の製造方法。
  4. 【請求項４】 請求項３記載の半導体装置の製造方法に
    おいて，前記マスクは，前記ドレイン領域に接する前記
    第１ウェルの縁から略０．３μｍ以上の幅を有すること
    を特徴とする半導体装置の製造方法。
  5. 【請求項５】 請求項２記載の半導体装置の製造方法
    は，さらに，前記第２レジストマスクをマスクとして，
    前記第２導電型の不純物を注入した後，前記半導体層に
    対する熱処理工程を有し，前記第２不純物拡散層は前記
    熱処理によって形成されることを特徴とする半導体装置
    の製造方法。
  6. 【請求項６】 請求項５記載の半導体装置の製造方法に
    おいて，前記マスクは，前記ドレイン領域に接する前記
    第１ウェルの縁から略０．２μｍ以内の幅を有すること
    を特徴とする半導体装置の製造方法。
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