JPH0519979B2 - - Google Patents
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- JPH0519979B2 JPH0519979B2 JP60083134A JP8313485A JPH0519979B2 JP H0519979 B2 JPH0519979 B2 JP H0519979B2 JP 60083134 A JP60083134 A JP 60083134A JP 8313485 A JP8313485 A JP 8313485A JP H0519979 B2 JPH0519979 B2 JP H0519979B2
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- JP
- Japan
- Prior art keywords
- gate electrode
- gate
- silicide
- sidewall
- forming
- Prior art date
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に係り、特
にLightly Doped Drain（以下LDDと称す）構造
の絶縁ゲート（MOS）電界効果半導体装置の製
造方法に関するものである。
にLightly Doped Drain（以下LDDと称す）構造
の絶縁ゲート（MOS）電界効果半導体装置の製
造方法に関するものである。
〔従来の技術〕
第２図ａないしｃは従来のこの種の半導体装置
の製造方法の主要段階における状態を示す断面図
である。まず、第２図ａに示すように、ｐ形シリ
コン基板１にゲート絶縁膜２及びゲート電極３を
形成し、このゲート電極をマスクとして、図示矢
印のように低濃度のｎ形不純物をイオン注入す
ることで、ソース・ドレインの低濃度ｎ形領域４
を形成する。次に、第２図ｂに示すように、減圧
CVD（Low Pressure Chemical Vapour
Deposition）で酸化膜９を堆積する。さらに、第
２図ｃに示すように、RIE（Reactive Ion
Etching）の異方性エツチングによつて、ゲート
側壁（side wall）にだけ酸化膜１０を残し、そ
の後、ゲート電極とゲート側壁残部１０をマスク
にして、図示矢印のように、高濃度のｎ形不純
物をイオン注入し、高濃度ｎ形領域５を形成する
ことで、所望の幅の低濃度ｎ形領域４と高濃度ｎ
形領域５とをもつLDD構造が形成される。
の製造方法の主要段階における状態を示す断面図
である。まず、第２図ａに示すように、ｐ形シリ
コン基板１にゲート絶縁膜２及びゲート電極３を
形成し、このゲート電極をマスクとして、図示矢
印のように低濃度のｎ形不純物をイオン注入す
ることで、ソース・ドレインの低濃度ｎ形領域４
を形成する。次に、第２図ｂに示すように、減圧
CVD（Low Pressure Chemical Vapour
Deposition）で酸化膜９を堆積する。さらに、第
２図ｃに示すように、RIE（Reactive Ion
Etching）の異方性エツチングによつて、ゲート
側壁（side wall）にだけ酸化膜１０を残し、そ
の後、ゲート電極とゲート側壁残部１０をマスク
にして、図示矢印のように、高濃度のｎ形不純
物をイオン注入し、高濃度ｎ形領域５を形成する
ことで、所望の幅の低濃度ｎ形領域４と高濃度ｎ
形領域５とをもつLDD構造が形成される。
従来のLDD構造では、ゲート側壁に酸化膜１
０を用いていたので、MOSFET動作中にホツト
キヤリアが、ドレイン側のゲート側壁の酸化膜１
０に注入され、これによつて、低濃度ｎ形（n-
形）領域４が空乏化し、そのn-形領域４の抵抗
が上昇し、MOSFETのトランスコンダクタンス
が劣化するという問題点があつた。
０を用いていたので、MOSFET動作中にホツト
キヤリアが、ドレイン側のゲート側壁の酸化膜１
０に注入され、これによつて、低濃度ｎ形（n-
形）領域４が空乏化し、そのn-形領域４の抵抗
が上昇し、MOSFETのトランスコンダクタンス
が劣化するという問題点があつた。
この発明は上記のような問題点を解消するため
になされたもので、ホツトキヤリアがゲート側壁
部に注入されてもトランスコンダクタンスの低下
のないMOS電界効果半導体装置を得る製造方法
を提供することを目的としている。
になされたもので、ホツトキヤリアがゲート側壁
部に注入されてもトランスコンダクタンスの低下
のないMOS電界効果半導体装置を得る製造方法
を提供することを目的としている。
この発明に係る半導体装置の製造方法は、
LDD構造を得るためのイオン注入用マスクを、
ゲート電極と、高融点金属またはそのシリサイド
からなるサイドウオールとから構成し、イオン注
入後に上記サイドウオールを残存させるようにし
たものである。
LDD構造を得るためのイオン注入用マスクを、
ゲート電極と、高融点金属またはそのシリサイド
からなるサイドウオールとから構成し、イオン注
入後に上記サイドウオールを残存させるようにし
たものである。
この発明においては、ゲート電極側壁部に高融
点金属またはそのシリサイドからなるサイドウオ
ールを残存させるようにしたから、ゲート電極と
低不純物濃度領域とがオーバラツプした構造とな
り、低不純物濃度領域の抵抗値がゲート電圧によ
つて変化し、LDDの電流駆動能力を向上させる
ことができる。
点金属またはそのシリサイドからなるサイドウオ
ールを残存させるようにしたから、ゲート電極と
低不純物濃度領域とがオーバラツプした構造とな
り、低不純物濃度領域の抵抗値がゲート電圧によ
つて変化し、LDDの電流駆動能力を向上させる
ことができる。
第１図ａないしｄはこの発明の一実施例方法の
主要段階での状態を示す断面図で、まず、第１図
ａに示すようにｐ形シリコン基板１の上にゲート
酸化膜２と多結晶シリコンゲート電極３とからな
るゲート電極層１１を形成し、このゲート電極３
をマスクとして、例えばリン・イオン（p+）を
50keVの加速電圧でゲート絶縁膜２を通して１×
1013（個／cm2）注入することによつてn-形領域４
を形成する。次に、第１図ｂに示すように、例え
ばスパツタリング法で、高融点金属であるタング
ステン層１２を4000Åの厚さに堆積形成する。次
に、第１図ｃに示すように、RIE異方性エツチン
グによつてゲート側壁にのみタングステンのゲー
ト側壁残部１３を残す。そしてゲート酸化膜２の
露出部を除去する。このゲート側壁残部１３は第
１図ｃに示すように、滑らかなコンフオーマルな
形となり、ゲート電極の垂直段差が小さくなつて
いる。その後ゲート電極層１１とタングステンの
ゲート側壁残部１３とをマスクとしてヒ素イオン
（As+）を50keVの加速電圧で４×1015（個／cm2）
注入し、n+形領域５を形成してLDD構造を得る。
以下、第１図ｄに示すように、保護絶縁膜１４を
形成し、これに所要のコンタクト孔を開孔した
後、電極配線１５を形成して素子は完成する。
主要段階での状態を示す断面図で、まず、第１図
ａに示すようにｐ形シリコン基板１の上にゲート
酸化膜２と多結晶シリコンゲート電極３とからな
るゲート電極層１１を形成し、このゲート電極３
をマスクとして、例えばリン・イオン（p+）を
50keVの加速電圧でゲート絶縁膜２を通して１×
1013（個／cm2）注入することによつてn-形領域４
を形成する。次に、第１図ｂに示すように、例え
ばスパツタリング法で、高融点金属であるタング
ステン層１２を4000Åの厚さに堆積形成する。次
に、第１図ｃに示すように、RIE異方性エツチン
グによつてゲート側壁にのみタングステンのゲー
ト側壁残部１３を残す。そしてゲート酸化膜２の
露出部を除去する。このゲート側壁残部１３は第
１図ｃに示すように、滑らかなコンフオーマルな
形となり、ゲート電極の垂直段差が小さくなつて
いる。その後ゲート電極層１１とタングステンの
ゲート側壁残部１３とをマスクとしてヒ素イオン
（As+）を50keVの加速電圧で４×1015（個／cm2）
注入し、n+形領域５を形成してLDD構造を得る。
以下、第１図ｄに示すように、保護絶縁膜１４を
形成し、これに所要のコンタクト孔を開孔した
後、電極配線１５を形成して素子は完成する。
上記実施例では、ｎチヤネルMOS電界効果半
導体装置の場合について説明したが、勿論、ｎ形
基板を用いてｐ形不純物イオンを注入するｐ形チ
ヤネルMOS電界効果半導体装置の製造にも適用
できる。また、実施例における高融点金属の代り
にそのシリサイドを用いてもよい。
導体装置の場合について説明したが、勿論、ｎ形
基板を用いてｐ形不純物イオンを注入するｐ形チ
ヤネルMOS電界効果半導体装置の製造にも適用
できる。また、実施例における高融点金属の代り
にそのシリサイドを用いてもよい。
以上のように、この発明によれば、LDD構造
を得るためのゲート側壁残部を高融点金属または
そのシリサイドで形成し、これを残存させるよう
にしたから、ゲート電極と低不純物濃度領域とが
オーバラツプした構成となり、ホツトキヤリアの
一部をゲート電極側から引出すことが可能であ
り、ホツトキヤリアの注入にもとづくトランスコ
ンダクタンスの低下の生じないMOS電界効果半
導体装置が得られる。
を得るためのゲート側壁残部を高融点金属または
そのシリサイドで形成し、これを残存させるよう
にしたから、ゲート電極と低不純物濃度領域とが
オーバラツプした構成となり、ホツトキヤリアの
一部をゲート電極側から引出すことが可能であ
り、ホツトキヤリアの注入にもとづくトランスコ
ンダクタンスの低下の生じないMOS電界効果半
導体装置が得られる。
第１図ａ〜ｄはこの発明の一実施例方法の主要
工程段階での状態を示す断面図、第２図ａ〜ｃは
従来のLDD構造のMOS電界効果半導体装置の製
造方法の主要工程段階での状態を示す断面図であ
る。 図において、１はシリコン基板、２はゲート絶
縁膜、３はゲート電極、４は低不純物濃度のソー
ス・ドレイン領域、５はソース・ドレインの高不
純物濃度領域、１１はゲート電極層、１２は高融
点金属またはそのシリサイドの層、１３は高融点
金属またはそのシリサイドのゲート側壁残部であ
る。なお、図中、同一符合は同一または相当部分
を示す。
工程段階での状態を示す断面図、第２図ａ〜ｃは
従来のLDD構造のMOS電界効果半導体装置の製
造方法の主要工程段階での状態を示す断面図であ
る。 図において、１はシリコン基板、２はゲート絶
縁膜、３はゲート電極、４は低不純物濃度のソー
ス・ドレイン領域、５はソース・ドレインの高不
純物濃度領域、１１はゲート電極層、１２は高融
点金属またはそのシリサイドの層、１３は高融点
金属またはそのシリサイドのゲート側壁残部であ
る。なお、図中、同一符合は同一または相当部分
を示す。
Claims (1)
- 【特許請求の範囲】 １ 第１導電形のシリコン基板上にゲート絶縁膜
とゲート電極とを形成する第１の工程、 上記ゲート電極をマスクとして上記シリコン基
板の表面部に第２導電形の不純物をイオン注入し
て低不純物濃度のソース・ドレイン領域を形成す
る第２の工程、 上記シリコン基板上の全面に高融点金属または
そのシリサイドの層を形成する第３の工程、 上記高融点金属またはそのシリサイドの層に異
方性エツチングを施し、上記ゲート絶縁膜上にゲ
ート電極の一部をなすサイドウオールを形成する
第４の工程、 並びに上記ゲート電極と上記サイドウオールを
マスクとして第２導電形の不純物をイオン注入し
て上記ソース・ドレイン領域内に高不純物濃度領
域を形成する第５の工程とを有することを特徴と
する半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8313485A JPS61241974A (ja) | 1985-04-18 | 1985-04-18 | 半導体装置の製造方法 |
| US06/768,374 US4727038A (en) | 1984-08-22 | 1985-08-22 | Method of fabricating semiconductor device |
| DE3530065A DE3530065C2 (de) | 1984-08-22 | 1985-08-22 | Verfahren zur Herstellung eines Halbleiters |
| US07/358,491 US4971922A (en) | 1984-08-22 | 1989-05-30 | Method of fabricating semiconductor device |
| US08/193,912 US5869377A (en) | 1984-08-22 | 1994-02-03 | Method of fabrication LDD semiconductor device with amorphous regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8313485A JPS61241974A (ja) | 1985-04-18 | 1985-04-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61241974A JPS61241974A (ja) | 1986-10-28 |
| JPH0519979B2 true JPH0519979B2 (ja) | 1993-03-18 |
Family
ID=13793727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8313485A Granted JPS61241974A (ja) | 1984-08-22 | 1985-04-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61241974A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8945667B2 (en) * | 2009-05-22 | 2015-02-03 | Envirotech Services, Inc. | Alkylcellulose and salt compositions for dust control applications |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63115377A (ja) * | 1986-11-04 | 1988-05-19 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS63144574A (ja) * | 1986-12-09 | 1988-06-16 | Nec Corp | Ｍｏｓ型半導体装置 |
| JP2506963B2 (ja) * | 1988-07-26 | 1996-06-12 | 松下電器産業株式会社 | 半導体装置 |
| KR100296126B1 (ko) | 1998-12-22 | 2001-08-07 | 박종섭 | 고집적 메모리 소자의 게이트전극 형성방법 |
| KR100299386B1 (ko) | 1998-12-28 | 2001-11-02 | 박종섭 | 반도체 소자의 게이트 전극 형성방법 |
| JP3988342B2 (ja) | 1998-12-29 | 2007-10-10 | 株式会社ハイニックスセミコンダクター | 半導体素子のゲート電極形成方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121878A (ja) * | 1982-12-28 | 1984-07-14 | Toshiba Corp | 半導体装置の製造方法 |
| JPS60113472A (ja) * | 1983-11-24 | 1985-06-19 | Toshiba Corp | 半導体装置の製造方法 |
-
1985
- 1985-04-18 JP JP8313485A patent/JPS61241974A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8945667B2 (en) * | 2009-05-22 | 2015-02-03 | Envirotech Services, Inc. | Alkylcellulose and salt compositions for dust control applications |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61241974A (ja) | 1986-10-28 |
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