JP2003124476A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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直之 執行
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一也 松澤
Atsushi Murakoshi
篤 村越
Yoshiaki Matsushita
嘉明 松下
Akira Nishiyama
彰 西山
Osamu Arisumi
修 有隅
Masami Aoki
正身 青木
Hitomi Yasutake
ひとみ 安武
Toru Ozaki
徹 尾崎
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Yutaka Ishibashi
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Abstract

(57)【要約】 【課題】 基板浮遊効果を抑制し、リーク電流の発生を
伴うことなく、チャンネル領域に蓄積した正孔を有効に
吸い出すことのできる半導体装置を実現する。 【解決手段】 ソース領域２１６又はドレイン領域２２
６の少なくとも一部又は全部にチャンネル部２０３を構
成している第１の半導体よりも禁制帯幅の小さい第２の
半導体の領域２１７，２２７を形成し、これらの第２の
半導体の領域の位置、構造、組成、第２の半導体の領域
中へドーピングする不純物の種類等を選ぶことにより、
第１及び第２の半導体からなるヘテロ接合に起因する結
晶欠陥の発生を抑制する。又は結晶欠陥がたとえ発生し
てもその効果がトランジスタ特性や、メモリの保持特性
を悪化させるようなリーク電流とならないような半導体
装置の構造、及びこれらの構造を実現するための製造方
法を提供する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＭＯＳ集積回路等、
微細パターン及び高集積密度が要求される集積回路の好
適な半導体装置に係り、特にＳＯＩ構造を有したＭＯＳ
ＦＥＴ及びＭＩＳＦＥＴ等の特性改善に適した新規な構
造及びその製造方法に関する。
【０００２】
【従来の技術】近年の半導体集積回路、特にダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）技術における高
集積化には著しいものがある。しかし、集積度の進展に
ともない、ＤＲＡＭのメモリセル面積は益々減少する傾
向にあり、自然界に存在するアルファ線により引き起こ
される記憶内容の消失、即ち、いわゆるソフトエラーを
防ぐためのセル容量の確保が難しくなっている。そこ
で、絶縁膜上の単結晶シリコン膜上に半導体素子を作る
ことが行われている。いわゆるＳＯＩ（Silicon-On-Ins
ulator）素子は、微細かつ高速であり、高性能素子とし
て有望である。ＳＯＩ素子はその構造ゆえに、酸化膜等
の絶縁膜の上に形成されたＳｉ層を活性領域として作成
されているため、この活性領域中のトランジスタ等の素
子が完全に分離され、更には集積回路等を作成した場合
に、基板との結合容量が少ない等の利点が期待されてい
る。又同時にＳＯＩ素子はアルファ線により発生する電
子・正孔対を、絶縁膜上の単結晶シリコン膜（以下、Ｓ
ＯＩ膜とする）内に制限することができるためＤＲＡＭ
セル等におけるソフトエラー耐性は飛躍的に向上する。
【０００３】図４７はシリコン基板２０１の上に絶縁層
２０２を介して形成された単結晶シリコン膜（ＳＯＩ
膜）２０３からなるいわゆるＳＯＩ基板の上にＤＲＡＭ
が形成された場合の断面構造を示す。ＳＯＩ膜２０３中
に形成されたｎ+ ソース領域２０６の上部にはコンタク
ト電極４０８を介してデータ線（ビット線）４０９が形
成されている。又、ｎ+ ドレイン領域２０６の上部には
コンタクト電極４１０を介して蓄積電極４０５、容量絶
縁膜４０６、対向電極４０７が形成されている。又、ｎ
+ ソース領域２０６とｎ+ ドレイン領域２０６との間の
チャンネル領域となるＳＯＩ膜２０３の上部にはゲート
酸化膜２０４を介してポリシリコン等のゲート電極２０
５が形成され、このゲート電極２０５は同時にＤＲＡＭ
のワード線として機能する。
【０００４】しかしＳＯＩ素子には図４８に示すよう
に、基板浮遊効果に起因してバルク素子に比してドレイ
ン破壊電圧が低下するという問題がある。図４８ではＳ
ＯＩ素子の代表としてＳＯＩ・ＭＯＳＦＥＴを取り上
げ、このＳＯＩ・ＭＯＳＦＥＴとバルクＭＯＳＦＥＴの
ドレイン耐圧を各ＭＯＳＦＥＴのゲート長ｌに対してプ
ロットしたものである。更に、ＳＯＩ素子（ＳＯＩ・Ｍ
ＯＳＦＥＴ）には、図４９に示すようにスイッチング動
作時における電流オーバーシュートなどの不安定性の問
題があり、実用上の大きな問題になっている。図４９は
入力ゲート電圧の波形に対する出力ドレイン電流の波形
を示すものであるが、出力ドレイン電流にオーバーシュ
ートが示されている。
【０００５】なお、広義にはＳＯＩ構造は絶縁膜の上の
層のＳｉが単結晶、多結晶、更にはアモルファスであっ
たり、絶縁物が厚かったり、薄かったり、又、それらが
単結晶であったり、アモルファスであったりと、いろい
ろな構造があるわけであるが、以後の説明においては、
基本的には絶縁膜の上の層のＳｉが単結晶である場合を
主に説明し、上述したように、この絶縁膜の上の層の単
結晶Ｓｉ膜をＳＯＩ膜と呼ぶこととする。ただし、以後
の説明で理解できることであるが、このＳＯＩ膜には、
部分的にアモルファス領域や結晶欠陥発生領域等が含ま
れる場合もある。
【０００６】この様な、ＳＯＩ素子における基板浮遊効
果対策として、例えばＭＯＳＦＥＴのチャンネル領域に
対してバンドギャップ（禁制帯幅）の狭い材料をソース
領域に用いた構造が提案されている（特開平０１−２５
５２５２号公報）。この装置では、ＭＯＳＦＥＴのソー
ス領域を構成する半導体のバンドギャップをチャンネル
領域を構成する半導体のバンドギャップよりも狭めるこ
とにより、基板浮遊効果の主原因となる、正孔のチャン
ネル内の蓄積が効果的に防止可能である。
【０００７】チャンネル領域を形成している半導体であ
るＳｉよりもバンドギャップの狭い半導体材料として、
最も代表的なものはＳｉx Ｇｅ1-x （０＜ｘ＜１）で、
これを用いたものの一つに、図５０（ａ）に示すような
断面を有するＳＯＩ・ＭＯＳＦＥＴがある。図５０
（ａ）のＳＯＩ・ＭＯＳＦＥＴはＳｉ基板２０１の上に
酸化膜等の絶縁層２０２が形成されその上に活性層とな
るＳＯＩ膜２０３が形成され、このＳＯＩ膜の一部にｎ
+ ソース／ドレイン領域２０６が形成されている。図５
０（ａ）の特徴は、このｎ+ ソース／ドレイン領域２０
６の内部にＳｉx Ｇｅ1-x 層２０７が形成されている点
である。ｎ+ ソース領域２０６とｎ+ ドレイン領域２０
６との間のチャンネル領域２０３の上部にはゲート酸化
膜２０４が形成され、その上に例えばポリシリコン等の
ゲート電極２０５が形成されている点は通常のＭＯＳＦ
ＥＴと同様である。
【０００８】図５０（ａ）のＳＯＩ・ＭＯＳＦＥＴのポ
テンシャルプロファイルを図５０（ｂ）に示す。この様
なＭＯＳＦＥＴでは、図５０（ｂ）に示すように、ソー
ス領域のバンドギャップを破線の位置まで狭くすること
ができ、チャンネルとｎ+ ソース領域間のエネルギー障
壁の減少に伴い、ｎ+ ソース領域内部へ流れる正孔電流
は、指数関数的に増大することが実験的に、あるいはシ
ミュレーションにより明らかである。
【０００９】例えばチャンネル長０．５μｍのＳＯＩ・
ＭＯＳＦＥＴの電流電圧特性を図５１（ａ）に示す。図
５１（ａ）に示す電流電圧特性の内実線はＧｅイオンを
加速電圧Ｖac＝５０ｋＶでドーズ量Φ＝３×１０16ｃｍ
-2でイオン注入したＳＯＩ・ＭＯＳＦＥＴについて測定
したものである。図中、破線で示すＳｉのみをソース／
ドレイン領域とするＭＯＳＦＥＴに対し、ＳｉＧｅ層を
ソース／ドレイン領域内部に有する実線で示すＭＯＳＦ
ＥＴはドレイン破壊電圧が１Ｖ以上改善していることが
わかる。
【００１０】図５０（ａ）に断面構造を示したようなＳ
ＯＩ・ＭＯＳＦＥＴは以下のような製造工程で製造され
る。まず、ＳＩＭＯＸ（Separation by IMplanted OXyg
en）法を用いてＳＯＩ基板を作成する。即ち、シリコン
基板２０１に酸素イオンをイオン注入し、熱処理するこ
とにより、上層のシリコン膜（ＳＯＩ膜）２０３とシリ
コン基板２０１を分離するように、埋め込み酸化膜２０
２を形成する。そして、隣接する素子間を電気的に分離
するための、素子間分離領域となるフィールド酸化膜領
域をＬＯＣＯＳ（Local Oxidation of Silicon）法等に
より形成する（図５０（ａ）においては、素子間分離領
域の図示を省略している）。続いて、フィールド酸化膜
領域に囲まれた素子形成領域（活性領域）のＳＯＩ膜２
０３の表面を露出させ熱酸化法等によりＳＯＩ膜２０３
の表面にゲート酸化膜２０４を形成した後、この上にＬ
ＰＣＶＤ（Low Pressure Chemical Vapour Deposition)
法等によるポリシリコン層２０５の形成を行う。そし
て、リソグラフィー工程により、レジストパターンをポ
リシリコン層上のゲート電極予定領域に形成し、このレ
ジストパターンをマスクとしてＲＩＥ（Reactive Ion E
tching）法等により、ポリシリコンゲート電極２０５、
及び、ゲート酸化膜２０４を形成する。そして、ｎ+ ソ
ース／ドレイン領域２０６形成のためのＡｓ等のｎ型不
純物イオンをポリシリコンゲート電極２０５を用いて自
己整合的にイオン注入し、熱処理する。続いて、このソ
ース／ドレイン領域２０６にＧｅをイオン注入し、熱処
理を施し、ソース／ドレイン領域２０６の内部にＳｉＧ
ｅ層２０７を形成すれば、図５０（ａ）に示すような、
ＳＯＩ・ＭＯＳＦＥＴが完成する。実際にはこの後、更
に酸化膜等の層間絶縁膜を表面に堆積し、この層間絶縁
膜中に金属電極コンタクト用の開口（コンタクトホー
ル）を形成し、ソース／ドレイン金属電極のメタライゼ
ーションを行うのであるが、ここでは図示を省略する。
【００１１】
【発明が解決しようとする課題】しかしながら、本発明
者らが、このＭＯＳＦＥＴを種々の条件で試した結果、
以下に示すような課題が明らかになった。即ち、第１の
課題として、図５１（ｂ）の実線に示すように、ヘテロ
接合ＳＯＩ・ＭＯＳＦＥＴにおいては、微少なリーク電
流が発生することが判明した。このリーク電流は上記Ｍ
ＯＳＦＥＴをＤＲＡＭ、特にそのメモリセル領域におけ
る選択トランジスタとして用いる場合は、致命的な特性
の低下と、製造上の歩留まりの低減化をもたらす。
【００１２】次に、第２の課題として、Ｇｅのイオン注
入に伴う記憶素子等のゲート酸化膜２０４の耐圧等の信
頼性劣化がある。図５２に示すようにＳｉＧｅ層を有し
たＳＯＩ・ＭＯＳＦＥＴのドレイン耐圧はＧｅイオンの
イオン注入時のドーズ量Φを大きくすれば、大きくする
ほど大きくなり、改善される。しかし、イオン注入時の
加速電圧にも依存することではあるが、Ｇｅのドーズ量
Φが、１〜３×１０16ｃｍ-2を越える場合等においてゲ
ート酸化膜２０４の信頼性劣化が顕著に生じることが我
々の検討により明らかになった。このゲート酸化膜の信
頼性劣化は、ゲートに高い電圧が印加されるメモリセル
において特に深刻となり、製品の良品率を著しく低下さ
せることが明らかになった。
【００１３】更に、従来のＳｉx Ｇｅ1-x 領域を有する
ＭＯＳＦＥＴは以下のような第３の課題を有していた。
つまり、チャンネル長０．５μｍの典型的な条件で試作
した、ｎ+ ソース領域にＳｉx Ｇｅ1-x （ｘ＝０．２）
を有するＭＯＳＦＥＴのドレイン破壊電圧は、図５１
（ａ）に示したように４Ｖで、Ｇｅをイオン注入しない
通常の素子に対し、１Ｖ以上改善している。しかしなが
ら、本発明者らが、この方法を種々の条件で試した結
果、ＬＳＩの種類によってはこの程度の耐圧改善では不
足であることが判明した。例えばＥＥＰＲＯＭなどのＬ
ＳＩに対しては更に高いドレイン破壊電圧を実現するこ
とが必須であることが判明したのである。この場合、Ｇ
ｅの含有量を上げることは上述したようにゲート酸化膜
の耐圧等の信頼性の劣化等が発生し実用的でないし、か
つ効果も少ない。特に高速性が要求されるシステムＬＳ
Ｉ等の分野では、高い動作電圧においてより高い電流駆
動力が要求される。この様な種類においては従来の素子
の駆動力より高い電流値が必須となる。したがって従来
のＳｉＧｅ層を有したＳＯＩ・ＭＯＳＦＥＴのドレイン
耐圧、電流駆動能力がＬＳＩの種類によれば不十分であ
るという第３の課題が明らかになった。
【００１４】ところで、Ｇｅの格子間距離（共有結合半
径）はＳｉに比べて４％ほど大きいため、Ｇｅのイオン
注入量を大きくする等によりＳｉx Ｇｅ1-x 混晶のＧｅ
の組成（１−ｘ）を大きくするとＧｅが入ることによっ
てＳｉ−Ｓｉx Ｇｅ1-x ヘテロ接合界面における結晶格
子のミスフィットが発生し結晶に歪が生じてしまう。こ
の歪に起因してその後の熱工程によってソース／ドレイ
ン領域の内部やソース／ドレイン領域からチャンネル領
域にあるｐｎ接合界面を横切る方向に結晶欠陥が生じる
ことがわかった。更に、前述の第３の課題とも関連する
が、ヘテロ接合のミスフィットに起因する結晶欠陥以外
にもイオン注入のダメージによる二次欠陥も発生し、現
実にはこの二次欠陥とミスフィットに起因する結晶欠陥
とは複合する可能性もある。図５３にその例を示すが、
ドレイン領域２０６とチャンネル領域２０３にまたがっ
て、ｐｎ接合界面２１５を横切るように結晶欠陥領域Ｄ
が発生している。この結晶欠陥は（１００）面基板（ウ
ェハ）を用いたＭＯＳＦＥＴの場合には、図５３に示す
ように、主に｛１１１｝面に沿って発生する傾向があ
る。又、その発生場所は広範囲に散らばってしまい、そ
の制御は非常に困難であった。この様な場合には接合リ
ーク電流の著しい増大をもたらし、素子の利用範囲を狭
めてしまう結果となってしまった。したがってＳｉx Ｇ
ｅ1-x 混晶のＧｅの組成（１−ｘ）を増大することに伴
うジェネレーション・リコンビネーション（Ｇ／Ｒ）電
流、即ち、接合リーク電流の増大はＤＲＡＭなどのメモ
リデバイスにおいてセルのデータ保持特性の劣化や、致
命的な製造歩留まりの低減をもたらすという第４の課題
が明らかとなった。
【００１５】この第４の課題に係るＭＯＳＦＥＴ中にお
ける結晶欠陥は、ＳｉＧｅ層がソース領域中に完全に取
り込まれていれば良いように考えられるが、ＳｉＧｅ層
をソース領域の内部に完全に包み込んでしまえば、本発
明の当初の目的である、ＳＯＩ・ＭＯＳＦＥＴにおける
基板浮遊効果をより効率良く抑制することが困難とな
る。つまり、図５０（ｂ）のポテンシャルプロファイル
（バンドダイアグラム）により理解できることでもある
がＳｉＧｅ層は、ソース／チャンネル間に形成されるｐ
ｎ接合界面に十分に近づけた方が良く、ＳｉＧｅ層をｐ
ｎ接合界面に近づければ、結晶欠陥がチャンネル側に侵
入し、リークが発生しやすくなることとなる。
【００１６】前述した課題を鑑み、本発明の主目的は、
ＳＯＩ・ＭＯＳＦＥＴやＳＯＩ・ＭＯＳ・ＤＲＡＭ等の
絶縁ゲート型半導体装置のチャンネル領域がフローティ
ングになる効果、即ち基板浮遊効果を抑制することであ
る。より具体的には、チャンネル領域を構成する半導体
よりも禁制帯幅の狭い半導体からなる領域（狭バンドギ
ャップ領域）を主電極領域の内部又は主電極領域に近接
したＭＯＳＦＥＴやＭＯＳ・ＤＲＡＭ等の絶縁ゲート型
半導体装置の新規な構造とその製造方法を提供すること
により、ドレイン耐圧の向上とリーク電流の低減を同時
に実現することである。
【００１７】本発明の第２の目的はＧｅのイオン注入の
ドーズ量を大きくするとＭＯＳＦＥＴ（より一般的には
ＭＩＳＦＥＴ）のドレイン耐圧は向上するが、ドーズ量
の増大と共にリーク電流の発生やゲート酸化膜の耐圧の
低下が生じるというトレードオフ関係（二律背反関係）
を有効に解決できるＭＩＳＦＥＴ等の構造及びその製造
方法を提供することである。
【００１８】本発明の第３の目的は高い変換コンダクタ
ンスｇm を有し、電流駆動能力の高いＭＩＳＦＥＴ及び
それを用いた集積回路の構造と、その製造方法を提供す
ることである。
【００１９】本発明の第４の目的は、Ｓｉと、Ｓｉより
も禁制帯幅の小さいＳｉＧｅやＳｉＳｎ等の狭バンドギ
ャップ半導体とのヘテロ接合における格子不整合に起因
する結晶欠陥を発生させない構造、あるいは結晶欠陥の
発生位置とその方向を制御できる新規なＭＯＳデバイ
ス、ＭＩＳデバイスの構造及び製造方法を提供すること
である。
【００２０】本発明の第５の目的は製造方法に係り、上
述した目的を同時に達成しながら、この製造に要する時
間の短縮、いわゆるスループットを向上し、生産性を向
上することである。
【００２１】
【課題を解決するための手段】以上の目的を達成するた
めに本発明は狭バンドギャップ領域を第１又は第２の主
電極領域の少なくとも一方に（以下「一方の主電極領
域」という。この「一方の主電極領域」とはソース領
域、ドレイン領域の少なくとも一方という意味になるこ
とはもちろんである。）具備したＭＯＳＦＥＴ等の絶縁
ゲート型トランジスタ、及びこの絶縁ゲート型トランジ
スタを用いた集積回路等の半導体装置の構造及びその製
造方法を提供することを特徴とする。
【００２２】より具体的には、図１以下に示すようなＳ
ＯＩ・ＭＯＳＦＥＴやＳＯＩ・ＭＯＳＳＩＴ及び図３２
以下に示すようなＭＯＳ・ＤＲＡＭが代表的な対象であ
る。例えば、支持基体となる半導体基板２０１の上の第
１の絶縁層２０２上に形成された第１導電型の第１の半
導体膜２０３に形成された第２導電型の第１の半導体膜
からなるソース領域２１６及びドレイン領域２２６と、
ソース及びドレインに挟まれた第１の半導体膜２０３か
らなるチャンネル領域と、チャンネル領域の上部に形成
された第２の絶縁層、即ちゲート絶縁層２０４を介して
チャンネル領域を流れる電流を制御するゲート電極２０
５、とを少なくとも有するＳＯＩ基板を用いた絶縁ゲー
ト型トランジスタにおいて、以下に示す７つの手段によ
り、上記目的を達成せんとするものである。つまり、 （１）上記目的を達成する第１の手段は、図１，図３に
示すようにＭＯＳＦＥＴの主電極領域にドープする不純
物の共有結合半径や、ＭＯＳＦＥＴの母体となるＳｉ中
への不純物が導入されるサイト、即ち格子間位置（inte
rstitial）か、置換位置（vacancy trapping）かといっ
た点を考慮して、格子歪が補償されるべくドーピング条
件を選ぶことである。即ち共有結合半径等を考慮した不
純物の種類、その不純物のドーピングの際の主電極領域
中の深さ（拡散深さ）を選定することである。
【００２３】（２）第２の手段は図５，６，７，８，１
０，１７（ａ）等に示すように狭バンドギャップ領域の
位置をＭＯＳＦＥＴの主動作状態における空乏層の位置
よりも深く形成することである。主動作状態における空
乏層の位置とは、例えば、ゲートを３Ｖで駆動するＭＯ
ＳＦＥＴ又はＭＯＳ−ＬＳＩにおいてはゲート電極に３
Ｖ印加時のゲート酸化膜直下に拡がる空乏層の位置をい
う。この様に空乏層の位置よりも低く狭バンドギャップ
領域を形成することにより、たとえ結晶欠陥が発生して
もそれがＭＯＳＦＥＴ等のリーク電流となることはな
い。更に狭バンドギャップ領域が深い位置にあることに
よりチャンネル中に蓄積された正孔の吸い出し効果が増
大する。
【００２４】（３）第３の手段は、図１１，１２，１
４，１５，１７に示すようにＭＯＳＦＥＴのチャンネル
領域と主電極領域との界面に形成されるｐｎ接合面を超
えてＳｉＧｅ領域等の狭バンドギャップ半導体と、Ｓｉ
等のチャンネル領域を形成する半導体とのヘテロ接合界
面が存在すること、又は狭バンドギャップ半導体領域そ
のものが、存在することである。
【００２５】前述の如く、典型的な従来のヘテロ接合を
有するＭＯＳＦＥＴでは、ＳｉＧｅ層とＳｉ層の間に形
成されるヘテロ接合は、ソース／チャンネル間のｐｎ接
合の内側（ソース領域側）に形成される。これは確か
に、正孔の吸収効果はあるものの、チャンネルの正孔か
ら見ると、ｐｎ接合のエネルギーバリアは残存し、排出
されない正孔がチャンネル内に蓄積する。ドレイン破壊
現象がこのチャンネル内に蓄積する正孔によって引き起
こされるのは周知の事実であり、したがって、従来のよ
うに前記ヘテロ接合をｐｎ接合の内側に置くことはドレ
イン破壊電圧を上げるという目的のためには必ずしも最
善ではない。図１３には、従来のヘテロ接合を有しない
ＭＯＳＦＥＴ（ホモ接合ＭＯＳＦＥＴ）と本発明のヘテ
ロ接合ＭＯＳＦＥＴのエネルギーバリアを比較して示
す。正孔から見たエネルギーバリアの高さを最も低くで
きるのは同図の太線で示した場合であることは明らかで
ある。即ち、本発明者らは、チャンネル領域内で、正孔
に対するポテンシャルの最も低い所と狭バンドギャップ
領域の価電子帯のバンド端Ｅv （ＳｉＧｅ）が、バリア
を生じないように単調に接続するようなエネルギーバン
ドを形成することが最もドレイン破壊電圧が高くなるこ
とを見いだした。そのためには、図１１，１２，１４，
１５，１７等に示すように狭バンドギャップ領域をｐｎ
接合界面２１５を越えて、正孔のポテンシャルが最小値
（極値）となる位置までチャンネル側に延在させること
が望ましいのである。即ち図１１等において、ｐｎ接合
面のチャンネル側にはｐ型のＳｉＧｅ領域２３７が存在
することとなる。
【００２６】（４）第４の手段は図１８（ａ）に示すよ
うに狭バンドギャップ領域をゲート酸化膜直下のチャン
ネル領域にまで延長して形成することである。狭バンド
ギャップ領域として代表的なＳｉＧｅ領域は電子の移動
度がＳｉよりも高く、したがって高い変換コンダクタン
スｇm が得られ、電流駆動能力が高くなる。図１８
（ｂ）に示す構造は、例えば、ＧｅやＳｎのイオン注入
の加速電圧を高くしてゲート電極を透過してイオンが打
ち込まれるようにすれば良い。
【００２７】（５）第５の手段はヘテロ接合に起因する
結晶欠陥の発生位置と発生方向を制御することである。
図１９（ｄ），２０に示すように結晶欠陥Ｄを主電極領
域２１６，２２６の内部に形成することにより、たとえ
欠陥が発生してもＭＯＳＦＥＴ等のリーク電流となるこ
とはない。
【００２８】（６）第６の手段は狭バンドギャップ領域
と母体の半導体とのヘテロ接合における格子定数不整合
を最適化することである。即ちＳｉＧｅの場合で説明す
れば、図２３に示すように欠陥の数はＧｅのイオン注入
の加速電圧とドーズ量に依存し、例えばイオン注入の加
速電圧Ｖac＝２５ｋＶではＧｅが３０％以上で増大す
る。一方、ドレイン耐圧の改善効果は図２２に示すよう
にＧｅが１％以上で徐々に増大し、５〜１５％では急峻
であるが２５〜３０％以上ではなだらかな増大となり、
飽和の傾向にある。そこでＳｉx Ｇｅ1-x のＳｉの組成
ｘを９９％〜７０％（Ｇｅの組成を１〜３０％）の範囲
に選定することにより、ドレイン耐圧の向上をはかりな
がら、結晶欠陥も発生させないようにできる。
【００２９】以上の６つの手段に加え、図５，図９に示
すように、第１の一方の主電極領域４７と第２の一方の
主電極領域２１６，２２６を有するＭＯＳＦＥＴにおい
て第２の一方の主電極領域２１６，２２６は、第１の一
方の主電極領域４７の上部に形成され、第２の一方の主
電極領域２１６，２２６を貫通する溝を介して、第１の
一方の主電極領域４７上に金属電極２１８，２２８が形
成されていることが好ましい。ここで第２の一方の主電
極領域とはｎ+ ソース領域２１６、ｎ+ ドレイン領域２
２６であり第１の一方の主電極領域はＳｉＧｅ等の狭バ
ンドギャップ半導体領域４７である。
【００３０】又、上記７つの手段に加え、図６に示すよ
うに第１の一方の主電極領域４７の上部に、第１の一方
の主電極領域４７に接して、第１の半導体よりも禁制帯
幅の小さい第３の半導体からなる第３の一方の主電極領
域５１が更に形成され、第３の一方の主電極領域５１を
介して、第１の一方の主電極領域４７が、金属電極２１
８，２２８と接続されていることが好ましい。ここで第
３の半導体の禁制帯幅は第２の半導体の禁制帯幅と同じ
か、それよりも若干小さいことが望ましい。
【００３１】又、上記７つの手段に加え、図７，図１４
（ｂ），図１５，及び図１７（ｂ）等に示すようにＭＯ
ＳＦＥＴ，ＭＩＳＦＥＴ等の絶縁ゲート型トランジスタ
の第１の一方の主電極領域４７，４８，２３７の上部
に、第１の一方の主電極領域４７，４８，２３７に接し
て、金属シリサイド膜７４が更に形成され、第１の一方
の主電極領域４７，４８，２３７が、金属シリサイド膜
７４を介して金属電極２１８，２２８と接続されている
ことが望ましい。
【００３２】以上のＭＯＳＦＥＴの構造は個別素子（デ
ィスクリートデバイス）に限られるわけではなく、ＤＲ
ＡＭ等の集積回路の適用することにより、より効果的と
なる。即ちリーク電流の小さなＭＯＳＦＥＴをＤＲＡＭ
の選択トランジスタに用いることにより、ＤＲＡＭの保
持特性が向上することとなる等種々の集積回路の特性が
更に改善されるからである。
【００３３】即ち、図３２〜図３８に示すように、支持
基板２０１，４０１と、支持基板上に形成された埋め込
み絶縁膜２０２と、埋め込み絶縁膜の上部に形成された
第１の半導体からなる第１導電型のチャンネル領域２０
３と、該チャンネル領域を挟んで、対向して形成された
第１及び第２の主電極領域と、チャンネル領域の上部に
形成されたゲート絶縁膜２０４と、ゲート絶縁膜の上部
に形成されたワード線２０５と、第１の主電極領域に接
続されたビット線４０９と、第２の主電極領域に形成さ
れた蓄積容量部とを少なくとも具備するＤＲＡＭであっ
て、上記第１及び第２の主電極領域の少なくとも一方
が、第１の半導体より禁制帯幅の小さい第２の半導体か
らなる部分４１１，４１２を有するか、もしくはその全
部が第２の半導体からなり、第２の半導体からなる領域
はチャンネル領域２０３と直接、接するか、もしくは第
２導電型の第１の半導体からなる領域２１６，２２６を
介して、チャンネル領域と接していることである。ここ
で第１の半導体を例えばＳｉとすれば、第２の半導体は
Ｓｉx Ｇｅ1-x ，Ｓｉx Ｓｎ1-x ，ＰｂＳ，Ｓｉx （Ｐ
ｂＳ）1-x 等ということになる。又、蓄積容量部の構造
から、より具体的には、図３２，３３，３４，３５に示
すようなトレンチ型、図３６，３７，３８に示すような
スタック型のＤＲＡＭに適用可能である。
【００３４】前述の説明ではＳＯＩ・ＭＯＳＦＥＴにつ
いて主に説明したが、本発明の技術思想はチャンネル領
域が他の領域に対してフローティングになるようなＦＥ
Ｔや静電誘導トランジスタ（Static Induction Transis
tor;ＳＩＴ）に適用できるものであり、例えば図３９〜
図４２に示すようなＳＧＴ（Surrounding Gate Transis
tor)や図４４（ｂ）に示すような縦型の薄膜トランジス
タ及びこれらを用いたＤＲＡＭにも適用できるものであ
る。
【００３５】図３９に示すＳＧＴ・ＤＲＡＭは第１導電
型の第１の半導体からなる領域３０１を少なくともその
最上層に有する支持基板と、支持基板の上部に形成され
た、第２導電型の第１の半導体からなる柱状形状の蓄積
電極領域３０２と、蓄積電極領域と接して、その上部に
形成された第２導電型の第１の半導体からなる柱状形状
の第１主電極領域３０２と、第１の主電極領域の上部
に、第１の主電極領域３０２と接して形成された、第１
導電型の第１の半導体からなる柱状形状のチャンネル領
域３０３と、チャンネル領域の上部に形成された、第１
の半導体よりも禁制帯幅の小さい第２の半導体からなる
第２主電極領域３１１と、第２主電極領域に接続された
ビット線４０９と、蓄積電極領域３０２の側壁部を囲ん
だ容量絶縁膜と、チャンネル領域３０３の側壁部を囲ん
だゲート絶縁膜と、容量絶縁膜を囲んだプレート電極３
０６と、ゲート絶縁膜を囲んだワード線３０８とを少な
くとも具備するＤＲＡＭで、第２主電極領域３１１はチ
ャンネル領域３０３と直接、接しているか、もしくは第
２導電型の第１の半導体からなる領域３０４を介して、
チャンネル領域３０３と接続されていることを特徴とす
る。ここで第１の半導体をシリコン（Ｓｉ）とすれば、
第２の半導体はＳｉx Ｇｅ1-x ，Ｓｉx Ｓｎ1- x ，Ｓｉ
x （ＰｂＳｅ）1-x ，Ｓｉx （ＩｎＡｓ）1-x 等となる
ことは前述と同様であり、第１及び第２の主電極領域と
はＳＧＴのソース領域又はドレイン領域のいずれかをい
う。又、ＳＧＴの蓄積容量部は図４１，図４２に示すよ
うに第２主電極領域３１３の上部に形成しても良く、こ
の場合は第１主電極領域３２２をビット線３２２に接続
するようにすれば良い。図４１，図４２では第２の半導
体はビット線３２２の一部にも形成されているが、この
場合、第２の半導体からなる第２主電極領域３１３を省
略して、第１の半導体からなる第２主電極領域のみとす
ることも可能である。
【００３６】本発明の第２の半導体（狭バンドギャップ
領域）はイオン注入、ＭＢＥ、ＣＶＤ法等により形成可
能で、ＳｉＧｅ，ＳｉＳｎの他にＰｂＳ，ＰｂＳｅ，Ｐ
ｂＴｅ，ＳｎＴｅ，ＺｎＳｂ，ＩｎＳｂ，ＩｎＡｓ等の
狭バンドギャップ半導体やＳｉx （ＰｂＳ）1-x ，Ｓｉ
x （ＰｂＳｅ）1-x 等の狭バンドギャップ半導体とＳｉ
との混晶を用いることができる。ＰｂＳ，ＰｂＳｅ等は
ＭＢＥ，ＣＶＤ法により形成することが望ましい。又、
イオン注入に際しては図４（ａ）及び（ｂ）に示すよう
にイオンの種類に応じて加速電圧を変え、異なる射影飛
程（Ｒｐ）を用いて異なった位置にイオン打ち込みをす
ること、図１１（ｂ）等に示すようにゲート電極の両側
に側壁絶縁膜を形成して平面パターン上で異なる場所に
打ち込むことも有効である。例えば図４に示すように半
導体基体２０１と、半導体基体の上部に形成された埋め
込み絶縁膜２０２と、埋め込み絶縁膜の上部に形成され
た第１導電型の単結晶シリコン膜とからなるＳＯＩ基板
をＳＩＭＯＸ法やＳＤＢ法で形成する第１ステップと、
ＳＯＩ基板上の単結晶シリコン膜２０３の表面にゲート
絶縁膜２０４及びゲート電極領域２０５を形成する第２
ステップと、ゲート電極領域２０５をマスクとしてＧｅ
又はＳｎの少なくとも一方のイオンをイオン注入する第
３ステップと、ゲート電極領域の両側に側壁絶縁膜７１
を形成する第４ステップと、ゲート電極２０５及び側壁
絶縁膜７１をマスクとしてＰ+ 等の第２導電型不純物の
イオンをイオン注入する第５ステップと、第５ステップ
後のＳＯＩ基板を所定の温度で熱処理し、第２導電型不
純物を、Ｇｅ又はＳｎの少なくとも一方の存在する領域
を超えて拡散させる第６のステップを用いれば、Ｇｅ又
はＳｎのシリコン中の拡散定数はＰやＡｓの拡散定数に
比してはるかに小さいので図１９，又は図２０に示すＳ
ｉＧｅ領域２５７をｎ+ ソース領域２１６の内部に包み
込み、かつＳｉＧｅ領域２５７の端部をゲート電極端に
近づける構造が高精度かつ容易に実現できる。即ち、結
晶欠陥の発生によるリーク電流への寄与を抑制すると同
時に、正孔を有効に吸い出す図１３に示すようなポテン
シャルプロファイル（バンドダイアグラム）が実現でき
るのである。又、図１９（ｂ）に示すように斜めイオン
注入によりＡｓ等を打ち込み、ＳｉＧｅ領域を含むよう
にしても良い。イオン注入後のアニールは結晶欠陥の位
置を制御するためには７００℃以上の基板温度、より好
ましくは７００℃〜１０００℃の基板温度が良い。アニ
ール温度を７００℃以上に選定し、結晶欠陥Ｄを図２０
に示すように主電極領域２１６，２２６内に収めてしま
えばＧｅ，ＳｎをＳｉに対して３０％以上となるように
イオン注入してもＭＯＳＦＥＴのリーク電流は増大しな
い。
【００３７】ＳｉＧｅ，ＳｉＳｎ，ＰｂＳ等はイオン注
入以外にＭＢＥ法やＣＶＤ法でも成長できる。例えばＳ
ｉＨ4 （あるいはＳｉ2 Ｈ6 ）とＧｅＨ4 を用いればＳ
ｉＧｅがＣＶＤでき、この際、ＡｓＨ3 ，ＰＨ3 をドー
ピングすればｎ+ 型ＳｉＧｅが成長できる。ＰｂＳは例
えば［Ｐｂ（ＯＢｕt ）2 ］2 やＰｂＯ4 （ＯＢｕt）6
とＨ2 Ｓとを用いてＣＶＤすれば良い。ＳＯＩ基板の
表面の上層の単結晶シリコン膜（ＳＯＩ膜）２０３の深
い位置、例えば、ＳＯＩ膜と埋め込み酸化膜との界面近
傍に第２の半導体（狭バンドギャップ領域）をＣＶＤで
形成することは、イオン注入のダメージを避ける点で有
効である。この場合は最初に第１の半導体からなるＳＯ
Ｉ膜２０３の表面に第２の半導体を埋め込んで形成し、
その上に埋め込み絶縁膜２０２を形成し、別に用意した
半導体基体２０１を、埋め込み絶縁膜２０２を介して貼
り合わせる、いわゆるＳＤＢ法を用いれば良い。第１の
半導体からなるＳＯＩ膜２０３の表面に第２の半導体を
埋め込むのは、第２の半導体形成予定部分をエッチング
除去し、その部分に第２の半導体を選択成長させるか、
あるいは溝の深さより厚くＣＶＤを行い、その後ＣＭＰ
法等により平坦化すれば良い。
【００３８】又、Ｓｉx Ｇｅ1-x 領域２７８のような第
２の半導体は図３０に示すようにエピタキシャル成長
と、このエピタキシャル成長時の下地からのＧｅ等の第
２の半導体の成長元素の一部の外方拡散及び表面偏析を
用いても形成できる。即ち、図３０（ａ）に示すような
ＳＯＩ基板を形成する第１ステップと、ＳＯＩ基板の表
層の第１の単結晶シリコン２９３膜の一部を選択的にエ
ッチング除去し、第１の単結晶膜シリコン２９３膜の上
部のみにＳｉＧｅ等のシリコンよりも禁制帯幅の小さい
半導体２７７を図３０（ｂ）に示すように形成する第２
ステップと、狭バンドギャップ層の上部及びＳＯＩ基板
の埋め込み絶縁膜２０２の上部に第２の単結晶シリコン
膜２０３をエピタキシャル成長し、図３０（ｃ）に示す
ようにその表面を平坦化する第３ステップとにより、狭
バンドギャップ層の成長元素の一部、例えばＳｉＧｅの
場合は、Ｇｅが外方拡散し、又、一部は表面偏析によ
り、狭バンドギャップ層２９３の上部に、図３０（ｄ）
に示すように第２の半導体のＳｉＧｅ領域２７８が形成
される。この後は、イオン注入等を用いて第２の単結晶
シリコン膜２０３を第１導電型の所定の不純物密度にド
ープする第４ステップと、図３０（ｄ）に示すように第
２の単結晶シリコン膜の上にゲート絶縁膜２０４及びゲ
ート電極領域２０５を形成する第５ステップと、図３０
（ｅ）に示すように、ゲート電極領域２０５の両側に側
壁絶縁膜７３を形成する第６ステップと、ゲート電極領
域２０５及び側壁絶縁膜７３をマスクに第２導電型不純
物イオンを第２の単結晶シリコン膜にイオン注入し、そ
の後アニールする第７ステップによりソース領域２１
６、ドレイン領域２２６が、ＳｉＧｅ領域２７８の内部
に形成できる。
【００３９】
【発明の実施の形態】図１は本発明の第１の実施の形態
に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図１に
おいてｐ型（１００）シリコン基板２０１の上部に埋め
込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成さ
れている。そしてＳＯＩ膜２０３はＳＯＩ膜２０３の表
面から埋め込み酸化膜２０２に達するまで深く形成され
た熱酸化膜４により素子分離がなされている。そしてこ
の素子分離されたＳＯＩ膜２０３の領域を活性領域とし
て、この活性領域の内部にｎ+ ソース領域２１６及びｎ
+ ドレイン領域２２６が、その底部を埋め込み酸化膜２
０２に接するように形成されている。ｎ+ ソース領域２
１６及びｎ+ ドレイン領域２２６の内部には、Ｐを含む
ＳｉＧｅ領域２１７，２２７が形成され、このＳｉＧｅ
領域２１７，２２７に対し、層間絶縁膜８中に形成され
たコンタクトホールを介してソース金属電極２１８及び
ドレイン金属電極２２８が形成されている。又、ｎ+ ソ
ース領域２１６及びｎ+ ドレイン領域２２６の間のチャ
ンネル領域２０３の上部にはゲート酸化膜２０４を介し
て、ポリシリコン等のゲート電極２０５が形成されてい
る。ポリシリコンゲート電極２０５の表面には後酸化膜
と称せられる薄い酸化膜７が形成されている。ｎ+ ソー
ス領域２１６、ｎ+ ドレイン領域２２６は、例えばＡｓ
等のｎ型不純物を６×１０18〜１×１０21ｃｍ-3程度の
高不純物密度にドープした領域である。
【００４０】本発明の第１の実施の形態では、ソース／
ドレイン領域２１６，２２６の表面側にＳｉより共有結
合半径の小さいＰを含むＳｉＧｅ領域、即ちＧｅ、及び
Ｐを含む領域２１７，２２７を有する。この様にするこ
とで、Ｓｉより共有結合半径の大きいＡｓを含むｎ+ ソ
ース／ドレイン領域２０６にＧｅのみを含む領域２０７
が形成される従来の図５０（ａ）に示すような、ＳＯＩ
・ＭＯＳＦＥＴで見られた、図５１（ｂ）に示すような
リーク電流の確率的な発生は見られなかった。
【００４１】又、図５３に示すような結晶欠陥Ｄは全く
発生しなかった。更に、ドレイン破壊電圧に関しては、
従来のＡｓをｎ+ 不純物とし、この不純物拡散層にＧｅ
のみを注入したＳＯＩ・ＭＯＳＦＥＴに比べて、特に劣
化することはなかった。即ち、ソース拡散層用の不純物
のみを含むＳＯＩ・ＭＯＳＦＥＴに対して、オフ領域の
ドレイン破壊電圧は１Ｖ向上した。
【００４２】この様な効果が得られた理由は、以下のよ
うに考えられる。つまり、（１００）面における結晶欠
陥は図５３に示すように、典型的には｛１１１｝面に沿
って発生する傾向を有している。そして、Ｓｉより共有
結合半径の大きいＧｅのイオン注入後ＳｉＧｅ領域の形
成にともない、ストレス発生に伴う結晶歪がゲート電極
端に集中するという、従来見られたＳＯＩ構造特有の現
象が、Ｓｉより共有結合半径の小さいＰをｎ+ ソース領
域２１６の不純物とした本発明の第１の実施の形態の構
造により、改善され、結晶歪が有効に緩和されたためと
考えられる。
【００４３】ところで、本実施の形態において、ゲート
長０．５μｍで形成した素子の実効チャンネル長は、
０．３０μｍになっており、短チャンネル効果によるし
きい値の低下が見られた。これは、Ｇｅ、及びＰのイオ
ン注入の後の熱処理により、Ｐが横方向に拡散した結果
であることがわかった。
【００４４】本発明の第１の実施の形態に係るＳＯＩ・
ＭＯＳＦＥＴは以下のようにして製造することができ
る。図２（ａ）〜２（ｄ）は本発明の第１の実施の形態
のＳＯＩ・ＭＯＳＦＥＴの製造工程別の断面図である。
【００４５】（ａ）まず、ｐ型（１００）面のシリコン
基板２０１に図２（ａ）に示すように、酸素を加速電圧
Ｖac＝１８０ｋＶ、ドーズ量Φ＝２×１０18ｃｍ-2で注
入する。
【００４６】（ｂ）その後１３００℃で５時間熱処理す
ることにより、図２（ｂ）に示すようにシリコン表面か
ら深さ２００ｎｍの所に厚さ４００ｎｍの埋め込み酸化
膜２０２を形成する。このとき、表面には単結晶シリコ
ン膜（ＳＯＩ膜）２０３が形成される。即ち、いわゆる
ＳＩＭＯＸ法によりＳＯＩ構造を形成するのである。更
にＳＯＩ膜２０３の表面を熱酸化し、この熱酸化膜をＮ
Ｈ4 Ｆ溶液等を用いたウェットエッチングすることによ
り、ＳＯＩ膜２０３を所定の厚さ、例えば１００ｎｍま
で薄くする。
【００４７】（ｃ）次に、ＬＯＣＯＳ法等の選択酸化技
術により、図２（ｃ）に示すように素子分離用の酸化膜
４を埋め込み酸化膜２０２に達するまで深く形成し、隣
接する素子間を電気的に分離する。集積密度の高い場合
はＢＯＸ法（Buried OXide法）等他の素子分離技術を用
いても良い。その後、ゲート酸化膜２０４を１０ｎｍの
厚さで形成し、リンドープのポリシリコン２０５を３０
０ｎｍの厚さでＣＶＤ法により堆積して、フォトリソグ
ラフィー及びＲＩＥを用いた工程により図２（ｃ）に示
すような、ゲート長０．５μｍのゲート電極２０５を形
成する。
【００４８】（ｄ）次に、後酸化膜７を厚さ１０ｎｍで
形成した後、Ａｓを加速電圧Ｖac＝１５０ｋＶ、ドーズ
量Φ＝３×１０15ｃｍ-2でイオン注入し、９００℃で１
時間熱処理し、ｎ+ ソース領域２１６、ｎ+ ドレイン領
域２２６を形成し、更に図２（ｄ）に示すように、Ｇｅ
を加速電圧Ｖac＝５０ｋＶ、ドーズ量Φ＝１×１０16ｃ
ｍ-2で注入し、更に、Ｐを加速電圧Ｖac＝１５ｋＶ、ド
ーズ量Φ＝３×１０15ｃｍ-2でイオン注入する。次に、
８５０℃、３０分のアニールを施し、図示を省略する
が、３００〜５００ｎｍのＳｉＯ2 膜又はＳｉＯ2 膜と
ＰＳＧ膜等の複合膜からなる層間絶縁膜８をＣＶＤ法に
より堆積し、この層間絶縁膜中にソース／ドレイン金属
電極２１８，２２８用のコンタクトホールの開口を行
い、その後Ａｌ−Ｓｉ、又はＡｌ−Ｓｉ−Ｃｕ等のメタ
ライゼーション工程によりソース金属電極２１８、ドレ
イン金属電極２２８を形成すれば本発明の第１の実施の
形態のＳＯＩ・ＭＯＳＦＥＴが完成する。
【００４９】なお、本発明の第１の実施の形態において
Ｇｅの代わりにＳｎをイオン注入しても良く、又、Ｇｅ
とＳｎとを同時にイオン注入しても良い。Ｐをｎ型不純
物としてＳｎをイオン注入する場合にはＰ：Ｓｎ＝８：
３程度で格子歪が補償される。Ｇｅ及びＳｎはＳｉ中に
５×１０19ｃｍ-3〜１×１０20ｃｍ-3以上、好ましくは
５×１０20ｃｍ-3の不純物密度で含まれていれば良い。
本発明の効果がより発揮できるのはＳｉ中にＧｅが１〜
３０％、より好ましくは５〜１５％含まれている場合で
ある。又、ＭＯＳＦＥＴで説明したが、ゲート絶縁膜を
窒化膜（Ｓｉ3Ｎ4 ）等を用いたＭＩＳ・ＦＥＴでも同
様であることはもちろんである。
【００５０】なお、上記の本発明の第１の実施の形態に
おいて、最終的にはｎ+ ドレイン領域２２６、ｎ+ ソー
ス領域２１６にはＡｓとＰとの２種類の不純物が導入さ
れたことになるが、Ａｓの代わりにＰを用いて１種類の
ｎ型不純物となってもかまわない。又、Ａｓの代わりに
Ｓｂを用いても良く、Ｐの代わりに同様にＳｉより共有
結合半径の小さなＢやＣを用いても良く、更にこれらの
複数の組み合わせでも良い。
【００５１】図３（ａ）は本発明の第２の実施の形態に
係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図３
（ａ）においてｐ型（１００）シリコン基板２０１の上
部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３
が形成されている。そしてＳＯＩ膜２０３はＳＯＩ膜２
０３の表面から埋め込み酸化膜２０２に達するまで厚く
形成された熱酸化膜４により素子分離がなされている。
そしてこの素子分離されたＳＯＩ膜２０３の領域を活性
領域として、この活性領域の内部にＡｓの高不純物密度
領域であるｎ+ ソース領域２１６及びｎ+ ドレイン領域
２２６が、その底部を埋め込み酸化膜２０２に接するよ
うに形成されている。又、ｎ+ ソース領域、ｎ+ ドレイ
ン領域２１６，２２６の内部にはＳｉＧｅ領域２１１，
２２１が形成され、このＳｉＧｅ領域２１１，２２１の
表面にＰの高不純物密度領域２１９，２２９が形成され
ている。又、ｎ+ ソース領域２１６及びｎ+ ドレイン領
域２２６の間のチャンネル領域２０３の上部にはゲート
酸化膜２０４を介して、ポリシリコン等のゲート電極２
０５が形成されている。ゲートポリシリコン電極２０５
の周辺には薄い酸化膜７と、スペーサとなる幅８０ｎｍ
の側壁酸化膜７１が形成されている。Ｐの高不純物密度
領域２１９，２２９はこの側壁酸化膜７１の厚み分ゲー
トポリシリコン２０５から離れて形成されている。そし
て本発明の第１の実施の形態と同様に、層間絶縁膜８に
形成されたコンタクトホールを介して、ソース金属電極
２１８がｎ+ ソース領域２１６に、ドレイン金属電極２
２８がｎ+ドレイン領域２２６に接続されている。
【００５２】本発明の第２の実施の形態のＳＯＩ・ＭＯ
ＳＦＥＴでは、ｎ+ ソース領域及びｎ+ ドレイン領域に
ＧｅとＡｓといういずれもＳｉよりも共有結合半径の大
きな不純物のイオンのみをイオン注入した図５０（ａ）
に示すようなＳＯＩ・ＭＯＳＦＥＴに比べて、ドレイン
破壊電圧の改善効果は同程度であるが、リーク電流は本
発明の第１の実施の形態と同様に顕著な改善が得られ
た。更にゲート長０．５μｍにおける実効チャンネル長
は０．３８μｍであり、本発明の第１の実施の形態に比
べて短チャンネル効果の抑制に改善が見られた。
【００５３】なお、本発明の第２の実施の形態では、上
記のように幅８０ｎｍのスペーサ７１を形成している
が、これは後述するようにＰをイオン注入してＰの高不
純物密度領域２１９，２２９をＳｉＧｅ領域２１１，２
２１中に、所定のオフセットを有して形成するためのも
のである。この場合、ｎ+ ソース領域、ｎ+ ドレイン領
域２１６，２２６に対するＡｓ等のイオン注入の条件等
他の条件を変えずに、Ｐの代わりにＰよりも更に共有結
合半径の小さいＢを加速電圧Ｖac＝２０ｋＶ、ドーズ量
Φ＝３×１０15ｃｍ-2で注入してＢの高不純物密度領域
を形成しても良い。このとき、先に打ち込んだｎ+ ソー
ス、ドレイン領域２１６，２２６のＡｓイオンは、Ｂに
よって一部補償されることとなるが、ｎ型ＭＯＳＦＥＴ
としての動作に本質的な問題は生じない。ＢはＰよりも
更に共有結合半径が小さく、したがってＰよりも低ドー
ズで格子歪が補償できる。Ｂの高不純物密度領域を用い
てもリーク電流の抑制効果は、前記本発明の第２の実施
の形態の場合と同様であった。なお、Ｂの高不純物密度
領域の存在によるｎ+ ソース領域、ｎ+ ドレイン領域２
１６，２２６に対するコンタクト抵抗が問題となるとき
は、図３（ｂ）に示すように複数のＢの高不純物密度領
域２１９ａ，２１９ｂ，２１９ｃに分割し、ソース金属
電極２１８でｎ+ ＳｉＧｅ領域２１１とＢの高不純物密
度領域２１９ａ，２１９ｂ，２１９ｃを短絡するように
すれば良い。図３（ｂ）はソース側のみを示している
が、ドレイン側についても同様である。又、ＭＯＳＦＥ
Ｔ以外でも、窒化膜（Ｓｉ3 Ｎ4 膜）、あるいはアルミ
ナ膜（Ａｌ2 Ｏ3 ）等もゲート酸化膜として用いたＭＩ
ＳＦＥＴでも同様である。
【００５４】次に、図４（ａ）及び４（ｂ）を用いて本
発明の第２の実施の形態のＳＯＩ・ＭＯＳＦＥＴの製造
方法を説明する。
【００５５】（ａ）まず図２（ａ），２（ｂ）と同様に
ＳＩＭＯＸ法を用いて、ｐ（１００）基板２０１上に埋
め込み酸化膜２０２とＳＯＩ膜２０３を形成する。ＳＯ
Ｉ膜は本発明の第１の実施の形態と同様に、その表面の
熱酸化及びこの酸化膜のウェットエッチングにより１０
０ｎｍに、厚さを調整する。
【００５６】（ｂ）その後、活性層以外の部分に図４
（ａ）に示すように素子分離用酸化膜４を形成する。こ
の酸化膜４はＬＯＣＯＳ法によれば良い。その後、ＬＯ
ＣＯＳのときに選択酸化のマスクとして用いた窒化膜を
除去し、更に１０ｎｍの厚さのゲート酸化膜を形成し、
更にその上にＣＶＤ法により厚さ３００ｎｍのポリシリ
コン膜を形成する。次にフォトリソグラフィー及びＲＩ
Ｅによりゲート長０．５μｍのゲート電極パターン２０
５を形成し、更に図４（ａ）に示すように厚さ１０ｎｍ
の後酸化膜７を形成する。
【００５７】（ｃ）次に図４（ａ）のＳＯＩ膜２０３中
に示した位置２３１をピークとして、Ｇｅを加速電圧Ｖ
ac＝５０ｋＶ、ドーズ量Φ＝１×１０16ｃｍ-2で打ち込
み、次に、Ａｓを加速電圧Ｖac＝２０ｋＶ、ドーズ量Φ
＝５×１０15ｃｍ-2で打ち込む。
【００５８】（ｄ）その後、ＣＶＤ法を用いて酸化膜を
１００ｎｍ堆積し、ＲＩＥ法等により、ゲート電極２０
５の側壁に、幅８０ｎｍのＣＶＤ酸化膜のスペーサ７１
を形成し、このスペーサ７１をマスクとして用い図４
（ｂ）に示すようにＳＯＩ膜２０３中の位置２３２をピ
ークとしてＰを加速電圧Ｖac＝１５ｋＶ、ドーズ量Φ＝
３×１０15ｃｍ-2で注入し、次に８５０℃、３０分のア
ニールを行う。
【００５９】（ｅ）この後、基板表面にＣＶＤ法により
層間絶縁膜８を堆積し、この層間絶縁膜８中にコンタク
トホールを形成する。このコンタクトホールに、ソース
金属電極２１８及びドレイン金属電極２２８を形成し
て、本発明の第２の実施の形態のＳＯＩ・ＭＯＳＦＥＴ
が完成する。
【００６０】前述の本発明の第１の実施の形態について
も同様であるが、本発明の第２の実施の形態においてイ
オン注入したＧｅの代わりに、スズ（Ｓｎ）を加速電圧
Ｖac＝１１０ｋＶ、ドーズ量Φ＝２×１０16ｃｍ-2で打
ち込み、熱処理を８５０℃、３０分行うことによりバン
ドギャップの狭い領域２１１，２２１等を形成しても良
い。Ｓｎによりバンドギャップの狭い領域をｎ+ ソース
／ドレイン領域中に形成した場合でもドレイン破壊電圧
の改善効果は明らかで、図５０（ａ）に示すような、ｎ
+ ソース領域２０６にＧｅとＡｓを注入したＳＯＩ・Ｍ
ＯＳＦＥＴに比べてドレイン耐圧は１．５Ｖ改善した。
更に、図５１（ｂ）に示す確率的なリーク電流の発生は
見られなかった。
【００６１】この様な効果が得られた理由は、以下のよ
うに考えられる。即ち、Ｇｅ又はＳｎを含む、５×１０
20ｃｍ-3程度の高不純物密度でバンドギャップの狭い領
域をソースの表面部に設定せずに、チャンネル空乏層よ
りも深い位置に設定し、しかもＳｉより共有結合半径の
小さいＰをｎ型不純物として含ませることで、チャンネ
ル領域底部に蓄積した正孔を効率的に吸い出すことがで
き、リーク電流が減少し、同時にドレイン破壊電圧の改
善効果も保持されるものと考えられる。
【００６２】なお以上の本発明の第１及び第２の実施の
形態において、所望の効果を得られるのは、ＧｅとＰ、
ＧｅとＡｓとＰ、ＧｅとＡｓとＳｂ、更には、Ｇｅと
Ｂ、ＧｅとＢ及びＰの組み合わせがある。更にＧｅのイ
オン注入領域はＢ，Ｐ，Ａｓ等のイオン注入領域中に形
成され、Ｂのイオン注入濃度は、Ａｓのイオン注入濃度
よりも低いことが望ましい。又、Ｇｅの代わりにＳｎを
イオン注入しても良く、例えばＳｎとＰ、あるいはＳｎ
とＰとＡｓ等を同時にイオン注入すれば良い。又、Ｇｅ
とＳｎとを同時にイオン注入しても良い。Ｇｅ又はＳｎ
はシリコン中に５×１０19ｃｍ-3、望ましくは１×１０
20ｃｍ-3以上含まれていれば良い。より好ましくはＧ
ｅ，ＳｎはＳｉ中に５〜１５％含まれていることが良
い。例えばＳｎを５×１０19ｃｍ-3含ませた場合、Ｐを
１．６×１０20ｃｍ-3含ませれば、格子歪は緩和し、結
晶欠陥は発生しない。なお、Ｇｅ又はＳｎとＡｓ＋Ｓｂ
との組み合わせは、いずれもＳｉより共有結合半径が大
きいが、いずれかがＳｉの格子間位置に入り、いずれか
がＳｉ置換位置に入るという複雑な関係により格子歪補
償が可能となる。なお、図３（ａ）ではＰの高不純物密
度領域２１９がＳｉＧｅ領域２１１に含まれるような場
合を示しているが、Ｐの高不純物密度領域２１９はＳｉ
Ｇｅ領域を超えて、よりゲート直下に近い側の位置に形
成されるようにしても良い。この構造はスペーサ７１を
用いないでＰをイオン注入すれば良い。
【００６３】図５（ｄ）は本発明の第３の実施の形態に
係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図５
（ｄ）においてｐ型（１００）シリコン基板２０１の上
部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３
が形成されている。そしてＳＯＩ膜２０３は、図示を省
略しているがＢＯＸ法、ＬＯＣＯＳ法等により形成され
た素子分離領域に周辺を囲まれた活性領域を形成し、こ
の活性領域の内部にｎ+ ソース領域２１６及びｎ+ ドレ
イン領域２２６が、その底部をほぼ埋め込み酸化膜２０
２に接するように深く形成されている。そして、ｎ+ ソ
ース領域２１６と埋め込み酸化膜との界面、及びｎ+ ド
レイン領域２２６と埋め込み酸化膜との界面にはＳｉＧ
ｅ層４７が形成されている。活性層の表面に形成された
層間絶縁膜８の一部に形成されたコンタクトホールを介
してソース金属電極２１８及びドレイン金属電極２２８
が形成されている。又、ｎ+ ソース領域２１６及びｎ+
ドレイン領域２２６の間のチャンネル領域２０３の上部
にはゲート酸化膜２０４を介して、ポリシリコン等のゲ
ート電極２０５が形成されている。
【００６４】本発明の第３の実施の形態では、図５
（ｄ）に示すように、ソース／ドレイン領域２１６，２
２６よりも深くＧｅの注入領域（ＳｉＧｅ層）４７を設
けているので、リーク電流の発生の原因となる図５３に
示すようなｐｎ接合近傍の結晶欠陥Ｄは生じず、ソース
／ドレイン領域２１６，２２６にＧｅを注入した従来技
術のＳＯＩ・ＭＯＳＦＥＴに発生するようなリーク電流
も見られなかった。主動作状態におけるチャンネル領域
に形成される空乏層２１４の位置よりも下の位置にＳｉ
Ｇｅ層４７が形成されていることが好ましい。又、ドレ
イン破壊電圧に関しては、この様にＳｉＧｅ層４７を深
く形成した場合においても従来のヘテロ接合ＳＯＩ・Ｍ
ＯＳＦＥＴに比して特に変化はなく、ドレイン破壊電圧
の改善効果を維持できた。即ち、Ｇｅを注入せずにソー
ス拡散層を形成したＳＯＩ・ＭＯＳＦＥＴと比べると、
オフ領域のドレイン破壊電圧は１Ｖ向上している。な
お、ＭＯＳＦＥＴ以外でも窒化膜等をゲート絶縁膜とし
て用いたＭＩＳＦＥＴでも同様である。
【００６５】次に、図５（ａ）〜図５（ｄ）を用いて本
発明の第３の実施の形態のＳＯＩ・ＭＯＳＦＥＴの製造
方法を説明する。
【００６６】（ａ）まず図２（ａ），２（ｂ）と同様に
ＳＩＭＯＸ法を用いて、図５（ａ）に示すようにｐ（１
００）基板２０１上に埋め込み酸化膜２０２とＳＯＩ膜
２０３を形成する。ＳＯＩ膜は本発明の第１の実施の形
態と同様、熱酸化及びこの熱酸化膜のウェットエッチン
グにより１００ｎｍに厚みを調整する。その後例えばＢ
Ｆ2 + を加速電圧Ｖac＝３０ｋＶ，ドーズ量Φ＝１０13
ｃｍ-2でイオン注入する等により、所望の不純物密度の
ＳＯＩ膜２０３を得る。
【００６７】（ｂ）次に、ＬＯＣＯＳ法やＢＯＸ法等に
より、素子分離用の酸化膜を形成し、隣接する素子間を
電気的に分離する。その後、ゲート酸化膜２０４を１０
ｎｍの厚さで形成し、その表面に、リンドープのポリシ
リコン２０５を０．３μｍの厚さでＬＰＣＶＤ法等によ
り形成する。そして、リソグラフィー及びＲＩＥ工程に
よるパターニング技術により図５（ｂ）に示したような
ゲート酸化膜２０４の上にゲートポリシリコン電極２０
５が形成された構造を形成する。続いて、図５（ｂ）に
示すように、Ｓｉx Ｇｅ1-x 層４７用に、Ｇｅを加速電
圧Ｖac＝１００ｋＶ，ドーズ量Φ＝１×１０16ｃｍ-2で
イオン注入し、更にＡｓを加速電圧Ｖac＝３０ｋＶ，ド
ーズ量Φ＝３×１０15ｃｍ-2でイオン注入し、８５０
℃、３０分のアニールを施してソース／ドレイン領域２
１６，２２６及びＳｉx Ｇｅ1-x 層４７を形成する。
【００６８】（ｃ）この後、ＣＶＤ法等により、例えば
０．５μｍの厚さで層間絶縁膜用の酸化膜８を全面に形
成する。次に、レジスト膜を堆積し、フォトリソグラフ
ィー法によりパターニングした後、ＲＩＥ技術により酸
化膜８をエッチングしコンタクトホールの開口を行う。
更に酸化膜８のエッチングに引き続きＳｉx Ｇｅ1-x層
４７が露出するまでｎ+ ソース領域２１６、ｎ+ ドレイ
ン領域２２６のＳｉをＳＦ6 等を用いたＲＩＥによりエ
ッチングし、図５（ｃ）に示すようなＵ溝を形成する。
【００６９】なお、Ｇｅの代わりにＳｎをイオン注入し
てＳｉx Ｇｅ1-x 層４７の代わりにＳｉx Ｓｎ1-x 層を
チャンネルの空乏層よりも深い位置に形成しても良く、
ＧｅとＳｎとを同時にイオン注入しても良い。Ｇｅ又は
ＳｎはＳｉ中に５×１０19ｃｍ-3以上、望ましくは１×
１０20ｃｍ-3以上含まれていれば良いが、より好ましく
は５〜１５％程度Ｓｉ中に含まれていれば良い。又、Ｓ
ｉx Ｇｅ1-x ，ＳｉxＳｎ1-x の代わりにＰｂＳ，Ｐｂ
Ｓｅ，ＺｎＳｂ，ＩｎＳｂ等のＳｉよりバンドギャップ
の狭い半導体層又はこれらとＳｉとの混晶を用いても良
い。
【００７０】（ｄ）そして、図５（ｄ）に示すように、
Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等の金属を用いた
メタライゼーション工程によりソース金属電極２１８、
ドレイン金属電極２２８を形成し、本発明の第３の実施
の形態のＳＯＩＭＯＳＦＥＴが完成する。
【００７１】図６（ｂ）は本発明の第４の実施の形態に
係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。ＳｉＧｅ
層４７が主動作状態における、ゲート酸化膜２０４の直
下の空乏層２１４より深く形成されている構造の他の例
である。図６（ｂ）においてｐ型（１００）シリコン基
板２０１の上部に埋め込み酸化膜２０２を介してｐ型Ｓ
ＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３
は、図６（ｂ）では図示を省略しているが、素子分離用
の酸化膜等により周辺を囲まれ、その内部を活性領域
（デバイス領域）としている。図６（ｂ）はその活性領
域部分のみを示す図である。この活性領域の内部にｎ+
ソース領域２１６及びｎ+ ドレイン領域２２６が、その
底部がほぼ埋め込み酸化膜２０２に達するように形成さ
れている。そして、ｎ+ ソース領域２１６、ｎ+ ドレイ
ン領域２２６と埋め込み酸化膜２０２との界面にはＳｉ
Ｇｅ層（以下本発明の第４の実施の形態においては第１
のＳｉＧｅ層という）４７が形成されている点は本発明
の第３の実施の形態と同様であるが、第４の実施の形態
は更に第２のＳｉＧｅ層５１がソース金属電極２１８の
コンタクトホール開口部直下、及びドレイン金属電極２
２８のコンタクトホール開口部直下からそれぞれ第１の
ＳｉＧｅ層４７に達するまで形成されている。第２のＳ
ｉＧｅ層５１のＧｅの組成は、第１のＳｉＧｅ層４７の
Ｇｅの組成と等しいか、第２のＳｉＧｅ層５１のＧｅの
組成が高い方が望ましい。第２のＳｉＧｅ層のＧｅの組
成を高くすることにより、より禁制帯幅が狭くなり、チ
ャンネル中に蓄積された正孔の吸い出し効率が高くなる
からである。そして活性領域の上部には層間絶縁膜８が
形成され、２つの第２のＳｉＧｅ層５１に対し、それぞ
れ層間絶縁膜８に形成されたコンタクトホールを介して
ソース金属電極２１８及びドレイン金属電極２２８が形
成されている。又、ｎ+ ソース領域２１６及びｎ+ドレ
イン領域２２６の間のチャンネル領域２０３の上部には
ゲート酸化膜２０４を介して、ポリシリコン等のゲート
電極２０５が形成されている。
【００７２】図６（ｂ）に示す本発明の第４の実施の形
態に係るＳＯＩ・ＭＯＳＦＥＴは、本発明の第３の実施
の形態と同様にドレイン破壊電圧が改善されると共に、
リーク電流は顕著な改善が得られた。
【００７３】次に本発明の第４の実施の形態の製造方法
を前述した本発明の第３の実施の形態の製造方法で用い
た図５（ａ），５（ｂ）を参照しつつ図６（ａ）及び６
（ｂ）を用いて説明する。
【００７４】（ａ）まず、図５（ａ），５（ｂ）に示す
ようなＳＩＭＯＸ法を用いた埋め込み酸化膜２０２の形
成工程やその後のＳＯＩ膜２０３からなる活性領域表面
へのゲート酸化膜２０４、ポリシリコンゲート電極２０
５、Ｓｉx Ｇｅ1-x 層４７、ｎ+ ソース領域２１６、及
びｎ+ ドレイン領域２２６等の形成工程は、本発明の第
３の実施の形態とほぼ同様であるので、これらの工程の
詳細な説明は省略する。
【００７５】（ｂ）この様に、ポリシリコンゲート電極
２０５、Ｓｉx Ｇｅ1-x 層４７、ｎ + ソース領域２１
６、及びｎ+ ドレイン２２６を形成した後、ＣＶＤ法等
により層間絶縁膜用の酸化膜８を堆積する。この後、フ
ォトリソグラフィー法及びＲＩＥ技術によりコンタクト
ホールの開口を行い、ｎ+ ソース／ドレイン領域２１
６，２２６の表面のＳｉが露出するまで酸化膜８をエッ
チングする。そして、このコンタクトホール開口部にＧ
ｅを加速電圧Ｖac＝３０ｋＶ、ドーズ量Φ＝１０16ｃｍ
-2で図６（ａ）に示すようにイオン注入する。
【００７６】（ｃ）次に、このＳＯＩ基板を熱処理する
ことにより、Ｓｉx Ｇｅ1-x 層４７に接するように図６
（ｂ）に示すような、第２のＳｉx Ｇｅ1-x 層５１を形
成する。この後、図６（ｂ）に示すように、Ａｌ等から
なる金属を用いてソース金属電極２１８、ドレイン金属
電極２２８を形成し、本実施の形態のＳＯＩ・ＭＯＳＦ
ＥＴが完成する。
【００７７】上述の製造方法では、コンタクトホールの
開口のためのエッチングは単結晶シリコン膜であるＳＯ
Ｉ膜２０３に形成されるｎ+ ソース／ドレイン領域２１
６，２２６の表面まで行えば良く、本発明の第３の実施
の形態のＳＯＩ・ＭＯＳＦＥＴを形成する方法に比べて
プロセスが簡単でプロセスの制御性に優れている。な
お、本発明の第３の実施の形態と同様Ｓｉx Ｇｅ1-x 層
４７の代わりにＳｉx Ｓｎ1-x 又はＳｉとＧｅとＳｎと
の混晶を用いても良い。又、ＧｅやＳｎはＳｉ中に５×
１０19ｃｍ-3以上、好ましくは５×１０20ｃｍ-3以上含
まれていることが必要で、最も好ましくはＳｉ中に５〜
１５％含まれていることが良い。なお、ＰｂＳ，ＳｎＴ
ｅ，ＩｎＳｂ等のＳｉよりバンドギャップの狭い物質
（狭バンドギャップ物質）をＳｉx Ｇｅ1-x 層４７，５
１の代わりに用いても良い。この場合第２のＳｉx Ｇｅ
1-x 層５１の代わりに用いる狭バンドギャップ物質の禁
制帯幅を第１のＳｉx Ｇｅ1-x 層４７の代わりに用いる
狭バンドギャップ物質の禁制帯幅より、更に狭くする
か、ほぼ等しくすることが好ましい。ソース金属電極２
１８に近づくにしたがってい、禁制帯幅が次第に狭くな
ることにより、正孔の吸い出し効果はより効率的とな
る。
【００７８】図７は本発明の第５の実施の形態に係るＳ
ＯＩ・ＭＯＳＦＥＴの断面構造を示す。図７においてｐ
型（１００）シリコン基板２０１の上部に埋め込み酸化
膜２０２を介してｐ型ＳＯＩ膜２０３が形成されてい
る。そしてＳＯＩ膜２０３は、図７では図示を省略して
いるが、素子分離用の酸化膜等により周辺を囲まれ、そ
の内部を活性領域（デバイス領域）としている。図７は
その活性領域部分のみを示す図である。この活性領域の
内部にｎ+ ソース領域２１６及びｎ+ ドレイン領域２２
６が、その底部が、ほぼ埋め込み酸化膜２０２に達する
程度に深く形成されている。第３及び第４の実施の形態
と同様にｎ+ ソース領域２１６、ｎ+ ドレイン領域２２
６の底部にはＳｉＧｅ層４８が形成され、ｎ+ ソース領
域２１６、ｎ+ ドレイン領域２２６の内部のＳｉＧｅ層
４８の上部にはＴｉＳｉ2 ，ＷＳｉ 2 ，ＭｏＳｉ2 ，Ｃ
ｏＳｉ2 ，ＰｔＳｉ2 等のシリサイド層７４が形成され
ている。又、このシリサイド層７４に対し活性領域の上
部に堆積された層間絶縁膜８の所定の一部に形成された
コンタクトホールを介してソース金属電極２１８及びド
レイン金属電極２２８が形成されている。又、ｎ+ ソー
ス領域２１６及びｎ+ドレイン領域２２６の間のチャン
ネル領域２０３の上部にはゲート酸化膜２０４を介し
て、ポリシリコン等のゲート電極２０５が形成されてい
る。ポリシリコンゲート電極２０５の両側には側壁窒化
膜７３が形成されている。
【００７９】なお、図７においてシリサイド層７４はＳ
ＯＩ膜２０３の表面の凹部に形成されているが、シリサ
イド層７４の表面は、ＳＯＩ膜２０３とほぼ同一平面で
フラットな形状に形成されていても良い。いずれにして
も、Ｔｉ，Ｗ，Ｍｏ，Ｃｏ等の高融点金属とＳｉとの反
応でシリサイド層７４がＳＯＩ膜２０３の表面からＳＯ
Ｉ膜２０３の深部に喰い込んで形成され、ＳｉＧｅ層４
８と接していれば良い。
【００８０】本発明の第５の実施の形態のＳＯＩ・ＭＯ
ＳＦＥＴは、本発明の第３及び第４の実施の形態と同様
にドレイン破壊電圧改善効果に優れ、しかも、リーク電
流には顕著な改善が得られた。更に、シリサイド膜７４
を有することから、オーミックコンタクト抵抗が低減さ
れソース／ドレインの寄生抵抗が小さく、トランス・コ
ンダクタンスｇｍが大きく、電流駆動能力の良好な素子
特性が得られた。
【００８１】以下に、本発明の第５の実施の形態のＳＯ
Ｉ・ＭＯＳＦＥＴの製造方法を図８（ａ）〜８（ｄ）及
び図７を用いて説明する。以後の説明においてはシリサ
イド層７４としてＣｏＳｉ2 を用いる場合で説明する。
【００８２】（ａ）まず、ｐ型（１００）のシリコン基
板２０１に対して、本発明の第１〜第４の実施の形態と
同様にＳＩＭＯＸ法を用いてＳＯＩ基板を作成する。即
ち酸素をイオン注入し、その後熱処理することにより、
埋め込みシリコン酸化膜２０２を形成する。このとき、
表面にはＳＯＩ膜２０３が形成される。次に、ＳＯＩ膜
２０３を熱酸化し、そのＳＯＩ膜２０３の表面の熱酸化
膜をＮＨ4 Ｆ溶液を用いたウェットエッチングを行う等
により、ＳＯＩ膜２０３を例えば１００ｎｍまで薄くす
る。更に前述した各実施の形態と同様に、ボロン等をイ
オン注入し所望のチャンネル領域２０３の不純物密度を
得る。
【００８３】（ｂ）その後、ゲート酸化膜２０４を１０
ｎｍの厚さでチャンネル領域２０３の上に形成し、その
表面に、リンドープのポリシリコン２０５を０．３μｍ
の厚さでＬＰＣＶＤ法等により形成し、更にこのポリシ
リコンの表面に熱酸化膜７等を形成する。この熱酸化膜
７の表面にフォトレジストを塗布し、リソグラフィー及
びＲＩＥ工程により、図８（ａ）に示すようなポリシリ
コンゲート電極２０５、その表面の酸化膜７、ポリシリ
コンゲート電極２０５の下のゲート酸化膜２０４のパタ
ーンを形成する。
【００８４】（ｃ）次に、Ｓｉx Ｇｅ1-x 層４７用に、
Ｇｅを加速電圧Ｖac＝１００ｋＶ、ドーズ量Φ＝１×１
０16ｃｍ-2でイオン注入し、更にＡｓを加速電圧Ｖac＝
３０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2でイオン注入
して、８５０℃、３０分のアニールを施して、図８
（ａ）に示すように、ソース／ドレイン領域２１６，２
２６及びＳｉx Ｇｅ1-x 層４７を形成する。つまり、こ
のアニールによりＧｅを７％含有するＳｉＧｅ層（Ｓｉ
0.93Ｇｅ0.07層）４７が形成され、ｎ+ ソース／ドレイ
ン領域２１６，２２６の不純物密度は１×１０20ｃｍ-2
程度となる。ｎ+ ソース／ドレイン領域２１６，２２６
とｐ型ＳＯＩ膜２０３との接合界面は、ＳｉＧｅ層４７
よりも２０ｎｍ程度ＳＯＩ膜２０３の形成するチャンネ
ル領域側へ位置することとなる。
【００８５】（ｄ）次に、窒化膜を表面に例えば２０ｎ
ｍ〜０．４μｍ堆積し、ＲＩＥ法等により、前記ゲート
電極２０５等の側壁に側壁窒化膜７３を残置させ、更に
この側壁窒化膜７３と酸化膜７をマスクにしてＳｉをエ
ッチングし図８（ｃ）に示すように、ソース／ドレイン
領域２１６，２２６を例えば３０ｎｍエッチングする。
なお、このソース／ドレイン領域２１６，２２６のエッ
チングの工程は省略して、ソース／ドレイン領域２１
６，２２６の表面はＳＯＩ膜２０３とほぼ同一平面とな
るようにフラットな平面のままにしておいても良い。次
に図８（ｃ）に示すように、全面にＴｉ膜１１２をＣＶ
Ｄ法、真空蒸着法、スパッタリング法等を用いて厚さ３
０ｎｍに堆積する。更にＴｉ膜１１２の上に、（図示を
省略しているが）熱処理時の酸化防止用として厚さ７０
ｎｍのＴｉＮ膜をＣＶＤ法、真空蒸着法、スパッタリン
グ法等を用いて堆積する。なお、このＴｉＮ膜の堆積は
省略しても良い。
【００８６】（ｅ）次に、このＴｉ膜１１２を７５０
℃、Ｎ2 中３０秒の熱処理を行う。この際ＴｉＳｉ2 膜
が形成される。又、この熱処理ではゲートポリシリコン
電極２０５の上の酸化膜７上及び側壁ＳｉＮ膜７３上に
はＴｉＳｉ2 は形成されずに未反応のＴｉとして残っ
た。次に過酸化水素水を含む溶液中で処理することによ
り、この未反応のＴｉ及びＴｉＮを除去する。この後、
更に８５０℃、３０秒の熱処理を行うことにより、厚さ
６０ｎｍのＴｉＳｉ2 膜が図８（ｄ）に示すように形成
される。この熱処理によりＳｉx Ｇｅ1-x 層４７は若干
Ｇｅの組成が変化しＳｉx Ｇｅ1-x 層４８に変化する。
【００８７】（ｆ）次に全面にＣＶＤ法で酸化膜８を堆
積し、この酸化膜８にコンタクト孔を開口し、図７に示
すようにＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等を用い
たメタライゼーション工程により、ソース金属電極２１
８、ドレイン金属電極２２８を形成する。なお、このコ
ンタクトにＷ等を選択ＣＶＤ法により充填し次に配線材
であるＡｌ−Ｓｉ（１％）−Ｃｕ（０．５％）を堆積
し、フォトリソグラフィーにより加工しソース金属電
極、ドレイン金属電極等の金属配線を形成しても良い。
【００８８】以上の本発明の第５の実施の形態において
は金属材としてＴｉを用いた場合について説明したが、
この材料に限定されることはなくＮｉ，Ｐｔ，Ｗ，Ｍｏ
等を用いても良い。又、これらＮｉ等の高融点金属の場
合にもシリサイド化の熱処理時の酸化防止用として、こ
れらの高融点金属の上にＴｉＮなどの膜を上記と同様に
堆積し、それから熱処理を行っても良い。この膜はその
後の過酸化水素水処理により未反応のＮｉ，Ｐｔ，Ｗ等
の高融点金属とともに除去される。又、Ｓｉ0. 9 Ｇｅ
0.1 層／高融点金属層間に自然酸化膜が存在し、高融点
金属のシリサイド化が阻害されるような場合、その界面
に更にＴｉのような還元能力のある層を設置することも
有効である。そして上記の７５０℃、３０秒の熱処理及
び過酸化水素水処理後に８５０℃、３０秒で再熱処理す
る２ステップの熱処理方法を用いても良く、１回の熱処
理でシリサイド化を行っても良い。又、本発明の第５の
実施の形態ではこの珪化物（シリサイド）をそのまま残
置してあるがＨＦ液を使って除去してしまっても良い。
又、Ｓｉ0.9 Ｇｅ0.1 層４７の形成方法であるがこれは
上記の例に限定されることはなく、レジスト等をマスク
としてｎ+ ソース領域２１６の側にのみ形成しても良
い。又、上記の例ではｎ+ ソース／ドレイン領域２１
６，２２６とｐ型ＳＯＩ層との間のｐｎ接合界面がＧｅ
の存在する領域よりもＭＯＳＦＥＴのチャンネル側に位
置していたが、この接合部分がＧｅの存在する領域内に
あっても良い。又、上記の例ではゲート電極上にＳｉＧ
ｅ層、珪化物層を形成しなかったが、形成しても本発明
の効果上影響はない。又、Ｓｉx Ｇｅ 1-x 層の代わりに
Ｓｉx Ｓｎ1-x 層を用いても良い。
【００８９】図９（ｃ）は本発明の第６の実施の形態に
係るＬＤＤ（Lightly Doped Drain)ＳＯＩ・ＭＯＳＦＥ
Ｔの断面構造を示す。図９（ｃ）においてｐ型（１０
０）シリコン基板２０１の上部に埋め込み酸化膜２０２
を介してｐ型ＳＯＩ膜２０３が形成されている。そして
ＳＯＩ膜２０３は、図９（ｃ）では図示を省略している
が、素子分離用の酸化膜等により周辺を囲まれ、その内
部を活性領域（デバイス領域）としている。図９（ｃ）
はその活性領域部分のみを示す図である。この活性領域
に、浅く、比較的低不純物密度のｎ- ソース領域８５、
ｎ- ドレイン領域９５がＭＯＳＦＥＴのチャンネル領域
となるＳＯＩ膜２０３に面して形成され、更に不純物密
度２×１０18〜１×１０21ｃｍ-3のｎ+ ソース領域２１
６及びｎ+ドレイン領域２２６が、その底部を埋め込み
酸化膜２０２に接するように深く形成されている。ただ
しここでｎ- ソース領域８５、ｎ- ドレイン領域９５と
呼んでいるのは、ｎ+ ソース／ドレイン領域２１６，２
２６に比して低不純物密度という意味で、具体的には５
×１０16〜５×１０18ｃｍ-3程度の領域である。ｎ+ソ
ース領域２１６及びｎ+ ドレイン領域２２６の底部には
ＳｉＧｅ層４７が形成されている。又、ｎ- ソース領域
８５及びｎ- ドレイン領域９５の間のチャンネル領域２
０３の上部にはゲート酸化膜２０４を介して、ポリシリ
コン等のゲート電極２０５が形成されている。ポリシリ
コン等のゲート電極２０５の両側には側壁窒化膜７３が
形成され、これらゲート電極２０５を含んでＳＯＩ膜２
０３の上部には層間絶縁膜８が形成されている。層間絶
縁膜中に形成されたコンタクトホール及びｎ+ ソース／
ドレイン領域２１６，２２６中に形成されたＵ溝を介し
てＳｉＧｅ層４７に達するソース金属電極２１８、ドレ
イン金属電極２２８が形成されている。
【００９０】図９（ｃ）に示したような本発明の第６の
実施の形態のＳＯＩ・ＭＯＳＦＥＴはＬＤＤ構造とする
ことで、ｎ+ ソース／ドレイン領域２１６，２２６の深
さ方向全面にＧｅがイオン注入された従来技術と比較す
ると、リーク電流の確率的な発生は全く見られなかっ
た。更に、ドレイン破壊電圧に関しては、Ｇｅをイオン
注入せずにｎ+ ソース領域２１６を形成した素子に比べ
て、オフ領域のドレイン破壊電圧は１．５Ｖ向上してい
る。
【００９１】次に、本発明の第６の実施の形態のＳＯＩ
・ＭＯＳＦＥＴの製造方法を図９（ａ）〜９（ｃ）を用
いて説明する。
【００９２】（ａ）まず、ｐ型（１００）のシリコン基
板２０１に前述の各実施の形態と同様の条件により酸素
イオンをイオン注入し、その後熱処理する、いわゆるＳ
ＩＭＯＸ法により、埋め込みシリコン酸化膜２０２及び
その上のＳＯＩ膜２０３を形成する。次にＳＯＩ膜２０
３の表面を熱酸化し、この熱酸化膜をＮＨ4 Ｆ溶液を用
いたウェットエッチングにより、エッチング除去するこ
とによりＳＯＩ膜２０３の厚さを１００ｎｍまで薄く
し、前述の各実施の形態と同様の条件の下、ボロンをイ
オン注入し、チャンネル領域として必要な不純物密度を
得る。その後、ゲート酸化膜用の熱酸化膜２０４を１０
ｎｍの厚さで形成し、その表面に、リンドープのポリシ
リコン膜２０５を０．３μｍの厚さでＬＰＣＶＤ法等に
より形成する。このポリシリコンの表面にレジストパタ
ーンを形成し、ＲＩＥ法等の異方性エッチングにより、
図９（ａ）に示すようなゲート電極２０５、ゲート酸化
膜２０４を形成する。この後、Ｐを加速電圧Ｖac＝１０
ｋＶ、ドーズ量Φ＝５×１０ 12〜１０14ｃｍ-2でイオン
注入し、図９（ａ）に示すような、ｎ- ＬＤＤ領域８
５，９５を形成する。
【００９３】（ｂ）次に、基板表面に窒化膜７３を堆積
し、ＲＩＥ法等によるエッチングを行い、側壁窒化膜７
３を形成する。そして、この側壁窒化膜７３、及び、ゲ
ート電極２０５をマスクとして、Ｓｉx Ｇｅ1-x 層４７
用に、Ｇｅを加速電圧Ｖac＝３０ｋＶ、ドーズ量Φ＝１
×１０16ｃｍ-2でイオン注入し、更にＡｓを加速電圧Ｖ
ac＝３０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2でイオン
注入し、８５０℃、３０分のアニールを施して、図９
（ｂ）に示すように、深いｎ+ ソース／ドレイン領域２
１６，２２６を形成する。
【００９４】（ｃ）次に、前述の各実施の形態と同じ方
法で酸化膜８を全面に堆積した後、Ｓｉx Ｇｅ1-x 層４
７の表面が露出するまでＲＩＥ法等により酸化膜８及び
ｎ+ソース／ドレイン領域２１６，２２６をエッチング
し、コンタクト用の開口及びＵ溝を形成する。この開口
及びＵ溝にＡｌ等のソース金属電極２１８、ドレイン金
属電極２２８等の金属配線を形成して、図９（ｃ）に示
すような本発明の第６の実施の形態のＳＯＩ・ＭＯＳＦ
ＥＴが完成する。
【００９５】本発明の第６の実施の形態では、Ｓｉx Ｇ
ｅ1-x 層４７とオーミックコンタクトをするソース金属
電極２１８、ドレイン金属電極２２８を接続したが、第
４の実施の形態で説明したように、ｎ+ ソース／ドレイ
ン領域２１６，２２６に接するまで酸化膜８をエッチン
グしてコンタクトの開口部を形成した後、Ｇｅをイオン
注入して第１のＳｉx Ｇｅ1-x 層４７に接するように第
２のＳｉx Ｇｅ1-x 層５１を形成しても良い。又、第５
の実施の形態で説明したシリサイド層を介してＳｉＧｅ
層４８とソース／ドレイン金属電極２１８，２２８等の
金属配線を接続して界面のＧｅの組成を高くするように
しても良い。又、Ｓｉx Ｓｎ1-x 層やＰｂＳ，ＰｂＴ
ｅ，ＩｎＳｂ等のＳｉよりバンドギャップの狭い半導体
等をＳｉxＧｅ1-x 層４７の代わりに用いても良い。
【００９６】冒頭で述べたように、ヘテロ接合のミスフ
ィットに起因する結晶欠陥と、イオン注入のダメージに
よる結晶欠陥とがＳｉＧｅ領域を有するＳＯＩ・ＭＯＳ
ＦＥＴでは発生する。我々のこれまでの実験から、これ
らの結晶欠陥はＧｅイオンを注入した際に注入された領
域と注入されない領域との境界に発生することがわかっ
ている。したがって、例えば、ゲート電極等のパターン
２０５形成直後にｎ-領域２８５，２９５形成のための
砒素のイオン注入を行い、この後、ゲート側壁７３を形
成し、ゲート側壁７３形成後に図１０（ａ）に示すよう
に、ｎ+ ソース，ドレイン領域２１６，２２６形成のた
めの砒素あるいはリンのイオン注入と同時にＧｅを注入
することにより、欠陥Ｄの先端を図１０（ｂ）に示すよ
うに、ｎ - 領域２８５，２９５の内に取り込むことが可
能である。このことによって、ドレイン破壊耐圧を高め
る必要があり、かつ微小リーク電流を抑制しなければな
らないような場合においても、所望の特性を有するＳＯ
Ｉ・ＭＯＳＦＥＴを実現することが可能である。図１０
（ｂ）に示す構造はＬＤＤ構造の一種とも考えることが
できるが、ＬＤＤ構造に限らず、Ｇｅのイオン注入した
領域、あるいはＳｎのイオン注入した領域をｎ- 領域で
囲うことにより微小リークの発生を抑えることができ
る。
【００９７】図１１（ａ）は本発明の第７の実施の形態
に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図１１
（ａ）においてｐ型（１００）シリコン基板２０１の上
部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３
が形成されている。そしてＳＯＩ膜２０３は、ＬＯＣＯ
Ｓ法等により形成された、素子分離用の酸化膜４等によ
り周辺を囲まれ、その内部を活性領域（デバイス領域）
としている。図１１（ａ）はその活性領域付近の構造を
示す。この活性領域に対してｎ+ ソース領域２１６及び
ｎ+ ドレイン領域２２６がその底部を埋め込み酸化膜２
０２に接するように深く形成されている。図１１（ｂ）
はｎ+ ソース領域２１６の付近を詳細に示す拡大図であ
り、ｎ+ ソース領域とチャンネル領域となるＳＯＩ層２
０３との接合界面（金属学的接合面）を超えて、チャン
ネル領域側にＳｉＧｅ領域２３７が形成されている。ｎ
+ ドレイン領域側も同様に、ｎ+ ドレイン領域とチャン
ネル領域２０３との接合界面を超えて、チャンネル領域
側にＳｉＧｅ領域２４７が形成されている。ただし、ド
レイン側のＳｉＧｅ領域２４７は省略しても良い。又、
ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間
のチャンネル領域２０３の上部にはゲート酸化膜２０４
を介して、ポリシリコン等のゲート電極２０５が形成さ
れている。ゲート電極２０５の両側には側壁窒化膜７３
が形成され、ゲート電極を含んでＳＯＩ層２０３の上部
には層間絶縁膜８となるＳｉＯ2 膜、又はＳｉＯ2 膜と
ＰＳＧ膜との複合膜等が形成されている。この層間絶縁
膜８にコンタクトホールが開口され、ソース金属電極２
１８、ドレイン金属電極２２８が形成されている。
【００９８】ここで図１１（ａ）及び１１（ｂ）に示さ
れた本発明の第７の実施の形態においては、ｎ+ ソース
領域２１６のｐｎ接合界面２１５よりもＳｉＧｅのヘテ
ロ接合界面２２５がチャンネル側に存在し、かつそれは
ｐｎ接合の空乏層２１４内に存在しているが、図１２に
示すように、ＳｉＧｅのヘテロ接合界面２２５の一部の
みがｐｎ接合界面よりもチャンネル側に存在する構造で
も図１１（ａ），１１（ｂ）と同様な効果が得られる。
図１２は、例えばＳｉＧｅ領域２３７を形成する場合の
Ｇｅのイオン注入の加速電圧Ｖacを図１１（ａ），１１
（ｂ）の場合より若干低く、例えば８０ｋＶに設定すれ
ば良い。
【００９９】以上の場合、ＳｉとＳｉＧｅ領域２３７の
ヘテロ接合界面２２５はｐｎ接合の金属学的（メタラジ
カル）な接合界面２１５を越えてチャンネル領域側の空
乏層２１４内に存在することになり、この様な場合に図
１３（破線はＳｉＧｅの価電子帯端を示し、太線は本発
明によって得られる価電子帯端を示す）に示されたポテ
ンシャル障壁が実現され、正孔は能率良くソース電極側
に吸い出されることになり、高いドレイン破壊耐圧を実
現できることとなる。図１１，図１２のいずれの場合
も、チャンネル長０．５μｍの場合に、ドレイン破壊電
圧は５Ｖを示し、前述した従来のヘテロ接合ＳＯＩ・Ｍ
ＯＳＦＥＴに比べて１Ｖの改善を示した。
【０１００】ＳＯＩ・ＭＯＳＦＥＴにおけるドレイン破
壊現象がチャンネル内に蓄積する正孔によって引き起こ
されるのは周知の事実である。しかし、図５０（ａ）に
示した従来のヘテロ接合ＭＯＳＦＥＴのようにヘテロ接
合界面２２５をｐｎ接合界面２１５の内側に置くことは
ドレイン破壊電圧を上げるという目的のためには必ずし
も最善ではない。図１３には、従来のヘテロ接合ＭＯＳ
ＦＥＴと本発明のヘテロ接合ＭＯＳＦＥＴのエネルギー
バリアを比較して示すポテンシャルプロファイルであ
る。正孔から見たエネルギーバリアが最も低くできるの
は図１３の太線で示した場合であることは明らかであ
る。即ち、本発明の第７の実施の形態のような構造にす
ることにより、チャンネル領域内で、正孔に対するポテ
ンシャルの最も低い所とＳｉＧｅ領域の価電子帯が、バ
リアを生じないように単調に接続するようなエネルギー
バンドを形成することができ、その結果最もドレイン破
壊電圧が高くなるのである。そのためには、図１１
（ａ），１１（ｂ），及び図１２に示すようにＳｉＧｅ
領域をｐｎ接合を越えて、正孔のポテンシャルの最小値
（極値）までチャンネル側に延在させれば良いのであ
る。ＳｉＧｅ領域の代わりにＳｉＳｎやＰｂＳ、あるい
はＳｉとＧｅとＳｎの混晶、ＳｉとＰｂＳ，ＰｂＴｅ等
の混晶を用いても良い。
【０１０１】本発明の第７の実施の形態のＳＯＩ・ＭＯ
ＳＦＥＴは第１の実施の形態とほぼ同様な製造工程で製
造することが可能である。即ち （ａ）ｐ型（１００）のＳｉ基板２０１を用いていわゆ
るＳＩＭＯＸ法を用いてＳＯＩ構造を構成する。即ち、
酸素を加速電圧Ｖac＝１８０ｋＶ、ドーズ量Φ＝２×１
０18ｃｍ-2でイオン注入した後、１３００℃、６時間の
熱アニールすること等により、埋め込み酸化膜２０２を
厚さ４００ｎｍで形成し、表面にＳＯＩ膜２０３を形成
したＳＩＭＯＸ基板を用いる。
【０１０２】（ｂ）次にＳＯＩ膜２０３の表面の熱酸化
とこの酸化膜のウェットエッチングによりＳＯＩ膜の膜
厚を厚さ１００ｎｍに薄くする。更に、所望のチャンネ
ル不純物密度になるようにＢ等のイオン注入を行った
後、通常の多結晶シリコンゲート電極２０５を用いた標
準的ＭＯＳ工程により、素子を作製する。
【０１０３】（ｃ）厚さ２００〜３００ｎｍのポリシリ
コンゲート電極の加工後、窒化膜をＣＶＤし、更にＲＩ
Ｅ技術を用いて幅０．３μｍの側壁窒化膜７３を形成し
た後、ポリシリコンゲート電極２０５及び側壁窒化膜７
３をマスクとしてＧｅを加速電圧Ｖac＝１３０ｋＶ、ド
ーズ量Φ＝３×１０16ｃｍ-2でイオン注入し、その後砒
素（Ａｓ）を加速電圧Ｖac＝２０ｋＶでドーズ量Φ＝３
×１０15ｃｍ-2で注入する。この後、８５０℃、６０分
のアニールを施す。このとき形成されたＳｉＧｅ領域２
３７，２４７は、図１１（ａ）に示されているように、
Ｇｅが側壁窒化膜の一部を突き抜けて射影飛程を少しず
つ変えながらイオン注入されその後若干拡散するため、
一部は砒素（Ａｓ）のイオン注入により形成されるｐｎ
接合面２１５を超えてチャンネル領域側にまで形成さ
れ、かつｎ+ ソース領域２１６内では、ＳＯＩの厚さ方
向に埋め込み酸化膜２０２に達するまで深く形成され
る。
【０１０４】なお、前述したようにＧｅの加速電圧Ｖac
＝８０〜１００ｋＶとしてイオン注入すれば、図１２に
示すように、ヘテロ接合界面２２５の一部のみがｐｎ接
合界面２１５を超えるような構造が実現できる。加速電
圧を８０ｋＶ，９０ｋＶ，１００ｋＶと変えながらイオ
ン注入しても良い。
【０１０５】（ｄ）次にポリシリコンゲート電極２０５
を内包するようにＳＯＩ膜２０３の表面にＳｉＯ2 ，Ｓ
ｉＯ2 ／ＰＳＧあるいはＳｉＯ2 ／ＢＰＳＧ等の層間絶
縁膜８をＣＶＤ法等により形成し、フォトリソグラフィ
ーを用いてコンタクトホールを開口する。最後にＡｌ，
Ａｌ−Ｓｉ、あるいはＡｌ−Ｃｕ−Ｓｉ等をＥＢ蒸着法
やスパッタリング法により堆積し、フォトリソグラフィ
ーを用いて、図１１（ａ）に示すようなソース金属電極
２１８、ドレイン金属電極２２８を形成すれば、本発明
の第７の実施の形態のヘテロＳＯＩ・ＭＯＳＦＥＴが完
成する。
【０１０６】図１４（ａ）は本発明の第８の実施の形態
に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図１４
（ａ）においてｐ型（１００）シリコン基板２０１の上
部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３
が形成されている。そしてＳＯＩ膜２０３は、ＬＯＣＯ
Ｓ法等により形成された、素子分離用の酸化膜４等によ
り周辺を囲まれ、その内部を活性領域（デバイス領域）
としている。図１４（ａ）はその活性領域付近の構造を
示す。この活性領域に対してｎ+ ソース領域２１６及び
ｎ+ ドレイン領域２２６がその底部を埋め込み酸化膜２
０２に接するように深く形成されている。図１４（ｂ）
はｎ+ ソース領域２１６の付近を詳細に説明する拡大図
であり、ｎ+ ソース領域とチャンネル領域となるＳＯＩ
層２０３との接合界面（金属学的接合面）２１５を超え
て、チャンネル領域側にＳｉＧｅ領域２３７が形成され
ている。ｎ+ ドレイン領域側も同様に、ｎ+ ドレイン領
域とチャンネル領域２０３との接合界面を超えて、チャ
ンネル領域側にＳｉＧｅ領域２４７が形成されている。
ただし、ドレイン側のＳｉＧｅ領域２４７は省略しても
良い。ＳｉＧｅ領域２３７，２４７の上部にはＴｉＳｉ
2 ，ＷＳｉ2 ，ＭｏＳｉ2 ，ＣｏＳｉ2 等のシリサイド
層７４が形成されている。又、ｎ+ ソース領域２１６及
びｎ+ ドレイン領域２２６の間のチャンネル領域２０３
の上部にはゲート酸化膜２０４を介して、ポリシリコン
等のゲート電極２０５が形成されている。ゲート電極２
０５の両側には側壁窒化膜７３が形成され、ゲート電極
を含んでＳＯＩ層２０３の上部には層間絶縁膜８となる
ＳｉＯ2 膜、又はＳｉＯ2 膜とＰＳＧ膜との複合膜等が
形成されている。この層間絶縁膜８にコンタクトホール
が開口され、ソース金属電極２１８、及びドレイン金属
電極２２８がシリサイド層７４の上部に形成されてい
る。図１４（ａ）及び図１４（ｂ）においてシリサイド
層７４とＳｉＧｅ領域２３７，２４７とは互いに接して
いることが望ましく、ＳｉＧｅ領域２３７，２４７とシ
リサイド層７４が離れて、この間にｎ+ シリコン領域２
１６，２２６が存在する場合に比べて、両者が接してい
る場合は、ドレイン破壊電圧に関しては約０．３Ｖの差
がある。
【０１０７】ここで図１４（ａ）及び１４（ｂ）に示さ
れた本発明の第８の実施の形態においては、ｎ+ ソース
領域２１６のｐｎ接合界面２１５よりもＳｉＧｅのヘテ
ロ接合界面２２５がチャンネル側に存在し、かつそれは
ｐｎ接合の空乏層２１４内に存在しているが、図１５に
示すように、ＳｉＧｅのヘテロ接合界面２２５の一部の
みがｐｎ接合界面よりもチャンネル側に存在する構造で
も図１４（ａ），１４（ｂ）と同様な効果が得られる。
図１５は、例えばＳｉＧｅ領域２３７を形成する場合の
Ｇｅのイオン注入の加速電圧Ｖacを図１４（ａ），１４
（ｂ）の場合より若干低く、例えば８０ｋＶに設定すれ
ば良い。
【０１０８】以上の場合、ＳｉとＳｉＧｅ領域２１６の
ヘテロ接合界面２２５はｐｎ接合のメタラジカルな接合
界面２１５を越えてチャンネル領域側の空乏層２１４内
に存在することになり、この様な場合に本発明の第７の
実施の形態で説明した図１３に示されたポテンシャル障
壁が実現され、正孔は能率良くソース電極側に吸い出さ
れることになり、高いドレイン破壊耐圧を実現できる。
一方、ＳｉＧｅ層で吸収された正孔は、ソースコンタク
トに向かって流れるが、本発明者らが種々の構造で調べ
た結果、コンタクト電極付近で正孔に対するエネルギー
バリアが存在すると、やはりドレイン破壊電圧の改善効
果が著しく減少することを見いだした。即ち、図１６の
破線で示すように、コンタクト電極付近にＳｉ領域が残
っていると、正孔に対してエネルギーバリアを形成し、
正孔を速やかに排出することができない。この様な事態
は、ＳｉＧｅ領域２３７をＳＯＩ膜２０３の厚さ方向に
対して深く形成し、ソースコンタクト電極を浅く形成す
るような場合に、コンタクト電極がＳｉＧｅ領域２３７
まで届かず、発生する。本発明者らはシミュレーション
解析及び実験を重ねることにより、図１６の実線に示す
ポテンシャルプロファイルとなるように、ＳｉＧｅ領域
２３７をコンタクト部のシリサイド層と接触させて本発
明の第８の実施の形態の構造とすれば正孔は速やかにシ
リサイド層に吸収されることを見いだしたのである。図
１４，図１５におけるＳｉＧｅ領域２３７，２４７のＧ
ｅのＳｉに対する含有量は１％以上、即ち濃度で５×１
０20ｃｍ-2以上あることが望ましい。ＳｉＧｅ領域の代
わりにＳｉＳｎ領域又はＳｉとＧｅとＳｎの混晶を用い
ても良い。
【０１０９】本発明の第８の実施の形態の構造は以下の
ような工程で製造できる。
【０１１０】（ａ）ｐ型（１００）のＳｉ基板２０１を
用いていわゆるＳＩＭＯＸ法を用いてＳＯＩ構造を構成
する。即ち、酸素を加速電圧Ｖac＝１８０ｋＶ、ドーズ
量Φ＝２×１０18ｃｍ-2でイオン注入した後、１３００
℃、６時間の熱アニールで、埋め込み酸化膜２０２を厚
さ４００ｎｍで形成し、表面にＳＯＩ膜２０３を形成し
たＳＩＭＯＸ基板を用いる。
【０１１１】（ｂ）次にＳＯＩ膜２０３の表面の熱酸化
とこの酸化膜のウェットエッチングによりＳＯＩ膜の膜
厚を厚さ１００ｎｍに薄くし、所望のチャンネル不純物
になるようにＢやＢＦ2 等のイオン注入を行った後、通
常のポリシリコンゲート電極２０５を用いた標準的ＭＯ
Ｓ工程により、素子を作製する。
【０１１２】（ｃ）厚さ２００〜３００ｎｍのポリシリ
コンゲート電極２０５の加工後、その上に窒化膜をＣＶ
ＤしＲＩＥ等を用いて幅０．３μｍの側壁窒化膜７３を
形成した後、ポリシリコンゲート電極２０５及び側壁窒
化膜７３をマスクとしてＧｅを加速電圧Ｖac＝１３０ｋ
Ｖ、ドーズ量Φ＝３×１０16ｃｍ-2でイオン注入し、そ
の後砒素を加速電圧Ｖac＝２０ｋＶでドーズ量Φ＝３×
１０15ｃｍ-2で注入する。この後、９００℃、６０分の
アニールを施す。このとき形成されたＳｉＧｅ領域２３
７，２４７は、図１４（ａ）及び（ｂ）に示されている
ように、Ｇｅが側壁窒化膜の一部突き抜けて射影飛程を
少しずつ変えながらイオン注入され、その後若干拡散す
るため、一部は砒素のイオン注入により形成されるｐｎ
接合面２１５を超えてチャンネル領域側にまで形成さ
れ、かつｎ+ ソース領域２１６内では、ＳＯＩの厚さ方
向に埋め込み酸化膜２０２に達するまで深く形成され
る。なお、前述したようにＧｅの加速電圧をＶac＝８０
〜１００ｋＶとしてイオン注入すれば、図１５に示すよ
うに、ヘテロ接合界面２２５の一部のみがｐｎ接合界面
２１５を超えるような構造が実現できる。
【０１１３】（ｄ）次にＳＯＩ膜２０３の表面全面に、
ＴｉとＴｉＮ膜を各々３０ｎｍ，４０ｎｍの厚さでスパ
ッタ法により堆積し、８００℃アニールによりＳＯＩ膜
２０３のシリコン表面をシリサイド化し、未反応のＴ
ｉ，ＴｉＮ膜を周知の選択エッチングにより除去し、Ｔ
ｉシリサイド（ＴｉＳｉ2 ）層７４をｎ+ ソース／ドレ
イン領域２１６，２２６の表面に残存させる。Ｔｉ，Ｔ
ｉＮ膜はＥＢ蒸着やＣＶＤ法により堆積しても良い。
【０１１４】（ｅ）次にポリシリコンゲート電極２０５
を内包するようにＳＯＩ膜２０３の表面にＳｉＯ2 ，Ｓ
ｉＯ2 ／ＰＳＧあるいはＳｉＯ2 ／ＢＰＳＧ等の層間絶
縁膜８をＣＶＤ法等により形成し、フォトリソグラフィ
ーを用いてコンタクトホールを開口する。最後にＡｌ，
Ａｌ−Ｓｉ、あるいはＡｌ−Ｃｕ−Ｓｉ等をＥＢ蒸着法
やスパッタリング法により堆積し、フォトリソグラフィ
ーを用いて、図１４（ａ）に示すようなソース金属電極
２１８、ドレイン金属電極２２８を形成すれば、本発明
の第８の実施の形態のヘテロＳＯＩ・ＭＯＳＦＥＴが完
成する。
【０１１５】図１７（ａ）及び（ｂ）は本発明の第９の
実施の形態に係るＳＯＩ・ＭＯＳＦＥＴのソース領域近
傍の断面構造を示す。図１７（ａ）においてｐ型（１０
０）シリコン基板２０１の上部に埋め込み酸化膜２８２
を介してｐ型ＳＯＩ膜２８３が形成されている。そして
ＳＯＩ膜２８３は、図１７（ａ）では図示を省略してい
るが、素子分離用の酸化膜４等により周辺を囲まれ、そ
の内部を活性領域（デバイス領域）としている。図１７
（ａ）はその活性領域の内のソース領域近傍を示す図で
ある。本発明の第９の実施の形態の構造は、ほぼ本発明
の第３〜第５の実施の形態の構造と類似の構造であり、
活性領域に対してｎ+ ソース領域２１６がその底部を埋
め込み酸化膜２８２に接するように深く形成されてい
る。図１７（ａ）においてはｎ+ ソース領域２１６の底
部には埋め込み酸化膜２８２に接するようにＳｉＧｅ領
域４７が形成されている。
【０１１６】ｎ+ ソース領域２１６とチャンネル領域と
なるＳＯＩ層２８３との接合界面（金属学的接合面）２
１５を超えて、チャンネル領域側にＳｉＧｅ領域４７が
形成されている。図示を省略しているｎ+ ドレイン領域
側も同様に、ｎ+ ドレイン領域とチャンネル領域２８３
との接合界面を超えて、チャンネル領域側にＳｉＧｅ領
域４７が形成されている。ただし、ドレイン側のＳｉＧ
ｅ領域４７は省略することも可能である。なお、図１７
（ｂ）においては、ＳｉＧｅ領域４７の上部にはＷＳｉ
2 ，ＭｏＳｉ2 ，ＴｉＳｉ2 ，ＣｏＳｉ2 ，ＰｔＳｉ2
等の高融点金属のシリサイド領域７４が形成されてい
る。又、ｎ+ ソース領域２１６及び図示を省略したｎ+
ドレイン領域２２６との間のチャンネル領域２８３の上
部にはゲート酸化膜２０４を介して、ポリシリコン等の
ゲート電極２０５が形成されている。ゲート電極２０５
の両側には側壁窒化膜７３が形成され、ゲート電極を含
んでＳＯＩ層２８３の上部には図示を省略しているが層
間絶縁膜となるＳｉＯ2 膜、又はＳｉＯ2 膜とＰＳＧ膜
等との複合膜が形成されている。この層間絶縁膜中のコ
ンタクトホールを介してソース／ドレイン金属電極が形
成される。図１７（ｂ）にはソース金属電極２１８のみ
を示しているが、ドレイン側も同様である。図１７
（ａ）は金属電極の図示を省略しているが、前述の各実
施の形態と同様な金属電極が形成されていることはもち
ろんである。
【０１１７】以上の場合、ＳｉとＳｉＧｅ領域のヘテロ
接合界面はｐｎ接合のメタラジカルな接合界面２１５を
越えてチャンネル領域側の空乏層２１４内に存在するこ
とにより、この様な場合に図１３に示されたポテンシャ
ル障壁が実現され、正孔は能率良くソース電極側に吸い
出されることになり、４．９Ｖという高いドレイン破壊
耐圧を実現できる。
【０１１８】前述の各実施の形態においてＳＩＭＯＸ法
によりＳＯＩ構造を形成する場合について説明したが、
ＳＯＩ基板はＳＩＭＯＸ法以外にもシリコン直接接合法
（Silicon direct bonding；以下ＳＤＢ法という）や、
エピタキシャル成長法によっても形成できる。本発明の
第９の実施の形態はＳＤＢ法による場合で説明するが、
ＳＩＭＯＸ法によって形成しても良いことはもちろんで
ある。以下に本発明の第９の実施例に係るヘテロＳＯＩ
・ＭＯＳＦＥＴの製造工程を説明する。
【０１１９】（ａ）まず、（１００）面等所定の面方位
のｐ型シリコン基板２０１の表面に熱酸化法あるいはＣ
ＶＤ法により厚さ１μｍのＳｉＯ2 膜２８２を形成す
る。ＣＶＤはＳｉＨ4 とＮ2 Ｏとの反応を用いたＣＶＤ
でも良く、あるいはＴＥＯＳ（Tetraethylorthosilicat
e;Ｓｉ（ＯＣ2 Ｈ5 ）4 ），ＨＭＤＳ（Hexamethydisil
oxane;Ｓｉ2 Ｏ（ＣＨ3 ）6 ），ＯＭＣＴＳ（Octameth
ylcyclotetrasiloxane；Ｃ（ＯＳｉ（ＣＨ3 ）2 ）4 ）
等の有機シリコンソースを用いても良い。
【０１２０】（ｂ）次にこのＳｉＯ2 ＣＶＤをした基板
を１２００℃、Ｎ2 雰囲気中で２時間保持し熱処理す
る。その後、裏面を吸引固定させながら機械的及び化学
的研磨（Chemical Mechanical Polishing;ＣＭＰ）法等
で酸化膜を０．３μｍの厚さに鏡面になるよう平坦化し
て、最終的には埋め込み酸化膜となるＳＤＢ用酸化膜２
８２を形成する。
【０１２１】（ｃ）次に、表面を鏡面に研磨したｐ型シ
リコン基板２８３を用意し、ＳＤＢ酸化膜２８２を介し
て図１７（ａ）に示すようにｐ型シリコン基板２０１
と、ｐ型シリコン基板２８３の鏡面同士を互いに貼り合
わせ、熱処理することにより、ＳＤＢ基板を形成する。
この際電圧を印加して、熱処理しても良い。次にｐ型シ
リコン基板２８３を研磨してシリコン基板２８３の厚み
が２００ｎｍとなるように、厚み調整を行う。
【０１２２】（ｄ）次にＳＤＢ法により形成したｐ型シ
リコン基板２８３の表面を更に熱酸化し、この熱酸化膜
をウェットエッチングすることにより厚さ１００ｎｍの
ＳＯＩ層２８３を得る。
【０１２３】（ｅ）次に、ＬＯＣＯＳ法やＢＯＸ法等に
より、素子分離用の酸化膜を形成し、隣接する素子間を
電気的に分離する。又、必要があればＢ又はＢＦ2 等の
イオン注入により、ＳＯＩ層２８３の表面を所望のチャ
ンネル不純物密度にドーピングする。その後、ゲート酸
化膜２０４を１０ｎｍの厚さで形成し、その表面に、リ
ンドープのポリシリコン２０５を０．３μｍの厚さでＬ
ＰＣＶＤ法等により形成し、リソグラフィー及びＲＩＥ
工程により図１７（ａ）に示したようなゲート酸化膜２
０４の上にゲートポリシリコン電極２０５が形成された
パターンの構造を形成する。続いて図１７（ａ）に示す
ように、Ｓｉx Ｇｅ1-x 層４７用に、Ｇｅを加速電圧Ｖ
ac＝１３０ｋＶ、ドーズ量Φ＝３×１０16ｃｍ-2でイオ
ン注入する。
【０１２４】（ｆ）次に全面に厚さ２０ｎｍの窒化膜を
ＣＶＤし、ＲＩＥにより指向性エッチングし、側壁窒化
膜７３を図１７（ａ）に示すように形成する。その後、
更にＡｓを加速電圧Ｖac＝３０ｋＶ、ドーズ量Φ＝３×
１０15ｃｍ-2でイオン注入し、８５０℃、３０分のアニ
ールを施してソース領域２１６を形成すれば図１７
（ａ）に示す構造が完成する。なお、図１７（ｂ）の構
造は、図１７（ａ）の構造完成後更にＣｏ，Ｔｉ，Ｍ
ｏ，Ｗ，Ｔａ等の高融点金属をＣＶＤ、スパッタリン
グ、あるいは真空蒸着して熱処理すればシリサイド領域
７４が完成する。
【０１２５】（ｇ）この後の工程は図示を省略している
が、標準的なＭＯＳプロセスにおけるメタライゼーショ
ン工程と同様である。即ちＣＶＤ法等により、例えば
０．５μｍの厚さで層間絶縁膜用の酸化膜を全面に形成
する。次に、レジスト膜を堆積し、フォトリソグラフィ
ー法によりパターニングした後、ＲＩＥ技術により酸化
膜をエッチングしコンタクトホールの開口を行う。次
に、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等の金属を用
いたメラタイゼーション工程によりソース金属電極、ド
レイン金属電極を形成し、本発明の第９の実施の形態の
ヘテロＳＯＩ・ＭＯＳＦＥＴが完成する。
【０１２６】なお、ＳＤＢ法を用いる別の方法として
は、以下のようにすれば良い。即ち、まずｐ型シリコン
基板２０３の表面の一部（狭バンド・ソース領域形成予
定部分）をシリコンエッチし、溝部を形成し、この溝部
の内部にＣＶＤ法でＳｉＧｅ層を形成し、平坦化し、Ｓ
ｉＧｅ層４７を表面に埋め込む。更にこの面を酸化し、
この表面を鏡面になるまで研磨する。次に、別のｐ型シ
リコン基板２０１を用意し、この表面に酸化膜２８２を
形成し同様に表面を鏡面になるまで研磨する。そして先
のｐ型シリコン基板２０３とｐ型シリコン基板２０１と
を互いの鏡面同士を対向させ貼り合わせても良い。この
手法によれば、ＳｉＧｅ層４７の代わりにＣＶＤ法等に
よりＰｂＳ，ＰｂＳｅ，ＳｎＴｅ，ＺｎＳｂ，ＩｎＳｂ
等の狭バンドギャップ半導体層を形成することも容易に
でき、イオン注入によるダメージの問題もなくなり、リ
ーク電流の発生を抑制できる。
【０１２７】図１８（ａ）及び（ｂ）は本発明の第１０
の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を
示す。図１８（ａ）及び１８（ｂ）においてｐ型（１０
０）シリコン基板２０１の上部に埋め込み酸化膜２０２
を介してｐ型ＳＯＩ膜２０３が形成されている。そして
ＳＯＩ膜２０３は、図１８（ａ）及び（ｂ）では図示を
省略しているが、素子分離用の酸化膜等により周辺を囲
まれ、その内部を活性領域（デバイス領域）としてい
る。図１８（ａ），（ｂ）はその活性領域の近傍の断面
を示す図である。この活性領域に、ｎ+ ソース領域２１
６及びｎ+ ドレイン領域２２６が、その底部を埋め込み
酸化膜２０２に接するように深く形成されている。ｎ+
ソース領域２１６及びｎ+ ドレイン領域２２６の底部に
はＳｉＧｅ領域２１２が形成され、このＳｉＧｅ領域と
しては、ｎ+ ソース領域２１６とチャンネル領域となる
ＳＯＩ層２０３との接合界面（金属学的接合面）２１５
を超えて、チャンネル領域側に延長してＳｉＧｅ領域２
１２が形成されている。ｎ+ドレイン領域２２６側も同
様に、ｎ+ ドレイン領域２２６とチャンネル領域２０３
との接合界面を超えて、チャンネル領域側にＳｉＧｅ領
域２１２が延長形成され、ｎ+ ソース領域２１６側及び
ｎ+ ドレイン領域２２６側から延びるＳｉＧｅ領域２１
２はチャンネル領域となるＳＯＩ膜２０３の表面で接続
し、一体となっている。この薄いＳｉＧｅ領域２１２が
形成されたｎ+ ソース領域２１６及びｎ + ドレイン領域
２２６の間のチャンネル領域２０３の上部にはゲート酸
化膜２０４を介して、ポリシリコン等のゲート電極２０
５が形成されている。ゲート電極２０５の両側には側壁
窒化膜７３が形成されている。更に実際にはゲート電極
を含んでＳＯＩ層２０３の上部には図示を省略している
が層間絶縁膜となるＳｉＯ 2 膜、又はＳｉＯ2 膜とＰＳ
Ｇ膜あるいはＢＰＳＧ膜等の複合膜が形成されている。
この層間絶縁膜中のコンタクトホールを介してソース／
ドレイン金属電極が形成されていることは、前述の各実
施の形態と同様である。なお、図１８（ａ）及び図１８
（ｂ）に示される通り、図１８（ａ）はＳｉＧｅ領域２
１２の内部にｐｎ結合界面２１５が含まれる場合であ
り、図１８（ｂ）はｐｎ接合界面２１５の一部をＳｉＧ
ｅ領域２１２が横断する場合であるが、両者はほぼ同様
の特性である。
【０１２８】更に図１８（ａ），１８（ｂ）において
は、ソース金属電極コンタクト部にはシリサイド層は示
されていないが、ＳｉＧｅ層がシリサイド層に接して形
成され、シリサイド層を介してオーミックコンタクトを
取ることが重要であることはいうまでもない。したがっ
て、本発明の第１０の実施の形態においても、シリサイ
ド層形成と組み合わせて、ＳｉＧｅ層を形成することが
可能である。本発明の第１０の実施の形態においては、
ｐｎ接合境界を横断するようにＳｉＧｅ層２１２を形成
しつつ、かつチャンネル領域にもＳｉＧｅ層２１２を連
続して形成している。この結果、ＳｉＧｅ層２１２を走
行するキャリアは高い移動度を享受することができ、電
流駆動力は増大する。この改善効果は、ドレイン破壊電
圧が高く、かつ電流駆動力の高いという、高性能ＭＯＳ
ＦＥＴを提供するものである。この改善効果は、本発明
のドレイン破壊電圧改善対策があって、初めて得られた
ものであるのはいうまでもない。したがって本発明の第
１０の実施の形態によって、従来技術では達せられなか
った高いドレイン破壊耐圧と共に高い変換コンダクタン
スｇｍを容易に得ることが可能となり、ＳＯＩ素子が持
っていた高性能を引き出すことが可能となった。
【０１２９】本発明の第１０の実施の形態のヘテロＳＯ
Ｉ・ＭＯＳＦＥＴは以下のような製造工程で製造でき
る。
【０１３０】（ａ）ＳＩＭＯＸ法又はＳＤＢ法を用いて
前述の各実施の形態と同様にｐ型（１００）基板２０１
に埋め込み酸化膜２０２を介して厚さ１３０ｎｍのＳＯ
Ｉ膜２０３を形成する。
【０１３１】（ｂ）次に、ＬＯＣＯＳ法やＢＯＸ法によ
り、素子分離用の酸化膜を形成し、隣接する素子間を電
気的に分離する。その後、ゲート酸化膜２０４を１０ｎ
ｍの厚さで形成し、その表面に、リンドープのポリシリ
コン２０５を１３０ｎｍの厚さでＬＰＣＶＤ法等により
形成し、リソグラフィー及びＲＩＥ工程により図１８に
示したようなゲート酸化膜２０４の上にゲートポリシリ
コン電極２０５が形成された構造を形成する。更に続け
て、１５０〜２００ｎｍの窒化膜を全面にＣＶＤ後、Ｒ
ＩＥ法等による指向性エッチングにより、側壁窒化膜７
３を図１８（ａ），（ｂ）に示すように形成する。
【０１３２】（ｃ）次に、ポリシリコンゲート電極２０
５及び側壁窒化膜７３をマスクにしてＳｉＧｅ領域形成
のためのＧｅイオン及びｎ+ ソース／ドレイン領域２１
６，２２６形成のための砒素をイオン注入する。この
際、ポリシリコンゲート電極２０５の膜厚、Ｇｅイオン
の加速電圧Ｖac、及びＳＯＩ膜２０３の膜厚を適切に選
択しておくことにより、ｎ+ ソース／ドレイン領域２１
６，２２６近傍ではＳｉＧｅ領域２１２が基板中の埋め
込み酸化膜２０２側に深く形成され、同時にチャンネル
領域ではＳＯＩ膜２０３の表面側のゲート酸化膜２０４
との界面側にＳｉＧｅ領域が形成されるようにすること
が可能である。本発明の第１０の実施の形態では、上述
のようにＳＯＩ膜厚１３０ｎｍ、ポリシリコンゲート電
極２０５の厚さを１３０ｎｍに設定しているので、Ｇｅ
の加速電圧Ｖac＝１３０ｋＶ、ドーズ量Φ＝５×１０16
ｃｍ-2に設定する。又、砒素をＶac＝２０ｋＶでドーズ
量Φ＝２×１０15ｃｍ-2注入する。その後８５０℃で３
０分のアニールを行うことによりｎ+ ソース／ドレイン
領域２１６，２２６が形成できる。なお、図１８（ｂ）
に示すようにｐｎ接合界面の一部をＳｉＧｅ領域２１２
が横断するようにするためには、Ｇｅのイオン注入の際
の加速電圧Ｖac＝１１０ｋＶ、ドーズ量Φ＝３×１０16
ｃｍ-2とすれば良い。
【０１３３】（ｄ）この後、ＣＶＤ法等により、例えば
０．５μｍの厚さで層間絶縁膜用の酸化膜を全面に形成
する。次に、レジスト膜を堆積し、フォトリソグラフィ
ー法によりパターニングした後、ＲＩＥ技術により酸化
膜をエッチングしコンタクトホールの開口を行う。更に
酸化膜のエッチングに引き続きＡｌ，Ａｌ−Ｓｉ，Ａｌ
−Ｓｉ−Ｃｕ等の金属を用いたメタライゼーション工程
によりソース金属電極２１８、ドレイン金属電極２２８
を形成し、本発明の第１０の実施の形態のＳＯＩ・ＭＯ
ＳＦＥＴが完成する。
【０１３４】なお、ＳｉＧｅ領域２１２の形成はイオン
注入法以外にも、ＭＢＥ法やＣＶＤ法を用いることもで
きる。更にＧｅの代わりにＳｎ（錫）をシリコン中にイ
オン注入することによっても、本発明の目的を達成する
ことができることは前述の各実施についても、又、本発
明の第１０の実施の形態においても同様である。この場
合、ＧｅとＳｎの両方をイオン注入によりｎ+ ソース領
域２１６中及びその近傍に導入することも効果的であ
る。
【０１３５】なお、前記本発明の第１０の実施の形態で
は、ＳｉＧｅ領域２１２はｎ+ ソース領域近傍で比較的
深い位置に形成しているが、浅く形成しても本発明の効
果は同様である。更にソースコンタクト部にシリサイド
層を用いても良いことは前述したが、このシリサイドを
形成する物質としてはＴｉ，Ｍｏ，Ｗ，Ｎｉ，Ｃｏ，Ｔ
ａ，Ｐｔなどの高融点金属を用いれば良い。又、ゲート
電極２０５上に同時にセルフアラインでシリサイドを形
成するサリサイド（Self-aligned silicide ；SALICID
E）技術を用いても良い。
【０１３６】又、図１８（ａ），図１８（ｂ）において
は、ＳｉＧｅ領域２１２は、ソース側ｐｎ接合界面２１
５を越えてチャンネル全面にわたって存在しており、更
にドレイン側ｐｎ接合界面を越えて、ｎ+ ドレイン領域
２２６まで連続して存在しているが、このことは製造工
程上の問題であり、所期の特性改善にはなんら影響する
ことはなく、又、ｎ+ ドレイン領域２２６側のＳｉＧｅ
領域の形成を、イオン注入時にフォトレジストでマスク
することにより防いでも良い。
【０１３７】図１９（ｄ）は本発明の第１１の実施の形
態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図１
９（ｄ）においてｐ型（１００）シリコン基板２０１の
上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０
３が形成されている。そしてＳＯＩ膜２０３は、ＬＯＣ
ＯＳ法等により形成された、素子分離用の酸化膜４等に
より周辺を囲まれ、その内部を活性領域（デバイス領
域）としている。図１９（ｄ）はその活性領域の近傍の
断面を示す図である。この活性領域に、ｎ+ ソース領域
２１６及びｎ+ ドレイン領域２２６が、その底部を埋め
込み酸化膜２０２に接するように深く形成されている。
ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の内
部には、比較的浅いＳｉＧｅ領域２５７が形成され、こ
のＳｉＧｅ領域２５７に対し、層間絶縁膜８に形成され
たコンタクトホールを介してソース金属電極２１８及び
ドレイン金属電極２２８が形成されている。又、ｎ+ ソ
ース領域２１６及びｎ+ ドレイン領域２２６の間のチャ
ンネル領域２０３の上部にはゲート酸化膜２０４を介し
て、ポリシリコン等のゲート電極２０５が形成されてい
る。図１９（ｄ）に示した本発明の第１１の実施の形態
のＭＯＳＦＥＴの構造は図１に示した本発明の第１の実
施の形態の構造と似ているが、図１ではｎ+ ソース／ド
レイン領域２１６，２２６の不純物としてＳｉよりも共
有結合半径の小さなＰ等を用い、Ｓｉよりも共有結合半
径の大きなＧｅやＳｎによるＳｉＧｅ層２１７，２２７
あるいはＳｉＳｎ層の歪を補償しているのに対し、図１
９（ｄ）においてはＳｉＧｅ層２５７中に含まれるｎ型
不純物は特に共有結合半径の大きさには考慮を払う必要
がない点が異なる。即ち本発明の第１の実施の形態にお
いては共有結合半径の大きさや不純物の結晶格子中に入
るサイトを考慮して、Ｓｉよりも格子定数の大きなＳｉ
Ｇｅ層２１７，２２７がＳｉ中に形成されることによる
結晶格子の歪を緩和しているのに対し、本発明の第１１
の実施の形態では格子不整合による歪により結晶欠陥Ｄ
が発生しても、その結晶欠陥Ｄを図１９（ｄ）に示すよ
うにｎ+ ソース／ドレイン領域２１６，２２６の内部に
閉じ込め、チャンネルの空乏層中には影響しないように
しているものである。
【０１３８】既に図５３を用いて従来技術の説明で述べ
たように、ヘテロＳＯＩ・ＭＯＳＦＥＴの結晶欠陥Ｄ
は、ｎ+ ソース／ドレイン領域のｐｎの接合界面２１５
を横切るように発生し、この結晶欠陥は、（１００）基
板の場合には｛１１１｝面にそって発生する傾向を有し
ていた。本発明者らは詳細にこの結晶欠陥を調査し、こ
れら｛１１１｝面に沿って発生する結晶欠陥は面欠陥で
ある積層欠陥、又は双晶欠陥であることが明らかにし
た。又、この様な欠陥が発生する条件はＧｅのイオン注
入のドーズ量と、その後のアニール温度に依存すること
が発明者らの研究で明らかになった。又、アニール温度
が７００℃よりも低い場合には欠陥の方向の制御が難し
いことも明らかになった。即ち、本発明者の実験によれ
ば、アニール温度を７００℃以上にすると、ある種の欠
陥については、結晶欠陥の走る方向が、｛１１１｝面に
沿った方向のみになり、しかもその発生場所がゲート電
極の側壁近傍に限られるのである。したがって、本発明
の第１１の実施の形態の製造方法を後述するが、その製
造工程においてＧｅのイオン注入後の最適なアニール条
件は、作成環境と設計により多少異なるが、一般的には
アニール温度７００℃から１０００℃で、アニール時間
は１０分から１００分の範囲に設定することが好まし
い。
【０１３９】更に解析を進めた結果、この結晶欠陥領域
はＧｅ注入後ＳｉＧｅの形成にともない、ストレス発生
に伴う結晶歪がゲート電極端に集中するストレスに起因
した結晶欠陥と、イオン注入のダメージに伴う二次欠陥
と、イオン注入により形成されたアモルファス層が再結
晶化する際に発生する双晶欠陥の三種類があることがわ
かった。この様な欠陥は深い準位をバンドギャップ内に
形成することが知られており、これがキャリアの再結合
中心となって接合リーク電流増大に寄与させたものと解
釈される。これら三種の欠陥の内ストレスに起因した結
晶欠陥と、イオン注入による二次欠陥については図１９
（ｄ）に示したようにｐｎ接合の空乏層に結晶欠陥領域
Ｄが重ならないようにｎ+ ソース／ドレイン領域２１
６，２２６の内部にのみ結晶欠陥Ｄが発生する構造にす
ることにより、接合リーク電流を低減させることができ
る。双晶欠陥についてはｎ+ ソース／ドレイン領域２１
６，２２６のほぼ全面に発生するので注意が必要であ
る。
【０１４０】更に本発明の第１１の実施の形態において
は、この結晶欠陥Ｄの発生領域はｐｎ接合界面を突き抜
けることのないように作ることが重要である。というの
はｐｎ接合界面を突き抜けたときには、図１９（ｄ）に
示す様にｎ+ ソース／ドレイン領域２１６，２２６で結
晶欠陥Ｄを包み込むことが難しくなるからである。図１
９（ｄ）に示したような結晶欠陥Ｄをゲート端部側に集
め、かつｎ+ ソース／ドレイン領域２１６，２２６の内
部に包み込まれる構造を用いることにより本発明の第１
１の実施の形態に係るヘテロＳＯＩ・ＭＯＳＦＥＴのリ
ーク電流は大幅に減少し、図５１（ｂ）に示した測定限
界以下になった。
【０１４１】本発明の第１１の実施の形態のヘテロＳＯ
Ｉ・ＭＯＳＦＥＴは以下のような製造工程で製造でき
る。
【０１４２】（ａ）ＳＩＭＯＸ法又はＳＤＢ法を用いて
前述の各実施の形態と同様にｐ型（１００）基板２０１
に埋め込み酸化膜２０２を介してＳＯＩ膜２０３を形成
する。ＳＯＩ膜は所定の厚み、例えば１００ｎｍに厚み
調整を行うことも前述の各実施の形態と同様である。
【０１４３】（ｂ）次に、図１９（ａ）に示すようにＬ
ＯＣＯＳ法やＢＯＸ法等により、素子分離用の酸化膜４
を形成し、隣接する素子間を電気的に分離する。図１９
（ａ）はＬＯＣＯＳ法の場合である。その後、ゲート酸
化膜２０４を１０ｎｍの厚さで形成し、その表面に、リ
ンドープのポリシリコン２０５を０．３μｍの厚さでＬ
ＰＣＶＤ法等により形成し、リソグラフィー及びＲＩＥ
工程により図１９（ａ）に示したようなゲート長０．５
μｍのポリシリコンゲート電極２０５をゲート酸化膜２
０４の上に形成する。
【０１４４】（ｃ）次に後酸化膜７を厚さ１０ｎｍで形
成した後、図１９（ａ）に示すようにＧｅ+ を加速電圧
Ｖac＝５０ｋＶ、ドーズ量Φ＝３×１０16ｃｍ-2で打ち
込んでＳｉＧｅ領域２５７を形成した。
【０１４５】（ｄ）次に、Ａｓ+ を加速電圧Ｖac＝２０
ｋＶ、ドーズ量Φ＝３×１０15ｃｍ -2で図１９（ｂ）に
示すように打ち込み角４５°で回転斜めイオン注入す
る。
【０１４６】イオン注入後９５０℃、３０分のアニール
を施し、イオン注入したＡｓ等を活性化し、図１９
（ｃ）に示すようにＳｉＧｅ領域２５７を包含するよう
にｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６を形
成する。回転斜めイオン注入の採用により、結晶欠陥領
域Ｄをｎ+ ソース／ドレイン領域２１６，２２６の内部
に閉じ込めることができる。即ち、チャンネルとなるｐ
型ＳＯＩ膜２０３とｎ+ ドレイン領域２２６間の空乏層
に欠陥が存在しないので、接合リーク電流は流れにくく
なる。前述したようにイオン注入後のアニールは７００
℃〜１０００℃の範囲内で行うことが重要である。
【０１４７】（ｅ）この後、ＣＶＤ法等により、例えば
０．５μｍの厚さで層間絶縁膜用の酸化膜８を図１９
（ｄ）に示すように全面に形成する。次に、レジスト膜
を堆積し、フォトリソグラフィー法によりパターニング
した後、ＲＩＥ技術により酸化膜８をエッチングしコン
タクトホールの開口を行う。更に酸化膜８のエッチング
に引き続きＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等の金
属を用いたメタライゼーション工程により図１９（ｄ）
に示すようにソース金属電極２１８、ドレイン金属電極
２２８を形成し、本発明の第１１の実施の形態のＳＯＩ
・ＭＯＳＦＥＴが完成する。
【０１４８】上記の本発明の第１１の実施の形態の製造
方法において、ｎ+ ソース／ドレイン領域２１６，２２
６の埋め込み酸化膜２０２界面付近に、イオン注入によ
りアモルファス化されないＳＯＩ膜２０３の単結晶領域
が残っていることが重要である。その結果、熱工程によ
って双晶欠陥を発生することなく、再結晶化が垂直方向
に進み、ｎ+ ソース領域２１６、ｎ+ ドレイン領域２２
６以外には欠陥が存在せず、ゲート直下にのみ微小な欠
陥を集めることができる。
【０１４９】本発明の第１１の実施の形態において示す
のは、完全空乏化ＭＯＳＦＥＴとなり得る薄膜ＳＯＩ・
ＭＯＳＦＥＴの場合で、Ｓｉ膜厚が１００ｎｍの場合
は、Ｇｅを加速電圧Ｖac＝５０ｋＶ、ドーズ量Φ＝１×
１０16ｃｍ-2で注入すれば良い。このときイオン注入に
よるアモルファス化領域はＳＯＩ膜の表面から８３ｎｍ
程度の所まで形成される。したがって、埋め込み酸化膜
２０２界面付近に約１７ｎｍ程度アモルファス化しない
領域が残存する。更に７００℃以上のアニール、好まし
くは８５０℃、１２０分あるいは９００℃、３０分程度
のアニール工程を経ることによって、ＳＯＩ膜２０３中
に残っているＳｉ単結晶領域からアモルファス領域に向
けて、シリコンの固相成長が起き、ｎ+ ソース領域２１
６はゲート電極端部を残し、他は完全に単結晶化し、結
晶欠陥は、ゲート電極端部にのみ限定して発生する。こ
の欠陥は極めて再現性が良い。
【０１５０】この様にして形成された本発明の第１１の
実施の形態のヘテロＳＯＩ・ＭＯＳＦＥＴのドレイン破
壊電圧に関しては、Ａｓのみでソース拡散層を形成した
素子に対して、オフ領域のドレイン破壊電圧は１Ｖ増加
し十分な改善を示した。又、結晶欠陥によって起こり得
るｎ+ ソース領域内の抵抗の増大、あるいはゲート酸化
膜のリークなども全く見られなかった。
【０１５１】なお上述のＳＯＩ膜基板作成の際に、ＳＯ
Ｉ膜２０３の膜厚を２００ｎｍとした場合は、Ｇｅのイ
オン注入の加速電圧Ｖac＝５０ｋＶ、ドーズ量Φ＝１×
１０ 16ｃｍ-2に設定し、Ａｓのイオン注入の加速電圧Ｖ
ac＝２５ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2に設定す
れば良い。そのようにすることで発生位置の制御が困難
な双晶欠陥を発生させることなく、歪に起因した結晶欠
陥領域の位置を制御しながら、素子を作製できる。ＳＯ
Ｉ膜２０３の厚みが２００ｎｍの場合は上記のイオン注
入の条件により２０〜３０ｎｍ程度アモルファス化しな
い領域が残るのでその後の熱工程、８５０℃、１２０分
のアニール工程によってアモルファス化された領域が固
相成長し、良好な結晶性を実現できる。この場合には、
ゲート電極端部に欠陥が集中して発生することになる
が、場所が制御されているため、電気的な特性にはなん
ら影響を与えない。
【０１５２】なお、上述の（ａ）及び（ｂ）と同じプロ
セスでゲート電極まで作り、後酸化膜７を形成した後、
Ｐを加速電圧Ｖac＝２０ｋＶ、ドーズ量Φ＝３×１０13
ｃｍ -2で打ち込み、ｎ- ソース・ドレイン領域を形成
し、次に、厚さ１５〜４０ｎｍの窒化膜７３等を全面に
ＣＶＤし、その後ＲＩＥ法等により指向性エッチングを
行い、側壁窒化膜７３を図２０に示すように形成し、こ
の側壁窒化膜７３とポリシリコンゲート電極２０５とを
マスクとしてＧｅを加速電圧Ｖac＝５０ｋＶ、ドーズ量
Φ＝１×１０16ｃｍ-2で打ち込み、更にＰ又はＡｓを加
速電圧Ｖac＝２０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2
でイオン注入し、その後、８５０℃、１２０分のアニー
ルを行っても良い。この様に図９（ｃ）や図１０（ｂ）
に示したようなＬＤＤ構造と類似な構造を採用し、Ｇｅ
のイオン注入によって生じる欠陥の位置を、ゲート電極
に作った側壁部７３の寸法により制御することが可能と
なる。即ち、結晶欠陥Ｄの発生する位置は、ポリシリコ
ンゲート電極２０５の直下の位置から、チャンネル領域
から遠い方向へ所定の寸法分シフトすることとなる。
【０１５３】図２０に示すような側壁窒化膜７３を利用
してイオン注入した素子においては、ｎ+ ソース領域２
１６にＧｅとＡｓのみをイオン注入する図５０（ａ）に
示す従来構造に比べて、ドレイン破壊電圧は同程度であ
るが、リーク電流は前述の各実施の形態と同様に顕著な
改善が得られた。
【０１５４】なお、本発明の第１１の実施の形態におい
てはＳＯＩ膜２０３の厚みを更に厚くしても良く、例え
ばＳＯＩ膜厚を４００ｎｍとしても良い。この様にＳＯ
Ｉ膜が厚い場合は、Ｇｅのドーズ量Φを１×１０17ｃｍ
-2と多くしても良い。ＳＯＩ膜２０３を厚くすればＳＯ
Ｉ膜２０３の埋め込み酸化膜２０２側には十分な厚さの
非アモルファス化領域（単結晶領域）が存在しているの
で、アニール工程による再結晶化に十分有効であり、双
晶欠陥も発生することがない。
【０１５５】なお、前述の各実施の形態（第１〜第１０
の実施の形態）においても同様であるが、本発明の第１
１の実施の形態においてもＧｅの代わりに、Ｓｎを加速
電圧Ｖac＝１１０ｋＶ、ドーズ量Φ＝２×１０16ｃｍ-2
等の条件でイオン注入し、アニールを８５０℃、３０分
で行っても良い。この場合、ドレイン破壊電圧の改善効
果は、ソース拡散層にＧｅとＡｓを打ち込む従来法に比
べて１．５Ｖ改善する。更に、図５１（ｂ）に示す確率
的なリーク電流の発生は見られなかった。ＳＯＩ膜２０
３の膜厚が２００〜４００ｎｍと厚いＳＯＩ基板の場合
には、Ｓｎのイオン注入のドーズ量Φを１×１０16ｃｍ
-2〜１×１０17ｃｍ-2程度にすることによって大幅なド
レイン耐圧の向上が得られる。ただし、Ｓｎの場合は、
Ｇｅの場合に比べて結晶欠陥の量が若干多い。この理由
は、Ｓｎの場合、シリコンとの格子間隔の不整合がＧｅ
より大きいことが原因と考えられる。この点からすれ
ば、本発明の第１１の実施の形態は、より格子不整合の
大きなＰｂＳ，ＰｂＳｅ，ＰｂＴｅ，ＳｎＴｅ，ＺｎＳ
ｂ，ＩｎＳｂ，ＩｎＡｓ等のシリコンよりバンドギャッ
プの狭い半導体、又はこれらの狭いバンドギャップ半導
体とＳｉとの混晶を用いることも可能とする。これら格
子不整合の大きな場合においても結晶欠陥の発生位置及
び方向が制御できるからである。
【０１５６】以上説明した本発明の第１１の実施の形態
において特に熱工程については、少なくとも再結晶化が
進行する温度、即ち６００℃以上であることが必要であ
るが、その熱処理の時間に関しては温度との再結晶化の
兼ね合いで決めれば良く、例えばアニール工程を１００
０℃、６０分としても良い。
【０１５７】図２１（ａ），（ｂ）は本発明の第１２の
実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示
す。図２１（ａ），（ｂ）においてｐ型（１００）シリ
コン基板２０１の上部に埋め込み酸化膜２０２を介して
ｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜
２０３は、ＬＯＣＯＳ法等により形成された、素子分離
用の酸化膜４等により周辺を囲まれ、その内部を活性領
域（デバイス領域）としている。図２１（ａ），（ｂ）
はその活性領域の近傍の断面を示す図である。この活性
領域に、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２
２６が、その底部を埋め込み酸化膜２０２に接するよう
に深く形成されている。ｎ+ ソース領域２１６及びｎ+
ドレイン領域２２６の内部には、Ｓｉx Ｇｅ1-x 領域２
６７が形成されているが、このＳｉx Ｇｅ1-x 領域２６
７のＧｅのピーク濃度はＳｉに対して１％〜３０％の値
に調整されている。即ちＳｉx Ｇｅ1-x 領域２６７はＳ
ｉ 0.99Ｇｅ0.01〜Ｓｉ0.70Ｇｅ0.30である。このＳｉx
Ｇｅ1-x 領域２６７に対し、層間絶縁層８に形成された
コンタクトホールを介してソース金属電極２１８及びド
レイン金属電極２２８が形成されている。又、ｎ+ ソー
ス領域２１６及びｎ + ドレイン領域２２６の間のチャン
ネル領域２０３の上部にはゲート酸化膜２０４を介し
て、ポリシリコン等のゲート電極２０５が形成されてい
る。図２１（ｂ）はゲート電極２０５の両側に側壁窒化
膜７３を形成した場合であり、他は図２１（ａ）と同様
である。側壁窒化膜７３を用いることによりＳｉx Ｇｅ
1-x 領域２６７が、ｎ+ ソース／ドレイン領域２１６，
２２６の内部により確実に閉じ込められることとなる。
前述の本発明の第１１の実施の形態においては、結晶欠
陥Ｄの発生位置及び発生方向を制御するものであり、あ
る意味では積極的に結晶欠陥を発生させているとも解す
ことができるが、結晶欠陥が発生しない方が望ましいこ
とはもちろんである。本発明の第１２の実施の形態にお
いては、ほぼ第１１の実施の形態のＳＯＩ・ＭＯＳＦＥ
Ｔと同様な構造であるが、Ｓｉx Ｇｅ1-x 領域２６７の
Ｇｅの組成を制御することにより結晶欠陥を発生させな
いようにするものである。なお、Ｓｉx Ｇｅ1-x 領域２
６７はＳｉよりバンドギャップの狭い半導体領域の一例
であって、Ｓｉx Ｇｅ1-x ２６７の代わりにＳｉx Ｓｎ
1-x 領域を用いても良く、更にはＰｂＳ，ＰｂＴｅ，Ｇ
ａＳｂ，ＩｎＡｓ等のＳｉよりバンドギャップの狭い半
導体領域（狭バンドギャップ領域）を用いても良く、
又、これらの半導体とＳｉとの混晶を用いても良い。
【０１５８】本発明の第１２の実施の形態におけるＳｉ
x Ｇｅ1-x 領域２６７のＧｅの組成等の狭バンドギャッ
プ領域の条件については本発明者らは、種々のシミュレ
ーション、実験を重ねることにより調べた。特に、Ｇｅ
のイオン注入の条件を変えながら、ＭＯＳＦＥＴのドレ
イン破壊電圧の変化、結晶欠陥の発生を詳細に調べた。
その結果、ドレイン破壊電圧の改善と、Ｇｅのピーク濃
度との関係については図２２に示すような関係があるこ
とを見い出した。即ち、ドレイン破壊電圧の改善度は、
Ｇｅのピーク濃度が１％当たり徐々に、５％当たりから
急速に立ち上がり、２５％から３０％当たりで飽和する
傾向を有する。この理由は図５０（ｂ）のポテンシャル
プロファイルに示すようにＳｉx Ｇｅ1-x 領域の形成
は、価電子帯端Ｅv のバンドプロファイルを破線で示す
ように変化させチャンネルに蓄積する正孔をソース電極
方向に流出させる作用を有するが、ソース内に形成する
Ｓｉ x Ｇｅ1-x 領域のＧｅの組成を上げ、バンドギャッ
プを狭めても、チャンネルとソースによって形成される
ｐｎ接合部に正孔のポテンシャルバリアが残存するため
ある程度以上のＧｅの組成では、バンドギャップの狭ま
る効果が効かなくなるためであることがわかった。一
方、１トランジスタ当たりの結晶欠陥の発生数を、Ｇｅ
のピーク濃度に対してプロットしたのが図２３である。
Ｇｅのピーク濃度に対して結晶欠陥は、Ｇｅのイオン注
入の加速電圧Ｖac＝２５ｋＶでは、Ｇｅのピーク濃度が
３０％を越える所から発生することがわかる。図２３に
示すように、結晶欠陥の数の急激に増大するＧｅのピー
ク濃度は、Ｇｅのイオン注入の加速電圧Ｖacに依存し、
Ｖac＝１００ｋＶでは１５％を超える濃度から急激に立
ち上がる。即ち、図２４に示すような、結晶欠陥が発生
する濃度とイオン注入の加速電圧Ｖacとの関係がある。
この様な実験結果をふまえ、本発明の第１２の実施の形
態においては、Ｇｅのピーク濃度を１％から３０％の間
に設定してドレイン破壊電圧（耐圧）を改善する効果を
維持しつつ、結晶欠陥を発生させないようにしている。
Ｇｅのピーク濃度を１〜３０％にすることにより図５０
（ｂ）に示すソース領域のバンドギャップは１．０７〜
０．８０ｅＶとなる。Ｓｎの場合は図５０（ｂ）に示す
ソース領域のバンドギャップは１．０７〜０．７０ｅＶ
の範囲となるようにＳｎのピーク濃度を選定することが
好ましい。
【０１５９】以下に、本発明の第１２の実施の形態のヘ
テロＳＯＩ・ＭＯＳＦＥＴの製造工程を説明する。一般
に半導体装置の製造工程においてはスループットを高め
ることが要求されるが、本発明の第１２の実施の形態に
おいては、加速電圧を下げ、鋭いＧｅのピーク濃度を実
現し、イオン注入時間を短縮するようにしている。とこ
ろで、本発明の第１２の実施の形態のヘテロＳＯＩ・Ｍ
ＯＳＦＥＴの製造工程はイオン注入の条件等を除けば本
発明の第１１の実施の形態と基本的に同様であり、前述
の図１９（ａ）〜図１９（ｃ）を転用し、参照しながら
説明する。
【０１６０】（ａ）ＳＩＭＯＸ法又はＳＤＢ法を用い
て、本発明の第１〜第１１の実施の形態と同様にｐ型
（１００）基板２０１上に埋め込み酸化膜２０２を介
し、その上部にＳＯＩ膜２０３を形成する。ＳＯＩ膜２
０３は例えば１００ｎｍの値になるように厚さを調整す
る。
【０１６１】（ｂ）次に、ＬＯＣＯＳ法やＢＯＸ法等に
より、素子分離用の酸化膜４を形成し、隣接する素子間
を電気的に分離する。更にＢＦ2 等のｐ型不純物元素の
イオン注入で所望のチャンネル不純物密度にすることも
前述の各実施の形態と同様である。その後、ゲート酸化
膜２０４を１０ｎｍの厚さで形成し、その表面に、ＬＰ
ＣＶＤ法等を用い、リンドープのポリシリコン２０５を
０．３μｍの厚さで形成し、リソグラフィー及びＲＩＥ
技術を用いてこのポリシリコンを所定の形状にパターニ
ングして、ポリシリコンゲート電極２０５をゲート酸化
膜２０４の上に形成する。
【０１６２】（ｃ）次にポリシリコンゲート電極２０５
の上部に後酸化膜７を厚さ１０ｎｍで形成した後、図１
９（ａ）に示すようにＧｅ+ を加速電圧Ｖac＝５０ｋ
Ｖ、ドーズ量Φ＝１×１０16ｃｍ-2で打ち込んでＳｉx
Ｇｅ1-x 領域２６７を形成する。このＧｅのイオン注入
のドーズ量Φは本発明の第１１の実施の形態は３×１０
16ｃｍ-2であったので、これよりも低いドーズ量であ
る。
【０１６３】（ｄ）次に、Ａｓ+ を加速電圧Ｖac＝２０
ｋＶ、ドーズ量Φ＝３×１０14ｃｍ -2でイオン注入す
る。図１９（ｂ）では打ち込み角４５°で回転斜めイオ
ン注入しているが打ち込み角９０°の垂直イオン注入で
良い。イオン注入後８５０℃、１２０分のアニールを施
し、イオン注入したＡｓ等を活性化し、図１９（ｃ）に
示すように、Ｓｉx Ｇｅ1-x 領域２６７を包含するよう
にｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６を形
成する。
【０１６４】なお、Ｇｅのイオン注入のアニール後に砒
素を加速電圧Ｖac＝４０ｋＶでドーズ量Φ＝１×１０15
ｃｍ-2でイオン注入し、その後、窒化膜を全面にＣＶＤ
し、更に、ＲＩＥを用いて指向性エッチングを行いゲー
ト電極２０５の両側に厚さ５０ｎｍの側壁窒化膜７３を
図２１（ｂ）に示すように形成し、その後、更に砒素を
加速電圧Ｖac＝４０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ
-2でイオン注入しても良い。この後、８５０℃、９０分
のアニールを施し、更に所定のメタライゼーション工程
を行えば図２１（ａ）又は図２１（ｂ）に示す素子を完
成する。このとき、Ｇｅの最大濃度はＳｉの１０％であ
る。ドレイン破壊耐圧の改善度は、チャンネル長、０．
２ミクロンにおいて、約１Ｖであった。又、格子不整合
に起因する結晶欠陥は見出だせなかった。更に、イオン
注入に要する時間は、ウェハ１枚当たり、約２分であ
り、実用的レベルにあるといえる。
【０１６５】さて、本発明の第１２の実施の形態におい
てはＳｉx Ｇｅ1-x 領域２６７やＳｉx Ｓｎ1-x 領域等
の狭バンドギャップ領域を構成するＧｅやＳｎ等のピー
ク濃度が５〜１５％になるように選定されれば良く、上
述の例に限定されずに、ＳＯＩ膜２０３の厚み等に応じ
て、適宜イオン注入の条件は変更してかまわない。又、
狭バンドギャップ領域２６７として、ＰｂＳ，ＰｂＴ
ｅ，ＧａＳｂ、あるいはＩｎＡｓ等を用いる場合にはＭ
ＢＥ法や選択ＣＶＤ法によれば良い。例えば図１９
（ａ），（ｂ）に示したＧｅのイオン注入を省略して、
Ａｓのみをイオン注入し、ｎ+ ソース／ドレイン領域２
１６，２２６を形成し、このｎ+ ソース／ドレイン領域
２１６，２２６の表面の狭バンドギャップ領域２６７形
成予定部分をシリコンエッチし、Ｕ溝を形成し、このＵ
溝の内部にＰｂＳ，ＰｂＴｅ等を選択ＣＶＤすれば良
い。なお、イオン注入による場合には、ＳＯＩ膜の厚み
等の設計条件の変化に対応して以下のような変形例があ
る。
【０１６６】(i) 例えば、ＳＯＩ膜の厚さが５０ｎｍの
場合において、ポリシリコンゲート電極２０５の加工
後、ポリシリコンゲート電極２０５をマスクとしてＧｅ
を加速電圧Ｖac＝２５ｋＶ、ドーズ量Φ＝２×１０16ｃ
ｍ-2でイオン注入し、８５０℃でアニールした後、砒素
を加速電圧Ｖac＝２０ｋＶ、ドーズ量Φ＝３×１０15ｃ
ｍ-2のドーズ量Φで注入し、その後、８００℃、６０分
のアニールを施し、素子を完成させても良い。このと
き、Ｇｅの最大濃度はＳｉの２０％となる。ドレイン破
壊耐圧の改善度は、チャンネル長、０．５ミクロンにお
いて、約１．５Ｖとなる。又、この場合においても結晶
欠陥は発生しなかった。
【０１６７】(ii)ＳＯＩ膜２０３の厚さ４０ｎｍの場合
においてＳｎをイオン注入しても良い。例えばポリシリ
コンゲート電極２０５の加工後、ポリシリコンゲート電
極２０５をマスクとしてＳｎを加速電圧Ｖac＝５０ｋ
Ｖ、ドーズ量Φ＝２×１０16ｃｍ-2でイオン注入し、９
００℃でアニールした後、砒素をＶac＝１５ｋＶ、ドー
ズ量Φ＝３×１０15ｃｍ-2のドーズ量Φで注入し、その
後、８００℃、６０分のアニールを施し、素子を完成さ
せる。このとき、Ｓｎの最大濃度はＳｉの２０％とな
る。ドレイン破壊耐圧の改善度は、チャンネル長、０．
５ミクロンにおいて、約２．０Ｖであった。又、この例
においても結晶欠陥は見出だせなかった。
【０１６８】(iii) あるいはＳＯＩ膜２０３の厚さ９０
ｎｍの場合において、ポリシリコンゲート電極２０５の
加工後、ポリシリコンゲート電極２０５をマスクとして
Ｇｅを加速電圧Ｖac＝５０ｋＶ、ドーズ量Φ＝１×１０
16ｃｍ-2でイオン注入し、更にＡｓをＶac＝４０ｋＶ、
ドーズ量Φ＝１×１０15ｃｍ-2でイオン注入し、その後
９００℃で１時間でアニールする。そして、窒化膜をＣ
ＶＤで形成し、その後、ＲＩＥを用いて、ポリシリコン
ゲート電極２０５の両側に図２１（ｂ）に示すような厚
さ５０ｎｍの側壁窒化膜７３を形成し、その後、砒素を
加速電圧Ｖac＝４０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ
-2でイオン注入する。側壁窒化膜７３形成前のＡｓのイ
オン注入は、より低不純物拡散層を作るためこの注入条
件より小さな加速電圧及びドーズ量でイオン注入しても
良い。この後、８５０℃、３０分のアニールを施し、素
子を完成させた。このとき、Ｇｅの最大濃度はＳｉの１
０％であった。この熱アニールにより注入されたＡｓは
Ｇｅ含有層を越えて拡散する。したがって、ｎ+ ソース
／ドレイン領域２１６，２２６によってＧｅ含有領域２
６７は覆われ、これにより万が一結晶欠陥が生じてしま
った場合でも本発明の第１１の実施の形態と同様に空乏
層が欠陥に触れることを防止し得る。ドレイン破壊電圧
の改善度は、チャンネル長、０．２ミクロンにおいて、
約１．５Ｖであった。又、結晶欠陥、及び結晶欠陥に起
因するリーク電流は見出だせなかった。更に、イオン注
入に要する時間は、ウェハ１枚当たり、約５分であり、
実用的レベルであった。
【０１６９】図２５は本発明の第１３の実施の形態に係
るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図２５にお
いてｐ型（１００）シリコン基板２０１の上部に埋め込
み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成され
ている。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等によ
り形成された、素子分離用の酸化膜４等により周辺を囲
まれ、その内部を活性領域（デバイス領域）としてい
る。図２５はその活性領域の近傍の断面を示す図であ
る。この活性領域に、ｎ+ ソース領域２１６及びｎ + ド
レイン領域２２６が、Ｓｉx Ｇｅ1-x 領域２７８と一部
をオーバーラップするように形成されている。図２５に
示すようにｎ+ ソース領域，ｎ+ ドレイン領域２１６，
２２６はＳｉx Ｇｅ1-x 領域よりも幅が広いが、その底
部よりＳｉxＧｅ1-x 領域２７８が飛び出している。し
たがって本発明の第１３の実施の形態は、本発明の第７
の実施の形態の変形と考えることもできる。そしてこの
ＳｉxＧｅ1-x 領域２７８の上部にはＳｉＯ2 ／ＰＳＧ
膜等からなる層間絶縁膜８が形成され、この層間絶縁膜
８に形成されたコンタクトホールを介してソース金属電
極２１８及びドレイン金属電極２２８が形成されてい
る。又、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２
２６の間のチャンネル領域２０３の上部にはゲート酸化
膜２０４を介して、ポリシリコン等のゲート電極２０５
が形成されている。
【０１７０】以上の場合、ＳｉとＳｉＧｅ領域２７８の
ヘテロ接合界面はｐｎ接合の底部から金属学的（メタラ
ジカル）な接合界面を越えてチャンネル領域側の空乏層
内に存在することになり、この様な場合に本発明の第７
の実施の形態で説明した図１３に示されたポテンシャル
障壁が実現され、正孔は能率良くソース電極側に吸い出
されることになり、高いドレイン破壊耐圧を実現できる
こととなる。即ち、本発明の第１３の実施の形態のよう
な構造にすることにより、チャンネル領域内で、正孔に
対するポテンシャルの最も低い所とＳｉＧｅ領域の価電
子帯が、バリアを生じないように単調に接続するような
エネルギーバンドを形成することができ、その結果最も
ドレイン破壊電圧が高くなるのである。ＳｉＧｅ領域の
代わりにＳｉＳｎやＰｂＳ、あるいはＳｉとＧｅとＳｎ
の混晶、ＳｉとＰｂＳ，ＰｂＴｅ等の混晶を用いても良
い。
【０１７１】本発明の第１３の実施の形態のヘテロＳＯ
Ｉ・ＭＯＳＦＥＴは図２６（ａ）〜図２６（ｃ）に示す
ような製造工程で製造できる。
【０１７２】（ａ）まず、ＳＩＭＯＸ法又はＳＤＢ法等
を用いて前述の各実施の形態と同様にｐ型（１００）基
板２０１に埋め込み酸化膜２０２を介して厚さ１５０ｎ
ｍのＳＯＩ膜２０３を形成する。
【０１７３】（ｂ）次に、図２６（ａ）に示すように、
ＬＯＣＯＳ法やＢＯＸ法等により、素子分離用の酸化膜
４を形成し、隣接する素子間を電気的に分離する。図２
６（ａ）はＬＯＣＯＳ法を用いた場合である。その後、
ゲート酸化膜２０４を１０ｎｍの厚さで形成し、その表
面に、リンドープのポリシリコン２０５を０．３μｍの
厚さで常圧ＣＶＤやＬＰＣＶＤ法等により形成し、リソ
グラフィー及びＲＩＥ技術により図２６（ａ）に示すよ
うにゲート長０．５μｍのポリシリコンゲート電極２０
５をゲート酸化膜２０４の上に形成する。そして厚さ８
〜１０ｎｍの後酸化膜７をポリシリコンゲート電極２０
５の上部に形成する。
【０１７４】（ｃ）次にＳｉＮ膜を厚さ２０ｎｍで全面
堆積し、ＲＩＥ等により全面エッチバックを行うことに
より側壁窒化膜７３を形成する。次に素子分離酸化膜
８、側壁窒化膜７３、ポリシリコンゲート電極２０５の
上の後酸化膜７をマスクとして、図２６（ａ）に示すよ
うにＳＯＩ膜２０３にＵ溝を形成する。このＵ溝のエッ
チングはＳＦ6 ，ＣＣｌ4 あるいはＳｉＣｌ4 等を用い
たＲＩＥや光励起エッチング等により行えば良く、例え
ば１２０ｎｍ程度堀り込む。
【０１７５】（ｄ）次に図２６（ｂ）に示すように５０
０〜５５０℃でＳｉＨ4 とＧｅＨ4の混合雰囲気からの
ＣＶＤ堆積を行うことにより、Ｕ溝の内部のみにＳｉ
0.9 Ｇｅ0.1 膜２７８を１５０ｎｍ選択的に堆積する。
ＳｉＨ4 の代わりにＳｉ2 Ｈ6，ＳｉＨ2 Ｃｌ2 を用い
ても良く、ＧｅＨ4 の代わりにＧｅＨ2 Ｃｌ2 等を用い
ても良い。具体的には、１００％Ｓｉ2 Ｈ6 を５×１０
-2Ｐａ、ＧｅＨ4 を２．５×１０-2Ｐａの圧力で反応管
（成長室）中に導入し、１時間成長すれば１５０ｎｍの
ノンドープのＳｉＧｅ２７８が図２６（ｂ）に示すよう
に選択的に成長する。
【０１７６】（ｅ）次に、図２６（ｂ）に示すようにポ
リシリコンゲート電極２０５，側壁窒化膜７３をマスク
にしてＡｓを加速電圧Ｖac＝３０ｋＶ，ドーズ量Φ＝３
×１０15ｃｍ-2でイオン注入し、Ｎ2 雰囲気中で、８５
０℃、３０分間アニールすれば、図２６（ｃ）に示すよ
うにｎ+ ソース領域２１６，ｎ+ ドレイン領域２２６
が、Ｓｉx Ｇｅ1-x 領域２７８を越えて横方向に拡散し
て形成される。
【０１７７】（ｆ）この後、ＣＶＤ法等により、例えば
０．３〜０．５μｍの厚さで層間絶縁膜用の酸化膜８を
全面に形成する。次に、レジスト膜を堆積し、フォトリ
ソグラフィー法によりパターニングした後、ＲＩＥ法等
により酸化膜８をエッチングしコンタクトホールの開口
を行う。更に酸化膜８のエッチングに引き続き図２５に
示すように、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等の
金属を用いたメタライゼーション工程によりソース金属
電極２１８、ドレイン金属電極２２８を形成し、本発明
の第１３の実施の形態のＳＯＩ・ＭＯＳＦＥＴが完成す
る。
【０１７８】以上の本発明の第１３の実施の形態におい
てＳｉx Ｇｅ1-x 層２７８を選択ＣＶＤする場合につい
て説明したが、Ｓｉx Ｇｅ1-x 層２７８の代わりにＳｉ
x Ｓｎ1-x 層やＰｂＳ，ＰｂＴｅ，ＧａＳｂ，ＩｎＡ
ｓ，ＩｎＳｂ等の狭バンドギャップ半導体層等を選択Ｃ
ＶＤしても良い。
【０１７９】図２７（ａ）は本発明の第１４の実施の形
態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図２
７（ａ）においてｐ型（１００）シリコン基板２０１の
上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０
３が形成されている。そしてＳＯＩ膜２０３は、ＬＯＣ
ＯＳ法等により形成された、素子分離用の酸化膜４等に
より周辺を囲まれ、その内部を活性領域（デバイス領
域）としている。図２７（ａ）はその活性領域の近傍の
断面を示す図である。この活性領域に、ｎ+ ソース領域
２１６及びｎ+ ドレイン領域２２６が、Ｓｉx Ｇｅ1-x
領域２７８と一部をオーバーラップするように形成され
ている。図２７（ａ）に示すようにｎ+ ソース領域、ｎ
+ ドレイン領域２１６，２２６はＳｉx Ｇｅ1-x 領域２
７８の底部より飛び出し、Ｓｉx Ｇｅ1-x 領域２７８は
ｎ+ ソース領域、ｎ+ ドレイン領域よりも、チャンネル
領域側に位置している。したがって本発明の第１４の実
施の形態は、本発明の第７の実施の形態の変形と考える
こともできる。そしてこのＳｉx Ｇｅ1-x 領域２７８の
上部にはＳｉＯ2 ／ＰＳＧ膜等からなる層間絶縁膜８が
形成され、この層間絶縁膜８に形成されたコンタクトホ
ールを介してソース金属電極２１８及びドレイン金属電
極２２８が形成されている。又、ｎ+ ソース領域２１６
及びｎ+ ドレイン領域２２６の間のチャンネル領域２０
３の上部にはゲート酸化膜２０４を介して、ポリシリコ
ン等のゲート電極２０５が形成されている。
【０１８０】以上の場合、ＳｉとＳｉＧｅ領域２７８の
ヘテロ接合界面はｐｎ接合の底部から金属学的（メタラ
ジカル）な接合界面を越えてチャンネル領域側の空乏層
内に存在することになり、この様な場合に本発明の第７
の実施の形態で説明した図１３に示されたポテンシャル
障壁が実現され、正孔は能率良くソース電極側に吸い出
されることになり、高いドレイン破壊耐圧を実現できる
こととなる。即ち、本発明の第１４の実施の形態のよう
な構造にすることにより、チャンネル領域内で、正孔に
対するポテンシャルの最も低い所とＳｉＧｅ領域の価電
子帯が、バリアを生じないように単調に接続するような
エネルギーバンドを形成することができ、その結果最も
ドレイン破壊電圧が高くなるのである。ＳｉＧｅ領域の
代わりにＳｉＳｎやＰｂＳ、あるいはＳｉとＧｅとＳｎ
の混晶、ＳｉとＰｂＳ，ＰｂＴｅ等の混晶を用いても良
い。
【０１８１】なお、図２７（ｂ）は完全にｎ+ ソース，
ドレイン領域２１６，２２６のｐｎ接合界面からヘテロ
接合界面が飛び出した構造であり、正孔の吸い出し効果
は極めて大きくなる。
【０１８２】本発明の第１４の実施の形態のヘテロＳＯ
Ｉ・ＭＯＳＦＥＴは図２８（ａ）〜図２８（ｃ）に示す
ような製造工程で製造できる。
【０１８３】（ａ）まず、ＳＩＭＯＸ法又はＳＤＢ法等
を用いて前述の各実施の形態と同様にｐ型（１００）基
板２０１に埋め込み酸化膜２０２を介して厚さ１００ｎ
ｍのＳＯＩ膜２０３を形成する。
【０１８４】（ｂ）次に、図２８（ａ）に示すように、
ＬＯＣＯＳ法やＢＯＸ法等により、素子分離用の酸化膜
４を形成し、隣接する素子間を電気的に分離する。図２
８（ａ）はＬＯＣＯＳ法を用いた場合である。その後、
ゲート酸化膜２０４を１０ｎｍの厚さで形成し、その表
面に、リンドープのポリシリコン２０５を０．３μｍの
厚さで常圧ＣＶＤやＬＰＣＶＤ法等により形成し、リソ
グラフィー及びＲＩＥ技術により図２６（ａ）に示すよ
うにゲート長０．５μｍのポリシリコンゲート電極２０
５をゲート酸化膜２０４の上に形成する。そして厚さ８
〜１０ｎｍの後酸化膜７をポリシリコンゲート電極２０
５の上部に形成する。
【０１８５】（ｃ）次にＳｉＮ膜を厚さ２０ｎｍで全面
堆積し、ＲＩＥ等により全面エッチバックを行うことに
より側壁窒化膜７３を形成する。次に素子分離酸化膜
８、側壁窒化膜７３、ポリシリコンゲート電極２０５の
上の後酸化膜７をマスクとして、図２８（ａ）に示すよ
うにＵ溝を形成する。このＵ溝のエッチングはウェット
エッチング、又はＳＦ6 ，ＣＣｌ4 あるいはＳｉＣｌ4
等を用いたＣＤＥや光励起エッチング等により行えば良
く、例えば６７ｎｍ程度堀り込む。
【０１８６】（ｄ）次に図２８（ｂ）に示すように基板
温度４７０℃で、１００％Ｓｉ2 Ｈ 6 を１．８×１０-2
Ｐａ、ＧｅＨ4 を１．５×１０-2Ｐａの圧力で成長し、
７７ｎｍのＳｉ0.7 Ｇｅ0.3 ２７８が図２８（ｂ）に示
すように選択的に成長する。
【０１８７】（ｅ）次に、図２８（ｂ）に示すようにポ
リシリコンゲート電極２０５、側壁窒化膜７３をマスク
にしてＡｓを加速電圧Ｖac＝３０ｋＶ、ドーズ量Φ＝３
×１０15ｃｍ-2でイオン注入し、Ｎ2 雰囲気中で、８５
０℃、３０分間アニールすれば、図２８（ｃ）に示すよ
うにｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６
が、Ｓｉx Ｇｅ1-x 領域２７８の底部を突き抜けて、拡
散する。なお、このとき８５０℃、１０分間のアニール
を行えば、図２７（ｂ）に示すようにｎ+ ソース領域、
ｎ+ ドレイン領域２１６，２２６はＳｉx Ｇｅ1-x 領域
に囲まれて形成されることとなる。
【０１８８】（ｆ）この後、ＣＶＤ法等により、例えば
０．３〜０．５μｍの厚さで層間絶縁膜用の酸化膜８を
全面に形成する。次に、レジスト膜を堆積し、フォトリ
ソグラフィー法によりパターニングした後、ＲＩＥ法等
により酸化膜８をエッチングしコンタクトホールの開口
を行う。更に酸化膜８のエッチングに引き続き図２７
（ａ）又は図２７（ｂ）に示すように、Ａｌ，Ａｌ−Ｓ
ｉ，Ａｌ−Ｓｉ−Ｃｕ等の金属を用いたメタライゼーシ
ョン工程によりソース金属電極２１８、ドレイン金属電
極２２８を形成し、本発明の第１４の実施の形態のＳＯ
Ｉ・ＭＯＳＦＥＴが完成する。
【０１８９】以上の本発明の第１４の実施の形態におい
てＳｉx Ｇｅ1-x 層２７８を選択ＣＶＤする場合につい
て説明したが、Ｓｉx Ｇｅ1-x 層２７８の代わりにＳｉ
x Ｓｎ1-x 層やＰｂＳ，ＰｂＴｅ，ＧａＳｂ，ＩｎＡ
ｓ，ＩｎＳｂ等の狭バンドギャップ半導体層等を選択Ｃ
ＶＤしても良い。
【０１９０】図２９は本発明の第１５の実施の形態に係
るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図２９にお
いてｐ型（１００）シリコン基板２０１の上部に埋め込
み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成され
ている。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等によ
り形成された、素子分離用の酸化膜４等により周辺を囲
まれ、その内部を活性領域（デバイス領域）としてい
る。図２９はその活性領域の近傍の断面を示す図であ
る。この活性領域に、Ｓｉx Ｇｅ1-x 領域２７８が、そ
の底部を埋め込み酸化膜２０２に接するように深く形成
されている。そしてｎ+ ソース領域２１６及びｎ+ ドレ
イン領域が、Ｓｉx Ｇｅ1-x 領域２７８の内部に形成さ
れている。つまり図２９に示すように、Ｓｉx Ｇｅ1-x
領域２７８はｎ+ ソース領域、ｎ+ ドレイン領域２１
６，２２６よりも、チャンネル領域側に位置している。
そしてこのＳｉx Ｇｅ1-x 領域２７８の上部にはＳｉＯ
2 ／ＰＳＧ膜等からなる層間絶縁膜８が形成され、この
層間絶縁膜８に形成されたコンタクトホールを介してソ
ース金属電極２１８及びドレイン金属電極２２８が形成
されている。又、ｎ+ ソース領域２１６及びｎ+ ドレイ
ン領域２２６の間のチャンネル領域２０３の上部にはゲ
ート酸化膜２０４を介して、ポリシリコン等のゲート電
極２０５が形成されている。
【０１９１】以上の場合、ＳｉとＳｉＧｅ領域２７８の
ヘテロ接合界面はｐｎ接合の金属学的（メタラジカル）
な接合界面を越えてチャンネル領域側の空乏層内に存在
することになり、この様な場合に本発明の第７の実施の
形態で説明した図１３に示されたポテンシャル障壁が実
現され、正孔は能率良くソース電極側に吸い出されるこ
とになり、高いドレイン破壊耐圧を実現できることとな
る。即ち、本発明の第１５の実施の形態のような構造に
することにより、チャンネル領域内で、正孔に対するポ
テンシャルの最も低い所とＳｉＧｅ領域の価電子帯が、
バリアを生じないように単調に接続するようなエネルギ
ーバンドを形成することができ、その結果最もドレイン
破壊電圧が高くなるのである。ＳｉＧｅ領域の代わりに
ＳｉＳｎやＰｂＳ、あるいはＳｉとＧｅとＳｎの混晶、
ＳｉとＰｂＳ，ＰｂＴｅ等の混晶を用いても良い。
【０１９２】本発明の第１５の実施の形態のヘテロＳＯ
Ｉ・ＭＯＳＦＥＴは図３０（ａ）〜図３０（ｅ）に示す
ような製造工程で製造できる。
【０１９３】（ａ）まず、ＳＩＭＯＸ法又はＳＤＢ法等
を用いて前述の各実施の形態と同様にｐ型（１００）基
板２０１に埋め込み酸化膜２０２を介して厚さ１０ｎｍ
のＳＯＩ膜２９３を形成する。
【０１９４】（ｂ）次にフォトリソグラフィー及びＲＩ
Ｅを用いて、チャンネル領域形成予定部分のＳＯＩ膜２
９３を図３０（ａ）に示すように除去する。
【０１９５】（ｃ）次に、図３０（ｂ）に示すようにＳ
ＯＩ膜２９３の上にＳｉＧｅ層２７７を選択的に厚さ３
０ｎｍ程度以上ＣＶＤする。例えば、基板温度４７０℃
で、ＧｅＨ4 １．５×１０-2Ｐａ、Ｓｉ2 Ｈ6 １．８×
１０-2Ｐａで、Ｇｅの組成４０％のＳｉＧｅ層を３０ｎ
ｍ成長する。この場合の成長速度は１ｎｍ／ｍｍであ
る。
【０１９６】（ｄ）次に、図３０（ｃ）に示すように、
ＳｉＧｅ層２７７の上に厚さ２００ｎｍのＳｉ層２０３
のエピタキシャル成長を行う。本発明の第１５の実施の
形態においてはチャンネル長０．１μｍとしているた
め、ＳｉＧｅ層２７７の両側より、埋め込み酸化膜２０
２の上部にブリッジを形成するように横方向の成長が生
じ、チャンネル領域２０３の部分も単結晶が成長する。
このエピタキシャル成長は、基板温度６５０℃、Ｓｉ2
Ｈ6 分圧２．５×１０-3Ｐａで約１時間行う。
【０１９７】（ｅ）次に、ＣＭＰ等により図３０（ｃ）
のエピタキシャル成長層２０３の表面を平坦化する。続
いて、図３０（ｄ）に示すように、ＬＯＣＯＳ法やＢＯ
Ｘ法等により、素子分離用の酸化膜４を形成し、隣接す
る素子間を電気的に分離する。図３０（ｄ）はＬＯＣＯ
Ｓ法を用いた場合である。その後、ゲート酸化膜２０４
を１０ｎｍの厚さで形成し、その表面に、リンドープの
ポリシリコン２０５を１５０ｎｍの厚さで常圧ＣＶＤや
ＬＰＣＶＤ法等により形成し、リソグラフィー及びＲＩ
Ｅ技術により図３０（ｄ）に示すようにゲート長０．２
μｍのポリシリコンゲート電極２０５のパターンをゲー
ト酸化膜２０４の上に形成する。そして厚さ８〜１０ｎ
ｍの後酸化膜７をポリシリコンゲート電極２０５の上部
に形成する。以上のＬＯＣＯＳ，ゲート酸化等の工程は
８００℃以上の熱工程であるため、これらの熱工程によ
り、図３０（ｃ）に示したＳｉＧｅ層２７７中のＧｅが
拡散し、図３０（ｄ）に示すように、ＳｉＧｅ層２７８
が形成される。
【０１９８】（ｆ）次にＳｉＮ膜を厚さ２０ｎｍで全面
堆積し、ＲＩＥ等により全面エッチバックを行うことに
より側壁窒化膜７３を形成する。次に素子分離酸化膜
４、側壁窒化膜７３、ポリシリコンゲート電極２０５の
上の後酸化膜７をマスクとして、図３０（ｅ）に示すよ
うにＡｓを加速電圧Ｖac＝３０ｋＶ、ドーズ量Ф＝３×
１０15ｃｍ-2でイオン注入し、更にその後８５０℃、３
０分間のアニールを行い活性化すれば、図３０（ｅ）に
示すように、ＳｉＧｅ領域２７８の内部にｎ+ ソース領
域２１６、ｎ+ ドレイン領域２２６が形成される。
【０１９９】（ｇ）この後、ＣＶＤ法等により、例えば
０．３〜０．５μｍの厚さで層間絶縁膜用の酸化膜８を
全面に形成する。次に、レジスト膜を塗布し、フォトリ
ソグラフィー法及びＲＩＥ法等により酸化膜８をエッチ
ングしコンタクトホールの開口を行う。更に酸化膜８の
エッチングに引き続き図２９に示すように、Ａｌ，Ａｌ
−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等の金属電極のメタライゼー
ション工程を行いソース金属電極２１８、ドレイン金属
電極２２８を形成し、本発明の第１５の実施の形態のＳ
ＯＩ・ＭＯＳＦＥＴが完成する。
【０２００】なお、本発明の第１５の実施の形態のヘテ
ロＳＯＩ・ＭＯＳＦＥＴは上記の方法以外に、図３１
（ａ）〜図３１（ｄ）に示すような製造工程でも製造で
きる。
【０２０１】（ａ）まず、ＳＩＭＯＸ法又はＳＤＢ法等
を用いて前述の各実施の形態と同様にｐ型（１００）基
板２０１に埋め込み酸化膜２０２を介して厚さ１１０ｎ
ｍＳＯＩ膜２０３を形成する。
【０２０２】（ｂ）次に、図３１（ａ）に示すように、
ＬＯＣＯＳ法やＢＯＸ法等により、素子分離用の酸化膜
４を形成し、隣接する素子間を電気的に分離する。図３
１（ａ）はＬＯＣＯＳ法による場合である。そして、レ
ジストをマスクにして、ＲＩＥ法を用いてＳＯＩ膜２０
３を約９０ｎｍエッチングしてＵ溝を形成する。
【０２０３】（ｃ）次に、図３１（ｂ）に示すように、
ＣＶＤ法を用いてＳｉＧｅ層２７７を厚さ２００ｎｍＣ
ＶＤし、上記Ｕ溝を埋め込む。このＳｉＧｅ層２７７の
ＣＶＤは例えば基板温度４７０℃で、ＧｅＨ4 を１．５
×１０-2Ｐａ、Ｓｉ2 Ｈ6 を１．８×１０-2Ｐａで反応
管中に導入すれば成長速度約１ｎｍ／ｍｍでＳｉ0.6Ｇ
ｅ0.4 が成長する。
【０２０４】なお、Ｓｉx Ｇｅ1-x 層２７７のＣＶＤの
代わりに、Ｓｉx Ｓｎ1-x 層や、ＰｂＳ，ＰｂＴｅ，Ｇ
ａＳｂ，ＩｎＳｂ，ＩｎＡｓ等の狭バンドギャップ半導
体層や、これらのＳｉとの混晶をＭＢＥ，ＡＬＥ（Atom
ic Layer Epitaxy）、又はＭＬＥ（Molecular Layer Ep
itaxy)の手法等により選択的に成長しても良い。
【０２０５】（ｄ）次に図３１（ｃ）に示すようにＣＭ
Ｐなどを用いてエッチバックし、表面を平坦化する。こ
の平坦化によりＳＯＩ膜２０３の厚みが１００ｎｍとな
るようにする。
【０２０６】（ｅ）その後、ゲート酸化膜２０４を１０
ｎｍの厚さで形成し、その表面に、リンドープのポリシ
リコン２０５を０．３μｍの厚さで常圧ＣＶＤやＬＰＣ
ＶＤ法等により形成し、リソグラフィー及びＲＩＥ技術
により図３１（ｄ）に示すようにゲート長０．５μｍの
ポリシリコンゲート電極２０５をゲート酸化膜２０４の
上に形成する。そして厚さ８〜１０ｎｍの後酸化膜７を
ポリシリコンゲート電極２０５の上部に形成する。次に
ＳｉＮ膜を厚さ２０ｎｍで全面堆積し、ＲＩＥ等により
全面エッチバックを行うことにより側壁窒化膜７３を形
成する。次に素子分離酸化膜４、側壁窒化膜７３、ポリ
シリコンゲート電極２０５の上の後酸化膜７をマスクと
して、Ａｓを加速電圧Ｖac＝３０ｋＶ、ドーズ量Ф＝３
×１０15ｃｍ-2でイオン注入し、その後８５０℃、３０
分間のアニールを行い図３１（ｄ）に示すようにｎ+ ソ
ース領域２１６、ｎ+ ドレイン領域２２６をＳｉＧｅ領
域２７８の内部に形成する。
【０２０７】（ｆ）この後、ＣＶＤ法等により、例えば
０．３〜０．５μｍの厚さで層間絶縁膜用の酸化膜８を
全面に形成する。次に、フォトリソグラフィー法及び、
ＲＩＥ法等により酸化膜８をエッチングしコンタクトホ
ールの開口を行う。更に酸化膜８のエッチングに引き続
き図２９に示すように、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ
−Ｃｕ等の金属のパターニングを行い、ソース金属電極
２１８、ドレイン金属電極２２８を形成すれば、本発明
の第１５の実施の形態のＳＯＩ・ＭＯＳＦＥＴが完成す
る。
【０２０８】図３２（ａ），３２（ｂ）は本発明の第１
６の実施の形態に係るＳＯＩ・ＭＯＳ・ＤＲＡＭの平面
及び断面構造を示す。図３２（ａ）は平面図で、図３２
（ｂ）は図３２（ａ）の断面図である。図３２（ｂ）に
おいてｎ+ （１００）シリコン基板４０１の上部に埋め
込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成さ
れている。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等に
より形成された、素子分離用の酸化膜４等により周辺を
囲まれ、その内部を活性領域（デバイス領域）１として
いる。図３２（ｂ）はその活性領域１の近傍の断面を示
す図である。この活性領域１に、ＤＲＡＭのユニットセ
ルの選択トランジスタを構成するｎ+ソース領域２１６
及びｎ+ ドレイン領域２２６が、その底部を埋め込み酸
化膜２０２に接するように深く形成されている。ｎ+ ソ
ース領域２１６及びｎ+ ドレイン領域２２６の内部には
ＳｉＧｅ領域４１１，４１２が形成されている。又、選
択トランジスタのｎ+ ソース領域２１６及びｎ+ ドレイ
ン領域２２６の間のチャンネル領域２０３の上部にはゲ
ート酸化膜２０４を介して、ポリシリコン等のゲート電
極２０５が形成されている。図３２（ａ）に示すよう
に、ポリシリコンゲート電極２０５はワード線を兼ねて
いる。ｎ+ ドレイン領域２２６の上部のＳｉＧｅ領域に
は、Ｗ等のコンタクト電極４０８が接続され、更にコン
タクト電極４０８はデータ線（ビット線）４０９に接続
されている。なお、コンタクト電極４０８をＷ等の金属
ではなくＳｉＧｅで形成しても良い。ＳＯＩ膜２０３の
ｎ+ ソース領域２１６の近傍には埋め込み酸化膜２０２
を貫通して、ｎ+ （１００）基板中を更に堀り込んだト
レンチが形成され、トレンチ内壁には容量絶縁膜４１６
が形成され、この容量絶縁膜４１６の表面には、トレン
チを埋め込むように蓄積電極４１５となるドープドポリ
シリコン（ＤＯＰＯＳ）が形成されている。ドープドポ
リシリコンの代わりにＷ，Ｔｉ，Ｍｏ等の高融点金属や
これらのシリサイド（ＷＳｉ2 ，ＴｉＳｉ2 ，ＭｏＳｉ
2 ）等を用いても良い。蓄積電極４１５とプレート電極
（対向電極）となるｎ+ （１００）基板４０１とによっ
て、これらの電極間の容量絶縁膜４１６を介してＤＲＡ
Ｍの電荷蓄積容量部（キャパシタ部）が構成されてい
る。このキャパシタ部の蓄積電極４１５と、選択トラン
ジスタのｎ+ ソース領域２１６の上部のＳｉＧｅ領域４
１２とが、コンタクト金属４１８により接続されてい
る。図３２（ｂ）に示した本発明の第１６の実施の形態
に係るＳＯＩ・ＭＯＳ・ＤＲＡＭはｎ+ ソース／ドレイ
ン領域２１６，２２６の内部にＳｉx Ｇｅ1-x 領域４１
１，４１２が形成されているので、チャンネル領域２０
３に蓄積された正孔がｎ+ ソース領域２１６に速やか
に、かつ高効率で引き抜かれるために、基板浮遊効果に
起因する破壊電圧（ドレイン耐圧）が向上する。しかも
図３２（ｂ）に示すようにＳｉx Ｇｅ1-x は、ｐｎ接合
からゲートのサイドウオールの分（１０〜５０ｎｍ程
度）離れており、又、イオン注入に起因する結晶欠陥の
発生も防ぐことが可能となり、良好なデータ保持特性を
発揮する。
【０２０９】本発明の第１６の実施の形態に係るＳＯＩ
・ＭＯＳ・ＤＲＡＭは以下のような製造工程で製造でき
る。
【０２１０】（ａ）まず支持基板４０１としてリン
（Ｐ）を１０19ｃｍ-3ドープしたＣＺ・ｎ+ （１００）
基板（ρ＝０．００６Ωｃｍ）を用いＳＤＢ法によりＳ
ＯＩ基板を作製する。この際、活性層側のＳＯＩ膜２０
３はボロンをドープしたＣＺ・ｐ（１００）基板２０３
（ρ＝４Ωｃｍ）を用いる。活性層側のＳＯＩ膜２０３
に５００ｎｍの熱酸化膜２０２を形成し、鏡面研磨した
後、支持基板４０１と接着（いわゆる貼り合わせ）後１
１００℃で熱処理し、その後、活性層（ＳＯＩ膜）２０
３の厚さを２５０ｎｍに加工しＳＤＢ−ＳＯＩ基板とす
る。あるいはＳＩＭＯＸ法によりＳＯＩ基板を形成して
も良い。この場合はｎ+ （１００）基板の表面から２×
１０18ｃｍ-2のドーズ量で０+ イオンを４００ｋＶでイ
オン打ち込みし、１３２５℃で、５時間程度熱処理し、
その後埋め込み酸化膜２０２の上にＳＯＩ膜にイオン注
入等を行い、所望の不純物密度のＳＯＩ膜２０３とすれ
ば良い。ＳＯＩ膜２０３の厚み調整は、ＳＯＩ膜２０３
の表面の熱酸化、及びこの熱酸化膜のウェットエッチン
グを行えば良い。この後更にＳＯＩ膜２０３の表面に厚
さ３００ｎｍの厚みの熱酸化膜を形成すれば、ＳＯＩ膜
２０３のＳｉ層の厚みは１００ｎｍとなる。なお、この
３００ｎｍの熱酸化膜形成の前に、ＬＯＣＯＳ法やＢＯ
Ｘ法等により埋め込み酸化膜２０２に達するように素子
分離酸化膜４を形成する。
【０２１１】（ｂ）次に、フォトリソグラフィーを用
い、トレンチ（Ｕ溝）形成予定部分以外にフォトレジス
トを形成し、例えばＣＦ4 ，ＣＦ4 ／Ｈ2 あるいはＣ3
Ｆ8 等を用いたＥＣＲあるいはＲＩＥエッチングでＳＯ
Ｉ膜２０３の表面の酸化膜をエッチングし、更に、この
酸化膜をマスクとして、ＣＦ4 ，ＳＦ6 ，ＣＢｒＦ3 ，
ＳｉＣｌ4 、あるいはＣＣｌ4 等によるＲＩＥ又はＥＣ
Ｒイオンエッチングによりキャパシタ部形成用のトレン
チを形成する。トレンチエッチング時に基板を−１１０
℃〜−１３０℃に冷却することも有効である。
【０２１２】（ｃ）次にトレンチ内壁に、熱酸化を行う
ことにより厚さ１０〜２０ｎｍの容量絶縁膜（キャパシ
タ酸化膜）４１６を形成し、更にトレンチを埋め込むよ
うに蓄積電極４１５となるＤＯＰＯＳ膜を減圧ＣＶＤで
行う。キャパシタ酸化膜４１６も減圧ＣＶＤを用い、ト
レンチの内壁にプレート電極用のＤＯＰＯＳのＣＶＤを
まず行い、続けてキャパシタ酸化膜４１６、ＤＯＰＯＳ
膜４１５を連続ＣＶＤで形成しても良い。次に、ＤＯＰ
ＯＳのエッチバック、あるいは必要ならばＣＭＰ法等を
用いてＳＯＩ膜２０３の表面を平坦化する。
【０２１３】（ｄ）この後の工程は通常のＭＯＳプロセ
スで選択トランジスタを形成する工程であり、チャンネ
ルドープイオン注入等の詳細は省略するが、例えば、厚
さ１０ｎｍのゲート酸化膜２０４を熱酸化により形成
し、次にポリシリコンゲート電極２０５を形成し、Ａｓ
又はＰのイオン注入によるセルフアライメント工程によ
りｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６を形
成する。具体的には、ＰをＶac＝３０ｋＶ、ドーズ量Φ
＝３×１０15ｃｍ-2でイオン注入し、８５０℃、３０分
熱処理し、ｎ+ ソース／ドレイン領域２１６，２２６を
形成する。次に窒化膜を１０〜５０ｎｍＣＶＤ法により
堆積し、更にＲＩＥ法等の指向性の良いエッチングによ
り、ポリシリコンゲート電極２０５の両側のみに側壁窒
化膜を形成する。そしてポリシリコンゲート電極２０５
と側壁窒化膜をマスクとしてＧｅをＶac＝５０ｋＶ、ド
ーズ量Φ＝１〜２×１０16ｃｍ-2でイオン注入し、８０
０℃、３０分のアニールを行い、Ｓｉx Ｇｅ1-x 領域４
１１，４１２をｎ+ ソース／ドレイン領域２１６，２２
６の内部に形成する。
【０２１４】（ｅ）この後、ＣＶＤ法等により、例えば
０．５μｍの厚さで層間絶縁膜用の酸化膜を全面に形成
する。次に、レジスト膜を堆積し、フォトリソグラフィ
ー法によりｎ+ ソース領域２１６の上部にコンタクトホ
ールを開口し、又、図３２（ａ）に示すように蓄積電極
４１５とｎ+ ドレイン領域２１６との境界部付近にもコ
ンタクト電極形成用の窓を開口する。そしてこのコンタ
クトホール及び、コンタクト電極形成用の窓の内部にＷ
の選択ＣＶＤ、又はＷのスパッタリング／逆スパッタリ
ングにより、コンタクト電極４０８，４１８となるＷを
埋め込む。コンタクト電極４０８，４１８をＷではな
く、ＳｉＧｅとする場合は、コンタクト電極形成用の窓
の内部にポリシリコンをＣＶＤ法にて埋め、Ｇｅをイオ
ン注入するか、ＳｉＧｅの選択ＣＶＤをすれば良い。そ
の後、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ等の金属を
ＥＢ蒸着やスパッタリングで堆積し、フォトリソグラフ
ィー及びＲＩＥを用いて図３２（ａ），図３２（ｂ）に
示すようなビット線４０９を形成すれば、本発明の第１
６の実施の形態に係るＤＲＡＭが完成する。
【０２１５】なお、上記製造工程において、Ｇｅをポリ
シリコン等の蓄積電極４１５の上にもイオン注入し、蓄
積電極４１５の上部にもＳｉx Ｇｅ1-x 領域４１２を形
成しても良い（図３２（ｂ）においては、蓄積電極４１
５上のＳｉx Ｇｅ1-x 領域の図示は省略している）。
又、層間絶縁膜に形成されたコンタクトホール、及びコ
ンタクト電極形成用の窓（以後コンタクトホール等とい
う）を介してＧｅをイオン注入しても良い。コンタクト
ホール等を介してイオン注入すれば、Ｓｉx Ｇｅ 1-x 領
域４１１，４１２は選択トランジスタのチャンネルに形
成されるｐｎ接合界面より遠くなり、結晶欠陥に起因す
るリーク電流を抑制できる。又、この方法は、マスクを
用いることなく、周辺回路部とメモリセル部のイオン注
入の注入量を換えることが可能となり、それぞれに最適
な注入量を選択できるようになる。又、これらのコンタ
クトホール等にＳｉＨ4 とＧｅＨ4 との気相反応を用い
たＣＶＤでＳｉx Ｇｅ1-x 層をコンタクト電極４０８，
４１８の代わりにＣＶＤしても良い。あるいは、側壁窒
化膜等をマスクとしてイオン注入する代わりに、Ｓｉ x
Ｇｅ1-x 層を選択ＣＶＤしても良い。
【０２１６】又、本発明の第１６の実施の形態におい
て、図３３に示すようにデータ線４０９と接続されるｎ
+ ドレイン領域２２６側のコンタクトホールのみに、Ｇ
ｅをイオン注入しても良い。蓄積電極４１５側は、プレ
ート電極（対向電極）となるｎ + 基板４０１と容量結合
しているのみで、積極的に正孔を引き抜くコンタクトは
存在しない。そのためｎ+ ドープドポリシリコン（ＤＯ
ＰＯＳ）を蓄積電極４１５として用いた場合、Ｓｉx Ｇ
ｅ1-x 領域により低下された障壁により、チャンネル側
の正孔濃度が低下する程度で、大きな効果は期待できな
い。そのため、ｎ + ドレイン領域２２６のコンタクトホ
ール側のみに、Ｇｅを注入しても効果としては同様と考
えられ、更にｎ+ ソース領域２１６側のｐｎ接合近傍に
欠陥の発生する懸念が全くなくなるので、欠陥起因のリ
ーク電流も低減できる。なお、本実施の形態ではデータ
線（ビット線）４０９に接続されるｎ+ 領域をｎ+ ドレ
イン領域２２６と便宜上呼んでいるが、これは単なる呼
び方の問題であってデータ線（ビット線）４０９に接続
する側をｎ+ ソース領域と呼んでもかまわない。要は、
選択トランジスタとなるＭＯＳＦＥＴの主電極領域のど
ちらかであれば良いのである。
【０２１７】なお、本発明の第１６の実施の形態におい
て、図３２（ａ），（ｂ）に示した蓄積電極４１５及び
コンタクト電極４１８をＳｉx Ｇｅ1-x 層にて形成して
も良い。即ち図３２、及び図３３に示した構造では、ト
レンチ内にＤＯＰＯＳ４１５を埋め込むようにしている
が、ＤＯＰＯＳ４１５の替わりに、ｎ+ 型のＳｉx Ｇｅ
1-x 層をＳｉＨ4 とＧｅＨ4 にＮ型不純物（例えばＡｓ
Ｈ3 ）を混入した雰囲気中で堆積し、エッチバックする
ことにより図３４（ａ）及び図３４（ｂ）に示すような
構造に形成しても良い。
【０２１８】図３４（ａ）及び図３４（ｂ）の構造は図
３３にて説明したｎ+ ソース領域２１６側の正孔の引き
抜き効果を改善したものである。蓄積電極４１５がｎ+
ＤＯＰＯＳであると、正孔はＳｉx Ｇｅ1-x 層４１２と
ｎ+ ＤＯＰＯＳ界面にできた障壁のためにｎ+ ＤＯＰＯ
Ｓ側には容易に引き抜かれず、チャンネル内の正孔濃度
を有効に低下させるに至らない。そこで、図３４（ｂ）
に示すように蓄積電極４２５自体をｎ+ 型のＳｉx Ｇｅ
1-x 層にすることで障壁を無くし、蓄積電極４２５内に
より多くの正孔を引き抜くことができる。更に、蓄積電
極４２５の一部をＷなどの金属材料にすれば、この効果
をより大きくできる。
【０２１９】なお、本発明の第１６の実施の形態の変形
として、図３５に示すように、トレンチの内壁に鞘型の
トレンチ内壁酸化膜４１３をまず形成し、その上に鞘型
プレート電極４１４を形成し、この鞘型プレート電極４
１４とｎ+ 基板４０１とのコンタクトをトレンチの底部
で取るようにしても良い。ＤＲＡＭのキャパシタ部は鞘
型プレート電極４１４と、容量絶縁膜４１６と蓄積電極
４１５とで構成されることになる。図３５のキャパシタ
部の構造は、より大きな容量をリーク電流が少なく安定
なものとして得ることができる。
【０２２０】本発明の第１６の実施の形態の選択トラン
ジスタとしては、前述の第１〜第１５の実施の形態のＳ
ＯＩ・ＭＯＳＦＥＴのいずれも用いることができる。
【０２２１】なお、以上の説明ではｎ+ 型支持基板４０
１を用い、選択トランジスタをｎチャンネルＭＯＳＦＥ
Ｔとした場合で説明したが、導電型を全部逆にして、ｐ
+ 型支持基板を用いて、選択トランジスタをｐチャンネ
ルＭＯＳＦＥＴとしても良い。
【０２２２】更に、ｎ+ 支持基板４０１を用い、ｐ型Ｓ
ＯＩ膜２０３の内部にｎウェルを形成してＣＭＯＳ構成
のＤＲＡＭとしても良い。
【０２２３】図３６（ａ）及び３６（ｂ）は本発明の第
１７の実施の形態に係るＳＯＩ・ＭＯＳ・ＤＲＡＭの平
面及び断面構造を示す。図３６（ａ）は平面図で、図３
６（ｂ）は図３６（ａ）の断面図である。図３６（ｂ）
においてｐ型（１００）シリコン基板２０１の上部に埋
め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成
されている。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等
により形成された、素子分離用の酸化膜４等により周辺
を囲まれ、その内部を活性領域（デバイス領域）１とし
ている。図３６（ｂ）はその活性領域１の近傍の断面を
示す図である。この活性領域１に、ＤＲＡＭのユニット
セルの選択トランジスタを構成するｎ+ソース領域２１
６及びｎ+ ドレイン領域２２６が、その底部を埋め込み
酸化膜２０２に接するように深く形成されている。又、
各ユニットセルの選択トランジスタのｎ+ ソース領域２
１６及びｎ+ ドレイン領域２２６の間のチャンネル領域
２０３の上部にはゲート酸化膜２０４を介して、ポリシ
リコン等のゲート電極２０５が形成されている。図３６
（ａ）に示すようにこのポリシリコン等のゲート電極２
０５はワード線を兼ねている。ｎ+ ソース領域２１６、
及びｎ+ ドレイン領域２２６の内部には、Ｓｉx Ｇｅ
1-x 領域４１２，４１１がそれぞれ形成されている。ワ
ード線の上部には酸化膜等の層間絶縁膜８が形成され、
この層間絶縁膜８に形成されたコンタクトホール中に、
ｎ+ ドレイン領域２２６の上部のＳｉxＧｅ1-x 領域４
１１に接続するようにＷやＷＳｉ2 ，ＴｉＳｉ2 ，Ｍｏ
Ｓｉ2 等のコンタクト電極４０８が形成されている。コ
ンタクト電極は上記金属又は金属シリサイドの代わりに
ＳｉＧｅで形成しても良い。このコンタクト電極はＷ，
Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ等の金属により形
成されたデータ線（ビット線）４０９に接続されてい
る。
【０２２４】本発明の第１７の実施の形態はｎ+ ソース
領域２１６及び選択トランジスタのゲート電極２０５の
上部にキャパシタ部を形成したスタック型のＤＲＡＭで
あり、ｎ+ ソース領域２１６の上部にＳｉx Ｇｅ1-x 領
域４１２の上部にはＷ，Ｔｉ，あるいはＷＳｉ2 ，Ｍｏ
Ｓｉ2 等によるコンタクト電極４１８が形成されてい
る。コンタクト電極４１８をＳｉx Ｇｅ1-x で形成して
も良い。そしてコンタクト電極４１８の上部にＲｕ，
Ｗ，Ｔｉ，Ｐｔなどの金属、これらの金属のシリサイド
あるいは導電性金属酸化物からなる蓄積電極４２５が形
成されている。導電性金属酸化物としてはＲｕＯ2 ，Ｓ
ｒＬａＴｉＯ3 ，ＣａＹＴｉＯ3 ，ＣａＮｄＴｉＯ3 ，
ＬａＮｉＯ3 ，ＮｄＮｉＯ3 等を用いれば良い。蓄積電
極４２５はドープドポリシリコン（ＤＯＰＯＳ）膜とそ
の上に形成したＴｉ／ＴｉＮ膜等の多層膜でも良い。そ
してこの上に容量絶縁膜４２６を介して対向電極（プレ
ート電極）４２７が形成されＤＲＡＭのキャパシタ部を
なしている。容量絶縁膜４２６はシリコン酸化膜（Ｓｉ
Ｏ2 ）、タンタル酸化膜（Ｔａ2 Ｏ5 ）、チタン酸スト
ロンチウム（ＳｒＴｉＯ3 ）、チタン酸バリウム（Ｂａ
ＴｉＯ3 ）、酸化アルミニウム（Ａｌ2 Ｏ3 ）、窒化シ
リコン膜（Ｓｉ3 Ｎ4 膜）等を用いれば良い。あるいは
容量絶縁膜はＳｒＴｉＯ3 （ＳＴＯ）とＢａＴｉＯ3
（ＢＴＯ）との固溶体であるＢＳＴＯ膜でも良く、ある
いは、窒化シリコン（Ｓｉ3 Ｎ4 ）膜、シリコン酸化
（ＳｉＯ2 ）膜との複合膜でも良い。対向電極（プレー
ト電極）４２７としてはチタン窒化膜（ＴｉＮ膜）、Ｗ
膜、Ｒｕ膜、ＲｕＯ2 膜あるいはＷＳｉ2 ，ＭｏＳｉ
2 ，ＴｉＳｉ2 等のシリサイド膜を用いれば良い。更に
ＲｕＯ2／ＲｕやＲｕＯ2 ／Ｒｕ／ＴｉＮ／Ｗ等の複合
膜を対向電極４２７に用いても良い。
【０２２５】図３６（ｂ）に示した本発明の第１７の実
施の形態に係るＳＯＩ・ＭＯＳ・ＤＲＡＭはｎ+ ソース
／ドレイン領域２１６，２２６の内部にＳｉx Ｇｅ1-x
領域４１２，４１１が形成されているので、チャンネル
領域２０３に蓄積された正孔がｎ+ ソース領域２１６に
速やかに、かつ高効率で引き抜かれるために基板浮遊効
果に起因するドレイン破壊電圧（ドレイン耐圧）が向上
する。しかも図３６（ｂ）に示すようにＳｉx Ｇｅ1-x
層は、ｐｎ接合からゲートのサイドウオールの分（１０
〜５０ｎｍ程度）離れており、又、イオン注入に起因す
る結晶欠陥の発生も防ぐことが可能となり、良好なデー
タ保持特性を発揮する。
【０２２６】本発明の第１７の実施の形態のＳＯＩ・Ｍ
ＯＳ・ＤＲＡＭは以下のような製造工程で製造できる。
以下においてはキャパシタ部の容量絶縁膜をＢＳＴＯ膜
とした場合について説明するが、他の材料（絶縁物）で
も良いことはもちろんである。
【０２２７】（ａ）ＳＩＭＯＸ法又はＳＤＢ法を用いて
前述の各実施の形態と同様にｐ型（１００）基板２０１
に埋め込み酸化膜２０２を介してＳＯＩ膜２０３を形成
する。
【０２２８】（ｂ）次に、ＬＯＣＯＳ法やＢＯＸ法等に
より、素子分離用の酸化膜４を形成し、隣接する素子間
を電気的に分離する。その後、ゲート酸化膜２０４を１
０ｎｍの厚さで形成し、その表面に、リンドープのポリ
シリコン２０５を０．３μｍの厚さでＬＰＣＶＤ法等に
より形成し、リソグラフィー及びＲＩＥ工程によるパタ
ーニング技術により、ゲート長０．５μｍのポリシリコ
ンゲート電極２０５をゲート酸化膜２０４の上に形成す
る。
【０２２９】（ｃ）次に、ＰをＶac＝３０ｋＶ、ドーズ
量Φ＝３×１０15ｃｍ-2でイオン注入し、８５０℃、３
０分熱処理し、ｎ+ ソース／ドレイン領域２１６，２２
６を形成する。次に窒化膜を１０〜５０ｎｍＣＶＤ法に
より堆積し、更にＲＩＥ法等の指向性の良いエッチング
により、ポリシリコンゲート電極２０５の両側のみに側
壁窒化膜を形成する。そしてポリシリコンゲート電極２
０５と側壁窒化膜をマスクとしてＧｅをＶac＝５０ｋ
Ｖ、ドーズ量Φ＝１〜２×１０16ｃｍ-2でイオン注入
し、８００℃、３０分のアニールを行い、Ｓｉx Ｇｅ
1-x 領域４１２，４１１をｎ+ ソース／ドレイン領域２
１６，２２６の内部に形成する。
【０２３０】（ｄ）この後ＳＩＯ2 ／ＰＳＧ膜をＣＶＤ
法により、例えば、厚さ２００〜３００ｎｍ堆積し、層
間絶縁膜８を形成する。なお、必要に応じてｐ+ チャン
ネルストップ領域形成、チャンネルドープイオン注入等
を行うことは、標準的ＭＯＳ・ＤＲＡＭのプロセスと同
様であり、ここでは説明を省略する。
【０２３１】（ｅ）次にＳｉＯ2 ／ＰＳＧ膜８にコンタ
クトホールを開口し、そのコンタクトホールの内部に厚
さ２００ｎｍ〜４００ｎｍのＡｓをドープしたｎ+ ドー
プドポリシリコン層又はＷ膜をＣＶＤ法により堆積し、
コンタクト電極４０８，４１８を形成する。その後更に
その上に導電性金属酸化膜ｎ+ ドープドポリシリコン膜
又はＷ膜のいずれかをＣＶＤし、更にその上にＴｉ／Ｔ
ｉＮバリアメタル層をＲＦスパッタリングにより堆積す
る。そしてフォトリソグラフィーを用いて、キャパシタ
部の蓄積電極部形成予定部に対応するＴｉ／ＴｉＮバリ
アメタルの上にフォトレジストのパターンを形成する。
【０２３２】（ｆ）このフォトレジストをマスクとして
ＢＣｌ3 ，ＣＦ4 ，ＳＦ6 、あるいはＣＣｌ4 等を用い
たＲＩＥによりバリアメタル層をエッチングし、更にそ
の下の導電性金属酸化膜，ドープドポリシリコン膜又は
Ｗ膜のいずれかの膜もエッチングし、図３６（ｂ）に示
すような蓄積電極４２５の形状にパターニングする。次
いでこのフォトレジストを除去、洗浄後、厚さ５０ｎｍ
のＰｔ膜、厚さ３０ｎｍのＢＳＴＯ膜４２６、厚さ１５
０ｎｍのＷ膜４２７を連続的に蓄積電極４２５の上部及
び側壁部を覆うようにＲＦスパッタリング法により形成
する。ＲＦスパッタリングの代わりにＣＶＤ法等を用い
ても良い。
【０２３３】（ｇ）次に全面にフォトレジストを塗布
し、フォトリソグラフィー法を用いこのフォトレジスト
膜をマスクとしてＣＦ4 を用いたＲＩＥ法によりＷ膜４
２７を図３６（ｂ）に示すような形状にエッチングす
る。
【０２３４】（ｈ）次いで、対向電極（プレート電極）
４２７となるＷ膜をマスク層として、過酸化水素、アン
モニア水及びＥＤＴＡの混合水溶液等の所定のエッチン
グ液により、ＢＳＴＯ層４２６をエッチングし、パター
ニングを行う。
【０２３５】（ｉ）次に、この工程で形成されたＢＳＴ
Ｏ層４２６をマスクとして、ＣＦ4を用いたＲＩＥ法、
又はヨウ素／ヨウ化セチルピリジニウム（ＣＰＩ）／ベ
ンゼンを用いたエッチング液を６０℃に加熱して、ＢＳ
ＴＯ膜４２６の下地に形成した白金層のパターニングを
行う。この様に処理した後、ｐ型Ｓｉ基板２０１をアル
コール中に浸しエッチング液を洗浄する。次いで水酸化
アルカリとしてコリンを用い、エッチング液を完全に洗
浄する。コリンとしては商品名シカクリーン（関東化
学）として知られているような洗浄液を用いれば良い。
この様に処理することにより、低コストで簡便にｎ+ ソ
ース領域２１６上にＷ／Ｔｉ／ＴｉＮ／Ｐｔ蓄積電極４
２５、高誘電体膜４２６及びＷ対向電極４２７を使用し
た図３６（ｂ）に示すような、キャパシタセルを形状す
ることができる。なお、エッチング液の洗浄にはコリン
以外の水酸化アルカリ、ＭＡＢＴあるいは種々のアルコ
ールを用いても良い。このとき、蒸気状で行うか、超音
波及び圧力をかけて行うことが好ましい。洗浄液を蒸気
状即ち気体として用い、減圧下で加熱すればドライ洗浄
が可能となる。
【０２３６】（ｊ）次に、ＳｉＯ2 ，ＰＳＧあるいはＢ
ＰＳＧ膜等の層間絶縁膜をＣＶＤ法により堆積し、ｎ+
ドレイン領域２２６の上のコンタクト電極４０８の上部
にコンタクトホールを開口し、ＤＯＰＯＳ膜あるいはＷ
Ｓｉ2 膜等を選択ＣＶＤ法で形成し、層間絶縁膜中のコ
ンタクトホールを埋め込む。選択ＣＶＤでなくても、前
面にＣＶＤして、その後エッチバックして平坦化してコ
ンタクトホール内に埋め込んでも良い。その後更にその
上部にＡｌ，Ａｌ−Ｓｉ、あるいはＡｌ−Ｃｕ−Ｓｉ等
を用いてビット線４０９を形成すれば、図３６（ａ）及
び３６（ｂ）に示すようなＳＯＩ・ＤＲＡＭが完成す
る。
【０２３７】図３６（ａ）及び図３６（ｂ）に示したの
はスタック型ＤＲＡＭの一例であり、キャパシタ部の構
造は図３７（ａ）及び図３７（ｂ）に示すような構造で
も良い。図３７（ｂ）はいわゆるフィン型と称されるキ
ャパシタでより大きな容量が得られるものである。又、
図３６，図３７はデータ線（ビット線）４０９の下にキ
ャパシタ部が形成されているが、図３８に示すようにビ
ット線４０９の上部に蓄積電極４３５、容量絶縁膜４３
６、対向電極（プレート電極）４３７からなるキャパシ
タ部を構成しても良い。蓄積電極４３５は層間絶縁物中
に形成されたビアホール中のコンタクト電極４５２を介
して、ｎ+ ソース領域２１６の上部に形成されたＳｉx
Ｇｅ1-x 領域４１２の上部のコンタクト電極４３８に接
続されている。
【０２３８】なお、本発明の第１７の実施の形態におい
て、Ｇｅの代わりにＳｎをイオン注入してＳｉx Ｓｎ
1-x 領域を形成しても良い。
【０２３９】又、層間絶縁膜に形成されたコンタクトホ
ール等を介してＧｅやＳｎをイオン注入しても良い。コ
ンタクトホール等を介してイオン注入すれば、Ｓｉx Ｇ
ｅ1- x 領域４１１，４１２やＳｉx Ｓｎ1-x は選択トラ
ンジスタのチャンネルに形成されるｐｎ接合界面より遠
くなり、結晶欠陥に起因するリーク電流を抑制できる。
又、この方法は、マスクを用いることなく、周辺回路部
とメモリセル部のイオン注入の注入量を換えることが可
能となり、それぞれに最適な注入量を選択できるように
なる。又、これらのコンタクトホール等にＳｉＨ4 とＧ
ｅＨ4 との気相反応を用いたＣＶＤでＳｉx Ｇｅ1-x 層
をコンタクト電極４１１，４１２の代わりにＣＶＤして
も良い。あるいは、側壁窒化膜等をマスクとしてイオン
注入する代わりに、Ｓｉx Ｇｅ1-x 層を選択ＣＶＤして
も良い。更に厚くＳｉx Ｇｅ1-x層をＣＶＤしてコンタ
クトホールを埋め込むようにすれば、コンタクト電極４
０８，４１８もＳｉx Ｇｅ1-x で形成することとなる。
同様にＳｉx Ｓｎ1-x 層、あるいはＰｂＳ，ＰｂＴｅ，
ＳｎＴｅ，ＺｎＳｂ等の狭バンドギャップ物質をＳｉx
Ｇｅ1-x 層の代わりにＣＶＤしても良い。
【０２４０】本発明の第１７の実施の形態の選択トラン
ジスタとしては、前述の第１〜第１５の実施の形態のＳ
ＯＩ・ＭＯＳＦＥＴのいずれも用いることができる。例
えば図９（ｃ）に示したようなＬＤＤ・ＭＯＳＦＥＴを
用いても良い。更に、以上の説明ではｐ型Ｓｉ基板２０
１を用い、選択トランジスタをｎチャンネルＭＯＳＦＥ
Ｔとした場合で説明したが、導電型を全部逆にして、ｎ
型シリコン基板を用いて、選択トランジスタをｐチャン
ネルＭＯＳＦＥＴとしても良い。
【０２４１】更に、ｐ型シリコン基板２０１を用い、ｐ
型ＳＯＩ膜２０３の内部にｎウェルを形成してＣＭＯＳ
構成のＤＲＡＭとしても良い。
【０２４２】図３９（ａ）及び図３９（ｂ）は本発明の
第１８の実施の形態に係るＭＯＳ・ＤＲＡＭの平面図及
び断面図である。本発明の第１８の実施の形態はサラウ
ンディング・ゲート・トランジスタ（ＳＧＴ）と称せら
れる縦型トランジスタを選択トランジスタ（スイッチン
グトランジスタ）とし、ＳＧＴの形成されているシリコ
ン柱の下部にキャパシタ部を形成している。図３９
（ｂ）においてｐ型シリコン基板３０１の上部にｎ+ ソ
ース領域３０２、ＳＧＴのチャンネル部となるｐ型領域
３０３、ｎ+ ドレイン領域３０４、Ｓｉx Ｇｅ1-x 領域
３１１が、下からこの順に形成され、この多層構造から
なる四角形のシリコン柱の周辺にワード線となるＳＧＴ
のゲート電極３０８及び対向電極（プレート電極）３０
６が形成されている。ｎ+ ソース領域３０２と対向電極
３０６との間でキャパシタ部が形成されている。又、ｎ
+ ドレイン領域３０４の上部のＳｉx Ｇｅ1-x 領域３１
１にはビット線４０９が接続されている。
【０２４３】今まで説明してきた各実施の形態の薄膜Ｓ
ＯＩトランジスタに限らず、図３９（ａ）及び（ｂ）に
示すようなシリコン柱に縦型トランジスタを形成したＳ
ＧＴでは、シリコン柱の径が２００ｎｍ程度のサイズに
なると、シリコン柱の底のｎ + ソース領域３０２の横方
向の伸びによりシリコン柱の内部のチャンネル領域３０
３がフローティングとなり、ＳＯＩ・ＭＯＳＦＥＴと同
様な基板浮遊効果によるドレイン耐圧の低下が生じる。
そのため、本発明の第１８の実施の形態のように縦型ト
ランジスタのソース又はドレイン領域にもＳｉx Ｇｅ
1-x 層を形成することが望ましいのである。
【０２４４】図３９（ａ）及び３９（ｂ）に示した本発
明の第１８の実施の形態に係る縦型・ＭＯＳ・ＤＲＡＭ
は、ｎ+ ドレイン領域３０４の上部にＳｉx Ｇｅ1-x 領
域３１１が形成されているので、チャンネル領域３０３
に蓄積された正孔がｎ+ ドレイン領域３０４に速やか
に、かつ高効率で引き抜かれるために基板浮遊効果に起
因するドレイン破壊電圧（ドレイン耐圧）が向上する。
しかも図３９（ｂ）に示すようにＳｉx Ｇｅ1-x 領域３
１１は、ｐｎ接合から離れており、格子定数の異なるＳ
ｉx Ｇｅ1-x 領域がＳｉ上に形成されたことに起因する
結晶欠陥の発生も防ぐことが可能となり、良好なデータ
保持特性を発揮する。
【０２４５】なお、Ｓｉx Ｇｅ1-x 領域３１１の代わり
にＳｉx Ｓｎ1-x ，ＰｂＳ，ＰｂＴｅ，ＳｎＴｅ，Ｉｎ
Ｓｂ，ＺｎＳｂ等の狭バンドギャップ物質を用いても良
い。本発明の第１８の実施の形態に係る縦型・ＭＯＳ・
ＤＲＡＭは図４０（ａ）〜図４０（ｅ）に示すような方
法で製造できる。
【０２４６】（ａ）まずｐ基板３０１の上に図４０
（ａ）に示すようにＳｉＨ2 Ｃｌ2 とＨ 2 とを用いた減
圧エピタキシーにより厚さ２．５μｍのｎ+ ソース領域
３０２、厚さ０．３μｍのｐ領域３０３、厚さ０．３μ
ｍのｎ+ ドレイン領域３０４を連続的に形成する。ドー
パントガスとして例えばＡｓＨ3 ，Ｂ2 Ｈ6 を用いる。
なお、上記厚さは一例であり、メソスコピックスケール
（≒１０ｎｍ）の縦型トランジスタを作る場合は、超高
真空（ＵＨＶ）中での気相エピや、ＭＢＥ、あるいはＭ
ＬＥ（Molecular Layer Epitaxy)を用いれば良い。Ｓｉ
をＭＬＥで堆積する場合は例えば基板温度を８１５℃に
設定し、ＳｉＨ2 Ｃｌ2 を導入圧力３×１０-2Ｐａで１
５秒導入し、真空排気し、次にＨ2 を４×１０-3Ｐａで
１０秒導入し、真空排気するというガス導入／排気の１
サイクルでＳｉの一分子層が成長するので、所望の分子
層数分だけ、このガス導入／排気のサイクルを繰り返せ
ば分子層単位の厚み制御が可能となる。
【０２４７】（ｂ）次にＣＶＤ、又は熱酸化でｎ+ ドレ
イン領域３０４の上部に酸化膜３１５を形成し、この酸
化膜をフォトリソグラフィーを用いて、パターニング
し、その後酸化膜のエッチングに用いたフォトレジスト
を除去する。次にこの酸化膜をマスクとしてＳＦ6 ，Ｃ
Ｃｌ4 ，ＳｉＣｌ4 等を用いたＲＩＥ、あるいはＥＣＲ
イオンエッチにより図４０（ｂ）に示すような深さ３．
２μｍのＵ溝を形成する。
【０２４８】そして、このＵ溝の表面を全面酸化し、ゲ
ート酸化膜３０５を厚さ１０ｎｍで形成する。次にＵ溝
を埋め込むようにプレート電極３０６となるＤＯＰＯＳ
をＣＶＤし、Ｕ溝の表面より約０．７μｍエッチバック
することにより図４０（ｂ）に示すようにＵ溝の底部近
傍にプレート電極３０６を形成する。次にＣＶＤ法によ
り窒化膜３０７を全面に形成する。
【０２４９】（ｃ）次にＲＩＥ等の指向性エッチングに
よりＵ溝側壁にのみ窒化膜を残すようにしてエッチング
し、プレート電極３０６の上部の窒化膜を除去する。そ
してこの側壁に残った窒化膜３０７を用いて選択酸化を
行い、図４０（ｃ）に示すようにポリシリコンプレート
電極３０６の上部のみに厚さ０．１μｍの酸化膜３１７
を形成する。
【０２５０】（ｄ）次に選択酸化に用いた側壁の窒化膜
３０７を除去し、更にその下地の酸化膜も除去し、ゲー
ト酸化膜３０５を再び形成しなおす。そしてこのゲート
酸化膜３０５の表面にポリシリコン、Ｗ，ＷＳｉ2 等を
ＣＶＤし、図４０（ｄ）に示すようなワード線となるゲ
ート電極３０８を形成する。このゲート電極３０８のＵ
溝への埋め込みは選択ＣＶＤでも良いし、Ｕ溝よりも厚
くＣＶＤしてその後エッチバックして平坦化しても良
い。そしてこの後Ｇｅを加速電圧Ｖac＝１００ｋＶ、ド
ーズ量Φ＝２×１０16ｃｍ-2でイオン注入する。
【０２５１】（ｅ）イオン注入後９５０℃、３０分のア
ニールを行い、図４０（ｅ）に示すようにＳｉx Ｇｅ
1-x 領域３１１を形成する。次にＳｉＯ2 ／ＰＳＧ等の
層間絶縁膜８をＣＶＤ後、コンタクトホールを開口し、
Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ等を蒸着し、フォ
トリソグラフィーを用いて図４０（ｅ）を示すようなビ
ット線４０９をパターニングすれば、本発明の第１８の
実施の形態に係る縦型ＭＯＳ・ＤＲＡＭが完成する。
【０２５２】なお、図４０（ａ）に示す連続エピタキシ
ーの際、ｎ+ ドレイン領域３０４の上にＳｉＨ4 とＧｅ
Ｈ4 による気相成長、あるいはＳｉＨ2 Ｃｌ2 とＧｅＨ
4 、又はＧｅＨ2 Ｃｌ2 による気相成長によりＳｉx Ｇ
ｅ1-x 領域をエピタキシャル成長しても良い。ＳｉＨ2
Ｃｌ2 とＧｅＨ2 Ｃｌ2 との交互導入でＭＬＥ成長して
も良い。あるいは［Ｐｂ（ＯＢｕt ）2 ］2 ，ＰｂＯ
（ＯＢｕt ）6 とＨ2 Ｓとを３×１０-2Ｐａ程度の圧力
で交互導入することによりＰｂＳをＭＬＥ成長させても
良い。エピタキシャル成長により狭バンドギャップ領域
を形成すれば、イオン注入のダメージの問題もなくな
り、結晶欠陥の発生も少なくなるので、リーク電流が減
少し、ＤＲＡＭの保持特性も向上する。又、図４０
（ｃ）において、ＬＯＣＯＳ法と同様な選択酸化により
酸化膜３１７をプレート電極３０６の上に形成したが、
ＭＢＥ法等により酸化膜等の絶縁物を指向性良、例えば
０．１μｍの厚さでプレート電極３０６の上部のみに堆
積しても良い。ビームをコリメートした指向性蒸着によ
りシリコン柱の側壁には絶縁物は堆積しないようにでき
る。この場合はプレート電極３０６はＤＯＰＯＳ以外の
Ｗ，ＷＳｉ2 ，ＭｏＳｉ2 等を用いることも可能であ
る。
【０２５３】図４１（ａ）及び図４１（ｂ）は本発明の
第１８の実施の形態の変形に係り、選択トランジスタと
してはＳＧＴを用い、キャパシタ部に蓄積電極３２５、
容量絶縁膜３２６、対向電極（プレート電極）３２７か
らなるスタック型キャパシタを有したＤＲＡＭの平面図
及び断面図である。図４１（ａ），（ｂ）に示すＤＲＡ
Ｍはｐ型シリコン基板３０１上にストライプ上に形成さ
れたｎ+ 埋め込み層３２２をビット線とし、ＳＧＴのゲ
ート電極３０８をワード線としている。ＳＧＴはｎ+ 埋
め込み層３２２をｎ+ ドレイン領域とし、このｎ+ ドレ
イン領域の上部の凸部３２２と、その上のｐ型チャンネ
ル領域３０３と、更にその上のｎ+ ソース領域３２３と
でシリコンの四角柱を形成している。そしてこのシリコ
ンの四角柱の側壁に形成されたゲート絶縁膜を介しゲー
ト電極３０８に印加する電圧によりチャンネル領域３０
３を流れる電流を制御する。ｎ+ ドレイン領域３２２に
はＳｉx Ｇｅ1-x 領域３１２が、ｎ+ ソース領域３２３
にはＳｉx Ｇｅ1-x 領域３１３が形成され、Ｓｉx Ｇｅ
1-x 領域３１３に蓄積電極３２５が接続されている。Ｓ
ｉx Ｇｅ1-x 領域３１２はビット線３２２となるｎ+ 埋
め込み層の上部で、ＳＧＴを構成するシリコン柱のない
部分に図４１（ｂ）に示すように形成されている。蓄積
電極３２５の上の容量絶縁膜は、本発明の第１７の実施
の形態と同様にＴａ2 Ｏ5 ，ＳＴＯ，ＢＴＯ，ＢＳＴＯ
等を用いれば良い。図４１（ａ），（ｂ）の構造は、図
３９（ａ），（ｂ）の構造に比してトレンチが浅くてよ
く、しかもトレンチ側壁での対向電極（プレート電極）
３０６とワード線３０８との分離工程のためのＬＯＣＯ
Ｓや指向性蒸着等が不要で製造が容易である利点を有す
る。Ｓｉx Ｇｅ1-x 領域３１２，３１３の代わりにＳｉ
x Ｓｎ1-x やＰｂＳ等の狭バンドギャップ物質を用いて
も良いことはもちろんである。
【０２５４】図４１（ｂ）の構造はＳｉx Ｓｎ1-x 領域
３１２は、ビット線３２２となるｎ + 埋め込み層の上部
のシリコン柱のない場所のみに形成されていたが、必ず
しも図４１（ｂ）の構造に限らず、図４２（ａ）及び図
４２（ｂ）に示すようにシリコン柱の直下部分にＳｉx
Ｓｎ1-x 領域３１２を形成しても良い。図４２（ａ），
（ｂ）の構造によれば、正孔の引き抜き効果はより大き
くなり、ドレイン耐圧が向上する。したがってＳＧＴの
短チャンネル化が可能となる。
【０２５５】図４２（ａ），（ｂ）の構造はｎ+ 埋め込
み層３２２形成のための、ｐ基板３０１中にストライプ
形状にｎ+ 拡散層を形成した後Ｇｅをイオン注入して形
成し、その後ｐ領域３０３、ｎ+ ソース領域３２３を連
続エピタキシャル成長すれば良い。あるいはｎ+ 埋め込
み層３２２のためのｐ基板３０１中へのｎ+ 拡散層形成
後、ｐ基板３０１の表面に酸化膜を形成し、この酸化膜
をマスクとしてｎ+ 拡散層３２２の表面の一部をエッチ
ングしＵ溝を形成し、Ｕ溝の内部にＳｉx Ｇｅ 1-x 領域
３１２及びｎ+ 領域３２２を連続的に選択エピタキシャ
ル成長し、Ｕ溝を埋め込み、その後表面を平坦化し、選
択エピタキシャル成長のマスクに用いた酸化膜を除去
し、その上にｐ領域３０３、ｎ+ ソース領域３２３を連
続エピタキシャル成長しても良い。
【０２５６】更に図４２（ａ），４２（ｂ）の構造は、
図４３（ａ）〜４３（ｆ）に示すようにＳＤＢ法を用い
て製造できる。この製造方法は、図４３（ａ）に示すよ
うにｐ型シリコン基板３０３にＵ溝を形成し、このＵ溝
に四方を囲まれたシリコン柱を形成する。そしてＵ溝の
内部を酸化し、更にＵ溝を埋め込むようにゲート電極３
０８の配線加工を施した後、表面に層間絶縁膜８１を堆
積し、シリコン柱の頂上にコンタクト穴を開口し、Ａｓ
をＶac＝１００ｋＶ、ドーズ量Φ＝２×１０16ｃｍ-2で
イオン注入し、７５０℃、３０分アニールし、次にＧｅ
をＶac＝５０ｋＶ、ドーズ量Φ＝１×１０16ｃｍ-2でイ
オン注入し、図４３（ｂ）に示すようにｎ+ ドレイン領
域３２２及びＳｉx Ｇｅ1-x 領域３１２を形成する。更
にｎ+ 型のＳｉx Ｇｅ1-x 層をＣＶＤ法により形成し、
シリサイド又は金属（例えばＷ）３３２を被着し、デー
タ線（ビット線）３３２の配線加工を行う。ビット線は
紙面に平行方向に配線され、紙面の奥に向って複数本配
線されるが、このビット線とビット線との間（図示を省
略）に層間絶縁膜を堆積後その表面を研磨し、平坦化し
て、図４３（ｃ）に示すようにＳＤＢ法により、ｐ型シ
リコン基板３０１を貼り付ける。その後、ｐ型シリコン
基板３０３をゲート配線３０８が露出するまで裏面から
研磨してシリコン柱のみ残す。その後、ｐ型シリコン基
板の表・裏を図４３（ａ）〜４３（ｃ）と逆にして図４
３（ｄ）に示すようにその表面に層間絶縁膜８２を堆積
し、コンタクト穴を開口し、Ａｓ又はＰのイオン注入に
よりｎ+ ソース領域３２３を形成する。次に、図４３
（ｅ）に示すようにＳｉx Ｇｅ1-x 領域３１３を堆積
し、層間絶縁膜８２中に埋め込まれるように表面を平坦
化する。
【０２５７】次に別の層間絶縁膜８３を層間絶縁膜８２
とＳｉx Ｇｅ1-x 領域３１３の上に更に堆積し、コンタ
クトホールを開口し、蓄積電極３２５となるＷ／Ｔｉ／
ＴｉＮ／Ｐｔ等の金属を蒸着、スパッタ法により形成
し、図４３（ｆ）に示すようにパターニングする。この
後は第１７の実施の形態と同様にＴａ2 Ｏ5 やＢＳＴＯ
膜を用いてキャパシタ部を形成すれば図４２（ａ），４
２（ｂ）の構造は完成する。
【０２５８】図４４（ａ）及び図４４（ｂ）は本発明の
第１９の実施の形態に係るＭＯＳ・ＤＲＡＭの平面図及
び断面図である。本発明の第１９の実施の形態はｎ+ 領
域３３７をプレート電極（対向電極）とし、このｎ+ 領
域３３７中に形成されたＵ溝９の内部に容量絶縁膜３３
６とｎ+ 単結晶シリコン（又はｎ+ ＤＯＰＯＳ）からな
る蓄積電極３３５からなるキャパシタ部が設けられてい
る。そしてこのキャパシタ部（容量素子）の上部にｐ型
薄膜シリコン層３０３をチャンネル領域とする縦型薄膜
トランジスタをＤＲＡＭの選択トランジスタとして設け
ている。この選択トランジスタはｎ+ 領域３３７をソー
ス領域、薄膜シリコンの上部のｎ+ 領域３０４をドレイ
ン領域とし、前記Ｕ溝９の内部に薄膜シリコン部を介し
て更に形成された第２のＵ溝の内部に設けられたポリシ
リコン等をゲート電極３０８としている。ゲート電極３
０８はＤＲＡＭのワード線となる。薄膜シリコンの最上
層のｎ+ ドレイン領域３０４の上部にはＳｉx Ｇｅ1-x
領域３１１が形成され、このＳｉx Ｇｅ1-x 領域３１１
にコンタクト電極３３８を介してビット線４０９が接続
されている。
【０２５９】図４４（ａ）及び４４（ｂ）に示した本発
明の第１９の実施の形態に係る縦型・ＭＯＳ・ＤＲＡＭ
はｎ+ ドレイン領域３０４の上部にＳｉx Ｇｅ1-x 領域
３１１が形成されているので、チャンネル領域３０３に
蓄積された正孔がｎ+ ドレイン領域３０４に速やかに、
かつ高効率で引き抜かれるために基板浮遊効果に起因す
るドレイン破壊電圧（ドレイン耐圧）が向上する。しか
も図４４（ｂ）に示すようにＳｉx Ｇｅ1-x 領域３１１
は、ｐｎ接合から離れており、格子定数の異なるＳｉx
Ｇｅ1-x 領域がＳｉ上に形成されたことに起因する結晶
欠陥の発生も防ぐことが可能となり、良好なデータ保持
特性を発揮する。
【０２６０】なお、Ｓｉx Ｇｅ1-x 領域３１１の代わり
にＳｉx Ｓｎ1-x ，ＰｂＳ，ＰｂＴｅ，ＳｎＴｅ，Ｉｎ
Ｓｂ，ＺｎＳｂ等の狭バンドギャップ物質を用いても良
い。
【０２６１】本発明の第１９の実施の形態に係る縦型Ｍ
ＯＳ・ＤＲＡＭは図４５（ａ）〜図４５（ｅ）に示すよ
うな方法で製造できる。
【０２６２】（ａ）まずｐ基板３０３の上に図４５
（ａ）に示すようにＳｉＨ2 Ｃｌ2 とＨ 2 とを用いた減
圧エピタキシーによりｎ+ 領域３７７を成長する。次に
ＣＶＤ、又は熱酸化でｎ+ 領域３７７の上部に酸化膜を
形成し、この酸化膜をフォトリソグラフィーを用いてパ
ターニングし、その後酸化膜のエッチングに用いたフォ
トレジストを除去する。次にこの酸化膜をマスクとして
ＳＦ6 ，ＣＣｌ4 ，ＳｉＣｌ4 等を用いたＲＩＥ、ある
いはＥＣＲイオンエッチにより、図４５（ａ）に示すよ
うなｎ+ エピタキシャル成長層３７７を貫通し、ｐ基板
３０３まで達し、このｐ基板３０３を更に堀り込む深い
トレンチ（Ｕ溝）を形成する。図４５（ａ）で、見かけ
上２つのトレンチが示されているが、実際には、この２
つのトレンチは平面パターンとしては連続しており、四
角柱のまわりを囲んだ形状にエッチングされている。
【０２６３】（ｂ）次に、このトレンチに囲まれた四角
柱（シリコン柱）の頭の部分のみを０．３μｍフォトレ
ジストをマスクとして選択的にエッチングし、フォトレ
ジストを除去後全面酸化する。次にトレンチ内を酸化膜
３３６で埋め込み、その後ｎ + 領域３７７が露出するま
で表面を鏡面研磨を行い平坦化する。次に別のｎ+ 基板
３７８を用意し、ｎ+ 基板３７８の表面を鏡面に研磨
し、ｎ+ 基板３７７とｎ + 基板３７８の鏡面同士を貼り
合わせ１１００℃で熱処理し、図４５（ｂ）に示すよう
なＳＤＢ基板を得る。
【０２６４】（ｃ）このＳＤＢ処理により支持基板とな
るｎ+ 基板３７８とｎ+ エピタキシャル成長層３７７は
一体となりｎ+ プレート電極３３７となる。又、Ｕ溝の
内部にｎ+ 領域３３５が埋め込まれることとなる。次に
図４５（ｂ）に示したＳＤＢ基板の表と裏とを反転し、
そのｐ基板３０３の表面を研磨し、酸化膜３３６が埋め
込まれたトレンチを露出させる。この後、ＬＯＣＯＳ法
又はＢＯＸ法を用い、素子形成領域以外に素子分離用の
厚い酸化膜４を形成する。この厚い酸化膜４をマスクに
してＡｓ等のイオン注入によりｐ基板３０３の表面にｎ
+ ドレイン領域３０４を形成し、更にその上に図４５
（ｃ）に示すように酸化膜８４を形成する。
【０２６５】（ｄ）次にｎ+ ドレイン領域３０４の上部
の酸化膜８４をフォトリソグラフィーを用いて除去し、
ＳｉＨ4 とＧｅＨ4 ，ＳｉＨ2 Ｃｌ2 とＧｅＨ2 Ｃｌ2
等を用いたＣＶＤによりＳｉx Ｇｅ1-x 領域３１１を図
４５（ｄ）に示すように形成する。この際ＡｓＨ3 やＰ
Ｈ3 を同時に気相中に流し、ｎ+ にドープしたＳｉxＧ
ｅ1-x 領域３１１とする。
【０２６６】（ｅ）次にフォトリソグラフィー法を用い
てシリコン柱の上のｎ+ ドレイン領域の上のＳｉx Ｇｅ
1-x 領域を除去し、更にｎ+ ドレイン領域３０４、ｐ領
域３０３を貫通してｎ+ 領域３３５に達する第２のＵ溝
を第１のＵ溝内のシリコン柱に形成する。次にこの第２
のＵ溝の表面にゲート酸化膜３０５を形成し、更にゲー
ト電極となるポリシリコン膜３０８を図４５（ｅ）に示
すようにＣＶＤする。
【０２６７】（ｆ）次に、フォトリソグラフィー及びＲ
ＩＥを用いて図４４（ａ），（ｂ）に示すような形状に
ポリシリコン膜３０８をパターニングし、更にＣＶＤ法
により層間絶縁膜を形成し、この層間絶縁膜中にコンタ
クトホールを開口し、Ｗ等のコンタクト電極３３８をこ
のコンタクトホールに埋め込み、更にＡｌ，Ａｌ−Ｓ
ｉ，Ａｌ−Ｃｕ−Ｓｉ等によりビット線４０９の配線パ
ターンを形成すれば本発明の第１９の実施の形態に係る
ＭＯＳ・ＤＲＡＭが完成する。
【０２６８】なお、上記説明ではＳＤＢ法によりＵ溝９
の内部に薄膜トランジスタを形成する方法を示したが、
ｎ+ 基板にＵ溝９を形成し、このＵ溝の表面に酸化膜を
形成後、Ｕ溝中にポリシリコンをＣＶＤし、このＵ溝の
上部のポリシリコンをレーザアニールや、電子線アニー
ルにより単結晶化し、薄膜トランジスタのチャンネル領
域３０３等を形成しても良い。なお、Ｓｉx Ｇｅ1-x 領
域３１１の代わりにＳｉx Ｓｎ1-x やＰｂＳ等を用いて
も良いことは前述の各実施の形態と同様である。又、Ｓ
ｉx Ｇｅ1-x 領域３１１の表面にＣｏＳｉ2 ，ＴｉＳｉ
2 ，ＷＳｉ2 等のシリサイド膜を形成しても良い。
【０２６９】図４６（ａ）は本発明の第２０の実施の形
態に係るＳＯＩ・ＭＯＳ・ＤＲＡＭを説明するための図
である。前述の本発明の第１６〜第１９の実施の形態に
おいては、メモリのセルアレイ部の選択トランジスタに
Ｓｉx Ｇｅ1-x 領域等の狭バンドギャップ半導体を用い
る場合について説明したが、本発明の第２０の実施の形
態においては、ｎ+ ソース／ドレイン領域へのＧｅのイ
オン注入は、図４６（ａ）に示すメモリのセルアレイ部
５３１及びセンスアンプ部５３２を除いた部分のみにし
ても良い。
【０２７０】即ち、図４６（ａ）においてビット線５３
０、ワード線５２９からなるセルアレイ５３１に接続さ
れる行デコーダ５２６、列デコーダ５２４、アドレスバ
ッファ５２２，５２７、入力バッファ５２８、出力バッ
ファ５２１等の部分にＧｅ又はＳｎのイオン注入をす
る。このことによって、メモリセルのトランスファーゲ
ートトランジスタにおける微小リーク電流の発生が抑制
され、セル保持特性の劣化が防止されて、ソフトエラー
フリーというＳＯＩ基板を用いることの利点を最大限に
生かしたダイナミックメモリが得られる。本発明の第２
０の実施の形態はＤＲＡＭ以外のあるゆる半導体集積回
路に対しても適用可能である。例えば、携帯機器に用い
られる図４６（ｂ）に示す、論理集積回路素子において
は、外部に接続した機器とのインターフェースをとる関
係から入出力回路５４２や制御回路５４５等においては
ある程度以上の耐圧が要求される一方、内部論理回路５
４７は低消費電力を実現するという観点からチャンネル
リーク電流をできる限り抑制することが望ましい。よっ
て、この様な論理集積回路素子の入出力インターフェー
ス回路部分にのみＧｅやＳｎをイオン注入し、内部論理
回路５４７にはＧｅやＳｎをイオン注入せずにおくこと
で、微小リーク電流の発生が抑制され、かつ低消費電力
であるというＳＯＩ基板を用いることの利点を最大限に
生かした論理集積回路素子が作製される。
【０２７１】本発明の第２０の実施の形態においてはＳ
ｉx Ｇｅ1-x 領域やＳｉx Ｓｎ1-x領域はシリコン層の
底面部にまで達することなくＳＯＩ集積回路が形成され
れば良く、そのようにイオン注入のドーズ量Φ、あるい
は加速エネルギーＶacを制御すれば良い。
【０２７２】又、Ｇｅ，Ｓｎをイオン注入した後の熱処
理は、７００℃以上の温度で行うことにより、Ｓｉx Ｇ
ｅ1-x 領域やＳｉx Ｓｎ1-x 領域等を形成したことに伴
う結晶欠陥は所望の位置及び方向に制御できる。
【０２７３】又、前述の各実施の形態と同様であるが、
ＰｂＳ，ＰｂＴｅ，ＰｂＳｅ，ＳｎＴｅ，ＺｎＳｂ，Ｉ
ｎＳｂ，ＩｎＡｓ等のＳｉよりもバンドギャップの狭い
半導体又はＳｉとこれらの狭バンドギャップ半導体との
混晶をＳｉx Ｇｅ1-x 領域の代わりに用いても良い。特
に、以上の実施の形態においてメモリの代表例としてＤ
ＲＡＭについて説明したが、ＥＥＰＲＯＭやＳＲＡＭ等
他のＬＳＩに用いることによりこれら他のＬＳＩの特性
が改善されることは以上の説明から明らかであろう。特
にＥＥＰＲＯＭは高いドレイン耐圧が要求されるので、
本発明の構造の採用により高速かつ高保持特性が得られ
ることになる。
【０２７４】又、以上の実施の形態においてはＳｉのＭ
ＯＳＦＥＴについて主に説明したが、ＧａＡｓ等の化合
物半導体デバイスに適用できることはもちろんである。
又、ＳＯＩ構造に限られず、半絶縁性ＧａＡｓ基板上に
構成されたＡｌＧａＡｓ−ＧａＡｓヘテロ接合によるＨ
ＥＭＴにおいてｎ+ ソース領域中にＩｎＳｂやＩｎＡｓ
等のＧａＡｓによりバンドギャップの狭い半導体を形成
しても良い。又、ＳｉＣを用いたＭＩＳ・ＦＥＴのｎ+
ソース領域中にＳｉの領域を形成しても良い。
【０２７５】
【発明の効果】以上のように本発明の第１の手段によれ
ばＭＯＳＦＥＴ等の絶縁ゲート型半導体装置の主電極領
域（ソース又はドレイン領域）にドープする不純物の共
有結合半径や、ドーピング後においてＳｉ中での不純物
が結晶格子中へ導入されるサイト、即ち格子間位置（in
terstitial）か、置換位置（vacancy trapping）かとい
った点が考慮されているので狭バンドギャップ半導体と
チャンネル部を構成している半導体とにより形成される
ヘテロ接合に起因した格子歪を補償することができる。
即ち共有結合半径等を考慮した不純物の種類、その不純
物の主電極領域中の深さ（拡散深さ）を選定することに
より、半導体装置の主電極領域近傍又は主電極領域の内
部に結晶欠陥が発生しないようにできる。したがって、
従来のヘテロ接合を主電極領域に有したＭＯＳＦＥＴが
有していたリーク電流の発生を回避しつつ基板浮遊効果
を抑制することができる。つまり、従来はリーク電流の
低下とドレイン耐圧の改善ΔＶBDはトレードオフ関係に
あったが本発明によりヘテロ接合を有しないＦＥＴ（ホ
モ接合ＦＥＴ）よりもドレイン耐圧を１〜１．５Ｖ以上
向上させると共に、リーク電流の発生を抑制し、ホモ接
合ＦＥＴと同程度のレベルとすることができ、個別デバ
イスの特性改善以外にもＤＲＡＭ等のメモリに応用すれ
ば、メモリの保持特性が改善されることとなる。この結
果ＳＯＩ構造の絶縁ゲート型半導体装置の本来有してい
る浮遊容量の小さな特徴、高速動作特性、あるいは良好
な耐アルファ線特性が発揮でき、半導体装置の高密度
化、高集積化が可能となる。
【０２７６】本発明の第２の手段によれば狭バンドギャ
ップ領域の位置を絶縁ゲート型トランジスタの主動作状
態における空乏層のゲート酸化膜直下の最も薄い部分の
位置よりも深く形成されているので、たとえ結晶欠陥が
発生しても、その発生位置は空乏層から遠い位置にある
ため、それがＭＯＳＦＥＴ等のリーク電流となることを
抑制することができる。更に狭バンドギャップの領域が
深い位置にあるため、正孔の吸い出し効率が高くなり、
基板浮遊効果の抑制が高効率で可能となる。つまり、従
来の絶縁ゲート型トランジスタはリーク電流の低下とド
レイン耐圧の改善ΔＶBDはトレードオフ関係にあったが
本発明によりヘテロ接合を有しないＦＥＴ（ホモ接合Ｆ
ＥＴ）よりもドレイン耐圧を１〜１．５Ｖ以上向上させ
ると共に、リーク電流の発生を抑制し、ホモ接合ＦＥＴ
と同程度のレベルとすることができ、ＤＲＡＭの保持特
性が改善される。この結果ＳＯＩ・ＭＯＳＦＥＴ，ＳＯ
Ｉ・ＭＯＳ・ＤＲＡＭ等のＳＯＩ構造の絶縁ゲート型半
導体装置の本来有している浮遊容量の小さな特徴、高速
動作特性、あるいは良好な耐アルファ線特性が発揮で
き、半導体装置の高密度化、高集積化が可能となる。
【０２７７】本発明の第３の手段によればＭＯＳＦＥＴ
等の絶縁ゲート型半導体装置のチャンネル領域と主電極
領域の界面のｐｎ接合面を超えてＳｉＧｅ領域等の狭バ
ンドギャップ半導体（第２の半導体）と、Ｓｉ等のチャ
ンネル領域を形成する半導体（第２の半導体）とのヘテ
ロ接合界面が存在する又は狭バンドギャップ半導体領域
そのものが、存在するように構成されているので、図２
０に示すようなエネルギーバンドダイアグラムが実現で
きる。即ち正孔から見たエネルギーバリアが最も低くで
きるのは図１３の太線で示した場合であり、チャンネル
領域内で、正孔に対するポテンシャルの最も低い所と狭
バンドギャップ領域の価電子帯が、本発明により、バリ
アを生じないように単調に接続するようなエネルギーバ
ンドが容易に実現できることとなる。その結果基板浮遊
効果が抑制され、ドレイン破壊電圧が極めて高くなる。
この結果ＳＯＩ構造の絶縁ゲート型半導体装置の本来有
している各種の優れた特性が生かされることとなる。即
ち浮遊容量の小さな特徴、高速動作特性、あるいは良好
な耐アルファ線特性が発揮でき、半導体装置の高密度
化、高集積化が可能となる。又高いドレイン耐圧が実現
できるので、ＥＥＰＲＯＭ等の高耐圧、高電流駆動能力
が要求される集積回路の特性がより向上できることとな
り、又、各種応用回路への汎用性が高まる。
【０２７８】本発明の第４の手段によれば狭バンドギャ
ップ領域をゲート酸化膜直下のチャンネル領域にまで延
長して形成されている。狭バンドギャップ領域として代
表的なＳｉＧｅ領域は電子の移動度がＳｉよりも高いの
で、本発明によれば、高い変換コンダクタンスｇm が得
られ、電流駆動能力が高くなる。半導体装置の遮断周波
数は浮遊容量をＣs とすればほぼｇm ／Ｃs に比例する
こととなるので、ＳＯＩ半導体装置の低い浮遊容量特性
とあいまって、極めて高速動作が可能となる。つまり論
理集積回路等の高速スイッチングが要求される集積回路
やテラヘルツ帯通信用の個別デバイス、もしくはＭＭＩ
Ｃ（マイクロ波集積回路）への応用が可能となり、これ
らの集積回路の高速スイッチング化、個別デバイスの高
周波化が可能となる。しかも、チャンネル直下のＳｉＧ
ｅ領域の存在により、正孔の吸い出し効果も高く、その
ため高耐圧化も可能となる。
【０２７９】本発明の第５の手段によればヘテロ接合に
起因する結晶欠陥の発生位置と発生方向を制御すること
が可能である。即ち結晶欠陥Ｄを主電極領域の内部に形
成することにより、たとえ欠陥が発生しても、その欠陥
がチャンネル領域におけるジェネレーション・リコンビ
ネーション電流（Ｇ／Ｒ電流）等に寄与しないようにで
きるので、絶縁ゲート型トランジスタ等のリーク電流と
なることはない。つまり、従来はチャンネル領域におけ
るリーク電流の低下とドレイン耐圧の改善ΔＶBDはトレ
ードオフ関係にあり共に改善することは困難であった
が、本発明によりヘテロ接合を有しないＦＥＴ（ホモ接
合ＦＥＴ）よりもドレイン耐圧を１〜１．５Ｖ以上向上
させると共に、リーク電流の発生を抑制し、ホモ接合Ｆ
ＥＴと同程度のレベルとすることができ、ＤＲＡＭ等の
メモリに応用すれば、メモリの保持特性が改善されるこ
ととなる。この結果ＳＯＩ構造の絶縁ゲート型半導体装
置の本来有していた各種の優れた特性がより有効に発揮
できる。即ち、浮遊容量の小さな特徴、高速動作性、あ
るいは良好な耐アルファ線特性が発揮でき、半導体装置
の高密度化、高集積化が可能となる。
【０２８０】本発明の第６の手段によれば、絶縁ゲート
型半導体装置のチャンネル部を構成している第１の半導
体と、主電極領域の一部又は全部となる第２の半導体の
組成比率を最適化することが可能である。つまり、結晶
欠陥の数が増大せず、リーク電流が発生しないような組
成比率の条件と、基板浮遊効果を有効に抑制できる組成
比率の条件との調和点を見い出し、その組成比率が最適
化されている。したがって、上記条件はある範囲では二
律背反の関係にあるが、その二律背反の関係が最も小さ
くなる条件に組成比率を選ぶことにより、ドレイン耐圧
の向上と、リーク電流の抑制が同時に実現できる。この
ことは、必要以上にＧｅやＳｎのイオン注入をしなくて
も良いこととなり、製造工程上のウェハ・スループット
が向上し、生産性が高まることともなる。更に、このリ
ーク電流の発生の回避が可能な基板浮遊効果の抑制手段
は、ＳＯＩ・絶縁ゲート型半導体装置の本来有している
優れた特性を引き出すこととなる。つまりＳＯＩデバイ
スに特有な浮遊容量の小さな特徴、高速動作特性、ある
いは良好な耐アルファ線特性が発揮でき、半導体装置の
高密度化、高集積化が容易になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＳＯＩ・ＭＯ
ＳＦＥＴの断面図である。
【図２】本発明の第１の実施の形態に係るＳＯＩ・ＭＯ
ＳＦＥＴの製造工程を説明するための断面図である。
【図３】図３（ａ）は本発明の第２の実施の形態に係る
ＳＯＩ・ＭＯＳＦＥＴの断面図で、図３（ｂ）はその変
形例の断面図である。
【図４】本発明の第２の実施の形態に係るＳＯＩ・ＭＯ
ＳＦＥＴの製造工程を説明するための断面図である。
【図５】本発明の第３の実施の形態に係るＳＯＩ・ＭＯ
ＳＦＥＴの製造工程を説明するための断面図である。
【図６】本発明の第４の実施の形態に係るＳＯＩ・ＭＯ
ＳＦＥＴの製造工程を説明するための断面図である。
【図７】本発明の第５の実施の形態に係るＳＯＩ・ＭＯ
ＳＦＥＴの断面図である。
【図８】本発明の第５の実施の形態に係るＳＯＩ・ＭＯ
ＳＦＥＴの製造工程を説明するための断面図である。
【図９】本発明の第６の実施の形態に係るＬＤＤ・ＳＯ
Ｉ・ＭＯＳＦＥＴの製造工程を示す断面図である。
【図１０】本発明の第６の実施の形態の変形例に係る製
造工程を示す断面図である。
【図１１】図１１（ａ）は本発明の第７の実施の形態に
係るＳＯＩ・ＭＯＳＦＥＴの断面図で、図１１（ｂ）は
ｎ+ ソース領域近傍の拡大断面図である。
【図１２】本発明の第７の実施の形態の変形に係り、ヘ
テロ接合界面の一部がｐｎ接合界面を横切る構造を示す
断面図である。
【図１３】本発明の第７の実施の形態のＭＯＳＦＥＴの
ポテンシャルプロファイル（バンドダイアグラム）を示
す図である。
【図１４】図１４（ａ）は本発明の第８の実施の形態に
係るＳＯＩ・ＭＯＳＦＥＴの断面図で、図１４（ｂ）は
そのｎ+ ソース領域近傍の拡大断面図である。
【図１５】本発明の第８の実施の形態の変形に係るＭＯ
ＳＦＥＴの断面図である。
【図１６】Ｓｉx Ｇｅ1-x 領域がシリサイド領域と直
接、接している場合と、Ｓｉ領域を介して接している場
合のポテンシャルプロファイル（バンドダイアグラム）
を比較する図である。
【図１７】図１７（ａ）及び図１７（ｂ）は本発明の第
９の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴのｎ+ ソー
ス領域近傍の断面図である。
【図１８】本発明の第１０の実施の形態に係るＳＯＩ・
ＭＯＳＦＥＴのｎ+ ソース領域近傍の断面図である。
【図１９】本発明の第１１の実施の形態に係るＳＯＩ・
ＭＯＳＦＥＴの製造工程を示す断面図である。
【図２０】本発明の第１１の実施の形態に係り、側壁窒
化膜を用いてイオン注入した場合の構造を示す図であ
る。
【図２１】本発明の第１２の実施の形態に係るＳＯＩ・
ＭＯＳＦＥＴの断面図である。
【図２２】Ｓｉx Ｇｅ1-x 領域のＧｅのピーク濃度とド
レイン耐圧の改善度との関係を示す図である。
【図２３】Ｇｅのピーク濃度と発生する欠陥の数との関
係を示す図である。
【図２４】イオン注入の加速エネルギーと結晶欠陥の発
生するＧｅのピーク濃度との関係を示す図である。
【図２５】本発明の第１３の実施の形態に係るＳＯＩ・
ＭＯＳＦＥＴの断面図である。
【図２６】本発明の第１３の実施の形態に係るＳＯＩ・
ＭＯＳＦＥＴの製造工程を示す断面図である。
【図２７】図２７（ａ）は本発明の第１４の実施の形態
に係るＳＯＩ・ＭＯＳＦＥＴの断面図で、図２７（ｂ）
はその変形例の断面図である。
【図２８】本発明の第１４の実施の形態に係るＳＯＩ・
ＭＯＳＦＥＴの製造工程を示す断面図である。
【図２９】本発明の第１５の実施の形態に係るＳＯＩ・
ＭＯＳＦＥＴの断面図である。
【図３０】本発明の第１５の実施の形態に係るＳＯＩ・
ＭＯＳＦＥＴの製造工程を示す断面図である。
【図３１】本発明の第１５の実施の形態に係るＳＯＩ・
ＭＯＳＦＥＴの他の製造工程を示す断面図である。
【図３２】図３２（ａ）は本発明の第１６の実施の形態
に係るＳＯＩ・ＭＯＳ・ＤＲＡＭの平面図で、図３２
（ｂ）はその断面図である。
【図３３】本発明の第１６の実施の形態の変形に係るＤ
ＲＡＭの断面図である。
【図３４】本発明の第１６の実施の形態の更に他の変形
例を示す図である。
【図３５】本発明の第１６の実施の形態の更に他の変形
例を示す図である。
【図３６】図３６（ａ）は本発明の第１７の実施の形態
に係るＳＯＩ・ＭＯＳ・ＤＲＡＭの平面図で、図３６
（ｂ）はその断面図である。
【図３７】本発明の第１７の実施の形態の変形例を示す
図である。
【図３８】図３８（ａ）は本発明の第１７の実施の形態
の他の変形例の平面図で、図３８（ｂ）はその断面図で
ある。
【図３９】図３９（ａ）は本発明の第１８の実施の形態
に係るサラウンディング・ゲート・トランジスタ（ＳＧ
Ｔ）を選択トランジスタとして用いたＭＯＳ・ＤＲＡＭ
の平面図で、図３９（ｂ）はその断面図である。
【図４０】本発明の第１８の実施の形態に係るサラウン
ディング・ゲート・トランジスタ（ＳＧＴ）を選択トラ
ンジスタとして用いたＭＯＳ・ＤＲＡＭの製造方法を説
明する工程断面図である。
【図４１】本発明の第１８の実施の形態の変形に係るＤ
ＲＡＭの構造を示す図である。
【図４２】本発明の第１８の実施の形態の他の変形に係
るＤＲＡＭの構造を示す図である。
【図４３】図４２に示した本発明の第１８の実施の形態
の他の変形に係るＤＲＡＭの製造方法を説明する工程断
面図である。
【図４４】図４４（ａ）は本発明の第１９の実施の形態
に係る縦型ＭＯＳ・ＤＲＡＭの平面図で、図４４（ｂ）
はその断面図である。
【図４５】本発明の第１９の実施の形態に係る縦型ＭＯ
Ｓ・ＤＲＡＭの製造方法を説明するための工程断面図で
ある。
【図４６】図４６（ａ）は本発明の第２０の実施の形態
に係るＤＲＡＭの回路構成を示す図で、図４６（ｂ）は
本発明の第２０の実施の形態の変形に係る論理集積回路
の構成図である。
【図４７】従来のＳＯＩ・ＭＯＳ・ＤＲＡＭの構造の一
例である。
【図４８】ＳＯＩ・ＭＯＳＦＥＴとバルクＭＯＳＦＥＴ
のドレイン耐圧を比較するための図である。
【図４９】ＳＯＩ・ＭＯＳＦＥＴのスイッチング時の出
力電流のオーバーシュートを説明する図である。
【図５０】図５０（ａ）はＳｉx Ｇｅ1-x 領域をｎ+ ソ
ース／ドレイン領域に有するＳＯＩ・ＭＯＳＦＥＴの断
面図で、図５０（ｂ）はそのポテンシャルプロファイル
（バンドダイアグラム）である。
【図５１】図５１（ａ）はＳｉx Ｇｅ1-x 領域を有する
ＦＥＴと、有しないＦＥＴとを比較する図であり、図５
１（ｂ）は両者のリーク電流を比較する図である。
【図５２】Ｇｅのイオン注入のドーズ量とドレイン耐圧
の改善の効果との関係を示す図である。
【図５３】従来のＳｉx Ｇｅ1-x 領域を有するヘテロ接
合ＭＯＳＦＥＴの結晶欠陥Ｄを示す図である。
【符号の説明】
１ 素子形成領域（活性領域） ４ 素子分離酸化膜 ７ 後酸化膜 ８ 層間絶縁膜 ９ Ｕ溝 ４７，４８ ＳｉＧｅ層（第１のＳｉＧｅ層） ５１ 第２のＳｉＧｅ層 ７１ 側壁酸化膜 ７３ 側壁窒化膜 ７４ シリサイド膜 ８２，８３，８４ 酸化膜 ８５ ｎ- ソース領域 ９５ ｎ- ドレイン領域 １１２ 高融点金属 ２０１，３０１ ｐ型（１００）シリコン基板 ２０２，２８２ 埋め込み酸化膜 ２０３，２８３ ｐ型ＳＯＩ膜 ２０４，３０５ ゲート酸化膜 ２０５，３０８ ゲートポリシリコン電極 ２０６ ｎ+ ソース／ドレイン領域 ２１１，２１２，２１７，２２１，２２７，２３７，２
４７，２５７，２６７，２７７，２７８，２８６，２８
７，３１１，３１２，３１３，４１１，４１２ＳｉＧｅ
領域 ２１４ 空乏層 ２１５ ｐｎ接合界面 ２１６，３０２，３２３ ｎ+ ソース領域 ２１８ ソース金属電極 ２１９ Ｐの高不純物密度領域 ２２５ ヘテロ接合界面 ２２６，３０４，３２２ ｎ+ ドレイン領域 ２２８ ドレイン金属電極 ２２９ Ｐの高不純物密度領域 ２３１ Ｇｅのイオン注入ピーク位置 ２３２ Ｐのイオン注入ピーク位置 ２４８，２４９，４５２ コンタクト金属 ３０３ ｐ領域 ３０６，３２７，３３７，４０７，４１７，４３７ 対
向電極(プレート電極) ３０７ 窒化膜 ３２５，３３５，４０５，４１５，４２５，４３５ 蓄
積電極 ３２６，３３６，４０６，４１６，４２６，４３６ 容
量絶縁膜 ３３２，４０９ ビット線 ３３８，４０８，４１０，４１８，４３８ コンタクト
電極 ４０１ ｎ+ 基板 ４１３ トレンチ内壁酸化膜 ４１４ 鞘型プレート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ６２１Ｂ ６２５Ａ ６７１Ａ ６７１Ｃ ６５１ (31)優先権主張番号 特願平6−305214 (32)優先日 平成６年12月８日(1994．12．8) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平6−305241 (32)優先日 平成６年12月８日(1994．12．8) (33)優先権主張国 日本（ＪＰ） (72)発明者 稲葉 聡 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 執行 直之 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 松澤 一也 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 村越 篤 大分市大字松岡3500番地 株式会社東芝大 分工場内 (72)発明者 松下 嘉明 神奈川県川崎市幸区堀川町72番地 株式会 社東芝川崎事業所内 (72)発明者 西山 彰 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 有隅 修 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 青木 正身 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 安武 ひとみ 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 尾崎 徹 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 浜本 毅司 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 石橋 裕 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F048 AB01 AC01 BA16 BB05 BB08 BC06 BF06 BF16 DA27 5F083 AD01 AD17 AD23 AD56 HA02 HA06 JA06 JA15 JA35 JA36 JA38 JA39 JA40 JA43 JA45 NA08 PR36 PR39 PR40 5F110 AA01 AA06 AA15 BB06 CC02 DD05 DD13 DD24 EE04 EE05 EE09 EE32 EE45 FF01 FF02 FF03 GG01 GG02 GG12 GG17 GG19 GG25 HJ01 HJ02 HJ04 HJ13 HK05 HK40 HL06 HL22 HL23 HM02 HM07 HM12 HM15 NN03 NN23 NN25 NN35 NN62 NN66 QQ11 QQ17

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 第１の絶縁膜上に形成された第１導電型
    の第１の半導体からなる第１半導体領域と、該第１半導
    体領域の上部に形成された第２の絶縁膜を介して前記第
    １半導体領域を流れる電流を制御するゲート電極とを含
    むトランジスタであって、 前記第１の半導体よりも禁制帯幅の小さい第２導電型の
    第２の半導体からなる第１のソース領域と、該第１のソ
    ース領域に接して形成された、第２導電型の第１の半導
    体からなる第２のソース領域と 前記第１半導体領域を流れる電流が流れるように、前記
    第１のソース領域に接続された第１導電型の第２の半導
    体からなる第２半導体領域とを備えることを特徴とする
    半導体装置。
  2. 【請求項２】 前記第１のソース領域は、前記第２のソ
    ース領域よりも深い部分を有し、前記第１の絶縁膜と、
    前記第１のソース領域が接していることを特徴とする請
    求項１記載の半導体装置。
  3. 【請求項３】 前記第２のソース領域は前記第１半導体
    領域と前記第１半導体領域の上層部もしくは下層部又は
    その両方で接していることを特徴とする請求項１記載の
    半導体装置。
  4. 【請求項４】 前記第２のソース領域と、前記第１半導
    体領域とはお互いに接することなく前記第１のソース領
    域と前記第２半導体領域とを介して電気的に導通してい
    ることを特徴とする請求項１記載の半導体装置。
  5. 【請求項５】 第１の絶縁膜上に形成された第１導電型
    の第１の半導体からなる第１半導体領域と、前記第１半
    導体領域の上部に形成された第２の絶縁膜を介して前記
    第１半導体領域を流れる電流を制御するゲート電極とを
    含むトランジスタであって、 前記第１の絶縁膜に接して形成され、第２導電型で前記
    第１の半導体よりも禁制帯幅の小さい第２の半導体から
    なる第１のソース領域と、 該第１のソース領域に接して、前記第１のソース領域よ
    りも浅い位置に形成され、第２導電型で前記第１の半導
    体からなる第２のソース領域と、 前記第１の絶縁膜に接し、前記第１半導体領域の下層部
    と前記第１のソース領域とを接続する第１導電型の第２
    の半導体からなる第２半導体領域とを備えることを特徴
    とする半導体装置。
  6. 【請求項６】 第１の絶縁膜上に形成された第１導電型
    の第１の半導体からなる第１半導体領域と、該第１半導
    体領域の上部に形成された前記第１の半導体よりも禁制
    帯幅の小さい第１導電型の第２の半導体からなる第２半
    導体領域と、該第２半導体領域の上部に形成された第２
    の絶縁膜を介して前記第２半導体領域を流れる電流を制
    御するゲート電極とを含むトランジスタであって、 該トランジスタのソース領域が、第２導電型の第２の半
    導体からなる第１のソース領域と、該第１のソース領域
    に接して形成された、第２導電型の第１の半導体からな
    る第２のソース領域を具備し、 前記第２半導体領域が前記第１のソース領域に接続され
    ていることを特徴とする半導体装置。
  7. 【請求項７】 前記第１のソース領域の上部に、前記第
    １のソース領域に接して、金属シリサイド膜が形成され
    ていることを特徴とする請求項１，５及び６のいずれか
    記載の半導体装置。
  8. 【請求項８】 第１導電型の第１の半導体からなる柱状
    形状のチャンネル領域と、該チャンネル領域の側壁の周
    辺を囲むように形成されたゲート絶縁膜と該ゲート絶縁
    膜を囲むように形成されたゲート電極とを備えるトラン
    ジスタであって、 前記チャンネル領域の上端部又は下端部のいずれかに対
    向して、それぞれ配置された前記トランジスタのソース
    領域の一部又は全部が、前記第１の半導体より禁制帯幅
    の小さい第２の半導体からなり、 該第２の半導体からなる領域が、前記チャンネル領域の
    いずれか一方の端部に直接、接しているか、又は、第２
    導電型の第１の半導体からなる領域を介して、前記チャ
    ンネル領域のいずれか一方の端部に接していることを特
    徴とする半導体装置。
  9. 【請求項９】 絶縁体からなる領域を少なくともその最
    上層に有する支持基板と、該支持基板の上部に形成され
    た第１の半導体からなる第１導電型のチャンネル領域
    と、該チャンネル領域を挟んで、対向して形成された第
    １及び第２の主電極領域と、前記チャンネル領域の上部
    に形成されたゲート絶縁膜と、該ゲート絶縁膜の上部に
    形成されたワード線と、前記第１の主電極領域に接続さ
    れたビット線と、前記第２の主電極領域と導通する蓄積
    容量部とを備えるダイナミック・ランダムアクセス・メ
    モリ（ＤＲＡＭ）であって、 前記第１及び第２の主電極領域の少なくとも一方が、前
    記第１の半導体より禁制帯幅の小さい第２の半導体から
    なる領域を有するか、もしくはその全部が第２の半導体
    からなり、 該第２の半導体からなる領域は前記チャンネル領域と直
    接、接するか、もしくは、第２導電型の第１の半導体か
    らなる領域を介して、前記チャンネル領域と接している
    ことを特徴とする半導体装置。
  10. 【請求項１０】 支持基板と、該支持基板の上部に形成
    された、蓄積電極領域と、該蓄積電極領域と導通し、そ
    の上部に形成された第２導電型の第１の主電極領域と、
    該第１の主電極領域の上部に、前記第１の主電極領域と
    接して形成された、第１導電型の第１の半導体からなる
    柱状形状のチャンネル領域と、該チャンネル領域の上部
    に形成された、第２導電型の第２の主電極領域と、該第
    ２の主電極領域に接続されたビット線と、前記蓄積電極
    領域の側壁部を囲んだ容量絶縁膜と、該容量絶縁膜を囲
    んだプレート電極と、前記チャンネル領域の側壁部を囲
    んだゲート絶縁膜と、該ゲート絶縁膜を囲んだゲート電
    極と、該ゲート電極に接続されたワード線とを備えるＤ
    ＲＡＭであって、 少なくとも前記第１及び第２の主電極領域のいずれか
    は、前記第１の半導体よりも禁制帯幅の小さい第２の半
    導体からなる領域をその一部又は全部に具備し、前記第
    ２の半導体からなる領域は前記チャンネル領域と直接、
    接しているか、もしくは第２導電型の第１の半導体から
    なる領域を介して、前記チャンネル領域と接続されてい
    ることを特徴とする半導体装置。
  11. 【請求項１１】 第１導電型の第１の半導体又は絶縁体
    からなる領域を少なくともその最上層に有する支持基板
    と、その上部に形成された、第２導電型の第１の半導体
    からなるビット線領域と、該ビット線領域と導通し、そ
    の上部に形成された第１の主電極領域と、該第１の主電
    極領域の上部に形成された、第１導電型の第１の半導体
    からなる柱状形状のチャンネル領域と、該チャンネル領
    域の上部に形成された第２の主電極領域と、該第２の主
    電極領域に接続された蓄積容量部と、前記チャンネル領
    域側壁部の周囲を囲んだゲート絶縁膜と、該ゲート絶縁
    膜を囲んだゲート電極と、該ゲート電極に接続されたワ
    ード線とを備えるＤＲＡＭであって、 少なくとも前記第１及び第２の主電極領域のいずれか
    は、前記第１の半導体よりも禁制帯幅の小さい第２の半
    導体からなる領域を、その一部又は全部に具備し、前記
    第２の半導体からなる領域は、前記チャンネル領域と直
    接接しているか、もしくは第２導電型の第１の半導体か
    らなる領域を介して、前記チャンネル領域と接続されて
    いることを特徴とする半導体装置。
  12. 【請求項１２】 第１のトランジスタとキャパシタから
    なるユニットセルをマトリクス状に配置したセルアレイ
    部と、該セルアレイ部に接続された第２のトランジスタ
    を有する周辺回路とを含む集積回路であって、 前記第２のトランジスタのみが、ソース及びドレイン領
    域の少なくとも一方に、前記第２のトランジスタのチャ
    ンネル領域よりも禁制帯幅の小さい半導体からなる領域
    をその一部又は全部に具備することを特徴とする半導体
    装置。
  13. 【請求項１３】 複数の第１のトランジスタを具備する
    論理処理回路と該論理処理回路に接続された第２のトラ
    ンジスタを具備する入出力インターフェース回路とを含
    む集積回路であって、 前記第２のトランジスタのみが、ソース及びドレイン領
    域の少なくとも一方に、前記第２のトランジスタのチャ
    ンネル領域よりも禁制帯幅の小さい半導体からなる領域
    をその一部又は全部に具備することを特徴とする半導体
    装置。
  14. 【請求項１４】 絶縁体からなる領域を少なくともその
    最上層に有する基体と、該基体の上部に形成された第１
    導電型の単結晶シリコン膜とからなるＳＯＩ基板を形成
    する第１ステップと、 該ＳＯＩ基板上の単結晶シリコン膜の表面にゲート絶縁
    膜及びゲート電極を形成する第２ステップと、 該ゲート電極をマスクとして第２導電型不純物イオンを
    イオン注入する第３ステップと、 前記ゲート電極の両側に側壁絶縁膜を形成する第４ステ
    ップと、 前記ゲート電極及び前記側壁絶縁膜をマスクとしてＧｅ
    又はＳｎの少なくとも一方のイオンをイオン注入する第
    ５ステップとを含み、前記第５ステップにおいて、前記
    側壁絶縁膜の少なくとも一部を透過して単結晶シリコン
    膜にイオンが注入されるべく加速電圧を調整することを
    特徴とする半導体装置の製造方法。
  15. 【請求項１５】 前記第５ステップにおいて更に、前記
    ゲート電極及び前記ゲート絶縁膜を透過して前記単結晶
    シリコン膜にイオンが注入されるべく、加速電圧を調整
    してイオン注入を行うことを特徴とする請求項１４記載
    の半導体装置の製造方法。
  16. 【請求項１６】 絶縁体からなる領域を少なくともその
    最上層に有する基体と、該基体の上部に形成された第１
    導電型の単結晶シリコン膜とからなるＳＯＩ基板を形成
    する第１ステップと、 前記単結晶シリコン膜上にゲート絶縁膜及びゲート電極
    を形成する第２ステップと、 前記ゲート電極をマスクとして、Ｇｅ又はＳｎの少なく
    とも一方のイオン、及び第２導電型不純物イオンをイオ
    ン注入する第３ステップと、 該イオン注入後に所定の基板温度において熱処理を行う
    ことにより前記単結晶シリコン膜よりも禁制帯幅の小さ
    い狭バンドギャップ領域を前記ゲート電極の近傍に形成
    する第４ステップと、 前記狭バンドギャップ領域の上部に前記狭バンドギャッ
    プ領域に接して高融点金属を形成する第５ステップと、 第５ステップの後の熱処理により前記狭バンドギャップ
    領域の上部に高融点金属のシリサイド膜を形成する第６
    ステップとを含むことを特徴とする半導体装置の製造方
    法。
  17. 【請求項１７】 絶縁体からなる領域を少なくともその
    最上層に有する基体と、該基体の上部に形成された第１
    導電型の第１の単結晶シリコン膜とからなるＳＯＩ基板
    を形成する第１ステップと、 前記第１の単結晶シリコン膜の一部を選択的にエッチン
    グ除去し、前記第１の単結晶シリコン膜の上部に選択的
    にシリコンよりも禁制帯幅の小さい半導体からなる層を
    形成する第２ステップと、 全面に第２の単結晶シリコン膜を形成し、その表面を平
    坦化する第３ステップと、 前記第２の単結晶シリコン膜の上にゲート絶縁膜及びゲ
    ート電極を形成する第４ステップと、 該ゲート電極をマスクに一導電型不純物イオンを前記第
    ２の単結晶シリコン膜にイオン注入し、その後アニール
    する第５ステップとを含むことを特徴とする半導体装置
    の製造方法。
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