JP2003131945A - キャッシュメモリ装置 - Google Patents
キャッシュメモリ装置Info
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- JP2003131945A JP2003131945A JP2001327105A JP2001327105A JP2003131945A JP 2003131945 A JP2003131945 A JP 2003131945A JP 2001327105 A JP2001327105 A JP 2001327105A JP 2001327105 A JP2001327105 A JP 2001327105A JP 2003131945 A JP2003131945 A JP 2003131945A
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- memory
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0864—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using pseudo-associative means, e.g. set-associative or hashing
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1028—Power efficiency
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/50—Control mechanisms for virtual memory, cache or TLB
- G06F2212/502—Control mechanisms for virtual memory, cache or TLB using adaptive policy
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】セットアソシアティブ方式のキャッシュは、キ
ャッシュのヒット率が高いが、消費電力が大きいという
問題点がある。しかし、プロセッサが実行する処理の中
には、ヒット率を下げてでも消費電力を下げたい場合が
ある。通常のセットアソシアティブ方式のキャッシュで
は、このような要求には対応出来ない。 【解決手段】本発明ではモードレジスタを用意し、その
内容によりキャッシュのウェイ数を切り換える。セット
アソシアティブモードでは全てのウェイをアクセスし、
各ウェイのヒット判定結果を元に使用するウェイを決定
する。ダイレクトマップモードでは、キャッシュアクセ
スアドレスの一部を用いて使用するウェイを選択する。
ャッシュのヒット率が高いが、消費電力が大きいという
問題点がある。しかし、プロセッサが実行する処理の中
には、ヒット率を下げてでも消費電力を下げたい場合が
ある。通常のセットアソシアティブ方式のキャッシュで
は、このような要求には対応出来ない。 【解決手段】本発明ではモードレジスタを用意し、その
内容によりキャッシュのウェイ数を切り換える。セット
アソシアティブモードでは全てのウェイをアクセスし、
各ウェイのヒット判定結果を元に使用するウェイを決定
する。ダイレクトマップモードでは、キャッシュアクセ
スアドレスの一部を用いて使用するウェイを選択する。
Description
【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリ
を搭載したプロセッサに関するものである。
を搭載したプロセッサに関するものである。
【０００２】
【従来の技術】近年のプロセッサは、メモリアクセス性
能を向上させるために、外部メモリよりも高速にアクセ
ス可能なキャッシュメモリを搭載しているものが多い。
キャッシュメモリの制御方式には、ダイレクトマップ方
式とセットアソシアティブ方式がある。セットアソシア
ティブ方式は、キャッシュを複数のウェイに分割してア
クセスする方式であり、ダイレクトマップ方式に比べて
高いヒット率を実現することができる。しかし、複数の
ウェイを同時にアクセスするため、消費電力が増大して
しまうという欠点がある。この問題を解決するため、特
開２０００−２９８６１８号公報では、セットアソシア
ティブ方式のキャッシュの、いくつかのセットを使用禁
止にする機構を備えることで、プロセッサ動作中に動的
に消費電力を下げる方法が記載されている。
能を向上させるために、外部メモリよりも高速にアクセ
ス可能なキャッシュメモリを搭載しているものが多い。
キャッシュメモリの制御方式には、ダイレクトマップ方
式とセットアソシアティブ方式がある。セットアソシア
ティブ方式は、キャッシュを複数のウェイに分割してア
クセスする方式であり、ダイレクトマップ方式に比べて
高いヒット率を実現することができる。しかし、複数の
ウェイを同時にアクセスするため、消費電力が増大して
しまうという欠点がある。この問題を解決するため、特
開２０００−２９８６１８号公報では、セットアソシア
ティブ方式のキャッシュの、いくつかのセットを使用禁
止にする機構を備えることで、プロセッサ動作中に動的
に消費電力を下げる方法が記載されている。
【０００３】
【発明が解決しようとする課題】特開２０００−２９８
６１８号の手法では、いくつかのセットを使用禁止にす
ることによりキャッシュのウェイを減らしているため、
ウェイ数を削減した時には使用可能なキャッシュの総容
量も減ってしまう。このため、ウェイ数の減少および使
用可能なキャッシュの総容量の減少という二つの要因に
より、キャッシュのヒット率が大幅に低下してしまうと
いう問題がある。
６１８号の手法では、いくつかのセットを使用禁止にす
ることによりキャッシュのウェイを減らしているため、
ウェイ数を削減した時には使用可能なキャッシュの総容
量も減ってしまう。このため、ウェイ数の減少および使
用可能なキャッシュの総容量の減少という二つの要因に
より、キャッシュのヒット率が大幅に低下してしまうと
いう問題がある。
【０００４】本発明は、セットアソシアティブ方式のキ
ャッシュにおいて、使用可能なキャッシュの総容量を減
らすことなく使用するウェイ数を減らす手段を提供する
ことでこの問題を解決する。
ャッシュにおいて、使用可能なキャッシュの総容量を減
らすことなく使用するウェイ数を減らす手段を提供する
ことでこの問題を解決する。
【０００５】
【課題を解決するための手段】本発明ではモードレジス
タを用意し、その内容によりキャッシュのウェイ数を切
り換える。セットアソシアティブモードでは全てのウェ
イをアクセスし、各ウェイのヒット判定結果を元に使用
するウェイを決定する。ダイレクトマップモードでは、
キャッシュアクセスアドレスの一部を用いて使用するウ
ェイを選択することにより、使用可能なキャッシュの総
容量を減らすことなく、使用するウェイ数の削減を実現
する。
タを用意し、その内容によりキャッシュのウェイ数を切
り換える。セットアソシアティブモードでは全てのウェ
イをアクセスし、各ウェイのヒット判定結果を元に使用
するウェイを決定する。ダイレクトマップモードでは、
キャッシュアクセスアドレスの一部を用いて使用するウ
ェイを選択することにより、使用可能なキャッシュの総
容量を減らすことなく、使用するウェイ数の削減を実現
する。
【０００６】
【発明の実施の形態】本発明の実施例を図１〜７を用い
て説明する。この実施例は、本発明を２ウェイの命令キ
ャッシュに適用したものである。
て説明する。この実施例は、本発明を２ウェイの命令キ
ャッシュに適用したものである。
【０００７】図１は、本発明を用いたプロセッサのブロ
ック図である。プロセッサ９０００は、命令キャッシュ
ユニット１、演算器ユニット９００１、データキャッシ
ュユニット９００２、メモリ制御ユニット９００３から
構成されている。このうち、命令キャッシュユニット
１、データキャッシュユニット９００２、メモリ制御ユ
ニット９００３は、プロセッサ内部バス９００５により
接続されている。また、この図には記載されていない
が、プロセッサ９０００の外部に接続した周辺機器を制
御するための周辺機器制御ユニットをプロセッサ内部バ
ス９００５に接続し、演算器９００１から周辺機器を制
御することも可能である。
ック図である。プロセッサ９０００は、命令キャッシュ
ユニット１、演算器ユニット９００１、データキャッシ
ュユニット９００２、メモリ制御ユニット９００３から
構成されている。このうち、命令キャッシュユニット
１、データキャッシュユニット９００２、メモリ制御ユ
ニット９００３は、プロセッサ内部バス９００５により
接続されている。また、この図には記載されていない
が、プロセッサ９０００の外部に接続した周辺機器を制
御するための周辺機器制御ユニットをプロセッサ内部バ
ス９００５に接続し、演算器９００１から周辺機器を制
御することも可能である。
【０００８】命令キャッシュユニット１は、命令キャッ
シュおよびその制御回路から構成されている。演算器９
００１は、命令キャッシュユニット１から受け取った命
令に従って、演算処理やデータキャッシュユニット９０
０２に対するアクセスを行う。データキャッシュユニッ
ト９００２は、データキャッシュおよびその制御回路か
ら構成されている。メモリ制御ユニット９００３は、プ
ロセッサ内部バス９００５経由で送られてきたメモリア
クセス要求に従って、外部メモリ９００４をアクセスす
る。
シュおよびその制御回路から構成されている。演算器９
００１は、命令キャッシュユニット１から受け取った命
令に従って、演算処理やデータキャッシュユニット９０
０２に対するアクセスを行う。データキャッシュユニッ
ト９００２は、データキャッシュおよびその制御回路か
ら構成されている。メモリ制御ユニット９００３は、プ
ロセッサ内部バス９００５経由で送られてきたメモリア
クセス要求に従って、外部メモリ９００４をアクセスす
る。
【０００９】本実施例のプロセッサでは、命令のアドレ
ス空間は４ギガバイトであり、各命令のアドレスは３２
ビット幅のバイトアドレスで指定する。命令キャッシュ
の総容量は３２キロバイトであり、１６バイトの容量を
もつキャッシュライン単位で管理されている。各命令は
４バイト幅の固定長であり、１キャッシュライン当たり
４個の命令を格納することができる。
ス空間は４ギガバイトであり、各命令のアドレスは３２
ビット幅のバイトアドレスで指定する。命令キャッシュ
の総容量は３２キロバイトであり、１６バイトの容量を
もつキャッシュライン単位で管理されている。各命令は
４バイト幅の固定長であり、１キャッシュライン当たり
４個の命令を格納することができる。
【００１０】実行する命令が命令キャッシュユニット１
内の命令キャッシュに格納されている場合、すなわち命
令キャッシュがヒットしている場合には、演算器９００
１は命令キャッシュから命令を読み出して実行する。命
令キャッシュに必要な命令が格納されていない場合、す
なわち命令キャッシュがミスした場合には、外部メモリ
９００４から必要な命令を命令キャッシュへ転送する。
この動作をキャッシュフィルと呼ぶ。キャッシュフィル
を行っている間は、演算器９００１に対して必要な命令
を供給できないため、演算器９００１は命令の実行を停
止する。この転送が完了したあと、演算器９００１は命
令の実行を再開する。
内の命令キャッシュに格納されている場合、すなわち命
令キャッシュがヒットしている場合には、演算器９００
１は命令キャッシュから命令を読み出して実行する。命
令キャッシュに必要な命令が格納されていない場合、す
なわち命令キャッシュがミスした場合には、外部メモリ
９００４から必要な命令を命令キャッシュへ転送する。
この動作をキャッシュフィルと呼ぶ。キャッシュフィル
を行っている間は、演算器９００１に対して必要な命令
を供給できないため、演算器９００１は命令の実行を停
止する。この転送が完了したあと、演算器９００１は命
令の実行を再開する。
【００１１】命令キャッシュユニット１は、キャッシュ
制御回路２とキャッシュデータパス３から構成されてい
る。
制御回路２とキャッシュデータパス３から構成されてい
る。
【００１２】キャッシュ制御回路２の内部構成を図２に
示す。キャッシュ制御回路２は、制御信号生成回路２
３、アドレス生成回路２４、キャッシュ制御ステートマ
シン２１、ＬＲＵメモリ２０、モードレジスタ２２から
構成されている。
示す。キャッシュ制御回路２は、制御信号生成回路２
３、アドレス生成回路２４、キャッシュ制御ステートマ
シン２１、ＬＲＵメモリ２０、モードレジスタ２２から
構成されている。
【００１３】制御信号生成回路２３は、キャッシュデー
タパス３内にあるキャッシュを構成する各メモリ３０
ａ、３０ｂ、３１ａ、３１ｂに対する制御信号１００２
ａ−ｄ、１００３ａ−ｄ生成などを行う回路である。
タパス３内にあるキャッシュを構成する各メモリ３０
ａ、３０ｂ、３１ａ、３１ｂに対する制御信号１００２
ａ−ｄ、１００３ａ−ｄ生成などを行う回路である。
【００１４】アドレス生成回路２４は、キャッシュメモ
リをアクセスするためのアドレス１００４の生成などを
行う回路である。ここで生成されたアドレス１００４
は、キャッシュミス時に外部メモリをアクセスするため
のアドレスとしても使用される。キャッシュ制御ステー
トマシン２１は、内部にステートマシンを持ち、キャッ
シュミス時のキャッシュフィル動作などの制御を行う。
リをアクセスするためのアドレス１００４の生成などを
行う回路である。ここで生成されたアドレス１００４
は、キャッシュミス時に外部メモリをアクセスするため
のアドレスとしても使用される。キャッシュ制御ステー
トマシン２１は、内部にステートマシンを持ち、キャッ
シュミス時のキャッシュフィル動作などの制御を行う。
【００１５】ＬＲＵメモリ２０は１ビット幅×１０２４
エントリーのメモリであり、対応するキャッシュエント
リーにおいてどちらのウェイが最後に使用されたかを表
す情報を格納する。本キャッシュが２ウェイキャッシュ
として動作しているときには、キャッシュフィル時に上
書するウェイの決定にＬＲＵメモリ２０の内容を使用す
る。キャッシュフィル対象のエントリーに対応するＬＲ
Ｕメモリ２０の内容が０ならばウェイ０が最後に使用さ
れたウェイであり、ウェイ１が上書の対象となる。ＬＲ
Ｕメモリ２０の内容が１ならばウェイ１が最後に使用さ
れたエントリーであり、ウェイ０が上書の対象となる。
エントリーのメモリであり、対応するキャッシュエント
リーにおいてどちらのウェイが最後に使用されたかを表
す情報を格納する。本キャッシュが２ウェイキャッシュ
として動作しているときには、キャッシュフィル時に上
書するウェイの決定にＬＲＵメモリ２０の内容を使用す
る。キャッシュフィル対象のエントリーに対応するＬＲ
Ｕメモリ２０の内容が０ならばウェイ０が最後に使用さ
れたウェイであり、ウェイ１が上書の対象となる。ＬＲ
Ｕメモリ２０の内容が１ならばウェイ１が最後に使用さ
れたエントリーであり、ウェイ０が上書の対象となる。
【００１６】モードレジスタ２２は、キャッシュの動作
を指定する１ビットのレジスタである。レジスタ２２の
内容が０ならばダイレクトマップキャッシュモードであ
り、１ならば２ウェイキャッシュモードである。モード
レジスタ２２の内容は、モード信号１００１により他の
回路へ通知される。モードレジスタ２２は、プロセッサ
の命令によって、変更することが可能である。
を指定する１ビットのレジスタである。レジスタ２２の
内容が０ならばダイレクトマップキャッシュモードであ
り、１ならば２ウェイキャッシュモードである。モード
レジスタ２２の内容は、モード信号１００１により他の
回路へ通知される。モードレジスタ２２は、プロセッサ
の命令によって、変更することが可能である。
【００１７】キャッシュデータパス３の内部構成を図３
に示す。キャッシュデータパス３は、タグメモリ３０
ａ、３０ｂ、データメモリ３１ａ、３１ｂ、キャッシュ
のヒット判定を行うヒット判定回路３２、各ウェイから
読み出した命令を選択するためのセレクタ３３から構成
されている。
に示す。キャッシュデータパス３は、タグメモリ３０
ａ、３０ｂ、データメモリ３１ａ、３１ｂ、キャッシュ
のヒット判定を行うヒット判定回路３２、各ウェイから
読み出した命令を選択するためのセレクタ３３から構成
されている。
【００１８】タグメモリ３０ａ、３０ｂは、どちらも１
９ビット幅×１０２４エントリーのメモリであり、各エ
ントリーには１８ビットのタグアドレスと１ビットの有
効ビットが格納される。これらの値は、各ウェイのヒッ
ト判定に使用される。
９ビット幅×１０２４エントリーのメモリであり、各エ
ントリーには１８ビットのタグアドレスと１ビットの有
効ビットが格納される。これらの値は、各ウェイのヒッ
ト判定に使用される。
【００１９】データメモリ３１ａ、３１ｂは、どちらも
１２８ビット幅×１０２４エントリーのメモリであり、
各エントリーには４つの命令が格納される。メモリ一つ
あたりの容量は１６キロバイトとなり、これを２つ搭載
することで、キャッシュの総容量は３２キロバイトとな
る。
１２８ビット幅×１０２４エントリーのメモリであり、
各エントリーには４つの命令が格納される。メモリ一つ
あたりの容量は１６キロバイトとなり、これを２つ搭載
することで、キャッシュの総容量は３２キロバイトとな
る。
【００２０】メモリ３０ａ、３０ｂ、３１ａ、３１ｂに
は、アドレス端子、データ入力端子、データ出力端子、
チップセレクト端子、ライト端子、およびクロック端子
がある。クロックに関しては、図が煩雑になるのを避け
るため、図中には表記しない。またクロックの使用は一
般のプロセッサでも自明のことなので、以下の文章でも
特に必要が無い限り説明を省略する。メモリ３０ａ、３
０ｂ、３１ａ、３１ｂのアドレス端子には、キャッシュ
アクセスアドレス１００４のビット１３からビット４
（以下、キャッシュアクセスアドレス１００４［１３：
４］のように表現する）が接続される。ビット位置は、
数が大きいほうがＭＳＢ側（上位側）である。メモリ３
０のデータ入力端子には、キャッシュアクセスアドレス
１００４［３１：１４］および有効ビット書き込みデー
タ１００７が接続される。通常のキャッシュフィルの際
は、書き込む有効ビット１００７の値は常に１である。
キャッシュの無効化を行う際には、有効ビットへの書き
込みデータ１００７を０にする。
は、アドレス端子、データ入力端子、データ出力端子、
チップセレクト端子、ライト端子、およびクロック端子
がある。クロックに関しては、図が煩雑になるのを避け
るため、図中には表記しない。またクロックの使用は一
般のプロセッサでも自明のことなので、以下の文章でも
特に必要が無い限り説明を省略する。メモリ３０ａ、３
０ｂ、３１ａ、３１ｂのアドレス端子には、キャッシュ
アクセスアドレス１００４のビット１３からビット４
（以下、キャッシュアクセスアドレス１００４［１３：
４］のように表現する）が接続される。ビット位置は、
数が大きいほうがＭＳＢ側（上位側）である。メモリ３
０のデータ入力端子には、キャッシュアクセスアドレス
１００４［３１：１４］および有効ビット書き込みデー
タ１００７が接続される。通常のキャッシュフィルの際
は、書き込む有効ビット１００７の値は常に１である。
キャッシュの無効化を行う際には、有効ビットへの書き
込みデータ１００７を０にする。
【００２１】メモリの動作はクロックの立ち上がり時
の、チップセレクト端子およびライト端子の状態によっ
て決定される。この関係を図４に示す。チップセレクト
端子への入力信号が０の時には、メモリに対するアクセ
スは行われず、メモリの消費電力はほとんど０となる。
チップセレクト端子への入力信号が１の時には、ライト
端子への入力信号が１ならばメモリに対する書き込みが
行われる。０ならばメモリからの読み出しが実行され
る。各メモリのそれぞれの端子に接続される信号は、図
５のとおりである。
の、チップセレクト端子およびライト端子の状態によっ
て決定される。この関係を図４に示す。チップセレクト
端子への入力信号が０の時には、メモリに対するアクセ
スは行われず、メモリの消費電力はほとんど０となる。
チップセレクト端子への入力信号が１の時には、ライト
端子への入力信号が１ならばメモリに対する書き込みが
行われる。０ならばメモリからの読み出しが実行され
る。各メモリのそれぞれの端子に接続される信号は、図
５のとおりである。
【００２２】ヒット判定回路３２は、キャッシュアクセ
スアドレス１００４およびタグメモリ３０ａ、３０ｂか
ら読み出したタグアドレス２２００ａ、２２００ｂと有
効ビット２２０１ａ、２２０１ｂを用いてキャッシュの
ヒット判定を行う。ヒット判定回路３２は、２つのウェ
イヒット判定回路３４２ａ、３４２ｂ、フリップフロッ
プ３４１、ＯＲ回路３４３から構成される。フリップフ
ロップ３４１はメモリからの出力データが入力アドレス
よりも１クロック遅れて出てくるため、それらのタイミ
ングを合わせるために使用される。
スアドレス１００４およびタグメモリ３０ａ、３０ｂか
ら読み出したタグアドレス２２００ａ、２２００ｂと有
効ビット２２０１ａ、２２０１ｂを用いてキャッシュの
ヒット判定を行う。ヒット判定回路３２は、２つのウェ
イヒット判定回路３４２ａ、３４２ｂ、フリップフロッ
プ３４１、ＯＲ回路３４３から構成される。フリップフ
ロップ３４１はメモリからの出力データが入力アドレス
よりも１クロック遅れて出てくるため、それらのタイミ
ングを合わせるために使用される。
【００２３】ウェイヒット判定回路３４２ａ、３４２ｂ
は、キャッシュアクセスアドレス１００４をフリップフ
ロップ３４１で１クロック遅らせて作ったアドレス２１
００と、タグメモリ３０ａ、３０ｂの出力から、そのウ
ェイがヒットしたかどうかを判定する回路である（実行
する命令が、一方のウェイにすでに格納されている場
合、そのウェイがヒットしたと言う）。ウェイヒット判
定回路３４２ａ、３４２ｂには、キャッシュモード信号
１００１が入力され、これによってヒット判定の手法が
切り替えられる。一方のウェイがヒットしたとき、対応
するウェイヒット判定回路の出力は１となる。ウェイ０
またはウェイ１がヒットしたとき、命令キャッシュはヒ
ットしたことになる。命令キャッシュがヒットした場合
には、実行する命令はメモリ３１ａまたはメモリ３１ｂ
に格納されていることになる。ここで、ウェイ１のヒッ
ト信号２４００ｂが１すなわちウェイ１がヒットしてい
るならば、データメモリ３１ｂに実行する命令が入って
いることになる。逆に命令キャッシュがヒットしている
にもかかわらず、ウェイ１のヒット信号２４００ｂが０
すなわちウェイ１がヒットしていないならば、ウェイ０
に実行する命令が入っていることになる。そこで、ウェ
イ１のヒット信号２４００ｂによりセレクタ３３を制御
することにより、実行する命令を信号１２００へ出力す
ることが可能となる。信号１２００は演算器９００１へ
接続されている。
は、キャッシュアクセスアドレス１００４をフリップフ
ロップ３４１で１クロック遅らせて作ったアドレス２１
００と、タグメモリ３０ａ、３０ｂの出力から、そのウ
ェイがヒットしたかどうかを判定する回路である（実行
する命令が、一方のウェイにすでに格納されている場
合、そのウェイがヒットしたと言う）。ウェイヒット判
定回路３４２ａ、３４２ｂには、キャッシュモード信号
１００１が入力され、これによってヒット判定の手法が
切り替えられる。一方のウェイがヒットしたとき、対応
するウェイヒット判定回路の出力は１となる。ウェイ０
またはウェイ１がヒットしたとき、命令キャッシュはヒ
ットしたことになる。命令キャッシュがヒットした場合
には、実行する命令はメモリ３１ａまたはメモリ３１ｂ
に格納されていることになる。ここで、ウェイ１のヒッ
ト信号２４００ｂが１すなわちウェイ１がヒットしてい
るならば、データメモリ３１ｂに実行する命令が入って
いることになる。逆に命令キャッシュがヒットしている
にもかかわらず、ウェイ１のヒット信号２４００ｂが０
すなわちウェイ１がヒットしていないならば、ウェイ０
に実行する命令が入っていることになる。そこで、ウェ
イ１のヒット信号２４００ｂによりセレクタ３３を制御
することにより、実行する命令を信号１２００へ出力す
ることが可能となる。信号１２００は演算器９００１へ
接続されている。
【００２４】命令キャッシュがヒットしなかった場合に
は、キャッシュヒット信号１００５により、そのことが
キャッシュ制御ステートマシン２１へ通知され、キャッ
シュ制御ステートマシン２１はキャッシュのフィル処理
を開始する。
は、キャッシュヒット信号１００５により、そのことが
キャッシュ制御ステートマシン２１へ通知され、キャッ
シュ制御ステートマシン２１はキャッシュのフィル処理
を開始する。
【００２５】次に、ウェイヒット判定回路３４２ａの内
部構成を図６に示す。ウェイヒット判定回路３４２ｂの
内部も同じ構成である。比較器３４２０の出力２５００
は、入力２１００と入力２２００ａの値が全て等しい場
合にのみ１となり、１ビットでも等しくなければ０とな
る。比較器３４２２の出力２５０２は、入力２１００と
入力２２１０ａの値が等しければ１となり、等しくない
ときには０となる。ＯＲ回路３４２３の出力２５０３
は、入力２５０２または入力１００１が１ならば１とな
り、両者がともに０の場合にのみ０となる。ウェイヒッ
ト判定回路３４２ａの出力は信号２５００、信号２２０
１ａ、信号２５０３が全て１の場合のみ１すなわちウェ
イヒットとなる。
部構成を図６に示す。ウェイヒット判定回路３４２ｂの
内部も同じ構成である。比較器３４２０の出力２５００
は、入力２１００と入力２２００ａの値が全て等しい場
合にのみ１となり、１ビットでも等しくなければ０とな
る。比較器３４２２の出力２５０２は、入力２１００と
入力２２１０ａの値が等しければ１となり、等しくない
ときには０となる。ＯＲ回路３４２３の出力２５０３
は、入力２５０２または入力１００１が１ならば１とな
り、両者がともに０の場合にのみ０となる。ウェイヒッ
ト判定回路３４２ａの出力は信号２５００、信号２２０
１ａ、信号２５０３が全て１の場合のみ１すなわちウェ
イヒットとなる。
【００２６】次に各モードにおける動作を説明する。
【００２７】まず、モード信号が１の場合、すなわち２
ウェイキャッシュモード時の動作を説明する。
ウェイキャッシュモード時の動作を説明する。
【００２８】このモードでは、３２キロバイトのキャッ
シュが、１ウェイあたり１６キロバイトの容量を持つ２
ウェイキャッシュとして扱われる。プログラムを実行す
る際には、命令キャッシュから命令を読み出す必要があ
る。このシーケンスを以下に説明する。まず、アドレス
生成回路２４により、キャッシュアクセスアドレス１０
０４が生成され、キャッシュデータパス３へ送られる。
このとき、キャッシュアクセスアドレス１００４［１
４］は制御信号生成回路２３にも送られる。
シュが、１ウェイあたり１６キロバイトの容量を持つ２
ウェイキャッシュとして扱われる。プログラムを実行す
る際には、命令キャッシュから命令を読み出す必要があ
る。このシーケンスを以下に説明する。まず、アドレス
生成回路２４により、キャッシュアクセスアドレス１０
０４が生成され、キャッシュデータパス３へ送られる。
このとき、キャッシュアクセスアドレス１００４［１
４］は制御信号生成回路２３にも送られる。
【００２９】制御信号生成回路は、図７の表に従って動
作する。この表において、ＸはＤｏｎ‘ｔ ｃａｒｅを
示す。２ウェイキャッシュモードでリードアクセスを行
う際には、キャッシュアクセスアドレス１００４［１
４］の値にかかわらず、チップセレクト信号１００２
ａ、１００２ｂ、１００２ｃ、１００２ｄの全てが１に
なる。この結果、タグメモリ３０ａ、３０ｂおよびデー
タメモリ３１ａ、３１ｂの全てに対してリードアクセス
が行われる。リード対象となるエントリーはキャッシュ
アクセスアドレス１００４［１３：４］により指定され
る。
作する。この表において、ＸはＤｏｎ‘ｔ ｃａｒｅを
示す。２ウェイキャッシュモードでリードアクセスを行
う際には、キャッシュアクセスアドレス１００４［１
４］の値にかかわらず、チップセレクト信号１００２
ａ、１００２ｂ、１００２ｃ、１００２ｄの全てが１に
なる。この結果、タグメモリ３０ａ、３０ｂおよびデー
タメモリ３１ａ、３１ｂの全てに対してリードアクセス
が行われる。リード対象となるエントリーはキャッシュ
アクセスアドレス１００４［１３：４］により指定され
る。
【００３０】タグメモリ３０ａ、３０ｂからのリードデ
ータ２２００ａ、２２００ｂ、２２０１ａ、２２０１ｂ
はヒット判定回路３２へ送られる。このモードでは、キ
ャッシュモード信号１００１の値は１であるため、ＯＲ
回路３４２３の出力である信号２５０３の値は常に１と
なる。このため、キャッシュアクセスアドレス１００４
［３１：１４］を１クロック遅らせた信号２１００［３
１：１４］とタグメモリ３０ａから読み出したタグアド
レス２２００ａが等しく、かつ、タグメモリ３０ａから
読み出した有効信号２２０１ａが１であればウェイ０が
ヒットしたと判断される。同様に、信号２１００とタグ
アドレス２２００ｂが等しく、かつ、有効信号２２０１
ｂが１であればウェイ１がヒットしたと判断される。ウ
ェイ０またはウェイ１のどちらががヒットしていれば、
命令キャッシュはヒットしたことになる。ウェイ１のヒ
ット信号はセレクタ３３へ送られ、ウェイ１がヒットし
ていれば、ウェイ１のデータメモリ３１ｂの出力２２０
２ｂが命令キャッシュの出力１２００として演算器９０
０１へ送られる。ウェイ１がヒットしていなければ、ウ
ェイ０のデータメモリ３１ａの出力２２０２ａが命令キ
ャッシュの出力１２００として演算器９００１へ送られ
る。命令キャッシュがヒットしていれば、命令キャッシ
ュの出力１２００には、演算器９００１が実行すべき命
令が含まれていることになり、演算器９００１はこれを
実行する。命令キャッシュがヒットしていない場合に
は、キャッシュヒット信号１００５が０になり、キャッ
シュ制御ステートマシン２１は、命令キャッシュのフィ
ル処理を開始する。この処理では、プロセッサ内部バス
９００５を介してメモリ制御ユニット９００３に対し
て、外部メモリ９００４からの命令読み込み要求を発行
する。メモリ制御ユニット９００３は外部メモリ９００
４から読み込んだ命令をプロセッサ内部バス９００５を
介して命令キャッシュユニット１へ送る。命令キャッシ
ュユニット１では、送られてきた命令をデータメモリ３
１ａまたはデータメモリ３１ｂへ書き込む。この時にど
ちらのメモリに書き込むかは、図７の表に記載されてい
るように、ＬＲＵメモリ２０の内容によって決定され
る。
ータ２２００ａ、２２００ｂ、２２０１ａ、２２０１ｂ
はヒット判定回路３２へ送られる。このモードでは、キ
ャッシュモード信号１００１の値は１であるため、ＯＲ
回路３４２３の出力である信号２５０３の値は常に１と
なる。このため、キャッシュアクセスアドレス１００４
［３１：１４］を１クロック遅らせた信号２１００［３
１：１４］とタグメモリ３０ａから読み出したタグアド
レス２２００ａが等しく、かつ、タグメモリ３０ａから
読み出した有効信号２２０１ａが１であればウェイ０が
ヒットしたと判断される。同様に、信号２１００とタグ
アドレス２２００ｂが等しく、かつ、有効信号２２０１
ｂが１であればウェイ１がヒットしたと判断される。ウ
ェイ０またはウェイ１のどちらががヒットしていれば、
命令キャッシュはヒットしたことになる。ウェイ１のヒ
ット信号はセレクタ３３へ送られ、ウェイ１がヒットし
ていれば、ウェイ１のデータメモリ３１ｂの出力２２０
２ｂが命令キャッシュの出力１２００として演算器９０
０１へ送られる。ウェイ１がヒットしていなければ、ウ
ェイ０のデータメモリ３１ａの出力２２０２ａが命令キ
ャッシュの出力１２００として演算器９００１へ送られ
る。命令キャッシュがヒットしていれば、命令キャッシ
ュの出力１２００には、演算器９００１が実行すべき命
令が含まれていることになり、演算器９００１はこれを
実行する。命令キャッシュがヒットしていない場合に
は、キャッシュヒット信号１００５が０になり、キャッ
シュ制御ステートマシン２１は、命令キャッシュのフィ
ル処理を開始する。この処理では、プロセッサ内部バス
９００５を介してメモリ制御ユニット９００３に対し
て、外部メモリ９００４からの命令読み込み要求を発行
する。メモリ制御ユニット９００３は外部メモリ９００
４から読み込んだ命令をプロセッサ内部バス９００５を
介して命令キャッシュユニット１へ送る。命令キャッシ
ュユニット１では、送られてきた命令をデータメモリ３
１ａまたはデータメモリ３１ｂへ書き込む。この時にど
ちらのメモリに書き込むかは、図７の表に記載されてい
るように、ＬＲＵメモリ２０の内容によって決定され
る。
【００３１】次にモード信号が０の場合、すなわちダイ
レクトマップキャッシュモード時の動作を説明する このモードでは、３２キロバイトのキャッシュは、１ウ
ェイあたり３２キロバイトの容量を持つ１ウェイキャッ
シュすなわちダイレクトマップキャッシュとして扱われ
る。プログラムを実行する際には、命令キャッシュから
命令を読み出す必要がある。このシーケンスを以下に説
明する。まず、アドレス生成回路２４により、キャッシ
ュアクセスアドレス１００４が生成され、キャッシュデ
ータパス３へ送られる。このとき、キャッシュアクセス
アドレス１００４［１４］は制御信号生成回路２３にも
送られる。制御信号生成回路は、図７の表に従って動作
する。ダイレクトマップキャッシュモードでリードアク
セスを行う際には、キャッシュアクセスアドレス１００
４［１４］の値によって、１になるチップセレクト信号
が異なる。以下、キャッシュアクセスアドレス１００４
［１４］が０の時を例に動作を説明する。この場合、チ
ップセレクト信号１００２ａ、１００２ｃが１になるが
チップセレクト信号１００２ｂ、１００２ｄは０であ
る。この場合には、ウェイ０のタグメモリ３０ａとデー
タメモリ３１ａに対してのみリードアクセスが行われ
る。タグメモリ３０ｂとデータメモリ３１ｂはアクセス
しないため消費電力を抑えることができる。リード対象
となるエントリーは、キャッシュアクセスアドレス１０
０４［１３：４］により指定される。
レクトマップキャッシュモード時の動作を説明する このモードでは、３２キロバイトのキャッシュは、１ウ
ェイあたり３２キロバイトの容量を持つ１ウェイキャッ
シュすなわちダイレクトマップキャッシュとして扱われ
る。プログラムを実行する際には、命令キャッシュから
命令を読み出す必要がある。このシーケンスを以下に説
明する。まず、アドレス生成回路２４により、キャッシ
ュアクセスアドレス１００４が生成され、キャッシュデ
ータパス３へ送られる。このとき、キャッシュアクセス
アドレス１００４［１４］は制御信号生成回路２３にも
送られる。制御信号生成回路は、図７の表に従って動作
する。ダイレクトマップキャッシュモードでリードアク
セスを行う際には、キャッシュアクセスアドレス１００
４［１４］の値によって、１になるチップセレクト信号
が異なる。以下、キャッシュアクセスアドレス１００４
［１４］が０の時を例に動作を説明する。この場合、チ
ップセレクト信号１００２ａ、１００２ｃが１になるが
チップセレクト信号１００２ｂ、１００２ｄは０であ
る。この場合には、ウェイ０のタグメモリ３０ａとデー
タメモリ３１ａに対してのみリードアクセスが行われ
る。タグメモリ３０ｂとデータメモリ３１ｂはアクセス
しないため消費電力を抑えることができる。リード対象
となるエントリーは、キャッシュアクセスアドレス１０
０４［１３：４］により指定される。
【００３２】タグメモリ３０ａからのリードデータ２２
００ａ、２２０１ｂはヒット判定回路３２へ送られる。
このもーどでは、キャッシュモード信号１００１の値は
０であるため信号２５０３の値は比較器３４２２の出力
と等しくなる。比較器３４２２の入力２２１０ａ、ウェ
イ０側（２２１０ａ）では０にウェイ１側（２２１０
ｂ）では１に固定されている。この説明では、キャッシ
ュアクセスアドレス１００４［１４］が０の場合につい
て考えているので、ウェイ０側では比較器３４２２の出
力は１、ウェイ１側では比較器３４２２の出力は０とな
る。すなわちウェイ０側では、キャッシュアクセスアド
レス１００４［３１：１４］を１クロック遅らせた信号
２１００［３１：１４］とタグメモリ３０ａから読み出
したタグアドレス２２００ａが等しく、かつ、タグメモ
リ３０ａから読み出した有効信号２２０１ａが１であれ
ばウェイ０がヒットしたと判断される。しかし、ウェイ
１側では比較器３４２２の出力２５０３は０であるた
め、ウェイ１側は常にヒットしていないと判断される。
ウェイ１のヒット信号はセレクタ３３へ送られるが、そ
の値は０であるため、常にウェイ０のデータメモリ３１
ａの出力２２０２ａが命令キャッシュの出力１２００と
して演算器９００１へ送られる。命令キャッシュがヒッ
トしなかった場合には、２ウェイキャッシュモードと同
様に命令キャッシュのフィル処理を開始する。外部メモ
リ９００４から読み込んだ命令は、データメモリ３１ａ
またはデータメモリ３１ｂに書き込まれることになる
が、ここでは、キャッシュアクセスアドレス１００４
［１４］が０の場合について考えているので、図６の表
に従って、ウェイ０側のデータメモリ３１ａへ書き込ま
れる。
００ａ、２２０１ｂはヒット判定回路３２へ送られる。
このもーどでは、キャッシュモード信号１００１の値は
０であるため信号２５０３の値は比較器３４２２の出力
と等しくなる。比較器３４２２の入力２２１０ａ、ウェ
イ０側（２２１０ａ）では０にウェイ１側（２２１０
ｂ）では１に固定されている。この説明では、キャッシ
ュアクセスアドレス１００４［１４］が０の場合につい
て考えているので、ウェイ０側では比較器３４２２の出
力は１、ウェイ１側では比較器３４２２の出力は０とな
る。すなわちウェイ０側では、キャッシュアクセスアド
レス１００４［３１：１４］を１クロック遅らせた信号
２１００［３１：１４］とタグメモリ３０ａから読み出
したタグアドレス２２００ａが等しく、かつ、タグメモ
リ３０ａから読み出した有効信号２２０１ａが１であれ
ばウェイ０がヒットしたと判断される。しかし、ウェイ
１側では比較器３４２２の出力２５０３は０であるた
め、ウェイ１側は常にヒットしていないと判断される。
ウェイ１のヒット信号はセレクタ３３へ送られるが、そ
の値は０であるため、常にウェイ０のデータメモリ３１
ａの出力２２０２ａが命令キャッシュの出力１２００と
して演算器９００１へ送られる。命令キャッシュがヒッ
トしなかった場合には、２ウェイキャッシュモードと同
様に命令キャッシュのフィル処理を開始する。外部メモ
リ９００４から読み込んだ命令は、データメモリ３１ａ
またはデータメモリ３１ｂに書き込まれることになる
が、ここでは、キャッシュアクセスアドレス１００４
［１４］が０の場合について考えているので、図６の表
に従って、ウェイ０側のデータメモリ３１ａへ書き込ま
れる。
【００３３】以上、キャッシュアクセスアドレス１００
４［１４］が０の場合を例に説明したが、キャッシュア
クセスアドレス１００４［１４］が１の場合には、同様
の原理でウェイ１が使用されることになる。
４［１４］が０の場合を例に説明したが、キャッシュア
クセスアドレス１００４［１４］が１の場合には、同様
の原理でウェイ１が使用されることになる。
【００３４】このような構成にすることで、プログラム
実行中にモードレジスタ２２の値を変更することによ
り、動的にダイレクトマップモードと２ウェイモードを
切り替えることが可能となる。モードレジスタ２２の変
更は、モードレジスタ変更命令をプロセッサ９０００の
命令セットに追加し、その命令を実行することでも実現
可能である。また、本実施例の方式でキャッシュを制御
すれば、モードレジスタ２２変更時にキャッシュの初期
化を行わなくとも、正しく動作させることが可能とな
る。
実行中にモードレジスタ２２の値を変更することによ
り、動的にダイレクトマップモードと２ウェイモードを
切り替えることが可能となる。モードレジスタ２２の変
更は、モードレジスタ変更命令をプロセッサ９０００の
命令セットに追加し、その命令を実行することでも実現
可能である。また、本実施例の方式でキャッシュを制御
すれば、モードレジスタ２２変更時にキャッシュの初期
化を行わなくとも、正しく動作させることが可能とな
る。
【００３５】また、本実施例ではダイレクトマップ（１
ウェイ）と２ウェイの切り換えについて説明したが、本
発明はこの組み合わせに限定されるものではない。ダイ
レクトマップと４ウェイや２ウェイと４ウェイなどいろ
いろな組み合わせを実現することが可能である。
ウェイ）と２ウェイの切り換えについて説明したが、本
発明はこの組み合わせに限定されるものではない。ダイ
レクトマップと４ウェイや２ウェイと４ウェイなどいろ
いろな組み合わせを実現することが可能である。
【００３６】本発明の他の実施例を図８を用いて説明す
る。本実施例ではウェイ１のウェイヒット判定回路３４
２ｂとセレクタ３３の間にセレクタ３５０が付加されて
いる。モード信号１００１は、セレクタ３５０のセレク
ト信号として使用され、モード信号１００１が０すなわ
ちダイレクトマップモードならば、キャッシュアクセス
アドレス１００４［１４］を１クロック遅らせた信号２
１００［１４］が信号２６００へ出力される。モード信
号１００１が１すなわち２ウェイモードならば、信号２
４００ｂの内容が信号２６００へ出力される。
る。本実施例ではウェイ１のウェイヒット判定回路３４
２ｂとセレクタ３３の間にセレクタ３５０が付加されて
いる。モード信号１００１は、セレクタ３５０のセレク
ト信号として使用され、モード信号１００１が０すなわ
ちダイレクトマップモードならば、キャッシュアクセス
アドレス１００４［１４］を１クロック遅らせた信号２
１００［１４］が信号２６００へ出力される。モード信
号１００１が１すなわち２ウェイモードならば、信号２
４００ｂの内容が信号２６００へ出力される。
【００３７】２ウェイキャッシュモードでは、ウェイ１
のヒット判定結果２４００ｂを用いてセレクタ３３を切
り替えるため、タグメモリ３０ｂを起点とするパスがタ
イミング的に厳しいパスになることがある。このパスが
チップ内の最悪パスである場合には、このパスの動作速
度により、チップの最大動作周波数が制限されてしま
う。しかし、モードをダイレクトマップモードにする
と、セレクタ３３の切り換え信号２６００の値はウェイ
１のヒット判定結果２４００ｂに依存しなくなるため、
セレクタ３３の切り換え信号２６００を生成するパスの
動作速度は、２ウェイモード時に比べて改善できる。こ
の場合、ダイレクトマップモードでは２ウェイキャッシ
ュモードよりもチップの最大動作周波数を高くすること
が可能となる。チップの動作周波数を変えない場合に
は、ダイレクトマップモードでは２ウェイキャッシュモ
ードよりも低い電源電圧で動作させることが可能とな
る。
のヒット判定結果２４００ｂを用いてセレクタ３３を切
り替えるため、タグメモリ３０ｂを起点とするパスがタ
イミング的に厳しいパスになることがある。このパスが
チップ内の最悪パスである場合には、このパスの動作速
度により、チップの最大動作周波数が制限されてしま
う。しかし、モードをダイレクトマップモードにする
と、セレクタ３３の切り換え信号２６００の値はウェイ
１のヒット判定結果２４００ｂに依存しなくなるため、
セレクタ３３の切り換え信号２６００を生成するパスの
動作速度は、２ウェイモード時に比べて改善できる。こ
の場合、ダイレクトマップモードでは２ウェイキャッシ
ュモードよりもチップの最大動作周波数を高くすること
が可能となる。チップの動作周波数を変えない場合に
は、ダイレクトマップモードでは２ウェイキャッシュモ
ードよりも低い電源電圧で動作させることが可能とな
る。
【００３８】
【発明の効果】本発明を使用することにより、プログラ
ム実行中に使用可能なキャッシュの総容量を変えること
なく、キャッシュのウェイ数を変更することが可能とな
る。ウェイ数を減らした場合には、キャッシュのヒット
率は低下するものの、同時にアクセスするメモリ数が減
るため消費電力を削減することができる。また、ウェイ
数を減らしても使用可能なキャッシュの総容量は減らな
いため、ヒット率低下を小さく抑えることができる。
ム実行中に使用可能なキャッシュの総容量を変えること
なく、キャッシュのウェイ数を変更することが可能とな
る。ウェイ数を減らした場合には、キャッシュのヒット
率は低下するものの、同時にアクセスするメモリ数が減
るため消費電力を削減することができる。また、ウェイ
数を減らしても使用可能なキャッシュの総容量は減らな
いため、ヒット率低下を小さく抑えることができる。
【００３９】このようにプログラム実行中に、キャッシ
ュのウェイ数を変更することで、プログラムの処理性能
と消費電力のトレードオフをより最適値に近づけること
が可能となる。
ュのウェイ数を変更することで、プログラムの処理性能
と消費電力のトレードオフをより最適値に近づけること
が可能となる。
【図１】本発明を使用したプロセッサのブロック図の一
例。
例。
【図２】キャッシュ制御回路の構成例。
【図３】キャッシュデータパスの構成例。
【図４】メモリの動作を示す表。
【図５】各メモリに接続される信号の対応を示す表。
【図６】ウェイヒット判定回路の構成例。
【図７】各メモリに対する制御信号の生成方法を示した
表。
表。
【図８】キャッシュデータパスの別の構成例。
１…命令キャッシュユニット、２…キャッシュ制御回
路、３…キャッシュデータパス、２０…ＬＲＵメモリ、
２１…キャッシュ制御ステートマシン、２２…モードレ
ジスタ、２３…制御信号生成回路、２４…アドレス生成
回路、３０ａ…タグメモリ（ウェイ０）、３０ｂ…タグ
メモリ（ウェイ１）、３１ａ…データメモリ（ウェイ
０）、３１ｂ…データメモリ（ウェイ１）、３２…ヒッ
ト判定回路、３３…セレクタ、３４１…フリップフロッ
プ、３４２ａ…ウェイヒット判定回路（ウェイ０）、３
４２ｂ…ウェイヒット判定回路（ウェイ１）、３４３…
ＯＲ回路、３５０…セレクタ、３４２０…比較器、３４
２２…比較器、３４２３…ＯＲ回路、３４２３…ＡＮＤ
回路、１００１…モード信号、１００２ａ…チップセレ
クト信号（ウェイ０のタグメモリ用）、１００２ｂ…チ
ップセレクト信号（ウェイ１のタグメモリ用）、１００
２ｃ…チップセレクト信号（ウェイ０のデータメモリ
用）、１００２ｄ…チップセレクト信号（ウェイ１のデ
ータメモリ用）、１００３ａ…ライト信号（ウェイ０の
タグメモリ用）、１００３ｂ…ライト信号（ウェイ１の
タグメモリ用）、１００３ｃ…ライト信号（ウェイ０の
データメモリ用）、１００３ｄ…ライト信号（ウェイ１
のデータメモリ用）、１００４…キャッシュアクセスア
ドレス、１００５…キャッシュヒット信号、１００７…
有効ビット書き込みデータ、９０００…プロセッサ、９
００１…演算器、９００２…データキャッシュユニッ
ト、９００３…メモリ制御ユニット…９００４、外部メ
モリ、９００５…プロセッサ内部バス。
路、３…キャッシュデータパス、２０…ＬＲＵメモリ、
２１…キャッシュ制御ステートマシン、２２…モードレ
ジスタ、２３…制御信号生成回路、２４…アドレス生成
回路、３０ａ…タグメモリ（ウェイ０）、３０ｂ…タグ
メモリ（ウェイ１）、３１ａ…データメモリ（ウェイ
０）、３１ｂ…データメモリ（ウェイ１）、３２…ヒッ
ト判定回路、３３…セレクタ、３４１…フリップフロッ
プ、３４２ａ…ウェイヒット判定回路（ウェイ０）、３
４２ｂ…ウェイヒット判定回路（ウェイ１）、３４３…
ＯＲ回路、３５０…セレクタ、３４２０…比較器、３４
２２…比較器、３４２３…ＯＲ回路、３４２３…ＡＮＤ
回路、１００１…モード信号、１００２ａ…チップセレ
クト信号（ウェイ０のタグメモリ用）、１００２ｂ…チ
ップセレクト信号（ウェイ１のタグメモリ用）、１００
２ｃ…チップセレクト信号（ウェイ０のデータメモリ
用）、１００２ｄ…チップセレクト信号（ウェイ１のデ
ータメモリ用）、１００３ａ…ライト信号（ウェイ０の
タグメモリ用）、１００３ｂ…ライト信号（ウェイ１の
タグメモリ用）、１００３ｃ…ライト信号（ウェイ０の
データメモリ用）、１００３ｄ…ライト信号（ウェイ１
のデータメモリ用）、１００４…キャッシュアクセスア
ドレス、１００５…キャッシュヒット信号、１００７…
有効ビット書き込みデータ、９０００…プロセッサ、９
００１…演算器、９００２…データキャッシュユニッ
ト、９００３…メモリ制御ユニット…９００４、外部メ
モリ、９００５…プロセッサ内部バス。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 西岡 清和
神奈川県川崎市麻生区王禅寺1099番地 株
式会社日立製作所システム開発研究所内
Ｆターム(参考） 5B005 JJ21 MM01 NN31 TT02 UU41
Claims (13)
- 【請求項１】 複数のウェイから構成されるセットアソ
シアティブ方式のキャッシュにおいて、通常のセットア
ソシアティブ方式のキャッシュとして動作するモードの
他に、キャッシュに対するアクセスアドレスの一部を用
いてアクセス対象のウェイを指定するモードを設けたこ
とを特徴とするキャッシュメモリ装置。 - 【請求項２】 キャッシュに対するアクセスアドレスの
一部を用いてアクセス対象のウェイを指定するモードで
は、アクセス対象とならないウェイのメモリを通常のメ
モリアクセスを行った場合よりも消費電力が少なくなる
方法で動作させることを特徴とした請求項１記載のキャ
ッシュメモリ装置。 - 【請求項３】 請求項１記載の２つのモードのどちらを
使用するかを指定するための情報を格納する記憶領域を
搭載したことを特徴としたキャッシュメモリ装置。 - 【請求項４】 キャッシュに対するアクセスアドレスの
一部を用いてアクセス対象のウェイを指定するモードに
おいて、アクセス対象に指定されるウェイの数が１個で
あることを特徴とした請求項１記載のキャッシュメモリ
装置。 - 【請求項５】 キャッシュに対するアクセスアドレスの
一部を用いてアクセス対象のウェイを指定するモードに
おいて、アクセス対象に指定されるウェイの数が２個以
上であることを特徴とした請求項１記載のキャッシュメ
モリ装置。 - 【請求項６】 キャッシュに対するアクセスアドレスの
一部を用いてアクセス対象のウェイを指定するモードで
は、通常のセットアソシアティブ方式のキャッシュとし
て動作するモードよりもプロセッサの動作周波数を高く
設定できることを特徴とした請求項１記載のキャッシュ
メモリ装置。 - 【請求項７】 キャッシュに対するアクセスアドレスの
一部を用いてアクセス対象のウェイを指定するモードで
は、通常のセットアソシアティブ方式のキャッシュとし
て動作するモードよりもプロセッサの動作電圧を低く設
定できることを特徴とした請求項１記載のキャッシュメ
モリ装置。 - 【請求項８】 請求項１記載の２つのモードをプログラ
ム実行中に動的に切り替えられることを特徴としたキャ
ッシュメモリ装置。 - 【請求項９】 請求項１記載の２つのモードをプログラ
ム実行中に動的に切り替える時に、キャッシュを初期化
する必要がないことを特徴とした請求項８記載のキャッ
シュメモリ装置。 - 【請求項１０】 請求項１から９記載のキャッシュメモ
リ装置を搭載したプロセッサ。 - 【請求項１１】 請求項３記載の記憶領域を変更するた
めの命令を備えたプロセッサ。 - 【請求項１２】 請求項３記載の記憶領域を変更する処
理を含んだプログラム。 - 【請求項１３】 請求項１０から１１記載のプロセッサ
を搭載した情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001327105A JP2003131945A (ja) | 2001-10-25 | 2001-10-25 | キャッシュメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001327105A JP2003131945A (ja) | 2001-10-25 | 2001-10-25 | キャッシュメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003131945A true JP2003131945A (ja) | 2003-05-09 |
Family
ID=19143374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001327105A Pending JP2003131945A (ja) | 2001-10-25 | 2001-10-25 | キャッシュメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003131945A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008530648A (ja) * | 2005-02-07 | 2008-08-07 | エヌエックスピー ビー ヴィ | データ処理システムおよびキャッシュ取り替え方法 |
| US7437513B2 (en) | 2004-04-30 | 2008-10-14 | Nec Corporation | Cache memory with the number of operated ways being changed according to access pattern |
| JP2009503700A (ja) * | 2005-07-29 | 2009-01-29 | クゥアルコム・インコーポレイテッド | 可変長命令の固定数を持つ命令キャッシュ |
| JP2009505306A (ja) * | 2005-08-22 | 2009-02-05 | インテル・コーポレーション | 電力削減のための動的メモリサイジング |
| JP2016122474A (ja) * | 2016-04-05 | 2016-07-07 | ルネサスエレクトロニクス株式会社 | データ処理装置 |
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