JP2000267932A - タグアドレス比較装置 - Google Patents

Abstract

(57)【要約】 【課題】 タグアドレス比較装置において、一部のタグ
アドレスの入力更新を行わないことによってタグメモリ
比較時およびタグアドレス記憶領域の読み書きに要する
消費電力を削減する。 【解決手段】 複数の部分より構成されるタグアドレス
の入力タイミングを部分的に規定するタグアドレス入力
制御手段のタグ比較イネーブルビットに基づき、入力さ
れるタグアドレスと前記エントリ中のタグアドレスと比
較し、エントリ検索手段１２、１０５により、入力され
るタグアドレスに対し、このタグアドレスと一致するタ
グアドレスを含み、前記有効ビットがアクティブな場合
にエントリを検索するよう構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メインメモリ内の
命令やデータの一時的格納装置であるキャッシュ装置に
関する。特に、タグ比較イネーブルビットに応じて中央
処理装置より入力されるタグアドレスの入力タイミング
を部分的に制御されたタグアドレスとキャッシュエント
リに設定されたタグアドレスを比較する、タグアドレス
比較装置に関する。

【０００２】

【従来の技術】最近は、メモリアクセスのボトルネック
を解消するために、キャッシュメモリをチップ上に搭載
するマイクロプロセッサが主流になってきている。特
に、コンピュータのメインメモリ容量の限界に対処して
プログラミング上の負荷を軽減する技術として仮想記憶
方式が広く採用されている。仮想記憶はオペレーティン
グシステム等によりメインメモリとハードディスク等の
補助メモリにおいてメモリ容量を補充するように制御し
て容量の大きな仮想メモリを形成することで、大容量の
メインメモリを論理上実現するものである。また、仮想
記憶を採用するとプログラムの稼動時点に必要なデータ
だけをメインメモリにおくことができるので、複数のプ
ログラム間でメモリを効率よく共有することも可能とな
る。仮想記憶では、仮想メモリ中のアドレスを示す仮想
アドレスを、実際のメインメモリ中のアドレスを示す物
理アドレスに変換するアドレス変換が必要になる。一般
に仮想アドレスは仮想ページ番号とページ内オフセット
に分割され、物理アドレスも物理ページ番号とページ内
オフセットに分割される。そして、アドレス変換におい
ては、仮想ページ番号と物理ページ番号を対応付けて記
憶するページテーブルを設けておき、このページテーブ
ルを参照し要求された仮想アドレスから物理ページ番号
を抽出することで物理アドレスへと変換する。なお仮想
アドレスと物理アドレスのページ内オフセットは同じで
あるので、物理ページ番号へ所定のページ内オフセット
を連結することで物理アドレスが生成される。ところ
で、このページテーブルは非常に大きいのでメインメモ
リに格納する必要がある。したがって、中央処理装置か
らメインメモリへのアクセス要求がある度に、ページテ
ーブルへのアクセスと実際のデータへのアクセスとの２
回のアクセスをメインメモリに行うことになり処理時間
の遅延を生じる。このような処理時間の遅延を改善する
ために、近年、ページテーブルの他に、さらにアドレス
変換バッファ（以下「ＴＬＢ」という。）を設けること
が行われる。ＴＬＢはページテーブルのうち、使用頻度
が高い仮想ページ番号と物理ページ番号との対応を記憶
したアドレス変換専用のキャッシュメモリである。ＴＬ
Ｂが設けられている場合、中央処理装置から、メインメ
モリへのアクセスがあるとまずＴＬＢが最初に検索さ
れ、入力された仮想アドレスのページ番号がＴＬＢのエ
ントリにある場合は、この仮想アドレスに対応する物理
アドレスに高速に変換することができる。ここで求める
仮想アドレスがない場合に、メインメモリ等にあるペー
ジテーブルが検索される。ＴＬＢの記憶内容を適切に定
め、ＴＬＢのヒット率を高めることでメインメモリへの
アクセスの効率化を図ることができる。しかし、このＴ
ＬＢもプロセッサの性能が向上するとともに、メモリア
クセスのボトルネックを解消するために、エントリ数を
３２から６４エントリもつものが主流になってきてい
る。ＴＬＢは一般的にフルアソシアティブの連想メモリ
が用いられるため、チップの面積占有率も年々増えつづ
け、チップの消費電力においてはオンチップキャッシュ
全体で消費される電力がチップの消費電力の約３０％を
占める等により、チップサイズの小型化および低消費電
力化の必要性が生じている。たとえば（文献：日立ＳＨ
マイコン仕様書から）、日立のＳＨシリーズでは、キャ
ッシュメモリの構成として、セット・アソシアティブ方
式を採用しており、消費電力を削減する方法として、低
消費電力モードに設定されると、動作させるキャッシュ
のウェイ数を減らし、ダイレクト・マップ方式と同様の
動作をするようになる。このような低消費電力モードで
は、キャッシュの容量が減り、連想度も下がるため、ミ
ス率は増加し、性能は低下するが、消費電力は削減する
ことができる。

【０００３】

【発明が解決しようとする課題】しかしながら、上記低
消費電力モードのように、消費電力を下げるために動作
するキャッシュの容量を削減する方法では、キャッシュ
ミス率が上昇するので、外部メモリへのアクセスが増加
し、さらに性能低下による実行時間の増加によって、結
果的に消費電力量が増加する可能性がある。アドレス変
換バッファについても同様のことが言える。消費電力を
下げるために動作するアドレス変換バッファのエントリ
数を削減すると、アドレス変換バッファのミス率が上昇
するため、メインメモリへのアクセスが増加し、さらに
性能低下による実行時間の増加によって結果的に消費電
力量が増加する可能性がある。本発明の目的は、アドレ
ス変換バッファを含むキャッシュにおいて、キャッシュ
エントリをそのまま使用し、キャッシュのミス率を下げ
ることなく、タグアドレス比較の際に、入力されるタグ
アドレスを部分的に変化させず、またタグアドレス比較
器の稼動範囲を削減することにより、一般に使われてい
るキャッシュと比べて入力されるタグアドレスの読み書
き、および比較動作に必要な消費電力を削減するタグア
ドレス比較装置を提供することである。

【０００４】

【課題を解決するための手段】上記課題を解決するため
に請求項１に記載のタグアドレス比較装置では、タグア
ドレスごとにデータを対応付けて記録した複数のエント
リを記憶するエントリ記憶手段と、前記第1タグアドレ
スに対して、中央処理装置より入力されるタグアドレス
を記憶するタグアドレス記憶手段と、前記タグアドレス
記憶手段において、中央処理装置からのタグアドレス入
力タイミングを部分的に制御するタグアドレス入力制御
手段と、前記第２タグアドレスと前記エントリ記憶手段
により記憶された前記第１タグアドレスとを比較するタ
グアドレス比較手段によって、タグアドレス比較器無稼
動領域の生成と、部分的に常に一定の値を保持している
第２タグアドレス記憶領域の一部分に対して、信号の変
化を最小限に押さえることによって、消費電力が最小に
なるような構造を持ち、常にヒット信号を出すように構
成され、前記中央処理装置より入力されるタグアドレス
に対し、このタグアドレスと一致するエントリを前記エ
ントリ記憶手段より検索するエントリ検索手段とを有し
ている。請求項２に記載のタグアドレス比較装置では、
前記タグアドレス入力制御手段を前記タグアドレス記憶
領域に設け、前記タグアドレス入力制御手段が複数ビッ
トより構成されるタグ比較イネーブルビットを用いてい
る。請求項３に記載のタグアドレス比較装置では、請求
項１又は２に記載のタグアドレス比較装置に加えて、プ
ログラムにより比較の必要がないと設定されたタグアド
レスの比較器無稼動領域に対して、プログラムが正しく
“０”の値を使用しているかを判断するタグ期待値判定
手段を有している。また、請求項４に記載のタグアドレ
ス比較装置では、請求項２に記載のタグ比較イネーブル
ビットにより、比較器無稼動領域と設定された第２タグ
アドレスに対して対応する第１タグアドレスのエントリ
のみを物理的に実装する。請求項５に記載のタグアドレ
ス比較装置では、請求項３に記載のタグアドレス比較装
置において、タグ期待値判定手段により比較器無稼動領
域と設定された第２タグアドレスに対して対応する第１
タグアドレスのエントリのみを物理的に実装する。

【０００５】

【発明の実施の形態】以下に本発明の実施形態について
図面を参照しながら説明する。

【０００６】図１に本実施の形態に係るタグアドレス比
較装置を含むＴＬＢ１の構成を表すブロック図を示す。
ＴＬＢ１は中央処理装置３を形成するパーケージ内に設
けられ、中央処理装置３と高速でアクセスできるメモリ
素子により構成されており、オペレーティングソフトウ
ェアおよび制御回路により制御される。また、ＴＬＢ１
は現在実行中のプロセスのプロセス識別子ＰＩＤｃを記
憶する制御レジスタ２と接続されている。制御レジスタ
２は中央処理装置３が実行プロセスを切り替える毎に書
きかえられる。これらの装置は一般的なコンピュータシ
ステムに組み込まれる。ＴＬＢ１は、仮想ページ番号と
物理ページ番号とを対応付けて記憶している複数のエン
トリｅ１、ｅ２、ｅ３、・・・ｅ３２を記憶している。
各エントリ記憶部は仮想ページ番号等を記憶したタグ部
１０と、これに対応する物理ページ番号等を記憶するデ
ータ部１４に分けられる。また、全エントリ記憶部のデ
ータ部１４はＴＬＢ１のデータアレイ部１ｂにまとめら
れている。タグ部１０は仮想ページ番号記憶領域１０
１、プロセス識別子記憶領域１０２、グローバルビット
記憶領域１０３、有効ビット記憶領域１０４により構成
され、それぞれの記憶領域に仮想ページ番号ＶＰＮ、プ
ロセス識別子ＰＩＤ、グローバルビットＧ、有効ビット
Ｖが記憶される。またタグ部１０に記憶されている各仮
想ページ番号に対して比較対象となる仮想アドレス入力
部１１は、中央処理装置３より入力される仮想ページ番
号Ｘとオフセットからなる仮想アドレスを記憶する仮想
アドレス記憶領域１１２と入力する中央処理装置から出
力される仮想ページ番号を前記仮想ページ番号記憶領域
Ｘに入力するかどうかを規定するタグ比較イネーブルビ
ットＴＥを記憶するタグ比較イネーブルビット記憶領域
１１１により構成される。

【０００７】ここでは、タグ比較イネーブルビットＴＥ
は４ビットの情報を用い、中央処理装置より入力される
仮想アドレスのページ番号に対して一対の記憶領域のみ
をもつ。

【０００８】また、プロセス識別子として複数ビットの
情報を用い特定のプロセスを表す。グローバルビットは
前記プロセス識別子の比較および無比較を規定する比較
情報となる。有効ビットＶは、プログラムで中央処理装
置３がリセットされたときに、エントリ中の物理ページ
番号と仮想ページ番号が対応しなくなるような場合等を
考慮して設けられるものであり、有効ビットＶがアクテ
ィブであれば現在のエントリ中の物理ページ番号が仮想
ページ番号に正しく対応していることを示し、インアク
ティブの場合は両者が適切な対応をしていないことを示
す。タグ比較イネーブルビット１１１は、中央処理装置
３から要求される仮想アドレスＸの一部を構成する仮想
ページ番号記憶領域Ｘの入力タイミングを制御する入力
制御情報となる。また、タグ比較イネーブルビット１１
１に応じて中央処理装置３より入力された仮想ページ番
号ｖｐｎと仮想ページ番号ＶＰＮとを比較する仮想ペー
ジ番号比較手段としての仮想ページ番号比較器１２と、
前記制御レジスタ２から送られる現在進行中のプロセス
のプロセス識別子ＰＩＤｃとプロセス識別子記憶領域１
０２に記憶されているプロセス識別子ＰＩＤとをグロー
バルビットＧの値に応じて比較するプロセス比較手段と
してのプロセス識別子比較器１３が設けられている。そ
してこの仮想ページ番号比較器１２の出力値とプロセス
識別子比較器１３の出力値および有効ビット記憶領域１
０４に記憶された有効ビットＶの値はＡＮＤゲート１０
５により論理積がとられる。第１比較器１２および第２
比較器１３の比較結果が一致しさらに有効ビットがアク
ティブの場合、つまり適正な仮想ページ番号が存在する
場合のみこのＡＮＤゲート１０５から信号値“１”が出
力される。また、この仮想ページ番号比較器１２および
ＡＮＤゲート１０５によりエントリ検索手段が構成され
る。ＡＮＤゲート１０５の出力値はデータ部１４に送ら
れるとともにＯＲゲート１５に送られ、このＯＲゲート
１５ですべてのＡＮＤゲート１０５の出力値に対する論
理和がとられる。このＯＲゲート１５の出力信号値
“１”はヒット信号として、出力信号値“０”はミス信
号として中央処理装置３へ出力される。データ部１４は
物理ページ番号記憶領域１４１、ページ属性記憶領域１
４２により構成され、それぞれの記憶領域に物理ページ
番号ＰＰＮおよびページ保護ビットＰＲ、ダーティービ
ットＤ、ページ有効ビットＰＶ等のページ属性情報を記
憶している。データ部１４では、ＡＮＤゲート１０５か
ら出力値“１”が送られてきた場合は、物理ページ番号
記憶領域１４１に記憶されている物理ページ番号ＰＰＮ
を出力する。出力された物理ページ番号ＰＰＮは、ペー
ジ内オフセットに連結されて物理アドレスＹとして中央
処理装置３へ送られる。

【０００９】図２に仮想ページ番号比較器１２の構成を
表すブロック図を示す。仮想ページ番号比較器は、中央
処理装置より入力される仮想ページ番号Ｘと、各エント
リの仮想ページ番号１０１に対して各ビット毎に各比較
器に入力され、各タグ比較器の出力を入力とするＡＮＤ
ゲート１２３より構成される。

【００１０】さらに、図３には一般的なコンピュータシ
ステムで使われている、仮想ページ番号記憶領域Ｘの構
成を表すブロック図を示す。中央処理装置３から入力さ
れる仮想ページ番号Ｘをクロック３０１とラッチイネー
ブル信号３０２の信号の論理積を出力とする信号３０３
によって入力タイミングを制御され、仮想ページ番号記
憶領域Ｘに記憶される。しかし、本発明においては、一
般的なコンピュータシステムに利用される図３の仮想ペ
ージ番号記憶領域Ｘとは異なり、タグ比較イネーブルビ
ットに応じた入力制御を行う図１に構成された仮想アド
レス入力部１１を構成する。図４にタグ比較イネーブル
ビットを用いた仮想ページ番号記憶装置の構成を表すブ
ロック図を示す。中央処理装置３より入力される仮想ペ
ージ番号２０ビットに対して、上位２ビットと、下位１
０ビットの仮想ページ番号Ｘ１およびＸ６に関しては、
図３に示した一般的な仮想ページ番号記憶領域の同じ構
成をとっている。しかし、上位３ビットと上位４ビット
の仮想ページ番号Ｘ２に関しては、クロック４０１、ラ
ッチイネーブル４０２の論理積４０３ａの出力とタグ比
較イネーブルビットＴＥ１をＡＮＤゲート４０３ｂに入
力し、ＡＮＤゲート４０３ｂの出力を仮想ページ番号記
憶領域Ｘ２のデータ取り込み制御信号とする。同様に、
仮想ページ番号記憶領域Ｘ３、Ｘ４、Ｘ５に対しても４
０３ｃ、４０３ｄ、４０３ｅのＡＮＤゲートの出力制御
信号によりデータを取り込む。この構成により、タグ比
較イネーブルビットＴＥがノンアクティブの場合は、Ａ
ＮＤゲートの出力が常に“０”となるために、中央処理
装置からの仮想ページ番号が入力されず仮想ページ番号
記憶領域のデータが変化しない。つまり、図３の構成の
場合では、中央処理装置から同じ信号を入力している時
でも、入力制御信号がクロックと同期して変動するため
に電力が消費されることになるが、図４の構成において
は、タグ比較イネーブルビットが“１”の時だけ通常動
作のように仮想ページ番号を取り込み、タグ比較イネー
ブルビットが“０”のときは常に一定値となり入力制御
信号の切り替わりが起こらないために電力がほとんど消
費されないことを意味する。この消費電力が小さいの
は、静止時にはＰＭＯＳ、ＮＭＯＳのどちらかが遮断状
態となり、わずかなリーク電流が流れるのみで、全体的
にみるとほとんど電流が流れないためである。

【００１１】つぎに、本発明を実現するために必要なメ
モリマッピングの設定例について説明する。今、図５に
示すようにあるプロセスのメモリ領域の割り当てを考え
てみる。ここでは、３２ビットの仮想アドレスを用いて
説明を行っているので、仮想メモリ空間は４ＧＢのメモ
リ空間が存在することになる。また、これまで説明して
きたアドレス変換装置ではアドレス変換を行う時に、仮
想ページ番号を比較すると同時に、プロセス識別子の比
較も行っている。つまり、このことは、現在走行中のプ
ロセスと同じプロセスに関してのみアドレス変換を行う
ことを意味する。また、各プロセス間でメモリ領域を共
有できるプロセスが他にもある場合は、グローバルビッ
トをアクティブな状態に設定しておくことによって、ア
ドレス変換の際に仮想ページ番号の比較で一致すれば、
プロセス識別子の比較を行わずにアドレス変換を行うこ
とができる。このように、プロセス識別子に応じて、仮
想メモリ空間から、物理メモリ空間にメモリ空間をマッ
ピングするということは、図５（ａ）に示すような単一
仮想アドレス空間ではなく、図５（ｂ）に示すような各
プロセス毎に４ＧＢのメモリ空間をもつ多重仮想アドレ
ス空間を採用していることを意味している。つまり、単
一仮想メモリ空間の場合は、図５（ａ）のように各プロ
セスのメモリマッピングは各ハッシュに示したように割
り当てられるが、異なるプロセスに対して同じメモリ領
域を共有したくないがメモリ領域を共有しなければいけ
ないことが生じるが、図５（ｂ）のように多重仮想アド
レス空間ではプロセス毎に仮想メモリ空間を持つことが
できるために、各プロセス間のメモリマッピングを考慮
しなくてもよい。よって４ＧＢもの膨大なメモリ空間を
さらにプロセス間で独立に扱うことができるため論理上
メモリ空間の拡大が大幅に実現できていることがわか
る。しかし、実際作成されるプログラムではメモリ容量
が大きく必要な場合でも数ＭＢ程度のものがほとんどで
あり、各プログラムを作成するに当って、４ＧＢもの連
続するメモリ空間が必ずしも必要になるわけではない。
本発明では、この多重仮想アドレス空間を有効に活用す
ることによりアドレス変換装置を使用する。たとえば、
図５にあるように４ＧＢあるメモリ空間を一様に利用し
ないでミラー空間を作成しておくことを考える。ミラー
アドレス空間について図６を用いて説明する。たとえ
ば、８ビットの仮想アドレス空間を考える。８ビットの
アドレス空間ということは、２５６Ｂのメモリ空間であ
る。いま仮に８ビットのアドレスに関して図６（ｂ）の
ようにページサイズを１６Ｂ（４ビット）としてページ
テーブルを作成し、アドレス変換することを考える。こ
こでは、２５６Ｂ仮想メモリ空間から３２Ｂ物理メモリ
空間にアドレス変換を行う例を示している。０ｘ８０の
アドレス（８ビット幅）を０ｘ１０（５ビット幅）にマ
ッピングし、０ｘ１０（８ビット幅）のアドレスは０ｘ
００（５ビット幅）にマッピングされるようなページテ
ーブルを作成しておく。ここでは、０ｘｃ０のアドレス
に関しては、特にマッピングを行わないとする。しか
し、もし、このアドレス変換において仮想ページ番号の
３ビット目を考慮しないでアドレス変換を実施した場合
は、０ｘ８０（ページ番号１０００）も０ｘｃ０（ペー
ジ番号１１００）も同じ仮想ページ番号（１？００）に
よるアクセスが来たと考えて０ｘ１０にマッピングされ
ることになる（？はアドレス変換の際に比較対象とされ
ない）。この考えに基づいてメモリマップを作成する
と、図６（ｃ）のような構成になる。このように、ある
ビットを考慮しないでアドレス変換を行うということ
は、メモリ空間において、同じ物理空間にマッピングさ
れる仮想メモリ空間を作成することになる。つまり、０
ｘ８０ -０ｘ８ｆのアドレス空間と０ｘｃ０ -０ｘｃｆ
のアドレス空間が同じアドレス空間を表していると考え
ればよい。同様に他のアドレスに対しても、図６（ｃ）
のように同じハッシュ領域に関して、同じ物理空間にマ
ッピング（ミラー）されることになる。この考え方を有
効利用して、３２ビットのアドレスに関して同じように
適用したものを図７に作成する。ここでは、上位５ビッ
ト目から上位８ビット目に区別をつけなかった場合を考
える。こうすることによって、実際０ｘ＊？＊＊＊＊＊
＊（？はアドレス変換の際に比較されないビット領域、
＊は任意の値を示す）のアドレス空間を作成することが
できる。

【００１２】３２ビットのアドレス空間では、上位４ビ
ットの値で０ｘ００００００００ -０ｘ０ｆｆｆｆｆｆ
ｆを一つの領域と考えた場合、上位４ビットにより４Ｇ
Ｂのメモリ空間を１６個の領域に分類することができ
る。さらに、上位５ビットから上位８ビットの４ビット
ではこれらの各領域をさらに１６個に分割することにな
る。ここで、この第２の上位４ビットを０に固定して使
用することにする。つまり、４ＧＢのメモリ空間の各１
６個に分割された領域について、その分割された１６個
の領域のうち、最初の一つの領域のみ使用することを考
える。こうすることにより、０ｘ８０００００００ -０
ｘ８０ｆｆｆｆｆｆの領域だけを使用して、後の０ｘ８
１００００００ -０ｘ８１ｆｆｆｆｆｆ以降の１５個の
領域に関しては、０ｘ８０００００００ -０ｘ８０ｆｆ
ｆｆｆｆのミラーとして存在させておく。実際のプログ
ラムでは、上位数ビットによるアドレス空間の決定と、
下位数ビットによる詳細なアドレス領域の指定に使わ
れ、中位の数ビットはプログラム上ではアドレス領域の
指定には使われていないことが比較的多いことを利用す
れば、上記メモリマッピングによりＴＬＢ等でタグ比較
を行う際は、必ず、上位５ビットから上位８ビットの４
ビットに関しては常に０を持つことになる。また、実際
アドレス変換を実行する場合は、中央処理装置から入力
される仮想ページ番号ｖｐｎと各エントリに設定された
仮想ページ番号ＶＰＮは常に固定値０が比較されること
になり、そのビットに関するＴＬＢのタグ比較をしなく
てもよいことになる。本実施の形態では、タグ比較イネ
ーブルビットＴＥは４ビット用いられており、その各ビ
ットが中央処理装置から入力される仮想ページ番号の上
位３、４ビット目、上位５、６ビット目、上位７、８ビ
ット目、および上位９、１０ビット目に対応している。
さらに上記メモリマッピングを行っているとき、タグイ
ネーブルビットＴＥを１００１と設定すれば、仮想ペー
ジ番号ｖｐｎの上位５から８ビットまでの入力が行われ
ない。また、ＴＬＢ１の仮想ページ番号比較器１２のう
ち、上位５ビット目から上位８ビットまでの４ビットが
常にヒットする状態に固定される。すなわち、上記４ビ
ットに関しては常にアクティブになるように信号が設定
される。これにより、入力される仮想ページ番号ｖｐｎ
中の上位５から８ビット目においては、刻々と変化する
中央処理装置からのタグアドレス入力に対しても第２タ
グアドレス記憶領域の上記部分は動作せず記憶領域の信
号値が変化することがない。さらに第１比較器の４ビッ
ト分に相当する全エントリに対する比較器に関しても信
号値が変わることがないため、消費される電力は大幅に
削減できる。このメモリ空間の有効利用とハードウェア
にタグ比較イネーブルビットおよび、低消費電力化のた
めに信号の変化を押さえた仮想ページ番号記憶領域ｖｐ
ｎを使うことにより。実質、あるビットのみタグ比較を
必要とするＴＬＢを作成することができる。これによ
り、タグ比較とタグ記憶領域への読み書きに必要な消費
電力を削減することができる。同様に、ページテーブル
にどのように影響を及ぼすかを考えると、ＴＬＢに登録
されているエントリにおいて、常に仮想ページテーブル
の上位５ビット目から８ビット目までが常に０であるこ
とが言える。このことがわかっているために、ＴＬＢに
おいてタグ比較動作を行う際も、メインメモリでページ
テーブルを検索するためにテーブルウォークを行う際も
この４ビットに関しての情報を持つ必要がなくなるた
め、比較しなくてもヒット信号を出すことができること
になる。この場合に、図４で述べた回路を使用すること
により、また全体像としては図８で示したように、タグ
比較イネーブルビット８０１の値に応じて、仮想ページ
番号記憶領域８０４と仮想ページ番号比較器８０２の信
号を固定することによって、仮想ページ番号の常に一定
値が設定されているであろう領域８０４に対してタグ比
較器の信号を変化させることなく、タグ比較に必要な消
費電力が削減でき、メインメモリではこのビットに関す
る情報を持たなくてよいためにページテーブルを管理す
るメモリ容量を削減することができる。

【００１３】本例では、図７のメモリマッピングされた
プログラムを図４の仮想ページ番号記憶手段を含む図１
のタグアドレス比較装置を用いることにより、中央処理
装置から送られる仮想ページ番号に対する物理アドレス
に変換する際にも、ミラー空間により比較の必要のない
ビットに関しては、アドレス変換バッファの連想メモリ
を動作させることなく従来どおりアドレス変換を実現す
ることができた。しかし、仮想記憶の大きな利点は２つ
ある。まず、上記説明にあるように、物理メモリ空間に
制限されずに論理上さらに大きなメモリ空間があると考
えてプログラムを作成することができること。もうひと
つは、メモリ空間を複数のプログラム間で効率よく共有
することである。もちろん、プログラムのコンパイル時
には、どのプログラムとどのプログラムが物理メモリを
共有することになるかは分からない。実際、物理メモリ
を共有するプログラムは、プログラムの実行中に動的に
変わることもある。よって、個々のプログラムは独自の
アドレス空間内にコンパイルしたい。ここで、独自のア
ドレス空間とは、プログラム毎に別々にメモリ空間が割
り当てられ、該当プログラムしかその空間にアクセスす
ることができないということである。ところが、単一の
物理メモリを複数のユーザ・プログラムで共有する。さ
らには、オペレーティングシステムも物理メモリを共有
する。したがって、あるプログラムが他のプログラムを
壊すことがないように保護することができなければいけ
ない。このように、仮想記憶には、各プログラム独自の
アドレス空間を実アドレス空間に変換する機能と、他の
プログラムのアドレス空間を保護する機能が両方とも備
わっている。しかし、本発明では、仮想ページ番号比較
器を改良して図４のようにし、仮想アドレスのミラーを
作成したことによって、そのミラー領域に対する不正ア
クセスがプログラムのバグ等により起こる可能性が考え
られる。つまり、この方法ではメモリ保護の機能を十分
満足できない。なぜなら、ＴＬＢのタグ比較で上位５ビ
ットから上位８ビットを０であることを前提にＴＬＢを
動作させているために、もし、プログラムのバグ等によ
り、不正にアドレスを比較していない領域において、想
定していない値をもつアドレスでアクセスした場合もア
ドレス変換が実行され、誤ったアドレス生成により不正
にメモリをアクセスされることになる。つまり、図６の
例のように、０ｘ８０の仮想アドレスには０ｘ１０にア
ドレス変換を行うようにページテーブルを設定している
が、０ｘｃ０に関しては設定されていない。しかし、図
４の回路を使用した場合は、マッピングされるべきでな
い０ｘｃ０の仮想アドレスに対しても０ｘ１０の物理ア
ドレスにマッピングされることになる。つまり、不本意
なアクセスにより、メモリ領域を侵害されることにな
る。このことは、仮想記憶のもう一つの目的である記憶
領域の保護に関して機能を損なうことになる。この問題
を解決するために本発明ではさらに、図９のような機能
を付加する。図９はＴＬＢの各エントリには上位５ビッ
トから上位８ビットが０であることを前提にタグイネー
ブルビット９０１が設定されている。しかしこのよう
に、タグ比較を行わないビットに関しては、オペレーテ
ィングシステムとして正しく“０”の値が使われている
か判断するために、比較器を使う必要はなく、“０”で
あることを前提に使っているために、タグ比較イネーブ
ルビット９０１の反転信号と、中央処理装置から出力さ
れている信号の論理積を取った信号９０５の出力により
判定することができる。この出力が“１”になるときが
アクセス例外を意味する。すなわち、タグ比較イネーブ
ルビット９０１がアクティブになっているＴＥ１に関し
てみると、ＴＥ１が“１”であるため、インバータ９０
４ａを通って“０”にかわり、これがＡＮＤゲート９０
５ａ、９０５ｂに入力されると出力は必ず“０”にな
る。つまり、ここでは、常に信号が入力されているため
に上記の不正アクセスが起こらない。また、ＴＥｂに関
しては、インバータ９０４ｂを通って“１”にかわり、
これがＡＮＤゲート９０５ｃ、９０５ｄに入力される。
このときのＡＮＤゲートの出力はもう一方の信号Ｘ３に
よって決まるため、プログラムが想定していなうアドレ
スの“１”を使っている場合は、ＡＮＤゲート９０５
ｃ、９０５ｄの出力が“１”となる。つまり、アクセス
例外を検出できる。よって、これらの出力９０５ａ、９
０５ｂ、９０５ｃ、９０５ｄ、９０５ｅ、９０５ｆ、９
０５ｇ、９０５ｈの論理和をとることにより、アクセス
例外がないかどうかを判定できる。タグ期待値判定手段
９０６は、ＴＬＢの各エントリに対して必要なわけでは
ない、これにより、数ビット分のＡＮＤゲートは増える
ことになるが、全エントリの比較器の動作制限は、依然
として実現できていることに注意したい。また、基本的
にこの信号は常に０がセットされており、タグ期待値比
較器７０５の内容は正常なアクセスが行われる限り変化
することがないため、ほとんど、電力を消費することは
ない。もし、不正アクセスがあったならば、上記タグ期
待値比較結果がミス信号７０６を出し、オペレーティン
グシステムにアクセス例外があったことを知らせること
ができる。こうすることにより、仮想記憶本来の性能を
失うことなく、上記で説明されるアドレス変換装置の消
費電力を削減することができる。

【００１４】また、タグ期待値判定手段を含むタグアド
レス比較装置を図１０に示す。さらに最終的には、図１
１のように図８に示したアドレス変換バッファに対して
目的に応じて、メモリマッピングを行い、それに応じて
ハードウェアを量産する場合においては、タグ比較を行
わないのではなく、タグ比較を行うもののみ物理的に実
装することができる。同様に、図１２のように図１０に
示したアドレス変換バッファに対して目的に応じて、メ
モリマッピングを行い、それに応じてハードウェアを量
産する場合においては、タグ比較を行わないのではな
く、タグ比較を行うもののみ物理的に実装することがで
きる。こうすれば、不必要なタグメモリが削減できるた
めに、削除されたタグメモリに必要な全消費電力の削減
と、さらには、面積の削減が実現できチップサイズの小
型化が行える。

【００１５】なお、本発明の実施の形態に関しては、ア
ドレス変換装置を用いたが、キャッシュによる、タグア
ドレス比較装置に対しても実施することができる。ま
た、タグ比較イネーブルビットのビット数を４ビット、
タグアドレス入力制御手段を持ったタグアドレス記憶手
段を８ビット分用いたが、この数に関しては、この限り
ではない。

【００１６】

【発明の効果】以上の説明により、本発明は次のような
効果を奏する。

【００１７】まず、請求項１に記載のタグアドレス比較
装置は、タグ比較イネーブルビットの設定により入力さ
れる仮想ページ番号のラッチタイミングを制御し、タグ
比較イネーブルビットにより比較器無稼動領域に設定さ
れた領域に対する仮想ページ番号の読み書きおよび、比
較器は入力される信号に変化を与えない状態にすること
により、消費電力を押さえることができる。特に、比較
器無稼動領域に対するタグアドレス記憶手段に関して
は、従来の装置では、同じ信号を入力する際も、入力タ
イミングを制御する信号がクロックと同期して入力され
るために、信号の変化により、電力が消費されたが、本
発明により使用されたタグアドレス記憶手段に関して
は、タグ比較イネーブルビットによって、ディセーブル
されている記憶装置に関しては、入力制御タイミングが
固定されているので、上記のような電力消費が起こらな
い。さらに、タグアドレス比較動作に関しても、正常動
作されている限りは、常に同じ“０”の信号を比較して
おり、信号の変化がないため、電力消費が削減できる。

【００１８】また、請求項３に記載のアドレス変換装置
により、上記消費電力を削減することができる上に、プ
ログラムのバグ等により仮想ページ番号の無比較領域に
おいてプログラムが想定している値以外の値を使用して
不正アクセスがあった場合においても、比較器を用いず
にアクセス例外を検出でき仮想記憶装置本来のメモリ保
護の機能を発揮できる。

【００１９】また、請求項２に記載のアドレス変換装置
では、タグ比較イネーブルビットを仮想ページ番号記憶
領域に入力しているため、この信号を入力後は、タグ比
較イネーブルビットがノンアクティブに設定されている
仮想ページ番号記憶領域に関しては、ほとんど電力は消
費されることがない。

【００２０】請求項４又は請求項５に記載のアドレス変
換装置では、アドレス変換用のタグメモリを必要な領域
だけ実装すればよいので、チップの消費電力を削減でき
ることはもとより、チップ面積を削減することもでき、
コストパフォーマンスの向上につながる。

【図面の簡単な説明】

【図１】実施の形態に係るタグアドレス比較装置の構成
を示すブロック

【図２】一般的なタグアドレス比較器の構成を示すブロ
ック図

【図３】一般的なタグアドレス記憶手段の構成を示すブ
ロック図

【図４】タグ比較イネーブルビットを用いたタグアドレ
ス記憶手段の構成を示すブロック図

【図５】単一仮想アドレス空間と多重仮想アドレス空間
のイメージ図

【図６】仮想アドレス空間のアドレス変換を行う一例を
模式的に示す図

【図７】ミラー空間を使用した仮想アドレス空間の割り
当ての一例を模式的に示す図

【図８】図１に示すタグアドレス比較部のブロック図

【図９】図１に示すタグアドレス記憶手段にタグ期待値
判定手段を挿入したブロック図

【図１０】図８に示すタグアドレス比較部にタグ期待値
判定手段を挿入したブロック図

【図１１】図８に示すタグアドレス比較部に対して無比
較領域となっていないタグメモリ部のみを実装する構成
を示すブロック図

【図１２】図１０に示すタグアドレス比較部に対して無
比較領域となっていないタグメモリ部のみを実装する構
成を示すブロック図

【符号の説明】

１ ＴＬＢ ２ 制御レジスタ ３ 中央処理装置 １０ タグ部 １１ タグアドレス入力部 １２ タグアドレス比較器 １３ プロセス識別子比較器 １４ データ部 １０１ 仮想ページ番号記憶領域 １０２ プロセス識別子記憶領域 １０３ グローバルビット記憶領域 １１１ タグ比較イネーブルビット記憶領域 １４１ 物理ページ番号記憶領域 ９０６ タグ期待値判定手段

Claims (5)

【特許請求の範囲】
1. 【請求項１】 タグアドレスごとにデータを対応付けて
   記録した複数のエントリを記憶するエントリ記憶手段
   と、 前記第１タグアドレスに対して、中央処理装置から入力
   される第２タグアドレスを記憶するタグアドレス記憶手
   段と、 前記タグアドレス記憶手段において、中央処理装置から
   のタグアドレス入力タイミングを部分的に制御するタグ
   アドレス入力制御手段と、 前記第２タグアドレスと、前記エントリ記憶手段に記憶
   された前記第１タグアドレスとを比較するタグアドレス
   比較手段と、 前記タグアドレス比較手段の比較結果が一致するエント
   リを前記エントリ記憶手段により検索するエントリ検索
   手段とを有するタグアドレス比較装置。
2. 【請求項２】 前記タグアドレス入力制御手段が、前記
   第２タグアドレス記憶領域に設けられ、前記タグアドレ
   ス入力制御手段が複数ビットにより構成されるタグ比較
   イネーブルビットである請求項１記載のタグアドレス比
   較装置。
3. 【請求項３】 前記タグ比較イネーブルビットに基づき
   入力更新を行わない第２タグアドレスの領域において、
   プログラムが正しく“０”の値を使用しているかを判断
   するタグ期待値判定手段を有する請求項１または、請求
   項２に記載のタグアドレス比較装置。
4. 【請求項４】 請求項１又は請求項２に記載のタグアド
   レス比較装置におい、て、前記タグ比較イネーブルビッ
   トに基づき、複数のエントリにおいて比較の必要がある
   と判断される第1タグアドレス記憶手段のみを実装する
   タグアドレス比較装置。
5. 【請求項５】 請求項３に記載の前記タグ期待値判定手
   段を有するタグアドレス比較装置において、前記タグ期
   待値判定手段により、複数のエントリにおいて比較の必
   要があると判断される第1タグアドレス記憶手段のみを
   実装する請求項１または請求項２に記載のタグアドレス
   比較装置。