JP2003132676A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 室温条件下におけるセルフリフレッシュモー
ド時の消費電流を低減する。 【解決手段】 リフレッシュ要求（ＰＨＹ）を発行する
リフレッシュタイマ（９１２）の動作電流を決定する電
流源（３）に、正の温度依存性を有するバイアス電圧Ｂ
ＩＳＴを与え、この電流源（３）の駆動電流を正の温度
特性を持たせる。これにより、温度上昇時、リフレッシ
ュタイマのリフレッシュ周期が発行間隔を短くし、また
温度低下時においてリフレッシュ要求の発行間隔を長く
し、室温時におけるリフレッシュの消費電流を低減す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、内部でメモリセルの記憶データを周期的
に再書込みしてリフレッシュするためのセルフリフレッ
シュ制御回路の構成に関する。より特定的には、この発
明は、セルフリフレッシュモード時においてリフレッシ
ュを実行するタイミングを与えるリフレッシュ要求を発
行するリフレッシュ要求発生回路の構成に関する。

【０００２】

【従来の技術】図１５は、従来の半導体記憶装置の要部
の構成を概略的に示す図である。図１５において、半導
体記憶装置は、行列状に配列される複数のメモリセルを
有するメモリセルアレイ９００と、活性化時、与えられ
た行アドレス信号に従ってメモリセルアレイ９００の行
を選択する行系回路９０２と、活性化時、与えられた列
アドレス信号に従ってメモリセルアレイ９００の列を選
択する列系回路９０４と、外部から与えられるコマンド
ＣＭＤをデコードし、このコマンドが指定する動作モー
ド指示信号を生成するコマンドデコーダ９０６と、コマ
ンドデコーダ９０６からの行選択指示信号に従って行系
回路９０２を活性化する行系制御回路９０８と、コマン
ドデコーダ９０６からのセルフリフレッシュ指示に応答
して活性化され、リフレッシュに必要な動作を実行する
リフレッシュ制御回路９１０と、リフレッシュ制御回路
９１０からのセルフリフレッシュモード指示信号ＳＥＬ
Ｆに応答して活性化され、所定の周期でリフレッシュ要
求ＰＨＹを発行してリフレッシュ制御回路９１０へ与え
るリフレッシュタイマ９１２を含む。

【０００３】コマンドＣＭＤは、通常、クロック信号の
たとえば立上りエッジで所定の外部信号(制御信号およ
び特定のアドレス信号ビット)の論理レベルの組合せに
より動作モードを指定する。しかしながら、コマンドＣ
ＭＤは、１つの信号で与えられても良い。

【０００４】リフレッシュ制御回路９１０は、コマンド
デコーダ９００からセルフリフレッシュ指示信号が与え
られるとリフレッシュタイマ９１２を起動する。リフレ
ッシュタイマ９１２は、セルフリフレッシュモード指示
信号ＳＥＬＦの活性化時起動され、所定の周期でリフレ
ッシュ周期ＰＨＹを発行する。

【０００５】リフレッシュ制御回路９１０は、リフレッ
シュ要求ＰＨＹが発行されると、リフレッシュ活性化信
号ＲＦＡＣＴを生成して行系制御回路９０８へ与える。
行系制御回路９０８は、このリフレッシュ活性化信号Ｒ
ＦＡＣＴが活性化されると、行系回路９０２を活性化
し、メモリセルアレイ９００の行を選択する。このメモ
リセルアレイ９００の行選択時においては、図示しない
リフレッシュアドレスカウンタからのリフレッシュアド
レスがリフレッシュ行指定のために用いられる。

【０００６】行系回路９０２は行アドレスデコーダおよ
びワード線ドライブ回路などの行選択に関連する回路部
分を含み、列系回路９０４は、コラムデコーダなどの列
選択に関連する回路を含む。

【０００７】メモリセルアレイ９００に配列されるメモ
リセルは、キャパシタに情報を記憶するＤＲＡＭセル
（Dynamic Random Access Memory Cell）である。した
がってこのキャパシタのリーク電流によりメモリセルの
記憶データが流出するのを防止するため、リフレッシュ
タイマ９１２からのリフレッシュ要求ＰＨＹに従って所
定の周期でリフレッシュを実行して、記憶データを保持
する。

【０００８】通常、リフレッシュタイマ９１２において
は、リングオシレータが用いられる。このリングオシレ
ータは、活性化時には、等価的に、奇数段のＣＭＯＳイ
ンバータで構成される。ＣＭＯＳインバータは、動作温
度範囲においては、その動作速度は、それほど変化しな
い。従って、メモリセルの最悪データ保持時間に合せて
リフレッシュ周期を設定することにより、メモリセルア
レイ９００のメモリセルの記憶データを確実に保持する
ことができる。

【０００９】

【発明が解決しようとする課題】ＣＭＯＳインバータ
は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
トランジスタとで構成され、動作速度は、ホットキャリ
アの影響により動作速度は少し低下するものの、動作温
度範囲においてはそれほど変化しない。

【００１０】一方、メモリセルは、キャパシタのストレ
ージノードに記憶データに対応する電化を蓄積する。こ
のストレージノードは半導体基板領域表面に形成された
不純物領域に結合される。この不純物領域が、メモリセ
ルのアクセストランジスタのソース／ドレイン領域に結
合される。

【００１１】このストレージノードの不純物領域と半導
体基板領域とは、互いに導電型が異なり両者の間には、
ＰＮ接合が形成される。このＰＮ接合のリーク電流が大
きくなると、ストレージノードに蓄積された電荷が流出
し、記憶データが喪失する。このＰＮ接合のリーク電流
は、正の温度依存性を有しており、温度上昇とともに増
大する。従って、このリーク電流が温度依存性があるた
め、メモリセルのデータ保持時間も負の温度依存性を有
する。従って、メモリセルの記憶データを確実に保持す
るためには、動作温度に従ってセルフリフレッシュの周
期を変更する必要がある。すなわち、セルフリフレッシ
ュモード時において、動作温度が上昇するにつれてリフ
レッシュ間隔を短くしてリフレッシュを実行する必要が
ある。

【００１２】この場合、リフレッシュ周期を、動作温度
に従って、高温の動作温度に対応する最悪の(最短の)リ
フレッシュ周期に固定的に設定した場合、通常の室温程
度の動作温度領域では、不必要にリフレッシュ周期が短
くなり、セルフルフレッシュの消費電流が大きくなる。
特に、セルフリフレッシュは、データを保持するだけの
スタンバイ状態において実行されるため、スタンバイ電
流が増大しするという問題が生じる。特に、電源が、携
帯機器などの場合のように電池の場合、電池寿命を短く
するためには、スリープモードなどのデータ保持モード
において実行されるセルフリフレッシュの消費電流を低
減することが必要となる。

【００１３】このようなリフレッシュ周期の温度依存性
を補償するために、図１６に示すように、半導体記憶装
置９２０の外部に温度センサ９２５を設け、この温度セ
ンサ９２５の検出温度に従ってリフレッシュタイマ９１
２の周期を補償する温度補償回路９３０を内部に配置す
ることが考えられる。温度センサ９２５は、たとえばサ
ーミスタで構成され、その検出電流または温度に従っ
て、半導体記憶装置９２０内に配置された温度補償回路
９３０が、リフレッシュタイマ９１２を構成するリング
オシレータの動作電流を調整する。

【００１４】しかしながら、このような温度センサ９２
５を、半導体記憶装置９２０外部に設けた場合には、温
度センサ９２５は例えばサーミスタまたはサーモカップ
ルで構成され、その占有面積が大きく、システム全体の
占有面積が増大する。

【００１５】また、この温度センサ９２５の出力信号
は、半導体記憶装置９２０内部に設けられた温度補償回
路９３０へ与えるために、温度補償のために余分のピン
端子を設ける必要があり、この半導体記憶装置９２０の
実装面積が増大するという問題が生じる。

【００１６】それゆえ、この発明の目的は、小占有面積
で確実に、セルフリフレッシュ周期の温度補償を行なう
ことのできる半導体記憶装置を提供することである。

【００１７】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、温度依存性を有する基準電圧を発生する基準
電圧発生回路と、この基準電圧発生回路の発生する基準
電圧に動作速度が規定され、活性化時、発振動作を行な
って所定の発振回数毎にリフレッシュを要求するリフレ
ッシュ要求を発行するためのリフレッシュ要求発生回路
を備える。

【００１８】好ましくは、このリフレッシュ要求発生回
路は、基準電圧により動作電流が規定されるリング発振
器を備える。

【００１９】好ましくは、基準電圧は、正の温度特性を
有する。好ましくは、基準電圧発生回路は、定電流を生
成するためのカレントミラー段と、このカレントミラー
段と電源ノードの間に介挿されかつ、正の温度特性を有
する抵抗素子と、カレントミラー段の出力電流に応じた
電圧を基準電圧として生成する基準電圧出力回路とを含
む。

【００２０】これに加えて、好ましくは、基準電圧発生
回路は、カレントミラー段を構成する第１および第２の
トランジスタと、この第２のトランジスタと電源ノード
の間に介挿され、かつ抵抗値が正の温度特性を有する抵
抗素子と、第１および第２のトランジスタそれぞれに結
合される第１および第２の定電流源と、この第２の定電
流源と電源ノードの間に接続される電流供給素子と、第
２のトランジスタと第２の定電流源との間の接続ノード
の電位に従って駆動電流が決定されて、該駆動電流に従
って基準電圧を生成する電流／電圧変換回路とを備え
る。

【００２１】これに代えて、好ましくは、基準電圧発生
回路は、カレントミラー段を構成する第１および第２の
トランジスタと、この第１のトランジスタと参照電位を
与える参照ノードとの間に結合され、温度依存性を有す
る第１のバイアス電圧をゲートに受ける第３のトランジ
スタと、第１のトランジスタと参照ノードとの間に結合
され、温度と独立の第２のバイアス電位をゲートに受け
る第４のトランジスタと、第２のトランジスタと参照ノ
ードとの間に結合され、第２のトランジスタの駆動電流
に従って基準電圧を生成する第５のトランジスタとを含
む。

【００２２】好ましくは、リフレッシュ要求発生回路
は、温度依存性を有する基準電圧により動作電流が規定
される第１の電流源と、この第１の電流源と並列に配置
され、温度と独立のバイアス電圧により駆動電流が規定
される第２の電流源と、これらの第１および第２の電流
源の駆動電流を動作電流として、活性化時発振動作を行
ってリフレッシュ要求を発行する発振回路とを有する。

【００２３】好ましくは、基準電圧発生回路は、基準電
圧を調整するためのプログラム回路を含む。

【００２４】好ましくは、基準電圧発生回路は、抵抗素
子の抵抗値を調整するためのプログラム回路をさらに備
える。

【００２５】また、好ましくは、第１および第２の定電
流源は、その駆動電流が正の温度特性を有する。

【００２６】温度特性を有する基準電圧を生成し、この
基準電圧に従ってリフレッシュ要求発生回路の動作速度
を変更することにより、リフレッシュ要求発生回路の動
作速度を温度に合せて調整することができる。特に、こ
の基準電圧に正の温度特性を持たせることにより、温度
上昇につれて、このリフレッシュ要求発生回路の動作電
流を増加させることができ、温度上昇に伴って動作速度
を増大させて、リフレッシュ要求発行周期を短くして、
メモリセルのリーク電流増加を補償することができる。
また、室温程度の動作温度領域においては、リフレッシ
ュ周期を、短くすることができ、リフレッシュに消費さ
れる電流を低減することができスタンバイ時の消費電流
を低減することができる。

【００２７】また、単に、内部で温度依存性を有する基
準電圧を生成しているだけであり、外部に温度センサな
どを設ける必要がなく、システム占有面積を低減でき、
また半導体記憶装置のピン端子数の増大をも抑制するこ
とができ、半導体記憶装置の実装面積を低減することが
できる。

【００２８】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置のリフレッシュ
制御部の構成を概略的に示す図である。図１において、
リフレッシュ制御部は、温度に依存したバイアス電圧Ｂ
ＩＡＳＴを生成するバイアス電圧発生回路１と、活性化
時、このバイアス電圧発生回路１の生成するバイアス電
圧ＢＩＡＳＴに従って動作電流が規定されて所定の周期
で発振動作を行なって所定の発振回数毎にリフレッシュ
要求ＰＨＹを発生するリフレッシュタイマ９１２と、セ
ルフリフレッシュモード時、このリフレッシュタイマ９
１２を起動するリフレッシュ制御回路９１０を含む。

【００２９】リフレッシュタイマ９１２は、リフレッシ
ュ制御回路９１０からのセルフリフレッシュモード指示
信号ＳＥＬＦの活性化時活性化されて所定の周期で発振
動作を行なう発振回路２と、この発振回路２の動作電流
を、バイアス電圧発生回路１からのバイアス電圧ＢＩＳ
Ｔに従って決定する電流源３を含む。このバイアス電圧
発生回路１が生成するバイアス電圧ＢＩＡＳＴは、図２
に示すように、温度Ｔの上昇に伴ってその電圧レベルが
上昇する正の温度特性を有する。したがって、温度Ｔが
上昇するにつれてバイアス電圧ＢＩＡＳＴが上昇し、電
流源３の駆動電流が上昇し、発振回路２の動作電流が増
大する。発振回路２は、ＣＭＯＳインバータで構成され
るリングオシレータで構成され、その動作速度の温度依
存性は、ＰＮ接合のリーク電流の温度依存性に比較して
十分小さい。従って、発振回路２の発振周期が、その動
作電流の増大に応じて短くなり、リフレッシュ要求ＰＨ
Ｙの発行周期が短くなる。

【００３０】すなわち、温度Ｔの上昇時において、メモ
リセルのストレージノードのＰＮ接合のリーク電流が増
大すると、このバイアス電圧ＢＩＡＳＴを上昇させるこ
とにより、発振回路２の発振周期を短くして、短い周期
でリフレッシュ要求ＰＨＹを発行する。温度Ｔの上昇に
伴って、メモリセルの基板リーク電流が増大しても、こ
の発振回路２の発振周期を短くすることにより、リーク
電流増大時においても安定にメモリセルの記憶データを
リフレッシュすることができる。

【００３１】図３は、図１に示すリフレッシュタイマ９
１２の構成の一例を示す図である。図３において、発振
回路２は、偶数段の縦続接続されるインバータＩＶ０−
ＩＶｋと、最終段のインバータＩＶｋの出力信号とセル
フリフレッシュモード指示信号ＳＥＬＦとを受けるＮＡ
ＮＤゲートＮＧとを含む。ＮＡＮＤゲートＮＧがリフレ
ッシュ要求ＰＨＹを発行し、またＮＡＮＤゲートＮＧの
出力信号が初段のインバータＩＶ０にフィードバックさ
れる。

【００３２】インバータＩＶ０−ＩＶｋはそれぞれ同一
構成を有し、図３においては、インバータＩＶ０に対し
てのみ、その構成要素に参照符号を付す。インバータＩ
Ｖ０は、ＰチャネルＭＯＳトランジスタＰＱとＮチャネ
ルＭＯＳトランジスタＮＱとを含む。すなわち、発振回
路２は、ＣＭＯＳインバータをリング状に接続したリン
グオシレータで構成される。

【００３３】電流源３は、これらのインバータＩＶ０−
ＩＶｋのＮチャネルＭＯＳトランジスタＮＱと接地ノー
ドの間に接続される電流源トランジスタＣＴ０−ＣＴｋ
と、ＮＡＮＤゲートＮＧのノーレル電源ノードと接地ノ
ードの間に接続される電流源トランジスタＣＧを含む。
これらの電流源トランジスタＣＴ０−ＣＴｋおよびＣＧ
は、ＮチャネルＭＯＳトランジスタで構成され、それぞ
れのゲートに、バイアス電圧ＢＩＡＳＴを受ける。

【００３４】セルフリフレッシュモード指示信号ＳＥＬ
ＦがＬレベルのときには、ＮＡＮＤゲートＮＧの出力す
るリフレッシュ要求ＰＨＹはＨレベルである（次段のイ
ンバータによりこのリフレッシュ要求ＰＨＹを反転する
ことにより、正論理のリフレッシュ要求を生成すること
ができる）。

【００３５】セルリフレッシュモード指示信号ＳＥＬＦ
がＨレベルとなると、ＮＡＮＤゲートＮＧがインバータ
として動作する。応じて、発振回路２において、インバ
ータＩＶ０−ＩＶｋとＮＡＮＤゲートＮＧにより、奇数
段のインバータがリング状に接続されて、リングオシレ
ータが形成され、発振回路２が発振動作を行なう。この
発振回路２の発振周期が、インバータＩＶ０−ＩＶｋお
よびＮＡＮＤゲートＮＧの動作速度により決定される。
この動作速度は、インバータＩＶ０−ＩＶｋおよびＮＡ
ＮＤゲートＮＧそれぞれに流れる動作電流ｉ０により決
定される。

【００３６】動作電流ｉ０は、電流源トランジスタＣＴ
０−ＣＴｋおよびＣＧの駆動電流により決定される。し
たがって、バイアス電圧ＢＩＡＳＴが上昇すると、動作
電流ｉ０が上昇し、インバータＩＶ０−ＩＶｋおよびＮ
ＡＮＤゲートＮＧの動作速度が上昇する。これにより、
発振周期が短くなり、リフレッシュ要求ＰＨＹの発行周
期が短くなる。この場合、インバータＩＶ０−ＩＶｋお
よびＮＡＮＤゲートＮＧの動作速度が温度依存性を有す
る場合には、この動作速度の温度依存性を、動作電流ｉ
０の変化量により補償し、メモリセルのリーク電流の増
大を発振周期の増大により確実に補償するように、バイ
アス電圧ＢＩＡＳＴの温度依存性を調整する。

【００３７】温度Ｔの上昇に伴ってメモリセルのリーク
電流が大きくなる場合においても、この発振回路２の発
振周期をより早くして、リフレッシュ要求ＰＨＹの発行
周期を温度上昇とともに短くすることにより、このメモ
リセルのリーク電流の増大による記憶データの消失を防
止し、確実に、記憶データのリフレッシュを行なうこと
ができる。

【００３８】また、室温程度の動作温度領域において
は、発振回路２の発振周期が高温領域に較べて長くな
り、リフレッシュ要求ＰＨＹの発行周期が長くなり、リ
フレッシュ実行回数を低減することができ、データ保持
時における消費電流を低減することができる。この室温
を含む低温度領域においては、メモリセルのＰＮ接合の
リーク電流は、その正の温度依存性により低減されてお
り、リフレッシュ間隔を長くしても確実にメモリセルの
記憶データをリフレッシュすることができる。

【００３９】図４は、図１に示すバイアス電圧発生回路
１の構成の一例を概略的に示す図である。図４におい
て、バイアス電圧発生回路１は、電源電圧ＶＤＤを供給
する電源ノードに結合される定電流源１ａと、定電流源
１ａからの定電流を電圧に変換する抵抗素子１ｂを含
む。この定電流源１ａと抵抗素子１ｂの接続ノード１ｃ
にバイアス電圧ＢＩＡＳＴが発生する。この抵抗素子１
ｂは、たとえば拡散抵抗またはウェルを抵抗体として利
用するウェル抵抗で構成され、抵抗値Ｒは、大きな正の
温度特性を有する。

【００４０】定電流源１ａが供給する電流ｉは、温度に
係らず一定である。これは、例えば、温度補償機能付き
の定電流源を利用することにより実現される。したがっ
て、温度が上昇すると、抵抗素子１ａの抵抗値Ｒが増大
し、バイアス電圧ＢＩＡＳＴが上昇する。これにより、
正の温度特性を有するバイアス電圧ＢＩＡＳＴを生成す
ることができる。

【００４１】以上のように、この発明の実施の形態１に
従えば、リフレッシュ間隔を規定する発振回路の動作電
流を、正の温度特性を有するバイアス電圧により調整し
ており、温度上昇とともに、その動作電流を上昇させる
ことができ、温度上昇に伴ってメモリセルのリーク電流
が増大しても、正確に、メモリセルの記憶データをリフ
レッシュすることができる。また、室温等の低温領域に
おいては、リフレッシュ要求ＰＨＹの発行周期が高温領
域に比べて短くなるため、通常の室温等の低温領域の動
作環境下において、リフレッシュ要求発行周期を長くで
き、室温等の低温領域におけるスタンバイ状態時におけ
る消費電流を低減することができる。

【００４２】［実施の形態２］図５は、この発明の実施
の形態２に従うバイアス電圧発生回路１の構成を示す図
である。図５において、バイアス電圧発生回路１は、外
部電源ノードと内部ノードＮＤ１の間に接続され、かつ
そのゲートが内部ノードＮＤ１に接続されるＰチャネル
ＭＯＳトランジスタＰＴ１と、外部電源ノードと内部ノ
ードＮＤ２の間に接続される抵抗素子１０と、内部ノー
ドＮＤ２と内部ノードＮＤ３の間に接続されかつそのゲ
ートが内部ノードＮＤ１に接続されるＰチャネルＭＯＳ
トランジスタＰＴ２と、内部ノードＮＤ１と接地ノード
の間に結合される定電流源１１と、内部ノードＮＤ３と
接地ノードの間に結合される定電流源１２と、外部電源
ノードと内部ノードＮＤ３の間に接続されかつそのゲー
トが内部ノードＮＤ３に接続されるＰチャネルＭＯＳト
ランジスタＰＤ３と、外部電源ノードと内部ノードＮＤ
４の間に接続されかつそのゲートが内部ノードＮＤ３に
接続されるＰチャネルＭＯＳトランジスタＰＴ４と、内
部ノードＮＤ４と接地ノードの間に接続されかつそのゲ
ートが内部ノードＮＤ４に接続されるＮチャネルＭＯＳ
トランジスタＮＴ１を含む。この内部ノードＮＤ４にバ
イアス電圧ＢＩＡＳＴが発生する。

【００４３】抵抗素子１０は、たとえばＰウェルまたは
Ｎウェルなどの拡散抵抗で形成され、その抵抗値は大き
な正の温度特性を有する。電流源１１および１２は、温
度に依存しない一定の電流ｉｒを生成する。ＭＯＳトラ
ンジスタＰＴ３は、そのゲートおよびドレインが相互接
続されており、飽和領域で動作し、内部ノードＮＤ３の
電圧と外部電源電圧ＥＸＶＤＤとの差に応じた電流ｉ２
を供給する。

【００４４】ＭＯＳトランジスタＰＴ４は、ＭＯＳトラ
ンジスタＰＴ４とカレントミラー回路を構成し、内部ノ
ードＮＤ３の電圧レベルに応じた電流(トランジスタＰ
Ｔ３を流れる電流のミラー電流)を供給する。

【００４５】ＭＯＳトランジスタＮＴ１は、ゲートおよ
びドレインが相互接続されており、このＭＯＳトランジ
スタＰＴ４から供給される電流２によりそのドレイン電
圧が設定され、バイアス電圧ＢＩＡＳＴを生成する。次
に、この図５に示すバイアス電圧発生回路１の動作につ
いて説明する。

【００４６】抵抗素子１０は、その抵抗値が大きな正の
温度特性を有しており、温度が上昇すると、この抵抗素
子１０の抵抗値が増大する。ＭＯＳトランジスタＰＴ１
およびＰＴ２のゲートは内部ノードＮＤ１に接続されて
おり、ＭＯＳトランジスタＰＴ１は、定電流源１１が駆
動する定電流ｉｒを供給する。

【００４７】この抵抗素子１０の抵抗値が増大すると、
この抵抗素子１０を介して流れる電流ｉ１が低下し、応
じて、ＭＯＳトランジスタＰＴ２を介して流れる電流が
低下し、ノードＮＤ３の電圧レベルが低下する。このノ
ードＮＤ３の電圧レベルが低下すると、ＭＯＳトランジ
スタＰＴ３のゲート−ソース間電圧の絶対値が大きくな
り、ＭＯＳトランジスタＰＴ３の供給電流ｉ２が増大す
る。ノードＮＤ３の電圧レベルは、定電流源１２が駆動
する電流ｉｒとＭＯＳトランジスタＰＴ２を介して流れ
る電流ｉ１とＭＯＳトランジスタＰＴ３を介して供給さ
れる電流ｉ２の和が等しくなった電圧レベルである。す
なわち、 ｉｒ＝ｉ１＋ｉ２ の条件が導き出される。この平衡条件下においては、Ｍ
ＯＳトランジスタＰＴ２は、そのゲートが、ノードＮＤ
１に接続されており、ＭＯＳトランジスタＰＴ１と同一
ゲート電圧であり、ＭＯＳトランジスタＰＴ２の駆動電
流は、ＭＯＳトランジスタＰＴ１に比べて小さく、ＭＯ
ＳトランジスタＰＴ２のソース電圧の低下に従って、ノ
ードＮＤ３の電圧ＶＰは低下する。この内部ノードＮＤ
３の電圧ＶＰが低下すると、ＭＯＳトランジスタＰＴ４
の供給電流Ｍ・ｉ２が増大し、応じて、ＭＯＳトランジ
スタＮＴ１の駆動電流が増大し、そのドレイン電圧が上
昇し、内部ノードＮＤ４からのバイアス電圧ＢＩＡＳＴ
の電圧レベルが上昇する。

【００４８】一方、温度Ｔが低下し、抵抗素子１０の抵
抗値が低下すると、この抵抗素子１０を介して流れる電
流ｉ１が増大する。定電流源１２は一定の電流ｉｒを駆
動しており、ＭＯＳトランジスタＰＴ３の駆動電流ｉ２
が低下し、応じて、このＭＯＳトランジスタＰＴ３とカ
レントミラー回路を構成するＭＯＳトランジスタＰＴ４
の駆動電流Ｍ・ｉ２が低下する。特に、ＭＯＳトランジ
スタＰＴ１およびＰＴ２が、弱反転領域で動作している
場合には、この電流変化が大きくなる。

【００４９】ここで、内部ノードＮＤ３の電圧レベルＶ
Ｐは、定電流源１２が駆動する電流ｉｒとＭＯＳトラン
ジスタＰＴ２およびＰＴ３が駆動する電流ｉ１およびｉ
２の和が等しくなる電圧レベルである。従って、抵抗素
子１０の抵抗値が低下すると、内部ノードＮＤ３の電圧
ＶＰが上昇し、ＭＯＳトランジスタＰＴ４の供給電流が
低下する。このＭＯＳトランジスタＰＴ４の供給電流Ｍ
・ｉ２の低下に応じて、内部ノードＮＤ４からのバイア
ス電圧ＢＩＡＳＴが低下する。

【００５０】したがって、図５に示すように、正の温度
特性を有する抵抗値を持つ抵抗素子１０をカレントミラ
ー段のスレーブトランジスタであるＭＯＳトランジスタ
ＰＴ２と電源ノードとの間に接続するとともに、対応の
定電流源１２に対し、そのスレーブトランジスタＰＴ２
のドレインノードの電圧に応じた電流を追加的に供給す
ることにより、負の温度特性を有する電圧ＶＰを形成
し、応じて、正の温度特性を有するバイアス電圧ＢＩＡ
ＳＴを生成することができる。

【００５１】抵抗素子１０は、単に、ＰウェルまたはＮ
ウェルなどウェル抵抗または拡散抵抗を用いているだけ
であり、小占有面積で、大きな正の温度特性を有する抵
抗素子を実現することができる。この温度抵抗値の温度
特性は、このＮウェルまたはＰウェルまたは拡散抵抗を
形成する拡散領域の不純物濃度を調整することにより、
適当な値に定められる。

【００５２】また、ＭＯＳトランジスタＰＴ１およびＰ
Ｔ２はそれぞれ、近接した位置に配置されており、これ
らのしきい値電圧の温度特性は相互に打消され、またそ
れらのチャネル抵抗の温度特性も互いに相殺され、ＭＯ
ＳトランジスタＰＴ２のゲート電位は、常に、この内部
ノードＮＤ１の電圧レベルに従って、一定電圧レベルに
保持される。

【００５３】また、電源／電圧変換用のＮチャネルＭＯ
ＳトランジスタＮＴ１も、そのしきい値電圧は、温度依
存性を有している。このＮチャネルＭＯＳトランジスタ
ＮＴ１は、図３に示す電流源３のＭＯＳトランジスタＣ
Ｔ０−ＣＴｋおよびＣＧとカレントミラー回路を構成し
ており、これらのＭＯＳトランジスタのサイズが同じで
あれば、同じ大きさの電流が流れる。また、ＭＯＳトラ
ンジスタＮＴ１のしきい値の温度依存性は、これらのＭ
ＯＳトランジスタＣＴ０−ＣＴｋおよびＣＧのしきい値
電圧の温度依存性と同じである。従って、バイアス電圧
ＢＩＡＳＴにＭＯＳトランジスタＮＴ１のしきい値電圧
の温度依存性が反映されていても、この温度依存性は、
電流源３のＭＯＳトランジスタＣＴ０−ＣＴｋおよびＣ
Ｇのしきい値電圧の温度依存性により相殺される。電流
源３の駆動電流は、抵抗素子１０の抵抗値の温度依存性
により決定される温度依存性を有している。従って、発
振回路２の発振周期およびその温度依存性を決定するた
めには、抵抗素子１０の正の温度特性を考慮して抵抗素
子１０の抵抗値および温度依存性を、それぞれ適当な値
に定められらばよい。この抵抗素子１０により、８０度
程度の高温領域と室温程度の低温領域とで約３から４倍
程度、リフレッシュ周期を変化させることができる。

【００５４】以上のように、この発明の実施の形態２に
従えば、バイアス電圧を、カレントミラー段のスレーブ
トランジスタの電源ノード側に大きな正の温度特性を有
する抵抗素子を配置して生成しており、簡易な回路構成
で、所望の大きな正の温度特性を有するバイアス電圧を
正確に生成することができる。

【００５５】［実施の形態３］図６は、この発明の実施
の形態３に従うバイアス電圧発生回路１の構成を示す図
である。この図６に示すバイアス電圧発生回路１におい
ては、電流源１１および１２に代えて、それぞれゲート
にバイアス電圧ＶＢＩＡＳを受けるＮチャネルＭＯＳト
ランジスタ２１および２２が配置される。このバイアス
電圧ＶＢＩＡＳは、正の温度依存性を有している。図６
に示すバイアス電圧発生回路の他の構成は、図５に示す
構成と同じであり、対応する部分には同一参照番号を付
し、その詳細説明は省略する。

【００５６】ＭＯＳトランジスタ２１および２２は、バ
イアス電圧ＶＢＩＡＳを受け、電流源として動作する。
これらのバイアス電圧ＶＢＩＡＳの電圧レベルは低く、
これらのＭＯＳトランジスタ２１および２２の駆動する
電流は十分小さい。この状態においては、ＭＯＳトラン
ジスタＰＴ１およびＰＴ２は、そのゲート−ソース間電
圧が、しきい値電圧の絶対値近くであり、そのチャネル
領域には弱い反転層が形成されている状態である。この
ような状態において、ＭＯＳトランジスタＰＴ２を流れ
る電流ｉ１は、ノードＮＤ１の電圧をＶ１とすると、次
式で表わされる。

【００５７】ｉ１〜ｅｘｐ（Ａ（Ｖ１−ｉ１・Ｒ１）） ここで、Ｒ１は、抵抗素子１０の抵抗値を示す。Ａは、
所定の係数である。電流ｉ１は、抵抗素子１０の抵抗値
Ｒ１が温度上昇に伴って増大した場合に減少する。この
場合、ＭＯＳトランジスタＰＴ３が供給する電流ｉ２
は、次式で表わされる。すなわち ｉ２＝ｉｒ−ｉ１ したがって、電流ｉ２が増加し、このＭＯＳトランジス
タＰＴ３とカレントミラー回路を構成するＭＯＳトラン
ジスタＰＴ４を流れるミラー電流Ｍ・ｉ２が増大する。

【００５８】バイアス電圧ＶＢＩＡＳが、正の温度特性
を有しており、ＭＯＳトランジスタ２２を介して流れる
電流ｉｒも正の温度特性を有している。したがって、電
流ｉｒが、温度上昇とともに増大するため、ＭＯＳトラ
ンジスタＰＴ４を介して流れる電流Ｍ・ｉ２がさらに増
大し、発振回路２の動作電流を規定するバイアス電圧Ｂ
ＩＡＳＴは、さらにその正の温度依存性を大きくするこ
とができる。

【００５９】ここで、電流源３において、図３に示す電
流源トランジスタＣＴ０−ＣＴｋおよびＣＧとＭＯＳト
ランジスタＮＴ１がカレントミラー回路を構成してお
り、このＭＯＳトランジスタＮＴ１を介して流れる電流
Ｍ・ｉ２のミラー電流が、これらの電流源トランジスタ
ＣＴ０−ＣＴｋおよびＣＧに流れる。

【００６０】したがって、このカレントミラー段に対す
る電流源トランジスタの駆動電流に正の温度依存性を持
たせることにより、図５に示すバイアス電圧発生回路１
を利用する構成に較べて発振回路の動作電流の正の温度
依存性をさらに大きくすることができる。たとえば、８
０℃と室温との間で、少なくとも約３から４倍程度動作
電流を変化させることができ、応じて、室温時における
リフレッシュ間隔を高温時の少なくとも３から４倍程度
長くすることができ、室温動作環境下での消費電流を低
減することができる。

【００６１】以上のように、この発明の実施の形態３に
従えば、バイアス電圧を発生する回路の電流源が駆動す
る電流が、正の温度依存性を有しており、発振回路の動
作速度により強い正の温度依存性を持たせることがで
き、室温動作条件下でのリフレッシュ間隔を長くするこ
とができ、室温条件下におけるセルリフレッシュモード
時の消費電流を低減することができる。

【００６２】［実施の形態４］図７は、この発明の実施
の形態４に従うバイアス電圧発生回路１の構成を示す図
である。図７に示すバイアス電圧発生回路１において
は、図５または図６に示す構成に加えて、さらに以下の
構成が追加される。すなわち、バイアス電圧発生回路１
は、ノードＮＤ５と接地ノードの間に結合され、かつそ
のゲートに図５または６に示すＮチャネルＭＯＳトラン
ジスタＮＴ１の出力電圧ＢＩＡＳＴをゲートに受けるＮ
チャネルＭＯＳトランジスタＮＴ２と、内部ノードＮＤ
５と接地ノードの間に結合され、かつそのゲートに温度
と独立の一定の電圧レベルのバイアス電圧ＢＩＡＳＬを
受けるＮチャネルＭＯＳトランジスタＮＴ３と、出力電
源ノードとノードＮＤ５の間に接続されかつそのゲート
がノードＮＤ５に結合されるＰチャネルＭＯＳトランジ
スタＰＴ５と、外部電源ノードとノードＮＤ６の間に接
続されかつそのゲートがノードＮＤ５に接続されるＰチ
ャネルＭＯＳトランジスタＰＴ６と、内部ノードＮＤ６
と接地ノードの間に結合されかつそのゲートが内部ノー
ドＮＤ６に接続されるＮＴ４を含む。このノードＮＤ６
に、図３に示す電流源３の各電流源トランジスタのゲー
トへ与えられるバイアス電圧ＢＩＡＳＳが生成される。

【００６３】ＭＯＳトランジスタＮＴ２およびＮＴ３
は、そのチャネル幅の比が、たとえば４：１の比に設定
される(チャネル長は同じ)。従って、ＭＯＳトランジス
タＮＴ２の電流駆動能力は、ＭＯＳトランジスタＮＴ３
の電流駆動能力よりも大きくされる。ＭＯＳトランジス
タＮＴ２は、ＭＯＳトランジスタＮＴ１とカレントミラ
ー回路を構成しており、このＭＯＳトランジスタＮＴ２
には、ＭＯＳトランジスタＮＴ１を流れる電流Ｍ・ｉ２
のミラー電流ｍ・Ｍ・ｉ２が流れる。

【００６４】ＭＯＳトランジスタＮＴ３には、バイアス
電圧ＢＩＡＳＬに応じた電流ｉ３が流れる。ＭＯＳトラ
ンジスタＰＴ５およびＰＴ６はカレントミラー回路を構
成しており、したがって、ＭＯＳトランジスタＰＴ５を
介して流れる電流ｍ・Ｍ・ｉ２とＭＯＳトランジスタＮ
Ｔ３を介して流れる電流ｉ３の和のミラー電流が、ＭＯ
ＳトランジスタＰＴ５を介して流れる。したがって、た
とえ、バイアス電圧ＢＩＡＳＴが接地電圧レベル(ＭＯ
ＳトランジスタＮＴ１のしきい値電圧程度)に低下し、
ＭＯＳトランジスタＮＴ２を介して流れる電流が実質的
に０となっても、ＭＯＳトランジスタＮＴ３の駆動電流
ｉ３に従って、バイアス電圧ＢＩＡＳＳが生成される。

【００６５】また、ＮチャネルＭＯＳトランジスタＮＴ
１およびバイアス電圧ＢＩＡＳＬを生成するＭＯＳトラ
ンジスタのしきい値電圧に温度依存性が存在する場合に
おいても、これらの温度依存性は、図７に示すＭＯＳト
ランジスタＮＴ２およびＮＴ３のしきい値電圧の温度依
存性により相殺され、また、バイアス電圧ＢＩＡＳＳを
生成するＭＯＳトランジスタＮＴ４のしきい値電圧の温
度依存性は、電流源３のＭＯＳトランジスタＣＴ０−Ｃ
ＴｋおよびＣＧのしきい値電圧の温度依存性により相殺
される。

【００６６】したがって、図８に示すように、温度Ｔｃ
においてＭＯＳトランジスタＮＴ１の生成するバイアス
電圧ＢＩＡＳＴが、このＭＯＳトランジスタのしきい値
電圧レベルとなり、電流源において流れる電流が０とな
る可能性がある場合においても、ＭＯＳトランジスタＮ
Ｔ３を介して流れる電流ｉ３によりバイアス電圧ＢＩＡ
ＳＳを生成して、ＭＯＳトランジスタＮＴ４を介して流
れる電流ｉ５を、この電流ｉ３により決定される一定電
流レベルに保持することができる。ＭＯＳトランジスタ
ＰＴ５およびＰＴ６のサイズが同じであり、ミラー比が
１の場合には、温度Ｔｃ以下の領域において、ＭＯＳト
ランジスタＰＴ６およびＮＴ４を介して流れる電流ｉ５
は、ＭＯＳトランジスタＮＴ３を介して流れる電流ｉ３
に等しくなる。ここで、図８においては、縦軸に電流Ｉ
を示し、横軸に温度Ｔを示している。バイアス電圧ＢＩ
ＡＳＳおよびＢＩＡＳＴのＭＯＳトランジスタのしきい
値電圧の温度依存性は、発振回路の動作電流に対しては
無視することができる。すなわち、電流源３において
は、上述のように、ＭＯＳトランジスタのしきい値電圧
に対するバイアス電圧の温度依存性がすべて相殺される
ため、図８に示すように、ＭＯＳトランジスタＮＴ４を
介して流れる電流、すなわち、電流源３が駆動する動作
電流は、温度Ｔｃ以下においては、一定であり、温度Ｔ
ｃ以上となると、抵抗素子の抵抗値に従って上昇する特
性を有する。

【００６７】従って、バイアス電圧発生回路１からの正
の温度特性を有するバイアス電圧ＶＢＩＡＳが、ＭＯＳ
トランジスタＮＴ1のしきい値電圧レベルに低下して
も、発振回路を確実に発振させることができ、所定の周
期でリフレッシュ要求ＰＨＹを発行することができる。

【００６８】すなわち、温度Ｔｃにおいてバイアス電圧
ＢＩＡＳＴが、しきい値電圧レベルＶｔｈｎレベルまで
低下した場合でも、発振回路の動作電流はほぼ０となっ
て発振周期が無限大に近くなり、リフレッシュ間隔がほ
ぼ無限大となるのを防止することができ、確実に、一定
の周期でリフレッシュ要求を発行して、メモリセルの記
憶データのリフレッシュを低温領域においても行なうこ
とができる。

【００６９】なお、図７に示す構成において、外部電源
ノードとＭＯＳトランジスタＰＴ５およびＰＴ６の間
に、温度に依存しない一定の電流を供給する定電流源が
設けられていてもよい。

【００７０】図９は、バイアス電圧ＢＩＡＳＬを生成す
る回路の構成の一例を示す図である。図９において、バ
イアス電圧発生回路は、電源ノードとノードＮＤ７の間
に接続される定電流源２３と、ノードＮＤ７と接地ノー
ドの間に接続されかつそのゲートがノードＮＤ７に接続
されるＮチャネルＭＯＳトランジスタ２４を含む。ノー
ドＮＤ７に、バイアス電圧ＢＩＡＳＬが生成される。定
電流源２３は、温度に依存しない一定の電流を供給す
る。ＭＯＳトランジスタ２４は、定電流源２３が供給す
る電流に応じたバイアス電圧ＢＡＩＳＬを生成する。Ｍ
ＯＳトランジスタ２４のしきい値電圧が温度依存性を有
していても、前述のように、このバイアス電圧ＢＩＡＳ
Ｌは図７に示すＭＯＳトランジスタＮＴ３のゲートに与
えられており、これらのＭＯＳトランジスタ２４および
ＮＴ３のしきい値電圧の温度依存性が相殺され、定電流
源２３が供給する電流に対応する温度に依存しない一定
の電流ｉ３が、図７に示すＭＯＳトランジスタＮＴ３に
流れる。

【００７１】この温度に依存しない一定の電流を供給す
る定電流源としては、例えば、図５に示す構成におい
て、抵抗素子１０を省略し、ＭＯＳトランジスタＰＴ１
およびＰＴ２と電流源１１とで構成される回路を利用
し、ＭＯＳトランジスタＰＴ２の供給電流を出力定電流
として図９のＭＯＳトランジスタ２４に与える構成を利
用することができる。この定電流源２３の供給電流を十
分に小さくすることにより、バイアス電圧発生回路の消
費電流を、十分小さくすることができる。

【００７２】以上のように、この発明の実施の形態４に
従えば、温度に依存しない一定のバイアス電圧に従って
温度に依存しない一定の基準電流（電圧）を生成して、
発振器の電流源に温度依存性を有する基準電流（電圧）
とともに与えており、温度低下時において、発振回路の
発振動作が停止されるのを防止でき、低温領域での動作
時においても確実に、所定の周期でメモリセルの記憶デ
ータのリフレッシュを行なうことができる。

【００７３】［実施の形態５］図１０は、この発明の実
施の形態５に従うリフレッシュタイマの構成を示す図で
ある。図１０においては、図３に示すリフレッシュタイ
マ９１２の構成に加えて、さらに、電流源トランジスタ
ＣＴ０−ＣＴｋおよびＣＧと並列に、電流源トランジス
タＣＲ０−ＣＲｋおよびＣＨが配置される。これらの定
電流源トランジスタＣＲ０−ＣＲｋおよびＣＨに対して
は、温度に依存しない一定の電圧レベルのバイアス電圧
ＢＩＡＳＬが、それぞれバイアス電圧として与えられ
る。この図１０に示すリフレッシュタイマの他の構成
は、図に示すリフレッシュタイマの構成を同じであり、
同一部分には同一参照番号を付し、その詳細説明は省略
する。

【００７４】この図１０に示すリフレッシュタイマ９１
２の構成においては、バイアス電圧ＢＩＡＳＴは、図５
に示すバイアス電圧発生回路から与えられる。したがっ
て、バイアス電圧ＢＩＡＳＴが、温度低下とともに、そ
の電圧レベルが低下し、電流源トランジスタＣＴ０−Ｃ
ＴｋおよびＣＧがオフ状態となり、その駆動電流が実質
的に０となった場合においても、定電流源トランジスタ
ＣＲ０−ＣＲｋおよびＣＨにより、バイアス電圧ＢＩＡ
ＳＬが規定する動作電流がインバータＩＶ０−ＩＶｋお
よびＮＡＮＤゲートＮＧに供給され、このバイアス電圧
ＢＩＡＳＬが決定する動作電流に応じた動作速度で発振
動作を行なう。したがって、温度低下時においても、所
定の周期でリフレッシュを行なうことができる。

【００７５】［変更例］図１１は、この発明の実施の形
態５の変更例のリフレッシュタイマの構成を概略的に示
す図である。図１１においては、発振回路２（リングオ
シレータ）に含まれる１段のインバータＩＶｊを代表的
に示す。この図１１に示すリフレッシュタイマの構成に
おいては、インバータＩＶｊのハイレベル電源側に対し
ても、電流源トランジスタＰＣＴｊおよびＰＣＲｊが設
けられる。これらの電流源トランジスタＰＣＴｊおよび
ＰＣＲｊの駆動電流を調整するために、バイアス電圧Ｂ
ＩＡＳＴをゲートに受けるＭＯＳトランジスタＮＴ１０
と、このＭＯＳトランジスタＮＴ１０に電流を供給する
ＰチャネルＭＯＳトランジスタＰＴ１０と、バイアス電
圧ＢＩＡＳＬをゲートに受けるＮチャネルＭＯＳトラン
ジスタＮＴ１１と、ＭＯＳトランジスタＮＴ１１に電流
を供給するＰチャネルＭＯＳトランジスタＰＴ１１が設
けられる。ＭＯＳトランジスタＰＴ１０およびＰＴ１１
は、それぞれゲートおよびドレインが相互接続される。

【００７６】ＭＯＳトランジスタＰＴ１０は、電流源ト
ランジスタＰＣＴｊとカレントミラー回路を構成し、ま
たＭＯＳトランジスタＰＴ１１が、電流源トランジスタ
ＰＣＲｊとカレントミラー回路を構成する。

【００７７】ＭＯＳトランジスタＮＴ１０およびＰＴ１
０には、同じ大きさの電流が流れ、また、ＭＯＳトラン
ジスタＮＴ１１およびＰＴ１１には同じ大きさの電流が
流れる。したがって、このＭＯＳトランジスタＰＴ１０
およびＰＴ１１のゲートの電圧ＰＢＩＡＳＴおよびＰＢ
ＩＡＳＬは、それぞれ、負の温度特性および温度と独立
の特性を有する。したがって、ＭＯＳトランジスタＮＴ
１０およびＮＴ１１が、電流源トランジスタＣＴｊおよ
び定電流源トランジスタＣＲｊとそれぞれサイズが同じ
であり、電流駆動レベルが同じであれば、ＭＯＳトラン
ジスタＰＴ１０およびＰＴ１１へ、それぞれ、電流源ト
ランジスタＣＴｊおよび定電流源トランジスタＣＲｊを
介して流れる電流と同じ大きさの電流が流れる。

【００７８】ＭＯＳトランジスタＰＴ１０と電流源トラ
ンジスタＰＣＴｊのサイズ（チャネル長とチャネル幅の
比）が同じであり、また、ＭＯＳトランジスタＰＴ１１
と定電流源トランジスタＰＣＲｊが、サイズが同じであ
れば、電流源トランジスタＰＣＴｊおよびＣＴｊは、同
じ大きさの動作電流を駆動し、また、定電流源トランジ
スタＰＣＲｊが定電流源トランジスタＰＣＲｊと同じ大
きさの電流を駆動する。したがって、このインバータＩ
Ｖｊの充電電流および放電電流を同じ大きさとすること
ができる。これにより、インバータの充放電電流に正の
温度特性を持たせることができ、リングオシレータのイ
ンバータの立上り特性および立下り特性を同じとして、
発振周期に正の温度特性を持たせることができる。これ
により、正確にインバータの動作電流を温度に従って調
整して、発信周期に性の温度特性を持たせることができ
る。

【００７９】以上のように、この発明の実施の形態５に
従えば、リフレッシュタイマの発振回路の動作電流に温
度に依存しない一定の動作電流を供給するように駆動し
ており、温度低下時においても、同一に、所定の周期で
リフレッシュを行なわせることができ、また温度上昇時
において確実に、リフレッシュ周期を短くすることがで
きる。

【００８０】［実施の形態６］図１２は、この発明の実
施の形態６に従うバイアス電圧発生回路１の構成を概略
的に示す図である。図１２においては、正の温度特性を
有する抵抗素子１０として、直列に、複数の抵抗素子Ｚ
ａ、ＺｂおよびＺｃが外部電源ノードとノードＮＤ２の
間に接続される。この図１２においては、抵抗素子１０
として、３つの直列に接続される抵抗素子Ｚａ−Ｚｃを
代表的に示す。しかしながら、この抵抗素子の数は、３
に限定されず、抵抗素子Ｚａ−Ｚｃの抵抗値および発振
周期の調整精度に応じて適当に定められればよい。

【００８１】抵抗素子Ｚａ−Ｚｃそれぞれと並列に、Ｐ
チャネルＭＯＳトランジスタＰＴａ−ＰＴｃが設けられ
る。これらのＭＯＳトランジスタＰＴａ−ＰＴｃのオン
／オフ状態を設定するために、プログラム回路３０ａ−
３０ｃが、ＭＯＳトランジスタＰＴａ−ＰＴｃそれぞれ
に対応して配置される。

【００８２】ＭＯＳトランジスタＰＴａ−ＰＴｃは、オ
ン状態に設定された場合には、対応の抵抗素子Ｚａ−Ｚ
ｃを短絡する。すなわち、ＭＯＳトランジスタＰＴａ−
ＰＴｃがオン状態に設定されると、抵抗素子１０の抵抗
値が小さくなる。したがって、この抵抗素子１０の抵抗
値のばらつきが、製造工程のパラメータのばらつきに起
因してできた場合においても、このＭＯＳトランジスタ
ＰＴａ−ＰＴｃのオン状態／オフ状態を対応のプログラ
ムカード３０ａ−３０ｃにより設定することにより、所
望の電圧レベルのバイアス電圧ＢＩＡＳＴを生成するこ
とができる。

【００８３】なお、図１２においては、抵抗素子Ｚａ−
Ｚｃそれぞれに対してＭＯＳトランジスタＰＴａ−ＰＴ
ｃが配置されている。しかしながら、抵抗素子１０の基
本抵抗値として、１つの抵抗素子を、基本抵抗値を与え
るきほん抵抗素子として利用して、プログラム用のＭＯ
ＳトランジスタＰＴを配置せず、この１つの基本抵抗素
子を除く残りの抵抗素子に対してプログラム用のＰチャ
ネルＭＯＳトランジスタを配置し、それらのオン・オフ
状態をプログラム回路により設定してもよい。

【００８４】図１３は、図１２に示すプログラム回路３
０ａ−３０ｃの構成の一例を示す図である。これらのプ
ログラム回路３０ａ−３０ｃは同一構成にするため、図
１３においては、総称的に、１つのプログラム回路３０
を示す。図１３において、プログラム回路３０は、外部
電源ノードと内部ノードＮＤ１０の間に接続される溶断
可能なリンク素子３５と、ノードＮＤ１０と接地ノード
の間に接続される電流源３６と、ノードＮＤ１０の信号
を反転するインバータ３７と、インバータ３７の出力信
号がＨレベルのとき導通し、導通時ノードＮＤ１０を接
地電圧レベルに駆動するＮチャネルＭＯＳトランジスタ
３８と、インバータ３７の出力信号を反転して対応のＰ
チャネルＭＯＳトランジスタのゲートへ与えるインバー
タ３９を含む。

【００８５】電流源３６は、たとえば高抵抗の抵抗素子
で構成され、微小電流を駆動するプルダウン素子として
機能する。

【００８６】リンク素子３５は、たとえばヒューズ素子
であり、レーザなどのエネルギ線により溶断可能であ
る。リンク素子３５の溶断時においては、ノードＮＤ１
０が、電流源３６により、接地電圧レベルに保持され、
インバータ３７の出力信号がＨレベルとなり、ＭＯＳト
ランジスタ３８がオン状態となる。これにより、ノード
ＮＤ１０は、インバータ３７およびＭＯＳトランジスタ
３８により、接地電圧レベルに保持される。インバータ
３９は、このインバータ３７のＨレベルの信号を反転
し、Ｌレベルの信号を生成して対応のＭＯＳトランジス
タのゲートへ与える。したがって、このリンク素子３５
の溶断時においては、対応のＰチャネルＭＯＳトランジ
スタＰＴｉ（ｉ＝ａ−ｃ）がオン状態となり、応じて対
応の抵抗素子Ｚｉ（ｉ＝ａ−ｃ）が短絡される。

【００８７】一方、リンク素子３５の非溶断時において
は、ノードＮＤ１０は、リンク素子３５により出力電源
電圧レベルに充電される。インバータ３７の出力信号が
Ｌレベルとなり、ＭＯＳトランジスタ３８がオフ状態と
なる。この状態においては、インバータ３９の出力信号
がＨレベルとなり、対応のＰチャネルＭＯＳトランジス
タＰＴｉはオフ状態を維持し、対応の抵抗素子Ｚｉが抵
抗素子１０の抵抗成分として用いられる。

【００８８】［変更例］図１４は、図１２に示すプログ
ラム回路の変更例の構成を概略的に示す図である。図１
４に示すプログラム回路３０の構成においては、図１３
に示すプログラム回路３０のインバータ３９に代えて、
テスト信号ＴＳＩＧ＜ｉ＞とインバータ３７の出力信号
とを受けるＮＯＲゲート４０が用いられる。図１４に示
すプログラム回路３０の他の構成は、図１３に示すプロ
グラム回路の構成と同じであり、対応する部分には同一
参照番号を付し、その詳細説明は省略する。

【００８９】テスト信号ＴＳＩＧ＜ｉ＞は、テストモー
ド時に、選択的にＨレベルまたはＬレベルに設定され
る。このテスト信号ＴＳＩＧ＜ｉ＞は、特定のパッドか
ら、テストモード時に与えられるかまたは特定のレジス
タ回路にテスト時に設定されて生成される。テスト信号
ＴＳＩＧ＜ｉ＞がＨレベルであれば、ＮＯＲ回路４０の
出力信号がＬレベルとなり、対応のＰチャネルＭＯＳト
ランジスタＰＴｉがオン状態となる。

【００９０】テストモード時においては、リンク素子３
５は非溶断状態であり、インバータ３７の出力信号はＬ
レベルである。したがってテスト信号ＴＳＩＧ＜ｉ＞を
Ｌレベルに設定すれば、ＮＯＲゲート４０の出力信号が
Ｈレベルとなり、対応のＰチャネルＭＯＳトランジスタ
ＰＴｉはオフ状態を維持する。

【００９１】したがって、テストモード時、このテスト
信号ＴＳＩＧ＜ｉ＞に従って抵抗素子Ｚａ−Ｚｃを選択
的に短絡して、最適なバイアス電圧レベルを求める。

【００９２】最終的に、たとえば半導体記憶装置の不良
セル救済などのレーザブロー工程において、リンク素子
３５を、テスト信号ＴＳＩＧ＜ｉ＞の論理レベルに応じ
て選択的に溶断する。これにより、テスト信号ＴＳＩＧ
＜ｉ＞に従って実際にリフレッシュタイマを動作させ、
最適動作特性が得られるように、抵抗素子１０の抵抗値
を微調整することができる。

【００９３】図１３に示すプログラム回路の構成の場合
には、テストモード時において、バイアス電圧ＢＩＡＳ
Ｔの電圧レベルを測定し、その測定結果に基づいて、選
択的にリンク素子３５を溶断する。

【００９４】以上のように、この発明の実施の形態６に
従えば、発振回路の動作電流を決定する正の温度特性を
有する抵抗素子の抵抗値をトリミング可能としており、
正確に所望の動作特性を維持するリフレッシュタイマを
実現することができる。

【００９５】また、上述の例においては、リフレッシュ
タイマは、発振回路の発振周期でリフレッシュ要求を発
行している。しかしながら、この発振回路の発振信号を
カウンタでカウントし、このカウンタのカウント値が所
定値に到達する毎にリフレッシュ要求を発行する構成が
用いられてもよい。

【００９６】また、本発明は、セルフリフレッシュモー
ドを有する半導体記憶装置であれば、任意の半導体記憶
装置に適用可能である。

【００９７】

【発明の効果】以上のように、この発明に従えば、リフ
レッシュ周期を動作温度に応じて内部で変更するように
構成しており、システム構成を増大させることなく、確
実にメモリセルの記憶データを保持することができ、ま
た、室温を含む低温領域におけるリフレッシュの消費電
流を低減することができる。

【００９８】すなわち、温度依存性を有する基準電圧を
発生し、この基準電圧の発生する基準電圧に従ってリフ
レッシュ要求発生回路の動作速度を決定することによ
り、リフレッシュ要求の発行間隔を動作温度に応じて調
整することができ、温度上昇時にメモリセルのリーク電
流が増大する場合においても、メモリセルの記憶データ
を確実に保持することができる。

【００９９】またこのリフレッシュ要求を発行するリン
グ発振器の動作電流を基準電圧に調整することにより、
容易に、リフレッシュ要求発行間隔を基準電圧に従って
調整することができる。

【０１００】またこの基準電圧を温度特性を有すること
により、温度上昇時、リフレッシュ要求発生回路動作速
度を上昇させ、短い間隔でリフレッシュ要求を発行して
メモリセルの記憶データを保持し、また温度低下時にお
いてリフレッシュ要求発行間隔を長くして、リフレッシ
ュモードの消費電流を低減することができる。

【０１０１】また、カレントミラー段と電源ノードの間
に温度特性を有する抵抗素子を配置し、このカレントミ
ラー段の出力電流に従って、基準電圧を生成することに
より、容易に、正の温度特性を有する基準電圧を生成す
ることができる。

【０１０２】また、カレントミラー段の第１および第２
のトランジスタのうちの第２のトランジスタと電源ノー
ドと同じ温度特性を有する抵抗値を持つ抵抗素子を配置
し、これらの第１および第２のトランジスタに電流源を
接続するとともに、第２のトランジスタに電流供給素子
を接続することにより、抵抗素子の抵抗値に応じて第２
のトランジスタの駆動電流を調整して、抵抗素子の抵抗
値に応じた基準電圧を生成することができる。

【０１０３】またこの基準電圧発生回路において、温度
特性を有する抵抗素子を用いてカレントミラー段の駆動
電流を調整しかつ、このカレントミラー段に対する定電
流源にせいの温度特性を持たせることにより、より基準
電圧の温度特性を大きくすることができ、小占有面積
で、温度依存性の大きな基準電圧を容易に生成すること
ができる。

【０１０４】また、温度依存性の有するバイアス電圧と
温度と独立のバイアス電圧とに従って基準電圧を生成す
ることにより、基準電圧は、この最小値を確保すること
ができ、温度低下時においても、確実に、リフレッシュ
要求発生回路を動作電流の最小値を保証することがで
き、確実に、リフレッシュを実行することができる。

【０１０５】また、リフレッシュ要求発生回路におい
て、電流源として、温度依存性を有する基準電圧にバス
電流を規定する第１の電流源とこの第１の電流源と並列
に、温度と独立のバイアス電圧により駆動電流が決定さ
れる第２の電流源とを設けることにより、温度変動時に
おいて第１の電流源の駆動電流量が実質的に０となって
も、確実に、このリフレッシュ要求発生回路を一定のバ
イアス電圧により駆動することができ、確実に、低温領
域においても、所定の間隔でリフレッシュ要求を発行す
ることができる。

【０１０６】また、基準電圧を調整するためのプログラ
ム回路を設けることにより、所望の電圧レベルの基準電
圧を回路製造パラメータなどのばらつきに係らず、確実
に生成することができる。

【０１０７】また、この基準電圧抵抗素子の抵抗値を微
調整する構成を設けることにより、製造工程のばらつき
により、抵抗素子の抵抗値にばらつきが生じても確実
に、所望の電圧レベルのバイアス電圧を生成することが
でき、所望の温度特性を有するバイアス電圧を生成する
ことができる。

【０１０８】また、このカレントミラー段の定電流源に
駆動電流を正の温度特性を持たせることにより、基準電
圧の温度特性をさらに大きくすることができ、小占有面
積で大きな正の温度特性を有する基準電圧を生成するこ
とができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従うリフレッシュ
制御部の構成を概略的に示す図である。

【図２】 図１に示すバイアス電圧の温度依存性を示す
図である。

【図３】 この発明の実施の形態１に従うリフレッシュ
タイマの構成を示す図である。

【図４】 図１に示すバイアス電圧を発生する回路の構
成の一例を示す図である。

【図５】 この発明の実施の形態２に従うバイアス電圧
発生回路の構成を示す図である。

【図６】 この発明の実施の形態３に従うバイアス電圧
発生回路の構成を示す図である。

【図７】 この発明の実施の形態４に従うバイアス電圧
発生回路の構成を示す図である。

【図８】 図７に示すバイアス電圧発生回路のバイアス
電圧の温度依存性を示す図である。

【図９】 図７に示す温度と独立のバイアス電圧を発生
する回路の構成の一例を示す図である。

【図１０】 この発明の実施の形態５に従うリフレッシ
ュタイマの構成を示す図である。

【図１１】 この発明の実施の形態５に従うリフレッシ
ュタイマの変更例を示す図である。

【図１２】 この発明の実施の形態６に従うバイアス電
圧発生回路の要部の構成を示す図である。

【図１３】 図１２に示すプログラム回路の構成の一例
を示す図である。

【図１４】 図１２に示すプログラム回路の変更例を示
す図である。

【図１５】 従来の半導体記憶装置の要部の構成を概略
的に示す図である。

【図１６】 リフレッシュ周期の温度補償のための構成
の一例を示す図である。

【符号の説明】

１ バイアス電圧発生回路、２ 発振回路、３ 電流
源、ＣＴ０−ＣＴｋ，ＣＧ 電流源トランジスタ、ＩＶ
０−ＩＶｋ インバータ、ＮＧ ＮＡＮＤゲート、ＰＴ
１−ＰＴ６，ＰＴ１０，ＰＴ１１ ＰチャネルＭＯＳト
ランジスタ、ＮＴ１−ＮＴ５，ＶＴ１０−ＶＴ１１，Ｎ
９，２１，２２ ＮチャネルＭＯＳトランジスタ、ＣＲ
０−ＣＲｋ，ＣＨ 定電流源トランジスタ、ＰＣＲｊ，
ＰＣＴｊ電流源トランジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松本 淳子 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5H420 NA17 NB02 NB22 NB25 NC02 NE23 5M024 AA20 AA40 AA70 BB22 BB29 BB39 EE10 EE26 FF07 GG05 HH09 HH10 PP01 PP03 PP08

Claims (10)

【特許請求の範囲】
1. 【請求項１】 記憶データのリフレッシュが必要な半導
   体記憶装置であって、 温度依存性を有する基準電圧を発生する基準電圧発生回
   路、および前記基準電圧発生回路の発生する基準電圧に
   より動作速度が規定され、活性化時発振動作を行なって
   所定の発振回数毎に前記リフレッシュを要求するリフレ
   ッシュ要求を発行するためのリフレッシュ要求発生回路
   を備える、半導体記憶装置。
2. 【請求項２】 前記リフレッシュ要求発生回路は、 前記基準電圧により動作電流が規定されるリング発振器
   を備える、請求項１記載の半導体記憶装置。
3. 【請求項３】 前記基準電圧は、正の温度特性を有す
   る、請求項１記載の半導体記憶装置。
4. 【請求項４】 前記基準電圧発生回路は、 定電流を生成するためのカレントミラー段と、 前記カレントミラー段と電源ノードの間に介挿され、正
   の温度特性を有する抵抗素子と、 前記カレントミラー段の出力電流に応じた電圧を、前記
   基準電圧として生成する基準電圧出力回路を備える、請
   求項１記載の半導体記憶装置。
5. 【請求項５】 前記基準電圧発生回路は、 カレントミラー段を構成する第１および第２のトランジ
   スタと、 前記第２のトランジスタと電源ノードの間に介挿され、
   その抵抗値が正の温度特性を有する抵抗素子と、 前記第１および第２のトランジスタそれぞれに結合され
   る第１および第２の定電流源と、 前記第２の定電流源と前記電源ノードとの間に接続され
   る電流供給素子と、 前記第２のトランジスタと前記第２の定電流源との間の
   接続ノードの電位に従って駆動電流が決定されて、前記
   基準電圧を生成する電流／電圧変換回路を備える、請求
   項１記載の半導体記憶装置。
6. 【請求項６】 前記基準電圧発生回路は、 カレントミラー段を構成する第１および第２のトランジ
   スタと、 前記第１のトランジスタと参照電位を与える参照ノード
   との間に結合され、温度依存性を有する第１のバイアス
   電圧をゲートに受ける第３のトランジスタと、 前記第１のトランジスタと前記参照ノードとの間に結合
   され、温度と独立の第２のバイアス電位をゲートに受け
   る第４のトランジスタと、 前記第２のトランジスタと前記参照ノードとの間に結合
   され、前記第２のトランジスタの駆動電流に従って前記
   基準電圧を発生する第５のトランジスタとを備える、請
   求項１記載の半導体記憶装置。
7. 【請求項７】 前記リフレッシュ要求発生回路は、 前記温度依存性を有する基準電圧により駆動電流が規定
   される第１の電流源と、 前記第１の電流源と並列に配置され、温度と独立のバイ
   アス電圧により、その駆動電流が規定される第２の電流
   源と、 前記第１および第２の電流源の駆動電流により動作電流
   が規定され、活性化時発振動作を行って所定の発振回数
   ごとに前期リフレッシュ要求を発行する発振回路を含
   む、請求項１記載の半導体記憶装置。
8. 【請求項８】 前記基準電圧発生回路は、 前記基準電圧を調整するためのプログラム回路を含む、
   請求項１記載の半導体記憶装置。
9. 【請求項９】 前記基準電圧発生回路は、前記抵抗素子
   の抵抗値を調整するためのプログラム回路をさらに備え
   る、請求項４または５記載の半導体記憶装置。
10. 【請求項１０】 前記第１および第２の定電流源は、そ
    の駆動電流が正の温度特性を有する、請求項５記載の半
    導体記憶装置。