JP2003133424A - 容量素子及びその製造方法 - Google Patents
容量素子及びその製造方法Info
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 容量の精度低下や無駄な消費電力等の原因と
なる寄生容量を従来のものに比べて大幅に低減し、ま
た、外部ノイズを遮蔽しうる容量素子及びその製造方法
を提供する。 【解決手段】 基板１０上に層間絶縁膜１２を介して形
成された下層電極２２と、下層電極２２に対して層間絶
縁膜１２を介して対向する上層電極２４と、基板１０と
下層電極２２の間に形成され、上層電極２４に電気的に
接続された下部配線層１４とを有する。
なる寄生容量を従来のものに比べて大幅に低減し、ま
た、外部ノイズを遮蔽しうる容量素子及びその製造方法
を提供する。 【解決手段】 基板１０上に層間絶縁膜１２を介して形
成された下層電極２２と、下層電極２２に対して層間絶
縁膜１２を介して対向する上層電極２４と、基板１０と
下層電極２２の間に形成され、上層電極２４に電気的に
接続された下部配線層１４とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おいてアナログ回路等に使用される容量素子及びその製
造方法に関する。
おいてアナログ回路等に使用される容量素子及びその製
造方法に関する。
【０００２】
【従来の技術】これまで、半導体集積回路（ＩＣ）にお
いて、高周波数領域で直流成分をカットするために容量
素子が一般に用いられている。そして、外部部品削減や
端子数削減等によるコストダウンという理由から容量素
子をＩＣに内蔵することが求められていた。また、その
ほか、ノイズ対策の容易さ等の理由からも容量素子をＩ
Ｃに内蔵することが求められていた。
いて、高周波数領域で直流成分をカットするために容量
素子が一般に用いられている。そして、外部部品削減や
端子数削減等によるコストダウンという理由から容量素
子をＩＣに内蔵することが求められていた。また、その
ほか、ノイズ対策の容易さ等の理由からも容量素子をＩ
Ｃに内蔵することが求められていた。
【０００３】従来、ＩＣに内蔵した容量素子には必ず寄
生容量が存在する。この寄生容量は、容量素子が本来有
する容量の誤差となり精度の低下を招来する原因とな
る。また、容量自体は電力を消費することはないが、寄
生容量部で無駄な電力が消費されてしまう。このため、
ＩＣにおける駆動増幅器にとっても、寄生容量が大きい
とその分だけ駆動能力を上げる必要があり、この結果、
消費電力が大きくなるという悪循環に陥ることにもな
る。このように、ＩＣに内蔵した容量素子の寄生容量
は、ＩＣの高速性能化の足かせともなっていた。
生容量が存在する。この寄生容量は、容量素子が本来有
する容量の誤差となり精度の低下を招来する原因とな
る。また、容量自体は電力を消費することはないが、寄
生容量部で無駄な電力が消費されてしまう。このため、
ＩＣにおける駆動増幅器にとっても、寄生容量が大きい
とその分だけ駆動能力を上げる必要があり、この結果、
消費電力が大きくなるという悪循環に陥ることにもな
る。このように、ＩＣに内蔵した容量素子の寄生容量
は、ＩＣの高速性能化の足かせともなっていた。
【０００４】かかる寄生容量を低減すべく、ＭＯＳ（Me
tal-Oxide-Semiconductor）容量から、以下に述べる２
層Ｐｏｌｙ容量やＭＩＭ（Metal-Insulator-Metal）容
量等のプロセス開発がなされてきた。また、寄生容量の
回路への影響を低減するための工夫が回路面やレイアウ
ト面からなされてきた。
tal-Oxide-Semiconductor）容量から、以下に述べる２
層Ｐｏｌｙ容量やＭＩＭ（Metal-Insulator-Metal）容
量等のプロセス開発がなされてきた。また、寄生容量の
回路への影響を低減するための工夫が回路面やレイアウ
ト面からなされてきた。
【０００５】図１３は、従来の容量素子の構造を示す概
略図であり、図１３（ａ）は、２層Ｐｏｌｙ容量の構造
を示す断面図、図１３（ｂ）は、ＭＩＭ容量の構造を示
す断面図である。
略図であり、図１３（ａ）は、２層Ｐｏｌｙ容量の構造
を示す断面図、図１３（ｂ）は、ＭＩＭ容量の構造を示
す断面図である。
【０００６】２層Ｐｏｌｙ容量は、図１３（ａ）に示す
ように、シリコン基板１００上の層間絶縁膜１０２中
に、多結晶シリコン膜からなる下層電極１０４及び上層
電極１０６を形成したものである。一方、ＭＩＭ容量
は、図１３（ｂ）に示すように、シリコン基板１００上
の層間絶縁膜１０２中にアルミニウムや、銅、窒化チタ
ン等の金属からなる下層電極１０８及び上層電極１１０
を形成したものである。最近は、寄生容量及び寄生抵抗
の点で有利なＭＩＭ容量が主流となりつつある。
ように、シリコン基板１００上の層間絶縁膜１０２中
に、多結晶シリコン膜からなる下層電極１０４及び上層
電極１０６を形成したものである。一方、ＭＩＭ容量
は、図１３（ｂ）に示すように、シリコン基板１００上
の層間絶縁膜１０２中にアルミニウムや、銅、窒化チタ
ン等の金属からなる下層電極１０８及び上層電極１１０
を形成したものである。最近は、寄生容量及び寄生抵抗
の点で有利なＭＩＭ容量が主流となりつつある。
【０００７】ＩＣに内蔵された容量素子は、その構造
上、下層電極に寄生容量が付き易くなっている。このた
め、このような容量素子をＩＣに組み込むときには、回
路的に寄生容量の影響を受け難い側に下層電極を使用す
る。すなわち、例えば、電位が固定される側に下層電極
を使用する。そして、回路的に寄生容量の影響を受けや
すい側に上層電極を使用するのが一般的となっている。
上、下層電極に寄生容量が付き易くなっている。このた
め、このような容量素子をＩＣに組み込むときには、回
路的に寄生容量の影響を受け難い側に下層電極を使用す
る。すなわち、例えば、電位が固定される側に下層電極
を使用する。そして、回路的に寄生容量の影響を受けや
すい側に上層電極を使用するのが一般的となっている。
【０００８】従来のＭＩＭ容量をＩＣに適用した例とし
て、サンプル・アンド・ホールド回路に適用した場合を
図１４を用いて説明する。図１４（ａ）は、サンプル・
アンド・ホールド回路に用いられたＭＩＭ容量の構造を
示す断面図であり、図１４（ｂ）は、ＭＩＭ容量の構造
を示す上面図である。なお、図１４（ａ）の断面図は、
図１４（ｂ）のＡ−Ａ′線断面を示している。また、図
１４に示す容量素子には、配線層間等に形成された複数
の層間絶縁膜が存在するが、以下の図１４の説明では、
これら層間絶縁膜を一括して層間絶縁膜１２４と呼ぶこ
ととする。
て、サンプル・アンド・ホールド回路に適用した場合を
図１４を用いて説明する。図１４（ａ）は、サンプル・
アンド・ホールド回路に用いられたＭＩＭ容量の構造を
示す断面図であり、図１４（ｂ）は、ＭＩＭ容量の構造
を示す上面図である。なお、図１４（ａ）の断面図は、
図１４（ｂ）のＡ−Ａ′線断面を示している。また、図
１４に示す容量素子には、配線層間等に形成された複数
の層間絶縁膜が存在するが、以下の図１４の説明では、
これら層間絶縁膜を一括して層間絶縁膜１２４と呼ぶこ
ととする。
【０００９】図１４（ａ）に示すように、サンプル・ア
ンド・ホールド回路では、入力電圧が入力される入力部
１１２と、出力電圧を出力する出力部１１４が、スイッ
チ１１６を介して接続されている。スイッチ１１６と出
力部１１４との間には、ノード１１８が設けられ容量１
２０が接続されている。容量１２０のノード１１８に対
向する側が接地され電位が固定されている。この容量１
２０として、ＭＩＭ容量が用いられる。
ンド・ホールド回路では、入力電圧が入力される入力部
１１２と、出力電圧を出力する出力部１１４が、スイッ
チ１１６を介して接続されている。スイッチ１１６と出
力部１１４との間には、ノード１１８が設けられ容量１
２０が接続されている。容量１２０のノード１１８に対
向する側が接地され電位が固定されている。この容量１
２０として、ＭＩＭ容量が用いられる。
【００１０】ＭＩＭ容量では、図１４（ａ）に示すよう
に、基板１２２上に層間絶縁膜１２４を介して容量の下
層電極としても機能する下層電極兼下部配線層１２６が
形成されている。下層電極兼下部配線層１２６の上に
は、層間絶縁膜１２４を介して上層電極１２８が形成さ
れている。そして、上層電極１２８上側には、層間絶縁
膜１２４中に形成されたビア層１３０を介して上層電極
１２８に接続する上部配線層１３２が形成されている。
に、基板１２２上に層間絶縁膜１２４を介して容量の下
層電極としても機能する下層電極兼下部配線層１２６が
形成されている。下層電極兼下部配線層１２６の上に
は、層間絶縁膜１２４を介して上層電極１２８が形成さ
れている。そして、上層電極１２８上側には、層間絶縁
膜１２４中に形成されたビア層１３０を介して上層電極
１２８に接続する上部配線層１３２が形成されている。
【００１１】サンプル・アンド・ホールド回路では、そ
の動作中にノード１１８が高いインピーダンスとなる期
間がある。このため、容量１２０に寄生容量が存在する
と、その寄生容量を介してノイズが乗り易くなり誤差の
原因となる。そこで、このようなサンプル・アンド・ホ
ールド回路にＭＩＭ容量を適用する場合には、一般に、
図１４（ａ）に示すように上層配線１２８がノード１１
８に接続される。一方、下層電極兼下部配線層１２６
が、接地され電位が固定される側となっている。このよ
うに、寄生容量の付き易い傾向にあるＭＩＭ容量の下層
電極を固定電位とすることにより、寄生容量の影響を可
能な限り低減しようとする工夫がなされていた。
の動作中にノード１１８が高いインピーダンスとなる期
間がある。このため、容量１２０に寄生容量が存在する
と、その寄生容量を介してノイズが乗り易くなり誤差の
原因となる。そこで、このようなサンプル・アンド・ホ
ールド回路にＭＩＭ容量を適用する場合には、一般に、
図１４（ａ）に示すように上層配線１２８がノード１１
８に接続される。一方、下層電極兼下部配線層１２６
が、接地され電位が固定される側となっている。このよ
うに、寄生容量の付き易い傾向にあるＭＩＭ容量の下層
電極を固定電位とすることにより、寄生容量の影響を可
能な限り低減しようとする工夫がなされていた。
【００１２】
【発明が解決しようとする課題】上述のように、ＩＣに
内蔵した容量素子の寄生容量を低減し或いは除去するた
めに、プロセス開発や回路設計等の種々の観点からのア
プローチがこれまでなされてきた。
内蔵した容量素子の寄生容量を低減し或いは除去するた
めに、プロセス開発や回路設計等の種々の観点からのア
プローチがこれまでなされてきた。
【００１３】しかしながら、上述した従来の容量素子で
は、十分に寄生容量を低減することができなかった。ま
た、従来のＭＩＭ容量の構造では、外来ノイズの影響を
受けやすいという難点も存在していた。
は、十分に寄生容量を低減することができなかった。ま
た、従来のＭＩＭ容量の構造では、外来ノイズの影響を
受けやすいという難点も存在していた。
【００１４】本発明の目的は、容量の精度低下や無駄な
消費電力等の原因となる寄生容量を従来のものに比べて
大幅に低減し、また、外部ノイズを遮蔽しうる容量素子
及びその製造方法を提供することにある。
消費電力等の原因となる寄生容量を従来のものに比べて
大幅に低減し、また、外部ノイズを遮蔽しうる容量素子
及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】上記目的は、基板上に第
１の絶縁膜を介して形成された下層電極と、前記下層電
極に対して第２の絶縁膜を介して対向する上層電極と、
前記基板と前記下層電極の間に形成され、前記上層電極
に電気的に接続された下部配線層とを有することを特徴
とする容量素子により達成される。
１の絶縁膜を介して形成された下層電極と、前記下層電
極に対して第２の絶縁膜を介して対向する上層電極と、
前記基板と前記下層電極の間に形成され、前記上層電極
に電気的に接続された下部配線層とを有することを特徴
とする容量素子により達成される。
【００１６】また、上記目的は、基板上に第１の絶縁膜
を介して形成された下層電極と、前記下層電極に対して
第２の絶縁膜を介して対向する上層電極と、前記基板と
前記下層電極の間に形成され、前記下層電極に電気的に
接続された下部配線層と、前記上層電極上に第３の絶縁
膜を介して形成され、前記下部配線層に電気的に接続さ
れた上部配線層とを有することを特徴とする容量素子に
より達成される。
を介して形成された下層電極と、前記下層電極に対して
第２の絶縁膜を介して対向する上層電極と、前記基板と
前記下層電極の間に形成され、前記下層電極に電気的に
接続された下部配線層と、前記上層電極上に第３の絶縁
膜を介して形成され、前記下部配線層に電気的に接続さ
れた上部配線層とを有することを特徴とする容量素子に
より達成される。
【００１７】また、上記目的は、基板上に第１の絶縁膜
を介して下層電極を形成する工程と、前記下層電極に対
して第２の絶縁膜を介して対向する上層電極を形成する
工程とを有する容量素子の形成方法であって、前記基板
と前記下層電極の間に、前記上層電極に電気的に接続さ
れた下部配線層を形成する工程を更に有することを特徴
とする容量素子の形成方法により達成される。
を介して下層電極を形成する工程と、前記下層電極に対
して第２の絶縁膜を介して対向する上層電極を形成する
工程とを有する容量素子の形成方法であって、前記基板
と前記下層電極の間に、前記上層電極に電気的に接続さ
れた下部配線層を形成する工程を更に有することを特徴
とする容量素子の形成方法により達成される。
【００１８】また、上記目的は、基板上に第１の絶縁膜
を介して下層電極を形成する工程と、前記下層電極に対
して第２の絶縁膜を介して対向する上層電極を形成する
工程と、前記基板と前記下層電極の間に、前記下層電極
に電気的に接続された下部配線層を形成する工程と、前
記上層電極上に第３の絶縁膜を介して、前記下部配線層
に電気的に接続された上部配線層を形成する工程とを有
することを特徴とする容量素子の製造方法により達成さ
れる。
を介して下層電極を形成する工程と、前記下層電極に対
して第２の絶縁膜を介して対向する上層電極を形成する
工程と、前記基板と前記下層電極の間に、前記下層電極
に電気的に接続された下部配線層を形成する工程と、前
記上層電極上に第３の絶縁膜を介して、前記下部配線層
に電気的に接続された上部配線層を形成する工程とを有
することを特徴とする容量素子の製造方法により達成さ
れる。
【００１９】
【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による容量素子及びその製造方法について図１乃
至図４を用いて説明する。図１は、本実施形態による容
量素子の構造を示す概略図、図２乃至図４は、本実施形
態による容量素子の製造方法を示す工程断面図である。
施形態による容量素子及びその製造方法について図１乃
至図４を用いて説明する。図１は、本実施形態による容
量素子の構造を示す概略図、図２乃至図４は、本実施形
態による容量素子の製造方法を示す工程断面図である。
【００２０】まず、本実施形態による容量素子について
図１を用いて説明する。図１（ａ）は、本実施形態によ
る容量素子の構造を示す断面図、図１（ｂ）は、本実施
形態による容量素子の構造を示す上面図である。図１
（ａ）では、本実施形態による容量素子を、サンプル・
アンド・ホールド回路に適用した場合を示している。サ
ンプル・アンド・ホールド回路は、一般に、ＩＣ等にお
いてＡ／Ｄ変換器等の入力電圧を標本化し、保持するた
めに使用される回路である。なお、図１（ａ）は、図１
（ｂ）のＡ−Ａ′線断面を示している。また、本実施形
態による容量素子には、配線層間等に形成された複数の
層間絶縁膜が存在するが、便宜上以下の説明では、これ
ら層間絶縁膜を一括して層間絶縁膜１２と呼ぶこととす
る。
図１を用いて説明する。図１（ａ）は、本実施形態によ
る容量素子の構造を示す断面図、図１（ｂ）は、本実施
形態による容量素子の構造を示す上面図である。図１
（ａ）では、本実施形態による容量素子を、サンプル・
アンド・ホールド回路に適用した場合を示している。サ
ンプル・アンド・ホールド回路は、一般に、ＩＣ等にお
いてＡ／Ｄ変換器等の入力電圧を標本化し、保持するた
めに使用される回路である。なお、図１（ａ）は、図１
（ｂ）のＡ−Ａ′線断面を示している。また、本実施形
態による容量素子には、配線層間等に形成された複数の
層間絶縁膜が存在するが、便宜上以下の説明では、これ
ら層間絶縁膜を一括して層間絶縁膜１２と呼ぶこととす
る。
【００２１】本実施形態による容量素子では、基板１０
上に、層間絶縁膜１２を介して下部配線層１４が形成さ
れている。下部配線層１４の上には、層間絶縁膜１２を
介し中間配線層１６ａが形成されている。中間配線層１
６ａ上には、層間絶縁膜１２を介してＭＩＭ容量の下層
電極２２が形成されている。中間配線層と１６ａと下層
電極２２とは、ビア層１８ａ、中継用配線層２０ａを介
して電気的に接続されている。
上に、層間絶縁膜１２を介して下部配線層１４が形成さ
れている。下部配線層１４の上には、層間絶縁膜１２を
介し中間配線層１６ａが形成されている。中間配線層１
６ａ上には、層間絶縁膜１２を介してＭＩＭ容量の下層
電極２２が形成されている。中間配線層と１６ａと下層
電極２２とは、ビア層１８ａ、中継用配線層２０ａを介
して電気的に接続されている。
【００２２】下層電極２２上には、層間絶縁膜１２を介
してＭＩＭ容量の上層電極２４が形成されている。上層
電極２４上には、層間絶縁膜１２を介して上部配線層２
８が形成されている。上層電極２４と上部配線層２８と
は、ビア層２６ａを介して電気的に接続されている。
してＭＩＭ容量の上層電極２４が形成されている。上層
電極２４上には、層間絶縁膜１２を介して上部配線層２
８が形成されている。上層電極２４と上部配線層２８と
は、ビア層２６ａを介して電気的に接続されている。
【００２３】また、上部配線層２８は、ビア層２９、中
間配線層１６ｂ、ビア層１８ｂ、中継用配線層２０ｂ、
ビア層２６ｂを介して下部配線層１４に電気的に接続さ
れている。中間配線層１６ｂは、中間配線層１６ａと同
層に形成されている。中継用配線層２０ｂは、中継用配
線層２０ａと同層に形成されている。
間配線層１６ｂ、ビア層１８ｂ、中継用配線層２０ｂ、
ビア層２６ｂを介して下部配線層１４に電気的に接続さ
れている。中間配線層１６ｂは、中間配線層１６ａと同
層に形成されている。中継用配線層２０ｂは、中継用配
線層２０ａと同層に形成されている。
【００２４】また、中継用配線層２０ａ、２０ｂと同層
に中継用配線層２０ｃが形成されており、上部配線層２
８と中継用配線層２０ｃとがビア層２６ｃを介して接続
されている。ビア層２６ｃ及び中継用配線層２０ｃは、
図１（ｂ）に示すように、下層電極２２及び上層電極２
４の周囲を囲むように複数形成されている。
に中継用配線層２０ｃが形成されており、上部配線層２
８と中継用配線層２０ｃとがビア層２６ｃを介して接続
されている。ビア層２６ｃ及び中継用配線層２０ｃは、
図１（ｂ）に示すように、下層電極２２及び上層電極２
４の周囲を囲むように複数形成されている。
【００２５】図１（ａ）に示すように、サンプル・アン
ド・ホールド回路では、入力電圧が入力される入力部３
０と、出力電圧を出力する出力部３２が、スイッチ３４
を介して接続されている。スイッチ３４と出力部３２と
の間には、ノード３６が設けられ容量３８が接続されて
いる。容量３８のノード３６に対向する側が接地され電
位が固定されている。この容量３８として、上記構造を
有する本実施形態による容量素子が用いられる。
ド・ホールド回路では、入力電圧が入力される入力部３
０と、出力電圧を出力する出力部３２が、スイッチ３４
を介して接続されている。スイッチ３４と出力部３２と
の間には、ノード３６が設けられ容量３８が接続されて
いる。容量３８のノード３６に対向する側が接地され電
位が固定されている。この容量３８として、上記構造を
有する本実施形態による容量素子が用いられる。
【００２６】すなわち、サンプル・アンド・ホールド回
路において、本実施形態による容量素子の中間配線層１
６ａがノード３６に接続され、下部配線層１４に電気的
に接続している上部配線層２８が、接地され電位が常時
固定される側となっている。
路において、本実施形態による容量素子の中間配線層１
６ａがノード３６に接続され、下部配線層１４に電気的
に接続している上部配線層２８が、接地され電位が常時
固定される側となっている。
【００２７】本実施形態による容量素子は、下層電極２
２と基板１０との間に形成された下部配線層１４と、下
部配線層１４と上部配線層２８とを接続するビア層２９
等からなる配線類と、下層電極２２及び上層電極２４の
側方に形成されたビア層２６ｃとを有することに特徴が
ある。このように、ＭＩＭ容量の下層電極２２及び上層
電極２４を配線類で被うことにより寄生容量が生じるの
を防止することができる。さらに、ＭＩＭ容量の下層電
極２２及び上層電極２４を被う配線類がシールドとして
機能し、外来ノイズを遮蔽することができる。
２と基板１０との間に形成された下部配線層１４と、下
部配線層１４と上部配線層２８とを接続するビア層２９
等からなる配線類と、下層電極２２及び上層電極２４の
側方に形成されたビア層２６ｃとを有することに特徴が
ある。このように、ＭＩＭ容量の下層電極２２及び上層
電極２４を配線類で被うことにより寄生容量が生じるの
を防止することができる。さらに、ＭＩＭ容量の下層電
極２２及び上層電極２４を被う配線類がシールドとして
機能し、外来ノイズを遮蔽することができる。
【００２８】ここで、上記構造を有する本実施形態によ
る容量素子をサンプル・アンド・ホールド回路の容量３
８として適用した場合の効果について説明する。
る容量素子をサンプル・アンド・ホールド回路の容量３
８として適用した場合の効果について説明する。
【００２９】サンプル・アンド・ホールド回路では、ス
イッチ３４を短時間オンにすることにより、容量３８に
入力電位を充電する。この期間をサンプリング期間とい
う。次いで、スイッチ３４をオフにすると、容量３８に
充電された電圧は保持され次にスイッチ３４をオンにす
るまで保持された電位は変化しない。この期間をホール
ド期間という。このホールド期間中は、ノード３６が高
いインピーダンスとなるため、容量３８に寄生容量が存
在すると、その寄生容量を介してノイズが乗りやすく誤
差の原因となる。
イッチ３４を短時間オンにすることにより、容量３８に
入力電位を充電する。この期間をサンプリング期間とい
う。次いで、スイッチ３４をオフにすると、容量３８に
充電された電圧は保持され次にスイッチ３４をオンにす
るまで保持された電位は変化しない。この期間をホール
ド期間という。このホールド期間中は、ノード３６が高
いインピーダンスとなるため、容量３８に寄生容量が存
在すると、その寄生容量を介してノイズが乗りやすく誤
差の原因となる。
【００３０】本実施形態による容量素子のように、配線
類により被われた下層電極２２を寄生容量の影響を受け
やすいノード３６側の電極として使用し、上層電極２４
を固定電位側とすることにより、寄生容量に影響され
ず、より精度の高い回路を実現することができる。
類により被われた下層電極２２を寄生容量の影響を受け
やすいノード３６側の電極として使用し、上層電極２４
を固定電位側とすることにより、寄生容量に影響され
ず、より精度の高い回路を実現することができる。
【００３１】次に、本実施形態による容量素子の製造方
法について図２乃至図４を用いて説明する。
法について図２乃至図４を用いて説明する。
【００３２】まず、基板１０上に層間絶縁膜１２を形成
する。次いで、層間絶縁膜１２上に、例えばアルミニウ
ム膜を形成し、下部配線層１４にパターニングする（図
２（ａ））。
する。次いで、層間絶縁膜１２上に、例えばアルミニウ
ム膜を形成し、下部配線層１４にパターニングする（図
２（ａ））。
【００３３】次いで、全面に、層間絶縁膜１２を形成
し、層間絶縁膜１２中に、下部配線層１４に達するビア
ホールを形成する。次いで、全面に金属膜を形成しビア
ホールに金属膜を埋め込む。次いで、ＣＭＰ（Chemical
Mechanical Polishing）により、ビアホールに埋め込
まれたもの以外の余分な金属膜を除去する。こうして、
下部配線層１４に電気的に接続するビア層２９を形成す
る（図２（ｂ））。
し、層間絶縁膜１２中に、下部配線層１４に達するビア
ホールを形成する。次いで、全面に金属膜を形成しビア
ホールに金属膜を埋め込む。次いで、ＣＭＰ（Chemical
Mechanical Polishing）により、ビアホールに埋め込
まれたもの以外の余分な金属膜を除去する。こうして、
下部配線層１４に電気的に接続するビア層２９を形成す
る（図２（ｂ））。
【００３４】次いで、全面に、例えばアルミニウム膜を
形成し、通常のリソグラフィー技術により、中間配線層
１６ａ、１６ｂにパターニングする（図２（ｃ））。
形成し、通常のリソグラフィー技術により、中間配線層
１６ａ、１６ｂにパターニングする（図２（ｃ））。
【００３５】次いで、全面に、層間絶縁膜１２を形成
し、層間絶縁膜１２中に、中間配線層１６ａに達するビ
アホールと、中間配線層１６ｂに達するビアホールとを
形成する。次いで、全面に金属膜を形成し、これらビア
ホールに金属膜を埋め込む。次いで、ＣＭＰにより、ビ
アホールに埋め込まれたもの以外の余分な金属膜を除去
する。こうして、中間配線層１６ａに電気的に接続する
ビア層１８ａと、中間配線層１６ｂに電気的に接続する
ビア層１８ｂとを形成する（図２（ｄ））。
し、層間絶縁膜１２中に、中間配線層１６ａに達するビ
アホールと、中間配線層１６ｂに達するビアホールとを
形成する。次いで、全面に金属膜を形成し、これらビア
ホールに金属膜を埋め込む。次いで、ＣＭＰにより、ビ
アホールに埋め込まれたもの以外の余分な金属膜を除去
する。こうして、中間配線層１６ａに電気的に接続する
ビア層１８ａと、中間配線層１６ｂに電気的に接続する
ビア層１８ｂとを形成する（図２（ｄ））。
【００３６】次いで、銅配線プロセスに適用されるダマ
シン法を用いて中継用配線層２０ａ、２０ｂ、２０ｃを
形成する。すなわち、全面に、層間絶縁膜１２を形成
し、層間絶縁膜１２中にビア層１８ａ、１８ｂに達する
溝と、いずれにも達しない溝とを形成する。次いで、全
面に例えば銅膜を形成し、これら溝中に銅膜を埋め込
む。 次いで、ＣＭＰにより、溝に埋め込まれたもの以
外の余分な銅膜を除去する。こうして、ビア層１８ａに
電気的に接続する中継用配線層２０ａと、ビア層１８ｂ
に電気的に接続する中継用配線層２０ｂと、いずれにも
接続しない中継用配線層２０ｃとを形成する（図３
（ａ））。
シン法を用いて中継用配線層２０ａ、２０ｂ、２０ｃを
形成する。すなわち、全面に、層間絶縁膜１２を形成
し、層間絶縁膜１２中にビア層１８ａ、１８ｂに達する
溝と、いずれにも達しない溝とを形成する。次いで、全
面に例えば銅膜を形成し、これら溝中に銅膜を埋め込
む。 次いで、ＣＭＰにより、溝に埋め込まれたもの以
外の余分な銅膜を除去する。こうして、ビア層１８ａに
電気的に接続する中継用配線層２０ａと、ビア層１８ｂ
に電気的に接続する中継用配線層２０ｂと、いずれにも
接続しない中継用配線層２０ｃとを形成する（図３
（ａ））。
【００３７】次いで、全面に、窒化チタン膜４０ａ、層
間絶縁膜１２、窒化チタン膜４０ｂを順次形成する。
（図３（ｂ））。
間絶縁膜１２、窒化チタン膜４０ｂを順次形成する。
（図３（ｂ））。
【００３８】次いで、通常のリソグラフィー技術によ
り、積層された窒化チタン膜４０ａ、層間絶縁膜１２、
窒化チタン膜４０ｂをパターニングし、溝に埋め込まれ
た中継用配線層２０ａと接触する下層電極５０と、層間
絶縁膜１２を介して下層電極２２に対向する上層電極２
４とを形成する（図３（ｃ））。
り、積層された窒化チタン膜４０ａ、層間絶縁膜１２、
窒化チタン膜４０ｂをパターニングし、溝に埋め込まれ
た中継用配線層２０ａと接触する下層電極５０と、層間
絶縁膜１２を介して下層電極２２に対向する上層電極２
４とを形成する（図３（ｃ））。
【００３９】次いで、全面に、層間絶縁膜１２を形成
し、層間絶縁膜１２中に上層電極２４に達するビアホー
ルと、中継用配線層２０ｂ、２０ｃに達するビアホール
とを形成する。次いで、全面に金属膜を形成し、これら
ビアホールに金属膜を埋め込む。次いで、ＣＭＰによ
り、ビアホールに埋め込まれたもの以外の余分な金属膜
を除去する。こうして、上層電極２４に電気的に接続す
るビア層２６ａと、中継用配線層２０ｂに電気的に接続
するビア層２６ｂと、中継用配線層２０ｃに電気的に接
続するビア層２６ｃとを形成する（図４（ａ））。
し、層間絶縁膜１２中に上層電極２４に達するビアホー
ルと、中継用配線層２０ｂ、２０ｃに達するビアホール
とを形成する。次いで、全面に金属膜を形成し、これら
ビアホールに金属膜を埋め込む。次いで、ＣＭＰによ
り、ビアホールに埋め込まれたもの以外の余分な金属膜
を除去する。こうして、上層電極２４に電気的に接続す
るビア層２６ａと、中継用配線層２０ｂに電気的に接続
するビア層２６ｂと、中継用配線層２０ｃに電気的に接
続するビア層２６ｃとを形成する（図４（ａ））。
【００４０】次いで、ビア層２６ａ、２６ｂ、２６ｃに
接続する上部配線層２８を形成する。次いで、全面に、
層間絶縁膜１２を形成し、本実施形態による容量素子の
製造を終了する（図４（ｂ））。
接続する上部配線層２８を形成する。次いで、全面に、
層間絶縁膜１２を形成し、本実施形態による容量素子の
製造を終了する（図４（ｂ））。
【００４１】このように、本実施形態によれば、ＭＩＭ
容量の下層電極２２及び上層電極２４を配線類により上
下側方から被うので、寄生容量が生じるのを防止するこ
とができ、また、外来ノイズを遮断することができる。
容量の下層電極２２及び上層電極２４を配線類により上
下側方から被うので、寄生容量が生じるのを防止するこ
とができ、また、外来ノイズを遮断することができる。
【００４２】［第２実施形態］本発明の第２実施形態に
よる容量素子及びその製造方法について図５を用いて説
明する。図５は、本実施形態による容量素子の構造を示
す断面図である。なお、第１実施形態による容量素子及
びその製造方法と同一の構成要素については同一の符号
を付し説明を省略或いは簡略にする。
よる容量素子及びその製造方法について図５を用いて説
明する。図５は、本実施形態による容量素子の構造を示
す断面図である。なお、第１実施形態による容量素子及
びその製造方法と同一の構成要素については同一の符号
を付し説明を省略或いは簡略にする。
【００４３】本実施形態による容量素子は、第１実施形
態による容量素子の中継用配線層２０ａ、２０ｂ、２０
ｃと中間配線層１６ａ、１６ｂとの間に、配線層を一層
追加し、下層電極２２に対してアレイ状の配線パターン
からなる配線容量を形成したものである。
態による容量素子の中継用配線層２０ａ、２０ｂ、２０
ｃと中間配線層１６ａ、１６ｂとの間に、配線層を一層
追加し、下層電極２２に対してアレイ状の配線パターン
からなる配線容量を形成したものである。
【００４４】すなわち、中継用配線層２０ａ、２０ｂ、
２０ｃには、ビア層１８ａ、１８ｂ、１８ｃを介して、
配線層４１ａ、４１ｂ、４１ｃが接続されている。
２０ｃには、ビア層１８ａ、１８ｂ、１８ｃを介して、
配線層４１ａ、４１ｂ、４１ｃが接続されている。
【００４５】配線層４１ａのいずれかに、ビア層４２ａ
を介して中間配線層１６ａが接続している。配線層４１
ｂは、ビア層４２ｂを介して中間配線層１６ｂに接続し
ている。また、下部配線層１４には、中間配線層１６ａ
に接続していない配線層４１ａに対向するように、中間
配線層１６ｃがビア層２９ａを介して接続されている。
中継用配線層２０ａと配線層４１ａと中間配線層１６ｃ
とはほぼ同一の面積を有している。また、配線層４１ａ
と中間配線層１６ｃとは層間絶縁膜１２を介して対向し
ている。
を介して中間配線層１６ａが接続している。配線層４１
ｂは、ビア層４２ｂを介して中間配線層１６ｂに接続し
ている。また、下部配線層１４には、中間配線層１６ａ
に接続していない配線層４１ａに対向するように、中間
配線層１６ｃがビア層２９ａを介して接続されている。
中継用配線層２０ａと配線層４１ａと中間配線層１６ｃ
とはほぼ同一の面積を有している。また、配線層４１ａ
と中間配線層１６ｃとは層間絶縁膜１２を介して対向し
ている。
【００４６】このように、本実施形態による容量素子
は、中継用配線層２０ａ及び配線層４１ａと、中間配線
層１６ｃとからなるアレイ状の配線パターンが配線間容
量をなしていることに主たる特徴がある。このように、
ＭＩＭ容量の下層電極２２と下部配線層１４との間にア
レイ状の配線パターンからなる配線間容量を形成するこ
とにより、これらがＭＩＭ容量に対して一定比率の容量
となるため、ＭＩＭ容量の精度の低下を防止することが
できる。
は、中継用配線層２０ａ及び配線層４１ａと、中間配線
層１６ｃとからなるアレイ状の配線パターンが配線間容
量をなしていることに主たる特徴がある。このように、
ＭＩＭ容量の下層電極２２と下部配線層１４との間にア
レイ状の配線パターンからなる配線間容量を形成するこ
とにより、これらがＭＩＭ容量に対して一定比率の容量
となるため、ＭＩＭ容量の精度の低下を防止することが
できる。
【００４７】本実施形態による容量素子は、第１実施形
態による容量素子の製造方法において、中継用配線層２
０ａ、２０ｂ、２０ｃを形成する工程の前段に、配線層
４１ａ、４１ｂ、４１ｃを形成する工程を追加すること
により製造することができる。なお、中間配線層１６
ａ、１６ｂを製造する際に、ビア層２９ａを介して下部
配線層１４に接続され、配線層４１ａに対向する中間配
線層１６ｃを同時に形成する必要がある。
態による容量素子の製造方法において、中継用配線層２
０ａ、２０ｂ、２０ｃを形成する工程の前段に、配線層
４１ａ、４１ｂ、４１ｃを形成する工程を追加すること
により製造することができる。なお、中間配線層１６
ａ、１６ｂを製造する際に、ビア層２９ａを介して下部
配線層１４に接続され、配線層４１ａに対向する中間配
線層１６ｃを同時に形成する必要がある。
【００４８】このように、本実施形態によれば、ＭＩＭ
容量の下層電極２２及び上層電極２４を配線類により上
下側方から被うので、寄生容量が生じるのを防止するこ
とができ、また、外来ノイズを遮断することができる。
さらに、下層電極２２に対してアレイ状の配線間容量を
形成するので、より精度の高い容量を実現することがで
きる。
容量の下層電極２２及び上層電極２４を配線類により上
下側方から被うので、寄生容量が生じるのを防止するこ
とができ、また、外来ノイズを遮断することができる。
さらに、下層電極２２に対してアレイ状の配線間容量を
形成するので、より精度の高い容量を実現することがで
きる。
【００４９】なお、上記実施形態では、中継用配線層２
０ａ及び配線層４１ａとの２層とからなるアレイ状の配
線パターンを形成していたが、配線層４１ａのみならず
複数の配線層を追加してアレイ状の配線パターンを構成
してもよい。
０ａ及び配線層４１ａとの２層とからなるアレイ状の配
線パターンを形成していたが、配線層４１ａのみならず
複数の配線層を追加してアレイ状の配線パターンを構成
してもよい。
【００５０】この際、追加する複数の配線層及び配線層
間のビア層を、同じ配線マスク及び同じビアマスクを用
いたリソグラフィー技術により、配線層及びビア層を積
み重ねて形成してもよい。こうすることで、簡単にアレ
イ状の配線パターンを形成することができる。
間のビア層を、同じ配線マスク及び同じビアマスクを用
いたリソグラフィー技術により、配線層及びビア層を積
み重ねて形成してもよい。こうすることで、簡単にアレ
イ状の配線パターンを形成することができる。
【００５１】また、配線間容量を形成する中継用配線層
２０ａ及び配線層４１ａと対向する中間配線層１６ｃの
組み合わせの数は、下層電極の面積に比例するように設
定することが望ましい。これにより、より正確に容量を
算出することができ、より精度の高いＭＩＭ容量を得る
ことができる。
２０ａ及び配線層４１ａと対向する中間配線層１６ｃの
組み合わせの数は、下層電極の面積に比例するように設
定することが望ましい。これにより、より正確に容量を
算出することができ、より精度の高いＭＩＭ容量を得る
ことができる。
【００５２】［第３実施形態］本発明の第３実施形態に
よる容量素子及びその製造方法について図６乃至図９を
用いて説明する。図６は、本実施形態による容量素子の
構造を示す概略図、図７乃至図９は、本実施形態による
容量素子の製造方法を示す工程断面図である。なお、第
１実施形態による容量素子及びその製造方法と同一の構
成要素については同一の符号を付し説明を省略或いは簡
略にする。
よる容量素子及びその製造方法について図６乃至図９を
用いて説明する。図６は、本実施形態による容量素子の
構造を示す概略図、図７乃至図９は、本実施形態による
容量素子の製造方法を示す工程断面図である。なお、第
１実施形態による容量素子及びその製造方法と同一の構
成要素については同一の符号を付し説明を省略或いは簡
略にする。
【００５３】まず、本実施形態による容量素子について
図６を用いて説明する。図６（ａ）は、本実施形態によ
る容量素子の構造を示す断面図、図６（ｂ）は、本実施
形態による容量素子の構造を示す上面図である。図６
（ａ）では、第１実施形態と同様に、本実施形態による
容量素子をサンプル・アンド・ホールド回路に適用した
場合を示している。なお、図６（ａ）は、図６（ｂ）の
Ａ−Ａ′線断面を示している。
図６を用いて説明する。図６（ａ）は、本実施形態によ
る容量素子の構造を示す断面図、図６（ｂ）は、本実施
形態による容量素子の構造を示す上面図である。図６
（ａ）では、第１実施形態と同様に、本実施形態による
容量素子をサンプル・アンド・ホールド回路に適用した
場合を示している。なお、図６（ａ）は、図６（ｂ）の
Ａ−Ａ′線断面を示している。
【００５４】本実施形態による容量素子では、基板１０
上に、層間絶縁膜１２を介してＭＩＭ容量の下層電極と
して機能する下層電極兼下部配線層４４が形成されてい
る。下層電極兼下部配線層４４の上には、層間絶縁膜１
２を介してＭＩＭ容量の上層電極４６が形成されてい
る。上層電極４６上には、層間絶縁膜１２を介して中間
配線層５０が形成されている。上層電極４６と中間配線
層５０とは、ビア層４８を介して電気的に接続されてい
る。
上に、層間絶縁膜１２を介してＭＩＭ容量の下層電極と
して機能する下層電極兼下部配線層４４が形成されてい
る。下層電極兼下部配線層４４の上には、層間絶縁膜１
２を介してＭＩＭ容量の上層電極４６が形成されてい
る。上層電極４６上には、層間絶縁膜１２を介して中間
配線層５０が形成されている。上層電極４６と中間配線
層５０とは、ビア層４８を介して電気的に接続されてい
る。
【００５５】中間配線層５０上には、層間絶縁膜１２を
介して上部配線層５２が形成されている。上部配線層５
２は、ビア層５４、中間配線層５６、ビア層５８を介し
て下層電極兼下部配線層４４に電気的に接続されてい
る。中間配線層５６は、中間配線層５０と同層に形成さ
れている。
介して上部配線層５２が形成されている。上部配線層５
２は、ビア層５４、中間配線層５６、ビア層５８を介し
て下層電極兼下部配線層４４に電気的に接続されてい
る。中間配線層５６は、中間配線層５０と同層に形成さ
れている。
【００５６】図６（ａ）に示すように、第１実施形態と
同様に、サンプル・アンド・ホールド回路の容量３８と
して、上記構造を有する本実施形態による容量素子が用
いられる。すなわち、サンプル・アンド・ホールド回路
において、本実施形態による容量素子の中間配線層５０
がノード３６に接続され、下層電極兼下部配線層４４に
電気的に接続している上部配線層５２が、接地され電位
が常時固定される側となっている。
同様に、サンプル・アンド・ホールド回路の容量３８と
して、上記構造を有する本実施形態による容量素子が用
いられる。すなわち、サンプル・アンド・ホールド回路
において、本実施形態による容量素子の中間配線層５０
がノード３６に接続され、下層電極兼下部配線層４４に
電気的に接続している上部配線層５２が、接地され電位
が常時固定される側となっている。
【００５７】本実施形態による容量素子は、上層電極４
６の上側に、下層電極兼下部配線層４４に接続され、下
層電極兼下部配線層４４とともにＭＩＭ容量の上層電極
４６を挟む上部配線層５２を有することに主たる特徴が
ある。このように、下層電極兼下部配線層４４と上部配
線層５２とにより上層電極４６を挟む構造とすることに
より、寄生容量が生ずるのを抑えることができる。ま
た、上部配線層５２がシールドとして機能し、外来のノ
イズから上層電極４６を遮断することができる。
６の上側に、下層電極兼下部配線層４４に接続され、下
層電極兼下部配線層４４とともにＭＩＭ容量の上層電極
４６を挟む上部配線層５２を有することに主たる特徴が
ある。このように、下層電極兼下部配線層４４と上部配
線層５２とにより上層電極４６を挟む構造とすることに
より、寄生容量が生ずるのを抑えることができる。ま
た、上部配線層５２がシールドとして機能し、外来のノ
イズから上層電極４６を遮断することができる。
【００５８】次に、本実施形態による容量素子の製造方
法について図７乃至９を用いて説明する。
法について図７乃至９を用いて説明する。
【００５９】まず、基板１０上に層間絶縁膜１２を形成
する。次いで、層間絶縁膜１２上に、例えばアルミニウ
ム膜を形成する。次いで、形成したアルミニウム膜を通
常のリソグラフィー技術により、ＭＩＭ容量の下層電極
及び配線として機能する下層電極兼下部配線層４４にパ
ターニングする（図７（ａ））。
する。次いで、層間絶縁膜１２上に、例えばアルミニウ
ム膜を形成する。次いで、形成したアルミニウム膜を通
常のリソグラフィー技術により、ＭＩＭ容量の下層電極
及び配線として機能する下層電極兼下部配線層４４にパ
ターニングする（図７（ａ））。
【００６０】次いで、全面に、層間絶縁膜１２と窒化チ
タン膜６０とを順次形成する（図７（ｂ））。
タン膜６０とを順次形成する（図７（ｂ））。
【００６１】次いで、通常のリソグラフィー技術によ
り、層間絶縁膜１２及び窒化チタン膜６０をパターニン
グし、層間絶縁膜１２を介して下層電極兼下部配線層４
４に対向する上層電極４６を形成する（図７（ｃ））。
り、層間絶縁膜１２及び窒化チタン膜６０をパターニン
グし、層間絶縁膜１２を介して下層電極兼下部配線層４
４に対向する上層電極４６を形成する（図７（ｃ））。
【００６２】次いで、全面に、層間絶縁膜１２を形成
し、層間絶縁膜１２中に、上層電極４６に達するビアホ
ール６２と、下層電極兼下部配線層４４に達するビアホ
ール６４とを形成する（図７（ｄ））。
し、層間絶縁膜１２中に、上層電極４６に達するビアホ
ール６２と、下層電極兼下部配線層４４に達するビアホ
ール６４とを形成する（図７（ｄ））。
【００６３】次いで、全面に金属膜を形成しビアホール
６２、４４に金属膜を埋め込む。次いで、ＣＭＰによ
り、ビアホール６２、４４に埋め込まれたもの以外の余
分な金属膜を除去する。こうして、上層電極４６に電気
的に接続するビア層４８と、下層電極兼下部配線層４４
に電気的に接続するビア層５４とを形成する（図８
（ａ））。
６２、４４に金属膜を埋め込む。次いで、ＣＭＰによ
り、ビアホール６２、４４に埋め込まれたもの以外の余
分な金属膜を除去する。こうして、上層電極４６に電気
的に接続するビア層４８と、下層電極兼下部配線層４４
に電気的に接続するビア層５４とを形成する（図８
（ａ））。
【００６４】次いで、全面に、例えばアルミニウム膜を
形成する。次いで、通常のリソグラフィー技術により、
形成したアルミニウム膜を各ビア層４８、５４に接続す
る中間配線層５０、５６にパターニングする（図８
（ｂ））。
形成する。次いで、通常のリソグラフィー技術により、
形成したアルミニウム膜を各ビア層４８、５４に接続す
る中間配線層５０、５６にパターニングする（図８
（ｂ））。
【００６５】次いで、全面に、層間絶縁膜１２を形成
し、下層電極兼下部配線層４４に接続する中間配線層５
６に達するビアホール６６を形成する（図８（ｃ））。
し、下層電極兼下部配線層４４に接続する中間配線層５
６に達するビアホール６６を形成する（図８（ｃ））。
【００６６】次いで、全面に、金属膜を形成しビアホー
ル６６に金属膜を埋め込む。次いで、ＣＭＰにより、ビ
アホール６６に埋め込まれたもの以外の余分な金属膜を
除去する。こうして、中間配線層５６に電気的に接続す
るビア層５８を形成する（図９（ａ））。
ル６６に金属膜を埋め込む。次いで、ＣＭＰにより、ビ
アホール６６に埋め込まれたもの以外の余分な金属膜を
除去する。こうして、中間配線層５６に電気的に接続す
るビア層５８を形成する（図９（ａ））。
【００６７】次いで、全面に、例えばアルミニウム膜を
形成し、通常のリソグラフィー技術により、アルミニウ
ム膜をビア層５８に接続する上部配線層５２にパターニ
ングする（図９（ｂ））。
形成し、通常のリソグラフィー技術により、アルミニウ
ム膜をビア層５８に接続する上部配線層５２にパターニ
ングする（図９（ｂ））。
【００６８】次いで、全面に、層間絶縁膜１２を形成
し、本実施形態による容量素子の製造を終了する（図９
（ｃ））。
し、本実施形態による容量素子の製造を終了する（図９
（ｃ））。
【００６９】このように、本実施形態によれば、ＭＩＭ
容量の上層電極４６を下層電極兼下部配線層４４と、下
層電極兼下部配線層４４に電気的に接続された上部配線
層５２とにより被うので、寄生容量が生じるのを防止す
ることができ、また、外来ノイズを遮断することができ
る。
容量の上層電極４６を下層電極兼下部配線層４４と、下
層電極兼下部配線層４４に電気的に接続された上部配線
層５２とにより被うので、寄生容量が生じるのを防止す
ることができ、また、外来ノイズを遮断することができ
る。
【００７０】なお、第１実施形態において、ビア層２６
ｃ及び中継用配線層２０ｃを、下層電極２２及び上層電
極２４の周囲と囲むように複数形成していたように、本
実施形態においても、下層電極兼下部配線層４４に接続
されたビア層等を上層電極４６の周囲を囲むように複数
形成してもよい。こうすることで、より効果的に外来ノ
イズを遮断することができる。
ｃ及び中継用配線層２０ｃを、下層電極２２及び上層電
極２４の周囲と囲むように複数形成していたように、本
実施形態においても、下層電極兼下部配線層４４に接続
されたビア層等を上層電極４６の周囲を囲むように複数
形成してもよい。こうすることで、より効果的に外来ノ
イズを遮断することができる。
【００７１】［第４実施形態］本発明の第４実施形態に
よる容量素子及びその製造方法について図１０乃至図１
２を用いて説明する。図１０は、本実施形態による容量
素子の構造を示す概略図、図１１及び図１２は、本実施
形態による容量素子の製造方法を示す工程断面図であ
る。なお、第１乃至第３実施形態による容量素子及びそ
の製造方法と同一の構成要素については同一の符号を付
し説明を省略或いは簡略にする。
よる容量素子及びその製造方法について図１０乃至図１
２を用いて説明する。図１０は、本実施形態による容量
素子の構造を示す概略図、図１１及び図１２は、本実施
形態による容量素子の製造方法を示す工程断面図であ
る。なお、第１乃至第３実施形態による容量素子及びそ
の製造方法と同一の構成要素については同一の符号を付
し説明を省略或いは簡略にする。
【００７２】まず、本実施形態による容量素子について
図１０を用いて説明する。図１０（ａ）は、本実施形態
による容量素子の構造を示す断面図、図１０（ｂ）は、
本実施形態による容量素子の構造を示す上面図である。
図１０（ａ）では、第１実施形態と同様に、本実施形態
による容量素子をサンプル・アンド・ホールド回路に適
用した場合を示している。なお、図１０（ａ）は、図１
０（ｂ）のＡ−Ａ′線断面を示している。
図１０を用いて説明する。図１０（ａ）は、本実施形態
による容量素子の構造を示す断面図、図１０（ｂ）は、
本実施形態による容量素子の構造を示す上面図である。
図１０（ａ）では、第１実施形態と同様に、本実施形態
による容量素子をサンプル・アンド・ホールド回路に適
用した場合を示している。なお、図１０（ａ）は、図１
０（ｂ）のＡ−Ａ′線断面を示している。
【００７３】本実施形態による容量素子では、図１０
（ａ）に示すように、基板１０上に層間絶縁膜１２を介
して下部配線層６８が形成されている。下部配線層６８
上には、層間絶縁膜１２を介してＭＩＭ容量の下層電極
７０が形成されている。下部配線層６８と下層電極７０
とは、ビア層７２、中継用配線層７４を介して電気的に
接続されている。
（ａ）に示すように、基板１０上に層間絶縁膜１２を介
して下部配線層６８が形成されている。下部配線層６８
上には、層間絶縁膜１２を介してＭＩＭ容量の下層電極
７０が形成されている。下部配線層６８と下層電極７０
とは、ビア層７２、中継用配線層７４を介して電気的に
接続されている。
【００７４】下層電極７０上には、層間絶縁膜１２を介
してＭＩＭ容量の上層電極４６が形成されている。上層
電極４６上には、層間絶縁膜１２を介して中間配線層５
０が形成されている。上層電極４６と中間配線層５０と
は、ビア層４８を介して電気的に接続されている。
してＭＩＭ容量の上層電極４６が形成されている。上層
電極４６上には、層間絶縁膜１２を介して中間配線層５
０が形成されている。上層電極４６と中間配線層５０と
は、ビア層４８を介して電気的に接続されている。
【００７５】中間配線層５０の上には、層間絶縁膜１２
を介して上部配線層５２が形成されている。上部配線層
５２は、ビア層７６、中継用配線層７８、ビア層８０、
中間配線層５６、ビア層５８を介して下部配線層６８に
電気的に接続されている。中継用配線層７８は、中継用
配線層７４と同層に形成されている。中間配線層５６
は、中間配線層５０と同層に形成されている。
を介して上部配線層５２が形成されている。上部配線層
５２は、ビア層７６、中継用配線層７８、ビア層８０、
中間配線層５６、ビア層５８を介して下部配線層６８に
電気的に接続されている。中継用配線層７８は、中継用
配線層７４と同層に形成されている。中間配線層５６
は、中間配線層５０と同層に形成されている。
【００７６】サンプル・アンド・ホールド回路において
は、第３実施形態と同様に、中間配線層５０がノード３
６に接続され、下層電極７０に接続する上部配線層５２
が、接地され電位が固定される側となっている。
は、第３実施形態と同様に、中間配線層５０がノード３
６に接続され、下層電極７０に接続する上部配線層５２
が、接地され電位が固定される側となっている。
【００７７】本実施形態による容量素子は、上層電極４
６の上側に、下部配線層６８に電気的に接続され、下部
配線層６８とともにＭＩＭ容量の上層電極４６を挟む上
部配線層５２を有することに主たる特徴がある。このよ
うに、下部配線層６８と上部配線層５２とにより上層電
極４６を挟む構造とすることにより、寄生容量が生ずる
のを抑えることができる。また、上部配線層５２がシー
ルドとして機能し、外来のノイズから上層電極４６を遮
断することができる。
６の上側に、下部配線層６８に電気的に接続され、下部
配線層６８とともにＭＩＭ容量の上層電極４６を挟む上
部配線層５２を有することに主たる特徴がある。このよ
うに、下部配線層６８と上部配線層５２とにより上層電
極４６を挟む構造とすることにより、寄生容量が生ずる
のを抑えることができる。また、上部配線層５２がシー
ルドとして機能し、外来のノイズから上層電極４６を遮
断することができる。
【００７８】次に、本実施形態による容量素子の製造方
法について図１１及び図１２を用いて説明する。
法について図１１及び図１２を用いて説明する。
【００７９】まず、基板１０上に層間絶縁膜１２を形成
する。次いで、層間絶縁膜１２上に、例えばアルミニウ
ム膜を形成する。次いで、形成したアルミニウム膜を通
常のリソグラフィー技術により、下部配線層６８にパタ
ーニングする（図１１（ａ））。
する。次いで、層間絶縁膜１２上に、例えばアルミニウ
ム膜を形成する。次いで、形成したアルミニウム膜を通
常のリソグラフィー技術により、下部配線層６８にパタ
ーニングする（図１１（ａ））。
【００８０】次いで、全面に、層間絶縁膜１２を形成
し、層間絶縁膜１２中に下部配線層６８に達するビアホ
ールを形成する。次いで、全面に、金属膜を形成しビア
ホール中に金属膜を埋め込む。次いで、ＣＭＰにより、
ビアホールに埋め込まれたもの以外の余分な金属膜を除
去する。こうして、下部配線層６８に電気的に接続する
ビア層７２、７６を形成する（図１１（ｂ））。
し、層間絶縁膜１２中に下部配線層６８に達するビアホ
ールを形成する。次いで、全面に、金属膜を形成しビア
ホール中に金属膜を埋め込む。次いで、ＣＭＰにより、
ビアホールに埋め込まれたもの以外の余分な金属膜を除
去する。こうして、下部配線層６８に電気的に接続する
ビア層７２、７６を形成する（図１１（ｂ））。
【００８１】次いで、銅配線プロセスに適用されるダマ
シン法を用いて中継用配線層７４、７８を形成する。す
なわち、全面に、層間絶縁膜１２を形成し、層間絶縁膜
１２中にビア層７２、７６に達する溝を形成する。次い
で、全面に例えば銅膜を形成し溝中に銅膜を埋め込む。
次いで、ＣＭＰにより、溝に埋め込まれたもの以外の余
分な銅膜を除去する。こうして、ビア層７２、７６に電
気的に接続する中継用配線層７４、７８を形成する（図
１１（ｃ））。
シン法を用いて中継用配線層７４、７８を形成する。す
なわち、全面に、層間絶縁膜１２を形成し、層間絶縁膜
１２中にビア層７２、７６に達する溝を形成する。次い
で、全面に例えば銅膜を形成し溝中に銅膜を埋め込む。
次いで、ＣＭＰにより、溝に埋め込まれたもの以外の余
分な銅膜を除去する。こうして、ビア層７２、７６に電
気的に接続する中継用配線層７４、７８を形成する（図
１１（ｃ））。
【００８２】次いで、全面に、窒化チタン膜８２ａ、層
間絶縁膜１２、窒化チタン膜８２ｂを順次形成する。
（図１１（ｄ））。
間絶縁膜１２、窒化チタン膜８２ｂを順次形成する。
（図１１（ｄ））。
【００８３】次いで、通常のリソグラフィー技術によ
り、積層された窒化チタン膜８２ａ、層間絶縁膜１２、
窒化チタン膜８２ｂをパターニングし、溝に埋め込まれ
た中継用配線層７４と接触する下層電極７０と、層間絶
縁膜１２を介して下層電極７０に対向する上層電極４６
とを形成する（図１２（ａ））。
り、積層された窒化チタン膜８２ａ、層間絶縁膜１２、
窒化チタン膜８２ｂをパターニングし、溝に埋め込まれ
た中継用配線層７４と接触する下層電極７０と、層間絶
縁膜１２を介して下層電極７０に対向する上層電極４６
とを形成する（図１２（ａ））。
【００８４】次いで、全面に、層間絶縁膜１２を形成
し、層間絶縁膜１２中に上層電極４６に達するビアホー
ルと、中継用配線層７８に達するビアホールとを形成す
る。次いで、全面に金属膜を形成しビアホールに金属膜
を埋め込む。次いで、ＣＭＰにより、ビアホールに埋め
込まれたもの以外の余分な金属膜を除去する。こうし
て、上層電極４６に電気的に接続するビア層４８と、中
継用配線層７８に電気的に接続するビア層８０とを形成
する（図１２（ｂ））。
し、層間絶縁膜１２中に上層電極４６に達するビアホー
ルと、中継用配線層７８に達するビアホールとを形成す
る。次いで、全面に金属膜を形成しビアホールに金属膜
を埋め込む。次いで、ＣＭＰにより、ビアホールに埋め
込まれたもの以外の余分な金属膜を除去する。こうし
て、上層電極４６に電気的に接続するビア層４８と、中
継用配線層７８に電気的に接続するビア層８０とを形成
する（図１２（ｂ））。
【００８５】次いで、第１実施形態と同様に、ビア層４
８に接続する中間配線層５０と、ビア層８０に接続する
中間配線層５６とを形成する。次いで、全面に層間絶縁
膜１２を形成した後、中間配線層５６にビア層５８を介
して接続する上部配線層５２を形成する。次いで、全面
に層間絶縁膜１２を形成し、本実施形態による容量素子
の製造を終了する（図１２（ｃ））。
８に接続する中間配線層５０と、ビア層８０に接続する
中間配線層５６とを形成する。次いで、全面に層間絶縁
膜１２を形成した後、中間配線層５６にビア層５８を介
して接続する上部配線層５２を形成する。次いで、全面
に層間絶縁膜１２を形成し、本実施形態による容量素子
の製造を終了する（図１２（ｃ））。
【００８６】このように、本実施形態によれば、ＭＩＭ
容量の上層電極４６を下部配線層６８と、下部配線層６
８に電気的に接続する上部配線層５２とにより被うの
で、寄生容量が生じるのを防止することができ、また、
外来ノイズを遮断することができる。
容量の上層電極４６を下部配線層６８と、下部配線層６
８に電気的に接続する上部配線層５２とにより被うの
で、寄生容量が生じるのを防止することができ、また、
外来ノイズを遮断することができる。
【００８７】［変形実施形態］本発明の上記実施形態に
限らず種々の変形が可能である。
限らず種々の変形が可能である。
【００８８】例えば、上記実施形態では、下部配線層１
４や、中間配線層１６ａ、１６ｂ、上部配線層２８、下
層電極兼下部配線層４４、中間配線層５０、上部配線層
５２、中間配線層５６、下部配線層６８等の配線層を、
通常のリソグラフィー技術によりアルミニウム配線とし
て形成していたが、これら配線層を、ダマシン法により
銅配線として形成してもよい。
４や、中間配線層１６ａ、１６ｂ、上部配線層２８、下
層電極兼下部配線層４４、中間配線層５０、上部配線層
５２、中間配線層５６、下部配線層６８等の配線層を、
通常のリソグラフィー技術によりアルミニウム配線とし
て形成していたが、これら配線層を、ダマシン法により
銅配線として形成してもよい。
【００８９】また、上記実施形態では、本発明による容
量素子をサンプル・アンド・ホールド回路に適用した場
合を示していたが、適用可能な回路はサンプル・アンド
・ホールド回路に限定されるものではない。他の回路に
適用する場合においても、サンプル・アンド・ホールド
回路に適用した場合と同様に電位等を考慮して、上層電
極及び下層電極の接続を決定することが望ましい。
量素子をサンプル・アンド・ホールド回路に適用した場
合を示していたが、適用可能な回路はサンプル・アンド
・ホールド回路に限定されるものではない。他の回路に
適用する場合においても、サンプル・アンド・ホールド
回路に適用した場合と同様に電位等を考慮して、上層電
極及び下層電極の接続を決定することが望ましい。
【００９０】以上詳述したように、本発明による容量素
子及びその製造方法の特徴をまとめると以下の通りにな
る。
子及びその製造方法の特徴をまとめると以下の通りにな
る。
【００９１】（付記１） 基板上に第１の絶縁膜を介し
て形成された下層電極と、前記下層電極に対して第２の
絶縁膜を介して対向する上層電極と、前記基板と前記下
層電極の間に形成され、前記上層電極に電気的に接続さ
れた下部配線層とを有することを特徴とする容量素子。
て形成された下層電極と、前記下層電極に対して第２の
絶縁膜を介して対向する上層電極と、前記基板と前記下
層電極の間に形成され、前記上層電極に電気的に接続さ
れた下部配線層とを有することを特徴とする容量素子。
【００９２】（付記２） 付記１記載の容量素子におい
て、前記上層電極に電気的に接続され、前記下層電極を
側方から被うように形成された側部配線層を更に有する
ことを特徴とする容量素子。
て、前記上層電極に電気的に接続され、前記下層電極を
側方から被うように形成された側部配線層を更に有する
ことを特徴とする容量素子。
【００９３】（付記３） 付記１又は２記載の容量素子
において、前記下層電極と前記下部配線層との間に、前
記下層電極に接続された第１の配線パターンと、前記第
１の配線パターンに対向し、前記下部配線層に接続され
た第２の配線パターンとを更に有することを特徴とする
容量素子。
において、前記下層電極と前記下部配線層との間に、前
記下層電極に接続された第１の配線パターンと、前記第
１の配線パターンに対向し、前記下部配線層に接続され
た第２の配線パターンとを更に有することを特徴とする
容量素子。
【００９４】（付記４） 付記３記載の容量素子におい
て、前記第１の配線パターンは、複数の配線容量用配線
層がアレイ状に配列されたものであり、前記第２の配線
パターンは、前記第１の配線パターンの配線容量用配線
層の各々に対向するように配列された複数の配線容量用
配線層がアレイ状に配列されたものであることを特徴と
する容量素子。
て、前記第１の配線パターンは、複数の配線容量用配線
層がアレイ状に配列されたものであり、前記第２の配線
パターンは、前記第１の配線パターンの配線容量用配線
層の各々に対向するように配列された複数の配線容量用
配線層がアレイ状に配列されたものであることを特徴と
する容量素子。
【００９５】（付記５） 基板上に第１の絶縁膜を介し
て形成された下層電極と、前記下層電極に対して第２の
絶縁膜を介して対向する上層電極と、前記基板と前記下
層電極の間に形成され、前記下層電極に電気的に接続さ
れた下部配線層と、前記上層電極上に第３の絶縁膜を介
して形成され、前記下部配線層に電気的に接続された上
部配線層とを有することを特徴とする容量素子。
て形成された下層電極と、前記下層電極に対して第２の
絶縁膜を介して対向する上層電極と、前記基板と前記下
層電極の間に形成され、前記下層電極に電気的に接続さ
れた下部配線層と、前記上層電極上に第３の絶縁膜を介
して形成され、前記下部配線層に電気的に接続された上
部配線層とを有することを特徴とする容量素子。
【００９６】（付記６） 付記５記載の容量素子におい
て、前記下層電極に電気的に接続され、前記下層電極を
側方から被うように形成された側部配線層を更に有する
ことを特徴とする容量素子。
て、前記下層電極に電気的に接続され、前記下層電極を
側方から被うように形成された側部配線層を更に有する
ことを特徴とする容量素子。
【００９７】（付記７） 基板上に第１の絶縁膜を介し
て下層電極を形成する工程と、前記下層電極に対して第
２の絶縁膜を介して対向する上層電極を形成する工程と
を有する容量素子の形成方法であって、前記基板と前記
下層電極の間に、前記上層電極に電気的に接続された下
部配線層を形成する工程を更に有することを特徴とする
容量素子の形成方法。
て下層電極を形成する工程と、前記下層電極に対して第
２の絶縁膜を介して対向する上層電極を形成する工程と
を有する容量素子の形成方法であって、前記基板と前記
下層電極の間に、前記上層電極に電気的に接続された下
部配線層を形成する工程を更に有することを特徴とする
容量素子の形成方法。
【００９８】（付記８） 付記７記載の容量素子の形成
方法において、前記上層電極に電気的に接続され、前記
下層電極を側方から被う側部配線層を形成する工程を更
に有することを特徴とする容量素子の形成方法。
方法において、前記上層電極に電気的に接続され、前記
下層電極を側方から被う側部配線層を形成する工程を更
に有することを特徴とする容量素子の形成方法。
【００９９】（付記９） 付記７又は８記載の容量素子
の製造方法において、前記下層電極と前記下部配線層と
の間に、前記下層電極に接続された第１の配線パターン
を形成する工程と、前記第１の配線パターンに対向し、
前記下部配線層に接続された第２の配線パターンとを形
成する工程とを更に有することを特徴とする容量素子の
製造方法。
の製造方法において、前記下層電極と前記下部配線層と
の間に、前記下層電極に接続された第１の配線パターン
を形成する工程と、前記第１の配線パターンに対向し、
前記下部配線層に接続された第２の配線パターンとを形
成する工程とを更に有することを特徴とする容量素子の
製造方法。
【０１００】（付記１０） 付記９記載の容量素子の製
造方法において、複数の配線容量用配線層をアレイ状に
配列するように形成して前記第１の配線パターンを形成
し、前記第１の配線パターンの配線容量用配線層の各々
に対向するように、複数の配線容量用配線層をアレイ状
に配列するように形成して前記第２の配線パターンを形
成することを特徴とする容量素子の製造方法。
造方法において、複数の配線容量用配線層をアレイ状に
配列するように形成して前記第１の配線パターンを形成
し、前記第１の配線パターンの配線容量用配線層の各々
に対向するように、複数の配線容量用配線層をアレイ状
に配列するように形成して前記第２の配線パターンを形
成することを特徴とする容量素子の製造方法。
【０１０１】（付記１１） 付記９又は１０記載の容量
素子の製造方法において、前記第１の配線パターン及び
前記第２の配線パターンの形成には、同一の配線形成用
マスク及びビア形成用マスクを用いることを特徴とする
容量素子の製造方法。
素子の製造方法において、前記第１の配線パターン及び
前記第２の配線パターンの形成には、同一の配線形成用
マスク及びビア形成用マスクを用いることを特徴とする
容量素子の製造方法。
【０１０２】（付記１２） 基板上に第１の絶縁膜を介
して下層電極を形成する工程と、前記下層電極に対して
第２の絶縁膜を介して対向する上層電極を形成する工程
と、前記基板と前記下層電極の間に、前記下層電極に電
気的に接続された下部配線層を形成する工程と、前記上
層電極上に第３の絶縁膜を介して、前記下部配線層に電
気的に接続された上部配線層を形成する工程とを有する
ことを特徴とする容量素子の製造方法。
して下層電極を形成する工程と、前記下層電極に対して
第２の絶縁膜を介して対向する上層電極を形成する工程
と、前記基板と前記下層電極の間に、前記下層電極に電
気的に接続された下部配線層を形成する工程と、前記上
層電極上に第３の絶縁膜を介して、前記下部配線層に電
気的に接続された上部配線層を形成する工程とを有する
ことを特徴とする容量素子の製造方法。
【０１０３】（付記１３） 付記１２記載の容量素子の
製造方法において、前記下層電極に電気的に接続され、
前記下層電極を側方から被う側部配線層を形成する工程
を更に有することを特徴とする容量素子の製造方法。
製造方法において、前記下層電極に電気的に接続され、
前記下層電極を側方から被う側部配線層を形成する工程
を更に有することを特徴とする容量素子の製造方法。
【０１０４】
【発明の効果】以上の通り、本発明によれば、基板上に
第１の絶縁膜を介して形成された下層電極と、下層電極
に対して第２の絶縁膜を介して対向する上層電極と、基
板と下層電極の間に形成され、上層電極に電気的に接続
された下部配線層とを有するので、容量の精度低下や無
駄な消費電力等の原因となる寄生容量を従来のものに比
べて大幅に低減することができ、また、外部ノイズを遮
蔽することができる。
第１の絶縁膜を介して形成された下層電極と、下層電極
に対して第２の絶縁膜を介して対向する上層電極と、基
板と下層電極の間に形成され、上層電極に電気的に接続
された下部配線層とを有するので、容量の精度低下や無
駄な消費電力等の原因となる寄生容量を従来のものに比
べて大幅に低減することができ、また、外部ノイズを遮
蔽することができる。
【０１０５】また、基板上に第１の絶縁膜を介して形成
された下層電極と、下層電極に対して第２の絶縁膜を介
して対向する上層電極と、基板と前記下層電極の間に形
成され、下層電極に電気的に接続された下部配線層と、
上層電極上に第３の絶縁膜を介して形成され、下部配線
層に電気的に接続された上部配線層とを有するので、同
様に寄生容量を大幅に低減することができ、また、外来
ノイズを遮蔽することができる。
された下層電極と、下層電極に対して第２の絶縁膜を介
して対向する上層電極と、基板と前記下層電極の間に形
成され、下層電極に電気的に接続された下部配線層と、
上層電極上に第３の絶縁膜を介して形成され、下部配線
層に電気的に接続された上部配線層とを有するので、同
様に寄生容量を大幅に低減することができ、また、外来
ノイズを遮蔽することができる。
【図１】本発明の第１実施形態による容量素子の構造を
示す概略図である。
示す概略図である。
【図２】本発明の第１実施形態による容量素子の製造方
法を示す工程断面図（その１）である。
法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による容量素子の製造方
法を示す工程断面図（その２）である。
法を示す工程断面図（その２）である。
【図４】本発明の第１実施形態による容量素子の製造方
法を示す工程断面図（その３）である。
法を示す工程断面図（その３）である。
【図５】本発明の第２実施形態による容量素子の構造を
示す断面図である。
示す断面図である。
【図６】本発明の第３実施形態による容量素子の構造を
示す概略図である。
示す概略図である。
【図７】本発明の第３実施形態による容量素子の製造方
法を示す工程断面図（その１）である。
法を示す工程断面図（その１）である。
【図８】本発明の第３実施形態による容量素子の製造方
法を示す工程断面図（その２）である。
法を示す工程断面図（その２）である。
【図９】本発明の第３実施形態による容量素子の製造方
法を示す工程断面図（その３）である。
法を示す工程断面図（その３）である。
【図１０】本発明の第４実施形態による容量素子の構造
を示す概略図である。
を示す概略図である。
【図１１】本発明の第４実施形態による容量素子の製造
方法を示す工程断面図（その１）である。
方法を示す工程断面図（その１）である。
【図１２】本発明の第４実施形態による容量素子の製造
方法を示す工程断面図（その２）である。
方法を示す工程断面図（その２）である。
【図１３】従来の容量素子の構造を示す概略図である。
【図１４】従来の容量素子をサンプリング・アンド・ホ
ールド回路に適用した場合を示す概略図である。
ールド回路に適用した場合を示す概略図である。
１０…基板
１２…層間絶縁膜
１４…下部配線層
１６ａ、１６ｂ、１６ｃ…中間配線層
１８ａ、１８ｂ、１８ｃ…ビア層
２０ａ、２０ｂ、２０ｃ…中継用配線層
２２…下層電極
２４…上層電極
２６ａ、２６ｂ、２６ｃ…ビア層
２８…上部配線層
２９、２９ａ…ビア層
３０…入力部
３２…出力部
３４…スイッチ
３６…ノード
３８…容量
４０ａ、４０ｂ…窒化チタン膜
４１ａ、４１ｂ、４１ｃ…配線層
４２ａ、４２ｂ…ビア層
４４…下層電極兼下部配線層
４６…上層電極
４８…ビア層
５０…中間配線層
５２…上部配線層
５４…ビア層
５６…中間配線層
５８…ビア層
６０…窒化チタン膜
６２…ビアホール
６４…ビアホール
６６…ビアホール
６８…下部配線層
７０…下層電極
７２…ビア層
７４…中継用配線層
７６…ビア層
７８…中継用配線層
８０…ビア層
８２ａ、８２ｂ…窒化チタン膜
１００…シリコン基板
１０２…層間絶縁膜
１０４…下層電極
１０６…上層電極
１０８…下層電極
１１０…上層電極
１１２…入力部
１１４…出力部
１１６…スイッチ
１１８…ノード
１２０…容量
１２２…基板
１２４…層間絶縁膜
１２６…下層電極兼下部配線層
１２８…上層電極
１３０…ビア層
１３２…上部配線層
─────────────────────────────────────────────────────
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Ｆターム(参考） 5F033 HH08 HH11 HH33 JJ07 KK08
KK11 KK33 MM01 NN38 QQ37
QQ48 VV10 XX24
5F038 AC05 EZ11 EZ20
Claims (10)
- 【請求項１】 基板上に第１の絶縁膜を介して形成され
た下層電極と、 前記下層電極に対して第２の絶縁膜を介して対向する上
層電極と、 前記基板と前記下層電極の間に形成され、前記上層電極
に電気的に接続された下部配線層とを有することを特徴
とする容量素子。 - 【請求項２】 請求項１記載の容量素子において、 前記上層電極に電気的に接続され、前記下層電極を側方
から被うように形成された側部配線層を更に有すること
を特徴とする容量素子。 - 【請求項３】 請求項１又は２記載の容量素子におい
て、 前記下層電極と前記下部配線層との間に、前記下層電極
に接続された第１の配線パターンと、 前記第１の配線パターンに対向し、前記下部配線層に接
続された第２の配線パターンとを更に有することを特徴
とする容量素子。 - 【請求項４】 基板上に第１の絶縁膜を介して形成され
た下層電極と、 前記下層電極に対して第２の絶縁膜を介して対向する上
層電極と、 前記基板と前記下層電極の間に形成され、前記下層電極
に電気的に接続された下部配線層と、 前記上層電極上に第３の絶縁膜を介して形成され、前記
下部配線層に電気的に接続された上部配線層とを有する
ことを特徴とする容量素子。 - 【請求項５】 請求項４記載の容量素子において、 前記下層電極に電気的に接続され、前記下層電極を側方
から被うように形成された側部配線層を更に有すること
を特徴とする容量素子。 - 【請求項６】 基板上に第１の絶縁膜を介して下層電極
を形成する工程と、 前記下層電極に対して第２の絶縁膜を介して対向する上
層電極を形成する工程とを有する容量素子の形成方法で
あって、 前記基板と前記下層電極の間に、前記上層電極に電気的
に接続された下部配線層を形成する工程を更に有するこ
とを特徴とする容量素子の形成方法。 - 【請求項７】 請求項６記載の容量素子の形成方法にお
いて、 前記上層電極に電気的に接続され、前記下層電極を側方
から被う側部配線層を形成する工程を更に有することを
特徴とする容量素子の形成方法。 - 【請求項８】 請求項６又は７記載の容量素子の製造方
法において、 前記下層電極と前記下部配線層との間に、前記下層電極
に接続された第１の配線パターンを形成する工程と、 前記第１の配線パターンに対向し、前記下部配線層に接
続された第２の配線パターンとを形成する工程とを更に
有することを特徴とする容量素子の製造方法。 - 【請求項９】 基板上に第１の絶縁膜を介して下層電極
を形成する工程と、 前記下層電極に対して第２の絶縁膜を介して対向する上
層電極を形成する工程と、 前記基板と前記下層電極の間に、前記下層電極に電気的
に接続された下部配線層を形成する工程と、 前記上層電極上に第３の絶縁膜を介して、前記下部配線
層に電気的に接続された上部配線層を形成する工程とを
有することを特徴とする容量素子の製造方法。 - 【請求項１０】 請求項９記載の容量素子の製造方法に
おいて、 前記下層電極に電気的に接続され、前記下層電極を側方
から被う側部配線層を形成する工程を更に有することを
特徴とする容量素子の製造方法。
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|---|---|---|---|---|
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Families Citing this family (18)
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|---|---|---|---|---|
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| EP1496528B1 (en) * | 2003-07-03 | 2012-09-05 | Panasonic Corporation | Differential oscillation circuit |
| US7390518B2 (en) * | 2003-07-11 | 2008-06-24 | Cadbury Adams Usa, Llc | Stain removing chewing gum composition |
| US7187536B2 (en) * | 2003-08-28 | 2007-03-06 | Tessera, Inc. | Structure and method of making a capacitor having low equivalent series resistance |
| JP3954561B2 (ja) * | 2003-11-27 | 2007-08-08 | 沖電気工業株式会社 | 半導体集積回路の多層化電源ラインおよびそのレイアウト方法 |
| US7335966B2 (en) * | 2004-02-26 | 2008-02-26 | Triad Semiconductor, Inc. | Configurable integrated circuit capacitor array using via mask layers |
| WO2005098954A1 (en) * | 2004-04-02 | 2005-10-20 | Triad Semiconductor, Inc. | Via configurable architecture for customization of analog circuitry in a semiconductor device |
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| US7411270B2 (en) * | 2006-04-03 | 2008-08-12 | Freescale Semiconductor, Inc. | Composite capacitor and method for forming the same |
| US7692309B2 (en) * | 2007-09-06 | 2010-04-06 | Viasic, Inc. | Configuring structured ASIC fabric using two non-adjacent via layers |
| US7626802B2 (en) * | 2007-10-19 | 2009-12-01 | Oh Young Joo | Metal capacitor and manufacturing method thereof |
| JP5104403B2 (ja) * | 2008-02-29 | 2012-12-19 | 富士通株式会社 | キャパシタ |
| US9287350B2 (en) * | 2014-07-22 | 2016-03-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal-insulator-metal capacitor |
| JP6384553B2 (ja) * | 2017-02-07 | 2018-09-05 | 株式会社ソシオネクスト | 容量素子、容量アレイおよびａ／ｄ変換器 |
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| US5330931A (en) * | 1993-09-22 | 1994-07-19 | Northern Telecom Limited | Method of making a capacitor for an integrated circuit |
| US5814850A (en) * | 1995-08-22 | 1998-09-29 | Nippon Steel Corporation | Semiconductor device including a capacitor responsible for a power supply voltage to semiconductor device and capable of blocking an increased voltage |
| US5633781A (en) * | 1995-12-22 | 1997-05-27 | International Business Machines Corporation | Isolated sidewall capacitor having a compound plate electrode |
| US5926359A (en) * | 1996-04-01 | 1999-07-20 | International Business Machines Corporation | Metal-insulator-metal capacitor |
| US6078072A (en) * | 1997-10-01 | 2000-06-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a capacitor |
| JP3842111B2 (ja) * | 2001-11-13 | 2006-11-08 | 富士通株式会社 | 半導体装置及びその製造方法 |
-
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- 2002-03-22 US US10/102,798 patent/US6646860B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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