JPH04286150A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【０００２】

【産業上の利用分野】この発明は、電源ラインの電圧降
下に起因するスイッチングノイズを制御する半導体集積
回路装置に関する。

【０００３】

【従来の技術】半導体集積回路において、複数の入出力
回路が同時にスイッチング動作した時に、回路の電源電
位が変動し、同時スイッチングノイズと呼ばれるノイズ
が発生していた。このノイズは電源ラインのインピーダ
ンスに起因するものであり、スイッチング時に電源ライ
ンにおいて電圧降下が生じ、正常な電源電位が回路に供
給されなくなることにより引き起こされる。

【０００４】スイッチング時に生じる電源電位の低下は
、主に電源ラインのインダクタンス成分により生じてお
り、その大きさはＬｄｉ／ｄｔに比例する。ここで、Ｌ
は半導体集積回路が収納されるパッケージのリード線等
を含めた電源ラインにおけるすべてのインダクタンスで
あり、ｄｉ／ｄｔはＬにおける電流変化率である。

【０００５】このような電源ラインにおける電圧降下を
抑制する方法としては、例えば以下に示すような方法が
ある。

【０００６】第１の方法は、電源ラインのインダクタン
スＬを低減する方法であり、例えば電源ラインの断面積
を大きくするとともに電源ラインを短かくするという方
法がある。

【０００７】しかしながら、この第１の方法は、チップ
内の電源配線に対しての高集積化の障害を招くことにな
る。また、パッケージの収納に係るリード線等に対して
は実装技術の進歩に依存し、現状ではＴＡＢ等の実装技
術によりリード線等におけるインダクタンス成分の低減
が図られているが、スイッチングノイズを抑制するに十
分なほど低減はされていない。

【０００８】次に、第２の方法は、ｄｉ／ｄｔを小さく
する方法であり、例えば出力回路における出力信号の立
ち上がり、立ち下がりを緩やかにすることにより電源ラ
インにおける電流の時間変化を小さくする方法である。

【０００９】このような方法にあっては、出力回路等の
スイッチングノイズを引き起こす回路のスイッチング速
度を遅くする必要がある。このため、回路動作の高速化
に逆行することになる。

【００１０】次に、第３の方法は、集積回路を実装基板
等に実装した際に、電源ピンに大容量のコンデンサを接
続し、このコンデンサによりスイッチング時にインダク
タンスで発生する逆起電力を緩和する方法である。

【００１１】このような方法では、一般的に大容量のコ
ンデンサをパッケージ外に外付けするため、チップ内の
電源配線と外付けされたコンデンサとの間のボンディン
グワイヤやパッケージのリード部におけるインダクタン
ス成分により発生するノイズを抑制することはできなか
った。

【００１２】

【発明が解決しようとする課題】以上説明したように、
電源ラインのインダクタンス成分によるスイッチングノ
イズを抑制する従来の対策にあっては、インダクタンス
成分を十分に低減することが極めて困難であった。また
、インダクタンス成分の低減を図る際に、高集積化や高
速化の障害を招いていた。

【００１３】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、高集積化なら
びに高速化の障害を招くことなく、外囲器も含めた電源
供給路のインダクタンス成分に起因するスイッチングノ
イズの抑制を達成し得る半導体集積回路装置を提供する
ことにある。

【００１４】［発明の構成］

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、この発明は、電位の異なる電源層が絶縁体を介して
交互に積層形成された積層構造が半導体基板の上部に複
数配置形成されてなる容量を備えて構成される。

【００１６】また、この発明は、電源用及び信号用パッ
ドの形成領域を含む回路非形成領域下の半導体基板に形
成された複数の溝形容量を備え、前記容量のすべての一
方端に前記基板に与えられていると同一の電源電位が与
えられ、前記容量のすべての他方端に前記基板に与えら
れている電源電位と異なる電源電位が与えられてなる。

【００１７】さらに、この発明は、回路の形成領域の上
部に絶縁体を介して電位の異なる電源層を交互に複数積
層形成されてなる容量を有してなる。

【００１８】

【作用】この発明は、電位の異なる電源層を絶縁体を介
して交互に積層形成してなるコンデンサあるいは溝形の
コンデンサを電源ラインに近接して半導体チップ内に配
置形成するようにしている。

【００１９】

【実施例】以下、図面を用いてこの発明の実施例を説明
する。

【００２０】図１はこの発明に係る半導体集積回路装置
の一実施例における構造を示す図である。同図に示す実
施例は、ＣＭＯＳからなる例えば入出力回路の上部に電
源層からなる電源のバイパスコンデンサを配置形成した
ものである。

【００２１】図１において、入出力回路は半導体基板１
に形成されたＰチャネルのトランジスタ２とＮチャネル
のトランジスタ３から構成され、それぞれのトランジス
タ２，３の形成領域上部に第１層の配線層４，５，６が
形成されている。また、Ｐチャネルのトランジスタ２の
形成領域の上部であって第１層の配線層上に第２層の高
位電源層７が所定の面積で形成され、さらに、この高位
電源層７の上部には第３層の低位電源層８が高位電源層
７と対向するように所定の面積で形成されている。第２
層の高位電源層７には第１層の配線層４が接続されてお
り、Ｐチャネルのトランジスタ２に高位電源が給電され
ている。

【００２２】一方、Ｎチャネルのトランジスタ３の形成
領域の上部にあって第１層の配線層上に第２層の低位電
源層９が所定の面積で第２層の高位電源層７に隣接して
形成され、さらに、この低位電源層９の上部には第３層
の高位電源層１０が低位電源層９と対向するように所定
の面積で形成されている。第２層の低位電源層９には第
１層の配線層６が接続されており、Ｎチャネルのトラン
ジスタ３に低位電源が給電されている。

【００２３】第１層の配線層４，５，６、第２層及び第
３層の電源層のそれぞれの層は絶縁膜で絶縁されている
。また、それぞれの電源層には、Ｐチャネルのトランジ
スタ２の形成領域とＮチャネルのトランジスタ３の形成
領域との境界付近、すなわち同層の電源層隣接側に凸部
１１が形成され、同電位電源層の凸部１１が対向するよ
うに形成されて、対向する凸部１１間でビア（ＶＩＡ）
を介して同電位の電源層となる第２層と第３層の高位電
源層７，１０及び低位電源層８，９がそれぞれ接続され
ている。

【００２４】なお、図１にあっては、１つの入出力回路
に対する電源層しか示していないが、それぞれの層の電
源層は半導体基板１に形成されるトランジスタ等の回路
素子上に２次元状に複数配置形成されており、また、図
１に示す電源層は２層構造であるが、さらに高位電源層
と低位電源層を交互に積層して多層構造としてもよい。

【００２５】このような構造にあっては、積層されて対
向する電源層により比較的大容量のコンデンサがチップ
面積の増大を招くことなく形成されることになり、この
コンデンサは入出力回路に近接する電源に接続されるよ
うにして配置形成されることになる。これにより、入出
力回路と入出力回路の電源に接続されるコンデンサとの
間のインダクタンス成分を極めて小さく抑えることが可
能となる。また、このような構造のコンデンサは、両端
の電源層間に高低電源電位と低位電源電位との電位差が
あるので、その容量と電位差に対応した電荷が蓄積され
る。

【００２６】したがって、入出力回路がスイッチング動
作した時には、コンデンサに蓄積された電荷がスイッチ
ング時に発生する過渡的な電流に寄与することになる。 これにより、ボンディングワイヤやパッケージのリード
等に流れる過渡的な電流は大幅に削減され、電源ライン
のインダクタンス成分による電圧降下が減少し、スイッ
チングノイズを抑制することができるようになる。

【００２７】また、図１に示す構造にあっては、Ｐチャ
ネルのトランジスタ２の直上部には高位電源層７を配置
形成し、Ｎチャネルのトランジスタ３の直上部には低位
電源層９を配置形成することにより、トランジスタの電
源電位に対応して第２層目の電源層の電位極性を設定し
ているので、それぞれのトランジスタへの給電が容易と
なる。

【００２８】さらに、上下層の同一電位の電源層がすべ
ての隣接部の凸部１１で接続されているため、チップの
外部からチップの外周部に形成される電源パッドに供給
される電源を容易にチップの内部側の電源層に供給する
ことが可能となる。

【００２９】また、図２に示すように、チップ１２の外
部に外側をＮチャネルのトランジスタの形成領域１３と
し内側をＰチャネルのトランジスタの形成領域１４とす
る入出力回路群が配置形成されたような場合には、内部
の回路形成領域１５を囲むバスバーのように図１に示し
た構造のコンデンサを配置形成できるので、コンデンサ
の面積を比較的広く確保することが可能となり、大容量
のコンデンサを得ることができる。さらに、図２に示す
ような配置構造にあっては、コンデンサを形成する電源
層から内部回路の電源を取るようにすれば、内部回路の
電源ノイズを緩和するといった効果を得ることができる
。

【００３０】図３はこの発明に係る半導体集積回路装置
の一実施例を示す平面図、図４は図３に示す装置の要部
を示す断面図である。両図に示す実施例は、チップの外
周部の半導体基板に電源に接続される溝形のコンデンサ
を形成したものである。

【００３１】図３において、チップ１６の外部に配置さ
れた電源用及び信号用のパッド１７の下部及び隅部の半
導体基板に多数のトレンチキャパシタンス１８が形成さ
れている。このトレンチキャパシタンス１８は、図３の
断面構造に示すように、半導体基板１９にＶ字状の連続
した多数のトレンチ（溝）２０をエッチング等により形
成し、このトレンチ２０の表面にコンデンサの一方の電
極となる導電層２１を形成し、コンデンサの他方の電極
となる導電層２３を絶縁層２２を介してトレンチ２０に
埋め込み、導電層２３の表面を平坦化して形成される。

【００３２】このようにして形成されるトレンチキャパ
シタンス１８は、その一方の電極となる導電層２３の上
に例えばフィールド絶縁膜２４が形成されている。この
絶縁膜２４上には信号用のパッド２５及び半導体基板１
９に与えられると同電位の電源用のパッド２５が形成さ
れ、絶縁膜２４に形成された開口部を介して導電層２３
に接合されて半導体基板１９に与えられると異なる電位
の電源用のパッド２６が形成されている。

【００３３】このような構造にあっては、トレンチキャ
パシタンス１８が、半導体基板１９に電源を与えている
チップ１６内の電源ラインとこの電源電位と異なる電源
電位を与えているチップ内の電源ラインとの間に接続さ
れるようにして配置形成され、トレンチキャパシタンス
１８の両電極間に与えられる両電源電位差により電荷が
蓄積される。

【００３４】したがって、上述した実施例にあっても、
チップ内の電源ラインに比較的大容量のコンデンサを接
続配置できるので、前述した実施例と同様の効果を得る
ことが可能となる。

【００３５】また、チップ１６周辺の回路素子が形成さ
れていない領域の半導体基板にトレンチキャパシタンス
１８を形成するようにしているので、チップ面積の増大
を招くことなく、比較的大容量のトレンチキャパシタン
スの形成領域を十分に確保することが可能となる。

【００３６】なお、上記実施例において、半導体基板１
９への給電は回路形成領域において行なうことができる
が、半導体基板１９に給電するための特別な領域を設け
るようにしてもよい。

【００３７】また、トレンチ２０の形成後に半導体基板
１９に不純物を高濃度に注入することによりトレンチ２
０の表層部を低抵抗化するようにすれば、トレンチキャ
パシタンスの一方の電極となる導電層２１を形成しなく
ともよい。

【００３８】さらに、トレンチキャパシタンスの他方の
電極となる導電層２３には、半導体基板１９に与えられ
ると異なる電源電位用のパッド２６に代えて、このパッ
ド２６と同電位の電源配線を接続形成するようにしても
よい。

【００３９】図５はこの発明に係る半導体集積回路装置
の一実施例を示す断面図であり、図６は図５の平面図で
ある。両図に示す実施例は、チップの中央部に異なる電
源電位の電源層を交互に複数積層してコンデンサを形成
したものである。

【００４０】図５及び図６において、半導体基板２７上
に形成された配線層２８の上部であって、チップ２９の
パッド形成領域より内側に、高位電源層３０と低位電源
層３１とが絶縁膜を介して交互に積層形成されている。 高位電源層３０はチップ２９の周辺に配置された高位電
源用のパッド３３に接続され、高位電源用パッド３３は
ボンディングワイヤ３４を介してパッケージのリード３
５に接続されている。また、低位電源層３１はチップ２
９の周辺に配置された低位電源用のパッド３６に接続さ
れ、低位電源用のパッド３６はボンディングワイヤ３９
を介してパッケージのリード３７に接続されている。

【００４１】このような構造において、コンデンサ３２
は高位電源層３０と低位電源層３１との積層構造により
形成され、コンデンサ３２の両電極間に高位電源と低位
電源が印加されることにより電荷が蓄積される。

【００４２】したがって、このような構造によれば、コ
ンデンサ３２を回路形成領域の上部に形成しているので
、回路形成領域を狭めることなく広い面積の電源層が形
成できる。これにより、大容量のコンデンサをパッケー
ジのリードに対してチップ２９側に得ることができ、前
述したと同様の効果を得ることが可能となる。

【００４３】また、上述したように配置形成されたコン
デンサにあって、電源層３０，３１の断面構造を図７に
示すように、凹凸形状とするようにしてもよい。このよ
うな断面構造は、絶縁層３８上にアルミニウム層３９を
堆積形成し、このアルミニウム層３９上に例えばシリコ
ン酸化膜を堆積形成し、このシリコン酸化膜をパターニ
ングして選択的に除去し、除去された部分に例えばタン
グステン４０を埋込み、残存するシリコン酸化膜を除去
し、アルミニウム層３９とタングステン層４０の表面に
コンデンサの絶縁膜となるシリコン酸化膜４１を堆積形
成し、このシリコン酸化膜４１上にアルミニウム層４２
を堆積形成した後平坦化する一連の処理を繰り返し行な
うことによって得られる。

【００４４】このような断面構造の電源層を有するコン
デンサにあっては、コンデンサにおける両電極の対向面
積が図６に示した平坦な場合に比して広くなり、より大
きな容量のコンデンサを得ることが可能となる。

【００４５】

【発明の効果】以上説明したように、この発明によれば
、電位の異なる電源層を絶縁体を介して交互に積層形成
してなるコンデンサあるいは溝形のコンデンサをチップ
内の電源ラインに近接して配置形成するようにしたので
、高集積化及び高速化の障害を招くことなく、外囲器も
含めた電源供給路のインダクタンス成分に起因するスイ
ッチングノイズを抑制することが可能となる。

【図面の簡単な説明】

【図１】この発明に係る半導体集積回路装置の一実施例
における構造を示す図である。

【図２】図１に示す実施例を適用した装置の一概略全体
構成を示す図である。

【図３】この発明に係る半導体集積回路装置の一実施例
における平面構成を示す図である。

【図４】図３に示す装置における要部断面構造を示す図
である。

【図５】この発明に係る半導体集積回路装置の一実施例
における断面構造を示す図である。

【図６】図５に示す装置の平面構成を示す図である。

【図７】図５及び図６に示す発明の他の実施例における
断面構造を示す図である。

【符号の説明】

１，１９，２７　　半導体基板 ２　　Ｐチャネルのトランジスタ ３　　Ｎチャネルのトランジスタ ４，５，６　　第１層の配線層 ７　　第２層の高位電源層 ８　　第３層の低位電源層 ９　　第２層の低位電源層 １０　　第３層の高位電源層 １１　　凸部 １２，１６，２９　　チップ １３　　Ｎチャネルトランジスタの形成領域１４　　Ｐ
チャネルトランジスタの形成領域１５　　内部回路 １７，２５，２６，３３，３６　　パッド１８　　トレ
ンチキャパシタンス ２０　　トレンチ ２１，２３　　導体層 ２２　　絶縁層 ２８　　配線層 ３０　　高位電源層 ３１　　低位電源層 ３４　　ボンディングワイヤ ３５，３７　　パッケージのリード

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　電位の異なる電源層が絶縁体を介して
   交互に積層形成された積層構造が半導体基板の上部に複
   数配置形成され隣接する上下の非対向同電位電源層が隣
   接辺に形成された凸部を介して接続されてなる容量を有
   することを特徴とする半導体集積回路装置。
2. 【請求項２】前記電源層は、チップ周辺に配置された入
   出力回路上に形成されてなることを特徴とする請求項１
   記載の半導体集積回路装置。
3. 【請求項３】電源用及び信号用パッドの形成領域を含む
   回路非形成領域下の半導体基板に形成された複数の溝形
   容量を備え、前記容量のすべての一方端に前記基板に与
   えられていると同一の電源電位が与えられ、前記容量の
   すべての他方端に前記基板に与えられている電源電位と
   異なる電源電位が与えられてなることを特徴とする半導
   体集積回路装置。
4. 【請求項４】回路の形成領域の上部に絶縁体を介して電
   位の異なる電源層がそれぞれの電源層において電源用パ
   ッドに接続され前記電源層を交互に複数積層形成されて
   なる容量を有することを特徴とする半導体集積回路装置
   。
5. 【請求項５】前記電源層は、非平坦状に積層形成されて
   前記容量を形成してなることを特徴とする請求項４記載
   の半導体集積回路装置。