JP2003133432A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JP2003133432A JP2003133432A JP2001327577A JP2001327577A JP2003133432A JP 2003133432 A JP2003133432 A JP 2003133432A JP 2001327577 A JP2001327577 A JP 2001327577A JP 2001327577 A JP2001327577 A JP 2001327577A JP 2003133432 A JP2003133432 A JP 2003133432A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 次世代ＭＩＳ電界効果トランジスタ用に高誘
電率ゲート絶縁膜を用いる場合、更なるＬＳＩ製造工程
数の増加が予測される状況に対し、少ない工程数で酸素
量の異なる複数の素子を有する構造及び、それを形成す
る製造方法を提供する。 【解決手段】 シリコン基板１０１と、シリコン基板１
０１上に形成された、少なくとも金属元素を含むゲート
絶縁膜１０９と、ゲート絶縁膜１０９上に形成されたゲ
ート電極を少なくとも有する半導体素子を素子分離領域
１０２によって複数設けてなる半導体装置において、複
数の半導体素子の前記ゲート絶縁膜中１０９における酸
素量を異なるように構成したことを特徴とする半導体装
置。
電率ゲート絶縁膜を用いる場合、更なるＬＳＩ製造工程
数の増加が予測される状況に対し、少ない工程数で酸素
量の異なる複数の素子を有する構造及び、それを形成す
る製造方法を提供する。 【解決手段】 シリコン基板１０１と、シリコン基板１
０１上に形成された、少なくとも金属元素を含むゲート
絶縁膜１０９と、ゲート絶縁膜１０９上に形成されたゲ
ート電極を少なくとも有する半導体素子を素子分離領域
１０２によって複数設けてなる半導体装置において、複
数の半導体素子の前記ゲート絶縁膜中１０９における酸
素量を異なるように構成したことを特徴とする半導体装
置。
Description
【０００１】
【発明の属する技術分野】本発明は複数の半導体素子を
形成した半導体装置及び半導体装置の製造方法に関す
る。
形成した半導体装置及び半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】半導体集積回路の構成には様々な種類の
トランジスタが必要とされ、各用途によってゲート絶縁
膜に要求される特性が異なる。出入力（Ｉ／Ｏ）トラン
ジスタでは耐圧が要求さすが、演算部（ロジック）トラ
ンジスタでは高容量が第一に要求される。また、同一チ
ップ上への様々な機能の混載が進むに連れて、高パフォ
ーマンスが要求される演算部や、低い消費電力を達成す
るために低リーク電流を最も要求される部分が混載され
つつある。このような要求を満たすために、同一チップ
内で、厚さの異なる（ゲート容量のことなる）トランジ
スタを作成する必要がある。従来は、リソグラフィ技術
（ＰＥＰ工程）とＳｉＮ等の耐酸化性を有するバリア膜
を用いて、各トランジスタの酸化時間を変えることによ
って、ＳｉＯ２膜の膜厚を制御していた。しかし、この
場合は各種トランジスタに合わせてＰＥＰ工程とバリア
膜堆積、酸化、バリア膜剥離の工程を繰り返す必要があ
り、工程数の増加に伴うコストの増加が避けられない。
また、必要な部分の誘電率を上げるために、ＳｉＯ２に
窒素を添加する試みも行われているが、添加しない部分
へのバリア層の形成工程の増加、さらに窒素のＳｉ界面
への偏析等の問題が避けられない。これらの状況は次世
代トランジスタへ高誘電率絶縁膜を用いる場合でも変わ
らない。
トランジスタが必要とされ、各用途によってゲート絶縁
膜に要求される特性が異なる。出入力（Ｉ／Ｏ）トラン
ジスタでは耐圧が要求さすが、演算部（ロジック）トラ
ンジスタでは高容量が第一に要求される。また、同一チ
ップ上への様々な機能の混載が進むに連れて、高パフォ
ーマンスが要求される演算部や、低い消費電力を達成す
るために低リーク電流を最も要求される部分が混載され
つつある。このような要求を満たすために、同一チップ
内で、厚さの異なる（ゲート容量のことなる）トランジ
スタを作成する必要がある。従来は、リソグラフィ技術
（ＰＥＰ工程）とＳｉＮ等の耐酸化性を有するバリア膜
を用いて、各トランジスタの酸化時間を変えることによ
って、ＳｉＯ２膜の膜厚を制御していた。しかし、この
場合は各種トランジスタに合わせてＰＥＰ工程とバリア
膜堆積、酸化、バリア膜剥離の工程を繰り返す必要があ
り、工程数の増加に伴うコストの増加が避けられない。
また、必要な部分の誘電率を上げるために、ＳｉＯ２に
窒素を添加する試みも行われているが、添加しない部分
へのバリア層の形成工程の増加、さらに窒素のＳｉ界面
への偏析等の問題が避けられない。これらの状況は次世
代トランジスタへ高誘電率絶縁膜を用いる場合でも変わ
らない。
【０００３】また、トランジスタ単体についてもゲート
絶縁膜の容量を部分的に変更することは従来の技術にお
いても有用な手段として用いられようとしており、今後
も開発が進められていく技術である。特にドレイン端は
電界集中による、インパクトイオン化による電子・ホー
ルペア生成で形成されたキャリアによるオーバーラップ
領域の絶縁膜の劣化や、ＰＮジャンクションの劣化が問
題になるため、耐圧・信頼性に優れ、かつ電界を緩和す
る単に厚膜化されていることが望ましい。次世代ＭＩＳ
型電界効果トランジスタでは、ゲート絶縁膜容量がＳｉ
Ｏ２に換算して厚さ２ｎｍ以下に相当する容量が要求さ
れるため、ＳｉＯ２よりも誘電率が高い材料をゲート絶
縁膜として用いることが試みられている。その場合、ゲ
ート絶縁膜の容量を部分的に変更するには、リソグラフ
ィを用いて、ゲート絶縁膜を部分的に削除もしくは保護
し、その部分に異なる絶縁膜材料を充填もしは堆積する
手法が考えられている。しかし、この場合にはＰＥＰ工
程、エッチングに対するバリア膜の堆積等の工程が必要
であり、工程数の増加に伴うコスト増加は避けられな
い。
絶縁膜の容量を部分的に変更することは従来の技術にお
いても有用な手段として用いられようとしており、今後
も開発が進められていく技術である。特にドレイン端は
電界集中による、インパクトイオン化による電子・ホー
ルペア生成で形成されたキャリアによるオーバーラップ
領域の絶縁膜の劣化や、ＰＮジャンクションの劣化が問
題になるため、耐圧・信頼性に優れ、かつ電界を緩和す
る単に厚膜化されていることが望ましい。次世代ＭＩＳ
型電界効果トランジスタでは、ゲート絶縁膜容量がＳｉ
Ｏ２に換算して厚さ２ｎｍ以下に相当する容量が要求さ
れるため、ＳｉＯ２よりも誘電率が高い材料をゲート絶
縁膜として用いることが試みられている。その場合、ゲ
ート絶縁膜の容量を部分的に変更するには、リソグラフ
ィを用いて、ゲート絶縁膜を部分的に削除もしくは保護
し、その部分に異なる絶縁膜材料を充填もしは堆積する
手法が考えられている。しかし、この場合にはＰＥＰ工
程、エッチングに対するバリア膜の堆積等の工程が必要
であり、工程数の増加に伴うコスト増加は避けられな
い。
【０００４】そこで、従来の具体的な製造方法を図４、
図５を用いて説明する。この図４及び５は異なるゲート
容量を有する絶縁膜の作り分けを行ったＬＳＩの工程図
である。
図５を用いて説明する。この図４及び５は異なるゲート
容量を有する絶縁膜の作り分けを行ったＬＳＩの工程図
である。
【０００５】図から明らかなように、論理演算部分Ａと
低消費電力部分Ｂと入出力部分Ｃの３種類の素子群を分
離領域１２を介して作成（図５のｌ）する場合、金属酸
化物１９の堆積後に、リソグラフィ工程（図４−ａ，
ｇ）とバリア膜（ＳｉＮ膜）１３の堆積工程（図４−
ｃ，図５−ｈ）と、それらの剥離工程（図１−ｄ，ｆ，
図５−ｉ，ｋ）、酸化工程（図１−ｅ，図５−ｊ）、
を、素子群の数だけ行う必要があり、バリア膜の成膜等
の複雑な工程や、多くの工程が必要になる。
低消費電力部分Ｂと入出力部分Ｃの３種類の素子群を分
離領域１２を介して作成（図５のｌ）する場合、金属酸
化物１９の堆積後に、リソグラフィ工程（図４−ａ，
ｇ）とバリア膜（ＳｉＮ膜）１３の堆積工程（図４−
ｃ，図５−ｈ）と、それらの剥離工程（図１−ｄ，ｆ，
図５−ｉ，ｋ）、酸化工程（図１−ｅ，図５−ｊ）、
を、素子群の数だけ行う必要があり、バリア膜の成膜等
の複雑な工程や、多くの工程が必要になる。
【０００６】次に、もう一つの従来の製造方法を図６、
図７を用いて説明する。この図６及び７は、トランジス
タのゲート絶縁膜のゲート端部分を中心部よりも低容量
にする場合の工程図である。最初にＳｉＯ２等の低誘電
率ゲート絶縁膜１８を形成し(図６−ａ)、リソグラフィ
及びエッチングを用いて中央部を開口（図６−ｂ、ｃ）
し、さらに高誘電率ゲート絶縁膜１９を形成（図６−
ｄ）し、ゲート電極膜１４を形成する（図６−ｅ）、開
口部に位置合わせを行い、ゲート電極端が低誘電率ゲー
ト絶縁膜層にかぶるようにリソグラフィを行い（図６−
ｆ、図７−ｇ）、ソース・ドレイン拡散層１５のインプ
ラ及び、斜めインプラを行い（図７−ｈ）、熱処理によ
って、電極下部にかかる様に拡散層を形成する。
図７を用いて説明する。この図６及び７は、トランジス
タのゲート絶縁膜のゲート端部分を中心部よりも低容量
にする場合の工程図である。最初にＳｉＯ２等の低誘電
率ゲート絶縁膜１８を形成し(図６−ａ)、リソグラフィ
及びエッチングを用いて中央部を開口（図６−ｂ、ｃ）
し、さらに高誘電率ゲート絶縁膜１９を形成（図６−
ｄ）し、ゲート電極膜１４を形成する（図６−ｅ）、開
口部に位置合わせを行い、ゲート電極端が低誘電率ゲー
ト絶縁膜層にかぶるようにリソグラフィを行い（図６−
ｆ、図７−ｇ）、ソース・ドレイン拡散層１５のインプ
ラ及び、斜めインプラを行い（図７−ｈ）、熱処理によ
って、電極下部にかかる様に拡散層を形成する。
【０００７】もしくは、まず、高誘電率ゲート絶縁膜１
９を形成し（図８−ａ）、リソグラフィを用いてレジス
ト２０でゲート絶縁膜１９のゲート中央部分を保護し
（図８−ｂ，ｃ）、端をエッチングし、そこにＳｉＯ２
等の低誘電率膜１８を成長、もしくは堆積させ（図８−
ｄ）、このゲート部分に合わせてゲート電極１４を形成
し（図８−ｅ，ｆ）、ソース・ドレイン拡散層のインプ
ラ及び、斜めインプラを行い（図９−ｇ）、熱処理によ
って、電極１４下部に拡散層１５を形成する（図９−
ｇ，ｈ）。
９を形成し（図８−ａ）、リソグラフィを用いてレジス
ト２０でゲート絶縁膜１９のゲート中央部分を保護し
（図８−ｂ，ｃ）、端をエッチングし、そこにＳｉＯ２
等の低誘電率膜１８を成長、もしくは堆積させ（図８−
ｄ）、このゲート部分に合わせてゲート電極１４を形成
し（図８−ｅ，ｆ）、ソース・ドレイン拡散層のインプ
ラ及び、斜めインプラを行い（図９−ｇ）、熱処理によ
って、電極１４下部に拡散層１５を形成する（図９−
ｇ，ｈ）。
【０００８】いずれにせよ、従来の手法を用いると、複
数の成膜工程、複雑な位置合わせ等、工程の複雑化、数
の増加によるコストの増加が避けられない。
数の成膜工程、複雑な位置合わせ等、工程の複雑化、数
の増加によるコストの増加が避けられない。
【０００９】
【発明が解決しようとする課題】上述したように、従来
の技術ではＬＳＩ製造工程数の増加を避けられず、この
様な状況は今後の次世代ＭＩＳ電界効果トランジスタ用
に高誘電率ゲート絶縁膜を用いる場合でも同様である。
の技術ではＬＳＩ製造工程数の増加を避けられず、この
様な状況は今後の次世代ＭＩＳ電界効果トランジスタ用
に高誘電率ゲート絶縁膜を用いる場合でも同様である。
【００１０】本発明は、この問題点を鑑みてなされたも
ので、少ない工程数で酸素量の異なる複数の素子を形成
する方法を提供することを目的とする。
ので、少ない工程数で酸素量の異なる複数の素子を形成
する方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明では、第一に、必
要とされるゲート容量を満たす、膜厚と金属酸化膜をＳ
ｉ基板上に成膜し、必要な部分に酸素を添加し、一括し
て熱処理をすることで工程数を劇的に減らすことを実現
するものである。また、ＭＩＳ電界効果トランジスタに
おいてもゲート端部分に選択的に酸素を添加し、熱処理
することで、従来の手法よりも工程数を減少、かつ容易
に形成することを実現するものでもある。
要とされるゲート容量を満たす、膜厚と金属酸化膜をＳ
ｉ基板上に成膜し、必要な部分に酸素を添加し、一括し
て熱処理をすることで工程数を劇的に減らすことを実現
するものである。また、ＭＩＳ電界効果トランジスタに
おいてもゲート端部分に選択的に酸素を添加し、熱処理
することで、従来の手法よりも工程数を減少、かつ容易
に形成することを実現するものでもある。
【００１２】そこで、本発明は、シリコン基板と、前記
シリコン基板上に形成された、少なくとも金属元素を含
むゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲ
ート電極とを少なくとも有する半導体素子を複数設けて
なる半導体装置において、前記複数の半導体素子の前記
ゲート絶縁膜中における酸素量を異なるように構成した
ことを特徴とする。
シリコン基板上に形成された、少なくとも金属元素を含
むゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲ
ート電極とを少なくとも有する半導体素子を複数設けて
なる半導体装置において、前記複数の半導体素子の前記
ゲート絶縁膜中における酸素量を異なるように構成した
ことを特徴とする。
【００１３】また、本発明は、シリコン基板と、前記シ
リコン基板上に形成された、少なくとも金属元素および
シリコン原子を含むゲート絶縁膜と、前記ゲート絶縁膜
上に形成されたゲート電極とを少なくとも有する半導体
素子を複数設けてなる半導体装置において、前記複数の
半導体素子の前記ゲート絶縁膜中における酸素量を異な
るように構成したことを特徴とする。
リコン基板上に形成された、少なくとも金属元素および
シリコン原子を含むゲート絶縁膜と、前記ゲート絶縁膜
上に形成されたゲート電極とを少なくとも有する半導体
素子を複数設けてなる半導体装置において、前記複数の
半導体素子の前記ゲート絶縁膜中における酸素量を異な
るように構成したことを特徴とする。
【００１４】さらに、本発明の製造方法は、上記半導体
装置を作る際に、シリコン基板表面に堆積あるいは形成
した保護膜を用いて、前記ゲート絶縁膜中の酸素添加量
を変えたことを特徴とする。
装置を作る際に、シリコン基板表面に堆積あるいは形成
した保護膜を用いて、前記ゲート絶縁膜中の酸素添加量
を変えたことを特徴とする。
【００１５】また、酸素を添加する手法として、酸素の
イオン注入を用いることが好ましく、さらに、上記複数
種の酸素添加工程を行った後に、熱処理する工程を用い
ることが好ましい。
イオン注入を用いることが好ましく、さらに、上記複数
種の酸素添加工程を行った後に、熱処理する工程を用い
ることが好ましい。
【００１６】また、上記酸素添加工程が、１０keV 以下
の加速電圧でのイオン注入によって行われることが好ま
しい。更に、本発明において、金属元素を含むゲート絶
縁膜は、Ｚｒ、Ｈｆ、Ｌａ、Ｃｅ、Ｔｉ、Ａｌ、Ｙ、Ｍ
ｇ、Ｔａ、Ｂｉ、Ｐｒ、のいずれかを含む金属酸化物が
望ましい。
の加速電圧でのイオン注入によって行われることが好ま
しい。更に、本発明において、金属元素を含むゲート絶
縁膜は、Ｚｒ、Ｈｆ、Ｌａ、Ｃｅ、Ｔｉ、Ａｌ、Ｙ、Ｍ
ｇ、Ｔａ、Ｂｉ、Ｐｒ、のいずれかを含む金属酸化物が
望ましい。
【００１７】さらにまた、シリコン基板と、前記シリコ
ン基板上に形成された金属元素を含むゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを具備
し、前記シリコン基板とゲート電極の間に形成されたゲ
ート絶縁膜のゲート端部が中央部に比べて酸素濃度が高
いことを特徴とする。このとき、前記シリコン基板とゲ
ート電極の間に形成されたゲート絶縁膜のゲート端部と
Ｓｉ基板界面の間にシリコン酸化膜層が形成されている
ことが好ましく、また、前記シリコン基板とゲート電極
の間に形成されたゲート絶縁膜のゲート端部の酸素濃度
が絶縁膜中にピークを有して絶縁膜表面及びＳｉ基板表
面では濃度が低下するプロファイルを有することが好ま
しく、また、前記トランジスタの製造方法において、酸
素イオン注入によって、前記シリコン基板とゲート電極
の間に形成されたゲート絶縁膜のゲート端部に酸素を注
入する工程を、少なくとも具備することを特徴とする。
ン基板上に形成された金属元素を含むゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを具備
し、前記シリコン基板とゲート電極の間に形成されたゲ
ート絶縁膜のゲート端部が中央部に比べて酸素濃度が高
いことを特徴とする。このとき、前記シリコン基板とゲ
ート電極の間に形成されたゲート絶縁膜のゲート端部と
Ｓｉ基板界面の間にシリコン酸化膜層が形成されている
ことが好ましく、また、前記シリコン基板とゲート電極
の間に形成されたゲート絶縁膜のゲート端部の酸素濃度
が絶縁膜中にピークを有して絶縁膜表面及びＳｉ基板表
面では濃度が低下するプロファイルを有することが好ま
しく、また、前記トランジスタの製造方法において、酸
素イオン注入によって、前記シリコン基板とゲート電極
の間に形成されたゲート絶縁膜のゲート端部に酸素を注
入する工程を、少なくとも具備することを特徴とする。
【００１８】
【発明の実施の形態】以下本発明の実施の形態を図面を
用いて説明する。
用いて説明する。
【００１９】図１は、本発明における第１の実施の形態
を説明する為の図であって異なるゲート容量を有する絶
縁膜の作り分け手法の工程図を示す。
を説明する為の図であって異なるゲート容量を有する絶
縁膜の作り分け手法の工程図を示す。
【００２０】まず、Ｓｉ基板１０１上に、反応性イオン
エッチングにより、素子分離のための溝を形成し、例え
ばＬＰ（ロープレッシャー）−ＴＥＯＳ（Tetraethylor
thosilicate：珪酸エチル）膜を埋め込むことにより素
子分離領域１０２を形成する。
エッチングにより、素子分離のための溝を形成し、例え
ばＬＰ（ロープレッシャー）−ＴＥＯＳ（Tetraethylor
thosilicate：珪酸エチル）膜を埋め込むことにより素
子分離領域１０２を形成する。
【００２１】次に、例えば、スパッタ成膜法を用いて、
例えば酸素分圧５Ｐａの雰囲気中、基板温度３００℃
で、ＨｆＯ２からなる金属酸化物１０９をシリコン基板
１０１上に、厚さ４ｎｍ堆積する。その後に、６００℃
〜８００℃の酸素もしくは窒素もしくは不活性ガス雰囲
気中でアニールして、金属酸化物１０９を緻密化するこ
とが望ましい（図１−ａ）。また、ＣＶＤ成膜法を用い
て金属酸化物１０９を形成しても良い。この場合、例え
ば、Ｃ１６Ｈ３６ＨｆＯ４ガスと酸素ガスの混合ガス或
いはＨｆＣｌ４ガスとＮＨ３ガスと酸素ガスの混合ガス
若しくはＨｆ（ＳＯ４）２ガスとＮＨ３ガスと酸素ガス
の混合ガス等、Ｈｆを含むガスと酸素ガスの混合ガス
を、１Ｐａ〜１０4Ｐａの圧力、１ｓｃｃｍ〜１０００
ｓｃｃｍの流量で、それぞれ供給、排気し、基板温度を
室温８００℃程度の温度範囲で堆積した後、６００℃〜
９００℃の酸素雰囲気中でアニールして金属酸化物 １
０９を緻密化することが望ましい。
例えば酸素分圧５Ｐａの雰囲気中、基板温度３００℃
で、ＨｆＯ２からなる金属酸化物１０９をシリコン基板
１０１上に、厚さ４ｎｍ堆積する。その後に、６００℃
〜８００℃の酸素もしくは窒素もしくは不活性ガス雰囲
気中でアニールして、金属酸化物１０９を緻密化するこ
とが望ましい（図１−ａ）。また、ＣＶＤ成膜法を用い
て金属酸化物１０９を形成しても良い。この場合、例え
ば、Ｃ１６Ｈ３６ＨｆＯ４ガスと酸素ガスの混合ガス或
いはＨｆＣｌ４ガスとＮＨ３ガスと酸素ガスの混合ガス
若しくはＨｆ（ＳＯ４）２ガスとＮＨ３ガスと酸素ガス
の混合ガス等、Ｈｆを含むガスと酸素ガスの混合ガス
を、１Ｐａ〜１０4Ｐａの圧力、１ｓｃｃｍ〜１０００
ｓｃｃｍの流量で、それぞれ供給、排気し、基板温度を
室温８００℃程度の温度範囲で堆積した後、６００℃〜
９００℃の酸素雰囲気中でアニールして金属酸化物 １
０９を緻密化することが望ましい。
【００２２】その後、リソグラフィ工程を用いて、レジ
スト１１０ａを堆積し、厚膜化したい素子群を開口し
（図１−ｂ）、酸素インプラ１１１ａを、例えば１〜１
０ＫｅＶのエネルギーで、１０１７〜１０２０ｃｍ−２
程度のドーズ量で添加する（図１−ｃ）。このようにす
れば、ＨｆＯ２からなる金属酸化物１０９に１０１７〜
１０２０ｃｍ−２程度（ドーズ量）の酸素が添加され
た、ＨｆＯ２からなる金属酸化物１０９Ｂが形成され
る。続いて、レジスト１１０ａを剥離し（図１−ｄ）、
他の素子群を開口するためのリソグラフィ工程を、レジ
スト１１０ｂを用いて行う（図１−ｅ）。その後、酸素
インプラ１１１ｂを、例えば１〜１０ＫｅＶのエネルギ
ーで、１０２０〜１０２２ｃｍ−２程度のドーズ量で添
加する（図１−ｆ）。このようにすれば、ＨｆＯ２から
なる金属酸化物１０９に、１０２０〜１０２２ｃｍ−２
程度（ドーズ量）の酸素が添加された、ＨｆＯ２からな
る金属酸化物１０９Ｃが形成される。添加する酸素量は
要求されるゲート絶縁膜容量及び厚さに応じて変更でき
る。しかる後、一括して６００℃〜１０００℃で熱処理
することにより、添加された酸素が絶縁膜の欠陥修復及
び過剰な酸素はＳｉ基板を酸化し、絶縁膜の厚膜化を実
現する（図１−ｇ）。なお、ここで新たに酸素がイオン
注入により添加されていないＨｆＯ２からなる金属酸化
物を１０９Ａとする。
スト１１０ａを堆積し、厚膜化したい素子群を開口し
（図１−ｂ）、酸素インプラ１１１ａを、例えば１〜１
０ＫｅＶのエネルギーで、１０１７〜１０２０ｃｍ−２
程度のドーズ量で添加する（図１−ｃ）。このようにす
れば、ＨｆＯ２からなる金属酸化物１０９に１０１７〜
１０２０ｃｍ−２程度（ドーズ量）の酸素が添加され
た、ＨｆＯ２からなる金属酸化物１０９Ｂが形成され
る。続いて、レジスト１１０ａを剥離し（図１−ｄ）、
他の素子群を開口するためのリソグラフィ工程を、レジ
スト１１０ｂを用いて行う（図１−ｅ）。その後、酸素
インプラ１１１ｂを、例えば１〜１０ＫｅＶのエネルギ
ーで、１０２０〜１０２２ｃｍ−２程度のドーズ量で添
加する（図１−ｆ）。このようにすれば、ＨｆＯ２から
なる金属酸化物１０９に、１０２０〜１０２２ｃｍ−２
程度（ドーズ量）の酸素が添加された、ＨｆＯ２からな
る金属酸化物１０９Ｃが形成される。添加する酸素量は
要求されるゲート絶縁膜容量及び厚さに応じて変更でき
る。しかる後、一括して６００℃〜１０００℃で熱処理
することにより、添加された酸素が絶縁膜の欠陥修復及
び過剰な酸素はＳｉ基板を酸化し、絶縁膜の厚膜化を実
現する（図１−ｇ）。なお、ここで新たに酸素がイオン
注入により添加されていないＨｆＯ２からなる金属酸化
物を１０９Ａとする。
【００２３】図１から明らかなように、本発明第１の実
施形態によれば、複雑な工程であるバリア層の堆積工程
は必要なく、リソグラフィ工程と酸素添加工程だけで、
酸素濃度の異なる絶縁膜１０９Ａ，１０９Ｂ、１０９Ｃ
をもつ論理演算部分Ａ、低消費電力部分Ｂ、入出力部分
Ｃを形成することができ、最後に一括して熱処理するこ
とで、工程数及びコストを大幅に減らすことが出来る。
施形態によれば、複雑な工程であるバリア層の堆積工程
は必要なく、リソグラフィ工程と酸素添加工程だけで、
酸素濃度の異なる絶縁膜１０９Ａ，１０９Ｂ、１０９Ｃ
をもつ論理演算部分Ａ、低消費電力部分Ｂ、入出力部分
Ｃを形成することができ、最後に一括して熱処理するこ
とで、工程数及びコストを大幅に減らすことが出来る。
【００２４】なお、異なる酸素量の絶縁膜の形成後にお
ける工程は、通常のＭＩＳ型電界効果トランジスタの製
造工程と同様に、例えば加速電圧２０ＫｅＶ、ドーズ量
１×１０１５ｃｍ−２で砒素のイオン注入を行い、ソー
ス／ドレイン領域を形成し、化学気相成長法によって全
面に酸化シリコンからなる層間絶縁膜を堆積し、この層
間絶縁膜にコンタクト孔を開口する。続いて、スパッタ
法によって全面にＡｌ膜を堆積し、このＡｌ膜を反応性
イオンエッチングによってパターニングして、配線を形
成する。このような工程を経て、異なるゲート容量・厚
さを有するＭＩＳ型電界効果トランジスタ素子群を選択
的に形成することができる。
ける工程は、通常のＭＩＳ型電界効果トランジスタの製
造工程と同様に、例えば加速電圧２０ＫｅＶ、ドーズ量
１×１０１５ｃｍ−２で砒素のイオン注入を行い、ソー
ス／ドレイン領域を形成し、化学気相成長法によって全
面に酸化シリコンからなる層間絶縁膜を堆積し、この層
間絶縁膜にコンタクト孔を開口する。続いて、スパッタ
法によって全面にＡｌ膜を堆積し、このＡｌ膜を反応性
イオンエッチングによってパターニングして、配線を形
成する。このような工程を経て、異なるゲート容量・厚
さを有するＭＩＳ型電界効果トランジスタ素子群を選択
的に形成することができる。
【００２５】最終的には従来例に示した、図５のＬに示
す絶縁膜の厚みを変えない構造を得ることができる。
す絶縁膜の厚みを変えない構造を得ることができる。
【００２６】上記第１の実施の形態において、ＨｆＯ２
からなる金属酸化物１０９を形成したが、Ｈｆの代わり
にＺｒ、Ｌａ、Ｃｅ、Ｔｉ、Ａｌ、Ｙ、Ｍｇ、Ｔａ、Ｂ
ｉ、Ｐｒ、のいずれかを含むものであれば良い。また、
ＨｆＯ２からなる金属酸化物１０９の酸素量を代える所
は3箇所（論理演算部、低消費電力部、入出力部）でな
く、2箇所であっても良く、当然ながら4箇所以上であっ
ても良い。さらに、この実施形態で用いたトランジスタ
のゲート絶縁膜の途中にフローティングゲートを形成す
れば、ＰＲＯＭ、ＥＥＰＲＯＭ等の記憶装置にも適用可
能となる。
からなる金属酸化物１０９を形成したが、Ｈｆの代わり
にＺｒ、Ｌａ、Ｃｅ、Ｔｉ、Ａｌ、Ｙ、Ｍｇ、Ｔａ、Ｂ
ｉ、Ｐｒ、のいずれかを含むものであれば良い。また、
ＨｆＯ２からなる金属酸化物１０９の酸素量を代える所
は3箇所（論理演算部、低消費電力部、入出力部）でな
く、2箇所であっても良く、当然ながら4箇所以上であっ
ても良い。さらに、この実施形態で用いたトランジスタ
のゲート絶縁膜の途中にフローティングゲートを形成す
れば、ＰＲＯＭ、ＥＥＰＲＯＭ等の記憶装置にも適用可
能となる。
【００２７】次に、本発明の第２の実施形態を図２を用
いて説明する。この図２はトランジスタのゲート絶縁膜
のゲート端部分を中心部よりも低容量にする場合の工程
図であって、最終的にはこのトランジスタを、Ｓｉ基板
上に複数形成するものである。
いて説明する。この図２はトランジスタのゲート絶縁膜
のゲート端部分を中心部よりも低容量にする場合の工程
図であって、最終的にはこのトランジスタを、Ｓｉ基板
上に複数形成するものである。
【００２８】最初に、Ｓｉ基板上に金属酸化物ゲート絶
縁膜１０９を堆積する（図２−ａ）。例えば、スパッタ
成膜法を用いて、例えば酸素分圧５Ｐａの雰囲気中、基
板温度３００℃でＨｆＯ２からなる金属酸化物１０９を
厚さ４ｎｍでシリコン基板１０１上に堆積した後に、６
００℃〜８００℃の酸素もしくは窒素もしくは不活性ガ
ス雰囲気中でアニールして、金属酸化物１０９を緻密化
することが望ましい。
縁膜１０９を堆積する（図２−ａ）。例えば、スパッタ
成膜法を用いて、例えば酸素分圧５Ｐａの雰囲気中、基
板温度３００℃でＨｆＯ２からなる金属酸化物１０９を
厚さ４ｎｍでシリコン基板１０１上に堆積した後に、６
００℃〜８００℃の酸素もしくは窒素もしくは不活性ガ
ス雰囲気中でアニールして、金属酸化物１０９を緻密化
することが望ましい。
【００２９】また、ＣＶＤ成膜法を用いて金属酸化物１
０９を形成しても良い。この場合、例えば、Ｃ１６Ｈ
３６ＨｆＯ４ガスと酸素ガスの混合ガス或いはＨｆＣｌ
４ガスとＮＨ３ガスと酸素ガスの混合ガス若しくはＨｆ
（ＳＯ４）２ガスとＮＨ３ガスと酸素ガスの混合ガス
等、Ｈｆを含むガスと酸素ガスの混合ガスを、１Ｐａ〜
１０4Ｐａの圧力、１ｓｃｃｍ〜１０００ｓｃｃｍの流
量で、それぞれ供給、排気し、基板温度を室温８００℃
程度の温度範囲で堆積した後、６００℃〜９００℃の酸
素雰囲気中でアニールして金属酸化物１０９を緻密かす
ることが望ましい。
０９を形成しても良い。この場合、例えば、Ｃ１６Ｈ
３６ＨｆＯ４ガスと酸素ガスの混合ガス或いはＨｆＣｌ
４ガスとＮＨ３ガスと酸素ガスの混合ガス若しくはＨｆ
（ＳＯ４）２ガスとＮＨ３ガスと酸素ガスの混合ガス
等、Ｈｆを含むガスと酸素ガスの混合ガスを、１Ｐａ〜
１０4Ｐａの圧力、１ｓｃｃｍ〜１０００ｓｃｃｍの流
量で、それぞれ供給、排気し、基板温度を室温８００℃
程度の温度範囲で堆積した後、６００℃〜９００℃の酸
素雰囲気中でアニールして金属酸化物１０９を緻密かす
ることが望ましい。
【００３０】続いて、通常のＭＩＳトランジスタの製造
工程に従ってＭＩＳトランジスタを作成する（図２−
ｂ，ｃ，ｄ，ｅ）。即ち、ゲート電極形成部を開口して
レジスト１１０を塗布し（図２−ｂ）、ゲート電極層１
０４を形成する（図２−Ｃ）。次にソース、ドレイン領
域１０５を形成した後、ゲート電極１０４に絶縁物の側
壁１０６を設ける。その後、本実施形態では、低エネル
ギー（１０ｋｅＶ以下）で酸素を斜めインプラし１１２
（図２−ｆ）、ゲート端部分に酸素を高濃度に含んだ金
属酸化物１１３形成し、熱処理（図２−ｇ）することに
よって、過剰な酸素が拡散し、Ｓｉを酸化してＳｉＯ２
膜１１４を形成する。このような容易で、少ない工程、
及び、合わせずれの無い高精度のトランジスタ工程を踏
襲しつつ、ゲート端部分のみを低容量化、厚膜化するこ
とができる。
工程に従ってＭＩＳトランジスタを作成する（図２−
ｂ，ｃ，ｄ，ｅ）。即ち、ゲート電極形成部を開口して
レジスト１１０を塗布し（図２−ｂ）、ゲート電極層１
０４を形成する（図２−Ｃ）。次にソース、ドレイン領
域１０５を形成した後、ゲート電極１０４に絶縁物の側
壁１０６を設ける。その後、本実施形態では、低エネル
ギー（１０ｋｅＶ以下）で酸素を斜めインプラし１１２
（図２−ｆ）、ゲート端部分に酸素を高濃度に含んだ金
属酸化物１１３形成し、熱処理（図２−ｇ）することに
よって、過剰な酸素が拡散し、Ｓｉを酸化してＳｉＯ２
膜１１４を形成する。このような容易で、少ない工程、
及び、合わせずれの無い高精度のトランジスタ工程を踏
襲しつつ、ゲート端部分のみを低容量化、厚膜化するこ
とができる。
【００３１】この様にして作られた絶縁膜端部分の金属
酸化物は、酸素欠陥が充分修飾され欠陥が少なく、信頼
性の高い膜１１３となることが可能であり、かつ、絶縁
膜中からの過剰の酸素の拡散によって形成されたＳｉ基
板界面のＳｉＯ２膜１１４は損傷が少なく、耐圧に優れ
た絶縁膜を形成する。
酸化物は、酸素欠陥が充分修飾され欠陥が少なく、信頼
性の高い膜１１３となることが可能であり、かつ、絶縁
膜中からの過剰の酸素の拡散によって形成されたＳｉ基
板界面のＳｉＯ２膜１１４は損傷が少なく、耐圧に優れ
た絶縁膜を形成する。
【００３２】この構造は特に酸素インプラを低エネルギ
ーで行うことにで、金属酸化膜中にピーク濃度を持たせ
ることによって、直接酸素をＳｉ基板に注入することを
避けて、損傷を低減させることにより実現する。
ーで行うことにで、金属酸化膜中にピーク濃度を持たせ
ることによって、直接酸素をＳｉ基板に注入することを
避けて、損傷を低減させることにより実現する。
【００３３】以上の様に、本発明を用いることによって
少ない工程で、ゲート端部分のみを厚膜化、高信頼化す
ることが可能である。
少ない工程で、ゲート端部分のみを厚膜化、高信頼化す
ることが可能である。
【００３４】続いて、高誘電率金属酸化物ゲート絶縁膜
に酸素インプラを行う場合に、最適な酸素イオンのイン
プラエネルギーを計算した実施例を示す。
に酸素インプラを行う場合に、最適な酸素イオンのイン
プラエネルギーを計算した実施例を示す。
【００３５】図３に次世代ＭＩＳトランジスタに要求さ
れる、ＳｉＯ２換算膜厚２ｎｍ以下の容量を有する厚さ
８ｎｍのＨｆＯ２膜（換算膜厚 約１.８ｎｍ）に各イ
ンプラエネルギーで酸素イオンを添加した場合の深さ方
向の密度分布を計算した結果を示す。図３から明らかな
様に、１０ＫｅＶ以上のエネルギーで酸素イオンをイン
プラすると、ピーク濃度がＳｉ基板に到達しており、多
くの酸素が直接Ｓｉ基板に到達していることがわかる。
この様な条件ではＳｉ基板への損傷が大きいと予測され
るため、酸素イオンのインプラは１０Ｋｅｖ以下のエネ
ルギーで行われることが望ましい。
れる、ＳｉＯ２換算膜厚２ｎｍ以下の容量を有する厚さ
８ｎｍのＨｆＯ２膜（換算膜厚 約１.８ｎｍ）に各イ
ンプラエネルギーで酸素イオンを添加した場合の深さ方
向の密度分布を計算した結果を示す。図３から明らかな
様に、１０ＫｅＶ以上のエネルギーで酸素イオンをイン
プラすると、ピーク濃度がＳｉ基板に到達しており、多
くの酸素が直接Ｓｉ基板に到達していることがわかる。
この様な条件ではＳｉ基板への損傷が大きいと予測され
るため、酸素イオンのインプラは１０Ｋｅｖ以下のエネ
ルギーで行われることが望ましい。
【００３６】以上、本発明のいくつかの実施形態を示し
てきたが、本発明は、上記の範囲に限定されるものでは
ない。
てきたが、本発明は、上記の範囲に限定されるものでは
ない。
【００３７】例えば、酸素イオンのインプラの代わり
に、より低エネルギーである、イオンシャワーの様な手
法を用いても良い、レジストマスクが耐えられるような
温度域で酸素を添加できる手法であれば、本発明の技術
として利用することができる。
に、より低エネルギーである、イオンシャワーの様な手
法を用いても良い、レジストマスクが耐えられるような
温度域で酸素を添加できる手法であれば、本発明の技術
として利用することができる。
【００３８】
【発明の効果】上記したように、本発明では、金属酸化
物からなるゲート絶縁膜中にリソグラフィ工程と、酸素
を添加するインプラ工程を行い、その後一括して熱処理
することによって、種々の素子群、トランジスタのゲー
ト端等、任意の部分の酸素量を変えることが出来る技術
であり、容易な工程、少ない工程でコストを下げ、さら
に高信頼性のトランジスタを提供することができる。
物からなるゲート絶縁膜中にリソグラフィ工程と、酸素
を添加するインプラ工程を行い、その後一括して熱処理
することによって、種々の素子群、トランジスタのゲー
ト端等、任意の部分の酸素量を変えることが出来る技術
であり、容易な工程、少ない工程でコストを下げ、さら
に高信頼性のトランジスタを提供することができる。
【図１】本発明における第１の実施の形態を説明する為
の工程図。
の工程図。
【図２】本発明における第２の実施の形態を説明する為
の工程図。
の工程図。
【図３】８ｎｍのＨｆＯ２金属酸化物へ各インプラエネ
ルギーで酸素イオンを添加した場合の深さ方向の密度分
布を示す図。
ルギーで酸素イオンを添加した場合の深さ方向の密度分
布を示す図。
【図４】従来例を説明する為の図。
【図５】従来例を説明する為の図。
【図６】従来例を説明する為の図。
【図７】従来例を説明する為の図。
【図８】従来例を説明する為の図。
【図９】従来例を説明する為の図。
１０１…シリコン基板
１０２…素子分離領域
１０３…バリア層（ＳｉＮ等）
１０４…ゲート電極
１０５…ソース／ドレイン領域
１０８…低誘電率ゲート絶縁膜（ＳｉＯ２等）
１０９…金属酸化物ゲート絶縁膜
１１０…レジスト
１１１…酸素インプラ
１１２…酸素の斜めインプラ
１１３…酸素欠陥が修復された高誘電率金属酸化物膜
１１４…上部金属酸化物に過剰に入れられた酸素と基板
Ｓｉとの反応によるＳｉＯ２膜
Ｓｉとの反応によるＳｉＯ２膜
Claims (10)
- 【請求項１】 シリコン基板と、前記シリコン基板上に
形成された、少なくとも金属元素を含むゲート絶縁膜
と、前記ゲート絶縁膜上に形成されたゲート電極とを少
なくとも有する半導体素子を複数設けてなる半導体装置
において、 前記複数の半導体素子の前記ゲート絶縁膜中における酸
素量を異なるように構成したことを特徴とする半導体装
置。 - 【請求項２】 シリコン基板と、前記シリコン基板上に
形成された、少なくとも金属元素およびシリコン原子を
含むゲート絶縁膜と、前記ゲート絶縁膜上に形成された
ゲート電極とを少なくとも有する半導体素子を複数設け
てなる半導体装置において、 前記複数の半導体素子の前記ゲート絶縁膜中における酸
素量を異なるように構成したことを特徴とする半導体装
置。 - 【請求項３】 前記金属元素を含むゲート絶縁膜は、Ｚ
ｒ、Ｈｆ、Ｌａ、Ｃｅ、Ｔｉ、Ａｌ、Ｙ、Ｍｇ、Ｔａ、
Ｂｉ、Ｐｒ、のいずれかを含む金属酸化物であることを
特徴とする請求項１又は２記載の半導体装置。 - 【請求項４】 前記シリコン基板とゲート電極の間に形
成されたゲート絶縁膜は、このゲート絶縁膜の端部にお
いて中央部に比べて酸素濃度が高いことを特徴とする請
求項1又は２記載の半導体装置。 - 【請求項５】 前記シリコン基板とゲート電極の間に形
成されたゲート絶縁膜の端部とＳｉ基板界面の間に、シ
リコン酸化膜層を設けたことを特徴とする請求項1又は2
記載の半導体装置。 - 【請求項６】 前記シリコン基板とゲート電極の間に形
成されたゲート絶縁膜は、このゲート絶縁膜の端部の酸
素濃度が、前記ゲート絶縁膜の膜厚方向において、前記
ゲート絶縁膜中にピークを有してゲート絶縁膜表面及び
Ｓｉ基板表面では濃度が低下するプロファイルを有する
ことを特徴とする請求項1又は２記載の半導体装置。 - 【請求項７】 シリコン基板上に少なくとも金属元素を
含むゲート絶縁膜を形成する工程と、前記ゲート絶縁膜
上にゲート電極を形成すること工程とを含み、前記シリ
コン基板とゲート電極の間に形成されたゲート絶縁膜中
に導入される酸素量を異なるように複数の半導体素子を
形成してなる半導体装置の製造方法において、 前記シリコン基板表面に堆積あるいは形成した保護膜を
用いて、前記ゲート絶縁膜中の酸素添加量を変えたこと
を特徴とする半導体装置の製造方法。 - 【請求項８】 シリコン基板上に少なくとも金属元素を
含むゲート絶縁膜を形成する工程と、前記ゲート絶縁膜
上にゲート電極を形成すること工程とを含み、前記シリ
コン基板とゲート電極の間に形成されたゲート絶縁膜中
に導入される酸素量を異なるように複数種の半導体素子
を形成してなる半導体装置の製造方法において、 前記ゲート絶縁膜中への酸素導入を、イオン注入によっ
て行なうことを特徴とする半導体装置の製造方法。 - 【請求項９】 前記ゲート絶縁膜中への酸素導入及び添
加工程後に、熱処理する工程を施すことを特徴とする請
求項７又は８記載の半導体装置の製造方法。 - 【請求項１０】 前記ゲート絶縁膜中への酸素導入は、
１０keV 以下の加速電圧でのイオン注入によって行われ
ることを特徴とする請求項８記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001327577A JP2003133432A (ja) | 2001-10-25 | 2001-10-25 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001327577A JP2003133432A (ja) | 2001-10-25 | 2001-10-25 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003133432A true JP2003133432A (ja) | 2003-05-09 |
Family
ID=19143785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001327577A Pending JP2003133432A (ja) | 2001-10-25 | 2001-10-25 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003133432A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007108404A1 (ja) * | 2006-03-17 | 2007-09-27 | Sumitomo Chemical Company, Limited | 半導体電界効果トランジスタ及びその製造方法 |
| JP2014033115A (ja) * | 2012-08-03 | 2014-02-20 | Rohm Co Ltd | 窒化物半導体素子 |
-
2001
- 2001-10-25 JP JP2001327577A patent/JP2003133432A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007108404A1 (ja) * | 2006-03-17 | 2007-09-27 | Sumitomo Chemical Company, Limited | 半導体電界効果トランジスタ及びその製造方法 |
| GB2449810A (en) * | 2006-03-17 | 2008-12-03 | Sumitomo Chemical Co | Semiconductor field effect transistor and method for fabricating the same |
| JP2014033115A (ja) * | 2012-08-03 | 2014-02-20 | Rohm Co Ltd | 窒化物半導体素子 |
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|
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|
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|
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|
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