JPH0374878A

JPH0374878A - 半導体装置の製造方法

Info

Publication number: JPH0374878A
Application number: JP1210071A
Authority: JP
Inventors: Hiroshi Jinriki; 博神力; Masayuki Nakada; 昌之中田; Kiichiro Mukai; 向　喜一郎
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-08-16
Filing date: 1989-08-16
Publication date: 1991-03-29
Anticipated expiration: 2013-10-27
Also published as: JP2816192B2; KR0172116B1; KR910005477A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体装置およびその製造方法に関するもの
で、特にゲート絶縁膜に遷移金属酸化膜を用いた電界効
果型トランジスタおよびその製造方法に関するものであ
る。

〔従来の技術〕

遷移金属酸化膜をゲート絶縁膜に用いた電界効果トラン
ジスタを製造する際に、従来技術においては、ゲート電
極とゲート絶縁膜を加工した後。

直ちに基板あるいは多結晶シリコンゲート表面を酸化す
ることが行なわれてきた。

〔発明が解決しようとする課題〕

しかし、ゲート絶縁膜に五酸化タンタルなどの酸化種の
拡散が著しく速い材料を適用した場合には、図３　（ａ
）、（ｂ）に示すように該酸化時にゲート端のゲート絶
縁膜が露出している部分より酸化種が内側に向かって拡
散してゆき、その画側の半導体基板やゲート電極を酸化
して該ゲート領域の端部に楔形の酸化を生じさせる。こ
の現象は酸化雰囲気中に水蒸気を含む場合に著しい。そ
の結果、該楔形の酸化の生じた部分の電界効果トランジ
スタのチャンネル領域は反転電圧が大きくなり、しきい
電圧が大きくなるといった問題が生じる。この現象は図
３（Ｃ）に示す様に、ゲートの側壁に側壁酸化膜を形成
した場合においても、完全に抑えるのは難しい。

また、ゲート電極の加工時に同時にゲート絶縁膜である
遷移金属酸化物を加工した場合には、加工エツジを介し
てリーク電流が流れやすいことがわかった。また、第４
図のように、該酸化時にゲート端のゲート絶縁膜が露出
している部分より酸化種が内側に向かって拡散してゆき
、その向側の半導体基板やゲート電極を酸化して該ゲー
ト領域の端部に楔形の酸化を生じさせる。この現象は酸
化雰囲気中に水蒸気を含む場合に著しい、その結果、該
楔形の酸化の生じた部分の電界効果トランジスタのチャ
ンネル領域は反転電圧が大きくなり、しきい電圧が大き
くなるといった問題が生じる。

〔課題を解決するための手段〕

この問題を解決するため、いわゆるライト酸化を行なわ
ずにゲート絶縁膜を貫通させてインプラを行うか、ある
いは、側壁を形成後に別の絶縁膜を堆積させて、この堆
積膜を貫通させてインプラを行うのが妥当である。この
場合、いずれのプロセスにおいても、ゲート電極とゲー
ト絶縁膜の加工端は一致することはない様にする。

また、上記問題を解決するため、前出の酸化の際にゲー
ト絶縁膜が露出しないように側壁を該絶縁膜よりも酸化
種の拡散が遅い絶縁膜を堆積した後、酸化を行なう。

〔作用〕

ゲート絶縁膜をゲート加工時の際に残すことにより、ラ
イト酸化は不要になる。また、側壁を形成した場合には
インプラ用の堆積膜を形成することによりライト酸化は
不要になる。また、加工端のリーク電流はゲート絶縁膜
スルーの場合には。

ゲート絶縁膜は残るので問題ない、また、側壁を形成し
た場合には、側壁加工時に同時にゲート絶縁膜を加工す
るので、ゲート構造はオフセット型となりリーク電流の
増加を抑えることができる。

また、ゲート絶縁膜酸化種の拡散がゲート絶縁膜より遅
い絶縁膜で覆っておくことにより、酸化性雰囲気に曝さ
れた際に、該絶縁膜に達する酸化種の濃度が低下するた
め、楔形の酸化が進行しにくくなる。

〔実施例〕

（実施例１）本発明の半導体装置の製造方法の一実施例を断面構造を
用いて図１に示す。

ｐ型シリコン基板１の表面に１０ｎｍの二酸化シリコン
を形成した後、４０ｋｅｖ、２．ＯＸ　１０”Ｑａ−”
のＢＦｚのチャネルインプラを行う、この後、この二酸
化シリコン膜を除去して、ゲート絶縁膜として２０ｎｍ
の五酸化タンタル膜２を反応性スパッタ法で形成する。

本実施例では五酸化タンタルの形成を反応性スパッタを
用いたがタンタルアルコオキレートあるいは塩化タンタ
ル弗化タンタルなどのタンタルハロゲン化物をソースガ
スとする化学気層堆積法によっても形成できる。その後
、８００℃乾燥酸素雰囲気で熱処理を行なう。この嵐、
シリコン基板１と五酸化タンタル２の間に約２ｎｍの５
ｉｆｔ膜３が生じている。その上に３００ｎｍのタング
ステン膜４をスパッターにより形威した。さらに、タン
グステン４上に、ＰＳＧＭ５を形成した。この後、ゲー
ト電極のパターニングを行いＰＳＧを加工した後、ＰＳ
Ｇをマスクとしてタングステンを加工して、図１　（ａ
）に示す断面形状を得る０次に、４０ｋｅｙで５．０Ｘ
１０”ａ″″！の砒素イオン注入と９００℃窒素＃囲気
での熱処理を行ないｎ型高濃度拡散層６を形威し、ソー
ス及びドレイン領域とした（ｂ）、タングステンゲート
バタンにたいして自己整合的に形成することができた。

さらに層間絶縁膜７を形成、コンタクト孔の開口、配線
金属膜８の形成をおこない電界効果型トランジスタを製
造した（Ｃ）。

図２は本実施例で得られたデバイスのしきい値（ｖｔｈ
）電圧のシフト量と伝達コンダクタンスの劣化ΔＧ　ｍ
　／　Ｇ　ｍ　ｏのストレス電圧印加時間依存性を、従
来の二酸化シリコン５ｎｍをゲート絶縁膜とするチャネ
ル長０．３μｍのＭＯＳＦＥＴと比較したものである。

酸化タンタルと二酸化シリコンの積層膜を用いた場合に
はいずれも一桁以上変動量を小さく抑えることができた
。この結果、チャネル長が０．３　　μｍ以下のデバイ
スにおいて本発明を用いたデバイスの特性は極めて優れ
た信頼性を得られることがわかった。

（実施例２）第５図に実施例２の概略図を示す。

ｐ型シリコン基板上の表内に１０ｎｍの二酸化シリコン
を形威した後、４０ｋｅｖ　、　２．ＯＸＩＯ”ａｍ−
”のＢＦ２のチャネルインプラを行う、この後、この二
酸化シリコン膜を除去して、この表内にゲート絶縁膜と
して２０ｎｍの五酸化タンタル［２を反応性スパッタ法
で形成する。本実施例では五酸化タンタルの形成を反応
性スパッタを用いたがタンタルアルコオキレートあるい
は塩化タンタルや弗化タンタルなどのタンタルハロゲン
化物をソースガスとする化学気層堆積法によっても形成
できる。その後、８００℃乾燥酸素雰囲気で熱処理を行
なう。この後、シリコン基板１と五酸化タンタル２の間
に約２ｎｍの５ｉｎｓ膜３が生じている。その上に３Ｑ
Ｏｎｍのタングステン膜４をスパッターにより形成した
。さらに、タングステン４上に、ＰＳＧ膜５を形成した
。この後ゲート電極のバターニングを行いＰＳＧを加工
した後、ＰＳＧをマスクとしてタングステンを加工して
、図５（ａ）に示す断面形状を得る０次に、ＰＳＧ膜を
堆積して、全面エッチを行い側壁９を残す（図４　（ｂ
）　）　、この際、ＰＳＧ膜の加工時に酸化タンタル２
／二酸化シリコン３の積層膜を同時に加工する０次に、
二酸化シリコン膜１０を堆積して、４０ｋｅｙで５．０
　Ｘ　１０１５ｃｍ−”の砒素イオン注入と９００℃窒
素雰囲気での熱処理を行ないｎ型高濃度拡散Ｎ６を形威
し、ソース及びドレイン領域とした（図５（Ｑ））。さ
らに周間絶縁膜７を形成、コンタクト孔の開口、配線金
属膜８の形成をおこない電界効果型トランジスタを製造
した（図５（ｄ））、本実施例で得られたデバイスのし
きい値（ｖｔｈ）電圧のシフト量と伝達コンダクタンス
の劣化ΔＧｍ／Ｇｍｏのストレス電圧印加時間依存性を
、従来の二酸化シリコン５ｎｍをゲート絶縁膜とするチ
ャネル長０．３　　μｍのＭＯＳＦＥＴと比較すると、
実施例１と同様に、酸化タンタルと二酸化シリコンの積
層膜を用いた場合の方が、いずれも−桁以上変動量を小
さく抑えることができ、優れた信頼度を有するデバイス
であることがわかった。

（実施例３）前述の実施例１．２において示した製造方法を２段階で
行うことにより、Ｌ　Ｄ　Ｄ　（ｌｉｇｈｔｌｙ　ｄｏ
ｐｅｄｄｒａｉｎ　）構造のＭＯＳトランジスタを製造
できる。

第６ｒＭに実施例３のａｍ図を示す。

実施例１に示すプロセスにより図６（ａ）に示す断面構
造を得る。ここで、第一の拡散層１１は２、ＯＸ　ｌ　
□ｔａ、、″″！の砒素イオンをゲートパターンについ
てセルファラインで打ち込んでいる０次に、実施例２に
示す方法により、ゲート電極の側画部に側壁絶縁膜１２
を形成する。この際、酸化タンタル２／二酸化シリコン
３の積層膜を同時に加工する１次に、ＰＳＧ膜工３を堆
積して、５．０ＸＩＱ”ａｍ−”で砒素イオン注入を行
ない第二段階の拡散層１４を形成した。

この際、第一段階の拡散層形成のためのイオン打ち込み
量、第二段階のイオン打ち込み量はＬＤＤ（Ｌｉｇｈｔ
ｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）として十分な特性が得
られるように設定しである。

（実施例４）実施例３と同様に、ＬＤＤ構造のＭＯＳＦＥＴを形成す
るには、実施例２に示す方法を二段階で行うことによっ
ても製造することができる。この製造プロセスを図７に
示す、実施例２に示す製造方法により１図７（ａ）に示
す新曲形状を得る。ｎ型拡散層１６はＰＳＧ膜１５を貫
通させて２．０×１０１８国′″２の砒素イオンをゲー
トパターンについてセルファラインで打ち込んでいる。

更に、ＰＳＧ膜を堆積して全面エツチングを行うことに
より、第２の側壁絶縁膜１７を形成する。更に、ＰＳＧ
膜１膜製８積した後、５．ＯＸ　１０”■−２で砒素イ
オン注入を行う、このイオン打ち込み量は第一段階の打
ち込みよりも濃度が高く設定されているので、ＬＤＤ構
造のＭＯＳＦＥＴを形成することができる。また、９０
０℃の熱処理を行うことにより、拡散層プロファイルを
７図（ｃ）のように最適化した。

（実施例５）第８図に実施例５の概略図を示す。

ｐ型シリコン基板２１上に素子分離領域２２を形成した
後、基板表面にゲート絶縁膜として１０ｎｍの五酸化タ
ンタル膜２３を反応性スパッタ法で形成する。本実施例
では五酸化タンタルの形成を反応性スパッタを用いたが
タンタルアルコオキシートあるいは塩化タンタルや弗化
タンタルなどのタンタルハロゲン化物をソースガスとす
る化学気層堆積法によっても形成できる。その後、８０
０℃乾燥酸素＃囲気で熱処理を行ないシリコン基板２１
と五酸化タンタル２３の間に約５ｎｍの赤肉酸化膜２３
′を形成した。その上に多結晶シリコンと五酸化タンタ
ル２３の反応を防止するために二酸化シリコン膜１０　
ｎ　ｍ　２３　’を化学気層堆積法で忠ζした。その上
に３００ｎｍの多結晶シリコン２４を化学気層堆積法で
形成し燐処理を行ない燐を多結晶シリコンにドープさせ
ゲート電極とした。そして、該多結晶シリコン２４と五
酸化タンタル２３を加工しゲートパタンを形成した。多
結晶シリコン２４はＳＦ８ガスを用いたマイクロ波プラ
ズマエツチング、五酸化タンタル２３はＣＨＦ　ｓガス
を用いた反応性スパッタエツチングで加工を行なった。

その後、第一の絶縁膜として。

二酸化シリコン膜２５を化学気層堆積法で１１００ｎ表
面に形成した。第一の絶縁膜を形成した該基板を異方性
ドライエツチングを行ない該絶縁膜２５をゲート側面を
残して除去する。この構造で該シリコン基板２１を酸化
するとゲート絶縁膜は側面に形成された絶縁膜によって
覆われているのでゲート端部の楔形の異常酸化は生じな
い。

その後、砒素イオン注入と９５０℃窒素雰囲気での熱処
理を行ないｎ型高濃度拡散層２７を形成し、ソース及び
ドレイン領域とした。イオン注入は８０ｋｅｖの加速電
圧で行ない、多結晶シリコンパターンにたいして自己整
合的に形成することができた。

さらに層間絶縁膜３０を形成、コンタクト孔の開口、配
線金属膜３１の形成をおこない電界効果型トランジスタ
を製造した。

その結果、電界効果型トランジスタのしきい電圧は、１
．ＯＶ　　となり、他の電気的特性も良好であった。

（実施例６）第９図に実施例２の概略図を示す。

第５図の実施例において、側壁絶縁膜１７と基板の酸化
を化学気層堆積法による絶縁膜の形成に置き換えること
ができる。即ち、ゲート形成後、基板表面に化学気層堆
積法によって３０ｎｍの二酸化シリコン膜２５を全面に
堆積し、イオン注入を行なうことによって、第一の実施
例と同様に拡散層を形成できる。

（実施例７）前述の実施例５においてゲート側壁形成工程を二回行な
うことにより、Ｌ　Ｄ　Ｄ　（ｌｉｇｈｔｌｙ　ｄｏｐ
ｅｄｄｒａｉｎ　）構造を達成できる。

第ＩＯ図に実施例７の概略図を示す。

すなわち、ゲートを加工した後、第一の二酸化シリコン
２９を堆積し異方性ドライエツチングを行ないゲートの
側面を除いて除去する。そして、シリコン基板２１を熱
酸化した後、第一のイオン注入を行ない第一段階の拡散
層２１１を形成する。

あるいは実施例２のように堆積した二酸化シリコン膜を
貫通してイオン注入を行なってもよい。

さらに二酸化シリコン膜の堆積と異方性ドライエツチン
グをもう一度行ないゲート側面に第二の側壁二酸化シリ
コン２１０を形成し、シリコン基板２１を酸化した後、
イオン注入を行ない第二段階の拡散層２１２を形成する
。この際、第一段階の拡散層２１１を第二段階の拡散＃
２１２より濃度を低くすることにより、ＬＤＬ）構造を
形成することができた。

（実施例８）第５の実施例において、ゲートをタングステンに代えた
場合の例を示す、第エエ図にその概略を示す。

五酸化タンタル２３の形成と界面酸化を行なった後、ゲ
ート電極のタングステン２工３をスパッタ法で形成した
。タングステンの形成はスパッタ法の代わりに弗化タン
グスタンと水素を用いた化学気層堆積法でも可能である
。さらに該タングステン２１３の表面に二酸化シリコン
膜２１４を堆積した。ゲートパタンを形成し、タングス
テン２１３上の二酸化シリコン［２１４とタングスタン
２１３、五酸化タンタル２３を加工した。二酸化シリコ
ンの加工はＣＦ　４ガス、タングテンはＳＦｅガス、五
酸化タンタルはＯＨ？コガスを各々用いた反応性スパッ
タエツチングで加工した。

その後、二酸化シリコン膜２５を２００ｎｍ表面に形成
した。前記タングステン上に形成した二酸化シリコンと
ゲート側面に形成した二酸化シリコンは化学気層堆積法
で形成したが、タングステンの酸化を防止するために、
反応容器内に大気中の酸素が混入しないように十分注意
をはらう必要がある。あるいは化学気層堆積法の代わり
にプラズマを用いた化学気層堆積法でも形成できる。

絶縁膜を形成した該基板を異方性ドライエツチングを行
ない該ｔＩＡ縁膜をゲート側面を残して除去する。この
構造で該シリコン基板を水素ガスと水蒸気の混合ガス雰
囲気９００℃で酸化した。この際、ゲート絶縁膜は側面
に形成された絶縁膜２５によって覆われているのでゲー
ト端部の楔形の異常酸化は生じない。

その後、該酸化膜２６を貫通して砒素イオン注入を行な
い、ソース及びドレイン領域２７を形成した。（実施例
９）本実施例は本発明のトランジスタを１個のトランジスタ
とｌ個コンデンサよりなるダイナミックランダムアクセ
スメモリに適用した一実施例である。第１２図はメモリ
アレイの電気配線方法について示している。３２４は実
施例１〜４において示したトランジスタのいずれかであ
り、ゲート電極にはタングステンを用いている。また、
３２５はキャパシタである。ゲート電極はいずれかのワ
ード線３２１に接続されている。また、トランジスタの
一方の電極はビットライン３２２に接続され、もう一方
の電極はキャパシタ３２５の一方の電極に接続されてい
る。また、キャパシタの反対の電極はプレート電位２３
２に接続されている。

第１３図はこのメモリセルの一例の断面構造を模式的に
示したものである。３３０は本発明の実施例１に示す方
法により形成されたゲート絶縁膜を示している。３２６
はキャパシタ３２５の一方の電極であり、高濃度拡散層
２７に接続している。

キャパシタの反対の電極３２９はプレート電位３２３に
接続されている。また、高濃度拡散層３２８はビットラ
イン３２２に接続している。上記の構成よりなるダイナ
ミックランダムアクセスメモリの機能は極めてすぐれて
いることがわかった。以下これについて示す。

実施例１〜８に示した様に、本発明のトランジスタの性
能はチャネル長が０．３μｍ以下の領域において極めて
優れた特性が得られることがわかった。更に、このトラ
ンジスタを大量に用いた半導体メモリの性能向上が顕著
である０図１４は本発明のトランジスタを用いて形成し
たメモリ素子のワード線遅延時間と従来の多結晶シリコ
ンをワード線として、アクセス時間の遅延を回避するた
め、アルミ配線をワード線上に配線して、一定間隔で接
続を行なっているメモリ素子の一定長のワード線の信号
遅延時間を比較したものである。従来の技術に比較して
、加ニレベルが０．２μｍでは約１折出さい遅延時間が
得られることがわかった。これは、多結晶シリコンに比
較してタングステンの抵抗は２０分の１以下にできるう
えに、大きな電流密度を流してもタングステンはアルミ
よりも長い寿命があるので、アクセス速度を速くできる
からである。更に、アルミとワード線の接続の為に、必
要とされる２枚のマスクをなくすことができる。従って
、本発明のトランジスタを高集積メモリ素子に用いれば
、単に、デバイスの信頼性を高めるだけでなく、ワード
線遅延の減少によりアクセス速度が速くなり、マスク数
の減少により工程数が減少するという効果も合わせて生
じる。

以下に示した効果はダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）に適用した場合だけでなく、スタチイク
ランダムアクセスメモリ（ＳＲＡＭ）とかリードオンリ
ーメモリ（ＲＯＭ）、不揮発性メモリーなどのメモリセ
ルのトランジスタとして本発明のトランジスタを適用し
た場合にも得られるものである。

【発明の効果］本発明の方法により遷移金属酸化膜をゲート絶縁膜とし
て用いた電界効果型トランジスタにおいて、ゲート領域
の端部に楔形の酸化膜が生じない構造が得ることができ
電気的特性が良好トランジスタを製造することができた
。

特に、従来使用されている二酸化シリコンをゲート絶縁
膜として用いたＭＯＳＦＥＴに比較して優れた長期信頼
性を有するＭＯＳＦＥＴを製造することができた。

は実施例１に示したデバイスの長期信頼性を従来の二酸
化シリコンをゲート絶縁膜とするデバイスとの比較をＷ
。第３図および第４図４本ｌ・・・ｐ型Ｓｉ基板、２・
・・五酸化タンタル、３・・・二酸化シリコン（界面酸
化膜）、４・・・タングステン電極、５・・・ＰＳＧ膜
、５・・・側壁保護絶縁膜、６・・・ｎ型高濃度拡散層
、７・・・層間絶縁膜、８・・・金属配線、９・・・側
壁絶縁膜、１０．１５・・・第一のｐｓａ膜、１１．１
６・・・第一のｎ型高濃度拡散層、１２・・・第一の側
壁絶縁膜、１３．１８・・・第二のＰＳＧ［，１４，１
９・・・第二のｎ型高濃度拡散層、１７・・・第二の側
壁絶縁膜、２１・・・Ｓｉ基板、２２・・・素子分ｉＩ
′ｌ絶縁膜、２３・・・五酸化タンタル、２３′・・・
二酸化シリコン（界面酸化膜）、２３′・・・二酸化シ
リコン膜、２４・・・ゲート電極、２４′・・・多結晶
Ｓｉゲート電極、２５・・・側壁保護絶縁膜、２６・・
・Ｓｉ酸化膜、２６′・・・多結晶シリコン酸化膜、２
７・・・ｎ＋拡散層領域、２８・・・シリコン基板に成
長した楔形酸化膜、２８′・・・多結晶シリコンに成長
した楔形酸化膜、２９・・・第一の絶縁膜、３０・・・
層間絶縁膜、３１・・・金属配線、２１０・・・第二の
絶縁膜、２１１・・・第一の拡散層領域、第二の拡散Ｍ
領域、２１２・・・タングステン電極、２１３・・・二
酸化シリコン膜。

纂１図（ｂン（Ｑ）拓団（Ｌン（ｂ）（Ｃ）第図（（Ｌ）ストＬス吟閘（＃）Ｃｂ）ストしス綺間　（矛ｒ）不回（１ン（２〕ｇ’　　＜＝ｖ形１；璃詐匡ｔたう賃舌晶Ｓｉｔ縮ン庄
二覇戻５回（（Ｌ）Ｃｂ）不 ■ （Ｌ）第品（１）猶図２５′ 二暦冬イ乙シシコ４ン肩（Ｚ１θ　ｔＺｆ）結球膜Ｚ／ｌ　　オｌｉＱ掠冷ガ２１２　　ｔＺｆ）抗敷矛

Claims

【特許請求の範囲】１、第一導電型の半導体基板に設けた第二導電型の二つ
の領域でソース領域、ドレイン領域を構成し、ゲート絶
縁膜として少なくとも酸化タンタル、酸化ニオビウム、
酸化イットリウム、酸化ハフニウム、酸化ジルコニウム
、酸化チタニウムのいずれか、もしくは積層膜、もしく
はその混合物からなるゲート絶縁膜と該ゲート絶縁膜を
介して設けたゲート電極よりなる絶縁ゲート型電界効果
トランジスタの製造方法において、該ゲート絶縁膜上の
該ゲート電極を加工した後、該半導体基体表面に露出し
た該ゲート絶縁膜を貫通してイオン打ち込みを行い第二
導電型の少なくともソース領域、ドレイン領域のいずれ
かを形成したことを特徴とする絶縁ゲート型電界効果ト
ランジスタ及びその製造方法。２、特許請求の範囲第１項の半導体装置の製造方法にお
いて、該イオン打ち込みを行い第二導電型の領域を形成
した後、該ゲート絶縁膜上に、ゲート電極の側面を覆う
ように側壁絶縁膜を形成し、更に、第一の絶縁膜を堆積
し、該第一の絶縁膜を貫通してイオン打ち込みを行い、
該半導体基体上に該ソース、ドレイン領域となる該第二
導電型の領域よりも高濃度の第二の第二導電型の領域を
形成したことを特徴とする絶縁ゲート型電界効果トラン
ジスタの製造方法。３、第一導電型の半導体基板に設けた第二導電型の二つ
の領域でソース領域、ドレイン領域を構成し、ゲート絶
縁膜として少なくとも酸化タンタル、酸化ニオビウム、
酸化イットリウム、酸化ハフニウム、酸化ジルコニウム
、酸化チタニウムのいずれか、もしくはその積層膜もし
くはその混合物からなるゲート絶縁膜と該ゲート絶縁膜
を介して設けたゲート電極よりなる絶縁ゲート型電界効
果トランジスタの製造方法において、該ゲート絶縁膜上
の該ゲート電極を加工した後、該ゲート絶縁膜上にあり
、ゲート電極の側面を覆うように側壁絶縁膜を形成し、
更に、第一の絶縁膜を堆積し、該第一の絶縁膜を貫通し
てイオン打ち込みを行い、該半導体基体上に第一の第二
導電型の領域を形成し、さらに、該側壁絶縁膜を覆うよ
うに第二の側壁絶縁膜を形成して、第二の絶縁膜を堆積
し、該第二の絶縁膜を貫通してイオン打ち込みを行い、
該半導体基体上に該第一の第二導電型の領域よりも高濃
度の第二の第二導電型の領域を形成し、少なくともソー
ス領域、ドレイン領域のいずれかを形成したことを特徴
とする絶縁ゲート型電界効果トランジスタおよびその製
造方法。４、第一導電型の半導体基板に設けた第二導電型の二つ
の領域でソース領域、ドレイン領域を構成し、ゲート絶
縁膜として少なくとも酸化タンタル、酸化ニオビウム、
酸化イットリウム、酸化ハフニウム、酸化ジルコニウム
、酸化チタニウムのいずれか、もしくはその積層膜もし
くはその混合物からなるゲート絶縁膜と該ゲート絶縁膜
を介して設けたゲート電極よりなる絶縁ゲート型電界効
果トランジスタの製造方法において、該ゲート絶縁膜上
の該ゲート電極を加工した後、該半導体基体表面に露出
した該ゲート絶縁膜を貫通してイオン打ち込みを行い第
一の第二導電型の領域を形成した後、該ゲート絶縁膜上
にあり、ゲート電極の側面を覆うように側壁絶縁膜を形
成し、更に、第二の絶縁膜を堆積し、該第二の絶縁膜を
貫通してイオン打ち込みを行い、該半導体基体上に該第
一の第二導電型の領域よりも高濃度の第二の第二導電型
の領域を形成し、少なくともソース領域、ドレイン領域
のいずれかを形成したことを特徴とする絶縁ゲート型電
界効果トランジスタおよびその製造方法。５、該ゲート絶縁膜が酸化タンタル、酸化ニオビウム、
酸化イットリウム、酸化ハフニウム、酸化ジルコニウム
、酸化チタニウムのいずれか、もしくはその積層膜もし
くはその混合物と、二酸化シリコンとの積層膜であるこ
とを特徴とする特許請求の範囲第１項、第２項、第３項
もしくは第４項記載の絶縁ゲート型電界効果トランジス
タおよびその製造方法。６、所定の半導体基板上に設けた少なくともソース領域
、ドレイン領域、および上記半導体基板上の所定領域に
少なくも酸化タンタル、酸化ニオビウム、酸化イットリ
ウム、酸化ハフニウム、酸化ジルコニウム、酸化チタニ
ウムのいずれか、もしくはその混合物を含むゲート絶縁
膜とゲート絶縁膜を介して設けたゲート電極よりなる電
界効果トランジスタの製造方法において、該ゲート電極
と該ゲート絶縁膜を加工した後、第一の絶縁膜を堆積し
、異方性エッチングを行ないゲート電極の側壁に絶縁膜
を形成し、該基体を酸化性雰囲気にて熱処理して基体表
面を酸化した後、該半導体基体の反対導電型の不純物を
注入して該ソース、ドレイン領域を形成したことを特徴
とする半導体装置の製造方法。７、特許請求の範囲第６項の半導体装置の製造方法にお
いて、該ゲート電極と該ゲート絶縁膜を加工した後、第
一の絶縁膜を堆積し、該第一の絶縁膜を貫通して該半導
体基体の反対導電型の不純物を注入して該ソース、ドレ
イン領域を形成したことを特徴とする半導体装置の製造
方法。８、前記特許請求の範囲第６項の半導体装置の製造方法
において、該ゲート電極と該ゲート絶縁膜を加工した後
、第一の絶縁膜を堆積し、該絶縁膜を貫通して該基板に
低濃度不純物領域を形成した後、さらに側壁に第二の絶
縁膜を形成し、該基体を酸化性雰囲気にて熱処理して基
体表面を酸化した後、該半導体基体の反対導電型の不純
物を注入して該ソース、ドレイン領域を形成したことを
特徴とする半導体装置の製造方法。９、前記特許請求の範囲第６項、第７項もしくは第８項
の半導体装置の製造方法において、該ゲート電極を酸化
タンタル、酸化ニオビウム、酸化イットリウム３酸化ハ
フニウム、酸化ジルコニウム、酸化チタニウムのいずれ
か、もしくはその混合物と、二酸化シリコンの混合物で
あることを特徴とする半導体装置の製造方法。