JP2003157682A

JP2003157682A - 不揮発性半導体記憶装置

Info

Publication number: JP2003157682A
Application number: JP2001359181A
Authority: JP
Inventors: Tsukasa Oishi; 司大石; Hiroshi Kato; 宏加藤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-11-26
Filing date: 2001-11-26
Publication date: 2003-05-30
Also published as: US20030099132A1; US6714451B2

Abstract

(57)【要約】【課題】メモリセルアレイの占有面積を小さくするこ
とが可能な不揮発性半導体記憶装置を提供する。【解決手段】同一のワード線ＷＬ１にゲートを接続す
る複数の不揮発性メモリセルＭＣ１〜ＭＣ５は直列に接
続され、かつ、それぞれ隣接したビット線ＢＬ１〜ＢＬ
６に接続される。不揮発性メモリセルＭＣ１〜ＭＣ５へ
順次データを書込むとき、ビット線選択回路１８は第１
の所定電位発生回路１１０から出力される書込電位ＶＣ
ＣＷをビット線ＢＬ１〜ＢＬ６に順次供給する。一度書
込電位が供給されたビット線ＢＬはその電位を維持す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置に関し、さらに詳しくは、メモリセル面積を低
減できるフラッシュメモリに関する。

【０００２】

【従来の技術】フラッシュＥＥＰＲＯＭ（一括消去型電
気的に書換が可能な読みだ非専用メモリ；以下、フラッ
シュメモリと称する）に代表される不揮発性半導体記憶
装置は、データを不揮発的に記憶することができ、その
データの維持に電源が不要である。

【０００３】図１７は従来のフラッシュメモリのメモリ
セルアレイの一部を拡大して示した平面図である。

【０００４】図１７を参照して、複数のソース線１と複
数のドレイン線２は交互に配列される。複数のコントロ
ールゲート線４は複数のソース線１および複数のドレイ
ン線２と直行して配列される。複数のフローティングゲ
ート３の各々はソース線１とドレイン線２との間であ
り、かつコントロールゲート線４の直下に配置される。
メモリセルＭＣはコントロールゲート線４とソース線１
およびドレイン線２との交点に対応して配置される。

【０００５】よって、最小加工寸法をＦとすると、メモ
リセルＭＣのメモリセル面積は４Ｆ×２Ｆ＝８Ｆ²とな
る。

【０００６】

【発明が解決しようとする課題】メモリの主な消費先は
従来のパーソナルコンピュータからデジタル家電や通信
機器へと移行している。特に、携帯電話機やＰＤＡ（Pe
rsonal Digital Assistant：個人用携帯型情報端末）等
の携帯端末はその機能が向上した結果、大容量かつメモ
リ面積の小さいメモリを必要としている。

【０００７】このような大容量かつメモリ面積の小さい
メモリとして不揮発性半導体記憶装置であるフラッシュ
メモリは活用されてきた。しかしながら、今後も携帯端
末の軽量化および高機能化は続くと考えられる。その結
果、フラッシュメモリもさらにそのメモリ面積を小さく
する必要がある。

【０００８】この発明の目的は、メモリ面積を小さくす
ることが可能な不揮発性半導体記憶装置を提供すること
である。

【０００９】

【課題を解決するための手段】この発明による不揮発性
半導体記憶装置は、複数のワード線と、複数のビット線
と、複数の不揮発性メモリセルと、複数のラッチ手段
と、ビット線選択手段とを含む。複数のワード線は行に
配列される。複数のビット線は列に配列される。複数の
不揮発性メモリセルは行および列に配置される。複数の
ラッチ手段は複数のビット線に電気的に接続できるよう
に配置され、外部から入力される複数のデータをラッチ
する。ビット線選択手段は複数のビット線の各々に順次
所定の電位を供給し、所定の電位を供給したビット線の
電位を維持する。行の各々に配置された複数の不揮発性
メモリセルは直列に接続され、そのゲートはその行に配
置されたワード線に接続され、複数のビット線の各々
は、互いに隣接する２つの列に配列された複数の不揮発
性メモリセルと接続される。

【００１０】好ましくは、ビット線選択手段は、複数の
ビット線制御手段と、接続手段と、所定電位発生手段と
を含む。複数のビット線制御手段は複数のビット線に対
応して配置され、各々が対応するラッチ手段にラッチさ
れたデータに応答して、対応するビット線に供給される
電位を制御する。接続手段は、複数のラッチ手段と複数
のビット線制御手段とをクロック信号に応答して、順次
接続する。所定電位発生手段は、複数のビット線に供給
する電位を発生する。

【００１１】これにより、占有面積を低減したメモリセ
ルアレイ構造でも、順次書込動作を行なうことができ
る。

【００１２】好ましくはビット線制御手段の各々は、制
御信号出力回路と、スイッチング回路とを含む。制御信
号出力回路はデータを受けて制御信号を出力する。スイ
ッチング回路は制御信号を受けたとき、対応するビット
線と所定電位発生手段とを接続する。

【００１３】これにより、選択されたビット線から順次
活性化することができる。好ましくは、ビット線制御手
段の各々はさらに、終了判定回路を含む。終了判定回路
は、制御信号が活性化された後所定時間経過後に終了判
定信号を出力する。制御信号出力回路は、ＡＮＤ論理回
路とラッチ回路とを含む。ＡＮＤゲート回路はデータと
前列のビット線制御手段内の終了判定回路から出力され
た終了判定信号とを受け、制御信号を出力する。ラッチ
回路は制御信号をラッチする。

【００１４】これにより、前列のビット線が活性化する
前にビット線が活性化されることはなくなる。よって、
誤動作が防止できる。また、ラッチ回路により制御信号
をラッチするため、一度活性化されたビット線の状態を
維持することができる。

【００１５】好ましくは、終了判定回路は、制御信号出
力回路から制御信号が出力されないとき、前列のビット
線制御手段内の終了判定回路から出力された終了判定信
号に応答して、終了判定信号を出力する。

【００１６】これにより、データの書込動作がされない
ために活性化しないビット線が存在しても、その後列の
ビット線を活性化することができる。

【００１７】好ましくは、所定電位発生手段は、複数の
所定電位を発生する第１および第２の所定電位発生回路
を含み、スイッチング回路は、スイッチング素子活性化
回路と、第１のトランジスタと第２のトランジスタとを
含む。スイッチング素子活性化回路は、制御信号を受
け、スイッチング素子活性化信号を出力する。第１のト
ランジスタは、ビット線と第１の所定電位発生回路との
間に接続され、スイッチング素子活性化信号を受けたと
きオンされる。第２のトランジスタは、ビット線と第２
の所定電位発生回路との間に接続され、スイッチング信
号と相補の信号を受けたときオンされる。

【００１８】好ましくはさらに、スイッチング素子活性
化回路は、ＯＲゲート回路を含む。ＯＲゲート回路は、
制御信号と、後列のビット線制御手段内のスイッチング
素子活性化回路から出力されるスイッチング素子活性化
信号とを受ける。

【００１９】これにより、前列のビット線が活性化され
てなくても、データの書込動作または読出動作を行なう
ことが可能となる。

【００２０】好ましくは、第１の所定電位発生回路は、
書込動作時に第１の所定電位を発生し、読出動作時に第
２の所定電位を発生し、第２の所定電位発生回路は、書
込動作時および読出動作時に第３の所定電位を発生す
る。

【００２１】好ましくは、複数の不揮発性メモリセルの
各々は、第１のデータ記憶部と、第２のデータ記憶部と
を含み、第１の所定電位発生回路は、第１のデータ記憶
部への書込動作時に第１の所定電位を発生し、第１のデ
ータ記憶部からの読出動作時および第２のデータ記憶部
への書込動作時に第２の所定電位を発生し、第２のデー
タ記憶部からの読出動作時に第３の所定電位を発生し、
第２の所定電位発生回路は、第１のデータ記憶部への書
込動作時および第２のデータ記憶部からの読出動作時に
第２の所定電位を発生し、第１のデータ記憶部からの読
出動作時に第３の所定電位を発生し、第２のデータ記憶
部への書込動作時に第１の所定電位を発生する。

【００２２】これにより、２値記憶型の不揮発性半導体
記憶装置においても本発明のメモリセルアレイ構成でデ
ータの書込、読出を行なうことができる。

【００２３】好ましくは、複数の不揮発性メモリセル
は、複数のノーマル不揮発性メモリセルと、複数のノー
マル不揮発性メモリセルのうち不良ノーマル不揮発性メ
モリセルと置換するためのスペア不揮発性メモリセルと
を含み、複数のビット線は、複数のノーマルビット線
と、スペア不揮発性メモリセルが接続されたスペアビッ
ト線とを含み、ラッチ手段は、複数のノーマルビット線
に対応して配置された複数のノーマルラッチ手段と、ス
ペアビット線に対応して配置されたスペアラッチ手段と
を含み、半導体記憶装置はさらに、アドレスカウンタ
と、冗長処理手段と、書込手段と、データラッチ回路と
を含む。アドレスカウンタはアドレス信号を出力する。
冗長処理手段はアドレス信号と、不良ノーマル不揮発性
メモリセルを示す不良アドレス信号とが一致するか否か
を判定する。書込手段は、書込動作時にアドレス信号に
応答して複数のラッチ手段に複数のデータを順次書込
む。データラッチ回路は、スペア不揮発性メモリセルに
入出力されるデータをラッチする。書込手段は、冗長処
理手段による判定の結果アドレス信号と不良アドレス信
号とが一致したときデータをデータラッチ回路に送信
し、アドレス信号がスペアラッチ手段を指定したときに
データラッチ回路にラッチされたデータをスペアラッチ
手段に書込む。

【００２４】これにより、不良不揮発性メモリセルをス
ペア不揮発性メモリセルと置換した場合でも、順次書込
動作を行なうことができる。

【００２５】好ましくは、複数の不揮発性メモリセル
は、複数のノーマル不揮発性メモリセルと、複数のノー
マル不揮発性メモリセルのうち不良ノーマル不揮発性メ
モリセルと置換するためのスペア不揮発性メモリセルと
を含み、複数のビット線は、複数のノーマルビット線
と、スペア不揮発性メモリセルが接続されたスペアビッ
ト線とを含み、ラッチ手段は、複数のノーマルビット線
に対応して配置された複数のノーマルラッチ手段と、ス
ペアビット線に対応して配置されたスペアラッチ手段と
を含み、半導体記憶装置はさらに、アドレスカウンタ
と、冗長処理手段と、読出手段と、データラッチ回路と
を含む。アドレスカウンタはアドレス信号を出力する。
冗長処理手段は、アドレス信号と、不良ノーマル不揮発
性メモリセルを示す不良アドレス信号とが一致するか否
かを判定する。読出手段は、読出動作時にアドレス信号
に応答して複数の不揮発性メモリセルから複数のデータ
を順次読出し、外部へ出力する。データラッチ回路は、
スペア不揮発性メモリセルに入出力されるデータをラッ
チする。読出手段は、アドレス信号がスペアラッチ手段
を指定したときにスペア不揮発性メモリセルのデータを
データラッチ回路に送信し、冗長処理手段による判定の
結果アドレス信号と不良アドレス信号とが一致したとき
にデータラッチ回路のデータを読出し、外部へ出力す
る。

【００２６】これにより、不良不揮発性メモリセルをス
ペア不揮発性メモリセルと置換した場合でも、順次読出
動作を行なうことができる。

【００２７】この発明による半導体記憶装置は、メモリ
セルアレイと、選択手段とを含む。メモリセルアレイ
は、行に配列された複数のワード線と、列に配列された
複数のビット線と、行および列に配置された複数のメモ
リセルとを含む。選択手段は、複数のメモリセルのいず
れかを選択する。メモリセルアレイにおいて、行の各々
に配置された複数のメモリセルは直列に接続され、その
ゲートはその行に配置されたワード線に接続され、複数
のビット線の各々は、互いに隣接する２つの列に配列さ
れた複数のメモリセルと接続され、選択手段は、メモリ
セルアレイの端部に位置するメモリセルをはじめに選択
する。

【００２８】これにより、半導体記憶装置は、メモリセ
ルアレイ内の端部に位置するメモリセルから順次データ
の入出力を行なうことができる。

【００２９】好ましくは、選択手段は、書込動作時、書
込動作によるデータの蓄積動作の必要がないメモリセル
は選択しない。

【００３０】これにより、複数のメモリセルに対して順
時書込を行なうとき、書込む必要の内メモリセルをスキ
ップして書込動作を行なうことができる。

【００３１】好ましくは、選択手段は、ビット線に所定
の電位を供給し、所定の電位を供給したビット線の電位
を維持する、請求項１２に記載の半導体記憶装置。

【００３２】これにより、ビット線が共通化された複数
のメモリセルに対して、正確に書込動作または読出動作
を行なうことができる。

【００３３】好ましくは、複数のメモリセルの各々は、
データを記憶する複数の記憶部を含む。

【００３４】この発明による半導体記憶装置は、複数の
ノーマルメモリセルと、スペアメモリセルと、冗長手段
とを含む。冗長手段は、外部から入力される複数のデー
タの各々について、複数のノーマルメモリセルおよびス
ペアメモリセルのいずれに記憶するかを判断し、書込動
作の制御を行ない、スペアメモリセルに記憶されたデー
タを読出した後、複数のノーマルメモリセルに記憶され
たデータおよびスペアメモリセルに記憶されたデータの
うち、いずれのデータを出力するかを判断する。

【００３５】好ましくは、冗長手段は、スペアメモリセ
ルに対して入出力するデータを記憶する記憶手段を含
む。

【００３６】さらに好ましくは、冗長手段は、書込動作
時において、記憶手段に記憶したデータを書込動作の最
後にスペアメモリセルへ書込む。

【００３７】これにより、不良不揮発性メモリセルをス
ペア不揮発性メモリセルと置換した場合でも、順次書込
動作を行なうことができる。

【００３８】好ましくは、冗長手段は、読出動作時にお
いて、読出動作の最初に記憶手段にスペアメモリセルの
データを記憶し、外部から入力されるアドレス信号に応
答して記憶手段のデータを出力する。

【００３９】これにより、不良不揮発性メモリセルをス
ペア不揮発性メモリセルと置換した場合でも、順次読出
動作を行なうことができる。

【００４０】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳しく説明する。なお、図中同一また
は相当の部分には同一符号を付してその説明は繰り返さ
ない。

【００４１】［実施の形態１］図１はこの発明の実施の
形態における不揮発性半導体記憶装置の構成を示す概略
ブロック図である。

【００４２】図１を参照して、不揮発性半導体記憶装置
１００は、周辺回路８０１と、制御入力バッファ１６と
制御回路１７と、複数のビット線選択回路１８と、複数
のデータレジスタ１９と、ロウデコーダ２０と、複数の
コラムデコーダ２３と、メモリセルアレイブロック０〜
ｎ（ｎは自然数）とを含む。

【００４３】また、周辺回路８０１はアドレス入力バッ
ファ１０と、アドレスカウンタ１１と、データ入出力バ
ッファ１３と、書込回路１４と読出回路１５とを含む。

【００４４】アドレス入力バッファ１０は、データ／ア
ドレス端子群２１から入力される外部アドレス信号を受
け、アドレスブロック信号とロウアドレス信号とコラム
アドレス信号とを出力する。アドレスブロック信号はメ
モリセルアレイブロック０〜ｎのいずれかを指定する信
号である。ロウアドレス信号は、メモリセルアレイの行
を選択する。コラムアドレス信号は、書込動作前にデー
タをラッチする複数のラッチ回路を指定するための信号
である。なお、複数のラッチ回路はデータレジスタ１９
内に設置されている。

【００４５】アドレスカウンタ１１は、アドレスブロッ
ク信号により指定されたメモリセルアレイブロックのコ
ラムアドレス信号をカウントし、カウントしたコラムア
ドレス信号を出力する。

【００４６】データ入出力バッファ１３は、データ／ア
ドレス端子群２１を介して外部とデータのやり取りを行
なう。書込回路１４は、書込動作時にデータ入出力回路
１３から出力された複数のデータをデータレジスタ１９
へ出力する。読出回路１５は読出動作時に読出された複
数のデータを増データ入出力バッファ１３へ出力する。

【００４７】制御信号バッファ１６は、外部制御端子群
２２を介して外部制御信号を受け、内部制御信号を出力
する。制御回路１７は内部制御信号を受け、メモリセル
アレイブロック０〜ｎ全体を制御するための制御信号を
出力する。

【００４８】メモリセルアレイブロック０〜ｎの各々
は、行に配列される複数のワード線と、列に配列される
複数のビット線と、行列に配置される複数の不揮発性メ
モリセルとを含む。

【００４９】メモリセルアレイブロック０には、ロウデ
コーダ２０と、ビット線選択回路１８と、データレジス
タ１９とコラムデコーダ２３とが配置される。

【００５０】ロウデコーダ２０はロウアドレス信号を受
けて活性化するワード線を選択する。データレジスタ１
９は活性化するワード線に接続された不揮発性メモリセ
ルに記憶すべきデータをラッチする複数のラッチ回路を
有する。コラムデコーダ２３は書込動作時にコラムアド
レス信号を受け、書込回路１４から出力されたデータを
ラッチするラッチ回路を選択する。ビット線選択回路１
８はデータレジスタ１９内の複数のラッチ回路に記憶さ
れた複数のデータを順次複数の不揮発性メモリセルに書
込し、また、複数の不揮発性メモリセルからデータを順
次読出する。

【００５１】図２は図１中のメモリセルアレイブロック
ｎの構成の詳細を示す回路図である。

【００５２】図２を参照して、メモリセルアレイブロッ
クｎは複数の不揮発性メモリセルＭＣと、複数のワード
線ＷＬと、複数のビット線ＢＬとを備える。

【００５３】複数のワード線ＷＬは行に、複数のビット
線は列にそれぞれ配列される。複数の不揮発性メモリセ
ルＭＣの各々はワード線ＷＬおよびビット線ＢＬで囲ま
れた各領域に配置される。同じ行に位置する複数の領域
に対応して配置された複数の不揮発性メモリセルは直列
に接続され、そのゲートは同じワード線ＷＬに接続され
る。なお、ビット線ＢＬは隣接した２つの不揮発性メモ
リセルＭＣの接続点を通過するように配列される。

【００５４】図３は図２中のＡ−Ａにおける断面図であ
る。図３を参照して、不揮発性半導体記憶装置ＭＣはコ
ントロールゲート４とフローティングゲート３とビット
線ＢＬとで構成される。ビット線５は図１７でいうソー
ス線１とおよびドレイン線２の役割を果たす。

【００５５】図４は図１中のメモリセルアレイブロック
ｎの一部を拡大して示した平面図である。

【００５６】図４を参照して、メモリセルアレイブロッ
クｎでは図１７でのソース線１とドレイン線２とを共通
化してビット線ＢＬとしている。よって、最小加工寸法
をＦとすると、メモリセルＭＣのメモリセル面積は２Ｆ
×２Ｆ＝４Ｆ²となる。よって、図１７に示した従来の
不揮発性半導体記憶装置のメモリセルアレイの面積の半
分となる。

【００５７】図５は、図１中のデータレジスタ１９、ビ
ット線選択回路１８およびメモリセルアレイブロックｎ
の構成の詳細を示す回路図である。

【００５８】図５を参照して、説明を簡潔にするため
に、メモリセルアレイブロックｎは、１本のワード線Ｗ
Ｌ１と、ワード線ＷＬ１にそのゲートを接続した不揮発
性メモリセルＭＣ１〜ＭＣ５と、不揮発性メモリセルＭ
Ｃ１〜ＭＣ５に対応して配列されるビット線ＢＬ１〜Ｂ
Ｌ６とで構成されると仮定する。

【００５９】データレジスタ１９はラッチ回路ＬＴ１〜
ＬＴ５を含む。ラッチ回路ＬＴ１〜ＬＴ５の各々はアド
レスカウンタ１１に応答して書込回路１４から出力され
たデータ信号ＤＱ１〜ＤＱ５を受ける。

【００６０】また、ラッチ回路ＬＴ１〜ＬＴ５はそれぞ
れＮチャネルＭＯＳトランジスタＱＮ１のドレインとＮ
チャネルＭＯＳトランジスタＱＮ２のソースとに接続さ
れる。トランジスタＱＮ１のソースは接地ノード６に接
続される。また、トランジスタＱＮ２のドレインは内部
電源ノード７に接続される。トランジスタＱＮ１のゲー
トは書込準備信号ＰＷＲＩＴＥを受ける。書込準備信号
ＰＷＲＩＴＥは制御回路１７から出力される信号であっ
て、書込動作前に所定期間活性化される信号である。ま
た、トランジスタＱＮ２のゲートは読出準備信号ＰＲＥ
ＡＤが出力される。読出準備信号ＰＲＥＡＤは制御回路
１７から出力される信号であって、読出動作前に所定期
間活性化される信号である。

【００６１】ラッチ回路ＬＴ１は、シフトクロック回路
１０６を介してビット線制御回路１０１と接続される。
同様にラッチ回路ＬＴ２はシフトクロック回路２０６を
介してビット線制御回路２０１と接続され、ラッチ回路
ＬＴ３はシフトクロック回路３０６を介してビット線制
御回路３０１に接続され、ラッチ回路ＬＴ４はシフトク
ロック回路４０６を介してビット線制御回路４０１と接
続され、ラッチ回路ＬＴ５はシフトクロック回路５０６
を介してビット線制御回路５０１に接続される。

【００６２】図６は図１中のデータレジスタ１９、ビッ
ト線選択回路１８およびメモリセルアレイブロックｎの
構成の詳細を示す回路図である。

【００６３】図６を参照して、シフトクロック回路１０
６はラッチ回路ＬＴ４０、ＬＴ５０と、ＮチャネルＭＯ
ＳトランジスタＱＮ３〜ＱＮ６とを含む。

【００６４】トランジスタＱＮ３とラッチ回路ＬＴ４０
とトランジスタＱＮ４とラッチ回路ＬＴ５０は直列に接
続される。また、トランジスタＱＮ６のドレインとトラ
ンジスタＱＮ３のドレインが接続され、トランジスタＱ
Ｎ６のソースとラッチ回路ＬＴ５０の出力端子とが接続
される。トランジスタＱＮ３のゲートには制御回路１７
から出力されたクロック信号ＣＬＫの半分の周期である
信号ＣＬＫＳが入力され、トランジスタＱＮ４のゲート
には信号ＣＬＫＳと相補な信号である信号ＺＣＬＫＳが
入力される。トランジスタＱＮ５はラッチ回路ＬＴ１と
ビット線制御回路５０１との間に接続され、そのゲート
はラッチ回路ＬＴ４０とトランジスタＱＮ４との接続点
に接続される。トランジスタＱＮ６のゲートはインバー
タＩＶ１の出力端子と接続され、インバータＩＶ１の入
力端子はラッチ回路ＬＴ１の出力端子に接続される。

【００６５】トランジスタＱＮ３のドレインは制御回路
１７から出力された接続信号ＣＯＮを受ける。接続信号
ＣＯＮはワンショットパルスであり、そのパルス幅はク
ロック信号ＣＬＫのパルス幅と等しい。

【００６６】続いて、シフトクロック回路１０６の動作
について説明する。はじめに、データレジスタ１９内の
ラッチ回路ＬＴ１にＨレベルのデータ信号がラッチされ
た場合のシフトクロック回路１０６の動作について説明
する。

【００６７】このときラッチ回路ＬＴ１から出力される
信号はＨレベルとなるため、トランジスタＱＮ６はオフ
となる。よって、Ｈレベルの接続信号ＣＯＮは信号ＣＬ
ＫＳがＨレベルのときトランジスタＱＮ３を通過してラ
ッチ回路ＬＴ４０に入力される。このとき、ラッチ回路
ＬＴ４０から出力されるシフトクロック信号ＳＣＬＫ１
はＨレベルとなるため、トランジスタＱＮ５はオンされ
る。その結果、ラッチ回路ＬＴ１はＨレベルのデータ信
号を出力する。一方、信号ＣＬＫＳがＬレベルになった
とき、トランジスタＱＮ３がオフされ、トランジスタＱ
Ｎ４がオンされる。よって、ラッチ回路ＬＴ５０はラッ
チ回路ＬＴ４０が出力したＨレベルのシフトクロック信
号ＳＣＬＫ１を受ける。その結果、ラッチ回路ＬＴ５０
はＨレベルの信号を後段のシフトクロック回路２０６へ
出力する。次に、信号ＣＬＫＳが再びＨレベルとなった
とき、トランジスタＱＮ３はオンされるが、入力される
接続信号はワンショットパルスのため、Ｌレベルとなっ
ている。よって、シフトクロック信号ＳＣＬＫ１は活性
化されない。

【００６８】続いて、データレジスタ内のラッチ回路Ｌ
Ｔ１にラッチされたデータがない場合、すなわち、ラッ
チ回路ＬＴ１がＬレベルのデータ信号をラッチしている
場合のシフトクロック回路１０６の動作について説明す
る。

【００６９】このとき、ラッチ回路ＬＴ１から出力され
るデータ信号はＬレベルであるため、トランジスタＱＮ
６がオンされる。その結果、接続信号ＣＯＮはシフトク
ロック回路１０６を通過してシフトクロック回路２０６
に伝達される。

【００７０】以上の回路構成はシフトクロック回路２０
６、３０６、４０６、５０６でも同じであるため、その
説明は繰り返さない。なお、シフトクロック回路内のト
ランジスタＱＮ５はそれぞれ対応するラッチ回路ＬＴ３
〜ＬＴ５に接続される。

【００７１】再び図５に戻って、ビット線選択回路１８
は複数のビット線制御回路１０１、２０１、３０１、４
０１、５０１と、第１の所定電位発生回路１１０と、第
２の所定電位発生回路１１１とを含む。

【００７２】ビット線制御回路１０１は、制御信号出力
回路１０２と、終了判定回路１０３と、スイッチング回
路１０４とを含む。

【００７３】制御信号出力回路１０２は、ラッチ回路Ｌ
Ｔ１１と、論理ゲートＬ１１、Ｌ１２と、インバータＩ
Ｖ１１、ＩＶ１２とを含む。

【００７４】論理ゲートＬ１２はシフトクロック回路１
０６を介してラッチ回路ＬＴ１から送信されたデータ信
号と内分電源ノード７とを受け、ＡＮＤ論理演算結果を
出力する。出力された信号はラッチ回路ＬＴ１１へ入力
される。ラッチ回路ＬＴ１１は論理ゲートＬ１２から出
力された信号を受け、制御信号ＣＯＮＴ１を出力する。
また、論理ゲートＬ１１はラッチ回路ＬＴ１から出力さ
れたデータ信号ＤＱ１と、パワーオンリセット信号ＺＰ
ＯＲとを受け、ＮＡＮＤ論理演算結果を出力する。イン
バータＩＶ１１の出力端子は論理ゲートＬ１１の２つの
入力端子のうち、データ信号ＤＱ１を受ける入力端子に
接続される。またインバータＩＶ１１の入力端子は論理
ゲートＬ１１の出力端子と接続される。

【００７５】終了判定回路１０３は、トランスミッショ
ンゲートＴＭ１１と、論理ゲートＬ１３〜Ｌ１５とイン
バータＩＶ１２、ＩＶ１３とを含む。トランスミッショ
ンゲートＴＭ１１はラッチ回路ＬＴ１１と論理ゲートＬ
１５との間に接続される。トランスミッションゲートＴ
Ｍ１１はクロック信号ＣＬＫがＬレベルの時にオンさ
れ、ラッチ回路ＬＴ１１から出力された制御信号ＣＯＮ
Ｔ１を論理ゲートＬ１５へ伝達する。論理ゲートＬ１５
は制御信号ＣＯＮＴ１と論理ゲートＬ１４の出力信号と
を受け、ＯＲ論理演算結果を出力する。論理ゲートＬ１
４は２つの入力端子を有する。論理ゲートＬ１４の一つ
の入力端子は内部電源ノード７と接続され、他の入力端
子はインバータＩＶ１２の出力端子と接続される。論理
ゲートＬ１４はＡＮＤ論理演算結果を出力する。インバ
ータＩＶ１２の入力端子はシフトクロック回路１０６を
介してラッチ回路ＬＴ１の出力端子と接続される。ま
た、インバータＩＶ１２の入力端子はインバータＩＶ１
１の出力端子と接続される。

【００７６】論理ゲートＬ１３は２つの入力端子を有す
る。論理ゲートＬ１３の一方の入力端子にはパワーオン
リセット信号ＺＰＯＲが入力され、他方の入力端子はト
ランスミッションゲートＴＭ１１の出力端子と接続され
る。論理ゲートＬ１３の出力端子はインバータＩＶ１３
の入力端子と接続される。論理ゲートＬ１３はＮＡＮＤ
論理演算結果を出力する。インバータＩＶ１３の出力端
子は論理ゲートＬ１３の２つの入力端子のうち、トラン
スミッションゲートＴＭ１１と接続される入力端子と接
続される。また、インバータＩＶ１３の出力端子は論理
ゲートＬ１５の２つの入力端子のうち、トランスミッシ
ョンゲートＴＭ１１と接続される入力端子とも接続され
る。

【００７７】ラッチ回路ＬＴ１２は制御信号ＣＯＮＴ１
がＨレベルのときは、論理ゲートＬ１５から出力された
信号を受けてからクロック信号ＣＬＫの１周期分経過後
に終了判定信号ＦＩＮ１を後段のビット線制御回路２０
１へ出力する。また、制御信号ＣＯＮＴ１がＬレベルの
ときは、論理ゲートＬ１５から出力された信号を受けた
後、速やかに終了判定信号ＦＩＮ１を出力する。

【００７８】スイッチング回路１０４はバッファ回路Ｂ
Ｆ１１と、ＮチャネルＭＯＳトランジスタＱＮ１１、Ｑ
Ｎ１２と、インバータＩＶ１５と、スイッチング素子活
性化信号ＳＷＡＣＴ１を出力するスイッチング素子活性
化回路１０５とを含む。スイッチング素子活性化信号Ｓ
ＷＡＣＴ１はトランジスタＱＮ１１およびＱＮ１２を制
御するための信号である。

【００７９】スイッチング素子活性化回路１０５は論理
ゲートＬ１６で構成される。論理ゲートＬ１６は制御信
号ＣＯＮＴ１と後段のビット線制御回路２０１から出力
されるスイッチング素子活性化信号ＳＷＡＣＴ２とを受
け、ＯＲ論理演算結果をスイッチング素子活性化信号Ｓ
ＷＡＣＴ１として出力する。バッファ回路ＢＦ１１はス
イッチング素子活性化回路１０５から出力されたスイッ
チング素子活性化信号ＳＷＡＣＴ１を受け、バッファ処
理する。トランジスタＱＮ１１とビット線ＢＬ１とトラ
ンジスタＱＮ１２とは直列に接続される。トランジスタ
ＱＮ１１のドレインは第１の所定電位発生回路１１０に
接続され、そのソースはビット線ＢＬ１に接続される。
また、トランジスタＱＮ１２のドレインはビット線ＢＬ
１に接続され、そのソースは第２の所定電位発生回路１
１１に接続される。トランジスタＱＮ１１のゲートはバ
ッファ回路ＢＦ１１からの出力信号を受ける。また、ト
ランジスタＱＮ１２のゲートはインバータＩＶ１５の出
力信号を受ける。インバータＩＶ１５はスイッチング素
子活性化信号ＳＷＡＣＴ１を受け、反転して出力する。

【００８０】第１の所定電位発生回路１１０はＮチャネ
ルＭＯＳトランジスタＱＮ１１１およびＱＮ１１２を含
む。トランジスタＱＮ１１１およびＱＮ１１２のソース
は共にトランジスタＱＮ１１のドレインと接続される。
また、トランジスタＱＮ１１１１のドレインは書込電位
ＶＣＣＷを受けるノード８と接続され、そのゲートは制
御回路１７から出力される書込制御信号ＷＲＩＴＥを受
ける。ここで、書込電位ＶＣＣＷとは書込時に各ビット
線ＢＬに供給される電位であり、書込制御信号ＷＲＩＴ
Ｅとは書込動作時にＨレベルに活性化される信号であ
る。

【００８１】一方、トランジスタＱＮ１１２のドレイン
は読出電位ＶＣＣＲを受けるノード９と接続され、その
ゲートは制御回路１７から出力される読出制御信号ＲＥ
ＡＤを受ける。ここで読出電位ＶＣＣＲとは読出動作時
に各ビット線ＢＬに供給される電位であり、読出制御信
号ＲＥＡＤとは読出動作時にＨレベルに活性化される信
号である。

【００８２】第２の所定電位発生回路１１１はトランジ
スタＱＮ１２のソースに接続される。第２の所定電位発
生回路１１１は接地ノード６に接続される。

【００８３】ビット線制御回路２０１は制御信号ＣＯＮ
Ｔ２を出力する制御信号出力回路２０２と終了判定信号
ＦＩＮ２を出力する終了判定回路２０３とスイッチング
回路２０４とを含む。また、スイッチング回路２０４は
スイッチング素子活性化信号ＳＷＡＣＴ２を出力するス
イッチング素子活性化回路２０５を含む。制御信号出力
回路２０２の構成は制御信号出力回路１０２と同じであ
るためその説明は繰り返さない。ただし、制御信号出力
回路２０２内の論理ゲートＬ１２の２つの入力端子はシ
フトクロック回路２０６を介してラッチ回路ＬＴ２から
出力されるデータ信号ＤＱ２と前段の終了判定回路１０
３から出力された終了判定信号ＦＩＮ１とを受ける。終
了信号判定回路２０３の構成は終了信号判定回路１０３
と同じである。ただし、終了判定回路２０３内の論理ゲ
ートＬ１４はインバータＩＶ１２の出力信号と終了判定
信号ＦＩＮ１とを受ける。スイッチング回路２０４の構
成はスイッチング回路１０４の構成と同じである。ただ
し、スイッチング素子活性化回路２０５は制御信号ＣＯ
ＮＴ２と後段のスイッチング素子活性化回路３０５から
出力されるスイッチング素子活性化信号ＳＷＡＣＴ３と
を受け、スイッチング素子活性化信号ＳＷＡＣＴ２を出
力する。スイッチング素子活性化回路３０５およびスイ
ッチング素子活性化信号ＳＷＡＣＴ３については後述す
る。また、スイッチング回路２０４内のトランジスタＱ
Ｎ１１およびＱＮ１２はビット線ＢＬ２に接続される。

【００８４】ビット線制御回路２０１のその他の構成は
ビット線制御回路１０１と同じであるため、その説明は
繰り返さない。

【００８５】ビット線制御回路３０１は制御信号ＣＯＮ
Ｔ３を出力する制御信号出力回路３０２と終了判定信号
ＦＩＮ３を出力する終了判定回路３０３とスイッチング
回路３０４とを含む。また、スイッチング回路３０４は
スイッチング素子活性化信号ＳＷＡＣＴ３を出力するス
イッチング素子活性化回路３０５を含む。制御信号出力
回路３０２の構成は制御信号出力回路１０２と同じであ
るためその説明は繰り返さない。ただし、制御信号出力
回路３０２内の論理ゲートＬ１２の２つの入力端子はシ
フトクロック回路３０６を介してラッチ回路ＬＴ３から
出力されるデータ信号ＤＱ３と前段の終了判定回路２０
３から出力された終了判定信号ＦＩＮ２とを受ける。終
了信号判定回路３０３の構成は終了信号判定回路１０３
と同じである。ただし、終了判定回路３０３内の論理ゲ
ートＬ１４はインバータＩＶ１２の出力信号と終了判定
信号ＦＩＮ２とを受ける。また、スイッチング回路３０
４の構成はスイッチング回路１０４の構成と同じであ
る。ただし、スイッチング素子活性化回路３０５は制御
信号ＣＯＮＴ３と後段のスイッチング素子活性化回路４
０５から出力されるスイッチング素子活性化信号ＳＷＡ
ＣＴ４とを受け、スイッチング素子活性化信号ＳＷＡＣ
Ｔ３を出力する。スイッチング素子活性化回路４０５お
よびスイッチング素子活性化信号ＳＷＡＣＴ４について
は後述する。また、スイッチング回路３０４内のトラン
ジスタＱＮ１１およびＱＮ１２はビット線ＢＬ３に接続
される。

【００８６】ビット線制御回路３０１のその他の構成は
ビット線制御回路１０１と同じであるため、その説明は
繰り返さない。

【００８７】ビット線制御回４０１は制御信号ＣＯＮＴ
４を出力する制御信号出力回路４０２と終了判定信号Ｆ
ＩＮ４を出力する終了判定回路４０３とスイッチング回
路４０４とを含む。また、スイッチング回路４０４はス
イッチング素子活性化信号ＳＷＡＣＴ４を出力するスイ
ッチング素子活性化回路４０５を含む。制御信号出力回
路４０２の構成は制御信号出力回路１０２と同じである
ためその説明は繰り返さない。ただし、制御信号出力回
路４０２内の論理ゲートＬ１２はデータ信号ＤＱ４と終
了判定信号ＦＩＮ３とを受ける。終了信号判定回路４０
３の構成は終了信号判定回路１０３と同じである。ただ
し、終了判定回路４０３内の論理ゲートＬ１４はインバ
ータＩＶ１２の出力信号と終了判定信号ＦＩＮ３とを受
ける。また、スイッチング回路４０４の構成はスイッチ
ング回路１０４の構成と同じである。ただし、スイッチ
ング素子活性化回路３０５は制御信号ＣＯＮＴ４と後段
のスイッチング素子活性化回路５０５から出力されるス
イッチング素子活性化信号ＳＷＡＣＴ５とを受け、スイ
ッチング素子活性化信号ＳＷＡＣＴ４を出力する。スイ
ッチング素子活性化回路５０５およびスイッチング素子
活性化信号ＳＷＡＣＴ５については後述する。また、ス
イッチング回路４０４内のトランジスタＱＮ１１および
ＱＮ１２はビット線ＢＬ４に接続される。

【００８８】ビット線制御回路４０１のその他の構成は
ビット線制御回路１０１と同じであるため、その説明は
繰り返さない。

【００８９】ビット線制御回５０１は制御信号ＣＯＮＴ
５を出力する制御信号出力回路５０２と終了判定信号Ｆ
ＩＮ５を出力する終了判定回路５０３とスイッチング回
路５０４とを含む。また、スイッチング回路５０４はス
イッチング素子活性化信号ＳＷＡＣＴ５を出力するスイ
ッチング素子活性化回路４０５を含む。制御信号出力回
路５０２の構成は制御信号出力回路１０２と同じである
ためその説明は繰り返さない。ただし、制御信号出力回
路５０２内の論理ゲートＬ１２はデータ信号ＤＱ５と終
了判定信号ＦＩＮ３とを受ける。終了信号判定回路５０
３の構成は終了信号判定回路１０３と同じである。ただ
し、終了判定回路５０３内の論理ゲートＬ１４はインバ
ータＩＶ１２の出力信号と終了判定信号ＦＩＮ４とを受
ける。また、スイッチング回路５０４の構成はスイッチ
ング回路１０４の構成と同じである。ただし、スイッチ
ング素子活性化回路５０５内の論理ゲートＬ１６の２つ
の入力端子のうちの一方には制御信号ＣＯＮＴ５が入力
される。他方の入力端子は接地ノード６と接続される。
また、スイッチング回路５０４内のトランジスタＱＮ１
１およびＱＮ１２はビット線ＢＬ５に接続される。

【００９０】ビット線制御回路５０１のその他の構成は
ビット線制御回路１０１と同じであるため、その説明は
繰り返さない。

【００９１】ビット線ＢＬ６にはＮチャネルＭＯＳトラ
ンジスタＱＮ２１およびＱＮ２２が接続される。トラン
ジスタＱＮ２１は第１の所定電位発生回路１１０とビッ
ト線ＢＬ６との間に接続され、そのゲートはバッファ回
路ＢＦ２１の出力端子と接続される。また、トランジス
タＱＮ２２は第２の所定電位発生回路１１１とビット線
ＢＬ６との間に接続され、そのゲートはインバータＩＶ
２５を介してバッファ回路ＢＦ２１の出力端子と接続さ
れる。バッファ回路ＢＦ２１の入力端子には終了判定回
路５０３から出力された終了判定信号ＦＩＮ５が入力さ
れる。

【００９２】以上の回路構成を有するビット線選択回路
１８の動作について説明する。はじめに、データレジス
タ１９内のラッチ回路ＬＴ１〜ＬＴ５の全てにＨレベル
のデータ信号ＤＱ１〜ＤＱ５がラッチされる場合の書込
動作について説明する。

【００９３】図７は図５に示したデータレジスタ内の複
数のラッチ回路全てにＨレベルの信号がラッチされてい
る場合のビット線選択回路の動作を示すタイミングチャ
ートである。

【００９４】図７を参照して、書込動作前の時刻ｔ０以
前において、制御信号回路１７から出力される書込準備
信号ＰＷＲＩＴＥはＨレベルとなっている。よって、ラ
ッチ回路ＬＴ１〜ＬＴ５は全てＬレベルとなっている。
また、時刻ｔ０以前においてはパワーオンリセット信号
ＺＰＯＲもＬレベルとなっている。よって、ビット線制
御回路１０１、２０１、３０１、４０１、５０１内すべ
てのラッチ回路ＬＴ１１、ＴＬ１２はＬレベルとなって
いる。その結果、制御信号出力回路１０２、２０２、３
０２、４０２、５０２から出力される制御信号ＣＯＮＴ
１〜ＣＯＮＴ５はいづれもＬレベルの信号となる。この
とき、スイッチング回路１０５、２０５、３０５、４０
５、５０５内のトランジスタＱＮ１１はオフされ、トラ
ンジスタＱＮ１２はオンされる。またビット線ＢＬ６に
接続されたトランジスタＱＮ２１はオフされ、トランジ
スタＱＮ２２はオンされる。その結果、全てのビット線
ＢＬ１〜ＢＬ６はＬレベルに維持される。

【００９５】時刻ｔ０から時刻ｔ１までの間に、書込デ
ータ入力ドライバ１４からラッチ回路ＬＴ１〜ＬＴ５へ
それぞれＨレベルのデータが入力される。このとき、ラ
ッチ回路ＬＴ１〜ＬＴ５はＨレベルのデータ信号ＤＱ１
〜ＤＱ５をそれぞれラッチする。

【００９６】時刻ｔ１において書込制御信号ＷＲＩＴＥ
がＨレベルに活性化される。このとき第１の所定電位発
生回路内のトランジスタＱＮ１１１がオンされ、書込電
位ＶＣＣＷが出力される。

【００９７】時刻ｔ１において、クロック信号ＣＬＫに
応答して、シフトクロック信号ＳＣＬＫ１がＨレベルと
なる。このとき、シフトクロック回路１０６のトランジ
スタＱＮ５がオンされ、ラッチ回路ＬＴ１からＨレベル
のデータ信号ＤＱ１が出力される。出力されたデータ信
号ＤＱ１は制御信号出力回路１０２内のラッチ回路ＬＴ
１１にラッチされる。このとき制御信号出力回路１０２
はＨレベルの制御信号ＣＯＮＴ１を出力する。よって、
スイッチング素子活性化回路１０５はＨレベルの制御信
号ＣＯＮＴ１を受け、Ｈレベルのスイッチング素子活性
化信号ＳＷＡＣＴ１を出力する。その結果、スイッチン
グ回路１０４内のトランジスタＱＮ１１はオンされ、ト
ランジスタＱＮ１２はオフとなる。その結果、ビット線
ＢＬ１には書込電位ＶＣＣＷが供給される。これに対し
て、ビット線ＢＬ２はＬレベルを維持している。その結
果、不揮発性メモリセルＭＣ１のソースドレイン間で電
位差が発生し、不揮発性メモリセルＭＣ１にデータ信号
ＤＱ１が記憶される。

【００９８】また、時刻ｔ１で各終了判定回路内のトラ
ンスミッションゲートＴＭ１１がオンされる。よって、
終了判定回路１０３内のラッチ回路ＬＴ１２にはＨレベ
ルの信号がラッチされる。ラッチ回路ＬＴ１２はクロッ
ク信号ＣＬＫの１周期分信号をラッチしたのちに出力す
る。よって、時刻ｔ２で終了判定回路１０３はＨレベル
の終了判定信号ＦＩＮ１を出力する。これに対して、他
の終了判定回路２０３、３０３、４０３、５０３内の各
ラッチ回路ＬＴ１２はＬレベルの信号をラッチしたまま
である。よって、出力される終了判定信号ＦＩＮ２〜Ｆ
ＩＮ５もＬレベルのままである。

【００９９】時刻ｔ２で再びクロック信号ＣＬＫがＨレ
ベルに立上がると、シフトクロック信号ＳＣＬＫ２がＨ
レベルとなり、シフトクロック回路２０６内のトランジ
スタＱＮ５がオンされる。その結果、時刻ｔ２でラッチ
回路ＬＴ２にラッチされていたＨレベルのデータ信号Ｄ
Ｑ２が出力される。このとき、制御信号出力回路２０２
内の論理ゲートＬ１２はＨレベルの終了判定信号ＦＩＮ
１とＨレベルのデータ信号ＤＱ２とを受け、Ｈレベルの
信号を出力する。よってラッチ回路ＬＴ１１にはＨレベ
ルの信号がラッチされる。その結果、制御信号出力回路
２０２からはＨレベルの制御信号ＣＯＮＴ２が出力され
る。

【０１００】よって、スイッチング素子活性化回路２０
５はＨレベルの制御信号ＣＯＮＴ２を受け、Ｈレベルの
スイッチング素子活性化信号ＳＷＡＣＴ２を出力する。
その結果、スイッチング回路２０４内のトランジスタＱ
Ｎ１１はオンされ、トランジスタＱＮ１２はオフとな
る。その結果、ビット線ＢＬ２には書込電位ＶＣＣＷが
供給される。これに対して、ビット線ＢＬ３はＬレベル
を維持している。その結果、不揮発性メモリセルＭＣ２
のソースドレイン間で電位差が発生し、不揮発性メモリ
セルＭＣ２にデータ信号ＤＱ２が記憶される。なお、こ
のとき、前段のスイッチング回路１０４内のトランジス
タＱＮ１１はオンされた状態であり、トランジスタＱＮ
１２はオフされた状態であるため、ビット線ＢＬ１は書
込電位ＶＣＣＷに維持されている。よって、不揮発性メ
モリセルＭＣ１が接続されているビット線ＢＬ１および
ＢＬ２はともに書込電位ＶＣＣＷに維持される。その結
果、時刻ｔ２においても不揮発性メモリセルＭＣ１のソ
ースドレイン間の電位差はなく、不揮発性メモリセルＭ
Ｃ１内に記憶されたデータはそのまま維持される。

【０１０１】また、時刻ｔ２で各終了判定回路内のトラ
ンスミッションゲートＴＭ１１がオンされる。よって、
終了判定回路２０３内のラッチ回路ＬＴ１２にはＨレベ
ルの信号がラッチされる。ラッチ回路ＬＴ１２はクロッ
ク信号ＣＬＫの１周期期間経過後にラッチした信号を出
力する。よって、時刻ｔ３で終了判定回路２０３はＨレ
ベルの終了判定信号ＦＩＮ２を出力する。

【０１０２】同様に、時刻ｔ３においてクロック信号Ｃ
ＬＫがＨレベルに立上がると、シフトクロック信号ＳＣ
ＬＫ３がＨレベルとなり、シフトクロック回路３０６内
のトランジスタＱＮ５がオンされる。このとき、制御信
号出力回路３０２内の論理ゲートＬ１２はＨレベルの終
了判定信号ＦＩＮ２とＨレベルのデータ信号ＤＱ３とを
受ける。その結果、制御信号出力回路３０２からはＨレ
ベルの制御信号ＣＯＮＴ３が出力される。よって、スイ
ッチング素子活性化回路３０５は、Ｈレベルのスイッチ
ング素子活性化信号ＳＷＡＣＴ３を出力する。このと
き、スイッチング回路３０４内のトランジスタＱＮ１１
はオンされ、トランジスタＱＮ１２はオフされる。その
結果、ビット線ＢＬ３には書込電位ＶＣＣＷが供給され
る。これに対して、ビット線ＢＬ４はＬレベルを維持し
ているため、不揮発性メモリセルＭＣ３にデータ信号Ｄ
Ｑ３が記憶される。

【０１０３】なお、このとき、ビット線ＢＬ１およびＢ
Ｌ２も書込電位ＶＣＣＷに維持されている。その結果、
時刻ｔ３においても不揮発性メモリセルＭＣ１およびＭ
Ｃ２のソースドレイン間の電位差はなく、不揮発性メモ
リセルＭＣ１およびＭＣ２内に記憶されたデータはその
まま維持される。

【０１０４】また、時刻ｔ３で各終了判定回路内のトラ
ンスミッションゲートＴＭ１１がオンされ、時刻ｔ４で
終了判定回路３０３はＨレベルの終了判定信号ＦＩＮ３
を出力する。

【０１０５】時刻ｔ４におけるビット線制御回路４０１
の動作は時刻ｔ３におけるビット線ＢＬ制御回路３０１
の動作と同じである。すなわち、時刻ｔ４においてシフ
トクロック信号ＳＣＬＫ４が立上がり、Ｈレベルの制御
信号ＣＯＮＴ４が出力される。その結果、Ｈレベルのス
イッチング素子活性化信号ＳＷＡＣＴ４が出力され、ビ
ット線ＢＬ４に書込電位ＶＣＣＷが供給される。よっ
て、不揮発性メモリセルＭＣ４はデータ信号ＤＱ４を記
憶する。なお、このときビット線ＢＬ１〜ＢＬ３も書込
電位ＶＣＣＷに維持されていることから、不揮発性メモ
リセルＭＣ１〜ＭＣ３もそれぞれデータを維持する。ま
た、時刻ｔ５において終了判定回路４０３からＨレベル
の終了判定信号ＦＩＮ４を出力する。

【０１０６】時刻ｔ５でのビット線制御回路５０１の動
作もビット線制御回路４０１の動作と同じである。すな
わち、時刻ｔ５でシフトクロック信号ＳＣＬＫ５が立上
がり、Ｈレベルの制御信号ＣＯＮＴ５が出力される。そ
の結果、Ｈレベルのスイッチング素子活性化信号ＳＷＡ
ＣＴ５が出力され、ビット線ＢＬ５に書込電位ＶＣＣＷ
が供給される。よって、不揮発性メモリセルＭＣ５はデ
ータ信号ＤＱ５を記憶する。なお、このときビット線Ｂ
Ｌ１〜ＢＬ４も書込電位ＶＣＣＷに維持されていること
から、不揮発性メモリセルＭＣ１〜ＭＣ４もそれぞれデ
ータを維持した状態を維持する。

【０１０７】また、時刻ｔ６において終了判定回路５０
３からＨレベルの終了判定信号ＦＩＮ５を出力する。こ
のとき、終了判定信号ＦＩＮ５はバッファ回路ＢＦ２１
を介して、ビット線ＢＬ６に接続されたトランジスタＱ
Ｎ２１のゲートに入力される。その結果、トランジスタ
ＱＮ２１はオンされる。また、トランジスタＱＮ２２の
ゲートにはインバータＩＶ２５を介して終了判定信号Ｆ
ＩＮ５が入力される。その結果トランジスタＱＮ２２は
オフされる。よって、全ての書込動作が終了した時刻ｔ
１０では、全てのビット線ＢＬ１〜ＢＬ６に書込電位Ｖ
ＣＣＷが供給される。よって、不揮発性メモリセルＭＣ
１〜ＭＣ５のソースドレイン間の電位差はなくなり、不
揮発性メモリセルＭＣ１〜ＭＣ５はそれぞれ記憶したデ
ータを維持する。

【０１０８】以上の動作により、両隣の不揮発性メモリ
セルＭＣのビット線ＢＬを共通とした構成を有するメモ
リセルアレイにおいても、ビット線選択回路１８の動作
により不揮発性メモリセルＭＣへのデータの書込が行な
われる。

【０１０９】続いて、図５に示したデータレジスタ内の
複数のラッチ回路のうちのいくつかにＬレベルの信号が
ラッチされている場合の書込動作について説明する。

【０１１０】図８は図５に示したデータレジスタ内の複
数のラッチ回路のうちのいくつかにＬレベルの信号がラ
ッチされている場合のビット線選択回路の動作を示すタ
イミングチャートである。

【０１１１】ここでは、データ信号ＤＱ１〜ＤＱ５のう
ち、データ信号ＤＱ３およびＤＱ４がＬレベルであり、
その他のデータ信号ＤＱ１、ＤＱ２、ＤＱ５がＨレベル
であるとする。

【０１１２】図８を参照して、時刻ｔ０以前の動作は図
７と同じであるため、その説明は繰り返さない。

【０１１３】時刻ｔ０から時刻ｔ１までの間に、書込デ
ータ入力ドライバ１４からラッチ回路ＬＴ１〜ＬＴ５へ
それぞれデータが入力される。このとき、ラッチ回路Ｌ
Ｔ１、ＬＴ２、ＬＴ５はＨレベルのデータ信号ＤＱ１、
ＤＱ２、ＤＱ５ををそれぞれラッチする。また、ラッチ
回路ＬＴ３、ＬＴ４はＬレベルのデータ信号ＤＱ３、Ｄ
Ｑ４をラッチする。

【０１１４】時刻ｔ１から時刻ｔ２までの動作および時
刻ｔ３での終了判定回路２０３の動作については図７に
おける時刻ｔ１から時刻ｔ２までの動作および時刻ｔ３
での終了判定回路２０３の動作と同じであるため、その
説明は繰り返さない。

【０１１５】ラッチ回路ＬＴ３でラッチされるデータ信
号ＤＱ３はＬレベルであるため、シフトクロック回路３
０６内のトランジスタＱＮ６はオンされる。同様に、ラ
ッチ回路ＬＴ４でラッチされるデータ信号ＤＱ４はＬレ
ベルであるため、シフトクロック回路４０６内のトラン
ジスタＱＮ６はオンされる。よって、シフトクロック回
路２０６から出力されたシフトクロック信号ＳＣＬＫ２
は時刻ｔ３でシフトクロック回路５０６に入力される。
よって、時刻ｔ３でシフトクロック回路５０６のトラン
ジスタＱＮ５がオンされる。その結果、時刻ｔ３でラッ
チ回路ＬＴ５内にラッチされたＨレベルのデータ信号Ｄ
Ｑ５が出力される。

【０１１６】一方、時刻ｔ３で終了判定回路２０３から
出力された終了判定信号ＦＩＮ２は終了判定回路３０３
内の論理ゲートＬ１４に入力される。論理ゲートＬ１４
の他の入力端子にはインバータＩＶ１２の出力信号が入
力されるが、時刻ｔ３でのインバータＩＶ１２の出力信
号はＨレベルとなっている。なぜなら、シフトクロック
回路３０６内のトランジスタＱＮ５はオフとなってお
り、インバータＩＶ１２に入力される信号はＬレベルだ
からである。よって、時刻ｔ３において、論理ゲートＬ
１４はＨレベルの信号を出力する。その結果、終了判定
回路３０３は時刻ｔ３でＨレベルの終了判定信号ＦＩＮ
３を出力する。同様に、終了判定回路４０３も時刻ｔ３
でＨレベルの終了判定信号ＦＩＮ４を出力する。

【０１１７】時刻ｔ３で制御信号出力回路５０２内の論
理ゲートＬ１２にＨレベルのデータ信号ＤＱ５とＨレベ
ルの終了判定信号ＦＩＮ４とが入力され、Ｈレベルの信
号を出力する。その結果、制御信号出力回路５０２はＨ
レベルの制御信号ＣＯＮＴ５を出力する。よって、スイ
ッチング回路５０４内のスイッチング素子活性化回路５
０５内の論理ゲートＬ１６にはＨレベルの制御信号ＣＯ
ＮＴ５が入力される。よって、論理ゲートＬ１６はＨレ
ベルのスイッチング素子活性化信号ＳＷＡＣＴ５が出力
する。このとき、スイッチング素子活性化信号ＳＷＡＣ
Ｔ５は前段のスイッチング素子活性化回路４０５に入力
されるため、スイッチング素子活性化信号ＳＷＡＣＴ４
もＨレベルとなる。また、スイッチング素子活性化信号
ＳＷＡＣＴ４は前段のスイッチング素子活性化回路３０
５に入力されるため、スイッチング素子活性化信号ＳＷ
ＡＣＴ３も時刻ｔ３でＨレベルとなる。よって、時刻ｔ
３ではスイッチング回路３０４内のトランジスタＱＮ１
１と、スイッチング素子活性化回路４０４内のトランジ
スタＱＮ１１とスイッチング素子活性化回路５０４内の
トランジスタＱＮ１１とが同時にオンされる。よって、
ビット線ＢＬ３とＢＬ４とＢＬ５とに同時に書込電位Ｖ
ＣＣＷが供給される。その結果、不揮発性メモリセルＭ
Ｃ３のソースドレイン間の電位差は発生しないため、不
揮発性メモリセルＭＣ３は動作しない。同様に不揮発性
メモリセルＭＣ４も動作しない。ビット線ＢＬ５は書込
電位ＶＣＣＷが供給されるが、ビット線ＢＬ６は接地電
位を維持しているため、不揮発性メモリセルＭＣ５はデ
ータ信号ＤＱ５を記憶する。

【０１１８】時刻ｔ４で終了判定回路５０３はＨレベル
の終了判定信号ＦＩＮ５を出力する。その結果、トラン
ジスタＱＮ２２はオフされ、トランジスタＱＮ２１がオ
ンされる。その結果不揮発性メモリセルＭＣ５のソース
ドレイン間の電位差はなくなり、不揮発性メモリセルＭ
Ｃ５での書込動作は終了する。

【０１１９】以上の動作により、両隣の不揮発性メモリ
セルＭＣのビット線ＢＬを共通とした構成を有するメモ
リセルアレイにおいて、データレジスタ内の複数のラッ
チ回路のうちのいくつかにＬレベルのデータ信号がラッ
チされている場合でも、ビット線選択回路は不揮発性メ
モリセルＭＣへデータを順次書込むことができる。

【０１２０】次に、読出動作の場合について説明する。
読出動作のときは、図７における時刻ｔ０以前におい
て、読出準備信号ＰＲＥＡＤが活性状態となっている。
よって、このときラッチ回路ＬＴ１〜ＬＴ５は全てＨレ
ベルの信号をラッチする。次に時刻ｔ１で書込制御信号
ＷＲＩＴＥの代わりに読出制御信号ＲＥＡＤがＨレベル
に活性化される。このとき、第１の所定電位発生回路１
１０ないのトランジスタＱＮ１１２がオンされ、読出電
位ＶＣＣＲが出力される。

【０１２１】時刻ｔ１以降の動作は図７の動作と同じで
あるため、その説明は繰り返さない。なお、各不揮発性
メモリセルＭＣ１〜ＭＣ５に電位差を与えてデータを読
み出すときは、図示しないセンスアンプにより読出が行
なわれえる。

【０１２２】以上の動作により、両隣の不揮発性メモリ
セルＭＣのビット線ＢＬを共通とした構成を有するメモ
リセルアレイにおいても、書込動作、読出動作が可能で
ある。よって、メモリセルアレイの占有面積を低減した
不揮発性半導体記憶装置を提供することができる。

【０１２３】［実施の形態２］実施の形態１では１ビッ
トのデータを記憶する不揮発性メモリセルを用いた場合
のビット線選択回路１８の動作について説明した。

【０１２４】しかしながら、近年、２ビットのデータを
記憶する不揮発性メモリセルが登場し、米国特許第６０
１１７２５号にて報告されている。以下この不揮発性メ
モリセルを２値記憶型不揮発性メモリセルと称する。

【０１２５】２値記憶型不揮発性メモリセルを用いた不
揮発性半導体記憶装置の全体構成は図１と同じである。

【０１２６】図９は２値記憶型不揮発性メモリセルを用
いた場合の図１中のメモリセルアレイｎの構成の詳細を
示す回路図である。

【０１２７】図９を参照して、２値記憶型不揮発性メモ
リセルを用いた場合の図１中のメモリセルアレイｎの構
成は、図２と比較して、不揮発性メモリセルＭＣの代わ
りに、２値記憶型不揮発性メモリセルＷＭＣが配置され
ている。その他の回路構成は図２と同じであるため、そ
の説明は繰り返さない。

【０１２８】図１０は図９中のＢ−Ｂにおける断面図で
ある。図１０に示す２値記憶型不揮発性メモリセルＷＭ
Ｃは図３比較して、フローティングゲート３の代わりに
窒化膜６を含んでいる。また、２値記憶型不揮発性メモ
リセルＷＭＣは窒化膜６の直下の第１データ記憶部６１
と第２データ記憶部６２とを含む。

【０１２９】図１１は、２値記憶型不揮発性メモリセル
を用いた場合の図１中のデータレジスタ１９、ビット線
選択回路１８およびメモリセルアレイブロックｎの構成
の詳細を示す回路図である。

【０１３０】図１１を参照して、ビット線選択回路１８
は図５と比較して、第１の所定電位発生回路１１０の代
わりに第１の所定電位発生回路１１２を、第２の所定電
位発生回路１１１の代わりの第２の所定電位発生回路１
１３をそれぞれ設置している。また、不揮発性メモリセ
ルＭＣ１〜ＭＣ５の代わりに、２値記憶型不揮発性メモ
リセルＷＭＣ１〜ＷＭＣ５をそれぞれ配置している。

【０１３１】その他の回路構成については図５と同じで
あるため、その説明は繰り返さない。

【０１３２】第１の所定電位発生回路１１２はＮチャネ
ルＭＯＳトランジスタＱＮ１１３〜ＱＮ１１５を含む。
トランジスタＱＮ１１３のドレインは書込電位ノード８
に接続され、そのソースはスイッチング回路１０４、２
０４、３０４、４０４，５０４内のトランジスタＱＮ１
１のドレインに接続される。トランジスタＱＮ１１３の
ゲートにはフォワードライト信号ＷＲＩＴＥ−Ｆが入力
される。フォワードライト信号ＷＲＩＴＥ−Ｆは２値記
憶型不揮発性メモリセルＷＭＣの第１記憶領域にデータ
を書込むときに制御回路１７から出力される信号であ
る。トランジスタＱＮ１１４のドレインは読出電位ノー
ドＶＣＣＲが接続され、そのソースはスイッチング回路
１０４、２０４、３０４、４０４，５０４内のトランジ
スタＱＮ１１のドレインに接続される。トランジスタＱ
Ｎ１１４のゲートにはリバースリード信号ＲＥＡＤ−Ｒ
が入力される。リバースリード信号ＲＥＡＤ−Ｒは２値
記憶型不揮発性メモリセルＷＭＣの第２記憶領域からデ
ータを読出すときに制御回路１７から出力される信号で
ある。トランジスタＱＮ１１５は接地ノード６とトラン
ジスタＱＮ１１との間に接続され、そのゲートにはリバ
ースライト信号ＷＲＩＴＥ−Ｒまたはフォワードリード
信号ＲＥＡＤ−Ｆが入力される。リバースライト信号Ｗ
ＲＩＴＥ−Ｒはは２値記憶型不揮発性メモリセルＷＭＣ
の第２記憶領域にデータを書込むときに制御回路１７か
ら出力される信号である。また、フォワードリード信号
ＲＥＡＤ−Ｆは２値記憶型不揮発性メモリセルＷＭＣの
第１記憶領域からデータを読出すときに制御回路１７か
ら出力される信号である。

【０１３３】第２の所定電位発生回路１１３はＮチャネ
ルＭＯＳトランジスタＱＮ１１６〜ＱＮ１１８を含む。
トランジスタＱＮ１１６は書込電位ノード８とスイッチ
ング回路１０４、２０４、３０４、４０４，５０４内の
各トランジスタＱＮ１２との間に接続される。トランジ
スタＱＮ１１６のゲートにはリバースライト信号ＷＲＩ
ＴＥ−Ｒが入力される。トランジスタＱＮ１１７は読出
電位ノード９とスイッチング回路１０４、２０４、３０
４、４０４，５０４内の各トランジスタＱＮ１２との間
に接続される。トランジスタＱＮ１１７のゲートにはフ
ォワードリード信号ＲＥＡＤ−Ｆが入力される。トラン
ジスタＱＮ１１８は接地ノード６とトランジスタＱＮ１
２との間に接続され、そのゲートにはフォワードライト
信号ＷＲＩＴＥ−Ｆまたはリバースリード信号ＲＥＡＤ
−Ｒが入力される。

【０１３４】以上の回路構成を有するビット線選択回路
の動作について説明する。図１１の構成におけるビット
線選択回路１８内の第１の所定電位発生回路１１２およ
び第２の所定電位発生回路１１３以外の回路のフォワー
ドライト時およびリバースライト時の動作は図５に示し
たビット線選択回路１８の書込動作時の動作と同じであ
るためその説明は繰り返さない。また、図１１の構成に
おけるビット線選択回路１８内の第１の所定電位発生回
路１１２および第２の所定電位発生回路１１３以外の回
路のフォワードリード時およびリバースリード時の動作
は図５に示したビット線選択回路１８の読出動作時の動
作と同じであるためその説明は繰り返さない。

【０１３５】よって、以下において、ビット線選択回路
内の第１の所定電位発生回路１１２および第２の所定電
位発生回路１１３の動作について説明する。

【０１３６】図１２（Ａ）〜（Ｄ）は図１１に示したビ
ット線選択回路内の第１の所定電位発生回路および第２
の所定電位発生回路の動作について模式的に示した図で
ある。

【０１３７】はじめに、フォワードライト時の第１の所
定電位発生回路１１２および第２の所定電位発生回路１
１３の動作について説明する。

【０１３８】図１２（Ａ）を参照して、フォワードライ
ト時は制御回路１７からＨレベルのフォワードライト信
号ＷＲＩＴＥ−Ｆが出力される。よって、第１の所定電
位発生回路１１２内のトランジスタＱＮ１１３がオンす
る。その結果第１の所定電位発生回路１１２はノードＮ
１に書込電位ＶＣＣＷを出力する。また、このとき第２
の所定電位発生回路１１３内のトランジスタＱＮ１１８
がオンされる。よって、ノードＮ２は接地電位ＧＮＤに
維持される。以上の結果、フォワードライト時は、書込
電位ＶＣＣＷに維持されたノードＮ１からメモリセルＷ
ＭＣを介して接地電位ＧＮＤに維持されたノードＮ２へ
電流が流れ、このときデータＤＱがメモリセルＷＭＣの
第１データ記憶領域に記憶される。

【０１３９】次に、フォワードリード時の第１の所定電
位発生回路１１２および第２の所定電位発生回路１１３
の動作について説明する。

【０１４０】図１２（Ｂ）を参照して、フォワードリー
ド時は制御回路１７からＨレベルのフォワードリード信
号ＲＥＡＤ−Ｆが出力される。よって、第１の所定電位
発生回路１１２内のトランジスタＱＮ１１５がオンす
る。その結果ノードＮ１は接地電位ＧＮＤに維持され
る。また、このとき第２の所定電位発生回路１１３内の
トランジスタＱＮ１１７がオンされる。よって、ノード
Ｎ２は読出電位ＶＣＣＲに維持される。以上の結果、フ
ォワードリード時は、読出電位ＶＣＣＲに維持されたノ
ードＮ２からメモリセルＷＭＣを介して接地電位ＧＮＤ
に維持されたノードＮ１へ電流が流れ、このときメモリ
セルＷＭＣの第１データ記憶領域に記憶されたデータＤ
Ｑが読出される。

【０１４１】次に、リバースライト時の第１の所定電位
発生回路１１２および第２の所定電位発生回路１１３の
動作について説明する。

【０１４２】図１２（Ｃ）を参照して、リバースライト
時は制御回路１７からＨレベルのリバースライト信号Ｗ
ＲＩＴＥ−Ｒが出力される。よって、第１の所定電位発
生回路１１２内のトランジスタＱＮ１１５がオンする。
その結果ノードＮ１は接地電位ＧＮＤに維持される。ま
た、このとき第２の所定電位発生回路１１３内のトラン
ジスタＱＮ１１６がオンされる。よって、ノードＮ２は
書込電位ＶＣＣＷに維持される。以上の結果、リバース
ライト時は、書込電位ＶＣＣＷに維持されたノードＮ２
からメモリセルＷＭＣを介して接地電位ＧＮＤに維持さ
れたノードＮ１へ電流が流れ、このときデータＤＱがメ
モリセルＷＭＣの第２データ記憶領域に記憶される。

【０１４３】次に、リバースリード時の第１の所定電位
発生回路１１２および第２の所定電位発生回路１１３の
動作について説明する。

【０１４４】図１２（Ｄ）を参照して、リバースリード
時は制御回路１７からＨレベルのリバースリード信号Ｒ
ＥＡＤ−Ｒが出力される。よって、第１の所定電位発生
回路１１２内のトランジスタＱＮ１１４がオンされる。
その結果第１の所定電位発生回路１１２はノードＮ１に
読出電位ＶＣＣＲを出力する。また、このとき第２の所
定電位発生回路１１３内のトランジスタＱＮ１１８がオ
ンされる。よって、ノードＮ２は接地電位ＧＮＤに維持
される。以上の結果、リバースリード時は、読出電位Ｖ
ＣＣＲに維持されたノードＮ１からメモリセルＷＭＣを
介して接地電位ＧＮＤに維持されたノードＮ２へ電流が
流れ、このときメモリセルＷＭＣの第２データ記憶領域
に記憶されたデータＤＱが読出される。

【０１４５】以上の動作により、２値記憶型不揮発性メ
モリセルＷＭＣを用いたメモリセルアレイの構成であっ
ても、ビット線選択回路は２値記憶型不揮発性メモリセ
ルＷＭＣの第１データ記憶領域および第２データ記憶領
域へのデータの書込動作を行なうことができ、読出動作
を行なうことができる。

【０１４６】［実施の形態３］図１３はこの発明の実施
の形態３における不揮発性半導体記憶装置の全体構成を
示す概略ブロック図である。

【０１４７】図１３を参照して、不揮発性半導体記憶装
置２００内の周辺回路９０１は図１に示した不揮発性半
導体記憶装置１００内の周辺回路８０１と比較して、新
たに冗長回路１２とデータラッチ回路２５とを含む。

【０１４８】また、メモリセルアレイブロック０〜ｎの
各々は、２５６本のノーマルビット線ＮＢＬ０〜ＮＢＬ
２５５と２本のスペアビット線ＳＢＬ０、ＳＢＬ１とを
含む。

【０１４９】データレジスタ１９はノーマルビット線Ｎ
ＢＬ０〜ＮＢＬ２５５に対応したラッチ回路ＬＴ０〜Ｌ
Ｔ２５を有する。また、データレジスタ１９はスペアビ
ット線ＳＢＬ０、ＳＢＬ１に対応したラッチ回路ＳＬＴ
０、ＳＬＴ１を有する。

【０１５０】その他の構成は図１と同じであるため、そ
の説明は繰り返さない。図１４は図１３中の周辺回路９
０１の詳細な構成を示すブロック図である。

【０１５１】図１４を参照して、データ入出力バッファ
１３はデータ入力バッファ１３１とデータバッファ１３
２、１３３とデータ出力バッファ１３４とを含む。デー
タ入力バッファはデータ／アドレス端子群２１から入力
されたデータ信号ＤＱ０〜ＤＱ２５５を受けるための回
路である。データバッファ１３２はデータ入力バッファ
１３１から出力されたデータ信号ＤＱ０〜ＤＱ２５５を
バッファ処理した後、書込回路１４にデータ信号ＤＱ０
〜ＤＱ２５５を出力する。データバッファ１３３は読出
回路１５から出力されたデータ信号ＤＱ０〜ＤＱ２５５
をバッファ処理した後、データ出力バッファ１３４へ出
力する。データ出力バッファ１３４はデータバッファ１
３３から出力されたデータ信号ＤＱ０〜ＤＱ２５５を外
部へ出力する。

【０１５２】冗長回路１２は冗長処理回路１２１とスペ
アアドレス判定回路１２２とを含む。

【０１５３】図１５は冗長処理回路１２１の詳細を示し
た回路図である。図１５を参照して、冗長処理回路１２
１は冗長プログラムアドレス部２２１、２２２と、認識
ビット部２２３、２２４とアドレス比較回路２２５、２
２６と、トランスミッションゲートＴＭ１２１、ＴＭ１
２２と、論理ゲートＬ１２１〜１２４とを含む。

【０１５４】冗長プログラムアドレス２２１および２２
２は、ノーマル不揮発性メモリセルのうち、不良となっ
たノーマル不揮発性メモリセル（以下、不良メモリセル
と称する）を指定する不良アドレス信号ＡＦ０、ＡＦ１
をそれぞれ記憶する。認識ビット部２２３、２２４は後
述するデータラッチ回路を指定するための回路である。
認識ビット部２２３は、指定信号ＳＥＬＥＣＴ０を出力
する。指定信号ＳＥＬＥＣＴ０は書込動作時にデータラ
ッチ回路３０を指定し、読出動作時にデータラッチ回路
３２を指定するための信号である。また、認識ビット部
２２４は、指定信号ＳＥＬＥＣＴ１を出力する。指定信
号ＳＥＬＥＣＴ１は書込動作時にデータラッチ回路３１
を指定し、読出動作時にデータラッチ回路３３を指定す
るための信号である。

【０１５５】アドレス比較回路２２５、２２６はアドレ
スカウンタから出力されるアドレス信号Ａｎと不良アド
レス信号ＡＦ０、ＡＦ１とを比較する。アドレス比較回
路２２５はアドレス信号Ａｎと不良アドレス信号ＡＦ０
が一致したときサブヒット信号ＳＨＩＴ０をＨレベルに
活性化する。同様に、アドレス比較回路２２６はアドレ
ス信号Ａｎと不良アドレス信号ＡＦ１が一致したときサ
ブヒット信号ＳＨＩＴ１をＨレベルに活性化する。

【０１５６】論理ゲートＬ１２１は書込前制御信号ＷＲ
ＩＴＥＰと読出制御信号ＲＥＡＤとを受け、ＯＲ論理演
算結果を出力する。ここで、書込前制御信号ＷＲＩＴＥ
Ｐは外部から入力されるデータ信号ＤＱ０〜ＤＱ２５５
をデータレジスタ１９内のラッチ回路ＬＴ０〜ＬＴ２５
５に入力する時に活性化される信号である。論理ゲート
Ｌ１２２はサブヒット信号ＳＨＩＴ０と論理ゲートＬ１
２１の出力信号とを受け、ＡＮＤ論理演算結果をトラン
スミッションゲートＴＭ１２１に出力する。また、論理
ゲートＬ１２３はサブヒット信号ＳＨＩＴ１と論理ゲー
トＬ１２１の出力信号とを受け、ＡＮＤ論理演算をトラ
ンスミッションゲートＴＭ１２２へ出力する。トランス
ミッションゲートＴＭ１２１は論理ゲートＬ１２２の出
力信号がＨレベルのときにオンされる。このとき、指定
信号ＳＥＬＥＣＴ０がデータラッチ回路３０、３２に伝
達される。また、トランスミッションゲートＴＭ１２２
は論理ゲートＬ１２３がＨレベルのときにオンされる。
このとき、指定信号ＳＥＬＥＣＴ１がデータラッチ回路
３１、３３に伝達される。論理ゲートＬ１２４は論理ゲ
ートＬ１２２の出力信号と論理ゲートＬｌ１２３の出力
信号とを受け、ＯＲ論理演算結果をヒット信号ＨＩＴと
して出力する。

【０１５７】スペア部アドレス判定回路１２２はアドレ
スカウンタ１１から出力されるアドレス信号Ａｎのう
ち、スペアラッチ回路ＳＬＴ０、ＳＬＴ１を指定するア
ドレス信号と書込動作前信号ＰＷＲＩＴＥとに応答し
て、書込回路１４にデータラッチ回路３０、３１からデ
ータを出力するように指示する。また、スペア部アドレ
ス判定回路１２２はスペアラッチ回路ＳＬＴ０、ＳＬＴ
１を指定するアドレス信号と読出制御信号ＲＥＡＤとに
応答して、読出回路１５にデータラッチ回路３２、３３
にデータを入力するように指示する。

【０１５８】書込回路１４はデータ転送回路１４１、１
４２とマルチプレクサ１４３とインバータＩＶ１４１と
論理ゲートＬ１４１とを含む。インバータＩＶ１４１は
冗長処理回路１２１から出力されたヒット信号ＨＩＴを
受け、反転して出力する。論理ゲートＬ１４１はデータ
バッファ１３２から出力されたデータ信号ＤＱ０〜ＤＱ
２５５とインバータＩＶ１４１の出力信号とを受け、Ａ
ＮＤ論理演算結果を出力する。出力されたデータ信号Ｄ
Ｑｎはマルチプレクサ１４３へ伝達される。

【０１５９】データ転送回路１４１はヒット信号ＨＩＴ
がＨレベルのときデータバッファ１３２から出力された
データ信号ＤＱｎを受け、データラッチ回路３０、３１
へ出力する。このとき冗長処理回路１２１から指定信号
ＳＥＬＥＣＴ０が出力される場合は、データ転送回路１
４１はデータラッチ回路３０へデータ信号ＤＱｎを出力
する。また、冗長処理回路１２１から指定信号ＳＥＬＥ
ＣＴ１が出力される場合は、データ転送回路１４１はデ
ータラッチ回路３１へデータ信号ＤＱ１を出力する。

【０１６０】データ転送回路１４２は、スペア部アドレ
ス判定回路１２２から出力された信号を受け、データラ
ッチ回路３０、３１にラッチされたデータ信号ＤＱｎの
うち、指定されたデータ信号ＤＱｎをマルチプレクサ１
４３へ出力する。

【０１６１】マルチプレクサ１４３は論理ゲートＬ１４
１またはデータ転送回路１４２から出力されたデータ信
号ＤＱｎを選択的にデータレジスタ１９へ伝達する。ス
ペア部アドレス判定回路１２２からの指示を受けた場
合、マルチプレクサ１４３はデータ転送回路１４２から
出力されたデータ信号ＤＱｎをデータレジスタ１９へ出
力する。また、スペア部アドレス判定回路１２２からの
指示を受けていない場合、マルチプレクサ１４３は論理
ゲートＬ１４１から出力されるデータ信号ＤＱｎをデー
タレジスタ１９へ出力する。

【０１６２】書込回路１５はマルチプレクサ１５１、１
５３とデータ転送回路１５２とを含む。

【０１６３】マルチプレクサ１５１はメモリセルアレイ
ブロックｎ内のスペア不揮発性メモリセルＳＭＣ０、Ｓ
ＭＣ１および不揮発性メモリセルＭＣ０〜ＭＣｎから順
次出力されたデータ信号をマルチプレクサ１５３または
データ転送回路１５２へ選択的に出力する。スペア部ア
ドレス判定回路１２２からの指示を受けた場合、マルチ
プレクサ１５１は読出されたデータ信号ＤＱｎをデータ
転送回路１５２へ出力する。また、スペア部アドレス判
定回路１２２からの指示を受けていない場合、マルチプ
レクサ１５１は読出されたデータ信号ＤＱｎをマルチプ
レクサ１５３へ出力する。

【０１６４】データ転送回路１５２は、スペア部アドレ
ス判定回路１２２からの指示を受けた場合にマルチプレ
クサ１５１から出力されたデータ信号ＤＱｎをデータラ
ッチ回路３２または３３に出力する。データラッチ回路
３２、３３のいずれに出力するかについてはスペア部ア
ドレス判定回路１２２が指示する。

【０１６５】マルチプレクサ１５３はヒット信号ＨＩＴ
を受け、マルチプレクサ１５１から出力されたデータ信
号ＤＱｎまたはデータラッチ回路３２、３３から出力さ
れたデータ信号ＤＱｎを選択的にデータ入出力バッファ
１３へ出力する。

【０１６６】ヒット信号ＨＩＴがＨレベルであり、かつ
冗長処理回路１２１から指定信号ＳＥＬＥＣＴ０が出力
される場合は、マルチプレクサ１５３はデータラッチ回
路３２からデータ信号ＤＱｎを読出し、データ入出力バ
ッファ１３へ出力する。また、ヒット信号ＨＩＴがＨレ
ベルであり、かつ冗長処理回路１２１から指定信号ＳＥ
ＬＥＣＴ１が出力される場合は、マルチプレクサ１５３
はデータラッチ回路３３からデータ信号ＤＱｎを読出
し、でーた入出力バッファ１３へ出力する。

【０１６７】ヒット信号ＨＩＴがＬレベルの場合は、マ
ルチプレクサ１５３はマルチプレクサ１５１から受けた
データ信号ＤＱｎをデータ入出力バッファ１３へ出力す
る。

【０１６８】データラッチ回路３０、３１は書込動作時
にスペア不揮発性メモリセルＳＭＣ０、ＳＭＣ１に記憶
すべきデータ信号ＤＱｎをラッチする。また、データラ
ッチ回路３２、３３は読出動作時にスペア不揮発性メモ
リセルＳＭＣ０、ＳＭＣ１から読出されたデータ信号Ｄ
Ｑｎをラッチする。

【０１６９】以上の回路構成を有する不揮発性半導体記
憶装置２００の動作について、説明する。

【０１７０】ここでは、先述のとおり、各メモリセルア
レイブロックｎに２５６本のノーマルビット線ＮＢＬ０
〜ＮＢＬ２５５と２本のスペアビット線ＳＢＬ０、ＳＢ
Ｌ１とが含まれており、ノーマルビット線ＮＢＬ０〜Ｎ
ＢＬ２５５の各々にはラッチ回路ＬＴ０〜ＬＴ２５５
が、配置されているものとする。また、スペアビット線
ＳＢＬ０のコラムアドレスを＃０、スペアビット線ＳＢ
Ｌ１のコラムアドレスを＃１とし、ノーマルビット線Ｎ
ＢＬ０〜ＮＢＬ２５５のコラムアドレスをそれぞれ＃２
〜＃２５７とする。

【０１７１】図１６は図１３中のアドレスカウンタ１１
の構成について示すブロック図である。

【０１７２】図１６を参照して、アドレスカウンタ１１
はカウント回路７０１と加算回路７０２と減算回路７０
３とリセット回路７０４とを含む。

【０１７３】カウント回路７０１は図示しない９つのフ
リップフロップで構成される。カウント回路７０１は制
御回路１７から出力されるクロック信号ＣＬＫを受け、
９つのフリップフロップからカウント信号Ｃ０〜Ｃ９を
出力する。以下、カウント信号Ｃ０〜Ｃ９のそれぞれが
活性状態のときを「１」、不活性状態のときを「０」と
して表示する。また、カウンタ回路１１１から出力され
たカウント信号Ｃ０〜Ｃ９を総括して出力カウント値と
称する。

【０１７４】加算回路７０２および減算回路７０３は書
込前動作時にのみ動作する回路である。加算回路７０２
はカウント回路７０１から出力された出力カウント値に
２カウント値分加算して出力する。減算回路１１４は加
算回路１１３から出力された出力カウント値が２５８以
上となった場合に加算回路１１３から出力された出力カ
ウント値から２５８カウント値分減算して出力する。

【０１７５】リセット回路７０４は減算回路７０３から
出力されたカウント信号Ｃ０〜Ｃ９をアドレスカウント
信号ＡＳ０〜ＡＳ９として出力する。なお、アドレスカ
ウント信号ＡＳ０〜ＡＳ９の組み合わせでアドレス信号
Ａｎが決定される。

【０１７６】また、リセット回路７０４は、カウンタ回
路１１１が２５８回カウントしたときにリセット信号Ｒ
ＥＳＥＴをカウント回路に出力して、アドレスカウンタ
１１の動作を終了させる。このとき、カウント回路７０
１はリセット信号ＲＥＳＥＴを受け、動作を終了する。

【０１７７】表１に読出動作時にアドレスカウンタ１１
から出力されるアドレスカウント信号ＡＳ０〜ＡＳ９と
指定されるコラムアドレスの関係について示す。

【０１７８】

【表１】

【０１７９】表１を参照して、カウント欄にはカウント
回数を、Ｃ０〜Ｃ９欄には各カウント信号Ｃ０〜Ｃ９の
状態を、ＡＳ０〜ＡＳ９欄には各アドレスカウント信号
ＡＳ０〜ＡＳ９の状態を、コラムアドレス欄には各カウ
ント回数ごとのアドレスカウンタ信号ＡＳ０〜ＡＳ９の
組み合わせに対応したコラムアドレスを示している。

【０１８０】表１によると、読出動作時は、アドレスカ
ウンタにより、コラムアドレス＃０から＃２５５まで、
順番にビット線ＢＬが選択される。すなわち、はじめに
スペアビット線ＳＢＬ０から選択され、その次にスペア
ビット線ＳＢＬ１が選択される。その後ノーマルビット
線ＮＢＬ０〜ＮＢＬ２５５が順次選択される。なお、読
出動作時においては加算回路７０２および減算回路７０
３はともに動作しないため、カウント信号Ｃ０〜Ｃ９と
アドレスカウント信号ＡＳ０〜ＡＳ９とは同じである。

【０１８１】次に、書込動作時にアドレスカウンタ１１
から出力されるアドレスカウント信号ＡＳ０〜ＡＳ９と
指定されるコラムアドレスの関係について示す。

【０１８２】

【表２】

【０１８３】表２を参照して、１カウント目において、
カウント回路７０１はカウント信号Ｃ０〜Ｃ９の全てが
０となる出力カウント値を出力する。しかしながら、書
込動作時においては、加算回路７０２が動作し、出力カ
ウント値に２カウント値分を加算する。よって、アドレ
スカウンタ１１から出力されるアドレスカウント信号Ａ
Ｓ１は１となる。よって、アドレスカウンタ１１は１カ
ウント目でコラムアドレス＃２を指定する。よって、書
込動作時はノーマルビット線ＮＢＬ０に接続されたラッ
チ回路ＬＴ０から順次選択される。

【０１８４】つぎに、２５６カウント終了し、全てのノ
ーマルビット線ＮＢＬ０〜ＮＢＬ２５５の選択が終了す
ると、２５７カウント目においては減算回路１１４も動
作を行なう。すなわち、２５７カウント目においては、
加算回路で出力カウント値に２加算した後、減算回路１
１４で出力カウント値から２５８減算する。よって、２
５７カウント目では、アドレスカウント信号ＡＳ０〜Ａ
Ｓ９はすべて０となる。よって、書込動作時の２５７カ
ウント目ではスペアビット線ＳＢＬ０に接続されたスペ
アラッチ回路ＳＬＴ０が選択される。同様に２５８カウ
ント目ではスペアラッチ回路ＳＬＴ１が選択される。ス
ペアラッチ回路ＳＬＴ１を選択した後、アドレスカウン
タ１１はリセット信号ＲＥＳＥＴにより動作を終了す
る。

【０１８５】次に、図１４に示した周辺回路９０１の動
作について説明する。はじめに書込動作時の動作につい
て説明する。

【０１８６】書込動作時においては、図１６で説明した
動作により、アドレスカウンタ１１はノーマルビット線
ＮＢＬ０に接続されたラッチ回路ＬＴ０から順に選択し
ていく。このときアドレスカウンタから出力されるアド
レス信号に対応したデータ信号ＤＱがデータ入力バッフ
ァ１３１およびデータバッファ１３２へ入力される。ア
ドレスカウンタ１１から出力されたアドレス信号Ａｎは
冗長処理回路１２１に入力される。冗長処理回路１２１
内のアドレス比較回路２２５および２２６は不良アドレ
ス信号ＡＦ０、ＡＦ１とアドレス信号Ａｎとの比較を行
なう。

【０１８７】ここで、比較の結果、アドレス信号Ａｎと
不良アドレス信号ＡＦ０、ＡＦ１とが一致しなかった場
合は、冗長回路１２１内の論理ゲートＬ１２４から出力
されるヒット信号ＨＩＴはＬレベルとなる。よって、書
込回路１４内の論理ゲートＬ１４１はアドレス信号Ａに
応答して入力されたデータ信号ＤＱを順次出力する。出
力されたデータ信号ＤＱはマルチプレクサ１４３から指
定されたラッチ回路ＬＴｎへ出力される。

【０１８８】一方、アドレス比較回路２２５での比較の
結果、アドレス信号Ａｎと不良アドレス信号ＡＦ０、Ａ
Ｆ１とが一致した場合、ヒット信号ＨＩＴがＨレベルと
なる。よって、書込回路１４内の論理ゲートＬ１４１は
Ｌレベルなる。その結果、データバッファ１３２から出
力されたデータ信号ＤＱは論理ゲートＬ１４１から出力
されない。

【０１８９】これに対し、ヒット信号がＨレベルとなる
と、データ転送回路１４１が動作を開始する。データ転
送回路１４１はデータバッファ１３２から出力されたデ
ータ信号ＤＱを受け、データラッチ回路３０へ出力す
る。このとき、冗長処理回路１２１内の認識ビット部２
２３から出力される選択信号ＳＥＬＥＣＴ０により、デ
ータラッチ回路３０が指定される。

【０１９０】同様に、アドレス比較回路２２６での比較
の結果、アドレス信号と不良アドレス信号とが一致した
場合、データ転送回路１４１はデータバッファ１３２か
ら出力されたデータ信号ＤＱをデータラッチ回路３１へ
出力する。このとき、冗長処理回路１２１内の認識ビッ
ト部２２４から出力される選択信号ＳＥＬＥＣＴ１によ
り、データラッチ回路３１が指定される。

【０１９１】このとき、不良アドレスＡＦ０、ＡＦ１の
不良メモリセルに対応するラッチ回路ＬＴｎにはデータ
信号ＤＱは入力されない。

【０１９２】ラッチ回路ＬＴ０〜ＬＴ２５５へのデータ
信号ＤＱの出力を終了した後、スペアラッチ回路ＳＬＴ
０、ＳＬＴ１への入力が開始される。このとき、スペア
部アドレス判定回路１２２はアドレスカウンタ１１から
出力されたアドレス信号Ａｎを受け、データラッチ回路
３０を指定し、データ転送回路１４２にデータを出力す
るように指示する。データ転送回路１４２はスペア部ア
ドレス判定回路１２２の指示にしたがって、データラッ
チ回路３０からデータ信号ＤＱを読出し、マルチプレク
サ１４３へデータ信号ＤＱを送信する。マルチプレクサ
１４３はスペアラッチ回路ＳＬＴ０へデータ信号ＤＱを
送信する。同様に、データ転送回路１４２はデータラッ
チ回路３１のデータ信号ＤＱを読出し、マルチプレクサ
１４３はスペアラッチ回路ＳＬＴ１へデータ信号を出力
する。

【０１９３】以上の動作により、不揮発性半導体記憶装
置は、不良メモリセルが複数存在しても、スペア不揮発
性メモリセルに置換することで、データを記憶すること
ができる。また、ノーマルビット線に接続されたラッチ
回路からデータを入力し、その後スペアラッチ回路へ不
良不揮発性メモリセルに記録すべきデータを記憶させる
ことができる。

【０１９４】また、ラッチ回路にデータを全てラッチし
てから不揮発性メモリセルへの書込を行なうので、ラッ
チ回路から不揮発性メモリセルへの書込動作は順次行な
うことができる。

【０１９５】次にに読出動作時の動作について説明す
る。読出動作時においては、図１６で説明した動作によ
り、アドレスカウンタ１１はスペアビット線ＳＢＬ０、
ＳＬＴ１を選択した後、ノーマルビット線ＮＢＬ０を順
次選択していく。

【０１９６】はじめにスペアビット線ＳＢＬ０に対応し
たスペア不揮発性メモリセルＭＣから読み出されたデー
タ信号ＤＱはマルチプレクサ１５１に入力される。この
ときスペア部アドレス判定回路１２２はスペアビット線
ＳＢＬ０に対応するデータ信号ＤＱを転送回路１５２に
出力するようにマルチプレクサ１５１に指示する。マル
チプレクサ１５１はデータ信号ＤＱをデータ転送回路１
５２に送信する。

【０１９７】データ転送回路１５２はマルチプレクサ１
５１から受けたデータ信号ＤＱをデータラッチ回路３２
へ出力する。スペア部アドレス判定回路１２２はデータ
信号ＤＱをデータラッチ回路３２に出力するようにデー
タ転送回路１５２に指示する。同様に、スペアビット線
ＳＢＬ１に対応するデータ信号ＤＱはマルチプレクサ１
５１、データ転送回路１５２によりデータラッチ回路３
３にラッチされる。

【０１９８】以上のように、読出動作時ははじめにスペ
アビット線ＳＢＬ０、ＳＢＬ１に対応するデータ信号Ｄ
Ｑをデータラッチ回路３２、３３にラッチした後に、ノ
ーマルビット線ＮＢＬ０〜ＮＢＬ２５５に対応するデー
タ信号ＤＱの読出が開始される。このとき、アドレスカ
ウンタ１１は順次アドレス信号Ａｎを出力し、冗長回路
１２１はアドレス信号Ａｎと不良アドレスＡＦ０、ＡＦ
１を比較する。

【０１９９】比較の結果、アドレス信号Ａｎと不良アド
レス信号ＡＦ０、ＡＦ１とが一致した場合に、ヒット信
号ＨＩＴがＨレベルとなる。このとき、マルチプレクサ
１５３はデータラッチ回路３２、３３からデータの読出
を行なう。データラッチ回路３２、３３のいずれの回路
からデータを読出するかは、冗長回路１２１からラッチ
回路３２、３３が選択信号ＳＥＬＥＣＴ０を受けるか選
択信号ＳＥＬＥＣＴ１を受けるかで決まる。

【０２００】マルチプレクサ１５３は読出したデータ信
号をデータバッファ１３３へ出力する。データバッファ
１３３はデータ出力バッファ１３４にデータ信号ＤＱを
送信し、データ出力バッファ１３４は外部へデータ信号
ＤＱを出力する。

【０２０１】一方、比較の結果、アドレス信号Ａｎと不
良アドレス信号ＡＦ０、ＡＦ１とが一致しない場合は、
マルチプレクサ１５３はマルチプレクサ１５１から送信
されたデータ信号ＤＱをそのままデータバッファ１３３
へ出力する。

【０２０２】以上の結果、不揮発性半導体記憶装置に不
良メモリセルが複数存在する場合でも、読出動作時にお
いては、アドレスカウンタで指定されたアドレス信号に
対応したデータ信号を出力することができる。

【０２０３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと解釈されるべきで
ある。本発明の範囲は上述した実施の形態ではなく特許
請求の範囲によって定められ、特許請求の範囲と均等の
意味およびその範囲内でのすべての変更が含まれること
を意図するものである。

【０２０４】

【発明の効果】この発明による不揮発性半導体記憶装置
は、メモリセルアレイ内の両隣の不揮発性メモリセルの
ビット線を共通としたことで、チップ面積の低減を可能
としている。また、互いに隣接する不揮発性メモリセル
のビット線を共通にしたメモリセルアレイ構造でも不揮
発性メモリセルへデータを順次書込むことができる。

【図面の簡単な説明】

【図１】この発明の実施の形態における不揮発性半導
体記憶装置の構成を示す概略ブロック図である。

【図２】図１中のメモリセルアレイブロックｎの構成
の詳細を示す回路図である。

【図３】図２中のＡ−Ａにおける断面図である。

【図４】図１中のメモリセルアレイブロックｎの一部
を拡大して示した平面図である。

【図５】図１中のデータレジスタ１９、ビット線選択
回路１８およびメモリセルアレイブロックｎの構成の詳
細を示す回路図である。

【図６】図１中のデータレジスタ１９、ビット線選択
回路１８およびメモリセルアレイブロックｎの構成の詳
細を示す回路図である。

【図７】図５に示したデータレジスタ内の複数のラッ
チ回路全てにＨレベルの信号がラッチされている場合の
ビット線選択回路の動作を示すタイミングチャートであ
る。

【図８】図５に示したデータレジスタ内の複数のラッ
チ回路のうちのいくつかにＬレベルの信号がラッチされ
ている場合のビット線選択回路の動作を示すタイミング
チャートである。

【図９】２値記憶型不揮発性メモリセルを用いた場合
の図１中のメモリセルアレイｎの構成の詳細を示す回路
図である。

【図１０】図９中のＢ−Ｂにおける断面図である。

【図１１】２値記憶型不揮発性メモリセルを用いた場
合の図１中のデータレジスタ１９、ビット線選択回路１
８およびメモリセルアレイブロックｎの構成の詳細を示
す回路図である。

【図１２】図１１に示したビット線選択回路内の第１
の所定電位発生回路および第２の所定電位発生回路の動
作について模式的に示した図である。

【図１３】この発明の実施の形態３における不揮発性
半導体記憶装置の全体構成を示す概略ブロック図であ
る。

【図１４】図１３中の周辺回路９０１の詳細な構成を
示すブロック図である。

【図１５】冗長処理回路１２１の詳細を示した回路図
である。

【図１６】図１３中のアドレスカウンタ１１の構成に
ついて示すブロック図である。

【図１７】従来のフラッシュメモリのメモリセルアレ
イの一部を拡大して示した平面図である。

【符号の説明】

１０アドレス入力バッファ、１１アドレスカウン
タ、１２冗長回路、１３データ入出力バッファ、１
４書込回路、１５読出回路、１６制御信号バッフ
ァ、１７制御回路、１８ビット線選択回路、１９
データレジスタ、２０ロウデコーダ、３０，３１，３
２，３３データラッチ回路、１００、２００不揮発
性半導体記憶装置、１０１，２０１周辺回路、１０２
制御信号出力回路、１０３終了判定回路、１０４
スイッチング回路、１０５スイッチング素子活性化回
路、１０６シフトクロック回路、１２１冗長処理回
路、１２２スペア部アドレス判定回路、１３１デー
タ入力バッファ、１３２，１３３データバッファ、１
３４データ出力バッファ、１４１，１４２，１５２デ
ータ転送回路、１４３，１５１，１５３マルチプレク
サ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/788 Ｈ０１Ｌ 29/78 ３７１ 29/792 Ｆターム(参考） 5B025 AC01 AD01 AD03 AD04 AD09 AD13 AD15 AE00 5F083 EP02 EP18 EP23 EP77 ER02 ER21 GA09 JA19 ZA10 5F101 BA01 BA45 BB05 BC11 BD10 BD33 BE02 BE05 BE07 BF05 BG07 5L106 AA10 CC01 CC11 CC17 CC21 CC32 GG05

Claims

【特許請求の範囲】

【請求項１】行に配列された複数のワード線と、列に配列された複数のビット線と、行および列に配置される複数の不揮発性メモリセルと、前記複数のビット線に電気的に接続されるように配置さ
れ、外部から入力される複数のデータをラッチする複数
のラッチ手段と、前記複数のビット線の各々に順次所定の電位を供給し、
所定の電位を供給した前記ビット線の電位を維持するビ
ット線選択手段とを含み、前記行の各々に配置された複数の不揮発性メモリセルは
直列に接続され、そのゲートはその行に配置されたワー
ド線に接続され、前記複数のビット線の各々は、互いに隣接する２つの列
に配列された複数の不揮発性メモリセルと接続される、
不揮発性半導体記憶装置。
【請求項２】前記ビット線選択手段は、前記複数のビット線に対応して配置され、各々が対応す
るラッチ手段にラッチされたデータに応答して、対応す
るビット線に供給される電位を制御する複数のビット線
制御手段と、前記複数のラッチ手段と前記複数のビット線制御手段と
をクロック信号に応答して、順次接続する接続手段と、前記複数のビット線に供給する電位を発生する所定電位
発生手段とを含む、請求項１に記載の不揮発性半導体記
憶装置。
【請求項３】前記ビット線制御手段の各々は、前記データを受けて制御信号を出力する制御信号出力回
路と、前記制御信号を受けたとき、対応するビット線と前記所
定電位発生手段とを接続するスイッチング回路とを含
む、請求項２に記載の不揮発性半導体記憶装置。
【請求項４】前記ビット線制御手段の各々はさらに、
前記制御信号が活性化された後所定時間経過後に終了判
定信号を出力する終了判定回路を含み、前記制御信号出力回路は、前記データと前列の前記ビット線制御手段内の前記終了
判定回路から出力された終了判定信号とを受け、前記制
御信号を出力するＡＮＤ論理回路と、前記制御信号をラッチする制御信号ラッチ回路とを含
む、請求項３に記載の不揮発性半導体記憶装置。
【請求項５】前記終了判定回路は、前記制御信号出力
回路から前記制御信号が出力されないとき、前列の前記
ビット線制御手段内の前記終了判定回路から出力された
終了判定信号に応答して、前記終了判定信号を出力す
る、請求項４に記載の不揮発性半導体記憶装置。
【請求項６】前記所定電位発生手段は、複数の所定電位を発生する第１および第２の所定電位発
生回路を含み、前記スイッチング回路は、前記制御信号を受け、スイッチング素子活性化信号を出
力するスイッチング素子活性化回路と、前記ビット線と前記第１の所定電位発生回路との間に接
続され、前記スイッチング素子活性化信号を受けたとき
オンされる第１のトランジスタと、前記ビット線と前記第２の所定電位発生回路との間に接
続され、前記スイッチング信号と相補の信号を受けたと
きオンされる第２のトランジスタとを含む、請求項３に
記載の不揮発性半導体記憶装置。
【請求項７】前記スイッチング素子活性化回路は、前記制御信号と、後列の前記ビット線制御手段内のスイ
ッチング素子活性化回路から出力される前記スイッチン
グ素子活性化信号とを受けるＯＲゲート回路を含む、請
求項６に記載の不揮発性半導体記憶装置。
【請求項８】前記第１の所定電位発生回路は、書込動
作時に第１の所定電位を発生し、読出動作時に第２の所
定電位を発生し、前記第２の所定電位発生回路は、書込動作時および読出
動作時に第３の所定電位を発生する、請求項６に記載の
不揮発性半導体記憶装置。
【請求項９】前記複数の不揮発性メモリセルの各々
は、第１のデータ記憶部と、第２のデータ記憶部とを含み、前記第１の所定電位発生回路は、前記第１のデータ記憶
部への書込動作時に第１の所定電位を発生し、前記第１
のデータ記憶部からの読出動作時および前記第２のデー
タ記憶部への書込動作時に第２の所定電位を発生し、前
記第２のデータ記憶部からの読出動作時に第３の所定電
位を発生し、前記第２の所定電位発生回路は、前記第１のデータ記憶
部への書込動作時および前記第２のデータ記憶部からの
読出動作時に前記第２の所定電位を発生し、前記第１の
データ記憶部からの読出動作時に前記第３の所定電位を
発生し、前記第２のデータ記憶部への書込動作時に前記
第１の所定電位を発生する、請求項６に記載の不揮発性
半導体記憶装置。
【請求項１０】前記複数の不揮発性メモリセルは、複数のノーマル不揮発性メモリセルと、前記複数のノーマル不揮発性メモリセルのうち不良ノー
マル不揮発性メモリセルと置換するためのスペア不揮発
性メモリセルとを含み、前記複数のビット線は、複数のノーマルビット線と、前記スペア不揮発性メモリセルが接続されたスペアビッ
ト線とを含み、前記ラッチ手段は、前記複数のノーマルビット線に対応して配置された複数
のノーマルラッチ手段と、前記スペアビット線に対応して配置されたスペアラッチ
手段とを含み、前記半導体記憶装置はさらに、アドレス信号を出力するアドレスカウンタと、前記アドレス信号と、不良ノーマル不揮発性メモリセル
を示す不良アドレス信号とが一致するか否かを判定する
冗長処理手段と、書込動作時に前記アドレス信号に応答して前記複数のラ
ッチ手段に前記複数のデータを順次書込む書込手段と、前記スペア不揮発性メモリセルに入出力されるデータを
ラッチするデータラッチ回路とを含み、前記書込手段は、前記冗長処理手段による判定の結果前
記アドレス信号と前記不良アドレス信号とが一致したと
き前記データを前記データラッチ回路に送信し、前記ア
ドレス信号が前記スペアラッチ手段を指定したときに前
記データラッチ回路にラッチされたデータを前記スペア
ラッチ手段に書込む、請求項１に記載の不揮発性半導体
記憶装置。
【請求項１１】前記複数の不揮発性メモリセルは、複数のノーマル不揮発性メモリセルと、前記複数のノーマル不揮発性メモリセルのうち不良ノー
マル不揮発性メモリセルと置換するためのスペア不揮発
性メモリセルとを含み、前記複数のビット線は、複数のノーマルビット線と、前記スペア不揮発性メモリセルが接続されたスペアビッ
ト線とを含み、前記ラッチ手段は、前記複数のノーマルビット線に対応して配置された複数
のノーマルラッチ手段と、前記スペアビット線に対応して配置されたスペアラッチ
手段とを含み、前記半導体記憶装置はさらに、アドレス信号を出力するアドレスカウンタと、前記アドレス信号と、不良ノーマル不揮発性メモリセル
を示す不良アドレス信号とが一致するか否かを判定する
冗長処理手段と、読出動作時に前記アドレス信号に応答して前記複数の不
揮発性メモリセルから複数のデータを順次読出し、外部
へ出力する読出手段と、前記スペア不揮発性メモリセルに入出力されるデータを
ラッチするデータラッチ回路とを含み、前記読出手段は、前記アドレス信号が前記スペアラッチ
手段を指定したときに前記スペア不揮発性メモリセルの
データを前記データラッチ回路に送信し、前記冗長処理
手段による判定の結果前記アドレス信号と前記不良アド
レス信号とが一致したときに前記データラッチ回路のデ
ータを読出し、外部へ出力する、請求項１に記載の不揮
発性半導体記憶装置。
【請求項１２】行に配列された複数のワード線と、列
に配列された複数のビット線と、行および列に配置され
た複数のメモリセルとを含むメモリセルアレイと、前記複数のメモリセルのいずれかを選択する選択手段と
を含み、前記メモリセルアレイにおいて、行の各々に配置された
複数のメモリセルは直列に接続され、そのゲートはその
行に配置されたワード線に接続され、前記複数のビット
線の各々は、互いに隣接する２つの列に配列された複数
のメモリセルと接続され、前記選択手段は、前記メモリ
セルアレイの端部に位置するメモリセルをはじめに選択
する、半導体記憶装置。
【請求項１３】前記選択手段は、書込動作時、書込動
作によるデータの蓄積動作の必要がないメモリセルは選
択しない、請求項１２に記載の半導体記憶装置。
【請求項１４】前記選択手段は、ビット線に所定の電
位を供給し、前記所定の電位を供給したビット線の電位
を維持する、請求項１２に記載の半導体記憶装置。
【請求項１５】前記複数のメモリセルの各々は、デー
タを記憶する複数の記憶部を含む、請求項１２に記載の
半導体記憶装置。
【請求項１６】複数のノーマルメモリセルと、スペアメモリセルと、外部から入力される複数のデータの各々について、前記
複数のノーマルメモリセルおよび前記スペアメモリセル
のいずれに記憶するかを判断し、書込動作の制御を行な
い、前記スペアメモリセルに記憶されたデータを読出し
た後、前記複数のノーマルメモリセルに記憶されたデー
タおよび前記スペアメモリセルに記憶されたデータのう
ち、いずれのデータを出力するかを判断する冗長手段と
を含む、半導体記憶装置。
【請求項１７】前記冗長手段は、前記スペアメモリセ
ルに対して入出力するデータを記憶する記憶手段を含
む、請求項１６に記載の半導体記憶装置。
【請求項１８】前記冗長手段は、書込動作時におい
て、前記記憶手段に記憶したデータを書込動作の最後に
前記スペアメモリセルへ書込む、請求項１７に記載の半
導体記憶装置。
【請求項１９】前記冗長手段は、読出動作時におい
て、読出動作の最初に前記記憶手段に前記スペアメモリ
セルのデータを記憶し、外部から入力されるアドレス信
号に応答して前記記憶手段のデータを出力する、請求項
１７に記載の半導体記憶装置。