JPH10320989A

JPH10320989A - 不揮発性半導体メモリ

Info

Publication number: JPH10320989A
Application number: JP12613797A
Authority: JP
Inventors: Hiroshi Iwahashi; 弘岩橋
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1997-05-16
Filing date: 1997-05-16
Publication date: 1998-12-04
Also published as: TW419809B; KR100307113B1; KR19980087105A; US6301158B1

Abstract

(57)【要約】【課題】仮想グランド型ＥＥＰＲＯＭにおいて、従来
必要であったオフセットトランジスタを廃止して、専有
面積を小さくする。【解決手段】メモリセルにデータをプログラムするた
めのプログラム手段を設け、このプログラム手段は同一
列のメモリセルへのプログラムが終了すると隣の列のメ
モリセルのプログラムを行い、さらに、メモリセルへの
プログラムは一端側のメモリセルから他端側に向かって
行うようプログラム制御を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は不揮発性半導体メ
モリに関するもので、浮遊ゲートとコントロールゲート
とを有するＭＯＳＦＥＴをメモリセルとし、浮遊ゲート
中の電荷の量によってデータを記憶するようにしたフラ
ッシュ型ＥＥＰＲＯＭに関するもので、特に仮想グラン
ド構成をしたものに関する。

【０００２】

【従来の技術】図１９に従来のフラッシュ型ＥＥＰＲＯ
Ｍをシンボルで示す。図２０（ａ）は図１９に示したメ
モリセルアレイの一部の平面図、図２０（ｂ）は図２０
（ａ）のＡ−Ａ線に沿った断面図である。

【０００３】このような従来のメモリセルにおいては、
メモリセルにデータを書き込む時には、行線ＷＬと列線
ＢＬに高電圧を印加しＶＳＳを基準電位（例えば接地電
位）とすることによってメモリセルに電流を流して浮遊
ゲートに電子を注入する。また、データの消去を行うに
は、まず全てのメモリセルの浮遊ゲートに電子を注入
し、メモリセルの浮遊ゲートの状態を全てのメモリセル
において均一にしてから、すべての行線を基準電位に
し、共通に接続されたメモリセルのソース、すなわちＶ
ＳＳに高電圧を印加し、トンネル効果を利用して浮遊ゲ
ートからメモリセルのソースに電子を放出してデータを
消去する。

【０００４】このような従来のフラッシュ型ＥＥＰＲＯ
Ｍにおいては、列線ＢＬをアルミニウムで形成し、二つ
のメモリセルで共通にメモリセルのドレイン領域と列線
とを接続しているので、接続部の面積の増加や、接続部
での歩留まりの低下という問題があった。

【０００５】このため、仮想グランド構成をしたフラッ
シュ型ＥＥＰＲＯＭが開発されている。図２１に仮想グ
ランド構成のフラッシュ型ＥＥＰＲＯＭをシンボルで示
す。図２２（ａ）は図２１に示したメモリセルアレイの
一部の平面図、図２２（ｂ）は図２２（ａ）のＡ−Ａ
線に沿って切った断面図である。

【０００６】仮想グランド型ＥＥＰＲＯＭにおいては、
メモリセルのソースあるいはドレインを構成するＮ+ 領
域が列線ＢＬ１〜ＢＬ９となる。このため、制御ゲート
ＣＧの下にＮ+ 領域で列線ＢＬ１〜ＢＬ９を形成するの
で、列線ＢＬ１〜ＢＬ９とメモリセル１１から８８との
接続部が図２０に示すメモリセルのように必要としない
ので、メモリセル面積の縮小とメモリセルと列線との接
続における歩留まり低下という問題も生じない。

【０００７】仮想グランド型ＥＥＰＲＯＭのメモリセル
の浮遊ゲートに電子を注入しデータを書き込む時には、
例えばメモリセル１２にデータを書き込む場合は、行線
ＷＬ１と列線ＢＬ２に高電圧を印加し列線ＢＬ３を基準
電位（例えば接地電位）にすることによってメモリセル
１２に電流を流して浮遊ゲートに電子を注入する。この
時列線ＢＬ１は電気的に浮遊状態にあるが、行線ＷＬ１
に供給される高電圧によってメモリセル１１がオンし列
線ＢＬ１の寄生容量の分だけメモリセル１を通して列線
ＢＬ２の高電圧によって充電される。この充電によって
メモリセル１１の浮遊ゲートに電子が注入されないよう
にするために、各メモリセルに図２２（ｂ）に示すよう
に制御ゲートＣＧによってチャネル部が制御されるオフ
セットトランジスタ部ＴｒOff を設けてある。このた
め、メモリセル１２へのデータの書込み時に高電圧が供
給される列線ＢＬ２にオフセットトランジスタ部が接続
されるメモリセル１１の浮遊ゲートＦＧには電子が注入
されない。しかし、このオフセットトランジスタ部がメ
モリセルに設けられているために、この分だけメモリセ
ルサイズが大きくなってしまうという問題があった。

【０００８】

【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みてなされたもので、列線とメモリセルとの接
続部が不要な仮想グランド型ＥＥＰＲＯＭにおいて、メ
モリセルへのデータの新規な書き込み方法を採用するこ
とによって、メモリセルのオフセットトランジスタ部を
不要とした不揮発性半導体メモリを提供するものであ
る。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、請求項１に係る発明は、フローティングゲート、コ
ントロールゲート、ドレイン、ソース、及びチャネル領
域を有し、前記フローティングゲート中の電荷の量によ
ってデータを記憶するメモリセルを、行方向及び列方向
のマトリクス状に配列し、同一行のメモリセルのコント
ロールゲートを接続した行線と、隣り合うメモリセルの
ドレイン及びソースを共用するとともに同一列の前記ド
レイン及びソースを接続した列線とを有するメモリセル
アレイと、アドレス信号が入力され前記行線を選択する
行デコーダと、アドレス信号が入力され前記列線を選択
する列デコーダと、前記メモリセルにデータをプログラ
ムするためのプログラム手段とを具備し、前記プログラ
ム手段による前記メモリセルへのデータのプログラム
は、同一列のメモリセルへのプログラム終了後、隣の列
のメモリセルのプログラムを行い、前記メモリセルへの
データのプログラムは前記メモリセルアレイの一端の列
から開始するように制御されることを特徴とする。この
ように、メモリセルアレイへのプログラミングは一端の
列線から順次行われるので、プログラムの終了した列線
の隣の列線をプログラムする時に、既にプログラムを終
了した隣の列線に接続されるメモリセルの記憶データの
誤書込みは生じない。従ってオフセットトランジスタは
不要となる。

【００１０】また、請求項２に係る発明では、請求項１
に係る発明において、前記行デコーダは前記メモリセル
へのプログラムデータが入力され、前記アドレス信号に
よって選択された行線に、前記プログラムデータに基づ
いて高電圧を供給し、前記フローティングゲートに電子
を注入するか否かの制御を行うことを特徴とする。この
ため、書込みデータが“１”となるメモリセルのワード
線に高電圧を印加することが可能となる。

【００１１】また、請求項３に係る発明では、請求項１
乃至２に係る発明において、前記列線と前記プログラミ
ング手段との接続の制御を前記列デコーダによって行う
列選択手段をさらに具備し、隣り合う３本の列線を端か
ら順に第１の列線、第２の列線、第３の列線としたと
き、前記プログラミング手段は前記列選択手段を介し
て、前記第１の列線に高電圧を供給するとともに前記第
２の列線に基準電位を供給して、ドレインを前記第１の
列線に接続されソースを前記第２の列線に接続されるメ
モリセルのプログラムを行い、前記ドレインを前記第１
の列線に接続されソースを前記第２の列線に接続される
メモリセルのプログラムが終了すると、前記列選択手段
を介して前記第２の列線に高電圧を供給するとともに前
記第３の列線に基準電位を供給して、ドレインを前記第
２の列線に接続されソースを前記第３の列線に接続され
るメモリセルのプログラムを開始することを特徴とす
る。

【００１２】また、請求項４に係る発明では請求項３に
係る発明において、前記プログラミング手段は、前記ド
レインを前記第２の列線に接続されソースを前記第３の
列線に接続されるメモリセルのプログラムする際に、前
記第１の列線およびプログラムが終了したメモリセルに
接続される列線に高電圧を供給することを特徴とする。
このため、このため、プログラムが終了したメモリセル
が接続される列線は共に高電圧に設定されるので、隣の
列のメモリセルをプログラムする際にメモリセルの行線
に高電圧が印加されても、プログラムが終了したメモリ
セルには電流が流れない。

【００１３】また、請求項５に係る発明では、請求項３
に係る発明において、前記プログラミング手段は、前記
ドレインを前記第２の列線に接続されソースを前記第３
の列線に接続されるメモリセルのプログラムする際に、
前記第１の列線およびプログラムを終了したメモリセル
に接続される列線を開放状態とすることを特徴とする。
このため、プログラムが終了したメモリセルには電流が
流れない。

【００１４】また、請求項６に係る発明では、請求項２
係る発明において、前記行デコーダに供給する電源電圧
値を変化させる電源電圧供給手段を更に具備し、前記行
デコーダに供給する電源電圧値を変化させて、前記メモ
リセルへのデータのプログラム時に、選択された前記行
線に、前記メモリセルにプログラムされるデータに対応
して電圧を供給することを特徴とする。

【００１５】また、請求項７に係る発明では、前記メモ
リセルにプログラムされたデータを消去した後、前記メ
モリセルのデータの消去状態のチェックを行う時に、前
記電源電圧供給手段は通常の読み出し時の電源電圧より
低い電源電圧を前記行デコーダに供給することを特徴と
する。このため、消去状態のチェック時に前記通常読み
出し時より低い電源電圧を印加してメモリセルがＯＮす
るまで消去を繰返し、ＯＮしたときの電源電圧を基準に
消去時のメモリセルのしきい値電圧を決定することがで
きる。

【００１６】また、請求項８に係る発明では、請求項２
に係る発明において、前記行デコーダは前記アドレス信
号によって選択された複数の行線に接続されるメモリセ
ルに同時にプログラムすることを特徴とする。

【００１７】また、請求項９に係る発明では、請求項８
に係る発明において、前記行デコーダは前記複数の行線
に接続されるメモリセルに書込むデータを保持するラッ
チ回路をさらに具備することを特徴とすることを特徴と
する。このため、シリアルに入力される異なった書込み
データを同時に複数の行線に書き込むことができる。

【００１８】また、請求項１０に係る発明では、フロー
ティングゲート、コントロールゲート、ドレイン、ソー
ス、及びチャネル領域を有し、前記フローティングゲー
ト中の電荷の量によってデータを記憶するメモリセル
を、行方向及び列方向のマトリクス状に配列し、同一行
のメモリセルのコントロールゲートを接続した行線と、
隣り合うメモリセルのドレイン及びソースを共用すると
ともに同一列の前記ドレイン及びソースを接続した列線
とを有する複数のメモリセルアレイと、前記複数のメモ
リセルアレイの列線に対応する第２の列線と、前記メモ
リセルアレイの前記列線に一端が接続され、前記第２の
列線に他端が接続されるスイッチングトランジスタと、
アドレス信号が入力され前記行線を選択する行デコーダ
と、アドレス信号が入力され前記列線を選択する列デコ
ーダと、前記メモリセルにデータをプログラムするため
のプログラム手段とを具備し、前記プログラム手段によ
る前記メモリセルへのデータのプログラムは、前記スイ
ッチングトランジスタによって前記第２の列線と接続さ
れたメモリセルアレイに対して、同一列のメモリセルへ
のプログラム終了後、隣の列のメモリセルのプログラム
を行い、前記メモリセルへのデータのプログラムは前記
メモリセルアレイの一端の列から開始するように制御さ
れることを特徴とする。このため、メモリセルが複数の
メモリセルアレイに分割されるため、メモリ容量が大き
くなった場合でも１つの列線に接続されるメモリセルの
数は増加しないので、列線の寄生容量は増加しない。

【００１９】請求項１１に係る発明は、請求項１０に係
る発明において、同一のメモリセルアレイを構成する列
線に接続される前記スイッチングトランジスタは前記列
線の同一方向の一端に接続されることを特徴とする。こ
のため、前記スイッチングトランジスタのゲートに接続
され、このＯＮ／ＯＦＦを制御する信号線は１本となる
ので、専有面積を小さくすることができる。

【００２０】請求項１２に係る発明は、請求項１０に係
る発明において、前記スイッチングトランジスタは、前
記列線の両端に設けられ対応するメモリセルアレイが選
択されると双方の前記スイッチングトランジスタが前記
第２の列線と接続されることを特徴とする。このため、
列線はその両端より充放電されるため、列線の抵抗を小
さくすることができる。

【００２１】請求項１３に係る発明は、請求項１０ない
し１２に係る発明において、前記複数のメモリセルアレ
イの前記スイッチングトランジスタを同時に選択するこ
とにより、複数のメモリセルアレイに同時にプログラム
することを特徴とする。

【００２２】請求項１４に係る発明は、第１導電型半導
体基板と、前記第１導電型半導体基板上に形成された第
２導電型のドレイン及びソース領域と、前記ドレイン領
域とソース領域間のチャネル領域上に絶縁膜を介して形
成されるフローティングゲートと、前記フローティング
ゲート上に絶縁膜を介して形成されるコントロールゲー
トとよりなるメモリセルと、同一行のメモリセルの前記
コントロールゲートを接続した複数の行線と、隣り合っ
たメモリセルの前記ドレイン領域および前記ソース領域
を共有するとともに同一列の前記ドレイン領域及びソー
ス領域を接続した複数の列線と、前記複数の行線と前記
複数の列線が互いに交差するように配置されたメモリセ
ルアレイと、このメモリセルアレイ上に絶縁膜を介して
形成された導電膜を具備することを特徴とする。

【００２３】また、請求項１５に係る発明は、第１導電
型半導体基板と、前記第１導電型半導体基板上に形成さ
れた第２導電型のドレイン及びソース領域と、前記ドレ
イン領域とソース領域間のチャネル領域上に絶縁膜を介
して形成されるフローティングゲートと、前記フローテ
ィングゲート上に絶縁膜を介して形成されるコントロー
ルゲートとよりなるメモリセルと、同一行のメモリセル
の前記コントロールゲートを接続した複数の行線と、隣
り合ったメモリセルの前記ドレイン領域および前記ソー
ス領域を共有するとともに同一列の前記ドレイン領域及
びソース領域を接続した複数の列線と、前記複数の列線
の一端に一端を接続される複数のスイッチングトランジ
スタと、前記複数の行線と前記複数の列線が互いに交差
するように配置されたメモリセルアレイと、前記複数の
メモリセルアレイ上に絶縁膜を介して形成され、前記ス
イッチングトランジスタの他端と接続される第２の列線
と、このメモリセルアレイと第２の列線上に絶縁膜を
介して形成された導電膜を具備することを特徴とする。

【００２４】また、請求項１６に係る発明は、請求項１
４乃至１５に係る発明において、前記導電膜に所定の電
位を印加し、前記列線間の前記半導体基板表面で前記行
線が存在しない領域に反転層が形成され、隣り合う前記
列線間に電流経路が形成されるのを防止するようにした
ことを特徴とする。このため、拡散層によって形成され
た列線間でその上部に制御ゲートを有さない部分におい
て、基板表面上に反転層が形成され不正なリーク電流が
発生することを防止する。

【００２５】また、請求項１７に係る発明は、請求項１
４乃至１６に係る発明において、アドレス信号が入力さ
れ前記行線を選択するための行デコーダと、アドレス信
号が入力され前記列線を選択するための列デコーダと、
前記メモリセルにデータをプログラムするためのプログ
ラム手段とを更に具備し、前記プログラム手段による前
記メモリセルへのデータのプログラムは、同一列のメモ
リセルへのプログラム終了後、隣の列のメモリセルのプ
ログラムを行い、前記メモリセルへのデータのプログラ
ムは前記メモリセルアレイの一端の列から開始するよう
に制御されることを特徴とする。このため、専有面積を
小さくしたメモリを効率的に制御することが可能とな
る。

【００２６】

【発明の実施の形態】本願発明の一実施例を図１を参照
して説明する。図１は、メモリセルを８行×８列のマト
リックス状に配置したものである。同一行のメモリセル
は行線ＷＬ１〜ＷＬ８のいずれか一つに接続され、同一
列のメモリセルは、ドレイン同士が同一の列線に接続さ
れ、ソース同士が同一の列線に接続される。例えば、メ
モリセル１１〜１８のドレインはそれぞれ列線ＢＬ１に
接続され、メモリセル１１〜１８のソースはそれぞれ列
線ＢＬ２に接続される。また、この列線ＢＬ２は同一列
のメモリセル２１〜２８のドレインにも接続される。行
線ＷＬ１〜ＷＬ８は行デコーダ１０１に接続される。ま
た列線ＢＬ１〜ＢＬ９は列デコーダ１０２の出力信号に
よって制御される列線選択手段１０３を介してプログラ
ム手段１０４に接続される。

【００２７】列選択手段１０３は複数のＮチャネル型ト
ランジスタより構成される。列線ＢＬ１にはトランジス
タ１ａと１ｂのドレインが接続され、列線ＢＬ２にはト
ランジスタ２ａ、２ｂ、１ｃのドレインが接続される。
同様にして列線ＢＬ３〜ＢＬ８にはそれぞれトランジス
タ３ａ〜８ａ、３ｂ〜８ｂ、２ｃ〜７ｃのドレインが接
続され、列線ＢＬ９にはトランジスタ９ｂと８ｃのドレ
インが接続される。また、トランジスタ１ａ〜８ａのゲ
ートには列デコーダ１０２より出力される制御信号ＣＵ
１〜ＣＵ８が供給され、トランジスタ１ｂ〜９ｂには列
デコーダ１０２より出力される制御信号ＣＢ１〜ＣＢ９
が入力され、トランジスタ１ｃ〜９ｃには列デコーダ１
０２より出力される制御信号ＣＬ１〜ＣＬ８が入力され
る。

【００２８】プログラム手段１０４はデータ書込み回路
１０５、センスアンプ１０６、バイアス回路１０７、接
地回路１０８より構成される。データ書込み回路１０５
は外部信号ＷによってＯＮ／ＯＦＦを制御されるＮチャ
ネル型トランジスタＴｒ２を介して、センスアンプ１０
６は外部信号ＲによってＯＮ／ＯＦＦされるＮチャネル
型トランジスタＴｒ１を介して、列選択手段１０３のト
ランジスタ１ａ〜８ａに共通に接続される。バイアス回
路１０７は列選択手段１０３のトランジスタ１ｂ〜９ｂ
に共通に接続される。接地電位１０８は列選択手段１０
３のトランジスタ１ｃ〜８ｃに共通に接続される。

【００２９】データのプログラムは、メモリセルアレイ
の端の列に接続されるメモリセルから行われ、一つの列
の全てのメモリセルにプログラムが完了した後、隣の列
のメモリセルのプログラムが開始される。例えば、列線
ＢＬ１に接続されたメモリセルからプログラムが開始さ
れる、次に列線ＢＬ２に接続されたメモリセルがプログ
ラムされ、順次列線ＢＬ３、ＢＬ４‥‥に接続されるメ
モリセルがプログラムされていく。もしも列線ＢＬ９に
接続されるメモリセルからプログラムを始めたならば、
ＢＬ９に接続された全てのメモリセルへのプログラムが
完了した後、次に列線ＢＬ８に接続されるメモリセルが
プログラムが行われ、次に列線ＢＬ７、ＢＬ６と隣の列
のメモリセルがプログラムされていく。

【００３０】メモリセルへのデータのプログラムは、選
択されたメモリセルのドレインが接続されている列線に
高電圧を供給するとともにそのソースに基準電位（例え
ば接地電位）を供給するようにする。そしてメモリセル
の浮遊ゲートに電子を注入する時には、選択されたメモ
リセルに制御ゲートすなわち選択されたメモリセルが接
続されている行線に高電圧を供給する。これによってメ
モリセルのチャネルに電流が流れチャネル領域の電子が
浮遊ゲートに注入される。選択されたメモリセルの浮遊
ゲートに電子を注入しない時、すなわち浮遊ゲートを消
去された状態のままにしておく時には、選択された行線
に基準電位（例えば接地電位）を供給する。

【００３１】本願発明の半導体メモリについての、デー
タの消去及びプログラム動作について更に説明する。メ
モリセルへのデータのプログラムの前に、すなわちデー
タの書き込みの前に、メモリセルのデータの消去を行
う。すなわちメモリセルはデータをプログラムする前に
データの初期化を行い全て２進データの一方の記憶状態
に設定された後、選択的に２進データの他方のデータを
書き込まれることになる。また、データの消去を行う前
にはデータを消去する全てのメモリセルの浮遊ゲートに
電子を注入する。すなわち消去すべきメモリセルの初期
状態を同じにしておき、その後消去することで、消去後
のメモリセルの閾値電圧の分布を均一に近くなるように
する。この消去前のメモリセルへの電子の注入は、上記
したデータのプログラムと同様に列線ＢＬ１に高電圧を
供給し、列線ＢＬ２を基準電位に設定し、行線ＷＬ１か
らＷＬ８を順次高電圧にしてメモリセル１１〜１８に順
々に電子を注入する。その後列線ＢＬ２に高電圧を供給
し、列線ＢＬ３を基準電位に設定し、行線ＷＬ１からＷ
Ｌ８を順次高電圧にしてメモリセル２１〜２８に順々に
電子を注入する。これをＢＬ３からＢＬ９まで繰り返し
すべてのメモリセルの浮遊ゲートに電子を注入する。あ
るいは、すべての列線を基準電位に設定し、すべての行
線を高電位に設定すれば、トンネル効果によって浮遊ゲ
ートに電子がチャネル領域から注入される。このように
電子の注入が完了すると、すべての行線を基準電位にし
て、列線に高電圧を供給する。このため、浮遊ゲートの
電子は列線の高電圧に引かれ、トンネル効果によって放
出される。

【００３２】この放出の後に読み出しを行い、放出量が
良いかどうかをチェックして、放出量が足りなければ更
に放出し、最適の閾値電圧にメモリセルが達するまで電
子の放出と読み出しが繰り返される。この消去状態を確
認するための読み出しは、通常の読み出しの時よりも、
行線、すなわちメモリセルの制御ゲートに供給する電圧
を低い値に設定して、行うと良い。そして、この低い電
圧でメモリセルがオンするかどうかのチェックを行う。
メモリセルがオンすればメモリセルの閾値電圧が行線に
供給された電圧よりも低くなったことになるので、この
行線の電圧を基準として消去完了時の設定したいメモリ
セルの閾値電圧を決めることが出来る。この場合、後述
する図４に示す行デコーダにおいては、電源電圧Ｖ１が
選択された行に出力されることになるので、この電源電
圧Ｖ１を変化させてやればよい。すなわち、電源電圧供
給手段を設け、データのプログラムや消去完了のチェッ
クを行う時に電源電圧Ｖ１を変化させるようにすれば、
行デコーダの回路構成を簡単にすることができる。

【００３３】列線ＢＬ１〜ＢＬ９は、それぞれゲートが
信号ＣＢ１〜ＣＢ９で制御されるトランジスタ１ｂ〜９
ｂの一端に接続され、これらのトランジスタ１ｂ〜９ｂ
の他端は、共通にバイアス回路に接続される。このバイ
アス回路１０７は後述するが、データの消去の時にはデ
ータが消去可能な高電圧を出力し、データの読み出しの
時には所定の電圧を出力する。列線ＢＬ１〜ＢＬ８は、
それぞれゲートが信号ＣＵ１〜ＣＵ８で制御されるトラ
ンジスタ１ａ〜８ａの一端に接続され、これらのトラン
ジスタ１ａ〜８ａの他端は、共通に接続され、データの
読み出し時にオンするトランジスタＴｒ１を介してセン
スアンプ１０６に接続されるとともに、データのプログ
ラムの時、すなわちデータの書き込みの時にオンするト
ランジスタＴｒ２を介してデータ書き込み回路１０５に
接続される。列線ＢＬ２〜ＢＬ９は、それぞれゲートが
信号ＣＬ１〜ＣＬ８で制御されるトランジスタ１ｃ〜８
ｃの一端に接続され、これらのトランジスタ１ｃ〜８ｃ
の他端は、共通に接地電位１０７に接続される。

【００３４】信号ＣＵ１〜ＣＵ８、信号ＣＬ１〜ＣＬ
８、信号ＣＢ１〜ＣＢ９はアドレス入力Ａ３，Ａ４，Ａ
５によってその論理レベルが決定される。図２および図
３の真理値表に示すように信号Ｗ及び信号Ｒがともに論
理“０”のデータの消去の時には、信号ＣＵ１〜ＣＵ
８、信号ＣＬ１〜ＣＬ８は全て論理“０”となり、これ
らの信号が供給されるトランジスタ１ａ〜８ａ、１ｃ〜
８ｃをオフにし、信号ＣＢ１〜ＣＢ８は全て論理“１”
となり、これらの信号が供給されるトランジスタ１ｂ〜
９ｂは全てオンし、列線ＢＬ１〜ＢＬ９はバイアス回路
１０７に接続され消去のための高電圧が供給される。こ
の消去の時には行線ＷＬ１〜ＷＬ８は全て論理“０”
（例えば接地電位）に設定されている。消去状態のチェ
ックのための読み出しの時は後述する行デコーダ１０１
に供給される電源電圧Ｖ１を所定の電圧に設定する。

【００３５】次に図１および図２を参照してデータのプ
ログラムについて説明する。データのプログラムの時に
は、信号Ｗは論理“１”に信号Ｒは論理“０”に設定さ
れる。この実施例では、列線ＢＬ１に接続されているメ
モリセルから列線ＢＬ８の方に順次プログラムを行う。
このメモリセルのアドレスの指定は、アドレス入力Ａ
３、Ａ４、Ａ５によってなされ、Ａ３＝Ａ４＝Ａ５＝
“０”の時は列線ＢＬ１とＢＬ２との間のメモリセルが
プログラムされ、Ａ３＝“１”、Ａ４＝Ａ５＝“０”の
時は列線ＢＬ２とＢＬ３との間のメモリセルがプログラ
ムされ、順次アドレス信号の増加とともにプログラムさ
れるメモリセルの列が移動し、最後にＡ３＝Ａ４＝Ａ５
＝“１”の時は列線ＢＬ８とＢＬ９との間のメモリセル
がプログラムされる。アドレス入力Ａ３＝Ａ４＝Ａ５＝
“０”の時は信号ＣＵ１＝“１”、ＣＵ２〜ＣＵ８＝
“０”、信号ＣＬ１〜ＣＬ８＝“１”に設定される。こ
のため列線ＢＬ２〜ＢＬ９は、ゲートに“１”の信号Ｃ
Ｌ１〜ＣＬ８が供給されるトランジスタ１ｃ〜８ｃを介
して接地回路１０８に接続され、接地電位が供給され
る。列線ＢＬ１は、ゲートに“１”の信号ＣＵ１が供給
されるトランジスタ１ａと、このトランジスタに接続さ
れゲートに信号Ｗが供給されるトランジスタＴｒ２とを
通して図１に示すようにデータ書き込み回路１０５に接
続される。よって列線ＢＬ１には、データ書き込み回路
１０５から高電圧が供給される。もし選択された行線が
高電圧に設定されるなら、この行線に接続されたメモリ
セルを通して列線ＢＬ１からＢＬ２へ電流が流れメモリ
セルの浮遊ゲートに電子が注入されデータが書き込まれ
る。また選択された行線が、非選択な行線と同じ基準電
位のままであるなら選択されたメモリセルには電流は流
れないので、浮遊ゲートは消去状態を維持しデータの書
き込みは行われない。列線ＢＬ１とＢＬ２との間のメモ
リセルへのデータのプログラムが終了すると、アドレス
は、Ａ３＝“１”、Ａ４＝Ａ５＝“０”に変化し列線Ｂ
Ｌ２とＢＬ３との間のメモリセルがプログラムされる。
Ａ３＝“１”、Ａ４＝Ａ５＝“０”の時は、図２に示す
ように信号ＣＵ１＝ＣＵ２＝“１”、ＣＵ３〜ＣＵ８＝
“０”に設定され、また信号ＣＬ１＝“０”、ＣＬ２〜
ＣＬ８＝“１”に設定される。このため列線ＢＬ１、Ｂ
Ｌ２には高電圧が供給され列線ＢＬ３〜ＢＬ９は接地電
位に設定される。選択された行線が高電圧に設定されれ
ば、列線ＢＬ２とＢＬ３との間のゲートに高電圧が供給
されているメモリを通して電流が流れこのメモリセルの
浮遊ゲートに電子が注入される。また列線ＢＬ１とＢＬ
２との間のメモリセルはゲートに高電圧が供給されてい
ても列線ＢＬ１とＢＬ２とはともに高電圧に設定されて
いるので、これら列線の間のメモリセルには電流が流れ
ず、しきい値状態は変化しない。この実施例の場合列線
ＢＬ１とＢＬ２とをともに高電圧に設定したが、図３に
示すように信号ＣＵ１を“０”にして列線ＢＬ１をデー
タ書き込み回路から切り離すようにしても良い。

【００３６】このように高電圧を供給する列線と接地電
位を供給する列線とを図１の実施例では順次左にずらし
データのプログラムを行う。データのプログラムが終了
すれば、すべての行線を基準電位にして、信号ＣＵ１〜
ＣＵ８を“０”に、信号ＣＬ１〜ＣＬ８を“１”とし、
列線を接地電位にして充電された列線の電位を放出す
る。この時、列線ＢＬ１に高電圧が残るので、列線ＢＬ
１も接地電位にする手段を設けることが望ましい。

【００３７】次に、上記手順でプログラムされたメモリ
セルからのデータの読み出しについて説明する。データ
の読み出しの時には、信号Ｗは論理“０”に信号Ｒは論
理“１”に設定される。アドレス入力Ａ３＝Ａ４＝Ａ５
＝“０”の時には、列線ＢＬ１とＢＬ２との間にあるメ
モリセル１１〜１８のいずれか一つが選択される。この
時図２に示すように、信号ＣＵ１及び信号ＣＬ１は論理
“１”に設定されるので、この信号ＣＵ１及び信号ＣＬ
１が供給されているトランジスタ１ａ、１ｃはオンし、
列線ＢＬ１は、信号ＣＵ１がゲートに供給されているト
ランジスタ１ａと論理“１”の信号Ｒが供給されオンし
ているトランジスタＴｒ２とを介してセンスアンプ１０
６に接続される。列線ＢＬ２は、信号ＣＬ１がゲートに
供給されているトランジスタ１ｃを介して接地回路１０
８に接続され、接地電位が供給される。例えば行線ＷＬ
１が選択され論理“１”にされた時にはメモリセル１１
が選択される。一方、信号ＣＢ１、ＣＢ２は論理“０”
に、信号ＣＢ３〜ＣＢ９は論理“１”にされ、非選択な
列線ＢＬ３〜ＢＬ９は、これら信号ＣＢ３〜ＣＢ９がゲ
ートに供給されるトランジスタ３ｂ〜９ｂを介してバイ
アス回路１０７に接続され所定の電圧が供給される。な
お、非選択な列線は、特に所定電位に設定しておく必要
はなく、信号ＣＢ１〜ＣＢ９が供給されているトランジ
スタはオフのままにしておいても良い。行線ＷＬ１が選
択されると、行線ＷＬ１が論理“１”（例えば５Ｖ）に
され、残りの行線は論理“０”にされる。この時メモリ
セル１１からデータが読み出される。この状態でアドレ
ス入力Ａ３が論理“１”に変化すると、信号ＣＵ１、Ｃ
Ｌ１は論理“０”に変化し、信号ＣＵ２、ＣＬ２が論理
論理“１”に変化する。このため、列線ＢＬ２はセンス
アンプ１０６に接続され、列線ＢＬ３は接地電位１０８
に接続される。また信号ＣＢ３が論理“０”に変化し、
信号ＣＢ１は論理“１”に変化するので、列線ＢＬ１に
はバイアス回路１０７から所定電位が供給される。この
状態ではメモリセル２１が選択される。メモリセル２１
が選択された状態で、アドレス入力Ａ３が論理“０”
に、アドレス入力Ａ４が論理“１”に変化すると、メモ
リセル３１が選択され、メモリセル３１が選択された状
態で、アドレス入力Ａ３が論理“１”に変化するとメモ
リセル４１が選択される。このメモリセル４１が選択さ
れた状態で、アドレス入力Ａ３、Ａ４が論理“０”にア
ドレス入力Ａ５が論理“１”に変化するとメモリセル５
１が選択されることになる。このメモリセル５１が選択
された状態で、行線ＷＬ１が論理“０”に変化し、行線
ＷＬ２が論理“１”に変化すると、行線ＷＬ２が選択さ
れるので、今度はメモリセル５２が選択された状態とな
る。

【００３８】メモリセル１１を選択する時についてさら
に詳しく説明する。上記のように、列線ＢＬ２には接地
電位が供給される。すなわちメモリセル１１の列線ＢＬ
２に接続された一端は、接地電位に接続される。また、
列線ＢＬ１、すなわちメモりセル１１の他端はセンスア
ンプ１０６に接続される。メモリセルはその閾電圧の大
小で論理“０”と論理“１”とが記憶される。すなわち
データのプログラムの時に浮遊ゲートに電子の注入され
たメモリセルは閾電圧が高くなり、データのプログラム
の時に電子が注入されていない消去状態のままのものは
その閾電圧は低い。閾電圧が高いと行線が論理“１”と
なりメモリセルが選択されても選択されたメモリセルは
オンせず、閾電圧が低いと選択された時にオンする。
今、列線ＢＬ１とＢＬ２との間のメモリセルのうち、行
線ＷＬ２〜行線ＷＬ８は論理“０”で非選択状態のため
行線ＷＬ２〜行線ＷＬ８に接続されているメモリセルは
オフしており、メモリセル１１は閾電圧が高い時には、
行線ＷＬ１が論理“１”であってもメモリセル１はオフ
するため、列線ＢＬ１は、センスアンプの負荷トランジ
スタで充電され、この充電された状態がセンスアンプで
検出され、例えばメモりセル１１の記憶データが論理
“１”であると判定される。メモリセル１１の閾電圧が
低い時には、メモリセル１１はオンするため、列線ＢＬ
１は、メモりセル１１および列線ＢＬ２を通して、接地
電位に向かって放電され、この放電状態がセンスアンプ
１０６で検出され、例えばメモりセル１１の記憶データ
が論理“０”であると判定される。メモリセル２１が選
択される時は、列線ＢＬ２がセンスアンプ１０６に接続
され、列線ＢＬ３が接地電位に接続される。よって列線
ＢＬ２は、メモリセル２１の閾電圧が高い時には、列線
ＢＬ３とは電気的に分離された状態となり、このため列
線ＢＬ２はセンスアンプの負荷トランジスタで充電さ
れ、この充電された状態がセンスアンプで検出される。
一方、メモリセル２１の閾電圧が低い時には、列線ＢＬ
２はメモリセル２１及び列線ＢＬ３を通して接地電位１
０８に向かって放電され、この放電状態がセンスアンプ
１０６で検出されることになる。

【００３９】ところで、このように構成された半導体メ
モリは、メモリセルの閾値電圧が低い時には、行線が論
理“１”であればデータが読み出されないものでもオン
してしまう。例えばメモリセル４１が選択されこのメモ
リセル４１の閾電圧が高い時はこのメモリセル４１はオ
フするが、メモリセル４１の隣のメモリセル３１の閾電
圧が低ければ、メモリセル３１はオンする。例えば第１
図のメモリセル３１及びメモリセル３１の右側に配置さ
れ行線ＷＬ１に接続された全てのメモリセル２１、１１
の閾電圧が低い時には、これらのメモリセルを通して、
列線ＢＬ４及び列線ＢＬ４の右側の列線全てがメモリセ
ルを通して接続されることになる。今これらの列線が接
地電位にあるとすると、センスアンプ１０６の負荷トラ
ンジスタが、列線ＢＬ４が充電される時にメモリセルを
通してＢＬ４の右側の全ての列線も充電され、これらの
充電が完了するまで、メモリセル４１のデータが読み出
せないことになりデータの読み出し速度が遅くなってし
まう。このため非選択な列線は、バイアス回路１０７に
よって所定の電位に充電されている。このため、所定の
読み出し速度が得られるならば、非選択な列線は所定電
位に設定しておく必要はない。

【００４０】なお、データのプログラムはどのメモリセ
ルにでも任意に行うことができるが、上記のようにメモ
リセルアレイの端の列から順次内側へ行うのが望まし
い。これは、例えばメモリセル４１からプログラムを開
始したとすると、列線ＢＬ４に高電圧を供給し、列線Ｂ
Ｌ５に基準電位を与える。この時行線ＷＬ１に高電圧を
供給すればメモリセル４１の浮遊ゲートに電子が注入さ
れる。行線ＷＬ１に高電圧が供給されているので、メモ
リセル３１、２１、１１は導通状態にある。このため、
列線ＢＬ３、ＢＬ２、ＢＬ１を電気的に浮遊状態として
いても、列線ＢＬ４からメモリセル３１、２１、１１を
通して、列線ＢＬ３、ＢＬ２、ＢＬ１に存在する容量を
充電する分の電流が流れる。この電流によってメモリセ
ル３１、２１、１１の浮遊ゲートに電子が間違って注入
される恐れがある。これを回避するためには、列線ＢＬ
３、ＢＬ２、ＢＬ１にも列線ＢＬ４と同様に高電圧を供
給してメモリセル３１、２１、１１に電流が流れないよ
うにすればよいが、任意の番地のメモリセルにプログラ
ムするには、列線に充電された高電圧をいったん放電し
なければならない。例えばメモリセル４１をプログラム
した後メモリセル１１をプログラムすると、列線ＢＬ２
を基準電位にしなければならないために、列線ＢＬ４、
ＢＬ３、ＢＬ２の高電圧が放電されてしまい充電された
電荷が無駄になってしまう。このため、列線ＢＬ１，Ｂ
Ｌ２と順々に高電圧を供給していけば高電圧を放電する
必要がないために電荷を有効に使用することが出来る。
このため本願発明では、メモリセルアレイの端の列から
順次プログラムをするようにしている。

【００４１】図４に本願発明における行デコーダの一例
を示す。この行デコーダでは、アドレス入力Ａ０，Ａ
１，Ａ２によって８本の行線を選択している。図５の
（ａ）はメモリセルにプログラムするデータが論理
“１”である場合のデータプログラム時の真理値表を示
す。この実施例では、データが論理“１”の時にメモリ
セルの浮遊ゲートに電子を注入してメモリセルの閾電圧
を高く設定するようにしている。図５の（ｂ）はメモリ
セルにプログラムするデータが論理“０”である場合の
データプログラム時の真理値表を示す。図４は行デコー
ダ回路の一例である。なお、信号Ｄは図６（ｂ）に示し
た回路より得られるもので、信号Ｗ、Ｒ、ＤＩＮと信号
Ｄの関係は図６（ａ）に示す真理値表で表される。

【００４２】図６において、信号ＤＩＮはメモリセルに
書き込まれるべきデータである。信号ＷおよびＲがとも
に論理“０”の時、行デコーダは消去モードとなりデー
タＤは論理“０”となる。このとき図４において、すべ
ての行線に基準電位が供給される。信号Ｗが論理
“１”、信号Ｒが倫理“０”の時、行デコーダはプログ
ラムモードとなりデータＤはＤＩＮと同じ論理なる。こ
のとき図４においてデータＤは書き込むべきデータＤＩ
Ｎの論理に応じて入力され、書き込むべきデータＤＩＮ
が論理“１”の時アドレスＡ０〜Ａ３によって選択され
た１つの行線に高電圧が供給される。また、信号Ｗが論
理“０”、信号Ｒが倫理“１”の時、行デコーダは読み
出しモードとなりデータＤは論理“１”となる。図４に
おいて、データＤが論理“１”の時アドレスＡ０〜Ａ３
によって選択された行線の一つが論理“１”となり電源
電圧Ｖ１が供給される。

【００４３】この図４〜図６に示す実施例では、１本の
行線に関するメモリセルをプログラムする場合が示され
ているが、図４、図６の回路を例えば図７、図８に示す
ように変更することで、同時に２本の行線に関するメモ
リセルをプログラムすることが可能となる。

【００４４】まず、図７に示すようにアドレス入力Ａ１
が入力されているトランジスタＴｒ３に接続されている
トランジスタＴｒ４に信号Ｄ１を入力するようにし、ア
ドレス入力／Ａ１が入力されているトランジスタＴｒ５
に接続されているトランジスタＴｒ６に信号Ｄ２を入力
する。すなわちアドレス入力Ａ１、／Ａ１に関するデコ
ーダにそれぞれ異なるデータを入力するようにする。信
号Ｄ１はアドレス入力Ａ１が論理“１”のときに書き込
まれるデータで、信号Ｄ２はアドレス入力Ａ１が論理
“０”のときに書き込まれるデータとなる。プログラム
時にアドレス入力Ａ１＝／Ａ１＝論理“１”となった時
には、対応する２本の行線が同時に選択され、信号Ｄ
１、Ｄ２に基づいて２個のデータを対応する２本の行線
に関するメモリセルに同時にプログラムすることが可能
になる。この場合アドレス入力Ａ１が論理“１”の時に
書き込むべきデータとアドレス入力Ａ１が論理“０”の
時に書き込むべきデータとの２個のデータを例えばラッ
チ回路等で記憶するようにすれば良い。以下に図７〜９
を用いて説明する。

【００４５】図８において、外部から供給される書き込
みデータＤＩＮは、アドレス信号Ａ１とラッチ信号ＬＡ
とがともに論理“１”のときに、ラッチ回路部１にラッ
チされ信号Ｄ１を出力し、アドレス信号Ａ１が論理
“０”でラッチ信号ＬＡが論理“１”のときに、ラッチ
回路部２にラッチされ信号Ｄ２を出力する。この主要信
号の電圧波形を図９に示す。ラッチ信号９０１によって
アドレス信号Ａ１が論理“０”の時の書き込みデータＤ
ＩＮ（論理“１”）がラッチ回路部２にラッチされ、ラ
ッチ信号９０２によってアドレス信号Ａ１が論理“１”
の時の書込みデータＤＩＮ（論理“１”）がラッチ回路
部１にラッチされる。その後、書き込み信号Ｗ９０３が
論理“１”となり書き込みが行われる。図７（ａ）は行
デコーダ回路の一実施例で、アドレス信号Ａ１が入力さ
れているデコード回路部には書き込みデータＤ１が入力
され、アドレス信号／Ａ１が入力されているデコード回
路部には書き込みデータＤ２が入力される。図７（ｂ）
はこの行デコーダ回路に供給されるアドレス信号Ａ１、
／Ａ１を出力する回路で、書き込み信号Ｗが論理“１”
のデータが書き込まれる時にはアドレス信号Ａ１、／Ａ
１がともに論理“１”となって２本の行線が選択され
る。書き込み信号Ｗが論理“０”のデータの書き込み以
外の時には、入力信号Ａ１に応答してアドレス信号Ａ
１、／Ａ１が出力される。この実施例では、アドレス信
号Ａ１に関して２個のデータを書くようにしたが、アド
レス信号Ａ０とデータＤとの論理を取ってアドレス信号
Ａ０に関してデータを書くようにするなど、どのアドレ
ス信号を選択するかはそのシステムにとっての最適アド
レス信号を選択すれば良いことは言うまでもない。

【００４６】図１０は図１に示すバイアス回路１０７の
一例である。なおこのバイアス回路は、後述するセンス
アンプ回路と同様の回路構成となり、データの読み出し
時、非選択な列線をバイアスする電圧として、選択され
た列線にセンスアンプから供給されるのと同じ電圧を供
給する。このため、次に選択される列線はあらかじめ所
定の電圧に設定されていることになり、列線の充電時間
が短縮できる。信号Ｒ及び信号Ｗがともに論理“０”の
データの消去の時には、信号Ｅとこの信号Ｅの反転信号
／Ｅはそれぞれ論理“１”と論理“０”に設定される。
このため、トランジスタＴｒ７はオフし、トランジスタ
Ｔｒ８とＴｒ９とがオンするので、これらトランジスタ
Ｔｒ８、Ｔｒ９を通して消去回路１００１がメモリセル
に接続され高電圧が列線に供給される。図２に示したよ
うに信号Ｒ及び信号Ｗがともに論理“０”の時には信号
ＣＢ１〜ＣＢ９が論理“１”となるのですべての列線が
消去回路１００１によって高電圧に設定される。データ
のプログラムの時には信号Ｗが論理“１”に、信号Ｒ及
び信号Ｅがともに論理“０”、信号／Ｅは論理“１”と
なるので、トランジスタＴｒ８及びＴｒ９はオフし消去
回路１００１がメモリセルから切り離される。またトラ
ンジスタＴｒ７はオンし、信号Ｗが論理“１”のためト
ランジスタＴｒ１０もオンし、インバータＩｎｖ１及び
トランジスタＴｒ１１、ＴＲ１２によって設定される所
定の電位がトランジスタＴｒ１０及びＴｒ７を通して出
力される。信号Ｗが論理“１”で信号Ｒが論理“０”の
データのプログラムの時には図２の真理値表に示したよ
うに信号ＣＢ１〜ＣＢ９が論理“０”となり、これら信
号ＣＢ１〜ＣＢ９が供給されているトランジスタ１ｂ〜
９ｂはオフしメモリセルとバイアス回路１０７とは切り
離されるので、図６のトランジスタＴｒ７あるいはトラ
ンジスタＴｒ８がオフするように制御してもよい。メモ
リセルからのデータの読み出しの時は、信号Ｗが論理
“０”で信号Ｒが論理“１”に設定されるので、トラン
ジスタＴｒ７及びトランジスタＴｒ１０を通して所定の
電位が出力され非選択な列線に供給される。このインバ
ータＩｎｖ１、トランジスタＴｒ１１、Ｔｒ１２は図１
１に示すセンスアンプと同等の構成を有するようにして
いる。

【００４７】図１１はセンスアンプの一例で、Ｐチャネ
ルトランジスタＴｒ１３が負荷トランジスタとして働
く。インバータＩｎｖ２及びトランジスタＴｒ１３、Ｔ
ｒ１４は一般的に知られているフィードバック型バイア
ス回路を構成している。差動型センスアンプ１１０１は
トランジスタＴｒ１３とＴＲ１４との接続点の電位を基
準電位と比較して列線が充電状態か放電状態化を検知し
てメモリセルの記憶データを読み取る。この場合の基準
電位は、接地電位ではなく、トランジスタＴｒ１３とＴ
ｒ１４との接続点の電位が充電状態の時の値と放電状態
の時の値との間の値となるように設定される。

【００４８】図１２は上述してきた回路を用いたメモリ
セルへのプログラム、すなわちデータの書き込み時の電
圧波形を示す。これは図２の真理値表に基づいた場合を
示している。データの書き込みの時は信号Ｗは論理
“１”に設定される。データを書き込むかどうかは入力
データＤによって決定され、信号Ｄが“１”の時に対応
した行線の一つが“１”となる。信号Ｄは行を指定する
アドレス信号Ａ０，Ａ１，Ａ２が確定してから“１”と
なり、信号Ｄが“０”になってからアドレス信号Ａ０，
Ａ１，Ａ２が変化する。これはデータの誤書き込みを防
止するためである。期間ｔ１１では信号Ｄが“１”であ
るので行線ＷＬ１が“１”になり、例えば期間ｔ１３で
は信号Ｄは“０”であるので、行線ＷＬ３は“０”のま
までデータの書き込みは行われない。この例では列線Ｂ
Ｌ１側のメモリセルから書き込みを行っているので、信
号ＣＵ１がまず“１”にされる。列を指定するアドレス
信号Ａ３，Ａ４，Ａ５が変化した期間ｔ２１以降は次の
列のメモリセルに書き込みが行われる。メモリセルへの
書き込みが終了し信号Ｗが“０”になると（期間ｔ８
８）、信号ＣＢ１〜ＣＢ９が“１”になり、図１０に示
すバイアス回路において、所定の期間信号Ｗと信号Ｒお
よび信号“０”に、信号／Ｅを“１”にしておけば、ト
ランジスタＴｒ７およびＴｒ１０がオンするのでこれら
のトランジスタを通して、各列線が接地電位に放電され
る。

【００４９】図１３は本願発明の他の実施例で、図１２
と異なるところは、信号Ｗをパルス信号として入力し、
信号Ｄが確定している間にパルス信号Ｗを“１”にして
書き込みを行う。図１４は更に異なる本願発明の実施例
で、図１２と異なるところは、信号ＣＵ１〜ＣＵ８、信
号ＣＬ１〜ＣＬ８が図３の真理値表に基づいているとこ
ろである。この場合、書き込みの終了した列線は、電気
的に浮遊状態となるので高電圧を供給している列線の面
積が小さくてすむため信頼性上好ましい。

【００５０】図１において、メモリセルの数を増やして
いけば任意の記憶容量を持った半導体メモリを構成でき
るが、一つの列線に接続されるメモリセルが数が多くな
ると列線の寄生容量が増加して、データの読み出し速度
が遅くなるという問題が生じる。図１５はこのような問
題に鑑みてなされた本願発明の他の実施例である。メモ
リセルアレイを複数のメモリブロックＢＬＫ１、ＢＬＫ
２、・・・・、ＢＬＫｉに分割し、各ブロック内の列線（以
下第1 の列線と称する）ＢＬ11〜ＢＬ19、ＢＬ21〜ＢＬ
29、・・・・、ＢＬi1〜ＢＬI9は選択トランジスタＳＴｒ11
〜ＳＴｒ19、ＳＴｒ21〜ＳＴｒ29、・・・・、ＳＴｒi1〜Ｓ
Ｔｒi9を介して共通の列線（以下第2 の列線と称する）
ＢＬ１〜ＢＬ９と接続される。選択トランジスタＳＴｒ
11〜ＳＴｒ19、ＳＴｒ21〜ＳＴｒ29、・・・・ＳＴｒi1〜Ｓ
Ｔｒi9のゲートには信号Ｓ１、Ｓ２、・・・・Ｓｉが供給さ
れる。第２の列線ＢＬ１〜ＢＬ９は図示せぬ列デコーダ
によって制御される列選択手段を介してプログラム手段
に接続される。このような構造とすることで、信号Ｓ
１、Ｓ２、・・・・Ｓｉによって選択されたメモリブロック
のそれぞれの第１の列線が第２の列線と接続され、プロ
グラム及び消去がなされる。また、本実施例において
も、行デコーダ回路に図４もしくは７の回路構成を用い
ることは可能で、同時に複数のメモリセルに書込みを行
うことが可能である。例えば、信号Ｓ１、Ｓ２、Ｓ３‥
‥‥‥に対して書き込むべきデータＤＩＮを入力する信
号線をそれぞれ設け、データをプログラムする時に信号
Ｓ１、Ｓ２、Ｓ３‥‥‥‥を論理“１”にしてやればす
べてのメモリブロックに同時にデータをプログラムでき
る。これはもちろんすべてのブロックに同時にプログラ
ムせず、２個のブロックを同時にプログラムする等種々
の応用が可能である。

【００５１】図１６は更に異なる実施例である。図１５
に示した実施例においては、各メモリブロックに設けら
れた選択トランジスタＳＴｒ11〜ＳＴｒ19、ＳＴｒ21〜
ＳＴｒ29、・・・・、ＳＴｒi1〜ＳＴｒi9とは各メモリブロ
ックの列に対して１列おきに各メモリブロックＢＬＫ
１、ＢＬＫ２、・・・・、ＢＬＫｉの上下に異ならせて接続
されていたが、図１６に示す実施例においては、この選
択トランジスタＳＴｒ11〜ＳＴｒ19、ＳＴｒ21〜ＳＴｒ
29、・・・・、ＳＴｒi1〜ＳＴｒi9は各メモリブロックの上
側あるいは下側の一方にまとめて配置される。このよう
な構造とすることで、メモリブロックＢＬＫ１、ＢＬＫ
２、・・・・、ＢＬＫｉを選択するための信号線をそれぞれ
１本にすることができ、メモリセルアレイの専有面積を
小さくすることができる。

【００５２】図１７は更に異なる実施例である。図１６
に示した実施例の選択トランジスタがない側へ更に選択
トランジスタを設けたものである。第１の列線ＢＬ11〜
ＢＬ19、ＢＬ21〜ＢＬ29、・・・・、ＢＬi1〜ＢＬI9はそれ
ぞれその両端に選択トランジスタＳＴｒａ11〜ＳＴｒａ
19、ＳＴｒａ21〜ＳＴｒａ29、・・・・、ＳＴｒａi1〜ＳＴ
ｒi9とＳＴｒｂ11〜ＳＴｒｂ19、ＳＴｒｂ21〜ＳＴｒｂ
29、・・・・、ＳＴｒｂi1〜ＳＴｒｂi9を有し、この選択ト
ランジスタを介して第２の列線とＢＬ１〜ＢＬ９と接続
される。このような構造とすることで、メモリブロック
内の列線がメモりブロックの上下から充放電されること
になるのでメモリブロック内の列線の抵抗を小さくする
ことができる。

【００５３】図１８に本願発明のメモリセルの最適な構
成例を示す。図１８（ａ）はその平面図であり、Ｎ+ 層
１８０１〜１８０９は列線ＢＬ１〜ＢＬ９を形成し、Ｎ
+ 層と直行して配線されているポリシリコン１８０２は
制御ゲートを形成する。制御ゲートの下のＮ+ 層とＮ+
層との間に浮遊ゲート１８０３が形成されており、メモ
リセルのトランジスタを形成している。図１８（ｂ）、
（ｃ）、（ｄ）、（ｅ）はそれぞれ図１６（ａ）のａ−
ａ’、ｂ−ｂ’、ｃ−ｃ’、ｄ−ｄ’断面より見た図で
ある。

【００５４】さらに、Ｎ+ 層とＮ+ 層との間の制御ゲー
トのない半導体基板表面に反転層ができメモリセル間で
不正なリーク電流が発生することがないようにシールド
として上部に所定の電位にバイアスされたポリシリコン
層１８０４が設けられている。なおこれはポリシリコン
層にかぎらずリーク電流を防止できるものであればどの
ようなものでも良いことは言うまでもない。

【００５５】図１５乃至１７に示す実施例においては、
第１の列線は拡散層で形成され、第２の列線はアルミニ
ウムで形成される。この場合は、第２の列線を形成した
後、絶縁膜を介して上記シールド用の導電層を形成すれ
ばよい。

【００５６】以下に、本願発明のメモリセルの製造方法
を説明する。半導体基板表面にゲート絶縁膜となる酸化
膜上に浮遊ゲートとなるポリシリコン層を形成する。こ
の後Ｎ+ 層となるべき箇所をストライプ状にエッチング
し半導体基板を露出させ半導体基板と反対の導電型のＮ
+ 層を浮遊ゲートとなる残されたポリシリコン層をマス
クとして形成する。こののち酸化膜をポリシリコン上及
び露出した半導体基板上に形成しこの上に制御ゲートと
なるポリシリコンを形成する。行線とするべき箇所にレ
ジストを残しこれをマスクとして一層目のポリシリコン
をエッチングすれば、制御ゲートの下に浮遊ゲートが残
りメモリセルが形成される。

【００５７】

【発明の効果】以上のように、仮想グランド型ＥＥＰＲ
ＯＭにおいて、本願発明のプログラム方法を採用するこ
とによって、オフセットトランジスタ部が不要となり、
メモリセルの専有面積の縮小および歩留まりの向上の効
果が得られる。さらに、本願発明のプログラム、読み出
し方法を用いることにより、仮想グランド型ＥＥＰＲＯ
Ｍの動作速度を速くすることも可能となる。

【図面の簡単な説明】

【図１】本発明のメモリセルアレイとその周辺回路を示
す図である。

【図２】図１に示す列デコーダから出力される信号のプ
ログラム、消去、読み出し時の真理値表を示す図表であ
る。

【図３】図１に示す列デコーダから出力される信号のプ
ログラム、消去、読み出し時の図２に示す実施例とは異
なる実施例の真理値表を示す。

【図４】本発明の行デコーダの回路構成を示す図であ
る。

【図５】図４に示す行デコーダから出力される信号の真
理値表を示す図表である。

【図６】図４、５に示す信号Ｄを生成するための回路を
示す図である。

【図７】本発明の異なる実施例の行デコーダの回路構成
を示す図である。

【図８】図７に示す信号Ｄ１、Ｄ２を生成するための回
路を示す図である。

【図９】図７に示す発明の主要信号波形を示す図であ
る。

【図１０】図１に示すバイアス回路の回路構成を示す図
である。

【図１１】図１に示すセンスアンプ回路の回路構成を示
す図である。

【図１２】本発明のプログラム（書込み）時の主要な信
号波形を示す図である。

【図１３】本発明の他の実施例のプログラム（書込み）
時の主要な信号波形を示す図である。

【図１４】本発明の更に異なる実施例のプログラム（書
込み）時の主要な信号波形を示す図である。

【図１５】本発明のメモリセルアレイの構成例を示す図
である。

【図１６】本発明の異なるメモリセルアレイの構成例を
示す図である。

【図１７】本発明の更に異なるメモリセルアレイの構成
例を示す図である。

【図１８】本発明に最適なメモリセルを示す図である。

【図１９】従来のメモリセルアレイのシンボルを示す図
である。

【図２０】図１９に示したメモリセルアレイの一部の断
面を示す図である。

【図２１】従来の仮想グランド型メモリセルアレイのシ
ンボルを示す図である。

【図２２】従来の仮想グランド型メモリセルアレイの一
部の断面を示す図である。

【符号の説明】

１０３列選択手段１０４プログラム手段Ｄ，Ｄ１，Ｄ２ＤＩＮ，Ｗ，Ｒより決定され
る行デコーダに入力される信号ＤＩＮ実際にメモリセルに書き込ま
れるデータＡ０〜Ａ５アドレスデータ

Claims

【特許請求の範囲】

【請求項１】フローティングゲート、コントロールゲ
ート、ドレイン、ソース、及びチャネル領域を有し、前
記フローティングゲート中の電荷の量によってデータを
記憶するメモリセルを、行方向及び列方向のマトリクス
状に配列し、同一行のメモリセルのコントロールゲート
を接続した行線と、隣り合うメモリセルのドレイン及び
ソースを共用するとともに同一列の前記ドレイン及びソ
ースを接続した列線とを有するメモリセルアレイと、アドレス信号が入力され前記行線を選択する行デコーダ
と、アドレス信号が入力され前記列線を選択する列デコーダ
と、前記メモリセルにデータをプログラムするためのプログ
ラム手段とを具備し、前記プログラム手段による前記メモリセルへのデータの
プログラムは、同一列のメモリセルへのプログラム終了
後、隣の列のメモリセルのプログラムを行い、前記メモ
リセルへのデータのプログラムは前記メモリセルアレイ
の一端の列から開始するように制御されることを特徴と
する不揮発性半導体メモリ。
【請求項２】前記行デコーダは前記メモリセルへのプ
ログラムデータが入力され、前記アドレス信号によって
選択された行線に、前記プログラムデータに基づいて高
電圧を供給し、前記フローティングゲートに電子を注入
するか否かの制御を行うことを特徴とする請求項１記載
の不揮発性半導体メモリ。
【請求項３】前記列線と前記プログラミング手段との
接続の制御を前記列デコーダによって行う列選択手段を
さらに具備し、隣り合う３本の列線を端から順に第１の列線、第２の列
線、第３の列線としたとき、前記プログラミング手段は
前記列選択手段を介して、前記第１の列線に高電圧を供
給するとともに前記第２の列線に基準電位を供給して、
ドレインを前記第１の列線に接続されソースを前記第２
の列線に接続されるメモリセルのプログラムを行い、前
記ドレインを前記第１の列線に接続されソースを前記第
２の列線に接続されるメモリセルのプログラムが終了す
ると、前記列選択手段を介して前記第２の列線に高電圧
を供給するとともに前記第３の列線に基準電位を供給し
て、ドレインを前記第２の列線に接続されソースを前記
第３の列線に接続されるメモリセルのプログラムを開始
することを特徴とする請求項１乃至２記載の不揮発性半
導体メモリ。
【請求項４】前記プログラミング手段は、前記ドレイ
ンを前記第２の列線に接続されソースを前記第３の列線
に接続されるメモリセルのプログラムする際に、前記第
１の列線およびプログラムが終了したメモリセルに接続
される列線に高電圧を供給することを特徴とする請求項
４記載の不揮発性半導体メモリ。
【請求項５】前記プログラミング手段は、前記ドレイ
ンを前記第２の列線に接続されソースを前記第３の列線
に接続されるメモリセルのプログラムする際に、前記第
１の列線およびプログラムを終了したメモリセルに接続
される列線を開放状態とすることを特徴とする請求項３
記載の不揮発性半導体メモリ。
【請求項６】前記行デコーダに供給する電源電圧値を
変化させる電源電圧供給手段を更に具備し、前記行デコ
ーダに供給する電源電圧値を変化させて、前記メモリセ
ルへのデータのプログラム時に、選択された前記行線
に、前記メモリセルにプログラムされるデータに対応し
て電圧を供給することを特徴とする請求項２記載の不揮
発性半導体メモリ。
【請求項７】前記メモリセルにプログラムされたデー
タを消去した後、前記メモリセルのデータの消去状態の
チェックを行う時に、前記電源電圧供給手段は通常の読
み出し時の電源電圧より低い電源電圧を前記行デコーダ
に供給することを特徴とする請求項６記載の不揮発性半
導体メモリ。
【請求項８】前記行デコーダは前記アドレス信号によ
って選択された複数の行線に接続されるメモリセルに同
時にプログラムすることを特徴とする請求項２記載の不
揮発性半導体記憶装置。
【請求項９】前記行デコーダは前記複数の行線に接続
されるメモリセルに書込むデータを保持するラッチ回路
をさらに具備することを特徴とすることを特徴とする請
求項８記載の不揮発性半導体メモリ。
【請求項１０】フローティングゲート、コントロール
ゲート、ドレイン、ソース、及びチャネル領域を有し、
前記フローティングゲート中の電荷の量によってデータ
を記憶するメモリセルを、行方向及び列方向のマトリク
ス状に配列し、同一行のメモリセルのコントロールゲー
トを接続した行線と、隣り合うメモリセルのドレイン及
びソースを共用するとともに同一列の前記ドレイン及び
ソースを接続した列線とを有する複数のメモリセルアレ
イと、前記複数のメモリセルアレイの列線に対応する第２の列
線と、前記メモリセルアレイの前記列線に一端が接続され、前
記第２の列線に他端が接続されるスイッチングトランジ
スタと、アドレス信号が入力され前記行線を選択する行デコーダ
と、アドレス信号が入力され前記列線を選択する列デコーダ
と、前記メモリセルにデータをプログラムするためのプログ
ラム手段とを具備し、前記プログラム手段による前記メモリセルへのデータの
プログラムは、前記スイッチングトランジスタによって
前記第２の列線と接続されたメモリセルアレイに対し
て、同一列のメモリセルへのプログラム終了後、隣の列
のメモリセルのプログラムを行い、前記メモリセルへの
データのプログラムは前記メモリセルアレイの一端の列
から開始するように制御されることを特徴とする不揮発
性半導体メモリ。
【請求項１１】同一のメモリセルアレイを構成する列
線に接続される前記スイッチングトランジスタは前記列
線の同一方向の一端に接続されることを特徴とする請求
項１０に記載の不揮発性半導体メモリ。
【請求項１２】前記スイッチングトランジスタは、前
記列線の両端に設けられ対応するメモリセルアレイが選
択されると双方の前記スイッチングトランジスタが前記
第２の列線と接続されることを特徴とする請求項１０記
載の不揮発性半導体メモリ。
【請求項１３】前記複数のメモリセルアレイの前記ス
イッチングトランジスタを同時に選択することにより、
複数のメモリセルアレイに同時にプログラムすることを
特徴とする請求項１０乃至１２記載の不揮発性半導体メ
モリ。
【請求項１４】第１導電型半導体基板と、前記第１導
電型半導体基板上に形成された第２導電型のドレイン及
びソース領域と、前記ドレイン領域とソース領域間のチ
ャネル領域上に絶縁膜を介して形成されるフローティン
グゲートと、前記フローティングゲート上に絶縁膜を介
して形成されるコントロールゲートとよりなるメモリセ
ルと、同一行のメモリセルの前記コントロールゲートを接続し
た複数の行線と、隣り合ったメモリセルの前記ドレイン領域および前記ソ
ース領域を共有するとともに同一列の前記ドレイン領域
及びソース領域を接続した複数の列線と、前記複数の行線と前記複数の列線が互いに交差するよう
に配置されたメモリセルアレイと、このメモリセルアレイ上に絶縁膜を介して形成された導
電膜を具備することを特徴とする不揮発性半導体メモ
リ。
【請求項１５】第１導電型半導体基板と、前記第１導
電型半導体基板上に形成された第２導電型のドレイン及
びソース領域と、前記ドレイン領域とソース領域間のチ
ャネル領域上に絶縁膜を介して形成されるフローティン
グゲートと、前記フローティングゲート上に絶縁膜を介
して形成されるコントロールゲートとよりなるメモリセ
ルと、同一行のメモリセルの前記コントロールゲートを接続し
た複数の行線と、隣り合ったメモリセルの前記ドレイン領域および前記ソ
ース領域を共有するとともに同一列の前記ドレイン領域
及びソース領域を接続した複数の列線と、前記複数の列線の一端に一端を接続される複数のスイッ
チングトランジスタと、前記複数の行線と前記複数の列線が互いに交差するよう
に配置されたメモリセルアレイと、前記複数のメモリセルアレイ上に絶縁膜を介して形成さ
れ、前記スイッチングトランジスタの他端と接続される
第２の列線と、このメモリセルアレイと第２の列線上に絶縁膜を介して
形成された導電膜を具備することを特徴とする不揮発性
半導体メモリ。
【請求項１６】前記導電膜に所定の電位を印加し、前
記列線間の前記半導体基板表面で前記行線が存在しない
領域に反転層が形成され、隣り合う前記列線間に電流経
路が形成されるのを防止するようにしたことを特徴とす
る請求項１４乃至１５記載の不揮発性半導体メモリ。
【請求項１７】アドレス信号が入力され前記行線を選
択するための行デコーダと、アドレス信号が入力され前記列線を選択するための列デ
コーダと、前記メモリセルにデータをプログラムするためのプログ
ラム手段とを更に具備し、前記プログラム手段による前記メモリセルへのデータの
プログラムは、同一列のメモリセルへのプログラム終了
後、隣の列のメモリセルのプログラムを行い、前記メモ
リセルへのデータのプログラムは前記メモリセルアレイ
の一端の列から開始するように制御されることを特徴と
する請求項１４乃至１６記載の不揮発性半導体メモリ。