JP2003173679A - 半導体記憶装置、及び半導体記憶装置のデータアクセス方法 - Google Patents
半導体記憶装置、及び半導体記憶装置のデータアクセス方法Info
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- JP2003173679A JP2003173679A JP2001372384A JP2001372384A JP2003173679A JP 2003173679 A JP2003173679 A JP 2003173679A JP 2001372384 A JP2001372384 A JP 2001372384A JP 2001372384 A JP2001372384 A JP 2001372384A JP 2003173679 A JP2003173679 A JP 2003173679A
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C2207/06—Sense amplifier related aspects
- G11C2207/065—Sense amplifier drivers
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Abstract
(57)【要約】
【課題】 電荷リサイクルによりビット線の充放電電流
を低減しながらセルキャパシタのデータ保持特性を改善
して、スタンバイ時の消費電流を低減することが可能な
半導体記憶装置及びそのデータアクセス方法を提供する
こと 【解決手段】 リストア動作では、センスアンプ群の高
電圧側駆動線が第２電圧（Ｖ２）に切り替えられ
（）、リサイクルキャパシタの蓄積電荷がビット線を
イコライズ電圧から第２電圧（Ｖ２）に充電するために
利用される（Ｉ）。次に、高電圧側駆動線が第２電圧
（Ｖ２）から第１電圧（Ｖ１）に切り替えられメモリセ
ルがリストアされる（）。イコライズ動作では、高電
圧側駆動線が第２電圧（Ｖ２）に切り替えられ（）、
ビット線の電荷がリサイクルキャパシタに戻される（Ｉ
Ｉ）。その後、センスアンプ動作が停止されビット線対
がショートされて第２電圧（Ｖ２）の１／２電圧にイコ
ライズされる（）。
を低減しながらセルキャパシタのデータ保持特性を改善
して、スタンバイ時の消費電流を低減することが可能な
半導体記憶装置及びそのデータアクセス方法を提供する
こと 【解決手段】 リストア動作では、センスアンプ群の高
電圧側駆動線が第２電圧（Ｖ２）に切り替えられ
（）、リサイクルキャパシタの蓄積電荷がビット線を
イコライズ電圧から第２電圧（Ｖ２）に充電するために
利用される（Ｉ）。次に、高電圧側駆動線が第２電圧
（Ｖ２）から第１電圧（Ｖ１）に切り替えられメモリセ
ルがリストアされる（）。イコライズ動作では、高電
圧側駆動線が第２電圧（Ｖ２）に切り替えられ（）、
ビット線の電荷がリサイクルキャパシタに戻される（Ｉ
Ｉ）。その後、センスアンプ動作が停止されビット線対
がショートされて第２電圧（Ｖ２）の１／２電圧にイコ
ライズされる（）。
Description
【０００１】
【発明の属する技術分野】本発明は、リフレッシュ動作
が必要とされる半導体記憶装置に関するものであり、特
に、スタンバイ時のリフレッシュ動作による消費電流の
低減を図るためのデータアクセスの制御に関するもので
ある。
が必要とされる半導体記憶装置に関するものであり、特
に、スタンバイ時のリフレッシュ動作による消費電流の
低減を図るためのデータアクセスの制御に関するもので
ある。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（以下、ＤＲＡＭと略記する）等のリフレッシュ動作が
必要とされる半導体記憶装置では、読み出し動作、書き
込み動作、及びリフレッシュ動作等のメモリセルへのア
クセス動作に伴う消費電流の中で、センスアンプによる
ビット線への充放電電流が大きな比率を占めている。こ
のため従来より、ビット線への充放電電流の低減が図ら
れてきている
（以下、ＤＲＡＭと略記する）等のリフレッシュ動作が
必要とされる半導体記憶装置では、読み出し動作、書き
込み動作、及びリフレッシュ動作等のメモリセルへのア
クセス動作に伴う消費電流の中で、センスアンプによる
ビット線への充放電電流が大きな比率を占めている。こ
のため従来より、ビット線への充放電電流の低減が図ら
れてきている
【０００３】この方策の１つとして、ビット線への充放
電電荷をリサイクルして再利用することにより消費電流
の低減を図る試みがなされている。１例として特開平８
−２４９８８５号公報に開示されている電荷リサイクル
方法を、図１１の回路構成図と、図１２の動作波形図と
して示す。
電電荷をリサイクルして再利用することにより消費電流
の低減を図る試みがなされている。１例として特開平８
−２４９８８５号公報に開示されている電荷リサイクル
方法を、図１１の回路構成図と、図１２の動作波形図と
して示す。
【０００４】図１１では、ＶＳＳを基準電圧とした場
合、イコライズ信号（／ＥＱＬ０乃至／ＥＱＬ（ｋ−
１））によりセンスアンプの両駆動線ＳＡＰ、／ＳＡＮ
がショートされて、ビット線対（ＢＬ０と／ＢＬ０乃至
ＢＬ（ｍ−１）と／ＢＬ（ｍ−１））が（１／２）ＶＣ
Ｃにプリチャージされる回路仕様について開示されてい
る。センスアンプ駆動線／ＳＡＮに対して、第２のスイ
ッチ素子（ＳＥＮ００乃至ＳＥＮ０（ｋ−１））を介し
て、ＶＳＳと（１／２）ＶＣＣプリチャージの間の電位
Ｖｍ２の大きなキャパシタＣ２を持つ電源が接続されて
いる。さらに、センスアンプ駆動線ＳＡＰに対して、第
４のスイッチ素子（／ＳＥＰ００乃至／ＳＥＰ０（ｋ−
１））を介して、ＶＣＣと（１／２）ＶＣＣプリチャー
ジの間の電位Ｖｍ１の大きなキャパシタＣ１を持つ電源
が接続されている。ここで、Ｖｍ１＝（３／４）ＶＣ
Ｃ、Ｖｍ２＝（１／４）ＶＣＣが望ましい電圧値であ
る。
合、イコライズ信号（／ＥＱＬ０乃至／ＥＱＬ（ｋ−
１））によりセンスアンプの両駆動線ＳＡＰ、／ＳＡＮ
がショートされて、ビット線対（ＢＬ０と／ＢＬ０乃至
ＢＬ（ｍ−１）と／ＢＬ（ｍ−１））が（１／２）ＶＣ
Ｃにプリチャージされる回路仕様について開示されてい
る。センスアンプ駆動線／ＳＡＮに対して、第２のスイ
ッチ素子（ＳＥＮ００乃至ＳＥＮ０（ｋ−１））を介し
て、ＶＳＳと（１／２）ＶＣＣプリチャージの間の電位
Ｖｍ２の大きなキャパシタＣ２を持つ電源が接続されて
いる。さらに、センスアンプ駆動線ＳＡＰに対して、第
４のスイッチ素子（／ＳＥＰ００乃至／ＳＥＰ０（ｋ−
１））を介して、ＶＣＣと（１／２）ＶＣＣプリチャー
ジの間の電位Ｖｍ１の大きなキャパシタＣ１を持つ電源
が接続されている。ここで、Ｖｍ１＝（３／４）ＶＣ
Ｃ、Ｖｍ２＝（１／４）ＶＣＣが望ましい電圧値であ
る。
【０００５】図１１の回路構成図におけるアクセス動作
例が図１２である。図１２では、１例としてセルアレイ
０を例示している。メモリセルへの電荷の再書き込み動
作であるリストア動作の際には、センスアンプによる増
幅動作では、先ず、／ＳＥＰ００がＬｏｗにＳＥＮ００
がＨｉｇｈにされて、ＳＡＰがＶｍ１に／ＳＡＮがＶｍ
２にショートされる。このときセルアレイ０内の総ビッ
ト線のうち、半数についての浮遊容量の総和をＣＢとし
て、Ｃ１＞＞ＣＢ、Ｃ２＞＞ＣＢの条件が成立すれば、
ＳＡＰの電位は略Ｖｍ１に／ＳＡＮの電位は略Ｖｍ２と
なる。即ち、センスアンプがＶｍ１（＝（３／４）ＶＣ
Ｃ）とＶｍ２（＝（１／４）ＶＣＣ）との間で駆動され
る。次に、／ＳＥＰ００がＨｉｇｈにＳＥＮ００がＬｏ
ｗに戻され、／ＳＥＰ１０がＬｏｗにＳＥＮ１０がＨｉ
ｇｈにされる。センスアンプがＶＣＣとＶＳＳとの間で
駆動されてメモリセルにＶＣＣ電圧が書き込まれる。
例が図１２である。図１２では、１例としてセルアレイ
０を例示している。メモリセルへの電荷の再書き込み動
作であるリストア動作の際には、センスアンプによる増
幅動作では、先ず、／ＳＥＰ００がＬｏｗにＳＥＮ００
がＨｉｇｈにされて、ＳＡＰがＶｍ１に／ＳＡＮがＶｍ
２にショートされる。このときセルアレイ０内の総ビッ
ト線のうち、半数についての浮遊容量の総和をＣＢとし
て、Ｃ１＞＞ＣＢ、Ｃ２＞＞ＣＢの条件が成立すれば、
ＳＡＰの電位は略Ｖｍ１に／ＳＡＮの電位は略Ｖｍ２と
なる。即ち、センスアンプがＶｍ１（＝（３／４）ＶＣ
Ｃ）とＶｍ２（＝（１／４）ＶＣＣ）との間で駆動され
る。次に、／ＳＥＰ００がＨｉｇｈにＳＥＮ００がＬｏ
ｗに戻され、／ＳＥＰ１０がＬｏｗにＳＥＮ１０がＨｉ
ｇｈにされる。センスアンプがＶＣＣとＶＳＳとの間で
駆動されてメモリセルにＶＣＣ電圧が書き込まれる。
【０００６】イコライズの際には、／ＳＥＰ１０がＨｉ
ｇｈにＳＥＮ１０がＬｏｗに戻され、／ＳＥＰ００がＬ
ｏｗにＳＥＮ００がＨｉｇｈにされる。これは、リスト
アの際、各々のキャパシタＣ１、Ｃ２からビット線に供
給された電荷を戻す働きをする。即ち、電荷のリサイク
ルが行なわれる。この後、／ＳＥＰ００がＨｉｇｈにＳ
ＥＮ００がＬｏｗに戻され、／ＥＱＬ０がＨｉｇｈにさ
れて／ＳＡＮとＳＡＰがショートされる。
ｇｈにＳＥＮ１０がＬｏｗに戻され、／ＳＥＰ００がＬ
ｏｗにＳＥＮ００がＨｉｇｈにされる。これは、リスト
アの際、各々のキャパシタＣ１、Ｃ２からビット線に供
給された電荷を戻す働きをする。即ち、電荷のリサイク
ルが行なわれる。この後、／ＳＥＰ００がＨｉｇｈにＳ
ＥＮ００がＬｏｗに戻され、／ＥＱＬ０がＨｉｇｈにさ
れて／ＳＡＮとＳＡＰがショートされる。
【０００７】／ＳＡＮ側、ＳＡＰ側の各々について、キ
ャパシタＣ１、Ｃ２から電圧値にして（１／４）ＶＣＣ
の電荷がリサイクルされることとなる。従って、トータ
ルとしてメモリセルへのリストア電圧の半分に当る（１
／２）ＶＣＣの電荷のリサイクルが行なわれ、ビット線
への充放電電流の低減を図っている。
ャパシタＣ１、Ｃ２から電圧値にして（１／４）ＶＣＣ
の電荷がリサイクルされることとなる。従って、トータ
ルとしてメモリセルへのリストア電圧の半分に当る（１
／２）ＶＣＣの電荷のリサイクルが行なわれ、ビット線
への充放電電流の低減を図っている。
【０００８】また、Ｖｍ１、Ｖｍ２の電位とは異なる複
数の電位及びスイッチを持たせて多段階（例えば、ｎ段
階）に電位が切り替えられていくことにより、１／ｎの
パワー低減を図ることが原理的には可能である。
数の電位及びスイッチを持たせて多段階（例えば、ｎ段
階）に電位が切り替えられていくことにより、１／ｎの
パワー低減を図ることが原理的には可能である。
【０００９】尚、特開平８−２４９８８５号公報には、
ビット線のイコライズ電圧として上記の（１／２）ＶＣ
Ｃプリチャージ方式の他に、ＶＣＣプリチャージ方式及
びＶＳＳプリチャージ方式が開示されている。しかしな
がら、これらのプリチャージ電圧では、セルキャパシタ
の蓄積電荷がビット線に読み出されて電荷再分配が行な
われた後、相補のビット線との間でセンスアンプにより
差動増幅されてデータが読み出される回路方式において
は、各々“１”及び“０”データの読み出しマージンを
確保することはできない。“１”、“０”何れのデータ
の読み出し余裕も確保するためには、ビット線のイコラ
イズ電圧はＶＣＣとＶＳＳとの中間電位である必要があ
る。通常はＶＣＣとＶＳＳとの電圧を有するビット線対
がショートされることにより得られる（１／２）ＶＣＣ
電圧をイコライズ電圧として回路設計されるのが一般的
であり、図１１に示した回路構成図もこの方式が採用さ
れている。従って、図１１に示す従来技術においては、
（１／２）ＶＣＣのイコライズ電圧を前提とした電荷リ
サイクルによるビット線への充放電電流の低減が示され
ている。
ビット線のイコライズ電圧として上記の（１／２）ＶＣ
Ｃプリチャージ方式の他に、ＶＣＣプリチャージ方式及
びＶＳＳプリチャージ方式が開示されている。しかしな
がら、これらのプリチャージ電圧では、セルキャパシタ
の蓄積電荷がビット線に読み出されて電荷再分配が行な
われた後、相補のビット線との間でセンスアンプにより
差動増幅されてデータが読み出される回路方式において
は、各々“１”及び“０”データの読み出しマージンを
確保することはできない。“１”、“０”何れのデータ
の読み出し余裕も確保するためには、ビット線のイコラ
イズ電圧はＶＣＣとＶＳＳとの中間電位である必要があ
る。通常はＶＣＣとＶＳＳとの電圧を有するビット線対
がショートされることにより得られる（１／２）ＶＣＣ
電圧をイコライズ電圧として回路設計されるのが一般的
であり、図１１に示した回路構成図もこの方式が採用さ
れている。従って、図１１に示す従来技術においては、
（１／２）ＶＣＣのイコライズ電圧を前提とした電荷リ
サイクルによるビット線への充放電電流の低減が示され
ている。
【００１０】
【発明が解決しようとする課題】近年の携帯機器分野に
おいては、搭載される機能の増大に伴い大容量の半導体
記憶装置が要求されており、これを限られたスペースに
現実的な価格で実装する必要から、携帯機器においても
高集積でビット単価の安いＤＲＡＭあるいは同期型ＤＲ
ＡＭ（以下、ＳＤＲＡＭ）等が採用されるに至ってい
る。一方、携帯電話やデジタルカメラ等のスタンバイ状
態に維持されている時間が長い携帯機器においては、バ
ッテリー駆動時の連続使用時間特性を向上させるため
に、スタンバイ状態での消費電流を極限まで低減するこ
とが求められている。従って、ＤＲＡＭ等には、スタン
バイ時にも定期的に行なわれるセルフリフレッシュ動作
等のリフレッシュ動作において消費電流の更なる低減が
必須となっている。
おいては、搭載される機能の増大に伴い大容量の半導体
記憶装置が要求されており、これを限られたスペースに
現実的な価格で実装する必要から、携帯機器においても
高集積でビット単価の安いＤＲＡＭあるいは同期型ＤＲ
ＡＭ（以下、ＳＤＲＡＭ）等が採用されるに至ってい
る。一方、携帯電話やデジタルカメラ等のスタンバイ状
態に維持されている時間が長い携帯機器においては、バ
ッテリー駆動時の連続使用時間特性を向上させるため
に、スタンバイ状態での消費電流を極限まで低減するこ
とが求められている。従って、ＤＲＡＭ等には、スタン
バイ時にも定期的に行なわれるセルフリフレッシュ動作
等のリフレッシュ動作において消費電流の更なる低減が
必須となっている。
【００１１】しかしながら、従来技術に示した回路構成
図（図１１）では、電荷リサイクル量は、ＶＣＣ電圧に
対して半分の（１／２）ＶＣＣである。消費電流の低減
効果は、リフレッシュ動作に伴う全消費電流のうちビッ
ト線への充放電電流に係る消費電流の１／２に限定され
ており部分的な低減効果が得られるに留まり、これ以上
の低減を図ることができず問題である。
図（図１１）では、電荷リサイクル量は、ＶＣＣ電圧に
対して半分の（１／２）ＶＣＣである。消費電流の低減
効果は、リフレッシュ動作に伴う全消費電流のうちビッ
ト線への充放電電流に係る消費電流の１／２に限定され
ており部分的な低減効果が得られるに留まり、これ以上
の低減を図ることができず問題である。
【００１２】また、ハイ側電圧Ｖｍ１及びロー側電圧Ｖ
ｍ２の２つの電圧を有する２つのキャパシタＣ１及びＣ
２が、１組としてセンスアンプの両駆動線ＳＡＰ、／Ｓ
ＡＮの各々に接続されてセルアレイ０内のビット線対が
差動増幅される。この時、ビット線の半数づつが、各
々、略ハイ側電圧Ｖｍ１及び略ロー側電圧Ｖｍ２に充放
電するためには、半数のビット線の総浮遊容量値ＣＢに
比して充分大きな容量値のキャパシタＣ１、Ｃ２が備え
られなければならない。セルアレイ毎に２つの大容量キ
ャパシタが備えられなければならず、現実的なダイサイ
ズで実現することができないおそれがあり問題である。
ｍ２の２つの電圧を有する２つのキャパシタＣ１及びＣ
２が、１組としてセンスアンプの両駆動線ＳＡＰ、／Ｓ
ＡＮの各々に接続されてセルアレイ０内のビット線対が
差動増幅される。この時、ビット線の半数づつが、各
々、略ハイ側電圧Ｖｍ１及び略ロー側電圧Ｖｍ２に充放
電するためには、半数のビット線の総浮遊容量値ＣＢに
比して充分大きな容量値のキャパシタＣ１、Ｃ２が備え
られなければならない。セルアレイ毎に２つの大容量キ
ャパシタが備えられなければならず、現実的なダイサイ
ズで実現することができないおそれがあり問題である。
【００１３】更に、ｎ段階に電位が切り替えられていけ
ば消費電流が１／ｎに低減されることも原理的には可能
であることが示されている。しかしながら、各電位が供
給されるためには電位毎にキャパシタとスイッチが必要
である。ｎ段階の電位が順次切り替えられるためには、
ＳＡＰ側と／ＳＡＮ側との各々に電位毎にキャパシタが
備えられなければならず、２ｎ個の大容量キャパシタが
必要となる。現実的なダイサイズで実現することができ
ないおそれがあり問題である。
ば消費電流が１／ｎに低減されることも原理的には可能
であることが示されている。しかしながら、各電位が供
給されるためには電位毎にキャパシタとスイッチが必要
である。ｎ段階の電位が順次切り替えられるためには、
ＳＡＰ側と／ＳＡＮ側との各々に電位毎にキャパシタが
備えられなければならず、２ｎ個の大容量キャパシタが
必要となる。現実的なダイサイズで実現することができ
ないおそれがあり問題である。
【００１４】また、スタンバイ時の消費電流としては、
リフレッシュ動作による消費電流の占める比率が大きな
ものとなるため、スタンバイ時の低消費電流化に際して
は、データ保持特性を改善してリフレッシュ周期を長く
することが必須となる。ここで、データ保持特性は、セ
ルキャパシタに蓄積されたハイレベル電圧の蓄積電荷が
リークにより時間と共に減少していく特性である。リー
クによりセルキャパシタのハイレベル電圧が徐々に低下
していきビット線のイコライズ電圧を下回るまでの時間
をデータ保持時間ｔＲＥＦとして定義している。データ
保持時間ｔＲＥＦ以後にセルキャパシタとビット線とが
接続されると反転データが増幅されてしまうおそれがあ
り、データ保持時間ｔＲＥＦ前にリフレッシュ動作をす
る必要がある。
リフレッシュ動作による消費電流の占める比率が大きな
ものとなるため、スタンバイ時の低消費電流化に際して
は、データ保持特性を改善してリフレッシュ周期を長く
することが必須となる。ここで、データ保持特性は、セ
ルキャパシタに蓄積されたハイレベル電圧の蓄積電荷が
リークにより時間と共に減少していく特性である。リー
クによりセルキャパシタのハイレベル電圧が徐々に低下
していきビット線のイコライズ電圧を下回るまでの時間
をデータ保持時間ｔＲＥＦとして定義している。データ
保持時間ｔＲＥＦ以後にセルキャパシタとビット線とが
接続されると反転データが増幅されてしまうおそれがあ
り、データ保持時間ｔＲＥＦ前にリフレッシュ動作をす
る必要がある。
【００１５】データ保持時間ｔＲＥＦを長くすることが
できれば、リフレッシュ周期が長くなり、リフレッシュ
動作に伴う消費電流が低減できる。データ保持時間ｔＲ
ＥＦを長くするためには、セルキャパシタへの“１”デ
ータの書き込み電圧が不変であると仮定した場合には、
ビット線のイコライズ電圧を低下する必要がある。しか
しながら、従来技術では、イコライズ信号／ＥＱＬ０に
より、（３／４）ＶＣＣ電圧のＳＡＰと（１／４）ＶＣ
Ｃ電圧の／ＳＡＮとがショートされることによりビット
線のイコライズ電圧が（１／２）ＶＣＣに固定されてし
まい、ビット線のイコライズ電圧を低減することができ
ず問題である。
できれば、リフレッシュ周期が長くなり、リフレッシュ
動作に伴う消費電流が低減できる。データ保持時間ｔＲ
ＥＦを長くするためには、セルキャパシタへの“１”デ
ータの書き込み電圧が不変であると仮定した場合には、
ビット線のイコライズ電圧を低下する必要がある。しか
しながら、従来技術では、イコライズ信号／ＥＱＬ０に
より、（３／４）ＶＣＣ電圧のＳＡＰと（１／４）ＶＣ
Ｃ電圧の／ＳＡＮとがショートされることによりビット
線のイコライズ電圧が（１／２）ＶＣＣに固定されてし
まい、ビット線のイコライズ電圧を低減することができ
ず問題である。
【００１６】ここで、ビット線が（１／２）ＶＣＣ電圧
にイコライズされた後に更に低い電圧値に移行させよう
とすると、ビット線電圧が放電されなければならず、新
たな電流消費を招いてしまい消費電流の低減に反するこ
ととなり問題である。また、もし仮に、イコライズ電圧
を（１／２）ＶＣＣより低電圧に設定することができた
と仮定しても、次のアクセス動作において電荷のリサイ
クル動作が正しく行なわれず問題である。
にイコライズされた後に更に低い電圧値に移行させよう
とすると、ビット線電圧が放電されなければならず、新
たな電流消費を招いてしまい消費電流の低減に反するこ
ととなり問題である。また、もし仮に、イコライズ電圧
を（１／２）ＶＣＣより低電圧に設定することができた
と仮定しても、次のアクセス動作において電荷のリサイ
クル動作が正しく行なわれず問題である。
【００１７】また、携帯機器の限られたスペースに大容
量の記憶容量が搭載される必要から、ＤＲＡＭ等は微細
化・高集積化が図られることとなる。これにより、セル
サイズは縮小を余儀なくされ、リーク等によるデータ保
持時間ｔＲＥＦの悪化を招くおそれがある。このことか
らも、ビット線イコライズ電圧を低減してデータ保持時
間ｔＲＥＦの改善を図る必要があり、これができない従
来技術では問題である。
量の記憶容量が搭載される必要から、ＤＲＡＭ等は微細
化・高集積化が図られることとなる。これにより、セル
サイズは縮小を余儀なくされ、リーク等によるデータ保
持時間ｔＲＥＦの悪化を招くおそれがある。このことか
らも、ビット線イコライズ電圧を低減してデータ保持時
間ｔＲＥＦの改善を図る必要があり、これができない従
来技術では問題である。
【００１８】本発明は前記従来技術の問題点を解消する
ためになされたものであり、電荷リサイクル技術により
ビット線の充放電電流の低減を図りながら、セルキャパ
シタのデータ保持特性を改善して一定期間内のリフレッ
シュ動作回数を削減することにより、スタンバイ時の消
費電流を低減することが可能な半導体記憶装置、及び半
導体記憶装置のデータアクセス方法を提供することを目
的とする。
ためになされたものであり、電荷リサイクル技術により
ビット線の充放電電流の低減を図りながら、セルキャパ
シタのデータ保持特性を改善して一定期間内のリフレッ
シュ動作回数を削減することにより、スタンバイ時の消
費電流を低減することが可能な半導体記憶装置、及び半
導体記憶装置のデータアクセス方法を提供することを目
的とする。
【００１９】
【課題を解決するための手段】前記目的を達成するため
に、請求項１に係る半導体記憶装置は、所定ビット線対
毎に構成される活性化単位内の各ビット線対がセンスア
ンプ群の低電圧側駆動線に供給される低側電圧を基準電
圧として差動増幅される際、メモリセルへのリストア電
圧である第１電圧の１／２より低電圧の中間電圧に各ビ
ット線対をイコライズするイコライズ部と、センスアン
プ群の高電圧側駆動線に、第１電圧を供給する第１電圧
供給部と、第１電圧より低電圧である第２電圧を供給す
る第２電圧供給部とを備えることを特徴とする。
に、請求項１に係る半導体記憶装置は、所定ビット線対
毎に構成される活性化単位内の各ビット線対がセンスア
ンプ群の低電圧側駆動線に供給される低側電圧を基準電
圧として差動増幅される際、メモリセルへのリストア電
圧である第１電圧の１／２より低電圧の中間電圧に各ビ
ット線対をイコライズするイコライズ部と、センスアン
プ群の高電圧側駆動線に、第１電圧を供給する第１電圧
供給部と、第１電圧より低電圧である第２電圧を供給す
る第２電圧供給部とを備えることを特徴とする。
【００２０】また、請求項２に係る半導体記憶装置は、
請求項１に記載の半導体記憶装置において、イコライズ
部は、各ビット線対を構成するビット線の電圧が前記第
２電圧及び前記低側電圧である状態で、各ビット線対を
ショートするショート部を備えることを特徴とする。
請求項１に記載の半導体記憶装置において、イコライズ
部は、各ビット線対を構成するビット線の電圧が前記第
２電圧及び前記低側電圧である状態で、各ビット線対を
ショートするショート部を備えることを特徴とする。
【００２１】ここで、第１及び第２電圧供給部は、各
々、第１及び第２電圧とセンスアンプ群の高電圧側駆動
線との間を接続する第１及び第２スイッチ部を備えてい
ることが好ましい。
々、第１及び第２電圧とセンスアンプ群の高電圧側駆動
線との間を接続する第１及び第２スイッチ部を備えてい
ることが好ましい。
【００２２】また、請求項３に係る半導体記憶装置は、
請求項１に記載の半導体記憶装置において、第２電圧供
給部は、各ビット線対のうち高電圧側のビット線を第２
電圧に充放電する際の電荷をリサイクルする電荷リサイ
クル手段を備えることを特徴とする。
請求項１に記載の半導体記憶装置において、第２電圧供
給部は、各ビット線対のうち高電圧側のビット線を第２
電圧に充放電する際の電荷をリサイクルする電荷リサイ
クル手段を備えることを特徴とする。
【００２３】上記の半導体記憶装置では、各ビット線対
は、メモリセルへのリストア電圧である第１電圧の１／
２より低電圧の中間電圧にイコライズされる。また、各
ビット線対のうち高電圧側のビット線が第２電圧供給部
からの電荷のリサイクルを受けて第２電圧に差動増幅さ
れた後、第１電圧供給部から供給される第１電圧で差動
増幅されて各ビット線対が第１電圧まで増幅される。逆
に、第１電圧に維持されている各ビット線対は、各ビッ
ト線対のうち高電圧側のビット線が第２電圧供給部への
電荷の再蓄積を行なうことにより第２電圧にされた後、
中間電圧にイコライズされる。
は、メモリセルへのリストア電圧である第１電圧の１／
２より低電圧の中間電圧にイコライズされる。また、各
ビット線対のうち高電圧側のビット線が第２電圧供給部
からの電荷のリサイクルを受けて第２電圧に差動増幅さ
れた後、第１電圧供給部から供給される第１電圧で差動
増幅されて各ビット線対が第１電圧まで増幅される。逆
に、第１電圧に維持されている各ビット線対は、各ビッ
ト線対のうち高電圧側のビット線が第２電圧供給部への
電荷の再蓄積を行なうことにより第２電圧にされた後、
中間電圧にイコライズされる。
【００２４】また、各ビット線対を構成するビット線の
電圧が、第２電圧及び低側電圧である状態でショートさ
れて中間電圧にイコライズされる。また、第１及び第２
電圧供給部とセンスアンプ群の高電圧側駆動線との間に
各々接続されている第１及び第２スイッチ部が択一的に
選択されて、各ビット線対のうち高電圧側のビット線に
供給する電圧が切り替えられている。更に、高電圧側の
ビット線と第２電圧供給部との間の電荷は、電荷リサイ
クル手段に蓄積されてリサイクルされる。
電圧が、第２電圧及び低側電圧である状態でショートさ
れて中間電圧にイコライズされる。また、第１及び第２
電圧供給部とセンスアンプ群の高電圧側駆動線との間に
各々接続されている第１及び第２スイッチ部が択一的に
選択されて、各ビット線対のうち高電圧側のビット線に
供給する電圧が切り替えられている。更に、高電圧側の
ビット線と第２電圧供給部との間の電荷は、電荷リサイ
クル手段に蓄積されてリサイクルされる。
【００２５】更に、請求項６に係る半導体記憶装置のデ
ータアクセス方法は、センスアンプ群の低電圧側駆動線
に供給される低側電圧を基準電圧として、ビット線対が
所定ビット線対毎に活性化制御されてセンスアンプ群に
より差動増幅される際、各ビット線対は、イコライズ時
には、センスアンプ群の高電圧側駆動線が第１電圧から
第１電圧より低電圧である第２電圧に切り替えられ、第
１電圧から第２電圧への放電電荷が蓄積された後に、第
１電圧の１／２より低電圧の中間電圧にイコライズさ
れ、リストア時には、高電圧側駆動線が前記第２電圧に
切り替えられて差動増幅され、中間電圧から第２電圧へ
の充電電荷が再利用された後に、高電圧側駆動線が第１
電圧に切り替えられて差動増幅されることを特徴とす
る。
ータアクセス方法は、センスアンプ群の低電圧側駆動線
に供給される低側電圧を基準電圧として、ビット線対が
所定ビット線対毎に活性化制御されてセンスアンプ群に
より差動増幅される際、各ビット線対は、イコライズ時
には、センスアンプ群の高電圧側駆動線が第１電圧から
第１電圧より低電圧である第２電圧に切り替えられ、第
１電圧から第２電圧への放電電荷が蓄積された後に、第
１電圧の１／２より低電圧の中間電圧にイコライズさ
れ、リストア時には、高電圧側駆動線が前記第２電圧に
切り替えられて差動増幅され、中間電圧から第２電圧へ
の充電電荷が再利用された後に、高電圧側駆動線が第１
電圧に切り替えられて差動増幅されることを特徴とす
る。
【００２６】また、請求項７に係る半導体記憶装置のデ
ータアクセス方法は、センスアンプ群の低電圧側駆動線
に供給される低側電圧を基準電圧として、ビット線対が
所定ビット線対毎に活性化制御されてセンスアンプ群に
より差動増幅される際、ワード線が活性化されるワード
線活性化工程と、メモリセルへのリストア電圧である第
１電圧より低電圧である第２電圧が高電圧側駆動線に供
給されてセンスアンプ群が活性化される電荷再利用活性
化工程と、各ビット線対が第２電圧に差動増幅された後
に、第２電圧に代えて第１電圧が高電圧側駆動線に供給
されてセンスアンプ群が活性化されるリストア活性化工
程と、メモリセルが第１電圧にリストアされた後に、ワ
ード線が非活性化されるワード線非活性化工程と、第１
電圧に代えて第２電圧が高電圧側駆動線に供給される電
荷再蓄積工程と、各ビット線対を構成するビット線の電
圧が第２電圧及び低側電圧である状態で、高電圧側駆動
線への電圧供給が停止されてセンスアンプ群が非活性さ
れる非活性工程と、各ビット線対が第１電圧の１／２よ
り低電圧の中間電圧にイコライズされるイコライズ工程
とが１サイクルとして行なわれることを特徴とする。こ
こで、センスアンプ群が非活性される非活性工程と、各
ビット線対が第１電圧の１／２より低電圧の中間電圧に
イコライズされるイコライズ工程とは、同時に行なわれ
るように設定されることも、あるいは非活性工程に引き
続いてイコライズ工程が行なわれるように設定されるこ
とも可能である。
ータアクセス方法は、センスアンプ群の低電圧側駆動線
に供給される低側電圧を基準電圧として、ビット線対が
所定ビット線対毎に活性化制御されてセンスアンプ群に
より差動増幅される際、ワード線が活性化されるワード
線活性化工程と、メモリセルへのリストア電圧である第
１電圧より低電圧である第２電圧が高電圧側駆動線に供
給されてセンスアンプ群が活性化される電荷再利用活性
化工程と、各ビット線対が第２電圧に差動増幅された後
に、第２電圧に代えて第１電圧が高電圧側駆動線に供給
されてセンスアンプ群が活性化されるリストア活性化工
程と、メモリセルが第１電圧にリストアされた後に、ワ
ード線が非活性化されるワード線非活性化工程と、第１
電圧に代えて第２電圧が高電圧側駆動線に供給される電
荷再蓄積工程と、各ビット線対を構成するビット線の電
圧が第２電圧及び低側電圧である状態で、高電圧側駆動
線への電圧供給が停止されてセンスアンプ群が非活性さ
れる非活性工程と、各ビット線対が第１電圧の１／２よ
り低電圧の中間電圧にイコライズされるイコライズ工程
とが１サイクルとして行なわれることを特徴とする。こ
こで、センスアンプ群が非活性される非活性工程と、各
ビット線対が第１電圧の１／２より低電圧の中間電圧に
イコライズされるイコライズ工程とは、同時に行なわれ
るように設定されることも、あるいは非活性工程に引き
続いてイコライズ工程が行なわれるように設定されるこ
とも可能である。
【００２７】また、イコライズ工程は、各ビット線対が
ショートされるショート工程を有し、中間電圧は、第２
電圧の１／２の電圧であることが好ましい。また、電荷
再蓄積工程において蓄積される電荷は、次サイクルの電
荷再利用活性化工程において再利用されるまで、蓄積保
持されていることが好ましい。
ショートされるショート工程を有し、中間電圧は、第２
電圧の１／２の電圧であることが好ましい。また、電荷
再蓄積工程において蓄積される電荷は、次サイクルの電
荷再利用活性化工程において再利用されるまで、蓄積保
持されていることが好ましい。
【００２８】これにより、各ビット線対への差動増幅に
際し、センスアンプ群の高電圧側駆動線が、イコライズ
電圧から第２電圧を介してメモリセルへのリストア電圧
である第１電圧へ２段階に切り替えられることにより、
各ビット線対のうち高電圧側のビット線に対して、リス
トア時のイコライズ電圧から第２電圧への電荷の再利用
と、イコライズ時の第１電圧から第２電圧への電荷の再
蓄積とが、交互に繰り返されて電荷のリサイクルを行な
うことができ、ビット線への充放電電流の低減を図るこ
とができる。
際し、センスアンプ群の高電圧側駆動線が、イコライズ
電圧から第２電圧を介してメモリセルへのリストア電圧
である第１電圧へ２段階に切り替えられることにより、
各ビット線対のうち高電圧側のビット線に対して、リス
トア時のイコライズ電圧から第２電圧への電荷の再利用
と、イコライズ時の第１電圧から第２電圧への電荷の再
蓄積とが、交互に繰り返されて電荷のリサイクルを行な
うことができ、ビット線への充放電電流の低減を図るこ
とができる。
【００２９】また、イコライズ電圧が第１電圧の１／２
より低電圧に設定されているので、メモリセルへ規スト
ア電圧、即ちメモリセルキャパシタに蓄積されている
“１”データの電圧レベルである第１電圧との電圧差が
広がり、データ保持時間が長くなってデータ保持特性を
改善することができる。所定時間内のリフレッシュ回数
を低減することができ、リフレッシュ動作に伴う消費電
流を低減することができる。
より低電圧に設定されているので、メモリセルへ規スト
ア電圧、即ちメモリセルキャパシタに蓄積されている
“１”データの電圧レベルである第１電圧との電圧差が
広がり、データ保持時間が長くなってデータ保持特性を
改善することができる。所定時間内のリフレッシュ回数
を低減することができ、リフレッシュ動作に伴う消費電
流を低減することができる。
【００３０】電荷リサイクルによるビット線への充放電
電流の低減とデータ保持特性の改善とにより、半導体記
憶装置が携帯機器等に使用される場合、スタンバイ時の
消費電流を大幅に低減することができ、バッテリー駆動
時の連続使用時間の大幅な改善を実現することができ
る。
電流の低減とデータ保持特性の改善とにより、半導体記
憶装置が携帯機器等に使用される場合、スタンバイ時の
消費電流を大幅に低減することができ、バッテリー駆動
時の連続使用時間の大幅な改善を実現することができ
る。
【００３１】また、請求項４に係る半導体記憶装置は、
請求項１に記載の半導体記憶装置において、第２電圧供
給部は、第１電圧供給部に比して多数配置されているこ
とを特徴とする。
請求項１に記載の半導体記憶装置において、第２電圧供
給部は、第１電圧供給部に比して多数配置されているこ
とを特徴とする。
【００３２】また、第２電圧供給部は、センスアンプ群
の配置に応じて、分散配置されていることが好ましい。
また、第１及び第２電圧供給部は、センスアンプ群の配
置に応じて、交互に分散配置されていることが好まし
い。
の配置に応じて、分散配置されていることが好ましい。
また、第１及び第２電圧供給部は、センスアンプ群の配
置に応じて、交互に分散配置されていることが好まし
い。
【００３３】これにより、第１電圧供給部の第１電圧の
供給能力に比して、第２電圧供給部の第２電圧の供給能
力を強化することができるので、高電圧側駆動線に第１
電圧に比して低電圧である第２電圧が印加されている際
のセンスアンプ群の駆動能力の低下を補うことができ
る。従って、２段階で行なわれるメモリセルへのリスト
ア動作及び各ビット線対のイコライズ動作のうち、セン
スアンプ群の高電圧側駆動線が第２電圧である駆動時間
の短縮を図ることができ、リストア動作及びイコライズ
動作の高速化を図ることができる。
供給能力に比して、第２電圧供給部の第２電圧の供給能
力を強化することができるので、高電圧側駆動線に第１
電圧に比して低電圧である第２電圧が印加されている際
のセンスアンプ群の駆動能力の低下を補うことができ
る。従って、２段階で行なわれるメモリセルへのリスト
ア動作及び各ビット線対のイコライズ動作のうち、セン
スアンプ群の高電圧側駆動線が第２電圧である駆動時間
の短縮を図ることができ、リストア動作及びイコライズ
動作の高速化を図ることができる。
【００３４】また、第２電圧供給部、又は第１及び第２
電圧供給部が、センスアンプ群の配置に応じて分散配置
されることにより、第２電圧、又は第１及び第２電圧の
供給能力がセンスアンプ間でばらつくことはなく、個々
のセンスアンプの駆動能力をバランスさせることができ
最適動作をさせることができる。
電圧供給部が、センスアンプ群の配置に応じて分散配置
されることにより、第２電圧、又は第１及び第２電圧の
供給能力がセンスアンプ間でばらつくことはなく、個々
のセンスアンプの駆動能力をバランスさせることができ
最適動作をさせることができる。
【００３５】また、本発明の半導体記憶装置では、電荷
リサイクル手段には、リーク補償部が備えられているこ
とが好ましい。更に、リーク補償部は電荷リサイクル手
段への電荷の供給を制御するリーク補償スイッチ部を備
えることが好ましい。
リサイクル手段には、リーク補償部が備えられているこ
とが好ましい。更に、リーク補償部は電荷リサイクル手
段への電荷の供給を制御するリーク補償スイッチ部を備
えることが好ましい。
【００３６】また、本発明の半導体記憶装置のデータア
クセス方法では、電荷再蓄積工程で蓄積され次サイクル
の電荷再利用活性化工程で再利用されるまでの間に、消
失してしまう電荷分を補う補償工程を有することが好ま
しい。
クセス方法では、電荷再蓄積工程で蓄積され次サイクル
の電荷再利用活性化工程で再利用されるまでの間に、消
失してしまう電荷分を補う補償工程を有することが好ま
しい。
【００３７】これにより、リフレッシュ動作間の待機状
態が長いスタンバイ状態において、電荷リサイクル手段
のリークやノイズ等の影響で、第２電圧が変動してしま
うおそれがある場合にも的確な電圧値を維持しておくこ
とができる。
態が長いスタンバイ状態において、電荷リサイクル手段
のリークやノイズ等の影響で、第２電圧が変動してしま
うおそれがある場合にも的確な電圧値を維持しておくこ
とができる。
【００３８】また、請求項５に係る半導体記憶装置は、
請求項３に記載の半導体記憶装置において、電荷リサイ
クル手段は、メモリセルキャパシタと同等な構造を備え
て多数配置されているメモリセル型キャパシタが相互に
接続されて構成されており、個々のメモリセル型キャパ
シタには、接続・切り離しを制御する接続制御スイッチ
部が備えられていることを特徴とする。
請求項３に記載の半導体記憶装置において、電荷リサイ
クル手段は、メモリセルキャパシタと同等な構造を備え
て多数配置されているメモリセル型キャパシタが相互に
接続されて構成されており、個々のメモリセル型キャパ
シタには、接続・切り離しを制御する接続制御スイッチ
部が備えられていることを特徴とする。
【００３９】請求項５の半導体記憶装置では、メモリセ
ルキャパシタと同等な構造のメモリセル型キャパシタ
が、接続制御スイッチ部を介して多数接続されて電荷リ
サイクル手段が構成される。この場合、不適格なメモリ
セル型キャパシタについては、接続制御スイッチ部によ
り個別に切り離す。
ルキャパシタと同等な構造のメモリセル型キャパシタ
が、接続制御スイッチ部を介して多数接続されて電荷リ
サイクル手段が構成される。この場合、不適格なメモリ
セル型キャパシタについては、接続制御スイッチ部によ
り個別に切り離す。
【００４０】ここで、メモリセル型キャパシタは、活性
化単位内に非メモリセルとして配置されているダミーセ
ルキャパシタを含むことが好ましい。
化単位内に非メモリセルとして配置されているダミーセ
ルキャパシタを含むことが好ましい。
【００４１】これにより、メモリセルキャパシタと同等
な面積効率のよいキャパシタ構造が使用されながら、こ
のキャパシタ構造を個々に接続・切り離しが可能なユニ
ットに構成して必要に応じて接続することができるの
で、欠陥等が存在するキャパシタユニットを個別に切り
離すことができ、電荷リサイクル手段を信頼性よく構成
することができる。
な面積効率のよいキャパシタ構造が使用されながら、こ
のキャパシタ構造を個々に接続・切り離しが可能なユニ
ットに構成して必要に応じて接続することができるの
で、欠陥等が存在するキャパシタユニットを個別に切り
離すことができ、電荷リサイクル手段を信頼性よく構成
することができる。
【００４２】また、請求項８に係る半導体記憶装置のデ
ータアクセス方法は、所定ビット線対毎に活性化制御さ
れる活性化単位に対して、外部からのコマンドにより、
ワード線が活性化され、センスアンプ群において低電圧
側駆動線に供給される低側電圧を基準電圧としてメモリ
セルへのリストア電圧である第１電圧が高電圧側駆動線
に供給されて所定ビット線対の差動増幅が行なわれ、そ
の後の連続するアクセスコマンドに応じて所定ビット数
のデータが連続してアクセスされる半導体記憶装置のデ
ータアクセス方法において、高電圧側駆動線が第１電圧
より低電圧である第２電圧に駆動されて、各ビット線対
が差動増幅されイコライズ電圧から第２電圧への充電に
電荷の再利用が行なわれ、更に高電圧側駆動線が第１電
圧に駆動されて、メモリセルがリストアされた後に、所
定ビット数のデータの連続アクセスと並行して、ワード
線の非活性化に引き続き、高電圧側駆動線が第１電圧か
ら第２電圧に切り替えられて、各ビット線対が第１電圧
から第２電圧への放電により電荷の再蓄積が行なわれ、
電荷の再蓄積以後のタイミングで、各ビット線対が第１
電圧の１／２より低電圧の中間電圧にイコライズされる
ことを特徴とする。
ータアクセス方法は、所定ビット線対毎に活性化制御さ
れる活性化単位に対して、外部からのコマンドにより、
ワード線が活性化され、センスアンプ群において低電圧
側駆動線に供給される低側電圧を基準電圧としてメモリ
セルへのリストア電圧である第１電圧が高電圧側駆動線
に供給されて所定ビット線対の差動増幅が行なわれ、そ
の後の連続するアクセスコマンドに応じて所定ビット数
のデータが連続してアクセスされる半導体記憶装置のデ
ータアクセス方法において、高電圧側駆動線が第１電圧
より低電圧である第２電圧に駆動されて、各ビット線対
が差動増幅されイコライズ電圧から第２電圧への充電に
電荷の再利用が行なわれ、更に高電圧側駆動線が第１電
圧に駆動されて、メモリセルがリストアされた後に、所
定ビット数のデータの連続アクセスと並行して、ワード
線の非活性化に引き続き、高電圧側駆動線が第１電圧か
ら第２電圧に切り替えられて、各ビット線対が第１電圧
から第２電圧への放電により電荷の再蓄積が行なわれ、
電荷の再蓄積以後のタイミングで、各ビット線対が第１
電圧の１／２より低電圧の中間電圧にイコライズされる
ことを特徴とする。
【００４３】また、請求項９に係る半導体記憶装置のデ
ータアクセス方法は、ビット線対が所定ビット線対毎に
活性化制御される活性化単位に対して、外部からのコマ
ンドにより、ワード線が活性化され、センスアンプ群に
おいて低電圧側駆動線に供給される低側電圧を基準電圧
としてメモリセルへのリストア電圧である第１電圧が高
電圧側駆動線に供給されて所定ビット線対の差動増幅が
行なわれ、その後の連続するアクセスコマンドに応じて
所定ビット数のデータが連続してアクセスされる半導体
記憶装置のデータアクセス方法において、第１電圧より
低電圧である第２電圧が高電圧側駆動線に供給されてセ
ンスアンプ群が活性化される電荷再利用活性化工程と、
各ビット線対が第２電圧に差動増幅された後に、第２電
圧に代えて第１電圧が高電圧側駆動線に供給されるリス
トア活性化工程とを有してメモリセルへのリストアが行
われ、その後、所定ビット数のデータが連続してアクセ
スされる連続アクセス工程と、連続アクセス工程と並行
する、ワード線非活性化工程、及びこれに引き続く、第
１電圧に代えて第２電圧が高電圧側駆動線に供給される
電荷再蓄積工程と、電荷再蓄積工程以後のタイミング
で、高電圧側駆動線への電圧供給が停止されてセンスア
ンプ群が非活性とされる非活性工程と、各ビット線対が
第１電圧の１／２より低電圧の中間電圧にイコライズさ
れるイコライズ工程とを有することを特徴とする。
ータアクセス方法は、ビット線対が所定ビット線対毎に
活性化制御される活性化単位に対して、外部からのコマ
ンドにより、ワード線が活性化され、センスアンプ群に
おいて低電圧側駆動線に供給される低側電圧を基準電圧
としてメモリセルへのリストア電圧である第１電圧が高
電圧側駆動線に供給されて所定ビット線対の差動増幅が
行なわれ、その後の連続するアクセスコマンドに応じて
所定ビット数のデータが連続してアクセスされる半導体
記憶装置のデータアクセス方法において、第１電圧より
低電圧である第２電圧が高電圧側駆動線に供給されてセ
ンスアンプ群が活性化される電荷再利用活性化工程と、
各ビット線対が第２電圧に差動増幅された後に、第２電
圧に代えて第１電圧が高電圧側駆動線に供給されるリス
トア活性化工程とを有してメモリセルへのリストアが行
われ、その後、所定ビット数のデータが連続してアクセ
スされる連続アクセス工程と、連続アクセス工程と並行
する、ワード線非活性化工程、及びこれに引き続く、第
１電圧に代えて第２電圧が高電圧側駆動線に供給される
電荷再蓄積工程と、電荷再蓄積工程以後のタイミング
で、高電圧側駆動線への電圧供給が停止されてセンスア
ンプ群が非活性とされる非活性工程と、各ビット線対が
第１電圧の１／２より低電圧の中間電圧にイコライズさ
れるイコライズ工程とを有することを特徴とする。
【００４４】これにより、各ビット線対のうち高電圧側
のビット線に対する電荷リサイクルによるビット線の充
放電電流の低減と、イコライズ電圧が第１電圧の１／２
より低電圧に設定されることによるデータ保持特性の改
善とが連続アクセス動作に適用される際、２段階のイコ
ライズ動作のうち第１の段階を連続アクセス動作の中に
埋め込ませることができ、サイクルタイム特性等の短縮
を図ることができる。バースト動作等の連続アクセス動
作を有する半導体記憶装置においても、スタンバイ時の
消費電流を大幅に低減することができ、携帯機器に使用
する場合、バッテリー駆動時の連続使用時間の大幅な改
善を実現することができる。
のビット線に対する電荷リサイクルによるビット線の充
放電電流の低減と、イコライズ電圧が第１電圧の１／２
より低電圧に設定されることによるデータ保持特性の改
善とが連続アクセス動作に適用される際、２段階のイコ
ライズ動作のうち第１の段階を連続アクセス動作の中に
埋め込ませることができ、サイクルタイム特性等の短縮
を図ることができる。バースト動作等の連続アクセス動
作を有する半導体記憶装置においても、スタンバイ時の
消費電流を大幅に低減することができ、携帯機器に使用
する場合、バッテリー駆動時の連続使用時間の大幅な改
善を実現することができる。
【００４５】ここで、請求項１０に係る半導体記憶装置
のデータアクセス方法は、請求項８又は９に記載の半導
体記憶装置のデータアクセス方法において、ワード線の
非活性化動作又はワード線非活性化工程は、連続アクセ
ス動作が連続読み出し動作である場合には、メモリセル
へのリストアに引き続き、所定ビット数のデータの連続
アクセス又は連続アクセス工程とは独立に並行して行な
われ、連続アクセス動作が連続書き込み動作である場合
には、所定ビット数のデータの連続アクセス又は連続ア
クセス工程における最後のデータの書き込み時に並行し
て行なわれることが好ましい。
のデータアクセス方法は、請求項８又は９に記載の半導
体記憶装置のデータアクセス方法において、ワード線の
非活性化動作又はワード線非活性化工程は、連続アクセ
ス動作が連続読み出し動作である場合には、メモリセル
へのリストアに引き続き、所定ビット数のデータの連続
アクセス又は連続アクセス工程とは独立に並行して行な
われ、連続アクセス動作が連続書き込み動作である場合
には、所定ビット数のデータの連続アクセス又は連続ア
クセス工程における最後のデータの書き込み時に並行し
て行なわれることが好ましい。
【００４６】これにより、連続読み出し動作及び連続書
き込み動作の何れの連続アクセス動作に対しても、イコ
ライズ動作における第１段階を連続アクセス動作の中に
埋め込ませることができ、サイクルタイム特性等を悪化
させることはない。
き込み動作の何れの連続アクセス動作に対しても、イコ
ライズ動作における第１段階を連続アクセス動作の中に
埋め込ませることができ、サイクルタイム特性等を悪化
させることはない。
【００４７】ここで、連続アクセスが連続書き込み動作
である場合、連続書き込み動作に先立ち、内部に取り込
まれた所定ビット数の書き込みデータが一時的に保持さ
れる書き込みデータ保持工程を有することが好ましい。
これにより、連続書き込み動作に先立ち、予め書き込み
データを内部に取り込んでおくことができる。
である場合、連続書き込み動作に先立ち、内部に取り込
まれた所定ビット数の書き込みデータが一時的に保持さ
れる書き込みデータ保持工程を有することが好ましい。
これにより、連続書き込み動作に先立ち、予め書き込み
データを内部に取り込んでおくことができる。
【００４８】また、電荷の再蓄積以後又は電荷再蓄積工
程以後のタイミングは、所定ビット数のデータの連続ア
クセスが完了するタイミングであることが好ましい。こ
れにより、データアクセスの完了と同時にイコライズ動
作を行なうことができる。
程以後のタイミングは、所定ビット数のデータの連続ア
クセスが完了するタイミングであることが好ましい。こ
れにより、データアクセスの完了と同時にイコライズ動
作を行なうことができる。
【００４９】また、連続アクセスが連続読み出し動作で
ある場合、各ビット線対に差動増幅された所定ビット数
のデータが一時的に保持される読み出しデータ保持工程
を有しており、電荷の再蓄積以後又は電荷再蓄積工程以
後のタイミングは、高電圧側駆動線が第１電圧から第２
電圧に切り替えられるタイミングであることが好まし
い。これにより、最短のタイミングでイコライズ動作を
行なうことができる。
ある場合、各ビット線対に差動増幅された所定ビット数
のデータが一時的に保持される読み出しデータ保持工程
を有しており、電荷の再蓄積以後又は電荷再蓄積工程以
後のタイミングは、高電圧側駆動線が第１電圧から第２
電圧に切り替えられるタイミングであることが好まし
い。これにより、最短のタイミングでイコライズ動作を
行なうことができる。
【００５０】このとき、読み出しデータ保持工程におい
て、データが保持される際のセンスアンプ群の高電圧側
駆動線が、第１電圧又は第２電圧で駆動されていれば、
データは確実に保持されることができる。
て、データが保持される際のセンスアンプ群の高電圧側
駆動線が、第１電圧又は第２電圧で駆動されていれば、
データは確実に保持されることができる。
【００５１】また、電荷の再蓄積以後又は前記電荷再蓄
積工程以後のタイミングは、所定ビット数のデータの連
続アクセスが完了した後の外部からのコマンドによるこ
とが好ましい。これにより、プリチャージコマンド等の
外部コマンドに制御されてイコライズ動作が行なわれ
る。
積工程以後のタイミングは、所定ビット数のデータの連
続アクセスが完了した後の外部からのコマンドによるこ
とが好ましい。これにより、プリチャージコマンド等の
外部コマンドに制御されてイコライズ動作が行なわれ
る。
【００５２】図１に本発明の原理を示す。メモリセルへ
のリストアが行われる際のリストア動作波形と、ビット
線対がイコライズされる際のイコライズ動作波形とを示
す。イコライズ状態において、ビット線対は第１電圧
（Ｖ１）の１／２電圧（（１／２）Ｖ１）より低電圧で
ある第２電圧（Ｖ２）の１／２電圧（（１／２）Ｖ２）
にイコライズされている。ワード線が活性化されて（不
図示）リストア動作が開始されると、センスアンプ群の
高電圧側駆動線が第２電圧（Ｖ２）に切り替えられてビ
ット線対が差動増幅される（図１中、）。この時、第
２電圧（Ｖ２）に備えられる電荷リサイクル手段（不図
示）に蓄積されている電荷が、ビット線対の一方のビッ
ト線がイコライズ電圧（（１／２）Ｖ２）から第２電圧
（Ｖ２）に充電されるために利用される（図１中、
（Ｉ））。次に、センスアンプ群の高電圧側駆動線が第
２電圧（Ｖ２）から第１電圧（Ｖ１）に切り替えられて
ビット線対が差動増幅されメモリセルへのリストアが行
なわれる（図１中、）。この時、ビット線対の一方が
第２電圧（Ｖ２）から第１電圧（Ｖ１）に充電されるた
め、第１電圧（Ｖ１）から電荷が供給される。
のリストアが行われる際のリストア動作波形と、ビット
線対がイコライズされる際のイコライズ動作波形とを示
す。イコライズ状態において、ビット線対は第１電圧
（Ｖ１）の１／２電圧（（１／２）Ｖ１）より低電圧で
ある第２電圧（Ｖ２）の１／２電圧（（１／２）Ｖ２）
にイコライズされている。ワード線が活性化されて（不
図示）リストア動作が開始されると、センスアンプ群の
高電圧側駆動線が第２電圧（Ｖ２）に切り替えられてビ
ット線対が差動増幅される（図１中、）。この時、第
２電圧（Ｖ２）に備えられる電荷リサイクル手段（不図
示）に蓄積されている電荷が、ビット線対の一方のビッ
ト線がイコライズ電圧（（１／２）Ｖ２）から第２電圧
（Ｖ２）に充電されるために利用される（図１中、
（Ｉ））。次に、センスアンプ群の高電圧側駆動線が第
２電圧（Ｖ２）から第１電圧（Ｖ１）に切り替えられて
ビット線対が差動増幅されメモリセルへのリストアが行
なわれる（図１中、）。この時、ビット線対の一方が
第２電圧（Ｖ２）から第１電圧（Ｖ１）に充電されるた
め、第１電圧（Ｖ１）から電荷が供給される。
【００５３】メモリセルがリストアされた後、ワード線
が非活性化されて（不図示）イコライズ動作が開始され
る。第１の段階（図１中、）として、センスアンプ群
の高電圧側駆動線が第１電圧（Ｖ１）から第２電圧（Ｖ
２）に切り替えられる。この時、ビット線対の一方のビ
ット線に第１電圧（Ｖ１）から供給されている電荷は、
第２電圧（Ｖ２）に戻され電荷リサイクル手段への電荷
の再蓄積が行なわれる（図１中、（ＩＩ））。その後の
第２の段階（図１中、）で、センスアンプ動作が停止
されビット線対がショートされることによりイコライズ
される。第２電圧（Ｖ２）と基準電圧（０）とのショー
トによりイコライズ電圧は第２電圧（Ｖ２）の１／２電
圧（（１／２）Ｖ２）となり、第１電圧（Ｖ１）の１／
２電圧（（１／２）Ｖ１）より低電圧にイコライズされ
る。また、イコライズ時の電荷再蓄積動作（図１中、
（ＩＩ））により蓄積された電荷は、次サイクルのリス
トア時の電荷再利用動作（図１中、（Ｉ））により再利
用されることにより電荷のリサイクル動作が行なわれ
る。
が非活性化されて（不図示）イコライズ動作が開始され
る。第１の段階（図１中、）として、センスアンプ群
の高電圧側駆動線が第１電圧（Ｖ１）から第２電圧（Ｖ
２）に切り替えられる。この時、ビット線対の一方のビ
ット線に第１電圧（Ｖ１）から供給されている電荷は、
第２電圧（Ｖ２）に戻され電荷リサイクル手段への電荷
の再蓄積が行なわれる（図１中、（ＩＩ））。その後の
第２の段階（図１中、）で、センスアンプ動作が停止
されビット線対がショートされることによりイコライズ
される。第２電圧（Ｖ２）と基準電圧（０）とのショー
トによりイコライズ電圧は第２電圧（Ｖ２）の１／２電
圧（（１／２）Ｖ２）となり、第１電圧（Ｖ１）の１／
２電圧（（１／２）Ｖ１）より低電圧にイコライズされ
る。また、イコライズ時の電荷再蓄積動作（図１中、
（ＩＩ））により蓄積された電荷は、次サイクルのリス
トア時の電荷再利用動作（図１中、（Ｉ））により再利
用されることにより電荷のリサイクル動作が行なわれ
る。
【００５４】図２に、メモリセルキャパシタに、データ
“１”電圧である第１電圧（Ｖ１）で蓄積されている電
荷のリーク特性を示す。メモリセルキャパシタの蓄積電
荷は、個々の半導体記憶装置の製造条件やデバイス条件
に応じた特性で時間と共にリークし、セルキャパシタの
電圧は時間と共に低下していく。“１”データの読み出
しは、第１電圧（Ｖ１）のセルキャパシタがイコライズ
電圧のビット線に読み出され、イコライズ電圧であるリ
ファレンスのビット線との間で差動増幅されることによ
り行なわれる。従って、差動増幅が正しく行なわれるた
めにはビット線に読み出された際のビット線の電圧値が
イコライズ電圧を下回らないことが必要条件となり、リ
フレッシュ動作はセルキャパシタの電圧がイコライズ電
圧に至る前のタイミングで行なうことが必要となる。
“１”電圧である第１電圧（Ｖ１）で蓄積されている電
荷のリーク特性を示す。メモリセルキャパシタの蓄積電
荷は、個々の半導体記憶装置の製造条件やデバイス条件
に応じた特性で時間と共にリークし、セルキャパシタの
電圧は時間と共に低下していく。“１”データの読み出
しは、第１電圧（Ｖ１）のセルキャパシタがイコライズ
電圧のビット線に読み出され、イコライズ電圧であるリ
ファレンスのビット線との間で差動増幅されることによ
り行なわれる。従って、差動増幅が正しく行なわれるた
めにはビット線に読み出された際のビット線の電圧値が
イコライズ電圧を下回らないことが必要条件となり、リ
フレッシュ動作はセルキャパシタの電圧がイコライズ電
圧に至る前のタイミングで行なうことが必要となる。
【００５５】第１電圧（Ｖ１）を電源電圧ＶＤＤ０と仮
定すると、セルキャパシタ電圧が従来の一般的なイコラ
イズ電圧の設定である（１／２）ＶＤＤ０電圧に至るま
でのｔＲＥＦ（＝Ｔ１（０））に比して、イコライズ電
圧が（１／３）ＶＤＤ０電圧にされた場合のｔＲＥＦ
（＝Ｔ２（０））のほうが、ｔＲＥＦ時間がΔＴ（０）
だけ長くなる。このことはリフレッシュ周期の長周期化
を意味しており、単位時間あたりのリフレッシュ動作回
数が低減されスタンバイ時の低消費電流化を図ることが
できる。また、第１電圧（Ｖ１）が、ＶＤＤ０から更に
低電圧のＶＤＤに低減された場合には（図２において
は、ＶＤＤ＝（２／３）ＶＤＤ０場合を例示してい
る）、イコライズ電圧が（１／２）ＶＤＤ電圧の場合の
ｔＲＥＦ（＝Ｔ１）と（１／３）ＶＤＤ電圧の場合のｔ
ＲＥＦ（＝Ｔ２）との時間差（ΔＴ）は更に大きなもの
となる。リフレッシュ周期の長周期化による単位時間あ
たりのリフレッシュ動作回数の低減は更に大きなものと
なり、スタンバイ時の低消費電流化の効果は大きなもの
となる。
定すると、セルキャパシタ電圧が従来の一般的なイコラ
イズ電圧の設定である（１／２）ＶＤＤ０電圧に至るま
でのｔＲＥＦ（＝Ｔ１（０））に比して、イコライズ電
圧が（１／３）ＶＤＤ０電圧にされた場合のｔＲＥＦ
（＝Ｔ２（０））のほうが、ｔＲＥＦ時間がΔＴ（０）
だけ長くなる。このことはリフレッシュ周期の長周期化
を意味しており、単位時間あたりのリフレッシュ動作回
数が低減されスタンバイ時の低消費電流化を図ることが
できる。また、第１電圧（Ｖ１）が、ＶＤＤ０から更に
低電圧のＶＤＤに低減された場合には（図２において
は、ＶＤＤ＝（２／３）ＶＤＤ０場合を例示してい
る）、イコライズ電圧が（１／２）ＶＤＤ電圧の場合の
ｔＲＥＦ（＝Ｔ１）と（１／３）ＶＤＤ電圧の場合のｔ
ＲＥＦ（＝Ｔ２）との時間差（ΔＴ）は更に大きなもの
となる。リフレッシュ周期の長周期化による単位時間あ
たりのリフレッシュ動作回数の低減は更に大きなものと
なり、スタンバイ時の低消費電流化の効果は大きなもの
となる。
【００５６】このことは、イコライズ電圧が第１電圧
（Ｖ１）の１／２より低電圧に設定されることによるデ
ータ保持特性の改善効果が、メモリセルへのリストア電
圧である第１電圧（Ｖ１）の低電圧化に伴い大きくなる
ことを示している。特に携帯機器応用で強く求められて
いる大容量化要求に伴う高集積化・微細化と低消費電力
動作とを実現するために、必然的に駆動電圧が低電圧化
されてきている。こうした背景において、リフレッシュ
動作電流の削減によるスタンバイ時の低消費電流化につ
いて、イコライズ電圧の低電圧化は大きな効果を有する
ものであると共に、今後、駆動電圧の低電圧化が進展す
る携帯機器分野においてスタンバイ電流の低減を進める
に当り、その重要性は益々増大するものである。
（Ｖ１）の１／２より低電圧に設定されることによるデ
ータ保持特性の改善効果が、メモリセルへのリストア電
圧である第１電圧（Ｖ１）の低電圧化に伴い大きくなる
ことを示している。特に携帯機器応用で強く求められて
いる大容量化要求に伴う高集積化・微細化と低消費電力
動作とを実現するために、必然的に駆動電圧が低電圧化
されてきている。こうした背景において、リフレッシュ
動作電流の削減によるスタンバイ時の低消費電流化につ
いて、イコライズ電圧の低電圧化は大きな効果を有する
ものであると共に、今後、駆動電圧の低電圧化が進展す
る携帯機器分野においてスタンバイ電流の低減を進める
に当り、その重要性は益々増大するものである。
【００５７】
【発明の実施の形態】以下、本発明の半導体記憶装置、
及び半導体記憶装置のデータアクセス方法について具体
化した実施形態を図３乃至図１０に基づき図面を参照し
つつ詳細に説明する。図３は、メモリセルアレイ構造を
示すレイアウト模式図である。図４は、第１実施形態の
回路図である。図５は、第１実施形態の動作を示す動作
波形図である。図６は、第１実施形態の第１具体例を示
す回路図である。図７は、第１実施形態の第２具体例を
示す回路図である。図８は、第１実施形態の第３具体例
を示す回路図である。図９は、第１実施形態の第４具体
例を示す回路図である。図１０は、第２実施形態の動作
を示す動作波形図である。
及び半導体記憶装置のデータアクセス方法について具体
化した実施形態を図３乃至図１０に基づき図面を参照し
つつ詳細に説明する。図３は、メモリセルアレイ構造を
示すレイアウト模式図である。図４は、第１実施形態の
回路図である。図５は、第１実施形態の動作を示す動作
波形図である。図６は、第１実施形態の第１具体例を示
す回路図である。図７は、第１実施形態の第２具体例を
示す回路図である。図８は、第１実施形態の第３具体例
を示す回路図である。図９は、第１実施形態の第４具体
例を示す回路図である。図１０は、第２実施形態の動作
を示す動作波形図である。
【００５８】図３に示すレイアウト模式図は、半導体記
憶装置におけるメモリセルアレイ構造の一部を模式的に
拡大したものである。メモリセルアレイは所定ビット数
毎にメモリセルアレイ領域ＭＣとして纏められており、
このメモリセルアレイ領域ＭＣが活性単位としてデータ
アクセスの単位が構成されている。メモリセルアレイ領
域ＭＣには、図示しないメモリセルがマトリクス状に配
置されており、所定メモリセル毎に、センスアンプ群Ｓ
Ａにより差動増幅される複数のビット線対の各々のビッ
ト線に接続されている。メモリセルとビット線との導通
制御は、ワード線ドライバ群ＷＤにより択一的に選択さ
れる複数のワード線により行なわれる。複数のワード線
の各々は、複数のビット線対のうち何れか一方のビット
線に接続されているメモリセルが共通に選択されるよう
に配線されており、隣接ワード線間でビット線対のうち
互いに他方のビット線に接続されているメモリセルが同
時に選択される。１ワード線による複数のメモリセルの
選択により、各ビット線対の何れか一方のビット線とメ
モリセルとが導通され、センスアンプ群ＳＡが同時に活
性化される。各ビット線対に対して同時にりストア動作
及びアクセス後のイコライズ動作が行なわれる。
憶装置におけるメモリセルアレイ構造の一部を模式的に
拡大したものである。メモリセルアレイは所定ビット数
毎にメモリセルアレイ領域ＭＣとして纏められており、
このメモリセルアレイ領域ＭＣが活性単位としてデータ
アクセスの単位が構成されている。メモリセルアレイ領
域ＭＣには、図示しないメモリセルがマトリクス状に配
置されており、所定メモリセル毎に、センスアンプ群Ｓ
Ａにより差動増幅される複数のビット線対の各々のビッ
ト線に接続されている。メモリセルとビット線との導通
制御は、ワード線ドライバ群ＷＤにより択一的に選択さ
れる複数のワード線により行なわれる。複数のワード線
の各々は、複数のビット線対のうち何れか一方のビット
線に接続されているメモリセルが共通に選択されるよう
に配線されており、隣接ワード線間でビット線対のうち
互いに他方のビット線に接続されているメモリセルが同
時に選択される。１ワード線による複数のメモリセルの
選択により、各ビット線対の何れか一方のビット線とメ
モリセルとが導通され、センスアンプ群ＳＡが同時に活
性化される。各ビット線対に対して同時にりストア動作
及びアクセス後のイコライズ動作が行なわれる。
【００５９】メモリセルアレイ領域ＭＣにはワード線ド
ライバ群ＷＤやセンスアンプ群ＳＡ、あるいは周辺制御
回路領域（不図示）等の周辺領域には一般的に存在しな
いセルキャパシタ構造が個々のメモリセル毎にマトリク
ス状に備えられている。そして、このセルキャパシタ構
造は容量値が確保される必要から、窒化膜等の特殊な酸
化膜、及びトレンチ構造やスタック構造等の特殊なデバ
イス構造を有している。このため、メモリセルアレイ領
域ＭＣは周辺領域とは異なるデバイス構造となってお
り、半導体基板からの積層高さも異なっているのが一般
的である。従って、メモリセルアレイ領域ＭＣの構造の
連続性が途切れるワード線ドライバ群ＷＤやセンスアン
プ群ＳＡ等の周辺領域との境界においては、セルキャパ
シタ等のデバイス特性にばらつきが生じやすい。このば
らつきを避け均一なセルキャパシタが構成されるため
に、メモリセルアレイ領域の周辺部にセルキャパシタと
同等な構造のダミーセルキャパシタが配置されたダミー
セルアレイ領域ＤＭＣを備えることが一般的である。こ
のダミーセルアレイ領域ＤＭＣにより、デバイス構造の
違いが吸収されてメモリセルアレイ領域ＭＣのデバイス
特性の均一性が確保される。
ライバ群ＷＤやセンスアンプ群ＳＡ、あるいは周辺制御
回路領域（不図示）等の周辺領域には一般的に存在しな
いセルキャパシタ構造が個々のメモリセル毎にマトリク
ス状に備えられている。そして、このセルキャパシタ構
造は容量値が確保される必要から、窒化膜等の特殊な酸
化膜、及びトレンチ構造やスタック構造等の特殊なデバ
イス構造を有している。このため、メモリセルアレイ領
域ＭＣは周辺領域とは異なるデバイス構造となってお
り、半導体基板からの積層高さも異なっているのが一般
的である。従って、メモリセルアレイ領域ＭＣの構造の
連続性が途切れるワード線ドライバ群ＷＤやセンスアン
プ群ＳＡ等の周辺領域との境界においては、セルキャパ
シタ等のデバイス特性にばらつきが生じやすい。このば
らつきを避け均一なセルキャパシタが構成されるため
に、メモリセルアレイ領域の周辺部にセルキャパシタと
同等な構造のダミーセルキャパシタが配置されたダミー
セルアレイ領域ＤＭＣを備えることが一般的である。こ
のダミーセルアレイ領域ＤＭＣにより、デバイス構造の
違いが吸収されてメモリセルアレイ領域ＭＣのデバイス
特性の均一性が確保される。
【００６０】ワード線ドライバ群ＷＤとセンスアンプ群
ＳＡとの交差領域Ｃには、センスアンプ群ＳＡの活性化
部が構成されている。センスアンプ群の低電圧側駆動線
に基準電圧を供給する電圧供給部としてＮＭＯＳトラン
ジスタが配置されると共に、センスアンプ群の高電圧側
駆動線に第１及び第２電圧を供給する第１及び第２電圧
供給部が配置されている。
ＳＡとの交差領域Ｃには、センスアンプ群ＳＡの活性化
部が構成されている。センスアンプ群の低電圧側駆動線
に基準電圧を供給する電圧供給部としてＮＭＯＳトラン
ジスタが配置されると共に、センスアンプ群の高電圧側
駆動線に第１及び第２電圧を供給する第１及び第２電圧
供給部が配置されている。
【００６１】図４に示す第１実施形態では、センスアン
プ群ＳＡには複数のセンスアンプＳＡ０乃至ＳＡｎが配
置されており、各センスアンプＳＡ０乃至ＳＡｎには差
動増幅されるビット線対ＢＬ０と／ＢＬ０乃至ＢＬｎと
／ＢＬｎが各々接続されている。ビット線対ＢＬ０と／
ＢＬ０乃至ＢＬｎと／ＢＬｎは、ダミーセルアレイ領域
ＤＭＣを越えてメモリセルアレイ領域ＭＣまで配線され
ており、ワード線ドライバ群ＷＤからのワード線ＷＬ
０、ＷＬ１、ＷＬｋ−１、ＷＬｋにより交互に導通制御
されるメモリセルが接続されている。また、ビット線対
ＢＬ０と／ＢＬ０乃至ＢＬｎと／ＢＬｎは、イコライズ
信号ＢＲＳにより導通制御されるＮＭＯＳトランジスタ
Ｔ０１乃至Ｔｎ１により接続されている。
プ群ＳＡには複数のセンスアンプＳＡ０乃至ＳＡｎが配
置されており、各センスアンプＳＡ０乃至ＳＡｎには差
動増幅されるビット線対ＢＬ０と／ＢＬ０乃至ＢＬｎと
／ＢＬｎが各々接続されている。ビット線対ＢＬ０と／
ＢＬ０乃至ＢＬｎと／ＢＬｎは、ダミーセルアレイ領域
ＤＭＣを越えてメモリセルアレイ領域ＭＣまで配線され
ており、ワード線ドライバ群ＷＤからのワード線ＷＬ
０、ＷＬ１、ＷＬｋ−１、ＷＬｋにより交互に導通制御
されるメモリセルが接続されている。また、ビット線対
ＢＬ０と／ＢＬ０乃至ＢＬｎと／ＢＬｎは、イコライズ
信号ＢＲＳにより導通制御されるＮＭＯＳトランジスタ
Ｔ０１乃至Ｔｎ１により接続されている。
【００６２】センスアンプＳＡ０乃至ＳＡｎの高電圧側
駆動線ＰＳＡ及び低電圧側駆動線ＮＳＡは、センスアン
プ群ＳＡ毎に纏められて配線されており、各々、交差領
域ＣにおいてＭＯＳトランジスタを介して高／低駆動電
圧に接続されている。具体的には、低電圧側駆動線ＮＳ
Ａは、制御信号ＳＬＥｚで制御されるＮＭＯＳトランジ
スタＭＮ１を介して低側電圧である基準電圧ＶＳＳに接
続されている。また、高電圧側駆動線ＰＳＡは、制御信
号ＳＬＥ１ｘで制御されるＰＭＯＳトランジスタＭＰ１
を介して第１電圧である電源電圧ＶＤＤに接続されると
共に、制御信号ＳＬＥ２ｘで制御されるＰＭＯＳトラン
ジスタＭＰ２を介して電源電圧ＶＤＤより低電圧の第２
電圧ＶＩＩＤに接続されている。ここで、第２電圧ＶＩ
ＩＤには、基準電圧ＶＳＳとの間に電荷リサイクル手段
としてリサイクルキャパシタＣＡＰ０が接続されてい
る。尚、リサイクルキャパシタＣＡＰ０の配置位置につ
いては特に特定されてはいないが、交差領域Ｃに配置さ
れる場合の他、後述するようにセンスアンプ群ＳＡにお
ける各センスアンプＳＡ０乃至ＳＡｎの近傍領域、ある
いはダミーセルアレイ領域ＤＭＣ等に配置することがで
きる。第２電圧ＶＩＩＤは、半導体記憶装置の外部から
供給される場合の他、内部降圧電源回路により電源電圧
ＶＤＤから降圧されて生成されてもよい。また、第１電
圧である電源電圧ＶＤＤ及び第２電圧ＶＩＩＤは、低側
電圧である基準電圧ＶＳＳに対して設定されている。
駆動線ＰＳＡ及び低電圧側駆動線ＮＳＡは、センスアン
プ群ＳＡ毎に纏められて配線されており、各々、交差領
域ＣにおいてＭＯＳトランジスタを介して高／低駆動電
圧に接続されている。具体的には、低電圧側駆動線ＮＳ
Ａは、制御信号ＳＬＥｚで制御されるＮＭＯＳトランジ
スタＭＮ１を介して低側電圧である基準電圧ＶＳＳに接
続されている。また、高電圧側駆動線ＰＳＡは、制御信
号ＳＬＥ１ｘで制御されるＰＭＯＳトランジスタＭＰ１
を介して第１電圧である電源電圧ＶＤＤに接続されると
共に、制御信号ＳＬＥ２ｘで制御されるＰＭＯＳトラン
ジスタＭＰ２を介して電源電圧ＶＤＤより低電圧の第２
電圧ＶＩＩＤに接続されている。ここで、第２電圧ＶＩ
ＩＤには、基準電圧ＶＳＳとの間に電荷リサイクル手段
としてリサイクルキャパシタＣＡＰ０が接続されてい
る。尚、リサイクルキャパシタＣＡＰ０の配置位置につ
いては特に特定されてはいないが、交差領域Ｃに配置さ
れる場合の他、後述するようにセンスアンプ群ＳＡにお
ける各センスアンプＳＡ０乃至ＳＡｎの近傍領域、ある
いはダミーセルアレイ領域ＤＭＣ等に配置することがで
きる。第２電圧ＶＩＩＤは、半導体記憶装置の外部から
供給される場合の他、内部降圧電源回路により電源電圧
ＶＤＤから降圧されて生成されてもよい。また、第１電
圧である電源電圧ＶＤＤ及び第２電圧ＶＩＩＤは、低側
電圧である基準電圧ＶＳＳに対して設定されている。
【００６３】ここで、高電圧側駆動線ＰＳＡや各ビット
線ＢＬ０乃至／ＢＬｎには浮遊容量が付随している。具
体的には、高電圧側駆動線ＰＳＡには、センスアンプＳ
Ａ０乃至ＳＡｎを構成するＰＭＯＳトランジスタ（不図
示）のソース端子が接続されており、個々のビット線Ｂ
Ｌ０乃至／ＢＬｎには、ＤＲＡＭの場合、ワード線ＷＬ
０乃至ＷＬｋによりセルキャパシタとの導通制御を行な
うＮＭＯＳトランジスタで構成されるトランスファゲー
トのドレイン端子が接続されている。これらの接合容量
が浮遊容量として付加されることとなる。また、近年の
大容量化に伴い、高電圧側駆動線ＰＳＡや１本のビット
線ＢＬ０乃至／ＢＬｎに接続されるメモリセル数が増大
してきた結果、接合容量に起因する浮遊容量は大きなも
のとなっている。また、大容量化に伴うダイサイズの増
大によりビット線ＢＬ０乃至／ＢＬｎの配線長は長くな
っており、微細化に伴う隣接配線等との線間容量や多層
構造における層間容量に起因する浮遊容量も増大してき
たこととも相俟って、浮遊容量は大きなものとなってい
る。
線ＢＬ０乃至／ＢＬｎには浮遊容量が付随している。具
体的には、高電圧側駆動線ＰＳＡには、センスアンプＳ
Ａ０乃至ＳＡｎを構成するＰＭＯＳトランジスタ（不図
示）のソース端子が接続されており、個々のビット線Ｂ
Ｌ０乃至／ＢＬｎには、ＤＲＡＭの場合、ワード線ＷＬ
０乃至ＷＬｋによりセルキャパシタとの導通制御を行な
うＮＭＯＳトランジスタで構成されるトランスファゲー
トのドレイン端子が接続されている。これらの接合容量
が浮遊容量として付加されることとなる。また、近年の
大容量化に伴い、高電圧側駆動線ＰＳＡや１本のビット
線ＢＬ０乃至／ＢＬｎに接続されるメモリセル数が増大
してきた結果、接合容量に起因する浮遊容量は大きなも
のとなっている。また、大容量化に伴うダイサイズの増
大によりビット線ＢＬ０乃至／ＢＬｎの配線長は長くな
っており、微細化に伴う隣接配線等との線間容量や多層
構造における層間容量に起因する浮遊容量も増大してき
たこととも相俟って、浮遊容量は大きなものとなってい
る。
【００６４】但し、高電圧側駆動線ＰＳＡとビット線Ｂ
Ｌ０乃至／ＢＬｎとの間の浮遊容量の比較においては、
ビット線ＢＬ０乃至／ＢＬｎの浮遊容量がはるかに大き
な値である。高電圧側駆動線ＰＳＡの浮遊容量がセンス
アンプＳＡ０乃至ＳＡｎ数に依存することにとどまって
いるのに対して、ビット線ＢＬ０乃至／ＢＬｎの浮遊容
量は、センスアンプＳＡ０乃至ＳＡｎ毎に接続されてい
る１対のビット線ＢＬ０乃至／ＢＬｎ毎に多数のメモリ
セルが接続されており、差動増幅された際、ビット線Ｂ
Ｌ０乃至／ＢＬｎ総数の１／２が浮遊容量として加算さ
れるからである。
Ｌ０乃至／ＢＬｎとの間の浮遊容量の比較においては、
ビット線ＢＬ０乃至／ＢＬｎの浮遊容量がはるかに大き
な値である。高電圧側駆動線ＰＳＡの浮遊容量がセンス
アンプＳＡ０乃至ＳＡｎ数に依存することにとどまって
いるのに対して、ビット線ＢＬ０乃至／ＢＬｎの浮遊容
量は、センスアンプＳＡ０乃至ＳＡｎ毎に接続されてい
る１対のビット線ＢＬ０乃至／ＢＬｎ毎に多数のメモリ
セルが接続されており、差動増幅された際、ビット線Ｂ
Ｌ０乃至／ＢＬｎ総数の１／２が浮遊容量として加算さ
れるからである。
【００６５】図５に示す動作波形図に従い第１実施形態
の動作について説明する。図５では便宜的にビット線対
ＢＬ０と／ＢＬ０を例にとり説明しているが、回路構成
上、活性単位であるメモリセルアレイ領域ＭＣにある全
てのビット線対ＢＬ０と／ＢＬ０乃至ＢＬｎと／ＢＬｎ
が同時に活性化制御されている。アクセス開始前のプリ
チャージ状態にありイコライズ電圧ＶＰＲにイコライズ
されているビット線対ＢＬ０と／ＢＬ０乃至ＢＬｎと／
ＢＬｎは、イコライズ状態の終了に伴いイコライズ信号
ＢＲＳがロー論理レベルに遷移してＮＭＯＳトランジス
タＴ０１乃至Ｔｎ１がオフ状態となることによりフロー
ティング状態に移行する。
の動作について説明する。図５では便宜的にビット線対
ＢＬ０と／ＢＬ０を例にとり説明しているが、回路構成
上、活性単位であるメモリセルアレイ領域ＭＣにある全
てのビット線対ＢＬ０と／ＢＬ０乃至ＢＬｎと／ＢＬｎ
が同時に活性化制御されている。アクセス開始前のプリ
チャージ状態にありイコライズ電圧ＶＰＲにイコライズ
されているビット線対ＢＬ０と／ＢＬ０乃至ＢＬｎと／
ＢＬｎは、イコライズ状態の終了に伴いイコライズ信号
ＢＲＳがロー論理レベルに遷移してＮＭＯＳトランジス
タＴ０１乃至Ｔｎ１がオフ状態となることによりフロー
ティング状態に移行する。
【００６６】その後、リストア動作が開始する。ワード
線ＷＬ０が昇圧電圧ＶＰＰに活性化され、メモリセルか
らビット線ＢＬ０乃至ＢＬｎに蓄積電荷が再分配され
る。図５においては、“１”データの蓄積電荷が再分配
されてビット線ＢＬ０の電圧がイコライズ電圧ＶＰＲか
ら上昇する場合を示している。“０” データの蓄積電
荷が再分配される場合はビット線の電圧がイコライズ電
圧ＶＰＲより下降し相対的に相補のビット線の電圧が高
電圧となる。ここで、セルキャパシタ容量に比してビッ
ト線の浮遊容量が大きいため、ビット線対ＢＬ０と／Ｂ
Ｌ０乃至ＢＬｎと／ＢＬｎ間の電圧シフト量は微小電圧
となる。
線ＷＬ０が昇圧電圧ＶＰＰに活性化され、メモリセルか
らビット線ＢＬ０乃至ＢＬｎに蓄積電荷が再分配され
る。図５においては、“１”データの蓄積電荷が再分配
されてビット線ＢＬ０の電圧がイコライズ電圧ＶＰＲか
ら上昇する場合を示している。“０” データの蓄積電
荷が再分配される場合はビット線の電圧がイコライズ電
圧ＶＰＲより下降し相対的に相補のビット線の電圧が高
電圧となる。ここで、セルキャパシタ容量に比してビッ
ト線の浮遊容量が大きいため、ビット線対ＢＬ０と／Ｂ
Ｌ０乃至ＢＬｎと／ＢＬｎ間の電圧シフト量は微小電圧
となる。
【００６７】次に、ビット線対ＢＬ０と／ＢＬ０乃至Ｂ
Ｌｎと／ＢＬｎの微小電圧差がセンスアンプＳＡ０乃至
ＳＡｎで差動増幅される。制御信号ＳＬＥｚが活性化さ
れてＮＭＯＳトランジスタＭＮ１がオン状態にされるこ
とによりセンスアンプＳＡ０乃至ＳＡｎの低電圧側駆動
線ＮＳＡに基準電圧ＶＳＳが供給されると共に、制御信
号ＳＬＥ２ｘが活性化されてＰＭＯＳトランジスタＭＰ
２がオン状態にされることにより、高電圧側駆動線ＰＳ
Ａに第２電圧ＶＩＩＤが供給されてリストア動作の第１
段階が開始される。これにより、センスアンプＳＡ０乃
至ＳＡｎは、第２電圧ＶＩＩＤと基準電圧ＶＳＳとの間
でビット線対ＢＬ０と／ＢＬ０乃至ＢＬｎと／ＢＬｎが
差動増幅される。
Ｌｎと／ＢＬｎの微小電圧差がセンスアンプＳＡ０乃至
ＳＡｎで差動増幅される。制御信号ＳＬＥｚが活性化さ
れてＮＭＯＳトランジスタＭＮ１がオン状態にされるこ
とによりセンスアンプＳＡ０乃至ＳＡｎの低電圧側駆動
線ＮＳＡに基準電圧ＶＳＳが供給されると共に、制御信
号ＳＬＥ２ｘが活性化されてＰＭＯＳトランジスタＭＰ
２がオン状態にされることにより、高電圧側駆動線ＰＳ
Ａに第２電圧ＶＩＩＤが供給されてリストア動作の第１
段階が開始される。これにより、センスアンプＳＡ０乃
至ＳＡｎは、第２電圧ＶＩＩＤと基準電圧ＶＳＳとの間
でビット線対ＢＬ０と／ＢＬ０乃至ＢＬｎと／ＢＬｎが
差動増幅される。
【００６８】ここで、センスアンプＳＡ０乃至ＳＡｎに
おける差動増幅とは、各々のビット線対ＢＬ０と／ＢＬ
０乃至ＢＬｎと／ＢＬｎに付随している浮遊容量への充
放電動作である。そのため、低電圧側のビット線につい
ては、基準電圧ＶＳＳへの電荷放電により基準電圧ＶＳ
Ｓまで降圧されるのに対して、高電圧側のビット線につ
いては、第２電圧ＶＩＩＤに接続されているリサイクル
キャパシタＣＡＰ０に蓄積されている電荷が、ビット線
ＢＬ０乃至ＢＬｎの総和の浮遊容量を中心として高電圧
側駆動線ＰＳＡの浮遊容量を加えた容量負荷に再分配さ
れることにより行なわれる（図５中、（Ｉ））。
おける差動増幅とは、各々のビット線対ＢＬ０と／ＢＬ
０乃至ＢＬｎと／ＢＬｎに付随している浮遊容量への充
放電動作である。そのため、低電圧側のビット線につい
ては、基準電圧ＶＳＳへの電荷放電により基準電圧ＶＳ
Ｓまで降圧されるのに対して、高電圧側のビット線につ
いては、第２電圧ＶＩＩＤに接続されているリサイクル
キャパシタＣＡＰ０に蓄積されている電荷が、ビット線
ＢＬ０乃至ＢＬｎの総和の浮遊容量を中心として高電圧
側駆動線ＰＳＡの浮遊容量を加えた容量負荷に再分配さ
れることにより行なわれる（図５中、（Ｉ））。
【００６９】ここで、再分配後の高電圧側駆動線ＰＳＡ
の電圧、即ち、高電圧側のビット線電圧が略第２電圧Ｖ
ＩＩＤに維持されるために、浮遊容量の総和に比してリ
サイクルキャパシタＣＡＰ０の容量値を充分に大きくし
ておく。これにより、リサイクルキャパシタＣＡＰ０か
らの電荷の再分配後においても、高電圧側駆動線ＰＳＡ
及び高電圧側のビット線の電圧を略第２電圧ＶＩＩＤに
維持することができる。センスアンプＳＡ０乃至ＳＡｎ
による略第２電圧ＶＩＩＤへの差動増幅動作であるリス
トア動作の第１段階は制御信号ＳＬＥ２ｘが活性化され
ているの期間に行なわれ（図５中、）、この期間に高
電圧側のビット線が略第２電圧ＶＩＩＤまで充電され
る。
の電圧、即ち、高電圧側のビット線電圧が略第２電圧Ｖ
ＩＩＤに維持されるために、浮遊容量の総和に比してリ
サイクルキャパシタＣＡＰ０の容量値を充分に大きくし
ておく。これにより、リサイクルキャパシタＣＡＰ０か
らの電荷の再分配後においても、高電圧側駆動線ＰＳＡ
及び高電圧側のビット線の電圧を略第２電圧ＶＩＩＤに
維持することができる。センスアンプＳＡ０乃至ＳＡｎ
による略第２電圧ＶＩＩＤへの差動増幅動作であるリス
トア動作の第１段階は制御信号ＳＬＥ２ｘが活性化され
ているの期間に行なわれ（図５中、）、この期間に高
電圧側のビット線が略第２電圧ＶＩＩＤまで充電され
る。
【００７０】制御信号ＳＬＥ２ｘがハイ論理レベルに遷
移し活性化状態が終了した後、制御信号ＳＬＥ１ｘがロ
ー論理レベルに遷移し、高電圧側駆動線ＰＳＡに接続さ
れる電圧源が第２電圧ＶＩＩＤから第１電圧である電源
電圧ＶＤＤに切り替えられてリストア動作の第２段階が
開始される。リストア動作の第２段階では、略第２電圧
ＶＩＩＤに増幅されている高電圧側のビット線はセンス
アンプＳＡ０乃至ＳＡｎにより更に増幅されて電源電圧
ＶＤＤにまで増幅され、りストア動作が完了する（図５
中、）。この状態でワード線ＷＬ０は昇圧電圧ＶＰＰ
に活性化されているため、電源電圧ＶＤＤに維持されて
いるビット線にはトランスファゲートを介してメモリセ
ルキャパシタも導通されており、セルキャパシタが電源
電圧ＶＤＤに充電されることによりメモリセルへのリス
トアが行なわれる。
移し活性化状態が終了した後、制御信号ＳＬＥ１ｘがロ
ー論理レベルに遷移し、高電圧側駆動線ＰＳＡに接続さ
れる電圧源が第２電圧ＶＩＩＤから第１電圧である電源
電圧ＶＤＤに切り替えられてリストア動作の第２段階が
開始される。リストア動作の第２段階では、略第２電圧
ＶＩＩＤに増幅されている高電圧側のビット線はセンス
アンプＳＡ０乃至ＳＡｎにより更に増幅されて電源電圧
ＶＤＤにまで増幅され、りストア動作が完了する（図５
中、）。この状態でワード線ＷＬ０は昇圧電圧ＶＰＰ
に活性化されているため、電源電圧ＶＤＤに維持されて
いるビット線にはトランスファゲートを介してメモリセ
ルキャパシタも導通されており、セルキャパシタが電源
電圧ＶＤＤに充電されることによりメモリセルへのリス
トアが行なわれる。
【００７１】セルキャパシタへの書き込みが終了した
後、イコライズ動作が開始する。制御信号ＳＬＥ１ｘが
非活性化され、制御信号ＳＬＥ２ｘが再度ロー論理レベ
ルに遷移して活性化され高電圧側駆動線ＰＳＡが第２電
圧ＶＩＩＤに接続されることにより、イコライズ動作の
第１段階が開始される（図５中、）。リサイクルキャ
パシタＣＡＰ０の蓄積電荷はリストア動作の第１段階
（図５中、）においてビット線に電荷供給をしたため
蓄積電荷量が減少しているところ、高電圧側駆動線ＰＳ
Ａの第２電圧ＶＩＩＤへの接続時点では高電圧側駆動線
ＰＳＡ及び高電圧側のビット線は電源電圧ＶＤＤに維持
されている。このため、ビット線の浮遊容量から高電圧
側駆動線ＰＳＡを介してリサイクルキャパシタＣＡＰ０
に電荷が移動することとなる。リサイクルキャパシタＣ
ＡＰ０に電荷を戻すことにより高電圧側のビット線電圧
が電源電圧ＶＤＤから略第２電圧ＶＩＩＤに降圧される
（図５中、（ＩＩ））。高電圧側駆動線ＰＳＡが第２電
圧ＶＩＩＤに接続されることにより高電圧側のビット線
が略第２電圧ＶＩＩＤに戻されるリストア動作の第１段
階動作は、リストア動作の第１段階（図５中、）と同
様に、制御信号ＳＬＥ２ｘが活性化されているの期間に
行なわれ（図５中、）、この期間に高電圧側のビット
線が略第２電圧ＶＩＩＤまで放電される。
後、イコライズ動作が開始する。制御信号ＳＬＥ１ｘが
非活性化され、制御信号ＳＬＥ２ｘが再度ロー論理レベ
ルに遷移して活性化され高電圧側駆動線ＰＳＡが第２電
圧ＶＩＩＤに接続されることにより、イコライズ動作の
第１段階が開始される（図５中、）。リサイクルキャ
パシタＣＡＰ０の蓄積電荷はリストア動作の第１段階
（図５中、）においてビット線に電荷供給をしたため
蓄積電荷量が減少しているところ、高電圧側駆動線ＰＳ
Ａの第２電圧ＶＩＩＤへの接続時点では高電圧側駆動線
ＰＳＡ及び高電圧側のビット線は電源電圧ＶＤＤに維持
されている。このため、ビット線の浮遊容量から高電圧
側駆動線ＰＳＡを介してリサイクルキャパシタＣＡＰ０
に電荷が移動することとなる。リサイクルキャパシタＣ
ＡＰ０に電荷を戻すことにより高電圧側のビット線電圧
が電源電圧ＶＤＤから略第２電圧ＶＩＩＤに降圧される
（図５中、（ＩＩ））。高電圧側駆動線ＰＳＡが第２電
圧ＶＩＩＤに接続されることにより高電圧側のビット線
が略第２電圧ＶＩＩＤに戻されるリストア動作の第１段
階動作は、リストア動作の第１段階（図５中、）と同
様に、制御信号ＳＬＥ２ｘが活性化されているの期間に
行なわれ（図５中、）、この期間に高電圧側のビット
線が略第２電圧ＶＩＩＤまで放電される。
【００７２】ここで、第２電圧ＶＩＩＤの電圧レベル
を、電源電圧ＶＤＤとイコライズ電圧ＶＰＲとの間の略
中央の電圧レベルとすれば、リストア動作の第１段階
（図５中、）におけるリサイクルキャパシタＣＡＰ０
から高電圧側のビット線への電荷の供給量（図５中、
（Ｉ））と、イコライズ動作の第１段階（図５中、）
におけるリサイクルキャパシタＣＡＰ０への高電圧側の
ビット線からの電荷の供給量（図５中、（ＩＩ））とが
略等しくなり、リサイクルキャパシタＣＡＰ０の蓄積電
荷を繰り返しリサイクルすることができる。具体的な数
値例としては、例えば、第２電圧ＶＩＩＤを電源電圧Ｖ
ＤＤの２／３とし、イコライズ電圧ＶＰＲを電源電圧Ｖ
ＤＤの１／３と設定することができる。
を、電源電圧ＶＤＤとイコライズ電圧ＶＰＲとの間の略
中央の電圧レベルとすれば、リストア動作の第１段階
（図５中、）におけるリサイクルキャパシタＣＡＰ０
から高電圧側のビット線への電荷の供給量（図５中、
（Ｉ））と、イコライズ動作の第１段階（図５中、）
におけるリサイクルキャパシタＣＡＰ０への高電圧側の
ビット線からの電荷の供給量（図５中、（ＩＩ））とが
略等しくなり、リサイクルキャパシタＣＡＰ０の蓄積電
荷を繰り返しリサイクルすることができる。具体的な数
値例としては、例えば、第２電圧ＶＩＩＤを電源電圧Ｖ
ＤＤの２／３とし、イコライズ電圧ＶＰＲを電源電圧Ｖ
ＤＤの１／３と設定することができる。
【００７３】電荷リサイクルの終了後、制御信号ＳＬＥ
２ｘがハイ論理レベルに遷移し活性化状態が終了した
後、制御信号ＳＬＥｘがロー論理レベルに遷移し非活性
となり、更にイコライズ信号ＢＲＳが昇圧電圧ＶＰＰに
遷移してイコライズ動作の第２段階が開始される（図５
中、）。イコライズ動作の第２段階では、略第２電圧
ＶＩＩＤと基準電圧ＶＳＳとに維持されているビット線
対ＢＬ０と／ＢＬ０乃至ＢＬｎと／ＢＬｎがＮＭＯＳト
ランジスタＴ０１乃至Ｔｎ１により各々ショートされ
る。これにより、ビット線対ＢＬ０と／ＢＬ０乃至ＢＬ
ｎと／ＢＬｎのイコライズ電圧ＶＰＲは、略第２電圧Ｖ
ＩＩＤの１／２電圧となる。リストア電圧である電源電
圧ＶＤＤとの電圧差がより大きな電圧にイコライズされ
る。
２ｘがハイ論理レベルに遷移し活性化状態が終了した
後、制御信号ＳＬＥｘがロー論理レベルに遷移し非活性
となり、更にイコライズ信号ＢＲＳが昇圧電圧ＶＰＰに
遷移してイコライズ動作の第２段階が開始される（図５
中、）。イコライズ動作の第２段階では、略第２電圧
ＶＩＩＤと基準電圧ＶＳＳとに維持されているビット線
対ＢＬ０と／ＢＬ０乃至ＢＬｎと／ＢＬｎがＮＭＯＳト
ランジスタＴ０１乃至Ｔｎ１により各々ショートされ
る。これにより、ビット線対ＢＬ０と／ＢＬ０乃至ＢＬ
ｎと／ＢＬｎのイコライズ電圧ＶＰＲは、略第２電圧Ｖ
ＩＩＤの１／２電圧となる。リストア電圧である電源電
圧ＶＤＤとの電圧差がより大きな電圧にイコライズされ
る。
【００７４】以下、高電圧側駆動線ＰＳＡへの電圧供給
の具体的な構成について、第１乃至第４具体例に基づき
説明する。図６に示す第１具体例では、高電圧側駆動線
ＰＳＡに第２電圧ＶＩＩＤを供給するＰＭＯＳトランジ
スタが、センスアンプＳＡ０乃至ＳＡｎ毎に設られる構
成である。制御信号ＳＬＥ２ｘで制御されるＰＭＯＳト
ランジスタがセンスアンプＳＡ０乃至ＳＡｎ毎に分散配
置されるので、個々のＰＭＯＳトランジスタを介して駆
動すべきビット線及び高電圧側駆動線ＰＳＡの浮遊容量
は少なくなり、負荷を分散させることができる。また、
個々のＰＭＯＳトランジスタが配置される領域が分散さ
れるので各々充分なサイズのトランジスタ領域を確保す
ることができ、ＰＭＯＳトランジスタの駆動能力を高め
ることができる。これにより、電源電圧ＶＤＤより低電
圧である第２電圧ＶＩＩＤでの駆動能力を高めることが
できる。リストア動作の第１段階（図５中、）及びイ
コライズ動作の第１段階（図５中、）の高速化を図る
ことができる。
の具体的な構成について、第１乃至第４具体例に基づき
説明する。図６に示す第１具体例では、高電圧側駆動線
ＰＳＡに第２電圧ＶＩＩＤを供給するＰＭＯＳトランジ
スタが、センスアンプＳＡ０乃至ＳＡｎ毎に設られる構
成である。制御信号ＳＬＥ２ｘで制御されるＰＭＯＳト
ランジスタがセンスアンプＳＡ０乃至ＳＡｎ毎に分散配
置されるので、個々のＰＭＯＳトランジスタを介して駆
動すべきビット線及び高電圧側駆動線ＰＳＡの浮遊容量
は少なくなり、負荷を分散させることができる。また、
個々のＰＭＯＳトランジスタが配置される領域が分散さ
れるので各々充分なサイズのトランジスタ領域を確保す
ることができ、ＰＭＯＳトランジスタの駆動能力を高め
ることができる。これにより、電源電圧ＶＤＤより低電
圧である第２電圧ＶＩＩＤでの駆動能力を高めることが
できる。リストア動作の第１段階（図５中、）及びイ
コライズ動作の第１段階（図５中、）の高速化を図る
ことができる。
【００７５】なお、図６の第１具体例では、センスアン
プＳＡ０乃至ＳＡｎ毎にＰＭＯＳトランジスタが分散配
置される構成を示したが、これに限定されるものではな
く、個々のＰＭＯＳトランジスタの駆動能力に応じて所
定数のセンスアンプに対して１つのＰＭＯＳトランジス
タを設ける構成としてもよく、逆に、１つのセンスアン
プに対して複数のＰＭＯＳトランジスタを設ける構成と
することもできる。
プＳＡ０乃至ＳＡｎ毎にＰＭＯＳトランジスタが分散配
置される構成を示したが、これに限定されるものではな
く、個々のＰＭＯＳトランジスタの駆動能力に応じて所
定数のセンスアンプに対して１つのＰＭＯＳトランジス
タを設ける構成としてもよく、逆に、１つのセンスアン
プに対して複数のＰＭＯＳトランジスタを設ける構成と
することもできる。
【００７６】図７に示す第２具体例では、高電圧側駆動
線ＰＳＡに第２電圧ＶＩＩＤを供給するＰＭＯＳトラン
ジスタと、電源電圧ＶＤＤを供給するＰＭＯＳトランジ
スタとを対として、２組のセンスアンプＳＡ０とＳＡ１
乃至ＳＡｎ−１とＳＡｎ毎に設ける構成である。制御信
号ＳＬＥ１ｘ及びＳＬＥ２ｘで各々制御される１対のＰ
ＭＯＳトランジスタをペアとして分散配置されるので、
個々のＰＭＯＳトランジスタを介して駆動すべきビット
線及び高電圧側駆動線ＰＳＡの浮遊容量は少なくなり、
負荷を分散させることができる。また、個々のＰＭＯＳ
トランジスタを配置する領域が分散されるので各々充分
なサイズのトランジスタ領域を確保することができ、Ｐ
ＭＯＳトランジスタの駆動能力を高めることができる。
これにより、第１電圧である電源電圧ＶＤＤ及び第２電
圧ＶＩＩＤの供給能力を共に高めることができる。リス
トア動作の第１、第２段階（図５中、、）及びイコ
ライズ動作の第１、第２段階（図５中、、）の各段
階の動作の高速化を図ることができる。
線ＰＳＡに第２電圧ＶＩＩＤを供給するＰＭＯＳトラン
ジスタと、電源電圧ＶＤＤを供給するＰＭＯＳトランジ
スタとを対として、２組のセンスアンプＳＡ０とＳＡ１
乃至ＳＡｎ−１とＳＡｎ毎に設ける構成である。制御信
号ＳＬＥ１ｘ及びＳＬＥ２ｘで各々制御される１対のＰ
ＭＯＳトランジスタをペアとして分散配置されるので、
個々のＰＭＯＳトランジスタを介して駆動すべきビット
線及び高電圧側駆動線ＰＳＡの浮遊容量は少なくなり、
負荷を分散させることができる。また、個々のＰＭＯＳ
トランジスタを配置する領域が分散されるので各々充分
なサイズのトランジスタ領域を確保することができ、Ｐ
ＭＯＳトランジスタの駆動能力を高めることができる。
これにより、第１電圧である電源電圧ＶＤＤ及び第２電
圧ＶＩＩＤの供給能力を共に高めることができる。リス
トア動作の第１、第２段階（図５中、、）及びイコ
ライズ動作の第１、第２段階（図５中、、）の各段
階の動作の高速化を図ることができる。
【００７７】また、１対のＰＭＯＳトランジスタの配置
頻度は、２組のセンスアンプ毎に配置する以外に所定数
のセンスアンプ毎に配置してもよく、逆に１つのセンス
アンプに対して複数対のＰＭＯＳトランジスタペアを配
置する構成としてもよい。また、配置する各々のＰＭＯ
Ｓトランジスタについても、必ずしも１対で設ける必要
はない。各々の配置は、各々のＰＭＯＳトランジスタの
駆動能力や動作特性等に応じて配置数、配置位置を変更
することができることは言うまでもない。
頻度は、２組のセンスアンプ毎に配置する以外に所定数
のセンスアンプ毎に配置してもよく、逆に１つのセンス
アンプに対して複数対のＰＭＯＳトランジスタペアを配
置する構成としてもよい。また、配置する各々のＰＭＯ
Ｓトランジスタについても、必ずしも１対で設ける必要
はない。各々の配置は、各々のＰＭＯＳトランジスタの
駆動能力や動作特性等に応じて配置数、配置位置を変更
することができることは言うまでもない。
【００７８】図８に示す第３具体例では、リサイクルキ
ャパシタＣＡＰ０に蓄積された電荷がリークする場合、
リーク電荷を補うリーク補償機能を備えた構成である。
リサイクルキャパシタＣＡＰ０の電荷蓄積端子には、制
御信号ΦＶＧによりゲート電圧が制御されるＰＭＯＳト
ランジスタが電源電圧ＶＤＤとの間で接続されている。
半導体記憶装置のリフレッシュ動作では、デバイス性能
や回路仕様等に応じてリフレッシュ周期が決定される
が、この周期は一般的に長時間である。特に、イコライ
ズ電圧が低電圧レベルに設定されてセルキャパシタのｔ
ＲＥＦ特性が大幅に改善される場合には、リフレッシュ
周期は益々長くなる。従って、この間のリサイクルキャ
パシタＣＡＰ０からの電荷リークにより第２電圧ＶＩＩ
Ｄの電圧値が低下してしまう場合がある。また、デバイ
ス外部からの電源ノイズ等の影響により第２電圧ＶＩＩ
Ｄが変動してしまうことも考えられる。
ャパシタＣＡＰ０に蓄積された電荷がリークする場合、
リーク電荷を補うリーク補償機能を備えた構成である。
リサイクルキャパシタＣＡＰ０の電荷蓄積端子には、制
御信号ΦＶＧによりゲート電圧が制御されるＰＭＯＳト
ランジスタが電源電圧ＶＤＤとの間で接続されている。
半導体記憶装置のリフレッシュ動作では、デバイス性能
や回路仕様等に応じてリフレッシュ周期が決定される
が、この周期は一般的に長時間である。特に、イコライ
ズ電圧が低電圧レベルに設定されてセルキャパシタのｔ
ＲＥＦ特性が大幅に改善される場合には、リフレッシュ
周期は益々長くなる。従って、この間のリサイクルキャ
パシタＣＡＰ０からの電荷リークにより第２電圧ＶＩＩ
Ｄの電圧値が低下してしまう場合がある。また、デバイ
ス外部からの電源ノイズ等の影響により第２電圧ＶＩＩ
Ｄが変動してしまうことも考えられる。
【００７９】こうした第２電圧ＶＩＩＤの電圧変動を防
止するため、デバイスが非活性状態にある期間に制御信
号ΦＶＧによりＰＭＯＳトランジスタがバイアスされ
て、電源電圧ＶＤＤから電荷の補給を行なっている。第
３具体例においては、制御信号ΦＶＧはアナログ制御信
号となる。ＰＭＯＳトランジスタのゲート端子がアナロ
グ制御電圧ΦＶＧでバイアスされることにより、ＰＭＯ
Ｓトランジスタが電圧制御電流源として使用されリーク
した電荷の補給が行なわれている。この場合、リサイク
ルキャパシタＣＡＰ０の端子電圧をモニタしておき、ア
ナログ制御電圧ΦＶＧの電圧値が制御されるフィードバ
ック回路を備えることが好ましい。なお、制御信号ΦＶ
Ｇをディジタル制御信号として、ＰＭＯＳトランジスタ
が内部降圧電源ＶＩＩＤに接続される構成とすることも
できる。
止するため、デバイスが非活性状態にある期間に制御信
号ΦＶＧによりＰＭＯＳトランジスタがバイアスされ
て、電源電圧ＶＤＤから電荷の補給を行なっている。第
３具体例においては、制御信号ΦＶＧはアナログ制御信
号となる。ＰＭＯＳトランジスタのゲート端子がアナロ
グ制御電圧ΦＶＧでバイアスされることにより、ＰＭＯ
Ｓトランジスタが電圧制御電流源として使用されリーク
した電荷の補給が行なわれている。この場合、リサイク
ルキャパシタＣＡＰ０の端子電圧をモニタしておき、ア
ナログ制御電圧ΦＶＧの電圧値が制御されるフィードバ
ック回路を備えることが好ましい。なお、制御信号ΦＶ
Ｇをディジタル制御信号として、ＰＭＯＳトランジスタ
が内部降圧電源ＶＩＩＤに接続される構成とすることも
できる。
【００８０】図９に示す第４具体例では、リサイクルキ
ャパシタが分散配置され、分散配置された各リサイクル
キャパシタＣＡＰ００乃至ＣＡＰ０ｎは、ヒューズ素子
Ｆ０乃至Ｆｎを介して基準電圧ＶＳＳに接続される構成
である。
ャパシタが分散配置され、分散配置された各リサイクル
キャパシタＣＡＰ００乃至ＣＡＰ０ｎは、ヒューズ素子
Ｆ０乃至Ｆｎを介して基準電圧ＶＳＳに接続される構成
である。
【００８１】各リサイクルキャパシタＣＡＰ００乃至Ｃ
ＡＰ０ｎには、メモリセルアレイ領域ＭＣの端部に配置
されているダミーセルアレイ領域ＤＭＣ（図３、参照）
内のダミーセルを使用することができる。このダミーセ
ルは、メモリセルキャパシタと同等の構成を有している
ので単位面積あたり大きな容量値を有すると共に、デバ
イス構造上メモリセルアレイ領域ＭＣと周辺領域との境
界部に配置されているダミーセルアレイ領域ＤＭＣ内の
ダミーセルをそのまま利用することができる。リサイク
ルキャパシタＣＡＰ０用として新たなキャパシタを配置
する必要がない。従って、チップ面積に関するペナルテ
ィはなくリサイクルキャパシタＣＡＰ０を構成すること
ができる。
ＡＰ０ｎには、メモリセルアレイ領域ＭＣの端部に配置
されているダミーセルアレイ領域ＤＭＣ（図３、参照）
内のダミーセルを使用することができる。このダミーセ
ルは、メモリセルキャパシタと同等の構成を有している
ので単位面積あたり大きな容量値を有すると共に、デバ
イス構造上メモリセルアレイ領域ＭＣと周辺領域との境
界部に配置されているダミーセルアレイ領域ＤＭＣ内の
ダミーセルをそのまま利用することができる。リサイク
ルキャパシタＣＡＰ０用として新たなキャパシタを配置
する必要がない。従って、チップ面積に関するペナルテ
ィはなくリサイクルキャパシタＣＡＰ０を構成すること
ができる。
【００８２】ここで、メモリセルアレイ領域ＭＣと周辺
領域とは、前述したようにデバイス構造が異なるため、
半導体基板からの積層高さ等が異なっている。このよう
な境界領域に配置されているダミーセルは、デバイス特
性としてはばらつきが大きくなる可能性がある。また、
積層高さの違いによる段差が存在するため欠陥率が高い
場合がある。欠陥率が高くないとしても、ダミーセルキ
ャパシタを構成する酸化膜はセルキャパシタを構成する
窒化膜等の酸化膜と同等の酸化膜であり、一定の割合で
欠陥が発生する可能性がある。
領域とは、前述したようにデバイス構造が異なるため、
半導体基板からの積層高さ等が異なっている。このよう
な境界領域に配置されているダミーセルは、デバイス特
性としてはばらつきが大きくなる可能性がある。また、
積層高さの違いによる段差が存在するため欠陥率が高い
場合がある。欠陥率が高くないとしても、ダミーセルキ
ャパシタを構成する酸化膜はセルキャパシタを構成する
窒化膜等の酸化膜と同等の酸化膜であり、一定の割合で
欠陥が発生する可能性がある。
【００８３】リサイクルキャパシタＣＡＰ０は、ビット
線等の総浮遊容量に比して充分大きな容量値が確保され
る必要があるので、誘電率の高い酸化膜が使用されてい
るダミーセルが使用される場合でも多数のダミーセルキ
ャパシタＣＡＰ００乃至ＣＡＰ０ｎが並列接続される必
要がある。そのため、このままでは１つのダミーセルが
欠陥を有しているだけでリサイクルキャパシタＣＡＰ０
がショートしてしまうこととなる。そこで、各ダミーセ
ルキャパシタＣＡＰ００乃至ＣＡＰ０ｎにヒューズ素子
Ｆ０乃至Ｆｎを備えておき、所定確率で発生する欠陥セ
ルを個別に切り離すことにより、信頼性よくリサイクル
キャパシタＣＡＰ０を構成することができる。
線等の総浮遊容量に比して充分大きな容量値が確保され
る必要があるので、誘電率の高い酸化膜が使用されてい
るダミーセルが使用される場合でも多数のダミーセルキ
ャパシタＣＡＰ００乃至ＣＡＰ０ｎが並列接続される必
要がある。そのため、このままでは１つのダミーセルが
欠陥を有しているだけでリサイクルキャパシタＣＡＰ０
がショートしてしまうこととなる。そこで、各ダミーセ
ルキャパシタＣＡＰ００乃至ＣＡＰ０ｎにヒューズ素子
Ｆ０乃至Ｆｎを備えておき、所定確率で発生する欠陥セ
ルを個別に切り離すことにより、信頼性よくリサイクル
キャパシタＣＡＰ０を構成することができる。
【００８４】ここで、第４具体例ではヒューズ素子Ｆ０
乃至Ｆｎが基準電圧ＶＳＳ側に設置される構成について
例示したが、反対側の端子に設置する構成とすることも
できる。また、ヒューズ素子Ｆ０乃至Ｆｎに代えて、Ｍ
ＯＳトランジスタやトランスファゲート等のスイッチ素
子、その他のスイッチ回路等を備える構成とすることも
できる。
乃至Ｆｎが基準電圧ＶＳＳ側に設置される構成について
例示したが、反対側の端子に設置する構成とすることも
できる。また、ヒューズ素子Ｆ０乃至Ｆｎに代えて、Ｍ
ＯＳトランジスタやトランスファゲート等のスイッチ素
子、その他のスイッチ回路等を備える構成とすることも
できる。
【００８５】なお、メモリセルキャパシタ構造と同様な
構造を有するキャパシタとしてダミーセルアレイ領域Ｄ
ＭＣに配置されているダミーセルキャパシタを利用する
場合について説明したが、同等の構造を有するキャパシ
タをユニットとしてセンスアンプ群ＳＡやワード線ドラ
イバ群ＷＤ等の周辺領域に多数配置する構成としてもよ
い。この場合も、キャパシタ構成としてメモリセルキャ
パシタと同等の構成を有するメモリセル型キャパシタと
することにより、単位面積あたり大きな容量値を有する
キャパシタ群とすることができ、面積効率よくリサイク
ルキャパシタＣＡＰ０を構成することができる。更に、
ダミーセルキャパシタあるいはメモリセル型キャパシタ
を混在させることもできる。
構造を有するキャパシタとしてダミーセルアレイ領域Ｄ
ＭＣに配置されているダミーセルキャパシタを利用する
場合について説明したが、同等の構造を有するキャパシ
タをユニットとしてセンスアンプ群ＳＡやワード線ドラ
イバ群ＷＤ等の周辺領域に多数配置する構成としてもよ
い。この場合も、キャパシタ構成としてメモリセルキャ
パシタと同等の構成を有するメモリセル型キャパシタと
することにより、単位面積あたり大きな容量値を有する
キャパシタ群とすることができ、面積効率よくリサイク
ルキャパシタＣＡＰ０を構成することができる。更に、
ダミーセルキャパシタあるいはメモリセル型キャパシタ
を混在させることもできる。
【００８６】以上に説明した第１実施形態によれば、各
ビット線対ＢＬ０と／ＢＬ０乃至ＢＬｎと／ＢＬｎの差
動増幅に際し、センスアンプ群の高電圧側駆動線ＰＳＡ
が、イコライズ電圧ＶＰＲから第２電圧ＶＩＩＤを介し
て第１電圧である電源電圧ＶＤＤへと２段階に切り替え
られる。これにより、各ビット線対ＢＬ０と／ＢＬ０乃
至ＢＬｎと／ＢＬｎのうち高電圧側のビット線に対し
て、メモリセルへのリストア時のイコライズ電圧ＶＰＲ
から第２電圧ＶＩＩＤへの電荷の再利用と、イコライズ
時の電源電圧ＶＤＤから第２電圧ＶＩＩＤへの電荷の再
蓄積とが、交互に繰り返されてリサイクルキャパシタＣ
ＡＰ０の蓄積電荷のリサイクルを行なうことができ、ビ
ット線ＢＬ０乃至／ＢＬｎへの充放電電流の低減を図る
ことができる。
ビット線対ＢＬ０と／ＢＬ０乃至ＢＬｎと／ＢＬｎの差
動増幅に際し、センスアンプ群の高電圧側駆動線ＰＳＡ
が、イコライズ電圧ＶＰＲから第２電圧ＶＩＩＤを介し
て第１電圧である電源電圧ＶＤＤへと２段階に切り替え
られる。これにより、各ビット線対ＢＬ０と／ＢＬ０乃
至ＢＬｎと／ＢＬｎのうち高電圧側のビット線に対し
て、メモリセルへのリストア時のイコライズ電圧ＶＰＲ
から第２電圧ＶＩＩＤへの電荷の再利用と、イコライズ
時の電源電圧ＶＤＤから第２電圧ＶＩＩＤへの電荷の再
蓄積とが、交互に繰り返されてリサイクルキャパシタＣ
ＡＰ０の蓄積電荷のリサイクルを行なうことができ、ビ
ット線ＢＬ０乃至／ＢＬｎへの充放電電流の低減を図る
ことができる。
【００８７】また、イコライズ電圧ＶＰＲが電源電圧Ｖ
ＤＤの１／２より低電圧に設定されているので、メモリ
セルキャパシタに蓄積されている“１”データの電圧レ
ベルである電源電圧ＶＤＤとの電圧差が広がり、データ
保持時間ｔＲＥＦが長くなってデータ保持特性を改善す
ることができる。また、このときのイコライズ電圧ＶＰ
Ｒは、第２電圧ＶＩＩＤと基準電圧ＶＳＳに維持されて
いるビット線対ＢＬ０と／ＢＬ０乃至ＢＬｎと／ＢＬｎ
がショートされることにより容易に得ることができる。
所定時間内のリフレッシュ回数を低減することができ、
リフレッシュ動作に伴う消費電流を低減することができ
る。
ＤＤの１／２より低電圧に設定されているので、メモリ
セルキャパシタに蓄積されている“１”データの電圧レ
ベルである電源電圧ＶＤＤとの電圧差が広がり、データ
保持時間ｔＲＥＦが長くなってデータ保持特性を改善す
ることができる。また、このときのイコライズ電圧ＶＰ
Ｒは、第２電圧ＶＩＩＤと基準電圧ＶＳＳに維持されて
いるビット線対ＢＬ０と／ＢＬ０乃至ＢＬｎと／ＢＬｎ
がショートされることにより容易に得ることができる。
所定時間内のリフレッシュ回数を低減することができ、
リフレッシュ動作に伴う消費電流を低減することができ
る。
【００８８】電荷リサイクルによるビット線ＢＬ０乃至
ＢＬｎへの充放電電流の低減とデータ保持特性の改善と
により、第１実施形態の半導体記憶装置が携帯機器等に
使用される場合、スタンバイ時の消費電流を大幅に低減
することができ、バッテリー駆動時の連続使用時間の大
幅な改善を実現することができる。
ＢＬｎへの充放電電流の低減とデータ保持特性の改善と
により、第１実施形態の半導体記憶装置が携帯機器等に
使用される場合、スタンバイ時の消費電流を大幅に低減
することができ、バッテリー駆動時の連続使用時間の大
幅な改善を実現することができる。
【００８９】また、第１実施形態の第１、第２具体例に
よれば、第１電圧供給部を構成する電源電圧ＶＤＤから
の経路に接続されるＰＭＯＳトランジスタの供給能力に
比して、第２電圧供給部を構成する第２電圧ＶＩＩＤか
らの経路に接続されるＰＭＯＳトランジスタの供給能力
を強化することができるので、電源電圧ＶＤＤより低電
圧である第２電圧ＶＩＩＤの駆動能力の低下を補うこと
ができる。従って、２段階で行なわれるメモリセルへの
リストア動作及び各ビット線対ＢＬ０と／ＢＬ０乃至Ｂ
Ｌｎと／ＢＬｎのイコライズ動作のうち、センスアンプ
群の高電圧側駆動線ＰＳＡが第２電圧ＶＩＩＤであるリ
ストア動作の第１段階（図５中、）及びイコライズ動
作の第１段階（図５中、）の高速化を図ることがで
き、リストア動作及びイコライズ動作の高速化を図るこ
とができる。
よれば、第１電圧供給部を構成する電源電圧ＶＤＤから
の経路に接続されるＰＭＯＳトランジスタの供給能力に
比して、第２電圧供給部を構成する第２電圧ＶＩＩＤか
らの経路に接続されるＰＭＯＳトランジスタの供給能力
を強化することができるので、電源電圧ＶＤＤより低電
圧である第２電圧ＶＩＩＤの駆動能力の低下を補うこと
ができる。従って、２段階で行なわれるメモリセルへの
リストア動作及び各ビット線対ＢＬ０と／ＢＬ０乃至Ｂ
Ｌｎと／ＢＬｎのイコライズ動作のうち、センスアンプ
群の高電圧側駆動線ＰＳＡが第２電圧ＶＩＩＤであるリ
ストア動作の第１段階（図５中、）及びイコライズ動
作の第１段階（図５中、）の高速化を図ることがで
き、リストア動作及びイコライズ動作の高速化を図るこ
とができる。
【００９０】また、第２電圧ＶＩＩＤを供給するＰＭＯ
Ｓトランジスタ、又は電源電圧ＶＤＤ及び第２電圧ＶＩ
ＩＤを供給する各々のＰＭＯＳトランジスタが、センス
アンプ群の配置に応じて分散配置されることにより、第
２電圧ＶＩＩＤ、又は電源電圧ＶＤＤ及び第２電圧ＶＩ
ＩＤの供給能力が、センスアンプＳＡ０乃至ＳＡｎ間で
ばらつくことはなく個々のセンスアンプＳＡ０乃至ＳＡ
ｎの駆動能力をバランスさせることができ、最適動作を
させることができる。
Ｓトランジスタ、又は電源電圧ＶＤＤ及び第２電圧ＶＩ
ＩＤを供給する各々のＰＭＯＳトランジスタが、センス
アンプ群の配置に応じて分散配置されることにより、第
２電圧ＶＩＩＤ、又は電源電圧ＶＤＤ及び第２電圧ＶＩ
ＩＤの供給能力が、センスアンプＳＡ０乃至ＳＡｎ間で
ばらつくことはなく個々のセンスアンプＳＡ０乃至ＳＡ
ｎの駆動能力をバランスさせることができ、最適動作を
させることができる。
【００９１】また、第１実施形態の第３具体例によれ
ば、リフレッシュ動作間の待機状態が長いスタンバイ状
態において、リサイクルキャパシタＣＡＰ０のリークや
ノイズ等の影響で第２電圧ＶＩＩＤが変動してしまうお
それがある場合にも、的確な電圧値ＶＩＩＤを維持して
おくことができる。
ば、リフレッシュ動作間の待機状態が長いスタンバイ状
態において、リサイクルキャパシタＣＡＰ０のリークや
ノイズ等の影響で第２電圧ＶＩＩＤが変動してしまうお
それがある場合にも、的確な電圧値ＶＩＩＤを維持して
おくことができる。
【００９２】また、第１実施形態の第４具体例によれ
ば、メモリセルキャパシタと同等な構造を有する面積効
率のよいキャパシタ構造が使用されながら、このキャパ
シタ構造を個々に接続・切り離しが可能なダミーセルＣ
ＡＰ００乃至ＣＡＰ０ｎやその他のキャパシタユニット
として接続することができるので、欠陥等が存在するキ
ャパシタユニットを個別に切り離すことができ、リサイ
クルキャパシタＣＡＰ０を信頼性よく構成することがで
きる。
ば、メモリセルキャパシタと同等な構造を有する面積効
率のよいキャパシタ構造が使用されながら、このキャパ
シタ構造を個々に接続・切り離しが可能なダミーセルＣ
ＡＰ００乃至ＣＡＰ０ｎやその他のキャパシタユニット
として接続することができるので、欠陥等が存在するキ
ャパシタユニットを個別に切り離すことができ、リサイ
クルキャパシタＣＡＰ０を信頼性よく構成することがで
きる。
【００９３】次に、図１０により第２実施形態を示す。
図１０では、連続アクセスモードとしてバーストリード
動作を例にとり説明している。図１０において、“Ｆｕ
ｎｃｔｉｏｎ”の欄には半導体記憶装置の動作状態を示
している。これらの動作は、非同期のＤＲＡＭ等の場合
には外部制御端子への信号入力により制御され、ＳＤＲ
ＡＭ等においてはシステムクロック信号に同期して入力
されるコマンドにより制御される。従来技術での動作で
は、アクティブ動作（ＡＣＴＶ）において、イコライズ
信号ＢＲＳが非活性化されてワード線ＷＬが活性化され
た後、センスアンプによりビット線対ＢＬと／ＢＬが差
動増幅されてメモリセルへのリストアが行なわれる。そ
の後の連続するリード動作（ＲＥＡＤ）により、サイク
ル毎にビット線対が順次選択されていきデータの出力が
行なわれる。所定ビット数のデータが出力された後、プ
リチャージ動作（ＰＲＥ）が行なわれ、ワード線ＷＬが
非活性化されると共にイコライズ信号ＢＲＳが活性化さ
れてビット線対ＢＬと／ＢＬがイコライズされバースト
動作が終了する。
図１０では、連続アクセスモードとしてバーストリード
動作を例にとり説明している。図１０において、“Ｆｕ
ｎｃｔｉｏｎ”の欄には半導体記憶装置の動作状態を示
している。これらの動作は、非同期のＤＲＡＭ等の場合
には外部制御端子への信号入力により制御され、ＳＤＲ
ＡＭ等においてはシステムクロック信号に同期して入力
されるコマンドにより制御される。従来技術での動作で
は、アクティブ動作（ＡＣＴＶ）において、イコライズ
信号ＢＲＳが非活性化されてワード線ＷＬが活性化され
た後、センスアンプによりビット線対ＢＬと／ＢＬが差
動増幅されてメモリセルへのリストアが行なわれる。そ
の後の連続するリード動作（ＲＥＡＤ）により、サイク
ル毎にビット線対が順次選択されていきデータの出力が
行なわれる。所定ビット数のデータが出力された後、プ
リチャージ動作（ＰＲＥ）が行なわれ、ワード線ＷＬが
非活性化されると共にイコライズ信号ＢＲＳが活性化さ
れてビット線対ＢＬと／ＢＬがイコライズされバースト
動作が終了する。
【００９４】本発明の半導体記憶装置においてバースト
動作が行なわれる場合には、ワード線が活性化され、ビ
ット線対ＢＬと／ＢＬがリサイクルキャパシタＣＡＰ０
からの電荷の供給を受けながら（図１０中、（Ｉ））２
段階にリストア動作された段階（図１０中、、）
で、連続読み出し動作（ＲＥＡＤ）が開始される。この
とき読み出されるデータはビット線対ＢＬと／ＢＬに読
み出されているデータである。
動作が行なわれる場合には、ワード線が活性化され、ビ
ット線対ＢＬと／ＢＬがリサイクルキャパシタＣＡＰ０
からの電荷の供給を受けながら（図１０中、（Ｉ））２
段階にリストア動作された段階（図１０中、、）
で、連続読み出し動作（ＲＥＡＤ）が開始される。この
とき読み出されるデータはビット線対ＢＬと／ＢＬに読
み出されているデータである。
【００９５】連続読み出し動作と並行してワード線ＷＬ
は非活性化されるが、この時点でビット線対ＢＬと／Ｂ
Ｌは差動増幅されているので、セルキャパシタのデータ
はビット線ＢＬあるいは／ＢＬに読み出されており、ワ
ード線ＷＬが非活性化されても問題はない。その後引き
続き高電圧側のビット線の第２電圧ＶＩＩＤにして電荷
の再蓄積（図１０中、（ＩＩ））をし、イコライズ動作
の第１段階を先行して行っておく（図１０中、）。ビ
ット線対ＢＬと／ＢＬの差動電圧は電源電圧ＶＤＤから
第２電圧ＶＩＩＤに低下するが、第２電圧ＶＩＩＤの電
圧差を有しているので連続読み出し動作は問題なく継続
される。読み出し動作の終了後、イコライズ信号ＢＲＳ
によりビット線対ＢＬと／ＢＬは第２電圧ＶＩＩＤの１
／２電圧にイコライズされる（図１０中、）。
は非活性化されるが、この時点でビット線対ＢＬと／Ｂ
Ｌは差動増幅されているので、セルキャパシタのデータ
はビット線ＢＬあるいは／ＢＬに読み出されており、ワ
ード線ＷＬが非活性化されても問題はない。その後引き
続き高電圧側のビット線の第２電圧ＶＩＩＤにして電荷
の再蓄積（図１０中、（ＩＩ））をし、イコライズ動作
の第１段階を先行して行っておく（図１０中、）。ビ
ット線対ＢＬと／ＢＬの差動電圧は電源電圧ＶＤＤから
第２電圧ＶＩＩＤに低下するが、第２電圧ＶＩＩＤの電
圧差を有しているので連続読み出し動作は問題なく継続
される。読み出し動作の終了後、イコライズ信号ＢＲＳ
によりビット線対ＢＬと／ＢＬは第２電圧ＶＩＩＤの１
／２電圧にイコライズされる（図１０中、）。
【００９６】２段階で行なわれるイコライズ動作のう
ち、第１段階の動作を連続読み出し期間内に埋め込ませ
て先行して行なわせることができるので、プリチャージ
動作（ＰＲＥ）の期間には第２段階のイコライズ動作の
みを行なえばよく、バースト読み出し動作におけるイコ
ライズ動作の高速化を図ることができ、バースト動作に
おけるサイクル時間の短縮を図ることができる。
ち、第１段階の動作を連続読み出し期間内に埋め込ませ
て先行して行なわせることができるので、プリチャージ
動作（ＰＲＥ）の期間には第２段階のイコライズ動作の
みを行なえばよく、バースト読み出し動作におけるイコ
ライズ動作の高速化を図ることができ、バースト動作に
おけるサイクル時間の短縮を図ることができる。
【００９７】なお、図１０の第２実施形態においては、
バースト読み出し動作について説明したが、連続動作で
あれば通常のページ動作についても同様に適用すること
ができる。バースト動作とページ動作とでは、コラムア
ドレスがシーケンシャルに変化するかアットランダムに
変化するかが異なるだけであり、ビット線対ＢＬと／Ｂ
Ｌの第１段階のイコライズ動作に関しては両動作モード
において共通であるからである。
バースト読み出し動作について説明したが、連続動作で
あれば通常のページ動作についても同様に適用すること
ができる。バースト動作とページ動作とでは、コラムア
ドレスがシーケンシャルに変化するかアットランダムに
変化するかが異なるだけであり、ビット線対ＢＬと／Ｂ
Ｌの第１段階のイコライズ動作に関しては両動作モード
において共通であるからである。
【００９８】また、連続書き込み動作についても適用す
ることができる。この場合、連続動作モードの初期段階
であるアクティブ動作（ＡＣＴＶ）開始時やその後のタ
イミングにおいて、連続書き込みが行なわれる一連のデ
ータをデバイス内のバッファ回路等のデータ一時保持手
段に取り込んでおくことが考えられる。これにより、連
続書き込みサイクルにおいてデータ一時保持手段から順
次データが取り込まれてデータ書き込みが行なわれる。
最終ビットの書き込みが完了した時点でイコライズ動作
に先立ちワード線ＷＬが非活性化されれば、連続読み出
し動作の場合と同様にイコライズ動作の第１段階を連続
書き込み動作に埋め込ませることができる。
ることができる。この場合、連続動作モードの初期段階
であるアクティブ動作（ＡＣＴＶ）開始時やその後のタ
イミングにおいて、連続書き込みが行なわれる一連のデ
ータをデバイス内のバッファ回路等のデータ一時保持手
段に取り込んでおくことが考えられる。これにより、連
続書き込みサイクルにおいてデータ一時保持手段から順
次データが取り込まれてデータ書き込みが行なわれる。
最終ビットの書き込みが完了した時点でイコライズ動作
に先立ちワード線ＷＬが非活性化されれば、連続読み出
し動作の場合と同様にイコライズ動作の第１段階を連続
書き込み動作に埋め込ませることができる。
【００９９】また、プリチャージ動作（ＰＲＥ）の開始
は、連続動作の終了に応じたタイミングで自動的に行な
われる構成、読み出しデータ用のバッファ回路等のデー
タ一時保持手段を備えておき、ワード線が非活性化され
てビット線が第２電圧ＶＩＩＤとなり電荷再蓄積の完了
以後のタイミングで行なわれる構成、あるいは外部から
のプリチャージコマンド等に応じて行なわれる構成の何
れの構成とすることもできる。
は、連続動作の終了に応じたタイミングで自動的に行な
われる構成、読み出しデータ用のバッファ回路等のデー
タ一時保持手段を備えておき、ワード線が非活性化され
てビット線が第２電圧ＶＩＩＤとなり電荷再蓄積の完了
以後のタイミングで行なわれる構成、あるいは外部から
のプリチャージコマンド等に応じて行なわれる構成の何
れの構成とすることもできる。
【０１００】以上に説明した第２実施形態によれば、各
ビット線対ＢＬと／ＢＬのうち高電圧側のビット線に対
する電荷リサイクルによるビット線の充放電電流の低減
と、イコライズ電圧が電源電圧ＶＤＤの１／２より低電
圧に設定されることによるデータ保持特性の改善とを、
連続アクセス動作に適用する際、２段階のイコライズ動
作のうち第１の段階を連続アクセス動作の中に埋め込ま
せることができ、サイクルタイム特性等の改善を図るこ
とができる。バースト動作等の連続アクセス動作を有す
る半導体記憶装置においても、スタンバイ時の消費電流
を大幅に低減することができ、携帯機器に使用する場
合、バッテリー駆動時の連続使用時間の大幅な改善を実
現することができる。
ビット線対ＢＬと／ＢＬのうち高電圧側のビット線に対
する電荷リサイクルによるビット線の充放電電流の低減
と、イコライズ電圧が電源電圧ＶＤＤの１／２より低電
圧に設定されることによるデータ保持特性の改善とを、
連続アクセス動作に適用する際、２段階のイコライズ動
作のうち第１の段階を連続アクセス動作の中に埋め込ま
せることができ、サイクルタイム特性等の改善を図るこ
とができる。バースト動作等の連続アクセス動作を有す
る半導体記憶装置においても、スタンバイ時の消費電流
を大幅に低減することができ、携帯機器に使用する場
合、バッテリー駆動時の連続使用時間の大幅な改善を実
現することができる。
【０１０１】ここで、連続アクセス動作としては、連続
読み出し動作及び連続書き込み動作の何れの場合も含ん
でいる。連続書き込み動作の場合、連続書き込み動作に
先立ち、内部に取り込まれた所定ビット数の書き込みデ
ータがバッファ回路等の一時的にデータが保持される書
き込みデータ保持機能を有していれば、予め書き込みデ
ータを内部に取り込んでおくことができる。
読み出し動作及び連続書き込み動作の何れの場合も含ん
でいる。連続書き込み動作の場合、連続書き込み動作に
先立ち、内部に取り込まれた所定ビット数の書き込みデ
ータがバッファ回路等の一時的にデータが保持される書
き込みデータ保持機能を有していれば、予め書き込みデ
ータを内部に取り込んでおくことができる。
【０１０２】また、ビット線対ＢＬと／ＢＬのイコライ
ズのタイミングは、連続動作の終了以後のタイミング、
ビット線が第２電圧ＶＩＩＤとなり電荷再蓄積の完了以
後のたタイミング、あるいは外部からのプリチャージコ
マンド等の入力のタイミングの何れにすることもでき
る。
ズのタイミングは、連続動作の終了以後のタイミング、
ビット線が第２電圧ＶＩＩＤとなり電荷再蓄積の完了以
後のたタイミング、あるいは外部からのプリチャージコ
マンド等の入力のタイミングの何れにすることもでき
る。
【０１０３】尚、本発明は前記実施形態に限定されるも
のではなく、本発明の趣旨を逸脱しない範囲内で種々の
改良、変形が可能であることは言うまでもない。例え
ば、本実施形態においては、リサイクルキャパシタＣＡ
Ｐ０を基準端子ＶＳＳに接続する場合を示したが、本発
明はこれに限定されるものではなく、電荷を蓄積できる
電圧であれば、電源電圧ＶＤＤやその他の固定電圧に接
続することもできる。また、第２電圧ＶＩＩＤとして電
源電圧ＶＤＤの２／３電圧であるとして説明したが、更
に低い電圧に設定することもできる。この場合、ｔＲＥ
Ｆ特性は更に改善する。また、実施形態では、低側電圧
を基準電圧ＶＳＳとし、第１電圧である電源電圧ＶＤＤ
及び第２電圧ＶＩＩＤを低側電圧に対して設定した場合
を例示したが、低側電圧を基準電圧ＶＳＳとは異なる電
圧として設定することもできる。例えば、負電圧として
構成こともできる。
のではなく、本発明の趣旨を逸脱しない範囲内で種々の
改良、変形が可能であることは言うまでもない。例え
ば、本実施形態においては、リサイクルキャパシタＣＡ
Ｐ０を基準端子ＶＳＳに接続する場合を示したが、本発
明はこれに限定されるものではなく、電荷を蓄積できる
電圧であれば、電源電圧ＶＤＤやその他の固定電圧に接
続することもできる。また、第２電圧ＶＩＩＤとして電
源電圧ＶＤＤの２／３電圧であるとして説明したが、更
に低い電圧に設定することもできる。この場合、ｔＲＥ
Ｆ特性は更に改善する。また、実施形態では、低側電圧
を基準電圧ＶＳＳとし、第１電圧である電源電圧ＶＤＤ
及び第２電圧ＶＩＩＤを低側電圧に対して設定した場合
を例示したが、低側電圧を基準電圧ＶＳＳとは異なる電
圧として設定することもできる。例えば、負電圧として
構成こともできる。
【０１０４】（付記１） 所定ビット線対毎に構成され
る活性化単位と、低電圧側駆動線に供給される低側電圧
を基準電圧として前記活性化単位内の各ビット線対を差
動増幅するセンスアンプ群と、前記センスアンプ群の高
電圧側駆動線にメモリセルへのリストア電圧である第１
電圧を供給する電圧供給部とを備える半導体記憶装置に
おいて、前記第１電圧の１／２より低電圧の中間電圧に
前記各ビット線対をイコライズするイコライズ部を備
え、前記電圧供給部は、前記第１電圧を供給する第１電
圧供給部と、前記第１電圧より低電圧である第２電圧を
供給する第２電圧供給部とを備えることを特徴とする半
導体記憶装置。 （付記２） 前記イコライズ部は、前記各ビット線対を
ショートするショート部を備え、前記ショート部は、前
記各ビット線対を構成するビット線の電圧が前記第２電
圧及び前記低側電圧である状態で活性化されることを特
徴とする付記１に記載の半導体記憶装置。 （付記３） 前記第１及び第２電圧供給部は、各々、前
記第１及び第２電圧と前記センスアンプ群の高電圧側駆
動線との間を接続する第１及び第２スイッチ部を備え、
前記メモリセルへのリストアの際には、前記第２スイッ
チ部を選択した後、前記第２スイッチ部を非選択とする
と共に前記第１スイッチ部を選択し、前記各ビット線対
のイコライズの際には、前記第１スイッチ部を非選択と
すると共に前記第２スイッチ部を選択した後、前記第２
スイッチ部を非選択とすることを特徴とする付記１に記
載の半導体記憶装置。 （付記４） 前記第２電圧供給部は、前記各ビット線対
のうち高電圧側のビット線を前記第２電圧に充放電する
際の電荷をリサイクルする電荷リサイクル手段を備える
ことを特徴とする付記１に記載の半導体記憶装置。 （付記５） 前記第２電圧供給部は、前記第１電圧供給
部に比して多数配置されていることを特徴とする付記１
に記載の半導体記憶装置。 （付記６） 前記第２電圧供給部は、前記センスアンプ
群の配置に応じて、分散配置されていることを特徴とす
る付記５に記載の半導体記憶装置。 （付記７） 前記第１及び第２電圧供給部は、前記セン
スアンプ群の配置に応じて、交互に分散配置されている
ことを特徴とする付記１に記載の半導体記憶装置。 （付記８） 前記電荷リサイクル手段には、リーク補償
部が備えられていることを特徴とする付記４に記載の半
導体記憶装置。 （付記９） 前記リーク補償部は、前記電荷リサイクル
手段への電荷の供給を制御するリーク補償スイッチ部を
備えることを特徴とする付記８に記載の半導体記憶装
置。 （付記１０） 前記電荷リサイクル手段は、メモリセル
キャパシタと同等な構造を備えて構成されるメモリセル
型キャパシタを含むことを特徴とする付記４に記載の半
導体記憶装置。 （付記１１） 前記メモリセル型キャパシタは、前記活
性化単位内に非メモリセルとして配置されているダミー
セルキャパシタを含むことを特徴とする付記１０に記載
の半導体記憶装置。 （付記１２） 前記電荷リサイクル手段は、多数配置さ
れている前記メモリセル型キャパシタ又は前記ダミーセ
ルキャパシタが相互に接続されて構成されており、個々
の前記メモリセル型キャパシタ又は前記ダミーセルキャ
パシタには、接続・切り離しを制御する接続制御スイッ
チ部が備えられていることを特徴とする付記１０又は１
１に記載の半導体記憶装置。 （付記１３） 前記第２電圧は、内部降圧電源部により
生成される内部降圧電圧であることを特徴とする付記１
に記載の半導体記憶装置。 （付記１４） センスアンプ群の低電圧側駆動線に供給
される低側電圧を基準電圧として、ビット線対が所定ビ
ット線対毎に活性化制御されて前記センスアンプ群によ
り差動増幅される際、メモリセルへのリストア電圧であ
る第１電圧が前記センスアンプ群の高電圧側駆動線に供
給される半導体記憶装置のデータアクセス方法におい
て、前記各ビット線対は、イコライズ時には、前記高電
圧側駆動線が前記第１電圧から前記第１電圧より低電圧
である第２電圧に切り替えられ、前記第１電圧から前記
第２電圧への放電に伴う電荷が蓄積された後に、前記第
１電圧の１／２より低電圧の中間電圧にイコライズさ
れ、リストア時には、前記高電圧側駆動線が前記第２電
圧に切り替えられて差動増幅され、前記中間電圧から前
記第２電圧への充電に必要な電荷が前記蓄積されている
電荷で再利用された後に、前記高電圧側駆動線が前記第
１電圧に切り替えられて差動増幅されることを特徴とす
る半導体記憶装置のデータアクセス方法。 （付記１５） センスアンプ群の低電圧側駆動線に供給
される低側電圧を基準電圧として、ビット線対が所定ビ
ット線対毎に活性化制御されて前記センスアンプ群によ
り差動増幅される際、メモリセルへのリストア電圧であ
る第１電圧が前記センスアンプ群の高電圧側駆動線に供
給される半導体記憶装置のデータアクセス方法におい
て、データのアクセスが、ワード線が活性化されるワー
ド線活性化工程と、前記第１電圧より低電圧である第２
電圧が前記高電圧側駆動線に供給されて前記センスアン
プ群が活性化される電荷再利用活性化工程と、前記各ビ
ット線対が前記第２電圧に差動増幅された後に、前記第
２電圧に代えて前記第１電圧が前記高電圧側駆動線に供
給されて前記センスアンプ群が活性化されるリストア活
性化工程と、前記メモリセルが前記第１電圧にリストア
された後に、ワード線が非活性化されるワード線非活性
化工程と、前記第１電圧に代えて前記第２電圧が前記高
電圧側駆動線に供給される電荷再蓄積工程と、前記各ビ
ット線対を構成するビット線の電圧が前記第２電圧及び
前記低側電圧である状態で、前記高電圧側駆動線への電
圧供給が停止されて前記センスアンプ群が非活性される
非活性工程と、前記各ビット線対が前記第１電圧の１／
２より低電圧の中間電圧にイコライズされるイコライズ
工程とが１サイクルとして行なわれることを特徴とする
半導体記憶装置のデータアクセス方法。 （付記１６） 前記イコライズ工程は、前記各ビット線
対がショートされるショート工程を有し、前記中間電圧
は、前記第２電圧の１／２の電圧であることを特徴とす
る付記１５に記載の半導体記憶装置のデータアクセス方
法。 （付記１７） 前記電荷再蓄積工程において蓄積される
電荷は、次サイクルの前記電荷再利用活性化工程におい
て再利用されるまで、蓄積保持されていることを特徴と
する付記１５に記載の半導体記憶装置のデータアクセス
方法。 （付記１８） 前記電荷再蓄積工程で蓄積され次サイク
ルの前記電荷再利用活性化工程で再利用されるまでの間
に、消失してしまう電荷分を補う補償工程を有すること
を特徴とする付記１７に記載の半導体記憶装置のデータ
アクセス方法。 （付記１９） ビット線対が所定ビット線対毎に活性化
制御される活性化単位に対して、外部からのコマンドに
より、ワード線が活性化され、センスアンプ群において
低電圧側駆動線に供給される低側電圧を基準電圧として
メモリセルへのリストア電圧である第１電圧が高電圧側
駆動線に供給されて前記所定ビット線対の差動増幅が行
なわれ、その後の連続するアクセスコマンドに応じて所
定ビット数のデータが連続してアクセスされる半導体記
憶装置のデータアクセス方法において、前記高電圧側駆
動線が前記第１電圧より低電圧である第２電圧に駆動さ
れて、前記各ビット線対がイコライズ電圧から前記第２
電圧に充電される電荷の再利用が行なわれ、更に前記高
電圧側駆動線が前記第１電圧に駆動されて、前記メモリ
セルがリストアされた後に、前記所定ビット数のデータ
の連続アクセスと並行して、前記ワード線が非活性化さ
れることに引き続き、前記高電圧側駆動線が前記第１電
圧から前記第２電圧に切り替えられて、前記各ビット線
対が前記第１電圧から前記第２電圧に放電される電荷の
再蓄積が行なわれ、前記電荷の再蓄積以後のタイミング
で、前記各ビット線対が前記第１電圧の１／２より低電
圧の中間電圧にイコライズされることを特徴とする半導
体記憶装置のデータアクセス方法。 （付記２０） ビット線対が所定ビット線対毎に活性化
制御される活性化単位に対して、外部からのコマンドに
より、ワード線が活性化され、センスアンプ群において
低電圧側駆動線に供給される低側電圧を基準電圧として
メモリセルへのリストア電圧である第１電圧が高電圧側
駆動線に供給されて前記所定ビット線対の差動増幅が行
なわれ、その後の連続するアクセスコマンドに応じて所
定ビット数のデータが連続してアクセスされる半導体記
憶装置のデータアクセス方法において、前記第１電圧よ
り低電圧である第２電圧が前記高電圧側駆動線に供給さ
れて前記センスアンプ群が活性化される電荷再利用活性
化工程と、前記各ビット線対が前記第２電圧に差動増幅
された後に、前記第２電圧に代えて前記第１電圧が前記
高電圧側駆動線に供給されるリストア活性化工程とを有
して前記メモリセルへのリストアが行われ、その後、前
記所定ビット数のデータが連続してアクセスされる連続
アクセス工程と、前記連続アクセス工程と並行する、前
記ワード線が非活性化されるワード線非活性化工程、及
びこれに引き続く、前記第１電圧に代えて前記第２電圧
が前記高電圧側駆動線に供給される電荷再蓄積工程と、
前記電荷再蓄積工程以後のタイミングで、前記高電圧側
駆動線への電圧供給が停止されて前記センスアンプ群が
非活性とされる非活性工程と、前記各ビット線対が前記
第１電圧の１／２より低電圧の中間電圧にイコライズさ
れるイコライズ工程とを有することを特徴とする半導体
記憶装置のデータアクセス方法。 （付記２１） 前記ワード線の非活性化動作又は前記ワ
ード線非活性化工程は、前記連続アクセス動作が連続読
み出し動作である場合には、前記メモリセルへのリスト
アに引き続き、前記所定ビット数のデータの連続アクセ
ス又は前記連続アクセス工程とは独立に並行して行なわ
れ、前記連続アクセス動作が連続書き込み動作である場
合には、前記所定ビット数のデータの連続アクセス又は
前記連続アクセス工程における最後のデータの書き込み
時に並行して行なわれることを特徴とする付記１９又は
２０に記載の半導体記憶装置のデータアクセス方法。 （付記２２） 前記連続アクセスが連続書き込み動作で
ある場合、該連続書き込み動作に先立ち、内部に取り込
まれた前記所定ビット数の書き込みデータが一時的に保
持される書き込みデータ保持工程を有することを特徴と
する付記１９又は２０に記載の半導体記憶装置のデータ
アクセス方法。 （付記２３） 前記電荷の再蓄積以後又は前記電荷再蓄
積工程以後のタイミングは、前記所定ビット数のデータ
の連続アクセスが完了するタイミングであることを特徴
とする付記１９又は２０に記載の半導体記憶装置のデー
タアクセス方法。 （付記２４） 前記連続アクセスが連続読み出し動作で
ある場合、前記各ビット線対に差動増幅された前記所定
ビット数のデータが一時的に保持される読み出しデータ
保持工程を有しており、前記電荷の再蓄積以後又は前記
電荷再蓄積工程以後のタイミングは、前記高電圧側駆動
線が前記第１電圧から前記第２電圧に切り替えられるタ
イミングであることを特徴とする付記１９又は２０に記
載の半導体記憶装置のデータアクセス方法。 （付記２５） 前記読み出しデータ保持工程において、
前記データが保持される際の前記センスアンプ群の高電
圧側駆動線は、前記第１電圧又は前記第２電圧で駆動さ
れていることを特徴とする付記２４に記載の半導体記憶
装置のデータアクセス方法。 （付記２６） 前記電荷の再蓄積以後又は前記電荷再蓄
積工程以後のタイミングは、前記所定ビット数のデータ
の連続アクセスが完了した後の外部からのコマンドによ
ることを特徴とする付記１９又は２０に記載の半導体記
憶装置のデータアクセス方法。
る活性化単位と、低電圧側駆動線に供給される低側電圧
を基準電圧として前記活性化単位内の各ビット線対を差
動増幅するセンスアンプ群と、前記センスアンプ群の高
電圧側駆動線にメモリセルへのリストア電圧である第１
電圧を供給する電圧供給部とを備える半導体記憶装置に
おいて、前記第１電圧の１／２より低電圧の中間電圧に
前記各ビット線対をイコライズするイコライズ部を備
え、前記電圧供給部は、前記第１電圧を供給する第１電
圧供給部と、前記第１電圧より低電圧である第２電圧を
供給する第２電圧供給部とを備えることを特徴とする半
導体記憶装置。 （付記２） 前記イコライズ部は、前記各ビット線対を
ショートするショート部を備え、前記ショート部は、前
記各ビット線対を構成するビット線の電圧が前記第２電
圧及び前記低側電圧である状態で活性化されることを特
徴とする付記１に記載の半導体記憶装置。 （付記３） 前記第１及び第２電圧供給部は、各々、前
記第１及び第２電圧と前記センスアンプ群の高電圧側駆
動線との間を接続する第１及び第２スイッチ部を備え、
前記メモリセルへのリストアの際には、前記第２スイッ
チ部を選択した後、前記第２スイッチ部を非選択とする
と共に前記第１スイッチ部を選択し、前記各ビット線対
のイコライズの際には、前記第１スイッチ部を非選択と
すると共に前記第２スイッチ部を選択した後、前記第２
スイッチ部を非選択とすることを特徴とする付記１に記
載の半導体記憶装置。 （付記４） 前記第２電圧供給部は、前記各ビット線対
のうち高電圧側のビット線を前記第２電圧に充放電する
際の電荷をリサイクルする電荷リサイクル手段を備える
ことを特徴とする付記１に記載の半導体記憶装置。 （付記５） 前記第２電圧供給部は、前記第１電圧供給
部に比して多数配置されていることを特徴とする付記１
に記載の半導体記憶装置。 （付記６） 前記第２電圧供給部は、前記センスアンプ
群の配置に応じて、分散配置されていることを特徴とす
る付記５に記載の半導体記憶装置。 （付記７） 前記第１及び第２電圧供給部は、前記セン
スアンプ群の配置に応じて、交互に分散配置されている
ことを特徴とする付記１に記載の半導体記憶装置。 （付記８） 前記電荷リサイクル手段には、リーク補償
部が備えられていることを特徴とする付記４に記載の半
導体記憶装置。 （付記９） 前記リーク補償部は、前記電荷リサイクル
手段への電荷の供給を制御するリーク補償スイッチ部を
備えることを特徴とする付記８に記載の半導体記憶装
置。 （付記１０） 前記電荷リサイクル手段は、メモリセル
キャパシタと同等な構造を備えて構成されるメモリセル
型キャパシタを含むことを特徴とする付記４に記載の半
導体記憶装置。 （付記１１） 前記メモリセル型キャパシタは、前記活
性化単位内に非メモリセルとして配置されているダミー
セルキャパシタを含むことを特徴とする付記１０に記載
の半導体記憶装置。 （付記１２） 前記電荷リサイクル手段は、多数配置さ
れている前記メモリセル型キャパシタ又は前記ダミーセ
ルキャパシタが相互に接続されて構成されており、個々
の前記メモリセル型キャパシタ又は前記ダミーセルキャ
パシタには、接続・切り離しを制御する接続制御スイッ
チ部が備えられていることを特徴とする付記１０又は１
１に記載の半導体記憶装置。 （付記１３） 前記第２電圧は、内部降圧電源部により
生成される内部降圧電圧であることを特徴とする付記１
に記載の半導体記憶装置。 （付記１４） センスアンプ群の低電圧側駆動線に供給
される低側電圧を基準電圧として、ビット線対が所定ビ
ット線対毎に活性化制御されて前記センスアンプ群によ
り差動増幅される際、メモリセルへのリストア電圧であ
る第１電圧が前記センスアンプ群の高電圧側駆動線に供
給される半導体記憶装置のデータアクセス方法におい
て、前記各ビット線対は、イコライズ時には、前記高電
圧側駆動線が前記第１電圧から前記第１電圧より低電圧
である第２電圧に切り替えられ、前記第１電圧から前記
第２電圧への放電に伴う電荷が蓄積された後に、前記第
１電圧の１／２より低電圧の中間電圧にイコライズさ
れ、リストア時には、前記高電圧側駆動線が前記第２電
圧に切り替えられて差動増幅され、前記中間電圧から前
記第２電圧への充電に必要な電荷が前記蓄積されている
電荷で再利用された後に、前記高電圧側駆動線が前記第
１電圧に切り替えられて差動増幅されることを特徴とす
る半導体記憶装置のデータアクセス方法。 （付記１５） センスアンプ群の低電圧側駆動線に供給
される低側電圧を基準電圧として、ビット線対が所定ビ
ット線対毎に活性化制御されて前記センスアンプ群によ
り差動増幅される際、メモリセルへのリストア電圧であ
る第１電圧が前記センスアンプ群の高電圧側駆動線に供
給される半導体記憶装置のデータアクセス方法におい
て、データのアクセスが、ワード線が活性化されるワー
ド線活性化工程と、前記第１電圧より低電圧である第２
電圧が前記高電圧側駆動線に供給されて前記センスアン
プ群が活性化される電荷再利用活性化工程と、前記各ビ
ット線対が前記第２電圧に差動増幅された後に、前記第
２電圧に代えて前記第１電圧が前記高電圧側駆動線に供
給されて前記センスアンプ群が活性化されるリストア活
性化工程と、前記メモリセルが前記第１電圧にリストア
された後に、ワード線が非活性化されるワード線非活性
化工程と、前記第１電圧に代えて前記第２電圧が前記高
電圧側駆動線に供給される電荷再蓄積工程と、前記各ビ
ット線対を構成するビット線の電圧が前記第２電圧及び
前記低側電圧である状態で、前記高電圧側駆動線への電
圧供給が停止されて前記センスアンプ群が非活性される
非活性工程と、前記各ビット線対が前記第１電圧の１／
２より低電圧の中間電圧にイコライズされるイコライズ
工程とが１サイクルとして行なわれることを特徴とする
半導体記憶装置のデータアクセス方法。 （付記１６） 前記イコライズ工程は、前記各ビット線
対がショートされるショート工程を有し、前記中間電圧
は、前記第２電圧の１／２の電圧であることを特徴とす
る付記１５に記載の半導体記憶装置のデータアクセス方
法。 （付記１７） 前記電荷再蓄積工程において蓄積される
電荷は、次サイクルの前記電荷再利用活性化工程におい
て再利用されるまで、蓄積保持されていることを特徴と
する付記１５に記載の半導体記憶装置のデータアクセス
方法。 （付記１８） 前記電荷再蓄積工程で蓄積され次サイク
ルの前記電荷再利用活性化工程で再利用されるまでの間
に、消失してしまう電荷分を補う補償工程を有すること
を特徴とする付記１７に記載の半導体記憶装置のデータ
アクセス方法。 （付記１９） ビット線対が所定ビット線対毎に活性化
制御される活性化単位に対して、外部からのコマンドに
より、ワード線が活性化され、センスアンプ群において
低電圧側駆動線に供給される低側電圧を基準電圧として
メモリセルへのリストア電圧である第１電圧が高電圧側
駆動線に供給されて前記所定ビット線対の差動増幅が行
なわれ、その後の連続するアクセスコマンドに応じて所
定ビット数のデータが連続してアクセスされる半導体記
憶装置のデータアクセス方法において、前記高電圧側駆
動線が前記第１電圧より低電圧である第２電圧に駆動さ
れて、前記各ビット線対がイコライズ電圧から前記第２
電圧に充電される電荷の再利用が行なわれ、更に前記高
電圧側駆動線が前記第１電圧に駆動されて、前記メモリ
セルがリストアされた後に、前記所定ビット数のデータ
の連続アクセスと並行して、前記ワード線が非活性化さ
れることに引き続き、前記高電圧側駆動線が前記第１電
圧から前記第２電圧に切り替えられて、前記各ビット線
対が前記第１電圧から前記第２電圧に放電される電荷の
再蓄積が行なわれ、前記電荷の再蓄積以後のタイミング
で、前記各ビット線対が前記第１電圧の１／２より低電
圧の中間電圧にイコライズされることを特徴とする半導
体記憶装置のデータアクセス方法。 （付記２０） ビット線対が所定ビット線対毎に活性化
制御される活性化単位に対して、外部からのコマンドに
より、ワード線が活性化され、センスアンプ群において
低電圧側駆動線に供給される低側電圧を基準電圧として
メモリセルへのリストア電圧である第１電圧が高電圧側
駆動線に供給されて前記所定ビット線対の差動増幅が行
なわれ、その後の連続するアクセスコマンドに応じて所
定ビット数のデータが連続してアクセスされる半導体記
憶装置のデータアクセス方法において、前記第１電圧よ
り低電圧である第２電圧が前記高電圧側駆動線に供給さ
れて前記センスアンプ群が活性化される電荷再利用活性
化工程と、前記各ビット線対が前記第２電圧に差動増幅
された後に、前記第２電圧に代えて前記第１電圧が前記
高電圧側駆動線に供給されるリストア活性化工程とを有
して前記メモリセルへのリストアが行われ、その後、前
記所定ビット数のデータが連続してアクセスされる連続
アクセス工程と、前記連続アクセス工程と並行する、前
記ワード線が非活性化されるワード線非活性化工程、及
びこれに引き続く、前記第１電圧に代えて前記第２電圧
が前記高電圧側駆動線に供給される電荷再蓄積工程と、
前記電荷再蓄積工程以後のタイミングで、前記高電圧側
駆動線への電圧供給が停止されて前記センスアンプ群が
非活性とされる非活性工程と、前記各ビット線対が前記
第１電圧の１／２より低電圧の中間電圧にイコライズさ
れるイコライズ工程とを有することを特徴とする半導体
記憶装置のデータアクセス方法。 （付記２１） 前記ワード線の非活性化動作又は前記ワ
ード線非活性化工程は、前記連続アクセス動作が連続読
み出し動作である場合には、前記メモリセルへのリスト
アに引き続き、前記所定ビット数のデータの連続アクセ
ス又は前記連続アクセス工程とは独立に並行して行なわ
れ、前記連続アクセス動作が連続書き込み動作である場
合には、前記所定ビット数のデータの連続アクセス又は
前記連続アクセス工程における最後のデータの書き込み
時に並行して行なわれることを特徴とする付記１９又は
２０に記載の半導体記憶装置のデータアクセス方法。 （付記２２） 前記連続アクセスが連続書き込み動作で
ある場合、該連続書き込み動作に先立ち、内部に取り込
まれた前記所定ビット数の書き込みデータが一時的に保
持される書き込みデータ保持工程を有することを特徴と
する付記１９又は２０に記載の半導体記憶装置のデータ
アクセス方法。 （付記２３） 前記電荷の再蓄積以後又は前記電荷再蓄
積工程以後のタイミングは、前記所定ビット数のデータ
の連続アクセスが完了するタイミングであることを特徴
とする付記１９又は２０に記載の半導体記憶装置のデー
タアクセス方法。 （付記２４） 前記連続アクセスが連続読み出し動作で
ある場合、前記各ビット線対に差動増幅された前記所定
ビット数のデータが一時的に保持される読み出しデータ
保持工程を有しており、前記電荷の再蓄積以後又は前記
電荷再蓄積工程以後のタイミングは、前記高電圧側駆動
線が前記第１電圧から前記第２電圧に切り替えられるタ
イミングであることを特徴とする付記１９又は２０に記
載の半導体記憶装置のデータアクセス方法。 （付記２５） 前記読み出しデータ保持工程において、
前記データが保持される際の前記センスアンプ群の高電
圧側駆動線は、前記第１電圧又は前記第２電圧で駆動さ
れていることを特徴とする付記２４に記載の半導体記憶
装置のデータアクセス方法。 （付記２６） 前記電荷の再蓄積以後又は前記電荷再蓄
積工程以後のタイミングは、前記所定ビット数のデータ
の連続アクセスが完了した後の外部からのコマンドによ
ることを特徴とする付記１９又は２０に記載の半導体記
憶装置のデータアクセス方法。
【０１０５】
【発明の効果】本発明によれば、電荷リサイクル技術に
よりビット線の充放電電流の低減を図りながら、セルキ
ャパシタのデータ保持特性を改善して一定期間内のリフ
レッシュ動作回数を削減することにより、スタンバイ時
の消費電流を低減することが可能な半導体記憶装置、及
び半導体記憶装置のデータアクセス方法を提供すること
が可能となる。
よりビット線の充放電電流の低減を図りながら、セルキ
ャパシタのデータ保持特性を改善して一定期間内のリフ
レッシュ動作回数を削減することにより、スタンバイ時
の消費電流を低減することが可能な半導体記憶装置、及
び半導体記憶装置のデータアクセス方法を提供すること
が可能となる。
【図１】本発明の原理を示すビット線対の波形図であ
る。
る。
【図２】メモリセルキャパシタのデータ“１”電圧（第
１電圧）の時間変化を示す特性図である。
１電圧）の時間変化を示す特性図である。
【図３】メモリセルアレイ構造を示すレイアウト模式図
である。
である。
【図４】第１実施形態の回路図である。
【図５】第１実施形態の動作を示す動作波形図である。
【図６】第１実施形態の第１具体例を示す回路図であ
る。
る。
【図７】第１実施形態の第２具体例を示す回路図であ
る。
る。
【図８】第１実施形態の第３具体例を示す回路図であ
る。
る。
【図９】第１実施形態の第４具体例を示す回路図であ
る。
る。
【図１０】第２実施形態の動作を示す動作波形図であ
る。
る。
【図１１】従来技術の回路図である。
【図１２】従来技術の動作を示す動作波形図である。
ＣＡＰ０ リサイクルキ
ャパシタ ＣＡＰ００、ＣＡＰ０１、ＣＡＰ０ｎ−１、ＣＡＰ０ｎ
ダミーセルキャパシタ Ｃ 交差領域 ＤＭＣ ダミーセルア
レイ領域 Ｆ０、Ｆ１、Ｆｎ−１、Ｆｎ ヒューズ素子 ＭＣ メモリセルア
レイ領域 ＭＰ１、ＭＰ２ ＰＭＯＳトラ
ンジスタ ＭＮ１、Ｔ０１、Ｔｎ１ ＮＭＯＳトラ
ンジスタ ＳＡ センスアンプ
群 ＳＡ０、ＳＡ１、ＳＡｎ−１、ＳＡｎ センスアンプ ＷＤ ワード線ドラ
イバ群 ＢＬ、／ＢＬ、ＢＬ０、／ＢＬ０、ＢＬｎ、／ＢＬｎビ
ット線 ＮＳＡ 低電圧側駆動
線 ＰＳＡ 高電圧側駆動
線 ＷＬ、ＷＬ０、ＷＬ１、ＷＬｋ−１、ＷＬｋワード線
ャパシタ ＣＡＰ００、ＣＡＰ０１、ＣＡＰ０ｎ−１、ＣＡＰ０ｎ
ダミーセルキャパシタ Ｃ 交差領域 ＤＭＣ ダミーセルア
レイ領域 Ｆ０、Ｆ１、Ｆｎ−１、Ｆｎ ヒューズ素子 ＭＣ メモリセルア
レイ領域 ＭＰ１、ＭＰ２ ＰＭＯＳトラ
ンジスタ ＭＮ１、Ｔ０１、Ｔｎ１ ＮＭＯＳトラ
ンジスタ ＳＡ センスアンプ
群 ＳＡ０、ＳＡ１、ＳＡｎ−１、ＳＡｎ センスアンプ ＷＤ ワード線ドラ
イバ群 ＢＬ、／ＢＬ、ＢＬ０、／ＢＬ０、ＢＬｎ、／ＢＬｎビ
ット線 ＮＳＡ 低電圧側駆動
線 ＰＳＡ 高電圧側駆動
線 ＷＬ、ＷＬ０、ＷＬ１、ＷＬｋ−１、ＷＬｋワード線
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5M024 AA07 AA20 BB14 BB15 BB29
BB37 BB39 CC63 CC65 CC80
EE17 FF02 HH10 HH11 PP01
PP03 PP07 PP10
Claims (10)
- 【請求項１】 所定ビット線対毎に構成される活性化単
位と、低電圧側駆動線に供給される低側電圧を基準電圧
として前記活性化単位内の各ビット線対を差動増幅する
センスアンプ群と、前記センスアンプ群の高電圧側駆動
線にメモリセルへのリストア電圧である第１電圧を供給
する電圧供給部とを備える半導体記憶装置において、 前記第１電圧の１／２より低電圧の中間電圧に前記各ビ
ット線対をイコライズするイコライズ部を備え、 前記電圧供給部は、 前記第１電圧を供給する第１電圧供給部と、前記第１電
圧より低電圧である第２電圧を供給する第２電圧供給部
とを備えることを特徴とする半導体記憶装置。 - 【請求項２】 前記イコライズ部は、 前記各ビット線対をショートするショート部を備え、 前記ショート部は、前記各ビット線対を構成するビット
線の電圧が前記第２電圧及び前記低側電圧である状態で
活性化されることを特徴とする請求項１に記載の半導体
記憶装置。 - 【請求項３】 前記第２電圧供給部は、 前記各ビット線対のうち高電圧側のビット線を前記第２
電圧に充放電する際の電荷をリサイクルする電荷リサイ
クル手段を備えることを特徴とする請求項１に記載の半
導体記憶装置。 - 【請求項４】 前記第２電圧供給部は、前記第１電圧供
給部に比して多数配置されていることを特徴とする請求
項１に記載の半導体記憶装置。 - 【請求項５】 前記電荷リサイクル手段は、 メモリセルキャパシタと同等な構造を備えて多数配置さ
れているメモリセル型キャパシタが相互に接続されて構
成されており、 個々の前記メモリセル型キャパシタには、接続・切り離
しを制御する接続制御スイッチ部が備えられていること
を特徴とする請求項３に記載の半導体記憶装置。 - 【請求項６】 センスアンプ群の低電圧側駆動線に供給
される低側電圧を基準電圧として、ビット線対が所定ビ
ット線対毎に活性化制御されて前記センスアンプ群によ
り差動増幅される際、メモリセルへのリストア電圧であ
る第１電圧が前記センスアンプ群の高電圧側駆動線に供
給される半導体記憶装置のデータアクセス方法におい
て、 前記各ビット線対は、 イコライズ時には、前記高電圧側駆動線が前記第１電圧
から前記第１電圧より低電圧である第２電圧に切り替え
られ、前記第１電圧から前記第２電圧への放電に伴う電
荷が蓄積された後に、前記第１電圧の１／２より低電圧
の中間電圧にイコライズされ、 リストア時には、前記高電圧側駆動線が前記第２電圧に
切り替えられて差動増幅され、前記中間電圧から前記第
２電圧への充電に必要な電荷が前記蓄積されている電荷
で再利用された後に、前記高電圧側駆動線が前記第１電
圧に切り替えられて差動増幅されることを特徴とする半
導体記憶装置のデータアクセス方法。 - 【請求項７】 センスアンプ群の低電圧側駆動線に供給
される低側電圧を基準電圧として、ビット線対が所定ビ
ット線対毎に活性化制御されて前記センスアンプ群によ
り差動増幅される際、メモリセルへのリストア電圧であ
る第１電圧が前記センスアンプ群の高電圧側駆動線に供
給される半導体記憶装置のデータアクセス方法におい
て、 データのアクセスが、 ワード線が活性化されるワード線活性化工程と、 前記第１電圧より低電圧である第２電圧が前記高電圧側
駆動線に供給されて前記センスアンプ群が活性化される
電荷再利用活性化工程と、 前記各ビット線対が前記第２電圧に差動増幅された後
に、前記第２電圧に代えて前記第１電圧が前記高電圧側
駆動線に供給されて前記センスアンプ群が活性化される
リストア活性化工程と、 前記メモリセルが前記第１電圧にリストアされた後に、
ワード線が非活性化されるワード線非活性化工程と、 前記第１電圧に代えて前記第２電圧が前記高電圧側駆動
線に供給される電荷再蓄積工程と、 前記各ビット線対を構成するビット線の電圧が前記第２
電圧及び前記低側電圧である状態で、前記高電圧側駆動
線への電圧供給が停止されて前記センスアンプ群が非活
性される非活性工程と、 前記各ビット線対が前記第１電圧の１／２より低電圧の
中間電圧にイコライズされるイコライズ工程とが１サイ
クルとして行なわれることを特徴とする半導体記憶装置
のデータアクセス方法。 - 【請求項８】 ビット線対が所定ビット線対毎に活性化
制御される活性化単位に対して、外部からのコマンドに
より、ワード線が活性化され、センスアンプ群において
低電圧側駆動線に供給される低側電圧を基準電圧として
メモリセルへのリストア電圧である第１電圧が高電圧側
駆動線に供給されて前記所定ビット線対の差動増幅が行
なわれ、その後の連続するアクセスコマンドに応じて所
定ビット数のデータが連続してアクセスされる半導体記
憶装置のデータアクセス方法において、 前記高電圧側駆動線が前記第１電圧より低電圧である第
２電圧に駆動されて、前記各ビット線対がイコライズ電
圧から前記第２電圧に充電される電荷の再利用が行なわ
れ、更に前記高電圧側駆動線が前記第１電圧に駆動され
て、前記メモリセルがリストアされた後に、 前記所定ビット数のデータの連続アクセスと並行して、
前記ワード線が非活性化されることに引き続き、前記高
電圧側駆動線が前記第１電圧から前記第２電圧に切り替
えられて、前記各ビット線対が前記第１電圧から前記第
２電圧に放電される電荷の再蓄積が行なわれ、 前記電荷の再蓄積以後のタイミングで、前記各ビット線
対が前記第１電圧の１／２より低電圧の中間電圧にイコ
ライズされることを特徴とする半導体記憶装置のデータ
アクセス方法。 - 【請求項９】 ビット線対が所定ビット線対毎に活性化
制御される活性化単位に対して、外部からのコマンドに
より、ワード線が活性化され、センスアンプ群において
低電圧側駆動線に供給される低側電圧を基準電圧として
メモリセルへのリストア電圧である第１電圧が高電圧側
駆動線に供給されて前記所定ビット線対の差動増幅が行
なわれ、その後の連続するアクセスコマンドに応じて所
定ビット数のデータが連続してアクセスされる半導体記
憶装置のデータアクセス方法において、 前記第１電圧より低電圧である第２電圧が前記高電圧側
駆動線に供給されて前記センスアンプ群が活性化される
電荷再利用活性化工程と、 前記各ビット線対が前記第２電圧に差動増幅された後
に、前記第２電圧に代えて前記第１電圧が前記高電圧側
駆動線に供給されるリストア活性化工程とを有して前記
メモリセルへのリストアが行われ、 その後、 前記所定ビット数のデータが連続してアクセスされる連
続アクセス工程と、 前記連続アクセス工程と並行する、前記ワード線が非活
性化されるワード線非活性化工程、及びこれに引き続
く、前記第１電圧に代えて前記第２電圧が前記高電圧側
駆動線に供給される電荷再蓄積工程と、 前記電荷再蓄積工程以後のタイミングで、前記高電圧側
駆動線への電圧供給が停止されて前記センスアンプ群が
非活性とされる非活性工程と、 前記各ビット線対が前記第１電圧の１／２より低電圧の
中間電圧にイコライズされるイコライズ工程とを有する
ことを特徴とする半導体記憶装置のデータアクセス方
法。 - 【請求項１０】 前記ワード線の非活性化動作又は前記
ワード線非活性化工程は、 前記連続アクセス動作が連続読み出し動作である場合に
は、前記メモリセルへのリストアに引き続き、前記所定
ビット数のデータの連続アクセス又は前記連続アクセス
工程とは独立に並行して行なわれ、 前記連続アクセス動作が連続書き込み動作である場合に
は、前記所定ビット数のデータの連続アクセス又は前記
連続アクセス工程における最後のデータの書き込み時に
並行して行なわれることを特徴とする請求項８又は９に
記載の半導体記憶装置のデータアクセス方法。
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