JPH08249885A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH08249885A JPH08249885A JP7050977A JP5097795A JPH08249885A JP H08249885 A JPH08249885 A JP H08249885A JP 7050977 A JP7050977 A JP 7050977A JP 5097795 A JP5097795 A JP 5097795A JP H08249885 A JPH08249885 A JP H08249885A
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- Japan
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- vcc
- drive line
- sense amplifier
- switch element
- power supply
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Abstract
(57)【要約】
【目的】 ビット線の充放電に要するパワーを低減しつ
つランダムアクセスができるＤＲＡＭを提供すること。 【構成】 複数のビット線と複数のワード線の各交点の
２個に１個の割合で配置される複数のメモリセルと、ビ
ット線対に接続される複数のｎＭＯＳセンスアンプ及び
ｐＭＯＳセンスアンプと、ｎＭＯＳセンスアンプを駆動
する第１の駆動線ＳＡＮと、ｐＭＯＳセンスアンプを駆
動する第２の駆動線ＳＡＰとからなるメモリセルアレイ
を備えたＤＲＡＭにおいて、第１の駆動線ＳＡＮは、第
１のスイッチＳＥＮ10を介して第１の電源Ｖssに接続さ
れ、第２のスイッチＳＥＮ00を介して第２の電源Ｖm2
（＞Ｖss）に接続され、第２の駆動線ＳＡＰは、第３の
スイッチＳＥＰ10を介して第３の電源Ｖccに接続され、
第４のスイッチＳＥＰ00を介して第４の電源Ｖm1（＜Ｖ
cc）に接続されていることを特徴とする。
つランダムアクセスができるＤＲＡＭを提供すること。 【構成】 複数のビット線と複数のワード線の各交点の
２個に１個の割合で配置される複数のメモリセルと、ビ
ット線対に接続される複数のｎＭＯＳセンスアンプ及び
ｐＭＯＳセンスアンプと、ｎＭＯＳセンスアンプを駆動
する第１の駆動線ＳＡＮと、ｐＭＯＳセンスアンプを駆
動する第２の駆動線ＳＡＰとからなるメモリセルアレイ
を備えたＤＲＡＭにおいて、第１の駆動線ＳＡＮは、第
１のスイッチＳＥＮ10を介して第１の電源Ｖssに接続さ
れ、第２のスイッチＳＥＮ00を介して第２の電源Ｖm2
（＞Ｖss）に接続され、第２の駆動線ＳＡＰは、第３の
スイッチＳＥＰ10を介して第３の電源Ｖccに接続され、
第４のスイッチＳＥＰ00を介して第４の電源Ｖm1（＜Ｖ
cc）に接続されていることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミック型半導体
記憶装置（ＤＲＡＭ）に係わり、特にビット線の充放電
電流の低減をはかったＤＲＡＭに関する。
記憶装置（ＤＲＡＭ）に係わり、特にビット線の充放電
電流の低減をはかったＤＲＡＭに関する。
【０００２】
【従来の技術】ＤＲＡＭにおいては、メモリセルキャパ
シタに蓄積された電荷は時間がたつとリークしてしまう
し、読み出すと破壊してしまうために、データの再書き
込みが必要で、再書き込み時には読み出し後にビット線
対をフルスイングさせてデータをメモリに戻してやる必
要がある。
シタに蓄積された電荷は時間がたつとリークしてしまう
し、読み出すと破壊してしまうために、データの再書き
込みが必要で、再書き込み時には読み出し後にビット線
対をフルスイングさせてデータをメモリに戻してやる必
要がある。
【０００３】この動作の従来例を、図１１及び図１２に
示す。図１１は汎用のＤＲＡＭ回路を示す回路構成図、
図１２はその動作タイミング図である。ワード線ＷＬの
選択後、ビット線ＢＬに読み出されたデータはセンス回
路Ｓ／Ａで増幅され、この例ではビット線／ＢＬ0 ，Ｂ
Ｌ0 がＶcc，Ｖssにまで回復される。
示す。図１１は汎用のＤＲＡＭ回路を示す回路構成図、
図１２はその動作タイミング図である。ワード線ＷＬの
選択後、ビット線ＢＬに読み出されたデータはセンス回
路Ｓ／Ａで増幅され、この例ではビット線／ＢＬ0 ，Ｂ
Ｌ0 がＶcc，Ｖssにまで回復される。
【０００４】このとき消費されるエネルギーは、ビット
線／ＢＬ0 ，ＢＬ0 が (1/2)ＶccからＶcc，Ｖssに充電
又は放電されるのに各々、１本のビット線容量をＣB と
すると (1/2)ＣB ｛Ｖcc− (1/2)Ｖcc｝2 ＝ (1/8)ＣB Ｖcc2 (1/2)ＣB ｛ (1/2)Ｖcc−Ｖss｝2 ＝ (1/8)ＣB Ｖcc2 となる。このエネルギーは速度に関係なく一定であり、
キャパシタの電位変化と容量に依存している。
線／ＢＬ0 ，ＢＬ0 が (1/2)ＶccからＶcc，Ｖssに充電
又は放電されるのに各々、１本のビット線容量をＣB と
すると (1/2)ＣB ｛Ｖcc− (1/2)Ｖcc｝2 ＝ (1/8)ＣB Ｖcc2 (1/2)ＣB ｛ (1/2)Ｖcc−Ｖss｝2 ＝ (1/8)ＣB Ｖcc2 となる。このエネルギーは速度に関係なく一定であり、
キャパシタの電位変化と容量に依存している。
【０００５】また、／ＥＱＬがＨｉｇｈレベルになりビ
ット線対ＢＬ0 ，／ＢＬ0 をショートして (1/2)Ｖccに
する場合も、ビット線対／ＢＬ0 ，ＢＬ0 がＶcc，Ｖss
から(1/2)Ｖccに変化することにより各々、消費エネル
ギーは (1/2)ＣB ｛Ｖcc− (1/2)Ｖcc｝2 ＝ (1/8)ＣB Ｖcc
2 ， (1/2)ＣB ｛ (1/2)Ｖcc−Ｖss｝2 ＝ (1/8)ＣB Ｖcc2 となり、１つのサイクルで１つのカラム，１ビット線対
／ＢＬo ，ＢＬo あたり(1/2)ＣB Ｖcc2 の消費エネル
ギーを必要とする。
ット線対ＢＬ0 ，／ＢＬ0 をショートして (1/2)Ｖccに
する場合も、ビット線対／ＢＬ0 ，ＢＬ0 がＶcc，Ｖss
から(1/2)Ｖccに変化することにより各々、消費エネル
ギーは (1/2)ＣB ｛Ｖcc− (1/2)Ｖcc｝2 ＝ (1/8)ＣB Ｖcc
2 ， (1/2)ＣB ｛ (1/2)Ｖcc−Ｖss｝2 ＝ (1/8)ＣB Ｖcc2 となり、１つのサイクルで１つのカラム，１ビット線対
／ＢＬo ，ＢＬo あたり(1/2)ＣB Ｖcc2 の消費エネル
ギーを必要とする。
【０００６】通常、ＤＲＡＭはロウアドレスでワード線
を、カラムアドレスでカラムであるビット線対を選択す
るため、カラムアドレス分のビット線対は一度に充放電
される。このため、１サイクルあたりカラム数× (1/2)
ＣB Ｖcc2 のエネルギーを消費してしまい、チップの消
費電力の大部分を占めてしまう。さらに世代が進むにつ
れ、容量は４倍、カラム数２倍となり、ビット線の充放
電に要するパワーは益々大きくなる。
を、カラムアドレスでカラムであるビット線対を選択す
るため、カラムアドレス分のビット線対は一度に充放電
される。このため、１サイクルあたりカラム数× (1/2)
ＣB Ｖcc2 のエネルギーを消費してしまい、チップの消
費電力の大部分を占めてしまう。さらに世代が進むにつ
れ、容量は４倍、カラム数２倍となり、ビット線の充放
電に要するパワーは益々大きくなる。
【０００７】そこで最近、上記の問題をリフレッシュ時
においてのみ解決する手法が提案されている（特開平５
−１３５５８０号公報）。この従来例を、図１３及び図
１４に示す。図１３はＤＲＡＭ回路を示す回路構成図、
図１４はその動作タイミング図である。
においてのみ解決する手法が提案されている（特開平５
−１３５５８０号公報）。この従来例を、図１３及び図
１４に示す。図１３はＤＲＡＭ回路を示す回路構成図、
図１４はその動作タイミング図である。
【０００８】アレイＡのビット線Ｄ11，／Ｄ11がＶcc，
Ｖssに回復した後、２つのセルアレイのセンス駆動線Ｐ
Ｐ１とＰＰ２の間のスイッチＳＰ、ＰＮ１とＰＮ２の間
のスイッチＳＮをショートすることにより、アレイＡの
ビット線の電荷をアレイＢに流し、これを用いてアレイ
Ｂのビット線／Ｄ21，Ｄ21を (1/2)Ｖccから (1/4)Ｖc
c， (3/4)Ｖccにセンスさせる。その後、上記スイッチ
をオフして、／Ｄ21，Ｄ21をＶcc，Ｖssに回復させる。
同様に、アレイＡのビット線Ｄ11，／Ｄ11はショートに
よりＶcc，Ｖssから (3/4)Ｖcc， (1/4)Ｖccになった
後、 (1/2)Ｖccにイコライズされる。
Ｖssに回復した後、２つのセルアレイのセンス駆動線Ｐ
Ｐ１とＰＰ２の間のスイッチＳＰ、ＰＮ１とＰＮ２の間
のスイッチＳＮをショートすることにより、アレイＡの
ビット線の電荷をアレイＢに流し、これを用いてアレイ
Ｂのビット線／Ｄ21，Ｄ21を (1/2)Ｖccから (1/4)Ｖc
c， (3/4)Ｖccにセンスさせる。その後、上記スイッチ
をオフして、／Ｄ21，Ｄ21をＶcc，Ｖssに回復させる。
同様に、アレイＡのビット線Ｄ11，／Ｄ11はショートに
よりＶcc，Ｖssから (3/4)Ｖcc， (1/4)Ｖccになった
後、 (1/2)Ｖccにイコライズされる。
【０００９】即ち、Ｖccと (1/2)Ｖccのショートにより
(3/4)Ｖccとなり、Ｖssと (1/2)Ｖccのショートにより
(1/4)Ｖccとなり、チャージをリサイクルして行うこと
により消費エネルギーは１カラムあたり従来の (1/2)Ｃ
B Ｖcc2 の半分の (1/4)ＣBＶcc2 に低減される。
(3/4)Ｖccとなり、Ｖssと (1/2)Ｖccのショートにより
(1/4)Ｖccとなり、チャージをリサイクルして行うこと
により消費エネルギーは１カラムあたり従来の (1/2)Ｃ
B Ｖcc2 の半分の (1/4)ＣBＶcc2 に低減される。
【００１０】しかしながら、この種の方式にあっては次
のような問題があった。第１に、アレイＡを選択後、必
ず次の他のアレイＢのワード線を上げてセンスを行う必
要がある。つまり、アレイＡのイコライズをアレイＢの
センス動作と同時に行わなければならず、常に順に動作
していなくては効果がない。第２に、アレイＡの選択
後、イコライズして、同じアレイＡが選択できない。つ
まり、同じアレイ内の他のワード線が選択できないし、
ランダムアクセスができない。
のような問題があった。第１に、アレイＡを選択後、必
ず次の他のアレイＢのワード線を上げてセンスを行う必
要がある。つまり、アレイＡのイコライズをアレイＢの
センス動作と同時に行わなければならず、常に順に動作
していなくては効果がない。第２に、アレイＡの選択
後、イコライズして、同じアレイＡが選択できない。つ
まり、同じアレイ内の他のワード線が選択できないし、
ランダムアクセスができない。
【００１１】さらに、アレイ間にスイッチがある所しか
適用できず、アレイ選択の自由度が下がる等の問題があ
り、パワーは減るが特別なセルフリフレッシュ等のリフ
レッシュ方式にしか適用できず、外部からアドレスを入
れる通常のランダムアクセスができない問題点があっ
た。
適用できず、アレイ選択の自由度が下がる等の問題があ
り、パワーは減るが特別なセルフリフレッシュ等のリフ
レッシュ方式にしか適用できず、外部からアドレスを入
れる通常のランダムアクセスができない問題点があっ
た。
【００１２】
【発明が解決しようとする課題】このように従来のＤＲ
ＡＭにおいては、ビット線の充放電に要するパワーが大
きいという問題がある。これを解決するために特開平５
−１３５５８０号公報のような方式を採用すると、ビッ
ト線の充放電によるパワーは半減できる半面、ＤＲＡＭ
で重要なランダムアクセス機能が損なわれる問題点があ
った。
ＡＭにおいては、ビット線の充放電に要するパワーが大
きいという問題がある。これを解決するために特開平５
−１３５５８０号公報のような方式を採用すると、ビッ
ト線の充放電によるパワーは半減できる半面、ＤＲＡＭ
で重要なランダムアクセス機能が損なわれる問題点があ
った。
【００１３】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ビット線の充放電に要
するパワーを低減しつつランダムアクセスができるＤＲ
ＡＭを提供することにある。
ので、その目的とするところは、ビット線の充放電に要
するパワーを低減しつつランダムアクセスができるＤＲ
ＡＭを提供することにある。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち、本
発明は、複数のビット線と複数のワード線の各交点の少
なくとも２個に１個の割合で配置される複数のメモリセ
ルと、ビット線の各対に接続される複数のｎＭＯＳセン
スアンプ回路及びｐＭＯＳセンスアンプ回路と、ｎＭＯ
Ｓセンスアンプ回路を駆動する第１の駆動線と、ｐＭＯ
Ｓセンスアンプ回路を駆動する第２の駆動線とからなる
メモリセルアレイを備えたダイナミック型半導体記憶装
置において、第１の駆動線は、第１のスイッチ素子を介
して第１の電源に接続され、かつ第２のスイッチ素子を
介して第１の電源より電位の高い第２の電源に接続さ
れ、第２の駆動線は、第３のスイッチ素子を介して第３
の電源に接続され、かつ第４のスイッチ素子を介して第
３の電源より電位の低い第４の電源に接続されてなるこ
とを特徴とする。
に本発明は、次のような構成を採用している。即ち、本
発明は、複数のビット線と複数のワード線の各交点の少
なくとも２個に１個の割合で配置される複数のメモリセ
ルと、ビット線の各対に接続される複数のｎＭＯＳセン
スアンプ回路及びｐＭＯＳセンスアンプ回路と、ｎＭＯ
Ｓセンスアンプ回路を駆動する第１の駆動線と、ｐＭＯ
Ｓセンスアンプ回路を駆動する第２の駆動線とからなる
メモリセルアレイを備えたダイナミック型半導体記憶装
置において、第１の駆動線は、第１のスイッチ素子を介
して第１の電源に接続され、かつ第２のスイッチ素子を
介して第１の電源より電位の高い第２の電源に接続さ
れ、第２の駆動線は、第３のスイッチ素子を介して第３
の電源に接続され、かつ第４のスイッチ素子を介して第
３の電源より電位の低い第４の電源に接続されてなるこ
とを特徴とする。
【００１５】また、本発明（請求項２）は、複数のビッ
ト線と複数のワード線の各交点の少なくとも２個に１個
の割合で配置される複数のメモリセルと、ビット線の各
対に接続される複数のｎＭＯＳセンスアンプ回路及びｐ
ＭＯＳセンスアンプ回路と、ｎＭＯＳセンスアンプ回路
を駆動する第１の駆動線と、ｐＭＯＳセンスアンプ回路
を駆動する第２の駆動線とからなるメモリセルアレイを
備えたダイナミック型半導体記憶装置において、第１の
駆動線は、第１のスイッチ素子を介して又は直接第１の
電源に接続され、第２の駆動線は第３のスイッチ素子を
介して第３の電源に接続され、かつ第４のスイッチ素子
を介して第３の電源より電位の低い第４の電源に接続さ
れてなることを特徴とする。
ト線と複数のワード線の各交点の少なくとも２個に１個
の割合で配置される複数のメモリセルと、ビット線の各
対に接続される複数のｎＭＯＳセンスアンプ回路及びｐ
ＭＯＳセンスアンプ回路と、ｎＭＯＳセンスアンプ回路
を駆動する第１の駆動線と、ｐＭＯＳセンスアンプ回路
を駆動する第２の駆動線とからなるメモリセルアレイを
備えたダイナミック型半導体記憶装置において、第１の
駆動線は、第１のスイッチ素子を介して又は直接第１の
電源に接続され、第２の駆動線は第３のスイッチ素子を
介して第３の電源に接続され、かつ第４のスイッチ素子
を介して第３の電源より電位の低い第４の電源に接続さ
れてなることを特徴とする。
【００１６】また、本発明（請求項３）は、複数のビッ
ト線と複数のワード線の各交点の少なくとも２個に１個
の割合で配置される複数のメモリセルと、ビット線の各
対に接続される複数のｎＭＯＳセンスアンプ回路及びｐ
ＭＯＳセンスアンプ回路と、ｎＭＯＳセンスアンプ回路
を駆動する第１の駆動線と、ｐＭＯＳセンスアンプ回路
を駆動する第２の駆動線とからなるメモリセルアレイを
備えたダイナミック型半導体記憶装置において、第１の
駆動線は、第１のスイッチ素子を介して第１の電源に接
続され、かつ第２のスイッチ素子を介して第１の電源よ
り電位の高い第２の電源に接続され、第２の駆動線は、
第３のスイッチ素子を介して又は直接第３の電源に接続
されてなることを特徴とする。
ト線と複数のワード線の各交点の少なくとも２個に１個
の割合で配置される複数のメモリセルと、ビット線の各
対に接続される複数のｎＭＯＳセンスアンプ回路及びｐ
ＭＯＳセンスアンプ回路と、ｎＭＯＳセンスアンプ回路
を駆動する第１の駆動線と、ｐＭＯＳセンスアンプ回路
を駆動する第２の駆動線とからなるメモリセルアレイを
備えたダイナミック型半導体記憶装置において、第１の
駆動線は、第１のスイッチ素子を介して第１の電源に接
続され、かつ第２のスイッチ素子を介して第１の電源よ
り電位の高い第２の電源に接続され、第２の駆動線は、
第３のスイッチ素子を介して又は直接第３の電源に接続
されてなることを特徴とする。
【００１７】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 第１の電源はＶssであり、第３の電源はＶccである
こと。 (2) 第２の電源の電位をビット線プリチャージ電位（例
えば (1/2)Ｖcc）と第１の電源（Ｖss）の中間の電位
（例えば (1/4)Ｖcc）とすること。 (3) 第４の電源の電位をビット線プリチャージ電位（例
えば (1/2)Ｖcc）と第３の電源（Ｖcc）の中間の電位
（例えば (3/4)Ｖcc）とすること。 (4) 第２，第４の電源はチップ内で第１，第３の電源よ
り発生すること。 (5) 第２，第４の電源の発生は、第３，第４スイッチ素
子がオフしている２つの期間、即ちビット線再書き込み
時間、又はビット線イコライズからビットセンス前まで
のどちらか一方の時間で発生すること。 (6) 第２，第４の電源は、各々一度に活性化するセルア
レイのビット線容量の半分以上の安定化キャパシタが接
続されていること。 (7) 安定化キャパシタはメモリセルキャパシタと同一絶
縁膜で形成されていること。 (8) 第１の駆動線にさらに複数のスイッチ素子及びそれ
を介して第１，第２と異なる電位の複数の電源がつなが
り、第２の駆動線にさらに複数のスイッチ素子及びそれ
を介して第３，第４と異なる電位の複数の電源がつなが
ること。
は、次のものがあげられる。 (1) 第１の電源はＶssであり、第３の電源はＶccである
こと。 (2) 第２の電源の電位をビット線プリチャージ電位（例
えば (1/2)Ｖcc）と第１の電源（Ｖss）の中間の電位
（例えば (1/4)Ｖcc）とすること。 (3) 第４の電源の電位をビット線プリチャージ電位（例
えば (1/2)Ｖcc）と第３の電源（Ｖcc）の中間の電位
（例えば (3/4)Ｖcc）とすること。 (4) 第２，第４の電源はチップ内で第１，第３の電源よ
り発生すること。 (5) 第２，第４の電源の発生は、第３，第４スイッチ素
子がオフしている２つの期間、即ちビット線再書き込み
時間、又はビット線イコライズからビットセンス前まで
のどちらか一方の時間で発生すること。 (6) 第２，第４の電源は、各々一度に活性化するセルア
レイのビット線容量の半分以上の安定化キャパシタが接
続されていること。 (7) 安定化キャパシタはメモリセルキャパシタと同一絶
縁膜で形成されていること。 (8) 第１の駆動線にさらに複数のスイッチ素子及びそれ
を介して第１，第２と異なる電位の複数の電源がつなが
り、第２の駆動線にさらに複数のスイッチ素子及びそれ
を介して第３，第４と異なる電位の複数の電源がつなが
ること。
【００１８】
【作用】本発明において、例えばビット線のプリチャー
ジ電位を (1/2)Ｖcc、第１の電源をＶss、第３の電源を
Ｖccとする。また、第２の電源としてＶssと (1/2)Ｖcc
の中間電位Ｖm2の容量の大きなキャパシタＣ2 を有し、
第４の電源としてＶccと(1/2)Ｖccの中間電位Ｖm1の容
量の大きなキャパシタＣ1 を有するものとする。さら
に、第１の駆動線を／ＳＡＮ、第２の駆動線をＳＡＰと
する。
ジ電位を (1/2)Ｖcc、第１の電源をＶss、第３の電源を
Ｖccとする。また、第２の電源としてＶssと (1/2)Ｖcc
の中間電位Ｖm2の容量の大きなキャパシタＣ2 を有し、
第４の電源としてＶccと(1/2)Ｖccの中間電位Ｖm1の容
量の大きなキャパシタＣ1 を有するものとする。さら
に、第１の駆動線を／ＳＡＮ、第２の駆動線をＳＡＰと
する。
【００１９】この場合、プリチャージを例えば (1/2)Ｖ
ccとし、Ｖm1を (3/4)Ｖcc，Ｖm2を(1/4)Ｖccとする
と、ビット線センス時はまず、センス駆動線／ＳＡＮと
Ｖm1とがショートされ、キャパシタＣ1 から／ＳＡＮを
通してビット線に電荷分配により電流が流れ、ビット線
対／ＢＬ0 ，ＢＬ0 の一方の電位が上がる。ここで、一
度に充放電するビット線の半分、即ち“１”になるビッ
ト線の全容量（ＣB total ）よりＣ1 が大きいほど、シ
ョート後にＶm1に近づく。このとき消費されるエネルギ
ーはＣ1 >>ＣB total 時、Ｖm1と (1/2)Ｖccの電位差が
(1/4)Ｖccしかないため、抵抗を介して発生する消費エ
ネルギーは (1/2)ＣB total {(3/4)Ｖcc− (1/2)Ｖcc｝2 ＝（1/32）ＣB total ・Ｖcc2 となる。同時に、センス駆動線ＳＡＰとＶm2をショート
させるため、キャパシタＣ2 がＣB total に対して大き
い時、“０”になるビット線はＣ2 とＣB total間の電
荷分配により (1/2)Ｖccから (1/4)Ｖccに下がり、同様
に消費エネルギーは (1/2)ＣB total {(1/2)Ｖcc− (1/4)Ｖcc｝2 ＝（1/32）ＣB total ・Ｖcc2 となる。
ccとし、Ｖm1を (3/4)Ｖcc，Ｖm2を(1/4)Ｖccとする
と、ビット線センス時はまず、センス駆動線／ＳＡＮと
Ｖm1とがショートされ、キャパシタＣ1 から／ＳＡＮを
通してビット線に電荷分配により電流が流れ、ビット線
対／ＢＬ0 ，ＢＬ0 の一方の電位が上がる。ここで、一
度に充放電するビット線の半分、即ち“１”になるビッ
ト線の全容量（ＣB total ）よりＣ1 が大きいほど、シ
ョート後にＶm1に近づく。このとき消費されるエネルギ
ーはＣ1 >>ＣB total 時、Ｖm1と (1/2)Ｖccの電位差が
(1/4)Ｖccしかないため、抵抗を介して発生する消費エ
ネルギーは (1/2)ＣB total {(3/4)Ｖcc− (1/2)Ｖcc｝2 ＝（1/32）ＣB total ・Ｖcc2 となる。同時に、センス駆動線ＳＡＰとＶm2をショート
させるため、キャパシタＣ2 がＣB total に対して大き
い時、“０”になるビット線はＣ2 とＣB total間の電
荷分配により (1/2)Ｖccから (1/4)Ｖccに下がり、同様
に消費エネルギーは (1/2)ＣB total {(1/2)Ｖcc− (1/4)Ｖcc｝2 ＝（1/32）ＣB total ・Ｖcc2 となる。
【００２０】次に、／ＳＡＮ，ＳＡＰを各々Ｖss，Ｖcc
線に接続を切り換えてビット線／ＢＬ0 （ＲＬ）をＶs
s，Ｖccにまで回復させ、メモリセルに電位を書き込
む。このときの消費エネルギーは各々、（1/32）ＣB to
tal となる。
線に接続を切り換えてビット線／ＢＬ0 （ＲＬ）をＶs
s，Ｖccにまで回復させ、メモリセルに電位を書き込
む。このときの消費エネルギーは各々、（1/32）ＣB to
tal となる。
【００２１】次に、ワード線を下げた後、ビット線をイ
コライズする時は、まずＳＡＰとＶm1をショート、／Ｓ
ＡＮとＶm2をショートさせるとすると、ＳＡＰ及びそれ
につながるビット線からＶm1のキャパシタＣ1 に電流が
流れ、その電位は (3/4)Ｖccになる。センス時流れた電
荷分、この時電荷が入ってくるため元の (3/4)Ｖccに戻
るため、Ｖm1電位は一定を保つ。従って電源投入時 (3/
4)Ｖccにして、あとは例えばプリチャージにリークで変
動した分補正するするだけでよい。このときの消費エネ
ルギーは（1/32）ＣB total ・Ｖcc2 である。
コライズする時は、まずＳＡＰとＶm1をショート、／Ｓ
ＡＮとＶm2をショートさせるとすると、ＳＡＰ及びそれ
につながるビット線からＶm1のキャパシタＣ1 に電流が
流れ、その電位は (3/4)Ｖccになる。センス時流れた電
荷分、この時電荷が入ってくるため元の (3/4)Ｖccに戻
るため、Ｖm1電位は一定を保つ。従って電源投入時 (3/
4)Ｖccにして、あとは例えばプリチャージにリークで変
動した分補正するするだけでよい。このときの消費エネ
ルギーは（1/32）ＣB total ・Ｖcc2 である。
【００２２】同様に、／ＳＡＮ及びそれにつながるビッ
ト線にＶm2のキャパシタＣ2 から電流が流れ、その電位
は (1/4)Ｖccとなる。センス時に入った電荷分、この時
出るため、元の (1/4)Ｖccに戻り、Ｖm2は一定電位を保
つ。従って電源投入時に一度(1/4)Ｖccにして、あとは
プリチャージ時にリークで変動した分補正するだけでよ
い。このときの消費エネルギーは（1/32）ＣB total ・
Ｖcc2 である。
ト線にＶm2のキャパシタＣ2 から電流が流れ、その電位
は (1/4)Ｖccとなる。センス時に入った電荷分、この時
出るため、元の (1/4)Ｖccに戻り、Ｖm2は一定電位を保
つ。従って電源投入時に一度(1/4)Ｖccにして、あとは
プリチャージ時にリークで変動した分補正するだけでよ
い。このときの消費エネルギーは（1/32）ＣB total ・
Ｖcc2 である。
【００２３】次に、／ＳＡＮ，ＳＡＰをショートするよ
うに切り換えて、／ＳＡＮ，ＳＡＰを (1/2)Ｖccにし、
ビット線対も全部 (1/2)Ｖccにプリチャージする。この
ときのパワーも共に（1/32）ＣB total ・Ｖcc2 とな
る。
うに切り換えて、／ＳＡＮ，ＳＡＰを (1/2)Ｖccにし、
ビット線対も全部 (1/2)Ｖccにプリチャージする。この
ときのパワーも共に（1/32）ＣB total ・Ｖcc2 とな
る。
【００２４】よって、１サイクルの消費エネルギーは
(1/4)ＣB total ・Ｖcc2 となり、従来の (1/2)Ｖccプ
リチャージ方式の半分に低減できる。さらに、従来の他
のアレイ間でチャージをリサイクルしてやる方式に対し
て、本発明は１サイクルでエネルギーを低減できる。即
ち、センスとイコライズで電荷をリサイクルしているの
で、本発明は同じセルアレイを毎回選んでもよいし、他
のアレイを任意に選べるし、アレイ活性化する時間と次
のアレイを活性化する時間に間があいてもよい。つま
り、通常のランダムアクセスが可能となる。
(1/4)ＣB total ・Ｖcc2 となり、従来の (1/2)Ｖccプ
リチャージ方式の半分に低減できる。さらに、従来の他
のアレイ間でチャージをリサイクルしてやる方式に対し
て、本発明は１サイクルでエネルギーを低減できる。即
ち、センスとイコライズで電荷をリサイクルしているの
で、本発明は同じセルアレイを毎回選んでもよいし、他
のアレイを任意に選べるし、アレイ活性化する時間と次
のアレイを活性化する時間に間があいてもよい。つま
り、通常のランダムアクセスが可能となる。
【００２５】
【実施例】以下、図面を参照して、本発明の実施例を説
明する。 （実施例１）図１及び図２は本発明の第１の実施例に係
わるＤＲＡＭを説明するためのもので、図１は回路構成
図、図２は動作波形図である。
明する。 （実施例１）図１及び図２は本発明の第１の実施例に係
わるＤＲＡＭを説明するためのもので、図１は回路構成
図、図２は動作波形図である。
【００２６】通常の１トランジスタ，１キャパシタのメ
モリセルと、ワード線ＷＬ及びビット線対／ＢＬ0 ，Ｂ
Ｌ0 ，…，／ＢＬm-1 ，ＢＬm-1 と、ビット線対につな
がるｎＭＯＳからなるセンスアンプと、ｐＭＯＳからな
るセンスアンプと、ｎＭＯＳセンスアンプを駆動するセ
ンスアンプ駆動線（第１の駆動線）／ＳＡＮと、ｐＭＯ
Ｓセンスアンプを駆動するセンスアンプ駆動線（第２の
駆動線）ＳＡＰと、／ＳＡＮとＶss（第１の電源）を接
続する第１のスイッチ素子（ＳＥＮ10，…，ＳＥＮ1(k-
1)）と、ＳＡＰとＶcc（第３の電源）を接続する第３の
スイッチ素子（／ＳＥＰ10，…，／ＳＥＰ1(k-1)）とか
らセルアレイが構成され、このセルアレイが複数配列さ
れている。
モリセルと、ワード線ＷＬ及びビット線対／ＢＬ0 ，Ｂ
Ｌ0 ，…，／ＢＬm-1 ，ＢＬm-1 と、ビット線対につな
がるｎＭＯＳからなるセンスアンプと、ｐＭＯＳからな
るセンスアンプと、ｎＭＯＳセンスアンプを駆動するセ
ンスアンプ駆動線（第１の駆動線）／ＳＡＮと、ｐＭＯ
Ｓセンスアンプを駆動するセンスアンプ駆動線（第２の
駆動線）ＳＡＰと、／ＳＡＮとＶss（第１の電源）を接
続する第１のスイッチ素子（ＳＥＮ10，…，ＳＥＮ1(k-
1)）と、ＳＡＰとＶcc（第３の電源）を接続する第３の
スイッチ素子（／ＳＥＰ10，…，／ＳＥＰ1(k-1)）とか
らセルアレイが構成され、このセルアレイが複数配列さ
れている。
【００２７】ここまでの構成は従来のＤＲＡＭと同様で
あるが、本実施例ではこれに加えて次のスイッチ素子及
び電源が設けられている。即ち、センスアンプ駆動線／
ＳＡＮに対して、第２のスイッチ素子（ＳＥＮ00，…，
ＳＥＮ0(k-2)，ＳＥＮ0(k-1)）を介して、Ｖssと (1/2)
Ｖccプリチャージの間の電位Ｖm2の大きな容量Ｃ2 を持
つ電源が接続されている。さらに、センスアンプ駆動線
ＳＡＰに対して、第４のスイッチ素子（／ＳＥＰ00，
…，／ＳＥＰ0(k-2)，／ＳＥＰ0(k-1)）を介して、Ｖcc
と (1/2)Ｖccプリチャージの間の電位Ｖm1の大きな容量
Ｃ1 を持つ電源が接続されている。
あるが、本実施例ではこれに加えて次のスイッチ素子及
び電源が設けられている。即ち、センスアンプ駆動線／
ＳＡＮに対して、第２のスイッチ素子（ＳＥＮ00，…，
ＳＥＮ0(k-2)，ＳＥＮ0(k-1)）を介して、Ｖssと (1/2)
Ｖccプリチャージの間の電位Ｖm2の大きな容量Ｃ2 を持
つ電源が接続されている。さらに、センスアンプ駆動線
ＳＡＰに対して、第４のスイッチ素子（／ＳＥＰ00，
…，／ＳＥＰ0(k-2)，／ＳＥＰ0(k-1)）を介して、Ｖcc
と (1/2)Ｖccプリチャージの間の電位Ｖm1の大きな容量
Ｃ1 を持つ電源が接続されている。
【００２８】ここで、安定化キャパシタＣ1 ，Ｃ2 はメ
モリセルキャパシタと同一絶縁膜で形成されているのが
望ましい。また本実施例では、ビット線プリチャージ電
位が(1/2)Ｖccの場合、Ｖm1＝ (3/4)Ｖcc，Ｖm2＝ (1/
4)Ｖccが望ましい。
モリセルキャパシタと同一絶縁膜で形成されているのが
望ましい。また本実施例では、ビット線プリチャージ電
位が(1/2)Ｖccの場合、Ｖm1＝ (3/4)Ｖcc，Ｖm2＝ (1/
4)Ｖccが望ましい。
【００２９】動作としては、セルアレイ０を動作させる
時、まずビット線プリチャージを止め、ビット線をフロ
ーティングした後にワード線ＷＬ0 を選択する。メモリ
セルからビット線に読み出された微少な信号をセンスア
ンプで増幅するセンス動作をする場合、まず／ＳＥＰ00
をＬｏｗ，ＳＥＮ00をＨｉｇｈにすると、センス駆動線
／ＳＡＮとＶm1がショートされ、キャパシタＣ1 から／
ＳＡＮを通してビット線に電荷分配により電流が流れ、
ビット線対／ＢＬ0 ，ＢＬ0 の一方の電位が上がり、Ｃ
1 が一度に充放電するビット線の半分、即ち“１”にな
るビット線の全容量（ＣB total ）より大きいほどショ
ート後にＶm1に近づく。このとき、消費されるエネルギ
ーはＣ1 >>ＣB total 時、Ｖm1と (1/2)Ｖccの電圧差が
(1/4)Ｖccしかないため、抵抗を介して発生する消費エ
ネルギーは (1/2)ＣB total {(3/4)Ｖcc− (1/2)Ｖcc｝2 =(1/32）ＣB total ・Ｖcc2 となる。同時に、ＳＡＰとＶm2をショートさせるためキ
ャパシタＣ2 がＣB に対して大きい時、“０”になるビ
ット線はＣ2 とＣB total 間の電荷分配により (1/2)Ｖ
ccから (1/4)Ｖccに下がり、同様に消費エネルギーは (1/2)ＣB total {(1/2)Ｖcc− (1/4)Ｖcc）2 ＝（1/32）ＣB total ・Ｖcc2 となる。
時、まずビット線プリチャージを止め、ビット線をフロ
ーティングした後にワード線ＷＬ0 を選択する。メモリ
セルからビット線に読み出された微少な信号をセンスア
ンプで増幅するセンス動作をする場合、まず／ＳＥＰ00
をＬｏｗ，ＳＥＮ00をＨｉｇｈにすると、センス駆動線
／ＳＡＮとＶm1がショートされ、キャパシタＣ1 から／
ＳＡＮを通してビット線に電荷分配により電流が流れ、
ビット線対／ＢＬ0 ，ＢＬ0 の一方の電位が上がり、Ｃ
1 が一度に充放電するビット線の半分、即ち“１”にな
るビット線の全容量（ＣB total ）より大きいほどショ
ート後にＶm1に近づく。このとき、消費されるエネルギ
ーはＣ1 >>ＣB total 時、Ｖm1と (1/2)Ｖccの電圧差が
(1/4)Ｖccしかないため、抵抗を介して発生する消費エ
ネルギーは (1/2)ＣB total {(3/4)Ｖcc− (1/2)Ｖcc｝2 =(1/32）ＣB total ・Ｖcc2 となる。同時に、ＳＡＰとＶm2をショートさせるためキ
ャパシタＣ2 がＣB に対して大きい時、“０”になるビ
ット線はＣ2 とＣB total 間の電荷分配により (1/2)Ｖ
ccから (1/4)Ｖccに下がり、同様に消費エネルギーは (1/2)ＣB total {(1/2)Ｖcc− (1/4)Ｖcc）2 ＝（1/32）ＣB total ・Ｖcc2 となる。
【００３０】次に、／ＳＥＰ00をＨｉｇｈ、ＳＥＮ00を
Ｌｏｗに戻し、／ＳＥＰ10をＬｏｗ、ＳＥＮ10をＨｉｇ
ｈにする。即ち、／ＳＡＮ，ＳＡＰを各々Ｖss，Ｖcc線
に接続を切り換えてビット線／ＢＬ0 ＲＬをＶss，Ｖcc
にまで回復させ、メモリセルに電位を書き込む。このと
きの消費エネルギーは各々、（1/32）ＣB total ・Ｖcc
2 となる。
Ｌｏｗに戻し、／ＳＥＰ10をＬｏｗ、ＳＥＮ10をＨｉｇ
ｈにする。即ち、／ＳＡＮ，ＳＡＰを各々Ｖss，Ｖcc線
に接続を切り換えてビット線／ＢＬ0 ＲＬをＶss，Ｖcc
にまで回復させ、メモリセルに電位を書き込む。このと
きの消費エネルギーは各々、（1/32）ＣB total ・Ｖcc
2 となる。
【００３１】次に、ワード線を下げた後、ビット線をイ
コライズする場合、／ＳＥＰ10をＨｉｇｈ、ＳＥＮ10を
Ｌｏｗに戻した後、／ＳＥＰ00をＬｏｗ、ＳＥＮ00をＨ
ｉｇｈにする。即ち、ビット線をイコライズする時はま
ず、ＳＡＰとＶm1をショート、／ＳＡＮとＶm2をショー
トさせる。すると、ＳＡＰ及びそれにつながるビット線
からＶm1のキャパシタに電流が流れ、その電位は (3/4)
Ｖccになる。センス時流れた電荷分、この時電荷が入っ
てくるため元の (3/4)Ｖccに戻るため。Ｖm1電位は一定
を保つ。従って電源投入時、 (3/4)Ｖccにして、あとは
例えばプリチャージにリークで変動した分補正するだけ
でよい。このときの消費エネルギーは（1/32）ＣB tota
l ・Ｖcc2 である。
コライズする場合、／ＳＥＰ10をＨｉｇｈ、ＳＥＮ10を
Ｌｏｗに戻した後、／ＳＥＰ00をＬｏｗ、ＳＥＮ00をＨ
ｉｇｈにする。即ち、ビット線をイコライズする時はま
ず、ＳＡＰとＶm1をショート、／ＳＡＮとＶm2をショー
トさせる。すると、ＳＡＰ及びそれにつながるビット線
からＶm1のキャパシタに電流が流れ、その電位は (3/4)
Ｖccになる。センス時流れた電荷分、この時電荷が入っ
てくるため元の (3/4)Ｖccに戻るため。Ｖm1電位は一定
を保つ。従って電源投入時、 (3/4)Ｖccにして、あとは
例えばプリチャージにリークで変動した分補正するだけ
でよい。このときの消費エネルギーは（1/32）ＣB tota
l ・Ｖcc2 である。
【００３２】同様に、／ＳＡＮ及びそれにつながるビッ
ト線にＶm2のキャパシタから電流が流れ、その電位は
(1/4)Ｖccとなる。センス時に入った電荷分、この時出
るため、元の (1/4)Ｖccに戻り、Ｖm2は一定電位を保
つ。従って電源投入時一度 (1/4)Ｖccにして、あとはプ
リチャージ時にリークで変動した分補正するだけでよ
い。このときの消費エネルギーは（1/32）ＣB total ・
Ｖcc2 である。
ト線にＶm2のキャパシタから電流が流れ、その電位は
(1/4)Ｖccとなる。センス時に入った電荷分、この時出
るため、元の (1/4)Ｖccに戻り、Ｖm2は一定電位を保
つ。従って電源投入時一度 (1/4)Ｖccにして、あとはプ
リチャージ時にリークで変動した分補正するだけでよ
い。このときの消費エネルギーは（1/32）ＣB total ・
Ｖcc2 である。
【００３３】次に／ＳＥＰ00をＨｉｇｈ、ＳＥＮ00をＬ
ｏｗに戻し、／ＥＱＬ0 をＨｉｇｈにする。即ち、／Ｓ
ＡＮ，ＳＡＰをショートするように切り換えて／ＳＡ
Ｎ，ＳＡＰを (1/2)Ｖccにし、ビット線対も全部 (1/2)
Ｖccにプリチャージする。この時のパワーも共に、（1/
32）ＣB total ・Ｖcc2 となる。
ｏｗに戻し、／ＥＱＬ0 をＨｉｇｈにする。即ち、／Ｓ
ＡＮ，ＳＡＰをショートするように切り換えて／ＳＡ
Ｎ，ＳＡＰを (1/2)Ｖccにし、ビット線対も全部 (1/2)
Ｖccにプリチャージする。この時のパワーも共に、（1/
32）ＣB total ・Ｖcc2 となる。
【００３４】よって、１サイクルの消費エネルギーは
(1/4)ＣB total ・Ｖcc2 となり、従来の (1/2)Ｖccプ
リチャージ方式の半分に低減できる。さらに、従来の他
アレイ間でチャージをリサイクルしてやる方式に対し
て、本実施例は１サイクルでエネルギーを低減できる。
即ち、センスとイコライズで電荷をリサイクルしている
ので、本実施例は同じセルアレイを毎回選んでもよい
し、他のアレイを任意に選べるし、アレイ活性化する時
間と次のアレイを活性化する時間に間があいてもよいの
で、通常のランダムアクセスが可能となる。
(1/4)ＣB total ・Ｖcc2 となり、従来の (1/2)Ｖccプ
リチャージ方式の半分に低減できる。さらに、従来の他
アレイ間でチャージをリサイクルしてやる方式に対し
て、本実施例は１サイクルでエネルギーを低減できる。
即ち、センスとイコライズで電荷をリサイクルしている
ので、本実施例は同じセルアレイを毎回選んでもよい
し、他のアレイを任意に選べるし、アレイ活性化する時
間と次のアレイを活性化する時間に間があいてもよいの
で、通常のランダムアクセスが可能となる。
【００３５】図２の動作には同じアレイである（セルア
レイ０）の同じワード線を２回続けて読み出し書き込み
を行い、次に別のアレイ（セルアレイ２）のあるワード
線を選択し読み出し書き込みを行った例を示している。
これから、ランダムアクセスできることが分かる。
レイ０）の同じワード線を２回続けて読み出し書き込み
を行い、次に別のアレイ（セルアレイ２）のあるワード
線を選択し読み出し書き込みを行った例を示している。
これから、ランダムアクセスできることが分かる。
【００３６】また、電力を最小にするためにはＶm1＝
(3/4)Ｖcc，Ｖm2＝ (1/4)Ｖccとすればよい。安定容量
Ｃ1 ，Ｃ2 は大きいほどＶm1，Ｖm2は安定する。この容
量はセルキャパシターを用いた場合小面積で実現でき
る。
(3/4)Ｖcc，Ｖm2＝ (1/4)Ｖccとすればよい。安定容量
Ｃ1 ，Ｃ2 は大きいほどＶm1，Ｖm2は安定する。この容
量はセルキャパシターを用いた場合小面積で実現でき
る。
【００３７】通常メモリセルアレイは１本のビット線に
対して１２８〜２５６個のメモリセルが接続され、メモ
リセル容量ＣS とビット線容量ＣB の容量比は５〜１０
であるため、メモリセルキャパシタだけでビット線容量
を同等の容量を実現するにはメモリセル５〜１０個分、
即ち面積で言うと最大１０／１２８〜最小５／２５６で
実現できる。例えばＣ1 ，Ｃ2 をビット線容量の５倍と
しても最大（１０×５）／１２８〜最小（５×５）／２
５６で実現できる。このＣ1 ，Ｃ2 は他の複数の動作さ
せないアレイと共通で利用でき、しかも図１０に示すよ
うにＤＲＡＭの世代が進むにつれて、一度に活性化され
るセルアレイは半分，半分と低減される。即ち、本発明
で共用できるセルアレイの数が増大し、結果としてチッ
プに占める容量Ｃ1 ，Ｃ2 を実現する面積の割合も低減
できる。
対して１２８〜２５６個のメモリセルが接続され、メモ
リセル容量ＣS とビット線容量ＣB の容量比は５〜１０
であるため、メモリセルキャパシタだけでビット線容量
を同等の容量を実現するにはメモリセル５〜１０個分、
即ち面積で言うと最大１０／１２８〜最小５／２５６で
実現できる。例えばＣ1 ，Ｃ2 をビット線容量の５倍と
しても最大（１０×５）／１２８〜最小（５×５）／２
５６で実現できる。このＣ1 ，Ｃ2 は他の複数の動作さ
せないアレイと共通で利用でき、しかも図１０に示すよ
うにＤＲＡＭの世代が進むにつれて、一度に活性化され
るセルアレイは半分，半分と低減される。即ち、本発明
で共用できるセルアレイの数が増大し、結果としてチッ
プに占める容量Ｃ1 ，Ｃ2 を実現する面積の割合も低減
できる。
【００３８】例えば、１ＧビットＤＲＡＭで１／６４セ
ルアレイ活性化の場合Ｃ1 ，Ｃ2 をビット線容量の５倍
とし、チップに占めるメモリセル面積の割合を５０％と
するとＣ1 ，Ｃ2 のキャパシタのチップに占める割合は
最大（１０×５）／（１２８×６４）×０．５〜最小
（５×５）／（２５６×６４）×０．５と０．３％〜
０．１％となりチップのオーバーヘッドは小さい。
ルアレイ活性化の場合Ｃ1 ，Ｃ2 をビット線容量の５倍
とし、チップに占めるメモリセル面積の割合を５０％と
するとＣ1 ，Ｃ2 のキャパシタのチップに占める割合は
最大（１０×５）／（１２８×６４）×０．５〜最小
（５×５）／（２５６×６４）×０．５と０．３％〜
０．１％となりチップのオーバーヘッドは小さい。
【００３９】また、Ｖm1，Ｖm2の電位とは異なる複数の
電位及びスイッチを持たせることにより、例えばＶccか
ら (1/2)ＶccにＳＡＰを下げる時、電源の高い方から低
い方に順に切り換えて行くことにより、原理的にパワー
を１／ｎに低減できる（ｎ分割して下げる時）。 （実施例２）図３は、本発明の第２の実施例に係わるＤ
ＲＡＭを示す回路構成図である。なお、図１と同一部分
には同一符号を付して、その詳しい説明は省略する。ま
た、動作波形図は図２と同一であるので省略する。
電位及びスイッチを持たせることにより、例えばＶccか
ら (1/2)ＶccにＳＡＰを下げる時、電源の高い方から低
い方に順に切り換えて行くことにより、原理的にパワー
を１／ｎに低減できる（ｎ分割して下げる時）。 （実施例２）図３は、本発明の第２の実施例に係わるＤ
ＲＡＭを示す回路構成図である。なお、図１と同一部分
には同一符号を付して、その詳しい説明は省略する。ま
た、動作波形図は図２と同一であるので省略する。
【００４０】本実施例が第１の実施例と異なる点は、Ｃ
1 ，Ｃ2 のキャパシタの逆の端子の電源が、第１の実施
例ではＶcc又はＶssに接続されているのに対し、本実施
例ではＣ1 にはＶss、Ｃ2 にはＶccが接続されているこ
とである。
1 ，Ｃ2 のキャパシタの逆の端子の電源が、第１の実施
例ではＶcc又はＶssに接続されているのに対し、本実施
例ではＣ1 にはＶss、Ｃ2 にはＶccが接続されているこ
とである。
【００４１】キャパシタの充電にはチップ外部から電流
が流れ、放電にはチップ外部から電流が流れないため、
第１の実施例と本実施例では電流が流れる時間が異な
る。第１の実施例ではセンスとイコライズでチップ外か
ら電流が流れ、本実施例ではセンス時Ｃ1 ，Ｃ2 にチッ
プ外部から電流が流れる。これらは、チップのピーク電
流の設計により選択できる。 （実施例３）図４は、本発明の第３の実施例に係わるＤ
ＲＡＭを示す回路構成図である。なお、図１と同一部分
には同一符号を付して、その詳しい説明は省略する。ま
た、動作波形図は図２と同一であるので省略する。
が流れ、放電にはチップ外部から電流が流れないため、
第１の実施例と本実施例では電流が流れる時間が異な
る。第１の実施例ではセンスとイコライズでチップ外か
ら電流が流れ、本実施例ではセンス時Ｃ1 ，Ｃ2 にチッ
プ外部から電流が流れる。これらは、チップのピーク電
流の設計により選択できる。 （実施例３）図４は、本発明の第３の実施例に係わるＤ
ＲＡＭを示す回路構成図である。なお、図１と同一部分
には同一符号を付して、その詳しい説明は省略する。ま
た、動作波形図は図２と同一であるので省略する。
【００４２】本実施例が第１の実施例と異なる点は、Ｃ
1 ，Ｃ2 のキャパシタの逆の端子の電源が、第１の実施
例ではＶcc又はＶssに接続されているのに対し、本実施
例ではＣ1 にはＶcc、Ｃ2 にはＶssが接続されているこ
とである。
1 ，Ｃ2 のキャパシタの逆の端子の電源が、第１の実施
例ではＶcc又はＶssに接続されているのに対し、本実施
例ではＣ1 にはＶcc、Ｃ2 にはＶssが接続されているこ
とである。
【００４３】キャパシタの充電にはチップ外部から電流
が流れ、放電にはチップ外部から電流が流れないため、
第１の実施例と本実施例では電流が流れる時間が異な
る。第１の実施例ではセンスとイコライズでチップ外か
ら電流が流れ、本実施例ではイコライズ時にチップ外部
から電流が流れる。これらは、チップのピーク電流の設
計により選択できる。 （実施例４）図５は、本発明の第４の実施例に係わるＤ
ＲＡＭを示す回路構成図である。なお、図１と同一部分
には同一符号を付して、その詳しい説明は省略する。ま
た、動作波形図は図２と同一であるので省略する。
が流れ、放電にはチップ外部から電流が流れないため、
第１の実施例と本実施例では電流が流れる時間が異な
る。第１の実施例ではセンスとイコライズでチップ外か
ら電流が流れ、本実施例ではイコライズ時にチップ外部
から電流が流れる。これらは、チップのピーク電流の設
計により選択できる。 （実施例４）図５は、本発明の第４の実施例に係わるＤ
ＲＡＭを示す回路構成図である。なお、図１と同一部分
には同一符号を付して、その詳しい説明は省略する。ま
た、動作波形図は図２と同一であるので省略する。
【００４４】本実施例では、Ｖm1とＶm2の間にキャパシ
タＣ0 を挿入している。これにより、見かけ上Ｃ0 の容
量にも拘らず、Ｖm1側に２Ｃ0 ，Ｖm2側に２Ｃ0 容量が
あるように見えて安定容量の面積を半減できる。 （実施例５）ところで、 (1/2)Ｖccビット線プリチャー
ジ方式に対し、２５６ｋビットＤＲＡＭ以下の前世代に
おいては、Ｖccプリチャージ方式が適用されていた。こ
の方式は、 (1/2)Ｖccプリチャージ方式に比べパワーを
２倍必要とする。この以前の方式、Ｖccプリチャージ方
式、又は逆のＶssプリチャージ方式に、本発明を適用し
た実施例を以下に示す。
タＣ0 を挿入している。これにより、見かけ上Ｃ0 の容
量にも拘らず、Ｖm1側に２Ｃ0 ，Ｖm2側に２Ｃ0 容量が
あるように見えて安定容量の面積を半減できる。 （実施例５）ところで、 (1/2)Ｖccビット線プリチャー
ジ方式に対し、２５６ｋビットＤＲＡＭ以下の前世代に
おいては、Ｖccプリチャージ方式が適用されていた。こ
の方式は、 (1/2)Ｖccプリチャージ方式に比べパワーを
２倍必要とする。この以前の方式、Ｖccプリチャージ方
式、又は逆のＶssプリチャージ方式に、本発明を適用し
た実施例を以下に示す。
【００４５】図６は本発明の第５の実施例に係わるＤＲ
ＡＭを示す回路構成図、図７はその動作波形図である。
なお、図１と同一部分には同一符号を付して、その詳し
い説明は省略する。
ＡＭを示す回路構成図、図７はその動作波形図である。
なお、図１と同一部分には同一符号を付して、その詳し
い説明は省略する。
【００４６】第１のセンスアンプ駆動線／ＳＡＮは、第
１のスイッチ素子（ＳＥＮ10，…，ＳＥＮ1(k-1)）を介
してＶssと接続され、イコライズのためのスイッチ素子
（ＥＱＬ0 ，…，ＥＱＬk-1 ）を介してＶccと接続さ
れ、さらに第２のスイッチ素子（ＳＥＮ00，…，ＳＥＮ
0(k-1)）を介してＶssとＶccプリチャージの間の電位Ｖ
m2の大きな容量Ｃ2 を持つ電源に接続されている。第２
のセンスアンプ駆動線ＳＡＰは直接Ｖccに接続されてい
るが、スイッチ素子を介してＶccに接続してもよい。
１のスイッチ素子（ＳＥＮ10，…，ＳＥＮ1(k-1)）を介
してＶssと接続され、イコライズのためのスイッチ素子
（ＥＱＬ0 ，…，ＥＱＬk-1 ）を介してＶccと接続さ
れ、さらに第２のスイッチ素子（ＳＥＮ00，…，ＳＥＮ
0(k-1)）を介してＶssとＶccプリチャージの間の電位Ｖ
m2の大きな容量Ｃ2 を持つ電源に接続されている。第２
のセンスアンプ駆動線ＳＡＰは直接Ｖccに接続されてい
るが、スイッチ素子を介してＶccに接続してもよい。
【００４７】本実施例は、Ｖccプリチャージ方式であ
り、その中間電源Ｖm は (1/2)Ｖccが望ましい。Ｖccプ
リチャージ後ワード線を選択してセンスする時、／ＳＡ
ＮとＶm をショートし、 (1/2)Ｖcc近くまで下げ、次に
Ｖssと／ＳＡＮをショートし、Ｖssにする。イコライズ
時は／ＳＡＮとＶm をショートし、 (1/2)Ｖccまで上げ
／ＳＡＮとＶccをショートして、Ｖccまで上げる。
り、その中間電源Ｖm は (1/2)Ｖccが望ましい。Ｖccプ
リチャージ後ワード線を選択してセンスする時、／ＳＡ
ＮとＶm をショートし、 (1/2)Ｖcc近くまで下げ、次に
Ｖssと／ＳＡＮをショートし、Ｖssにする。イコライズ
時は／ＳＡＮとＶm をショートし、 (1/2)Ｖccまで上げ
／ＳＡＮとＶccをショートして、Ｖccまで上げる。
【００４８】本実施例においても、従来のＶccプリチャ
ージ方式のパワーを半減できる。 （実施例６）図８は本発明の第６の実施例に係わるＤＲ
ＡＭを示す回路構成図、図９はその動作波形図である。
なお、図１と同一部分には同一符号を付して、その詳し
い説明は省略する。
ージ方式のパワーを半減できる。 （実施例６）図８は本発明の第６の実施例に係わるＤＲ
ＡＭを示す回路構成図、図９はその動作波形図である。
なお、図１と同一部分には同一符号を付して、その詳し
い説明は省略する。
【００４９】第２のセンスアンプ駆動線ＳＡＰは、第３
のスイッチ素子（ＳＥＰ10，…，ＳＥＰ1(k-1)）を介し
てＶccと接続され、イコライズのためのスイッチ素子
（ＥＱＬ0 ，…，ＥＱＬk-1 ）を介してＶssと接続さ
れ、さらに第４のスイッチ素子（ＳＥＰ00，…，ＳＥＰ
0(k-1)）を介してＶssとＶccプリチャージの間の電位Ｖ
m2の大きな容量Ｃ1 を持つ電源に接続されている。第１
のセンスアンプ駆動線／ＳＡＮは直接Ｖssに接続されて
いるが、スイッチ素子を介してＶssに接続してもよい。
のスイッチ素子（ＳＥＰ10，…，ＳＥＰ1(k-1)）を介し
てＶccと接続され、イコライズのためのスイッチ素子
（ＥＱＬ0 ，…，ＥＱＬk-1 ）を介してＶssと接続さ
れ、さらに第４のスイッチ素子（ＳＥＰ00，…，ＳＥＰ
0(k-1)）を介してＶssとＶccプリチャージの間の電位Ｖ
m2の大きな容量Ｃ1 を持つ電源に接続されている。第１
のセンスアンプ駆動線／ＳＡＮは直接Ｖssに接続されて
いるが、スイッチ素子を介してＶssに接続してもよい。
【００５０】本実施例は、Ｖssプリチャージ方式であ
り、その中間電源Ｖm は第５の実施例と同様に (1/2)Ｖ
ccが望ましく、センス時ＳＡＰとＶm をショートし (1/
2)Ｖccにして、次にＳＡＰとＶccをショートしてＶccま
でセンスする。イコライズ時はＳＡＰとＶm をショート
して (1/2)Ｖccにし、ＳＡＰとＶssをショートしてＶss
にする。
り、その中間電源Ｖm は第５の実施例と同様に (1/2)Ｖ
ccが望ましく、センス時ＳＡＰとＶm をショートし (1/
2)Ｖccにして、次にＳＡＰとＶccをショートしてＶccま
でセンスする。イコライズ時はＳＡＰとＶm をショート
して (1/2)Ｖccにし、ＳＡＰとＶssをショートしてＶss
にする。
【００５１】本実施例においても、単にＶssにプリチャ
ージした方式のパワーを半減できる利点がある。このＶ
ccプリチャージ，Ｖssプリチャージ方式は逆にＤＲＡＭ
世代がさらに進みＶccが低電圧化し、 (1/2)Ｖccよりし
きい値電圧が下げられない時有効でこの時でもパワーを
低減できる。
ージした方式のパワーを半減できる利点がある。このＶ
ccプリチャージ，Ｖssプリチャージ方式は逆にＤＲＡＭ
世代がさらに進みＶccが低電圧化し、 (1/2)Ｖccよりし
きい値電圧が下げられない時有効でこの時でもパワーを
低減できる。
【００５２】なお、本発明は上述した各実施例に限定さ
れるものではない。第２，第４の電源としてのキャパシ
タは大きい方が望ましいが、各々一度に活性化するセル
アレイのビット線容量の半分以上の容量であればよい。
また、第１の駆動線にさらに複数のスイッチ素子及びそ
れを介して第１，第２と異なる電位の複数の電源を接続
し、第２の駆動線にさらに複数のスイッチ素子及びそれ
を介して第３，第４と異なる電位の複数の電源を接続す
るようにしてもよい。これにより、ビット線充放電に要
するパワーをより低減することが可能となる。その他、
本発明の要旨を逸脱しない範囲で、種々変形して実施す
ることができる。
れるものではない。第２，第４の電源としてのキャパシ
タは大きい方が望ましいが、各々一度に活性化するセル
アレイのビット線容量の半分以上の容量であればよい。
また、第１の駆動線にさらに複数のスイッチ素子及びそ
れを介して第１，第２と異なる電位の複数の電源を接続
し、第２の駆動線にさらに複数のスイッチ素子及びそれ
を介して第３，第４と異なる電位の複数の電源を接続す
るようにしてもよい。これにより、ビット線充放電に要
するパワーをより低減することが可能となる。その他、
本発明の要旨を逸脱しない範囲で、種々変形して実施す
ることができる。
【００５３】
【発明の効果】以上詳述したように本発明によれば、Ｖ
ccとプリチャージ電位，Ｖssとプリチャージ電位の間に
中間の大きなキャパシタを持つ電位を持たせて、ビット
線の充放電を一度このキャパシタを介して行うことによ
り、従来方式に比べビット線の充放電に要するパワーを
低減しつつ、かつランダムアクセスすることが可能なＤ
ＲＡＭを実現することができる。
ccとプリチャージ電位，Ｖssとプリチャージ電位の間に
中間の大きなキャパシタを持つ電位を持たせて、ビット
線の充放電を一度このキャパシタを介して行うことによ
り、従来方式に比べビット線の充放電に要するパワーを
低減しつつ、かつランダムアクセスすることが可能なＤ
ＲＡＭを実現することができる。
【図１】第１の実施例に係わるＤＲＡＭを示す回路構成
図。
図。
【図２】第１の実施例における動作波形図。
【図３】第３の実施例に係わるＤＲＡＭを示す回路構成
図。
図。
【図４】第３の実施例に係わるＤＲＡＭを示す回路構成
図。
図。
【図５】第４の実施例に係わるＤＲＡＭを示す回路構成
図。
図。
【図６】第５の実施例に係わるＤＲＡＭを示す回路構成
図。
図。
【図７】第５の実施例における動作波形図。
【図８】第６の実施例に係わるＤＲＡＭを示す回路構成
図。
図。
【図９】第６の実施例における動作波形図。
【図１０】ＤＲＡＭの世代と一度に動作させるセルアレ
イの割合との関係を示す図。
イの割合との関係を示す図。
【図１１】従来のＤＲＡＭを示す回路構成図。
【図１２】図１１のＤＲＡＭの動作タイミング図。
【図１３】ビット線の充放電パワーを低減した従来のＤ
ＲＡＭを示す回路構成図。
ＲＡＭを示す回路構成図。
【図１４】図１３のＤＲＡＭの動作タイミング図。
ＢＬ…ビット線 ＷＬ…ワード線 Ｖss…第１の電源 Ｖcc…第３の電源 Ｖm1…第４の電源 Ｖm2…第２の電源 ＳＡＰ…センスアンプ駆動線（第２の駆動線） ／ＳＡＮ…センスアンプ駆動線（第１の駆動線） ＳＥＮ10〜ＳＥＮ1(k-1)…第１のスイッチ素子 ＳＥＮ00〜ＳＥＮ0(k-1)…第２のスイッチ素子 ／ＳＥＰ10〜／ＳＥＰ1(k-1)…第３のスイッチ素子 ／ＳＥＰ00〜／ＳＥＰ0(k-1)…第４のスイッチ素子
Claims (3)
- 【請求項１】複数のビット線と複数のワード線の各交点
の少なくとも２個に１個の割合で配置される複数のメモ
リセルと、ビット線の各対に接続される複数のｎＭＯＳ
センスアンプ回路及びｐＭＯＳセンスアンプ回路と、ｎ
ＭＯＳセンスアンプ回路を駆動する第１の駆動線と、ｐ
ＭＯＳセンスアンプ回路を駆動する第２の駆動線とから
なるメモリセルアレイを備えたダイナミック型半導体記
憶装置において、 第１の駆動線は、第１のスイッチ素子を介して第１の電
源に接続され、かつ第２のスイッチ素子を介して第１の
電源より電位の高い第２の電源に接続され、第２の駆動
線は、第３のスイッチ素子を介して第３の電源に接続さ
れ、かつ第４のスイッチ素子を介して第３の電源より電
位の低い第４の電源に接続されてなることを特徴とする
ダイナミック型半導体記憶装置。 - 【請求項２】複数のビット線と複数のワード線の各交点
の少なくとも２個に１個の割合で配置される複数のメモ
リセルと、ビット線の各対に接続される複数のｎＭＯＳ
センスアンプ回路及びｐＭＯＳセンスアンプ回路と、ｎ
ＭＯＳセンスアンプ回路を駆動する第１の駆動線と、ｐ
ＭＯＳセンスアンプ回路を駆動する第２の駆動線とから
なるメモリセルアレイを備えたダイナミック型半導体記
憶装置において、 第１の駆動線は、第１のスイッチ素子を介して又は直接
第１の電源に接続され、第２の駆動線は第３のスイッチ
素子を介して第３の電源に接続され、かつ第４のスイッ
チ素子を介して第３の電源より電位の低い第４の電源に
接続されてなることを特徴とするダイナミック型半導体
記憶装置。 - 【請求項３】複数のビット線と複数のワード線の各交点
の少なくとも２個に１個の割合で配置される複数のメモ
リセルと、ビット線の各対に接続される複数のｎＭＯＳ
センスアンプ回路及びｐＭＯＳセンスアンプ回路と、ｎ
ＭＯＳセンスアンプ回路を駆動する第１の駆動線と、ｐ
ＭＯＳセンスアンプ回路を駆動する第２の駆動線とから
なるメモリセルアレイを備えたダイナミック型半導体記
憶装置において、 第１の駆動線は、第１のスイッチ素子を介して第１の電
源に接続され、かつ第２のスイッチ素子を介して第１の
電源より電位の高い第２の電源に接続され、第２の駆動
線は、第３のスイッチ素子を介して又は直接第３の電源
に接続されてなることを特徴とするダイナミック型半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7050977A JPH08249885A (ja) | 1995-03-10 | 1995-03-10 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7050977A JPH08249885A (ja) | 1995-03-10 | 1995-03-10 | ダイナミック型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08249885A true JPH08249885A (ja) | 1996-09-27 |
Family
ID=12873878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7050977A Pending JPH08249885A (ja) | 1995-03-10 | 1995-03-10 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08249885A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717880B2 (en) | 2001-12-24 | 2004-04-06 | Hynix Semiconductor Inc | Current reducing device in sense amplifier over driver scheme of semiconductor memory chips and its method |
| US6845051B2 (en) | 2001-12-06 | 2005-01-18 | Fujitsu Limited | Semiconductor memory device and data access method for semiconductor memory device |
| JP2013251529A (ja) * | 2012-04-30 | 2013-12-12 | Semiconductor Energy Lab Co Ltd | 半導体装置、半導体装置の動作方法および電子機器 |
| US8971139B2 (en) | 2010-06-09 | 2015-03-03 | Ps4 Luxco S.A.R.L. | Semiconductor device and data processing system |
-
1995
- 1995-03-10 JP JP7050977A patent/JPH08249885A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6845051B2 (en) | 2001-12-06 | 2005-01-18 | Fujitsu Limited | Semiconductor memory device and data access method for semiconductor memory device |
| US6717880B2 (en) | 2001-12-24 | 2004-04-06 | Hynix Semiconductor Inc | Current reducing device in sense amplifier over driver scheme of semiconductor memory chips and its method |
| US8971139B2 (en) | 2010-06-09 | 2015-03-03 | Ps4 Luxco S.A.R.L. | Semiconductor device and data processing system |
| JP2013251529A (ja) * | 2012-04-30 | 2013-12-12 | Semiconductor Energy Lab Co Ltd | 半導体装置、半導体装置の動作方法および電子機器 |
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