JP2003174144A - 半導体装置における微小コンタクト領域、高性能相変化メモリセル及びその製造方法 - Google Patents
半導体装置における微小コンタクト領域、高性能相変化メモリセル及びその製造方法Info
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- Crystallography & Structural Chemistry (AREA)
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 微小コンタクト構造を有する高性能相変化メ
モリセルを提供する。 【解決手段】 コンタクト構造は第１方向に第１サブリ
ソグラフィック寸法の第１の薄膜部分を有する第１伝導
性領域と、前記第1方向を横断する第２方向で第２サブ
リソグラフィック寸法の第２の薄膜部分を有する第２伝
導性領域を含む。第１と第２の薄膜部分は直接電気的に
接触し、サブリソグラフィック延長部を有する接触面を
構成する。薄膜部分はリソグラフィではなくデポジショ
ンを用いて形成する。第１の薄膜部分は第１誘電体層内
の開口部の壁に堆積される。第２の薄膜部分は、第１限
界層の垂直壁に犠牲領域を付着し、犠牲領域の堆積のな
い側面に第２限界層を付着し、その後犠牲領域を取り除
き、モールド層内のモールド開口部エッチング用のサブ
リソグラフィック開口部を形成し、モールド開口部を充
填することにより形成する。
モリセルを提供する。 【解決手段】 コンタクト構造は第１方向に第１サブリ
ソグラフィック寸法の第１の薄膜部分を有する第１伝導
性領域と、前記第1方向を横断する第２方向で第２サブ
リソグラフィック寸法の第２の薄膜部分を有する第２伝
導性領域を含む。第１と第２の薄膜部分は直接電気的に
接触し、サブリソグラフィック延長部を有する接触面を
構成する。薄膜部分はリソグラフィではなくデポジショ
ンを用いて形成する。第１の薄膜部分は第１誘電体層内
の開口部の壁に堆積される。第２の薄膜部分は、第１限
界層の垂直壁に犠牲領域を付着し、犠牲領域の堆積のな
い側面に第２限界層を付着し、その後犠牲領域を取り除
き、モールド層内のモールド開口部エッチング用のサブ
リソグラフィック開口部を形成し、モールド開口部を充
填することにより形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置におけ
る微小コンタクト領域、高性能相変化メモリセル、及び
その製造方法に関する。
る微小コンタクト領域、高性能相変化メモリセル、及び
その製造方法に関する。
【０００２】
【従来の技術】既に知られているように、相変化メモリ
セルはある特性を有する種類の材料を用いており、それ
は各相に関連付けられ測定可能な別個の電気特性によ
り、ある相から他の相に可逆切換可能な特性を有するも
のである。例えば、これらの材料は、非晶質の乱れた相
と、結晶質すなわち多結晶の規則正しい相との間で変化
し得る。変化し各相に痕跡を与える可能性のある材料の
特性とは、材料抵抗率が２つの状態で大きく異なる点に
ある。
セルはある特性を有する種類の材料を用いており、それ
は各相に関連付けられ測定可能な別個の電気特性によ
り、ある相から他の相に可逆切換可能な特性を有するも
のである。例えば、これらの材料は、非晶質の乱れた相
と、結晶質すなわち多結晶の規則正しい相との間で変化
し得る。変化し各相に痕跡を与える可能性のある材料の
特性とは、材料抵抗率が２つの状態で大きく異なる点に
ある。
【０００３】相変化メモリセルの使用に適した特定の材
料は、カルコゲニドまたはカルコゲニド材とも呼ばれる
ＴｅまたはＳｅなどの周期律表の第ＶＩ族の要素の合金
である。したがって、以下において、材料が異なる電気
特性（抵抗性）を有し周期律表の第ＶＩ族の要素及びそ
の合金を含む少なくとも２つの異なる相間で切換可能な
すべての材料を示す上では、「カルコゲニド材」の語を
用いる。
料は、カルコゲニドまたはカルコゲニド材とも呼ばれる
ＴｅまたはＳｅなどの周期律表の第ＶＩ族の要素の合金
である。したがって、以下において、材料が異なる電気
特性（抵抗性）を有し周期律表の第ＶＩ族の要素及びそ
の合金を含む少なくとも２つの異なる相間で切換可能な
すべての材料を示す上では、「カルコゲニド材」の語を
用いる。
【０００４】現在最も有望なカルコゲニドはＧｅ、Ｓｂ
及びＴｅの合金（Ｇｅ2Ｓｂ2Ｔｅ5）であり、上書き可
能な光ディスクにおいて情報の記憶用にすでに幅広く使
用されている。
及びＴｅの合金（Ｇｅ2Ｓｂ2Ｔｅ5）であり、上書き可
能な光ディスクにおいて情報の記憶用にすでに幅広く使
用されている。
【０００５】前記のように、超小型電子技術の応用にお
いて興味深いパラメータは、材料が非晶質相（より抵抗
性がある）から結晶質相（より伝導性がある）、または
逆に変化するときに２桁または３桁以上変化する抵抗率
である。したがって、カルコゲニド材料の薄膜は、高抵
抗状態と低抵抗状態の間で切り替わるプログラマブルレ
ジスタとして利用することができ、抵抗性変化率は４０
より高く、図１に示すように読み取られた電圧をＶｒと
して示す。
いて興味深いパラメータは、材料が非晶質相（より抵抗
性がある）から結晶質相（より伝導性がある）、または
逆に変化するときに２桁または３桁以上変化する抵抗率
である。したがって、カルコゲニド材料の薄膜は、高抵
抗状態と低抵抗状態の間で切り替わるプログラマブルレ
ジスタとして利用することができ、抵抗性変化率は４０
より高く、図１に示すように読み取られた電圧をＶｒと
して示す。
【０００６】相変化は、温度を局所的に昇温することに
より得ることができる。１５０℃以下では、両相とも安
定している。２００℃を超えると、クリスタライトの核
生成は高速であり、当該材料が十分な時間、結晶化温度
に保たれると、相が変化し結晶質になる。当該層を非晶
質状態に戻すには、温度を融点（約６００℃）以上に引
き上げ、急速に冷却する。
より得ることができる。１５０℃以下では、両相とも安
定している。２００℃を超えると、クリスタライトの核
生成は高速であり、当該材料が十分な時間、結晶化温度
に保たれると、相が変化し結晶質になる。当該層を非晶
質状態に戻すには、温度を融点（約６００℃）以上に引
き上げ、急速に冷却する。
【０００７】電気的な観点から、カルコゲニド材料に接
触するまたは近接する抵抗電極を通る電流の流れを用
い、ジュール効果により当該材料を加熱することによ
り、両方の臨界温度（結晶化温度及び融解温度）に達す
ることが可能である。
触するまたは近接する抵抗電極を通る電流の流れを用
い、ジュール効果により当該材料を加熱することによ
り、両方の臨界温度（結晶化温度及び融解温度）に達す
ることが可能である。
【０００８】前記に基づくカルコゲニド素子１は図２に
示され、抵抗電極２とカルコゲニド領域３を有する。カ
ルコゲニド領域３は概して結晶質状態にあり、良好な電
流の流れを可能にする。カルコゲニド領域３の一部は、
抵抗電極と直接接触し、相変化部分４を形成する。
示され、抵抗電極２とカルコゲニド領域３を有する。カ
ルコゲニド領域３は概して結晶質状態にあり、良好な電
流の流れを可能にする。カルコゲニド領域３の一部は、
抵抗電極と直接接触し、相変化部分４を形成する。
【０００９】適切な値の電流を抵抗電極２に通すことに
より、相変化部分４を結晶化温度または融解温度まで選
択的に加熱し、相変化を引き起こすことができる。
より、相変化部分４を結晶化温度または融解温度まで選
択的に加熱し、相変化を引き起こすことができる。
【００１０】図３は、結晶質ステータスから非晶質ステ
ータスへの相変化が所望される場合（曲線Ａ）、及び非
晶質ステータスから結晶質ステータスへの相変化が所望
される場合（曲線Ｂ）に求められる温度と時間とのプロ
ットを示す。Ｔmが融解温度を示し、Ｔｘが、結晶化が
開始する温度を示す。図示するように、アモルファス化
は短時間（リセットパルス）ではあるが高い温度を必要
とする。さらに、当該材料は、原子不規則を維持し、当
該材料の再結晶化を回避するには非常に短い時間
（ｔ1）内で冷却する必要がある。結晶化は、核精製及
び結晶の成長を可能とするのにさらに長い時間ｔ2（セ
ットパルスとも呼ばれる）を必要とする。
ータスへの相変化が所望される場合（曲線Ａ）、及び非
晶質ステータスから結晶質ステータスへの相変化が所望
される場合（曲線Ｂ）に求められる温度と時間とのプロ
ットを示す。Ｔmが融解温度を示し、Ｔｘが、結晶化が
開始する温度を示す。図示するように、アモルファス化
は短時間（リセットパルス）ではあるが高い温度を必要
とする。さらに、当該材料は、原子不規則を維持し、当
該材料の再結晶化を回避するには非常に短い時間
（ｔ1）内で冷却する必要がある。結晶化は、核精製及
び結晶の成長を可能とするのにさらに長い時間ｔ2（セ
ットパルスとも呼ばれる）を必要とする。
【００１１】カルコゲニド材料の状態は、知覚できる加
熱を引き起こさないほどの小さな電圧を印加し、それを
通過する電流を測定することによって読み取ることがで
きる。電流はカルコゲニド材料のコンダクタンスに比例
するため、２つの状態を区別することが可能である。
熱を引き起こさないほどの小さな電圧を印加し、それを
通過する電流を測定することによって読み取ることがで
きる。電流はカルコゲニド材料のコンダクタンスに比例
するため、２つの状態を区別することが可能である。
【００１２】言うまでもなく、カルコゲニド材料は、非
晶質状態と結晶質状態の中間にあるさまざまな状態間で
電気的に切り替え、マルチレベルの記憶能力を生み出す
ことができる。ただし以下においては、本発明は上記に
限定せず明確な理解のためにバイナリ状態も考慮されで
あろう。
晶質状態と結晶質状態の中間にあるさまざまな状態間で
電気的に切り替え、マルチレベルの記憶能力を生み出す
ことができる。ただし以下においては、本発明は上記に
限定せず明確な理解のためにバイナリ状態も考慮されで
あろう。
【００１３】電気パルスを使用して当該相を非晶質状態
から結晶質状態に変化する可能性は、非晶質状態では、
材料抵抗率は非常に高く、カルコゲニド材料を通って流
れる電流は十分な散逸すなわち十分に温度が高くならな
いために、実際には即座に判別することはできない。し
かしながら、カルコゲニド材料は、印加された電場の関
数としてその移動特性を変更する特性を有する。これは
図４に示され、２つの金属電極間に配置されるカルコゲ
ニド材料により形成される構造の電圧の関数として電流
の曲線を示す。
から結晶質状態に変化する可能性は、非晶質状態では、
材料抵抗率は非常に高く、カルコゲニド材料を通って流
れる電流は十分な散逸すなわち十分に温度が高くならな
いために、実際には即座に判別することはできない。し
かしながら、カルコゲニド材料は、印加された電場の関
数としてその移動特性を変更する特性を有する。これは
図４に示され、２つの金属電極間に配置されるカルコゲ
ニド材料により形成される構造の電圧の関数として電流
の曲線を示す。
【００１４】図４に示されるように、閾値電圧Ｖｔｈ上
では、当該構造は相変化には従わないが、電子伝導機構
内での変化により伝導が開始される。この動作が「電子
切換」と呼ばれる。したがって、カルコゲニド構造を閾
値電圧より高い電圧に偏向すると、電流を大幅に増加す
ることが可能にある。この電流に加熱器として動作する
適切な隣接する直列のレジスタを通過させると、ジュー
ル効果によりカルコゲニド材料の結晶化温度に十分な加
熱を得ることが可能となる。
では、当該構造は相変化には従わないが、電子伝導機構
内での変化により伝導が開始される。この動作が「電子
切換」と呼ばれる。したがって、カルコゲニド構造を閾
値電圧より高い電圧に偏向すると、電流を大幅に増加す
ることが可能にある。この電流に加熱器として動作する
適切な隣接する直列のレジスタを通過させると、ジュー
ル効果によりカルコゲニド材料の結晶化温度に十分な加
熱を得ることが可能となる。
【００１５】メモリセルを形成するために、図２のカル
コゲニド素子の使用がすでに提案されている。隣接する
メモリセルにより生じる外乱を回避するため、カルコゲ
ニド素子は、一般的にはＭＯＳトランジスタ、バイポー
ラトランジスタまたはダイオードなどの選択素子と接続
される。
コゲニド素子の使用がすでに提案されている。隣接する
メモリセルにより生じる外乱を回避するため、カルコゲ
ニド素子は、一般的にはＭＯＳトランジスタ、バイポー
ラトランジスタまたはダイオードなどの選択素子と接続
される。
【００１６】
【発明が解決しようとする課題】しかしながら、周知の
アプローチは全て、現在のＣＭＯＳ技術との互換性だけ
ではなく、電流と電圧の抵抗能力、機能性に関し、現時
点での要件をも満たす解決策を実現するのが困難であり
不利である。
アプローチは全て、現在のＣＭＯＳ技術との互換性だけ
ではなく、電流と電圧の抵抗能力、機能性に関し、現時
点での要件をも満たす解決策を実現するのが困難であり
不利である。
【００１７】特に、技術的及び電気的な考慮を図ると、
メモリセルでの相変化を引き起こすために有効な電流の
最大値に関し制限が課される。事実、（８ビットまたは
１６ビットまたは３２ビットで動作する）現世代のメモ
リ素子のための、ゲート長１３０ｎｍ及び電源３Ｖに耐
えるゲート酸化膜を利用する技術におけるトランジスタ
の現在の電流能力を考慮すると、約１００μＡから２０
０μＡの最大電流値が要求され、結果的に、カルコゲニ
ド領域と抵抗電極間との接触面に関しては好ましくは２
０ｎｍ×２０ｎｍ程度の範囲での接触面が求められる。
問題は、このような寸法が、線形１００ｎｍ定義にほと
んど達することのできない現在の光（ＵＶ）リソグラフ
ィ技術をはるか先に行っているという点である。
メモリセルでの相変化を引き起こすために有効な電流の
最大値に関し制限が課される。事実、（８ビットまたは
１６ビットまたは３２ビットで動作する）現世代のメモ
リ素子のための、ゲート長１３０ｎｍ及び電源３Ｖに耐
えるゲート酸化膜を利用する技術におけるトランジスタ
の現在の電流能力を考慮すると、約１００μＡから２０
０μＡの最大電流値が要求され、結果的に、カルコゲニ
ド領域と抵抗電極間との接触面に関しては好ましくは２
０ｎｍ×２０ｎｍ程度の範囲での接触面が求められる。
問題は、このような寸法が、線形１００ｎｍ定義にほと
んど達することのできない現在の光（ＵＶ）リソグラフ
ィ技術をはるか先に行っているという点である。
【００１８】
【課題を解決するための手段】本発明の実施の形態は、
特に相変化メモリセルのための接触領域、及び前記問題
を解決するための製造方法を提供する。
特に相変化メモリセルのための接触領域、及び前記問題
を解決するための製造方法を提供する。
【００１９】例えば、本発明の一実施の形態によるカル
コゲニド領域と抵抗電極間の微小接触領域を製造するに
は、接触面はサブリソグラフィック寸法、すなわち光Ｕ
Ｖリソグラフィによって取得可能な最小寸法より低い寸
法を有する２つの横断方向の薄膜部分の交差部分により
構成される。本発明の別の実施の形態によれば、サブリ
ソグラフィック寸法を形成するために、リソグラフィの
代わりに層の接着が利用される。この実施の形態におい
ては、実際に存在する技術により（リソグラフィ寸法よ
りはるかに低い薄さを有する）非常に薄い層が優れた精
度で接着できるという事実に基づいている。
コゲニド領域と抵抗電極間の微小接触領域を製造するに
は、接触面はサブリソグラフィック寸法、すなわち光Ｕ
Ｖリソグラフィによって取得可能な最小寸法より低い寸
法を有する２つの横断方向の薄膜部分の交差部分により
構成される。本発明の別の実施の形態によれば、サブリ
ソグラフィック寸法を形成するために、リソグラフィの
代わりに層の接着が利用される。この実施の形態におい
ては、実際に存在する技術により（リソグラフィ寸法よ
りはるかに低い薄さを有する）非常に薄い層が優れた精
度で接着できるという事実に基づいている。
【００２０】好ましくは、相変化部分の高さも適切な付
着膜の厚さにより決定され、その結果相変化部分は非常
に小さな体積を有することになる。
着膜の厚さにより決定され、その結果相変化部分は非常
に小さな体積を有することになる。
【００２１】特に、抵抗電極は堆積された抵抗層により
形成される薄膜を含む。例えば、抵抗層は、少なくと
も、絶縁層内の空洞の側壁面に堆積される。カルコゲニ
ド領域は、誘電体内に形成されるスリットを充填するこ
とにより得られる。前記スリットは、第１限界層の側壁
面に堆積される犠牲的な領域を取り除くことによって容
易に得ることができる。その後、第１限界層とともに、
側面方向にスリットを区切る第２限界層が堆積される。
あるいは、前記限界層がモールド層を構成する下に位置
する誘電体層用の硬質マスクを形成し、前記スリットは
限界層に前述のように形成される。前記誘電体層は、成
形開口を形成するのにスリットの下でエッチングされ
る。前記硬質マスクを取り除いた後、前記成形開口はカ
ルコゲニドで充填される。
形成される薄膜を含む。例えば、抵抗層は、少なくと
も、絶縁層内の空洞の側壁面に堆積される。カルコゲニ
ド領域は、誘電体内に形成されるスリットを充填するこ
とにより得られる。前記スリットは、第１限界層の側壁
面に堆積される犠牲的な領域を取り除くことによって容
易に得ることができる。その後、第１限界層とともに、
側面方向にスリットを区切る第２限界層が堆積される。
あるいは、前記限界層がモールド層を構成する下に位置
する誘電体層用の硬質マスクを形成し、前記スリットは
限界層に前述のように形成される。前記誘電体層は、成
形開口を形成するのにスリットの下でエッチングされ
る。前記硬質マスクを取り除いた後、前記成形開口はカ
ルコゲニドで充填される。
【００２２】本発明の別の実施形態によれば、下に位置
する構造に対し特に成形開口を形成する誘電体に対する
カルコゲニド材の接着性を改善するため、接着膜が使用
される。好ましくは、チタニウムまたはポロシリコンが
接着膜として使用される。
する構造に対し特に成形開口を形成する誘電体に対する
カルコゲニド材の接着性を改善するため、接着膜が使用
される。好ましくは、チタニウムまたはポロシリコンが
接着膜として使用される。
【００２３】標準的な最新のＣＭＯＳプロセスに完全に
適合させるために、前記プロセスが研究される。このた
め、相変化メモリセルは、前記回路の活性素子（トラン
ジスタダイオード、レジスタ等の基本的構成素子）が形
成される前工程に関する操作の後に、基礎的構成素子を
電気的に接続するための相互接続が形成される最終段階
に関する操作前に製造される。
適合させるために、前記プロセスが研究される。このた
め、相変化メモリセルは、前記回路の活性素子（トラン
ジスタダイオード、レジスタ等の基本的構成素子）が形
成される前工程に関する操作の後に、基礎的構成素子を
電気的に接続するための相互接続が形成される最終段階
に関する操作前に製造される。
【００２４】
【発明の実施の形態】本発明の理解のため、添付図面を
参照し、純粋に限定されない例として、好ましい実施の
形態について以下説明する。
参照し、純粋に限定されない例として、好ましい実施の
形態について以下説明する。
【００２５】図５〜図７は、抵抗電極３１及び接触面３
３で直接電気的に接触しているカルコゲニド領域３２を
含む例えば相変化メモリセルの接触領域３０を示す。
３で直接電気的に接触しているカルコゲニド領域３２を
含む例えば相変化メモリセルの接触領域３０を示す。
【００２６】抵抗電極３１は、第１誘電体層３４に伸張
する厚さＬを有する薄い領域で形成される。抵抗電極３
１は、ＣＭＯＳと互換性のある温度（少なくとも最高７
００℃〜８００℃まで、すなわち相変化材料の融解温度
のすぐ上）で安定する（例えば、抵抗率が０．１ｍΩｃ
ｍ〜１００ｍΩｃｍ、好ましくは１ｍΩｃｍ〜１０ｍΩ
ｃｍの）選択された抵抗率の材料からなり、相変化材料
（カルコゲニド材料）と優れた界面を有する。例えば、
抵抗電極３１は、ＴｉＳｉＮ、ＴｉＡＩＮまたはＴｉＳ
ｉＣ製とすることができる。
する厚さＬを有する薄い領域で形成される。抵抗電極３
１は、ＣＭＯＳと互換性のある温度（少なくとも最高７
００℃〜８００℃まで、すなわち相変化材料の融解温度
のすぐ上）で安定する（例えば、抵抗率が０．１ｍΩｃ
ｍ〜１００ｍΩｃｍ、好ましくは１ｍΩｃｍ〜１０ｍΩ
ｃｍの）選択された抵抗率の材料からなり、相変化材料
（カルコゲニド材料）と優れた界面を有する。例えば、
抵抗電極３１は、ＴｉＳｉＮ、ＴｉＡＩＮまたはＴｉＳ
ｉＣ製とすることができる。
【００２７】抵抗電極３１の下には、やはり誘電体層に
よって取り囲まれ、選択素子（図示されない）に接続さ
れる抵抗サポート領域３５が形成される。第１誘電体層
３４の上部には、接着層３９により覆われる第２誘電体
層が存在する。第２誘電体層３８及び接着層３９は、少
なくとも接触面３３の近くで、抵抗電極３１に垂直に伸
びるスリット、つまり開口部４０を形成する。スリット
４０は、例えば（ここでは直線により概略的に示され
る）円形などの任意の形状を有することができ、接着層
３９においてわずかに大きく形成されている。図７で
は、さらによく理解するために、第２誘電体層３８及び
接着層３９の上面が点線により示されている。
よって取り囲まれ、選択素子（図示されない）に接続さ
れる抵抗サポート領域３５が形成される。第１誘電体層
３４の上部には、接着層３９により覆われる第２誘電体
層が存在する。第２誘電体層３８及び接着層３９は、少
なくとも接触面３３の近くで、抵抗電極３１に垂直に伸
びるスリット、つまり開口部４０を形成する。スリット
４０は、例えば（ここでは直線により概略的に示され
る）円形などの任意の形状を有することができ、接着層
３９においてわずかに大きく形成されている。図７で
は、さらによく理解するために、第２誘電体層３８及び
接着層３９の上面が点線により示されている。
【００２８】カルコゲニド領域３２は、接着層３９上に
広がり、スリット４０を充填し、それにより抵抗電極３
１を薄いカルコゲニド部分３２ａと接触させ、その幅は
（図５ではＷにより示されている）スリット４０によっ
て決定される。薄いカルコゲニド３２ａと抵抗電極３１
間の交差部分がこのようにして接触面３３を形成し、接
触面３３の上に広がる薄いカルコゲニド部分３２ａの体
積は、ベースがＷ×Ｌであり、図６に示されているよう
に高さＨが第２誘電層３８の厚さに等しい相変化領域４
１を形成する。
広がり、スリット４０を充填し、それにより抵抗電極３
１を薄いカルコゲニド部分３２ａと接触させ、その幅は
（図５ではＷにより示されている）スリット４０によっ
て決定される。薄いカルコゲニド３２ａと抵抗電極３１
間の交差部分がこのようにして接触面３３を形成し、接
触面３３の上に広がる薄いカルコゲニド部分３２ａの体
積は、ベースがＷ×Ｌであり、図６に示されているよう
に高さＨが第２誘電層３８の厚さに等しい相変化領域４
１を形成する。
【００２９】本発明の一実施の形態によれば、寸法Ｗ、
Ｌ、及びＨは、製造プロセスの実施形態の説明により後
述されるように、堆積される層の厚さにより決定され
る。特に、寸法Ｗ、Ｈ、及びＬは１００ｎｍより小さ
く、好ましくは５０ｎｍより小さく、さらに好ましくは
約２０ｎｍであり、図８〜図２５を参照した以下の説明
より明らかなように、種々の層及び構造は一定の尺度で
は図示されていない。説明される例示的なプロセスは、
ＣＭＯＳ技術で作られる回路構成要素トランジスタ及び
相変化セルメモリを含む電子素子の製造を目的とする。
Ｌ、及びＨは、製造プロセスの実施形態の説明により後
述されるように、堆積される層の厚さにより決定され
る。特に、寸法Ｗ、Ｈ、及びＬは１００ｎｍより小さ
く、好ましくは５０ｎｍより小さく、さらに好ましくは
約２０ｎｍであり、図８〜図２５を参照した以下の説明
より明らかなように、種々の層及び構造は一定の尺度で
は図示されていない。説明される例示的なプロセスは、
ＣＭＯＳ技術で作られる回路構成要素トランジスタ及び
相変化セルメモリを含む電子素子の製造を目的とする。
【００３０】最初にＰ+型の基板４４及びＰ-型シリコン
のエピタキシャル層４５を備えるウェハ４３には、以下
に簡単に要約するように、標準的な初期段階のステップ
が講じられる。
のエピタキシャル層４５を備えるウェハ４３には、以下
に簡単に要約するように、標準的な初期段階のステップ
が講じられる。
【００３１】図８を参照すると、活性領域が該基板４５
内に構成される。このため、絶縁領域４６が、例えば
「シャロートレンチ」技術を使用して基板内に形成され
る。次に、（図中の右側にある）アレイ部分で、Ｐ+型
の埋設サブコレクタ領域４７が注入され、基板４４まで
下方に広がる。アニール処理した後、別体のマスクを用
いて、Ｎ型ウェル４８とＰ型ウェル４９が注入される。
さらに、周辺トランジスタのチャネルのドーピングが実
施される。
内に構成される。このため、絶縁領域４６が、例えば
「シャロートレンチ」技術を使用して基板内に形成され
る。次に、（図中の右側にある）アレイ部分で、Ｐ+型
の埋設サブコレクタ領域４７が注入され、基板４４まで
下方に広がる。アニール処理した後、別体のマスクを用
いて、Ｎ型ウェル４８とＰ型ウェル４９が注入される。
さらに、周辺トランジスタのチャネルのドーピングが実
施される。
【００３２】その後、酸化膜５０がエピタキシャル層４
５の表面全体に成長し、好ましくは２５０ｎｍのポリシ
リコン層が堆積される。次に、ポリシリコン層が構成さ
れ、周辺トランジスタのゲート領域５１を形成する。ソ
ース及びドレインの再酸化の後に、ＬＤＤ注入がＰチャ
ネルおよびＮチャネル周辺トランジスタの両方について
実行され、Ｐ型光ドーピング領域５２及び相似の図示さ
れないＮ型光ドーピング領域を形成する。
５の表面全体に成長し、好ましくは２５０ｎｍのポリシ
リコン層が堆積される。次に、ポリシリコン層が構成さ
れ、周辺トランジスタのゲート領域５１を形成する。ソ
ース及びドレインの再酸化の後に、ＬＤＤ注入がＰチャ
ネルおよびＮチャネル周辺トランジスタの両方について
実行され、Ｐ型光ドーピング領域５２及び相似の図示さ
れないＮ型光ドーピング領域を形成する。
【００３３】その後、サリサイド保護マスク（図示され
ない）がアレイ部分の上に形成される。厚さ２２０ｎｍ
の誘電体（酸化物）が、ウェハ４３全体の上に堆積さ
れ、ゲート領域５１の側面上にスペーサ５３を形成す
る。Ｎ型チャネルおよびＰ型チャネル周辺トランジスタ
用のソース領域とドレイン領域５５、５６が注入され、
サリサイド領域５７が、周知の方法でゲート領域５１及
びソース領域とドレイン領域５５、５６上で成長する。
ない）がアレイ部分の上に形成される。厚さ２２０ｎｍ
の誘電体（酸化物）が、ウェハ４３全体の上に堆積さ
れ、ゲート領域５１の側面上にスペーサ５３を形成す
る。Ｎ型チャネルおよびＰ型チャネル周辺トランジスタ
用のソース領域とドレイン領域５５、５６が注入され、
サリサイド領域５７が、周知の方法でゲート領域５１及
びソース領域とドレイン領域５５、５６上で成長する。
【００３４】サリサイド保護マスクを取り除いた後に、
Ｐ型コレクタ領域６０及びＮ型ベース領域６１が、埋設
されたサブコレクタ領域４７に注入される。次に、厚さ
６０ｎｍの第１窒化物層６２が堆積される。このように
して、図８の構造が得られる。
Ｐ型コレクタ領域６０及びＮ型ベース領域６１が、埋設
されたサブコレクタ領域４７に注入される。次に、厚さ
６０ｎｍの第１窒化物層６２が堆積される。このように
して、図８の構造が得られる。
【００３５】その後、図９、第１誘電体層６３（好まし
くは、厚さ７００ｎｍのＵＳＧ−Undoped Silicate Gla
ss）が堆積され、約６００ｎｍまで平坦化される。次
に、第１誘電体層６３及び第１窒化物層６２がエッチン
グされ、そこでは接点がサリサイド領域５７及び基部領
域６１の部分が露呈するように形成される。
くは、厚さ７００ｎｍのＵＳＧ−Undoped Silicate Gla
ss）が堆積され、約６００ｎｍまで平坦化される。次
に、第１誘電体層６３及び第１窒化物層６２がエッチン
グされ、そこでは接点がサリサイド領域５７及び基部領
域６１の部分が露呈するように形成される。
【００３６】次に、図１０に示されるように、Ｎ+型の
ベース接触領域６４、及び続いてＰ+型のエミッタ領域
６５がベース領域６１の中に埋め込まれる。ベース領域
６１、ベース接触領域６４、及びエミッタ領域６５がダ
イオードを形成する。特に、ベース領域６１が当該ダイ
オードの陰極を形成し、エミッタ領域６５が陽極を形成
する。
ベース接触領域６４、及び続いてＰ+型のエミッタ領域
６５がベース領域６１の中に埋め込まれる。ベース領域
６１、ベース接触領域６４、及びエミッタ領域６５がダ
イオードを形成する。特に、ベース領域６１が当該ダイ
オードの陰極を形成し、エミッタ領域６５が陽極を形成
する。
【００３７】例えば、図１１に示すように、厚さが約７
０ｎｍの複数のＴｉ／ＴｉＮ層などの第１障壁層６６
が、ウェハ４３全体上に付着され、それにより第１誘電
体層６３のすべての側面及びエピタキシャル層４５の露
呈部分を等角に覆う。次に、厚さ約３００ｎｍのＷ層６
７が堆積され、第１誘電体層６３内の開口部を充填す
る。それから、ウェハ４３は、例えばＣＭＰ（化学機械
研磨）により平坦化され、図１２に示すように、エピタ
キシャル層４５の表面から測定し計約５００ｎｍの厚さ
を有する層６３および６２を得る。第１障壁層６６の残
り部分およびＷ層６７が第１レベルプラグ６８を形成す
る。特に、記憶素子プラグ６８ａがエミッタ領域６５に
形成され、ワードラインプラグ６８ｂがベース接触領域
６４に形成される。次に、厚さ６０ｎｍの第２窒化物層
７０、及びその上に、例えばＵＳＧである厚さ２４０ｎ
ｍの第２誘電体層７１が堆積される。
０ｎｍの複数のＴｉ／ＴｉＮ層などの第１障壁層６６
が、ウェハ４３全体上に付着され、それにより第１誘電
体層６３のすべての側面及びエピタキシャル層４５の露
呈部分を等角に覆う。次に、厚さ約３００ｎｍのＷ層６
７が堆積され、第１誘電体層６３内の開口部を充填す
る。それから、ウェハ４３は、例えばＣＭＰ（化学機械
研磨）により平坦化され、図１２に示すように、エピタ
キシャル層４５の表面から測定し計約５００ｎｍの厚さ
を有する層６３および６２を得る。第１障壁層６６の残
り部分およびＷ層６７が第１レベルプラグ６８を形成す
る。特に、記憶素子プラグ６８ａがエミッタ領域６５に
形成され、ワードラインプラグ６８ｂがベース接触領域
６４に形成される。次に、厚さ６０ｎｍの第２窒化物層
７０、及びその上に、例えばＵＳＧである厚さ２４０ｎ
ｍの第２誘電体層７１が堆積される。
【００３８】その後、図１３に示すように、開口部７２
が第２誘電体層７１及び第２窒化物層７０に形成され、
第１誘電体操６３の表面に達する。開口部７２はリソグ
ラフィにより与えられる寸法を有する。例えば、それは
最小寸法０．２μｍの環状の形状を有するものとする。
次に、加熱層７３が堆積される。図５〜図７の抵抗電極
３１を形成することを目的とする加熱層７３は、厚さ１
０〜５０ｎｍ、好ましくは２０ｎｍを有し、抵抗率、温
度安定性、及びＣＭＯＳプロセス及びカルコゲニドとの
優れた互換性等の上述の特性を有する。例えば、ＴｉＳ
ｉＮ、ＴｉＡＩＮまたはＴｉＳｉＣが使用され、開口部
７２の側壁表面及び下面を等角に覆う。次に、第３誘電
体層７４が堆積され、開口部７２を完全に充填する。第
２誘電体層７１の材料だけではなく、第３誘電体層７４
の材料も好ましくは低伝導率、つまり「低−Ｋ（ｌｏｗ
−Ｋ）」型であり、熱拡散を制限する（加熱層は、カル
コゲニド材料を確実に融解し非晶質相に遷移するため
に、６００℃ほどの高温を発生することができなければ
ならない）。第３誘電層７４は、例えば、厚さ３００ｎ
ｍのＵＳＧあるいは他の多孔性誘電体（例えば、キセロ
ゲル）で形成してもよい。
が第２誘電体層７１及び第２窒化物層７０に形成され、
第１誘電体操６３の表面に達する。開口部７２はリソグ
ラフィにより与えられる寸法を有する。例えば、それは
最小寸法０．２μｍの環状の形状を有するものとする。
次に、加熱層７３が堆積される。図５〜図７の抵抗電極
３１を形成することを目的とする加熱層７３は、厚さ１
０〜５０ｎｍ、好ましくは２０ｎｍを有し、抵抗率、温
度安定性、及びＣＭＯＳプロセス及びカルコゲニドとの
優れた互換性等の上述の特性を有する。例えば、ＴｉＳ
ｉＮ、ＴｉＡＩＮまたはＴｉＳｉＣが使用され、開口部
７２の側壁表面及び下面を等角に覆う。次に、第３誘電
体層７４が堆積され、開口部７２を完全に充填する。第
２誘電体層７１の材料だけではなく、第３誘電体層７４
の材料も好ましくは低伝導率、つまり「低−Ｋ（ｌｏｗ
−Ｋ）」型であり、熱拡散を制限する（加熱層は、カル
コゲニド材料を確実に融解し非晶質相に遷移するため
に、６００℃ほどの高温を発生することができなければ
ならない）。第３誘電層７４は、例えば、厚さ３００ｎ
ｍのＵＳＧあるいは他の多孔性誘電体（例えば、キセロ
ゲル）で形成してもよい。
【００３９】その後、図１４に示すように、ウェハ４３
が、例えばＣＭＰによって平坦化され、計約２００ｎｍ
の厚さを持つ第２窒化物層７０及び第２誘電体層７１を
得る。このようにして、加熱層７３は、第２誘電層７１
の上から完全に取り除かれ、開口部７２の中だけに残
り、平面図では囲み線に沿って伸張するカップ形状の加
熱層を構成し、第３誘電体層７４の残り部分７４ａを収
容する。
が、例えばＣＭＰによって平坦化され、計約２００ｎｍ
の厚さを持つ第２窒化物層７０及び第２誘電体層７１を
得る。このようにして、加熱層７３は、第２誘電層７１
の上から完全に取り除かれ、開口部７２の中だけに残
り、平面図では囲み線に沿って伸張するカップ形状の加
熱層を構成し、第３誘電体層７４の残り部分７４ａを収
容する。
【００４０】図１５は、図５の縮小された接触面３３に
類似の接触面をさらに明確に示すため、拡大された尺度
で図１４の詳細を表している。
類似の接触面をさらに明確に示すため、拡大された尺度
で図１４の詳細を表している。
【００４１】順に、図１６においては、例えば厚さ２０
ｎｍのＵＳＧまたは低−Ｋ材料である誘電体のモールド
層７６と、例えば厚さ５ｎｍのＴｉまたはＳｉからなる
接着層と、例えば窒化物またはモールド層７６と接着層
７７に関し選択的なエッチングを可能にする他の材料か
らなる第１限界層７８が堆積される。第１限界層７８
は、例えば１５０ｎｍの厚さを有する。
ｎｍのＵＳＧまたは低−Ｋ材料である誘電体のモールド
層７６と、例えば厚さ５ｎｍのＴｉまたはＳｉからなる
接着層と、例えば窒化物またはモールド層７６と接着層
７７に関し選択的なエッチングを可能にする他の材料か
らなる第１限界層７８が堆積される。第１限界層７８
は、例えば１５０ｎｍの厚さを有する。
【００４２】マスクを使用し、第１限界層７８の一部が
ドライエッチングされ、接着層７７を露呈する。それに
より、部分７４ａのほぼ中心線に沿って、その上に伸び
る垂直な側面７９を有するステップが形成される。
ドライエッチングされ、接着層７７を露呈する。それに
より、部分７４ａのほぼ中心線に沿って、その上に伸び
る垂直な側面７９を有するステップが形成される。
【００４３】次に、図１７に示すように、例えば厚さ３
０ｎｍの犠牲層８０が等角に堆積される。特に、犠牲層
８０は第１限界層７８の垂直な側面７９に対し伸びる垂
直な側壁部８０を形成する。（第１限界層７８の厚さに
左右される）垂直側壁部８０ａの高さ及び幅（犠牲層８
０の厚さに等しい）は、これ以降の説明より明らかなよ
うに、相変化領域４１（図６）の幅Ｗを画定する上で重
大なパラメータとなる。
０ｎｍの犠牲層８０が等角に堆積される。特に、犠牲層
８０は第１限界層７８の垂直な側面７９に対し伸びる垂
直な側壁部８０を形成する。（第１限界層７８の厚さに
左右される）垂直側壁部８０ａの高さ及び幅（犠牲層８
０の厚さに等しい）は、これ以降の説明より明らかなよ
うに、相変化領域４１（図６）の幅Ｗを画定する上で重
大なパラメータとなる。
【００４４】その後、図１８に示すように、犠牲層８０
はエッチバックされ、それにより上部及び薄い側面部分
を含む、犠牲層８０の水平部分及び垂直壁部分８０ａの
一部分を取り除く。第１限界層７８の厚さ、犠牲層８０
の厚さ、犠牲層８０の材料、エッチングの時間及び種類
を適切に選択することにより、残りの垂直壁部分８０ａ
は、矩形であり、相変化領域（図６の４１）の所望の幅
Ｗ（２０ｎｍ）に等しい幅Ｗ１を有する下側部分を有す
ることになる。
はエッチバックされ、それにより上部及び薄い側面部分
を含む、犠牲層８０の水平部分及び垂直壁部分８０ａの
一部分を取り除く。第１限界層７８の厚さ、犠牲層８０
の厚さ、犠牲層８０の材料、エッチングの時間及び種類
を適切に選択することにより、残りの垂直壁部分８０ａ
は、矩形であり、相変化領域（図６の４１）の所望の幅
Ｗ（２０ｎｍ）に等しい幅Ｗ１を有する下側部分を有す
ることになる。
【００４５】図１９に従って説明すると、次に、第１限
界層７８と同じ材料（例えば、厚さ３００ｎｍの窒化
物）の第２限界層８２が堆積され、（図面の左側に）露
呈される接着層７７、垂直側壁部８０ａ及び第１限界層
７８を覆う。それから、垂直側壁部８０ａだけではな
く、限界層７８、８２もＣＭＰを使用して所望の高さま
で薄くされる。最後に、限界層７８、８２の残り部分が
硬質マスク８３を形成し、垂直側壁部８０ａの残り部分
が犠牲領域８１を形成する。
界層７８と同じ材料（例えば、厚さ３００ｎｍの窒化
物）の第２限界層８２が堆積され、（図面の左側に）露
呈される接着層７７、垂直側壁部８０ａ及び第１限界層
７８を覆う。それから、垂直側壁部８０ａだけではな
く、限界層７８、８２もＣＭＰを使用して所望の高さま
で薄くされる。最後に、限界層７８、８２の残り部分が
硬質マスク８３を形成し、垂直側壁部８０ａの残り部分
が犠牲領域８１を形成する。
【００４６】その後、図２０に示すように、犠牲領域８
１が取り除かれ、それにより開口部８４が、形成される
相変化領域と等しい寸法を有する硬質マスク８３内に形
成される。次に、接着層７７が等方性エッチングされ、
モールド層７６がドライエッチングされる。図２０より
確認できるように、接着層７７への等方性エッチングに
より、モールド層の部分が限界層７８、８２の下で取り
除かれ、取り除かれた部分は硬質マスク８３の開口部８
４より大きい。逆に、ドライエッチングによりモールド
層７６に形成される開口部８４ａは、硬質マスク８３の
開口部８４と同じ形状、特に同じ幅を有する。
１が取り除かれ、それにより開口部８４が、形成される
相変化領域と等しい寸法を有する硬質マスク８３内に形
成される。次に、接着層７７が等方性エッチングされ、
モールド層７６がドライエッチングされる。図２０より
確認できるように、接着層７７への等方性エッチングに
より、モールド層の部分が限界層７８、８２の下で取り
除かれ、取り除かれた部分は硬質マスク８３の開口部８
４より大きい。逆に、ドライエッチングによりモールド
層７６に形成される開口部８４ａは、硬質マスク８３の
開口部８４と同じ形状、特に同じ幅を有する。
【００４７】硬質マスク８３が取り除かれ、図２１に示
すように、例えば厚さ６０ｎｍのＧｅ2Ｓｂ2Ｔｅ5であ
るカルコゲニド層８５が等角に堆積される。好ましく
は、カルコゲニド層８５は、結晶質相内にあるべく適切
な温度でＰＶＤ（Physical Vaper Deposition）により
堆積される。モールド層７６の開口部８４ａを充填する
カルコゲニド層８５の当該部分８５ａは、図５と図７の
薄いカルコゲニド部分３２ａに類似する。加熱層７３
（図２１では見えない）との交差部分が図５、６の相変
化領域４１を構成する。視認できるよう、カルコゲニド
層８５の部分８５ａは、モールド層７６の厚さに等しい
高さを有する。したがって、部分８５ａの高さも堆積さ
れる層の厚さに左右され、サブリソグラフィックでもよ
い。開口部８４ａより大きな開口部を有する接着層７７
により、当該部分８５ａは接着材とじかに接触しないの
で、それにより汚染されたり、熱漏出が防止される。
すように、例えば厚さ６０ｎｍのＧｅ2Ｓｂ2Ｔｅ5であ
るカルコゲニド層８５が等角に堆積される。好ましく
は、カルコゲニド層８５は、結晶質相内にあるべく適切
な温度でＰＶＤ（Physical Vaper Deposition）により
堆積される。モールド層７６の開口部８４ａを充填する
カルコゲニド層８５の当該部分８５ａは、図５と図７の
薄いカルコゲニド部分３２ａに類似する。加熱層７３
（図２１では見えない）との交差部分が図５、６の相変
化領域４１を構成する。視認できるよう、カルコゲニド
層８５の部分８５ａは、モールド層７６の厚さに等しい
高さを有する。したがって、部分８５ａの高さも堆積さ
れる層の厚さに左右され、サブリソグラフィックでもよ
い。開口部８４ａより大きな開口部を有する接着層７７
により、当該部分８５ａは接着材とじかに接触しないの
で、それにより汚染されたり、熱漏出が防止される。
【００４８】カルコゲニド層８５の上部には、例えば、
厚さ７０ｎｍの２層のＴｉ／ＴｉＮである第２障壁層８
６、及びその上に、例えば厚さ１５０ｎｍのＡｌＣｕで
ある第１金属層８７が堆積される。続く層だけではな
く、これらの層も（カルコゲニドの融解温度より低い
が、結晶化温度より上の）適切な温度で堆積され、カル
コゲニド層８５の損傷を回避する。
厚さ７０ｎｍの２層のＴｉ／ＴｉＮである第２障壁層８
６、及びその上に、例えば厚さ１５０ｎｍのＡｌＣｕで
ある第１金属層８７が堆積される。続く層だけではな
く、これらの層も（カルコゲニドの融解温度より低い
が、結晶化温度より上の）適切な温度で堆積され、カル
コゲニド層８５の損傷を回避する。
【００４９】図２１より小さな縮尺で示す図２２に図示
するように、次に、第１金属層８７、第２障壁層８６、
カルコゲニド層８５、及び接着層７７により形成される
スタックが、同じマスクを使用して規定され、ビット線
を形成する。スタック８７、８６、８５、及び７６の厚
さは総計約３００ｎｍである。
するように、次に、第１金属層８７、第２障壁層８６、
カルコゲニド層８５、及び接着層７７により形成される
スタックが、同じマスクを使用して規定され、ビット線
を形成する。スタック８７、８６、８５、及び７６の厚
さは総計約３００ｎｍである。
【００５０】図２３に従って説明すると、第１酸化膜９
０及び第２酸化膜９１が低温で堆積される。好ましく
は、第１酸化膜９０は、第１金属層８７及びカルコゲニ
ド層８５を密封する機能を有し、カルコゲニド層８５で
損傷を引き起こさないために、厚さ１５０ｎｍの、低温
（例えば３００℃）で堆積される低熱伝導性酸化物（例
えば、ＵＳＧ）である。それにより、相変化記憶素子に
対する特定の製造ステップは終了し、標準的な最終段階
ステップが実行される。したがって、第２酸化膜９１
は、例えば厚さ６００ｎｍの標準的な酸化物である。
０及び第２酸化膜９１が低温で堆積される。好ましく
は、第１酸化膜９０は、第１金属層８７及びカルコゲニ
ド層８５を密封する機能を有し、カルコゲニド層８５で
損傷を引き起こさないために、厚さ１５０ｎｍの、低温
（例えば３００℃）で堆積される低熱伝導性酸化物（例
えば、ＵＳＧ）である。それにより、相変化記憶素子に
対する特定の製造ステップは終了し、標準的な最終段階
ステップが実行される。したがって、第２酸化膜９１
は、例えば厚さ６００ｎｍの標準的な酸化物である。
【００５１】次に、ウェハは、例えばＣＭＰによって平
坦化され、（層７７、層８５〜８７により形成されるス
タックの横に）第２窒化物層７０、第２誘電体層７１、
モールド層７６、及び第１酸化膜と第２酸化膜９０、９
１により形成されるスタックの総計の高さ、約８００ｎ
ｍが得られる。実際には、第１金属層８７の上の層の高
さは約３００ｎｍである。
坦化され、（層７７、層８５〜８７により形成されるス
タックの横に）第２窒化物層７０、第２誘電体層７１、
モールド層７６、及び第１酸化膜と第２酸化膜９０、９
１により形成されるスタックの総計の高さ、約８００ｎ
ｍが得られる。実際には、第１金属層８７の上の層の高
さは約３００ｎｍである。
【００５２】次に、図２４に示すように、第１レベルプ
ラグ６８、６８ｂ及び第１金属層８７を電気的に接触さ
せるために接点が形成される。このため、第１レベルプ
ラグ６８、６８ｂの上部に、第２酸化膜９１、第１酸化
膜９０、モールド層７６、第２誘電体層７１、及び第２
窒化物層７０が開口され、記憶素子プラグ６８ａの上部
に、第２と第１の酸化膜９１、９０が開口される（酸化
物エッチング）。次に、例えばＴｉ／ＴｉＮの第３障壁
層９２が堆積され、開口部は、例えば厚さ３００ｎｍの
Ｗである導電層９３で充填される。この構造は、導電層
９３の、及び第３障壁層９２の水平部分を取り除くため
に平坦化され、これにより（基部接触領域６４と接触し
ている第１レベルプラグ６８ｂについては図２４に図示
されるように）第１レベルプラグ６８、６８ｂ、または
（記憶素子プラグ６８ａ上で）第１金属層８７と直接電
気的に接触する第２レベルプラグ９４を形成する。
ラグ６８、６８ｂ及び第１金属層８７を電気的に接触さ
せるために接点が形成される。このため、第１レベルプ
ラグ６８、６８ｂの上部に、第２酸化膜９１、第１酸化
膜９０、モールド層７６、第２誘電体層７１、及び第２
窒化物層７０が開口され、記憶素子プラグ６８ａの上部
に、第２と第１の酸化膜９１、９０が開口される（酸化
物エッチング）。次に、例えばＴｉ／ＴｉＮの第３障壁
層９２が堆積され、開口部は、例えば厚さ３００ｎｍの
Ｗである導電層９３で充填される。この構造は、導電層
９３の、及び第３障壁層９２の水平部分を取り除くため
に平坦化され、これにより（基部接触領域６４と接触し
ている第１レベルプラグ６８ｂについては図２４に図示
されるように）第１レベルプラグ６８、６８ｂ、または
（記憶素子プラグ６８ａ上で）第１金属層８７と直接電
気的に接触する第２レベルプラグ９４を形成する。
【００５３】その後、図２５に示すように、例えば、Ｔ
ｉ／ＡｌＣｕ／ＴｉＮの多層である第２金属層９５が、
周知の方法で堆積され、第１相互接続レベルを形成し、
第２相互接続層９５が構成され、要求通りのレイアウト
に従って第２レベルプラグ９４と接触する接続線を形成
する。
ｉ／ＡｌＣｕ／ＴｉＮの多層である第２金属層９５が、
周知の方法で堆積され、第１相互接続レベルを形成し、
第２相互接続層９５が構成され、要求通りのレイアウト
に従って第２レベルプラグ９４と接触する接続線を形成
する。
【００５４】半導体装置の製造は、金属間絶縁層の堆
積、バイアスのエッチングと充填、第２金属レベルの堆
積とエッチング、及びパッシヴェーションの堆積などの
標準ステップで続行する。
積、バイアスのエッチングと充填、第２金属レベルの堆
積とエッチング、及びパッシヴェーションの堆積などの
標準ステップで続行する。
【００５５】
【発明の効果】本発明の効果は前記記載から明らかであ
る。特に、本発明によるメモリ及び製造方法が非常に効
率的な集積化を可能にし、抵抗電極とカルコゲニド材間
の両方向でサブリソグラフィック接触面を確実に得るこ
とができる点が概略されている。接着層７７が存在する
ことで、カルコゲニドとその下に位置する、熱消散を回
避するために必要な優れた断熱特性を備える材料間での
良好な接着が確実なものとなる。本発明による製造方法
は完全にＣＭＯＳに適用することができ、微小の面積が
求められる記憶素子の集積化を可能にする。
る。特に、本発明によるメモリ及び製造方法が非常に効
率的な集積化を可能にし、抵抗電極とカルコゲニド材間
の両方向でサブリソグラフィック接触面を確実に得るこ
とができる点が概略されている。接着層７７が存在する
ことで、カルコゲニドとその下に位置する、熱消散を回
避するために必要な優れた断熱特性を備える材料間での
良好な接着が確実なものとなる。本発明による製造方法
は完全にＣＭＯＳに適用することができ、微小の面積が
求められる記憶素子の集積化を可能にする。
【００５６】上記で説明された方法は、標準的な初期的
段階のステップと標準的な最終段階ステップとの間で実
行される特定のステップを使用し、所望の小さなサブリ
ソグラフィック寸法の図５〜７の薄膜部分３１と３２ａ
及び接触面３３を確実に形成することができる。しかし
ながら、同プロセスは、サブリソグラフィック寸法を取
得することが必要な場合であれば図５〜図７に図示され
る接触領域を形成するのに使用してもよい。
段階のステップと標準的な最終段階ステップとの間で実
行される特定のステップを使用し、所望の小さなサブリ
ソグラフィック寸法の図５〜７の薄膜部分３１と３２ａ
及び接触面３３を確実に形成することができる。しかし
ながら、同プロセスは、サブリソグラフィック寸法を取
得することが必要な場合であれば図５〜図７に図示され
る接触領域を形成するのに使用してもよい。
【００５７】最後に、ここに説明され、図示された接触
領域、相変化メモリセル及びプロセスに関しては、特許
請求の範囲に規定される本発明の要旨を逸脱しない範囲
で、種々の変更及び変型が可能であることは明らかであ
る。
領域、相変化メモリセル及びプロセスに関しては、特許
請求の範囲に規定される本発明の要旨を逸脱しない範囲
で、種々の変更及び変型が可能であることは明らかであ
る。
【００５８】例えば、領域６０、６１、６４及び６５の
深さ及びドーピングを適切に選択することにより、選択
素子としてバイポーラトランジスタを形成することも可
能である。
深さ及びドーピングを適切に選択することにより、選択
素子としてバイポーラトランジスタを形成することも可
能である。
【００５９】さらに、接着層が必要ではないときは、当
該プロセスは簡略化してもよく、例えば、図２６〜２８
に示されるような抵抗電極を収容する絶縁層の上にじか
に限界層を形成してもよい。詳細には、図１４の構造を
形成した後、及び図２６に図示されるように、（図１６
から図１９の第１限界層７８に類似する）第１限界層９
７ａが第２誘電体層７１にじかに接合し形成され、図１
６の垂直な側面７９に類する垂直側面９８を形成する。
その後、図２７、垂直側面９８を背にして伸びる垂直壁
部分９９が、垂直壁部分８０ａについて前述されたよう
に形成され、図２８、第２限界層９７ｂが接着される。
限界層９７ａ、９７ｂ及び垂直壁部分９９は、開口部９
７ｃ及び犠牲領域を有する硬質マスクを形成するために
薄くされる。カルコゲニド層８６、第２障壁層８６、及
び第１金属層８７が、前記実施形態に類似して、堆積さ
れ、成形される。
該プロセスは簡略化してもよく、例えば、図２６〜２８
に示されるような抵抗電極を収容する絶縁層の上にじか
に限界層を形成してもよい。詳細には、図１４の構造を
形成した後、及び図２６に図示されるように、（図１６
から図１９の第１限界層７８に類似する）第１限界層９
７ａが第２誘電体層７１にじかに接合し形成され、図１
６の垂直な側面７９に類する垂直側面９８を形成する。
その後、図２７、垂直側面９８を背にして伸びる垂直壁
部分９９が、垂直壁部分８０ａについて前述されたよう
に形成され、図２８、第２限界層９７ｂが接着される。
限界層９７ａ、９７ｂ及び垂直壁部分９９は、開口部９
７ｃ及び犠牲領域を有する硬質マスクを形成するために
薄くされる。カルコゲニド層８６、第２障壁層８６、及
び第１金属層８７が、前記実施形態に類似して、堆積さ
れ、成形される。
【００６０】本明細中で参照された、及び／または出願
データＳｈｅｅｔａｒｅに一覧表示された米国特許、米
国特許出願公報、米国特許出願、外国特許、外国特許出
願、及び非特許書類はすべて、その全体で本明細書に参
照して組み込まれる。
データＳｈｅｅｔａｒｅに一覧表示された米国特許、米
国特許出願公報、米国特許出願、外国特許、外国特許出
願、及び非特許書類はすべて、その全体で本明細書に参
照して組み込まれる。
【図１】相変化材料の特徴的な電流−電圧間の関係を示
す図である。
す図である。
【図２】周知のカルコゲニド素子の基本的な構造を示す
図である。
図である。
【図３】図２のカルコゲニド素子に相変化を引き起こ
す、温度と時間との関係を示す図である。
す、温度と時間との関係を示す図である。
【図４】電子切換の対象となるカルコゲニド材料の電流
と電圧との関係を示す図である。
と電圧との関係を示す図である。
【図５】本発明の第１実施形態による、図６の線Ｖ−Ｖ
に沿った、抵抗電極とカルコゲニド領域間の接触領域を
示す断面図である。
に沿った、抵抗電極とカルコゲニド領域間の接触領域を
示す断面図である。
【図６】図５の線ＶＩ−ＶＩに沿った図５の接触面の断
面図である。
面図である。
【図７】図５の線ＶＩＩ−ＶＩＩに沿った図５の接触面
の断面で図ある。
の断面で図ある。
【図８】本発明による相変化メモリセルの連続製造ステ
ップにおける半導体ウェハの一断面図である。
ップにおける半導体ウェハの一断面図である。
【図９】本発明による相変化メモリセルの連続製造ステ
ップにおける半導体ウェハの一断面図である。
ップにおける半導体ウェハの一断面図である。
【図１０】本発明による相変化メモリセルの連続製造ス
テップにおける半導体ウェハの一断面図である。
テップにおける半導体ウェハの一断面図である。
【図１１】本発明による相変化メモリセルの連続製造ス
テップにおける半導体ウェハの一断面図である。
テップにおける半導体ウェハの一断面図である。
【図１２】本発明による相変化メモリセルの連続製造ス
テップにおける半導体ウェハの一断面図である。
テップにおける半導体ウェハの一断面図である。
【図１３】本発明による相変化メモリセルの連続製造ス
テップにおける半導体ウェハの一断面図である。
テップにおける半導体ウェハの一断面図である。
【図１４】本発明による相変化メモリセルの連続製造ス
テップにおける半導体ウェハの一断面図である。
テップにおける半導体ウェハの一断面図である。
【図１５】本発明による相変化メモリセルの連続製造ス
テップにおける半導体ウェハの一断面図である。
テップにおける半導体ウェハの一断面図である。
【図１６】本発明による相変化メモリセルの連続製造ス
テップにおける半導体ウェハの一断面図である。
テップにおける半導体ウェハの一断面図である。
【図１７】本発明による相変化メモリセルの連続製造ス
テップにおける半導体ウェハの一断面図である。
テップにおける半導体ウェハの一断面図である。
【図１８】本発明による相変化メモリセルの連続製造ス
テップにおける半導体ウェハの一断面図である。
テップにおける半導体ウェハの一断面図である。
【図１９】本発明による相変化メモリセルの連続製造ス
テップにおける半導体ウェハの一断面図である。
テップにおける半導体ウェハの一断面図である。
【図２０】本発明による相変化メモリセルの連続製造ス
テップにおける半導体ウェハの一断面図である。
テップにおける半導体ウェハの一断面図である。
【図２１】本発明による相変化メモリセルの連続製造ス
テップにおける半導体ウェハの一断面図である。
テップにおける半導体ウェハの一断面図である。
【図２２】本発明による相変化メモリセルの連続製造ス
テップにおける半導体ウェハの一断面図である。
テップにおける半導体ウェハの一断面図である。
【図２３】本発明による相変化メモリセルの連続製造ス
テップにおける半導体ウェハの一断面図である。
テップにおける半導体ウェハの一断面図である。
【図２４】本発明による相変化メモリセルの連続製造ス
テップにおける半導体ウェハの一断面図である。
テップにおける半導体ウェハの一断面図である。
【図２５】本発明による相変化メモリセルの連続製造ス
テップにおける半導体ウェハの一断面図である。
テップにおける半導体ウェハの一断面図である。
【図２６】本発明の他の実施の態様における半導体ウェ
ハの一断面図である。
ハの一断面図である。
【図２７】本発明の他の実施の態様における半導体ウェ
ハの一断面図である。
ハの一断面図である。
【図２８】本発明の他の実施の態様における半導体ウェ
ハの一断面図である。
ハの一断面図である。
３０ 接触領域
３１ 抵抗電極
３２ カルコゲニド領域
３３ 接触面
３４ 第１誘電体層
３５ 抵抗サポート領域
３８ 第２誘電体層
３９ 接着層
４０ 開口部（スリット）
４３ ウェハ
４４ Ｐ+型基板
４５ エピタキシャル層
４６ 絶縁領域
４７ Ｐ+型埋設サブコレクタ領域
４８ Ｎ型ウェル
４９ Ｐ型ウェル
５０ 酸化膜
５１ ゲート領域
５２ Ｐ型光ドーピング領域
５３ スペーサ
５５，５６ ドレイン領域
６０ Ｐ型コレクタ領域
６１ Ｎ型ベース領域
６２ 第１窒化物層
６３ 第１誘電体層
６４ ベース接触領域
６５ エミッタ領域
６６ 第１障壁層
６８ プラグ
７０ 第２窒化物層
７１ 第２誘電体層
７２ 開口部
７３ 加熱層
７４ 第３誘電体層
７６ モールド層
７７ 接着層
７８ 第１限界層
７９ 側面
８０ 犠牲層
８２ 第２限界層
８３ マスク
８４ 開口部
８５ カルコゲニド層
８６ 第２障壁層
８７ 第１金属層
９０ 第１酸化膜
９１ 第２酸化膜
９５ 第２金属層
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ロベルト・ベズ
イタリア国、20146 ミラノ、ヴィア、ヴ
ェスプリ・シシリアーニ、２
(72)発明者 ファビオ・ペリゼール
イタリア国、31051 フォリーナ、ヴィ
ア・ペロズ、12
(72)発明者 カテリーナ・リーヴァ
イタリア国、20153 ミラノ、ヴィア・ク
イント・ロマーノ、14
(72)発明者 ロミーナ・ゾンカ
イタリア国、20067 パウロ、ヴィア・エ
ス．マリア イン プラテッロ、６
Ｆターム(参考） 5F083 FZ10 GA27 JA36 JA37 JA39
JA40 JA53 JA60 NA01 PR09
PR40
Claims (34)
- 【請求項１】 第１方向に第１サブリソグラフィック
寸法を有する第１の薄膜部分を含む第１伝導性領域と、 前記第１方向を横断する第２方向に第２サブリソグラフ
ィック寸法を有する第２の薄膜部分を含む第２伝導性領
域とを備え、 前記第１及び第２の伝導性領域が、前記第１及び第２の
薄膜部分と直接電気的に接触し、サブリソグラフィック
伸張部を有する接触面を構成することを特徴とする電子
半導体装置におけるコンタクト構造。 - 【請求項２】 前記第１及び第２のサブリソグラフィ
ック寸法が１００ｎｍより小さいことを特徴とする請求
項１記載のコンタクト構造。 - 【請求項３】 前記第１及び第２のサブリソグラフィ
ック寸法が５０ｎｍより小さいことを特徴とする請求項
１記載のコンタクト構造。 - 【請求項４】 前記第１及び第２のサブリソグラフィ
ック寸法が約２０ｎｍであることを特徴とする請求項１
記載のコンタクト構造。 - 【請求項５】 前記第２方向が、少なくとも前記接触
面の近隣で前記第１方向に垂直となることを特徴とする
請求項１記載のコンタクト構造。 - 【請求項６】 第１絶縁層と、前記第１絶縁層の上部
に広がる第２絶縁層とを備え、前記第１絶縁層が前記第
１伝導性領域を収容する開口部を有し、前記第２絶縁層
が前記第２伝導性領域を収容する開口部を有し、前記第
２絶縁層及び前記第２伝導性領域が、前記第１及び第２
のリソグラフィ寸法に相関する厚さを有することを特徴
とする請求項１記載のコンタクト構造。 - 【請求項７】 第１方向に第１サブリソグラフィック
寸法を有する第１の薄膜部分を含む抵抗素子と、 前記第１方向を横断する第２方向に第２サブリソグラフ
ィック寸法を有する第２の薄膜部分を含む相変化材料の
記憶領域とを備え、 前記抵抗素子及び前記記憶領域が、前記第１及び第２の
薄膜部分で直接電気的に接触し、サブリソグラフィック
伸張部を有する接触面を構成することを特徴とする相変
化メモリセル。 - 【請求項８】 前記第１及び第２のサブリソグラフィ
ック寸法が１００ｎｍより小さいことを特徴とする請求
項７記載の相変化メモリセル。 - 【請求項９】 前記第１及び第２のサブリソグラフィ
ック寸法が約２０ｎｍであることを特徴とする請求項７
記載の相変化メモリセル。 - 【請求項１０】 前記第２方向が、少なくとも前記接触
面の近隣で前記第１方向に垂直となることを特徴とする
請求項７記載の相変化メモリセル。 - 【請求項１１】 第１絶縁層、及び前記第１絶縁層の上
部に伸張する第２絶縁層を備え、前記第１絶縁層が前記
抵抗素子を収容する開口部を有し、前記第２絶縁層が前
記第２の薄膜部分を収容する開口部を有し、前記第２絶
縁層及び前記第２の薄膜部分が、前記第１及び前記第２
のサブリソグラフィック寸法に相関するサブリソグラフ
ィック厚さを有することを特徴とする請求項７記載の相
変化メモリセル。 - 【請求項１２】 前記記憶領域が、前記第２絶縁層の上
部で伸張し、前記第２の薄膜部分と一体化した拡大部分
を有し、前記相変化メモリセルがさらに、前記第２絶縁
層と前記拡大部分の間に接着層を備えることを特徴とす
る請求項１１記載の相変化メモリセル。 - 【請求項１３】 前記相変化材料がカルコゲニドまた
はカルコゲニド合金であり、前記接着層がチタニウムと
ポリシリコンの間で選択されることを特徴とする請求項
１２記載の相変化メモリセル。 - 【請求項１４】 前記第１及び第２の絶縁層が低−Ｋ
材料であることを特徴とする請求項１１記載の相変化メ
モリセル。 - 【請求項１５】 表面を有する半導体本体と、 前記半導体本体と前記第１絶縁層の間に伸張する第３絶
縁層と、 前記半導体本体に収容され、前記表面に面する陽極領域
と、 前記半導体本体に収容され、前記陽極領域に隣接し、前
記表面に面する部分を有する陰極領域と、 前記抵抗素子と前記陽極領域間の前記第３絶縁層に広が
る第１プラグと、 前記第１、第２、及び第３の絶縁層内に広がり、前記陰
極領域と接触する第２プラグ領域とをさらに備えること
を特徴とする請求項１１記載の相変化メモリセル。 - 【請求項１６】 前記陽極領域が前記陰極領域により
囲まれることを特徴とする請求項１５記載の相変化メモ
リセル。 - 【請求項１７】 前記半導体本体が基板及びエピタキ
シャル層を含み、前記エピタキシャル層が、前記陰極領
域と前記基板の間に広がるコレクタ領域を収容し、前記
陽極領域と前記陰極領域とともにバイポーラトランジス
タを形成することを特徴とする請求項１６記載の相変化
メモリセル。 - 【請求項１８】 第１方向に第１サブリソグラフィッ
ク寸法を有する第１の薄膜部分を含む第１伝導性領域を
形成するステップと、 前記第１の薄膜部分と直接電気的に接触する、前記第１
方向を横断する第２方向に第２サブリソグラフィック寸
法を有する第２の薄膜部分を有する第２伝導性領域を形
成するステップと、 前記第１及び第２の薄膜部分がサブリソグラフィック伸
張部を有する接触面を構成するステップとを有すること
を特徴とする電子半導体装置におけるコンタクト構造の
製造方法。 - 【請求項１９】 前記第１及び第２のサブリソグラフ
ィック寸法が１００ｎｍより小さいことを特徴とする請
求項１８記載の製造方法。 - 【請求項２０】 前記第１及び第２のサブリソグラフ
ィック寸法が約２０ｎｍであることを特徴とする請求項
１８記載の製造方法。 - 【請求項２１】 前記第１伝送性領域を形成するステッ
プが、第１絶縁層内に第１開口部を形成するステップ
と、少なくとも前記第１開口部の側壁表面に沿って第１
伝導性材料を堆積するステップと、前記第１開口部を絶
縁材で充填するステップとを有することを特徴とする請
求項１８記載の製造方法。 - 【請求項２２】 前記第２伝導性領域を形成するステッ
プが、前記第１絶縁層の上部に、前記第１伝導性表面を
横断して伸張する垂直側壁表面を有するステップを有す
る第１限界層を形成するステップと、前記垂直側壁表面
に犠牲領域を堆積するステップと、前記第１絶縁層の上
部に、前記犠牲領域の空き領域上に広がる第２限界層を
形成するステップと、前記犠牲領域を取り除き、第２開
口部を形成するステップと、前記第２開口部を用いて、
前記第２の薄膜部分を形成するステップとを有すること
を特徴とする請求項２１記載の製造方法。 - 【請求項２３】 前記第２開口部を用いる前記ステップ
が、前記第２開口部を第２導体材料で充填するステップ
とを有することを特徴とする請求項２２記載の製造方
法。 - 【請求項２４】 第１限界層を形成する前に、前記第１
絶縁層の上部にモールド層を形成するステップを有し、
前記第２開口部を用いる前記ステップが前記第２開口部
の下の前記モールド層内に第３開口部を形成するステッ
プと、前記第１及び第２の限界層を取り除くステップ
と、前記第３開口部を第２導体材料で充填するステップ
とを有することを特徴とする請求項２２記載の製造方
法。 - 【請求項２５】 第１方向に第１サブリソグラフィッ
ク寸法を有する第１の薄膜部分を含む抵抗素子を形成す
るステップと、 前記第１の薄膜部分と直接電気的に接触する、前記第１
方向を横断する第２方向に第２サブリソグラフィック寸
法を有する第２の薄膜部分を有する相変化材料の記憶領
域を形成するステップと、 前記第１及び第２の薄膜部分がサブリソグラフィック伸
張部を有する接触面を構成するステップとを有すること
を特徴とする相変化メモリセルの製造方法。 - 【請求項２６】 前記第１及び第２のサブリソグラフ
ィック寸法が１００ｎｍより小さいことを特徴とする請
求項２５記載の製造方法。 - 【請求項２７】 前記第１及び第２のサブリソグラフ
ィック寸法が約２０ｎｍであることを特徴とする請求項
２５記載の製造方法。 - 【請求項２８】 抵抗素子を形成する前記ステップが、
第１絶縁層に第１開口部を形成するステップと、少なく
とも前記第１開口部の側壁面に沿って導体材料を堆積す
るステップと、絶縁材で前記第１開口部を充填するステ
ップとを有することを特徴とする請求項２６記載の製造
方法。 - 【請求項２９】 記憶領域を形成する前記ステップが、
前記第１絶縁層の上部に、前記抵抗素子を横断して伸長
する垂直側壁表面のあるステップを有する第１限界層を
形成するステップと、前記垂直側壁表面上に犠牲領域を
堆積するステップと、前記第１絶縁層の上部に、前記犠
牲領域の空き領域上に広がる第２限界層を形成するステ
ップと、前記犠牲領域を取り除き第２開口部を形成する
ステップと、前記第２開口部を用いて前記記憶領域を形
成するステップとを有することを特徴とする請求項２８
記載の製造方法。 - 【請求項３０】 前記第２開口部を用いる前記ステップ
が、前記第２開口部を相変化材料で充填するステップを
有することを特徴とする請求項２９記載の製造方法。 - 【請求項３１】 第１限界層を形成する前に、前記第１
絶縁層の上部にモールド層を形成するステップを有し、
前記第２開口部を用いる前記ステップが、前記第２開口
部の下の前記モールド領域に第３開口部を形成するステ
ップと、前記第１及び第２の限界層を取り除くステップ
と、前記第３開口部を相変化材料で充填するステップと
を有することを特徴とする請求項２９記載の製造方法。 - 【請求項３２】 モールド層の形成後、第１限界層の形
成前に、接着層を形成するステップと、第３開口部の形
成前に、前記第２開口部の下に前記接着層を開口するス
テップとを有することを特徴とする請求項３１記載の製
造方法。 - 【請求項３３】 前記充填するステップが、前記接着層
上に相変化層を堆積するステップと、前記相変化層をパ
ターニングし、前記接着層の上部に広がり、前記第２の
薄膜部分と一体化する拡大部分を形成するステップを有
することを特徴とする請求項３２記載の製造方法。 - 【請求項３４】 抵抗素子を形成する前に、 半導体基板に陰極領域を形成するステップと、 前記陰極領域に隣接して陽極領域を形成するステップ
と、 前記半導体基板の上部に第３絶縁層を形成するステップ
と、 前記抵抗領域と前記陽極領域との間の前記第３絶縁層に
広がる第１プラグを形成するステップと、 前記第１及び第３の絶縁層内に広がり、前記陰極領域と
接触する第２プラグ領域を形成するステップとを有する
ことを特徴とする請求項２９記載の製造方法。
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