JP2003174145A5 - - Google Patents

Claims (19)

1. 半導体基板上の層間絶縁膜の上に順次形成された下部電極、強誘電体膜よりなる容量絶縁膜及び上部電極を有し、ワード線方向及びビット線方向に配置された複数の強誘電体キャパシタを備えた強誘電体メモリ装置であって、
   複数の前記上部電極を覆うように設けられた絶縁性又は導電性の第１の水素バリア膜を備え、
   前記第１の水素バリア膜は、ワード線方向及びビット線方向のうちの一方向に並ぶ前記複数の強誘電体キャパシタよりなるキャパシタ列毎に分離して形成されていることを特徴とする強誘電体メモリ装置。
2. 半導体基板上の層間絶縁膜の上に順次形成された下部電極、強誘電体膜よりなる容量絶縁膜及び上部電極を有し、ワード線方向及びビット線方向に配置された複数の強誘電体キャパシタを備えた強誘電体メモリ装置であって、
   複数の前記上部電極を覆うように設けられた絶縁性又は導電性の第１の水素バリア膜を備え、
   前記第１の水素バリア膜は、ワード線方向及びビット線方向のうちの一方向に並ぶ前記複数の強誘電体キャパシタよりなるキャパシタ列のうち、ワード線方向及びビット線方向のうちの他方向に隣り合う一対のキャパシタ列を覆うように形成されていることを特徴とする強誘電体メモリ装置。
3. 前記複数の強誘電体キャパシタのうち、前記一方向に並ぶ複数の強誘電体キャパシタの前記下部電極同士の間に埋め込まれた絶縁性の第２の水素バリア膜をさらに備えていることを特徴とする請求項１または請求項２記載の強誘電体メモリ装置。
4. 前記上部電極は、前記一方向に並ぶ前記複数の強誘電体キャパシタに共通に形成されていることを特徴とする請求項１または請求項２記載の強誘電体メモリ装置。
5. 前記層間絶縁膜に形成されているコンタクトプラグと前記下部電極との間に形成された導電性の第３の水素バリア膜をさらに備えていることを特徴とする請求項１または請求項２に記載の強誘電体メモリ装置。
6. 前記一方向に並ぶ前記複数の強誘電体キャパシタよりなるキャパシタ列は、前記第１の水素バリア膜、前記第２の水素バリア膜及び前記第３の水素バリア膜によって完全に覆われていることを特徴とする請求項５に記載の強誘電体メモリ装置。
7. 前記共通の上部電極と前記第１の水素バリア膜との間に形成され、前記共通の上部電極の周縁部に形成される段差を緩和する段差緩和膜をさらに備えていることを特徴とする請求項４に記載の強誘電体メモリ装置。
8. 前記第２の水素バリア膜は、Ｓｉ₃Ｎ₄膜、ＳｉＯＮ膜、Ａｌ₂Ｏ₃膜、ＴｉＯ₂ 膜、又はＴｉとＡｌとの合金の酸化物膜若しくは酸窒化物膜よりなることを特徴とする請求項３に記載の強誘電体メモリ装置。
9. 前記第１の水素バリア膜は、Ｓｉ₃Ｎ₄膜、ＳｉＯＮ膜、Ａｌ₂Ｏ₃膜、ＴｉＯ₂ 膜、ＴｉＮ膜若しくはＴｉとＡｌとの合金膜、又はＴｉとＡｌとの合金の酸化物膜、窒化物膜若しくは酸窒化物膜よりなることを特徴とする請求項１に記載の強誘電体メモリ装置。
10. 前記第３の水素バリア膜は、ＴｉとＡｌとの合金膜、ＴｉとＡｌとの合金の窒化物膜若しくは酸窒化物膜、又はＴｉＮ膜よりなることを特徴とする請求項５に記載の強誘電体メモリ装置。
11. 半導体基板上の層間絶縁膜の上に順次形成された下部電極、強誘電体膜よりなる容量絶縁膜及び上部電極を有し、ワード線方向及びビット線方向に配置された複数の強誘電体キャパシタを備えた強誘電体メモリ装置の製造方法であって、
    前記層間絶縁膜の上に、前記複数の強誘電体キャパシタの下部電極を形成する工程と、
    前記下部電極上に容量絶縁膜を形成する工程と、
    前記容量絶縁膜の上に上部電極を形成する工程と、
    絶縁性又は導電性の第１の水素バリア膜を、複数の前記上部電極を覆い、かつ、ワード 線方向及びビット線方向のうちの一方向に並ぶ前記複数の強誘電体キャパシタよりなるキャパシタ列毎に分離して形成する工程とを備えていることを特徴とする強誘電体メモリ装置の製造方法。
12. 半導体基板上の層間絶縁膜の上に順次形成された下部電極、強誘電体膜よりなる容量絶縁膜及び上部電極を有し、ワード線方向及びビット線方向に配置された複数の強誘電体キャパシタを備えた強誘電体メモリ装置の製造方法であって、
    前記層間絶縁膜の上に、前記複数の強誘電体キャパシタの下部電極を形成する工程と、
    前記下部電極上に容量絶縁膜を形成する工程と、
    前記容量絶縁膜の上に上部電極を形成する工程と、
    絶縁性又は導電性の第１の水素バリア膜を、複数の前記上部電極を覆い、かつ、ワード線方向及びビット線方向のうちの一方向に並ぶ前記複数の強誘電体キャパシタよりなるキャパシタ列のうち、ワード線方向及びビット線方向のうちの他方向に隣り合う一対のキャパシタ列を覆うように形成する工程とを備えていることを特徴とする強誘電体メモリ装置の製造方法。
13. 前記下部電極を形成する工程の後で、前記容量絶縁膜を形成する工程よりも前に、前記層間絶縁膜及び前記下部電極の上に絶縁性の第２の水素バリア膜を堆積した後、該第２の水素バリア膜を平坦化して、前記複数の強誘電体キャパシタのうち、前記一方向に並ぶ複数の強誘電体キャパシタの前記下部電極同士の間に第２の水素バリア膜を埋め込む工程をさらに備えていることを特徴とする請求項１１または請求項１２記載の強誘電体メモリ装置の製造方法。
14. 前記下部電極を形成する工程よりも前に、前記層間絶縁膜に形成されているコンタクトプラグと前記下部電極との間に介在する導電性の第３の水素バリア膜を形成する工程をさらに備えていることを特徴とする請求項１１または請求項１２に記載の強誘電体メモリ装置の製造方法。
15. 前記一方向に並ぶ前記複数の強誘電体キャパシタよりなるキャパシタ列は、前記第１の水素バリア膜、前記第２の水素バリア膜及び前記第３の水素バリア膜によって完全に覆われていることを特徴とする請求項１４に記載の強誘電体メモリ装置の製造方法。
16. 前記上部電極を形成する工程と前記第１の水素バリア膜を形成する工程との間に、前記上部電極と前記第１の水素バリア膜との間に介在し、前記上部電極の周縁部に形成される段差を緩和する段差緩和膜を形成する工程をさらに備えていることを特徴とする請求項１１または請求項１２に記載の強誘電体メモリ装置の製造方法。
17. 前記第２の水素バリア膜は、Ｓｉ₃Ｎ₄膜、ＳｉＯＮ膜、Ａｌ₂Ｏ₃膜、ＴｉＯ₂ 膜、又はＴｉとＡｌとの合金の酸化物膜若しくは酸窒化物膜よりなることを特徴とする請求項１５に記載の強誘電体メモリ装置の製造方法。
18. 前記第１の水素バリア膜は、Ｓｉ₃Ｎ₄膜、ＳｉＯＮ膜、Ａｌ₂Ｏ₃膜、ＴｉＯ₂ 膜、ＴｉＮ膜若しくはＴｉとＡｌとの合金膜、又はＴｉとＡｌとの合金の酸化物膜、窒化物膜若しくは酸窒化物膜よりなることを特徴とする請求項１１または請求項１２に記載の強誘電体メモリ装置の製造方法。
19. 前記第３の水素バリア膜は、ＴｉとＡｌとの合金膜、ＴｉとＡｌとの合金の窒化物膜若しくは酸窒化物膜、又はＴｉＮ膜よりなることを特徴とする請求項１４に記載の強誘電体メモリ装置の製造方法。