JP2003174160A - 横型高耐圧ｍｏｓｆｅｔ及びこれを備えた半導体装置 - Google Patents

横型高耐圧ｍｏｓｆｅｔ及びこれを備えた半導体装置

Info

Publication number
JP2003174160A
JP2003174160A JP2001369980A JP2001369980A JP2003174160A JP 2003174160 A JP2003174160 A JP 2003174160A JP 2001369980 A JP2001369980 A JP 2001369980A JP 2001369980 A JP2001369980 A JP 2001369980A JP 2003174160 A JP2003174160 A JP 2003174160A
Authority
JP
Japan
Prior art keywords
diffusion layer
conductivity type
layer
drain
oxide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001369980A
Other languages
English (en)
Other versions
JP4166010B2 (ja
Inventor
Hajime Tada
元 多田
Takashi Saito
俊 斉藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2001369980A priority Critical patent/JP4166010B2/ja
Priority to US10/308,200 priority patent/US6818954B2/en
Priority to KR1020020076209A priority patent/KR100749186B1/ko
Priority to DE10256575.9A priority patent/DE10256575B4/de
Publication of JP2003174160A publication Critical patent/JP2003174160A/ja
Priority to US10/779,790 priority patent/US6844598B2/en
Application granted granted Critical
Publication of JP4166010B2 publication Critical patent/JP4166010B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 横型高耐圧ＭＯＳＦＥＴの耐圧を確保しつつ
オン抵抗の低減を図り、横型高耐圧ｐＭＯＳＦＥＴの面
積を縮小する。 【解決手段】 第１導電型の横型高耐圧ＭＯＳＦＥＴ10
0のゲート酸化膜107の膜厚を、ソース・ドレイン間の最
大動作電圧に対する電界値が４ＭＶ／ｃｍ以下となる厚
さに形成し、前記ドレイン拡散層114をその不純物総量
が２×１０12／ｃｍ2以上となるよう形成する

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、横型ＭＯＳＦＥ
Ｔに関し、特に数１０Ｖ以上のソース・ドレイン間耐圧
を有する横型高耐圧ＭＯＳＦＥＴ、または横型高耐圧Ｍ
ＯＳＦＥＴを含む半導体装置に関する。
【０００２】
【従来の技術】図９は第１の従来例であるｐ型の横型高
耐圧ＭＯＳＦＥＴ600の断面図である。横型高耐圧ＭＯ
ＳＦＥＴ600は、ｎ型半導体基板601の所望領域に該半導
体基板601の表面より拡散形成された深さ約１μｍのｐ
型のドレイン拡散層614と、該ドレイン拡散層614の外周
を取り囲むように同じく基板表面側より拡散形成された
ｎウエル層605とを有している。ｎウエル層605内には、
前記ドレイン拡散層614との境界から所定距離離れた領
域に基板表面側からｐ型ソース層609が形成され、ドレ
イン拡散層614内には、前記ｎウエル層605との境界から
略等距離となる中央領域に基板表面側からｐ型のドレイ
ンコンタクト層610が形成されている。
【０００３】また、ｎウエル層605の表面のうち、ソー
ス層609の端部からドレイン拡散層614の一部にわたって
ゲート酸化膜607が形成され、ドレイン拡散層614の表面
のうち、ドレインコンタクト層610およびゲート酸化膜6
07が形成されていない領域にフィールド酸化膜606が形
成されている。ゲート酸化膜607上からフィールド酸化
膜606の一部に張り出すようにゲート電極608が形成さ
れ、ソース層609上とドレインコンタクト層610上にはそ
れぞれソース電極612とドレイン電極613が形成されてい
る。611は、ｎウエル層605へのｎ +コンタクト層であ
る。
【０００４】図１０は、横型高耐圧ＭＯＳＦＥＴ600が
オフの状態において、ソース電極612およびゲート608に
１００Ｖ、ドレイン電極613に０Ｖを印加した逆バイア
ス状態の等電位線（２０Ｖ間隔）を示す図である。空乏
層はｐ型のドレイン拡散層614とｎ型半導体基板601およ
びｎウエル層605とのｐｎ接合から両側に広がり、図１
０においては、０Ｖと１００Ｖの等電位線が空乏層の端
部にほぼ等しい。
【０００５】このような横型高耐圧ＭＯＳＦＥＴにおけ
る最適化とは、素子の耐圧が最大となる構造を見出すこ
とであり、ＲＥＳＵＲＦ（Reduced Surface Field）構
造を用いて最適化することが、「High Voltage Thin La
yer Device」（IEDM Proceedings 1979 第238頁乃至第2
41頁）により知られている。図９に示す第１従来例で
は、ｎ型の半導体基板601にドレイン拡散層614を形成し
ており、このドレイン拡散層614がドリフト領域に相当
する。したがって、ｎ型半導体基板601内のｎ型不純物
電荷をキャンセルするよう、ドレイン拡散層614のｐ型
の不純物総量を、前記文献で最適とされる約１×１０12
／ｃｍ2に設定している。ここで前記不純物総量は、拡
散層の濃度（ｃｍ-3）のプロファイルを拡散の深さで積
分すれば求められる。このため、逆バイアス時の空乏層
は主にドレイン拡散層614に伸びることになる。また、
ゲート電極608がフィールド酸化膜に張り出すように形
成されていることから、フィールドプレート効果が得ら
れ、空乏層はドレイン拡散層614内に伸びやすくなり、
表面付近の電界が緩和される構造となっている。
【０００６】図９に示す第１従来例の横型高耐圧ＭＯＳ
ＦＥＴ600の耐圧は約１１０Ｖであるが、耐圧を確保す
るためドレイン拡散層614のｎウエル層605方向への張り
出し（図９のａで示す距離）は６μｍ程度、ソース層60
9の端部からドレイン拡散層614までの距離で規定される
チャネル長（図９のｂで示す距離）は３μｍ程度にそれ
ぞれ設定されている。
【０００７】図１１は、第２の従来例であるｐ型の横型
高耐圧ＭＯＳＦＥＴ700の断面図である。横型高耐圧Ｍ
ＯＳＦＥＴ700は、ｐ型半導体基板701の所望領域に該半
導体基板701の表面より１０μｍ程度に深く拡散形成さ
れたｎウエル層705と、該ｎウエル層705内の表面側より
拡散形成された深さ約１μｍのｐ型のドレイン拡散層71
4とを有している。ｎウエル層705内には、前記ドレイン
拡散層714から所定距離離れた領域に基板表面側からｐ
型ソース層709が形成され、ドレイン拡散層714内には、
前記ｎウエル層705との境界から略等距離となる中央領
域に基板表面側からｐ型のドレインコンタクト層710が
形成されている。
【０００８】また、ｎウエル層705の表面のうち、ソー
ス層709の端部からドレイン拡散層714の一部にわたって
ゲート酸化膜707が形成され、ドレイン拡散層714の表面
のうち、ドレインコンタクト層710およびゲート酸化膜7
07が形成されていない領域にフィールド酸化膜706が形
成されている。ゲート酸化膜707上からフィールド酸化
膜706の一部に張り出すようにゲート電極708が形成さ
れ、ソース層709上とドレインコンタクト層710上にはそ
れぞれソース電極712とドレイン電極713が形成されてい
る。711は、ｎウエル層705へのｎ +コンタクト層であ
る。
【０００９】図１２は、横型高耐圧ＭＯＳＦＥＴ700が
オフの状態において、ソース電極712およびゲート708に
１００Ｖ、ドレイン電極713に０Ｖを印加した逆バイア
ス状態の等電位線（２０Ｖ間隔）を示す図である。空乏
層はｐ型ドレイン拡散層714とｎウエル層705とのｐｎ接
合から両側に広がり、図１２においては、０Ｖと１００
Ｖの等電位線が空乏層の端部にほぼ等しい。さらに、ｐ
型半導体基板701を０Ｖにしている場合は、図１２に示
すように、ｐ型半導体基板701とｎウエル705との間も逆
バイアスになり、このｐｎ接合にも空乏層が伸びる。
【００１０】図１１に示す第２従来例では、ｎウエル層
705内にドレイン拡散層714を形成しており、このドレイ
ン拡散層714がドリフト領域に相当する。したがって、
ｎウエル705内のｎ型不純物電荷をキャンセルするよ
う、ドレイン拡散層714のｐ型の不純物総量を前記文献
で最適とされる約１×１０12／ｃｍ2に設定している。
このため、逆バイアス時の空乏層は主にドレイン拡散層
714に伸びることになる。
【００１１】また、ゲート電極708がフィールド酸化膜
に張り出すように形成されていることから、フィールド
プレート効果が得られ、空乏層はドレイン拡散層714内
に伸びやすくなり、表面付近の電界が緩和される構造と
なっている。図１１に示す第２従来例の横型高耐圧ＭＯ
ＳＦＥＴ700の耐圧は約１１０Ｖであるが、耐圧を確保
するためドレイン拡散層714のｎウエル層705方向への張
り出し（図１１のａで示す距離）は６μｍ程度、ソース
層709の端部からドレイン拡散層714までの距離で規定さ
れるチャネル長（図１１のｂで示す距離）は３μｍ程度
にそれぞれ設定されている。
【００１２】次に、上記のような横型高耐圧ＭＯＳＦＥ
Ｔを半導体集積回路（ＩＣ）に適用した具体的な例につ
いて説明する。具体的な例として、プラズマディスプレ
イパネル（以下、ＰＤＰという）を駆動するドライバＩ
Ｃがある。ＰＤＰは、パネルが平坦であること、大画面
化に向いていること、高品位な画像を表示できることな
どから、ＣＲＴに替わる表示デバイスとして注目され、
近年市場規模が拡大している。ＰＤＰはアドレス側の電
極とスキャン側の電極を対向させ、両電極間に数１０Ｖ
以上の高電圧を印加して充放電させ発光させるディスプ
レイである。アドレス側の電極とスキャン側の電極はそ
れぞれ数百本以上の電極で構成されていて、これら電極
の駆動にはドライバＩＣが用いられる。ドライバＩＣが
備える出力回路は、数十回路以上であるため、前記電極
の駆動には多数のドライバＩＣが用いられる。
【００１３】例えば、アドレス側の電極を駆動するドラ
イバＩＣには、ソース・ドレイン間の耐圧が１００Ｖ以
上、±３０ｍＡのプッシュプル出力、出力数１２８ビッ
トなどが求められる。プッシュプル回路には、低電位側
に高耐圧ｎＭＯＳＦＥＴ、高電位側にｐＭＯＳＦＥＴを
用いる。３０ｍＡ出力の高耐圧ｎＭＯＳＦＥＴと同出力
の高耐圧ｐＭＯＳＦＥＴのデバイス面積を比較すると、
高耐圧ｐＭＯＳＦＥＴの面積が高耐圧ｎＭＯＳＦＥＴの
面積の２〜３倍となる。これは、電子をキャリアとする
高耐圧ｎＭＯＳＦＥＴに対し、高耐圧ｐＭＯＳＦＥＴは
ホール（正孔）をキャリアとするため、キャリアの移動
度の差がデバイスの面積に反映されるからである。
【００１４】ドライバＩＣに適用可能な高耐圧ｐＭＯＳ
ＦＥＴの例として、特許第3198959号がある。これは埋
め込み層を有するエピタキシャルウエハを用いて素子分
離を行うものであり、その構成を図１３に示す。図１３
は、第３の従来例であるｐ型の横型高耐圧ＭＯＳＦＥＴ
800の断面図である。横型高耐圧ＭＯＳＦＥＴ800は、ｐ
型半導体基板801の所望領域にｎ型の埋め込み層802を形
成し、該ｎ型埋め込み層802上に形成したエピタキシャ
ル層（図示せず）の表面側から拡散形成されたｎウエル
層805と、ｎウエル層805の外周を取り囲み、ｎ埋め込み
層802に到達する深さに拡散形成されたｎ+ウォール層80
3と、ｎウエル層805内の表面側より拡散形成された深さ
約１μｍのｐ型のドレイン拡散層814とを有する。ｎウ
エル層805内には、前記ドレイン拡散層814との境界から
所定距離離れた領域に基板表面側からｐ型ソース層809
が形成され、ドレイン拡散層814内には、前記ｎウエル
層805との境界から略等距離となる中央領域に基板表面
側からｐ型のドレインコンタクト層810が形成されてい
る。ｎ+ウォール層803の外側には横型高耐圧ＭＯＳＦＥ
Ｔ800を基板から電気的に分離するためのｐウエル層804
が形成されている。
【００１５】また、ｎウエル層805の表面のうち、ソー
ス層809の端部からドレイン拡散層814の一部にわたって
ゲート酸化膜807が形成され、ドレイン拡散層814の表面
のうち、ドレインコンタクト層810およびゲート酸化膜8
07が形成されていない領域にフィールド酸化膜806が形
成されている。ゲート酸化膜807上からフィールド酸化
膜806の一部に張り出すようにゲート電極808が形成さ
れ、ソース層809上とドレインコンタクト層810上にはそ
れぞれソース電極812とドレイン電極813が形成されてい
る。
【００１６】上記のように、ｎ埋め込み層802とｎ+ウォ
ール層803を備えることにより、素子領域から基板801に
漏れる電流を低減することができる。811は、ｎウエル
層805へのｎ+コンタクト層である。図１４は、横型高耐
圧ＭＯＳＦＥＴ800がオフの状態において、ソース電極8
12およびゲート808に１００Ｖ、ドレイン電極813に０Ｖ
を印加した逆バイアス状態の等電位線（２０Ｖ間隔）を
示す図である。空乏層はｐ型ドレイン拡散層814とｎウ
エル層805とのｐｎ接合から両側に広がり、図１４にお
いては、０Ｖと１００Ｖの等電位線が空乏層の端部にほ
ぼ等しい。さらに、ｐ型半導体基板801を０Ｖにしてい
る場合は、図１４に示すように、ｐ型半導体基板801と
ｎ埋め込み層802との間も逆バイアスになり、このｐｎ
接合からも空乏層が伸びる。
【００１７】図１３に示す第３従来例では、ｎウエル80
5にドレイン拡散層814を形成しており、このドレイン拡
散層814がドリフト領域に相当する。したがって、ｎウ
エル805内のｎ型不純物電荷をキャンセルするよう、ド
レイン拡散層814のｐ型の不純物総量を前記文献で最適
とされる約１×１０12／ｃｍ2に設定している。このた
め、逆バイアス時の空乏層は主にドレイン拡散層814に
伸びることになる。
【００１８】また、ゲート電極808がフィールド酸化膜
に張り出すように形成されていることから、フィールド
プレート効果が得られ、空乏層はドレイン拡散層814内
に伸びやすくなり、表面付近の電界が緩和される構造と
なっている。図１３に示す第３従来例の横型高耐圧ＭＯ
ＳＦＥＴ800の耐圧は約１１０Ｖであるが、耐圧を確保
するためドレイン拡散層814のｎウエル層805方向への張
り出し（図１３のａで示す距離）は６μｍ程度、ソース
層809の端部からドレイン拡散層814までの距離で規定さ
れるチャネル長（図１３のｂで示す距離）は３μｍ程度
にそれぞれ設定されている。
【００１９】これまで述べたように、上記の第１〜第３
従来例において、空乏層が主にドリフト領域であるドレ
イン拡散層（614,714,814）に伸びるＲＥＳＵＲＦ構造
である。これらＲＥＳＵＲＦ構造を用いた横型高耐圧ｐ
ＭＯＳＦＥＴの他の特徴は、ゲート酸化膜中の電界強度
を抑制できることである。前述の如く、ソース電極（61
2,712,812）およびゲート（608,708,808）に１００Ｖ、
ドレイン電極（613,713,813）に０Ｖを印加した逆バイ
アス状態（オフ状態）において、逆バイアスの電圧を主
に負担するのはドレイン拡散層（614,714,814）と厚さ
８００ｎｍ程度のフィールド酸化膜（606,706,806）で
ある。これは、図１０，図１２，図１４に示した等電位
線からも明らかである。
【００２０】一方、ｎウエル層（605,705,805）とゲー
ト酸化膜（607,707,807）とで負担する逆バイアス電圧
は、逆バイアス電圧１００Ｖのうち１０Ｖ以下である。
このため、例えばゲート酸化膜（607,707,807）の厚さ
を２５ｎｍとしたとき、該ゲート酸化膜（607,707,80
7）での電界強度は、前記１０Ｖに対して４ＭＶ／ｃｍ
以下となり、ゲート酸化膜の信頼性が確保される。
【００２１】つまり、上述のＲＥＳＵＲＦ構造は、ソー
ス・ドレイン間耐圧を最大にしオフ状態での逆バイアス
電圧をゲート酸化膜に負担させない構造である。ゲート
酸化膜に負担がかからない構造であるため、比較的薄い
ゲート酸化膜を用いる。前述した従来例の如く、ドレイ
ン拡散層・フィールド酸化膜でソース・ドレイン間電圧
の大半を負担する構成（ＲＥＳＵＲＦ構造）が抱える課
題について次項で説明する。
【００２２】
【発明が解決しようとする課題】これまで述べたよう
に、第１〜第３従来例では、ＲＥＳＵＲＦ構造を採用し
て素子の耐圧が最大となる構造への最適化を行ってき
た。このため、ドリフト領域となるドレイン拡散層（61
4,714,814）の不純物総量を約１×１０12／ｃｍ2程度に
設定し、ドレイン拡散層（614,714,814）のｎウエル層
（605,705,805）方向への張り出しを６μｍ程度に設定
した。
【００２３】このようなＲＥＳＵＲＦ構造は素子の耐圧
を向上させるために有効な手法であるが、一方でオン抵
抗が高いという課題がある。第１の原因として、ドレイ
ン拡散層の不純物総量が低いことである。即ち、ドレイ
ン拡散層の不純物総量が１×１０12／ｃｍ2程度では、
ドレイン拡散層の抵抗が増大する。ＲＥＳＵＲＦ構造の
横型高耐圧ＭＯＳＦＥＴのオン抵抗成分のうち大きな割
合を占めるのがドレイン抵抗であり、約９０％を占め
る。チャネル抵抗は１０％程度である。このドレイン抵
抗は、ドレイン拡散層の抵抗であり、上記の従来例にお
けるドレイン拡散層のシート抵抗は約１２ｋΩ／□であ
る。
【００２４】第２の原因として、ドレイン拡散層の張り
出し長が長いことである。即ち、ソース・ドレイン間の
耐圧を確保するために、上記の例では６μｍ程度に設定
されていた。この長さが長いほどオン抵抗は増大する。
オン抵抗を低減するためには、ドレイン拡散層の不純物
濃度を高くすればよいが、不純物濃度が濃くなると、ド
レイン拡散層が空乏化しにくくなるという問題がある。
また、ドレイン拡散層は拡散深さが約１μｍと浅く形成
されているため、不純物濃度が濃くなるとシリンドリカ
ル部の電界が高くなり、ソース・ドレイン間の耐圧が低
下するという問題もある。
【００２５】したがって、ドレイン拡散層の不純物濃度
を単純に濃くすることはできず、ドレイン拡散層の不純
物濃度は低くせざるを得ず、オン抵抗が高くなるという
課題がある。この発明の目的は、横型高耐圧ＭＯＳＦＥ
Ｔの耐圧を確保しつつオン抵抗の低減を図り、特に、横
型高耐圧ｐＭＯＳＦＥＴの面積を縮小することであり、
素子面積の縮小により、ＰＤＰドライバＩＣなどの半導
体装置を低コストで提供することにある。
【００２６】
【課題を解決するための手段】上記の目的を達成するた
めに、従来のＭＯＳＦＥＴの如く、ドレイン領域の張り
出しを大きくし、ドレイン拡散層の不純物濃度を下げる
のではなく、ドレイン拡散層のソース側への張り出しを
短くし、オフ時のソース・ドレイン間の電圧をゲート酸
化膜に分担させることに着目し、以下の構成を見出し
た。
【００２７】即ち、第１導電型の横型高耐圧ＭＯＳＦＥ
Ｔにおいて、ボディー拡散層表面のうちソース拡散層の
端部からドレイン拡散層の一部にわたって形成されたゲ
ート酸化膜（シリコン酸化膜）と、前記ドレイン拡散層
表面のうちドレインコンタクト拡散層及び前記ゲート酸
化膜が形成されていない領域に形成されたフィールド酸
化膜と、前記ゲート酸化膜上から前記フィールド酸化膜
の一部にわたって形成されたゲート電極とを備え、前記
ゲート酸化膜厚が、ソース・ドレイン間の絶対最大定格
電圧（最大動作電圧）に対する電界値が４ＭＶ／ｃｍ以
下となる厚さであり、前記ドレイン拡散層の不純物総量
が２×１０12／ｃｍ2以上であるとよい。
【００２８】ドレイン拡散層の不純物総量が多くなると
ドレイン拡散層は空乏化しにくくなり、空乏層はボディ
ー拡散層（ｎウエル層）側に伸びるようになる。なお、
ドレイン拡散層の表面不純物濃度が前記従来例と同程度
（例えば、２×１０16／ｃｍ3程度）としても、ドレイ
ン拡散層を深く拡散して不純物総量を増やし、ＲＥＳＵ
ＲＦ構造の最適条件（１×１０12／cm2）を上回る不純
物総量とすることができる。ここで、ドレイン拡散層の
不純物総量は、２×１０12／ｃｍ 2以上とすればよい。
また、ドレイン拡散層の深さは、埋め込み層に到達する
深さとすればよい。
【００２９】不純物総量を多くするためには、ドレイン
拡散層のイオン注入量を増やし、高温長時間拡散すれば
よい。ただし、基板表面における不純物濃度が必要以上
に高いと、ドレイン拡散層のソース側の表面近傍におけ
る電界が高くなり耐圧の低下を招く。上述のように、ド
レイン拡散層の表面不純物濃度を従来例と同程度として
も、ドレイン拡散層を深く拡散すれば、ドレイン拡散層
内の不純物総量を多くすることができるが、さらに、上
述の耐圧低下を起こさない範囲で表面不純物濃度を前記
従来例より高めれば、ドレイン拡散層内の不純物総量を
さらに増加させることもできる。
【００３０】ドレイン拡散層の不純物総量が増加するこ
とによりドレインのオン抵抗は低減される。上記の本発
明の構成を採用することにより、ドレイン拡散層は空乏
化しにくく、空乏層は主にボディー拡散層側に伸びる。
よってドレイン拡散層のソース側への張り出しを短くす
ることができる。
【００３１】ここで、フィールド酸化膜上にゲート電極
が長く張り出すことで、フィールドプレート効果により
空乏層がドレインコンタクト方向に伸びやすくなる。つ
まり、ドレイン拡散層のソース側への張り出しを短くす
ると、上記フィールドプレート効果により空乏層端がド
レインコンタクト層に近くなる。空乏層がドレインコン
タクト層まで達すると、その部分での電界が上昇し耐圧
低下を招く。
【００３２】ドレイン拡散層の低抵抗化のためにはドレ
イン拡散層のソース側への張り出しを短くすればよい
が、単に張り出し距離を短くすると上記の理由で耐圧が
低下する。そこで、ドレイン拡散層のソース側への張り
出しを短くするとともに、フィールド酸化膜上へのゲー
ト電極の張り出しを短くするのが好適である。ゲート電
極の張り出しが短いとフィールドプレート効果が抑制さ
れるためである。例えば、前記ゲート電極の前記フィー
ルド絶縁膜上の長さが、２μｍ以下とすれば好適であ
る。
【００３３】かかる構成により、ドレイン拡散層のソー
ス側への張り出しを短くすることができ、ドレイン拡散
層内が低抵抗となる。また、デバイスピッチの縮小にも
有効である。また、空乏層の伸びかたを比較すると、ソ
ース・ドレイン間に逆バイアスを印加した際、半導体層
最表面側での空乏層幅は、第１導電型ドレイン拡散層側
に伸びる空乏層の幅をＷ１、第２導電型ボディー拡散層
側に伸びる空乏層の幅をＷ２としてＷ１＜Ｗ２である。
【００３４】かかる構成においては、ソース・ドレイン
間電圧のかなりの部分（例えば８割程度）をゲート酸化
膜で負担することになるが、ゲート酸化膜は、ソース・
ドレイン間の絶対最大定格電圧に対する電界値が４ＭＶ
／ｃｍ以下となる厚さに形成されているため破壊される
ことはなく、信頼性が確保される。上述の如く、ゲート
酸化膜の膜厚を厚くすると、しきい値電圧が上昇し、相
互コンダクタンス（Ｇｍ）が低下するが、例えば、ＰＤ
ＰドライバＩＣに適用した場合などのように、ｐ型の横
型高耐圧ＭＯＳＦＥＴのゲート駆動電圧がドレイン電圧
と同等に高い場合には十分な駆動能力がある。
【００３５】ここで、絶対最大定格電圧が高く、ゲート
酸化膜の膜厚が厚い場合は、ゲート酸化膜の膜厚とフィ
ールド酸化膜の膜厚とを同程度としてもよい。なお、ゲ
ート絶縁膜にシリコン酸化膜以外の絶縁膜（例えば窒化
膜や他の酸化膜など）を適用した場合は、ソース・ドレ
イン間の絶対最大定格電圧が当該絶縁膜に印加された場
合に、該絶縁膜が破壊されない電界値以下となるよう、
その絶縁膜の材質に応じて膜厚を決定することにより、
上記の構成が適用可能である。
【００３６】また、ｐ型の横型高耐圧ＭＯＳＦＥＴのｐ
型のドレイン拡散層と同時に形成される拡散層（ｐ型）
をｎ型の横型高耐圧ＭＯＳＦＥＴのボディー拡散層に用
い、同様に、ｐ型の横型高耐圧ＭＯＳＦＥＴのｎ型のボ
ディー拡散層と同時に形成される拡散層（ｎ型）をｎ型
の横型高耐圧ＭＯＳＦＥＴのドレイン拡散層に用いれば
よい。
【００３７】さらに、上記のｐ型の拡散層，ｎ型の拡散
層とそれぞれ同時に形成される拡散層を素子形成領域
（ウエル）とし、当該素子形成領域内に低耐圧のＭＯＳ
ＦＥＴを形成するとよい。ここで、同時に形成する拡散
層とは、同一の工程で形成されるものをいう。例えば、
ｐ型の横型高耐圧ＭＯＳＦＥＴのドレイン拡散層を形成
するためのイオン注入工程において、ｎ型の横型高耐圧
ＭＯＳＦＥＴのボディー拡散層形成領域，低耐圧ＭＯＳ
ＦＥＴ形成領域（ウエル）にも同時にイオン注入を行
い、続いて拡散工程を行えば、複数種類の素子のための
拡散層を同時に形成することができる。
【００３８】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照して説明する。図１は、第１の実施の
形態であるｐ型の横型高耐圧ＭＯＳＦＥＴ100の断面図
である。横型高耐圧ＭＯＳＦＥＴ100は、ｎ型半導体基
板101の所望領域に該半導体基板101の表面より拡散形成
されたｐ型のドレイン拡散層114と、該ドレイン拡散層1
14の外周（側面）を取り囲むように同じく基板表面側よ
り拡散形成されたｎウエル層105とを有している。
【００３９】ドレイン拡散層114は、底面がｎ型半導体
基板101に接し、その側面は底面とのコーナー部を除い
てｎウエル層105と接している。ｎウエル層105とドレイ
ン拡散層114は、ｎウエル層105の形成領域とドレイン拡
散層114の形成領域に選択的にそれぞれ所望のドーズ量
で不純物を注入した後、同時に拡散することにより形成
される。
【００４０】ｎウエル層105内には、前記ドレイン拡散
層114との境界から所定距離離れた領域に基板表面側か
らｐ型ソース層109が形成され、ドレイン拡散層114内に
は、前記ｎウエル層105との境界から略等距離となる中
央領域に基板表面側からｐ型のドレインコンタクト層11
0が形成されている。また、ｎウエル層105の表面のう
ち、ソース層109の端部からドレイン拡散層114の一部に
わたってゲート酸化膜107が形成されている。さらに、
ドレイン拡散層114の表面のうち、ドレインコンタクト
層110およびゲート酸化膜107が形成されていない領域に
フィールド酸化膜106が形成されている。
【００４１】ゲート酸化膜107上からフィールド酸化膜1
06の一部に張り出すようにゲート電極108が形成され、
ソース層109上とドレインコンタクト層110上にはそれぞ
れソース電極112とドレイン電極113が形成されている。
ここで、ソース層109とドレイン拡散層114との距離は、
ドレイン拡散層114のドレインコンタクト層110からソー
ス層109方向への張り出し長さより長く形成されてい
る。また、ゲート酸化膜107の膜厚は、ソース・ドレイ
ン間の絶対最大定格電圧に対する電界値で４ＭＶ／ｃｍ
以下となるような厚さに形成されている。111は、ｎウ
エル層105へのｎ+コンタクト層である。
【００４２】第１の実施の形態における具体的な例とし
て、ゲート酸化膜の膜厚は250ｎｍ、フィールド酸化膜1
06の膜厚は800ｎｍである。特に、ソース・ドレイン間
に形成されるフィールド酸化膜106の幅は２μｍであ
る。また、ｎウエル層105は約５μｍの深さに拡散さ
れ、ドレイン拡散層114は約６μｍの深さに拡散され
る。ドレイン拡散層114のシート抵抗は４ｋΩ／□であ
って、ｐ型の不純物総量は３．０×１０12／ｃｍ2であ
る。ソース層109とドレイン拡散層114との距離（チャネ
ル長）は約５μｍ、ゲート電極108のフィールド酸化膜1
06への張り出しは１μｍ程度である。この横型高耐圧Ｍ
ＯＳＦＥＴ100の耐圧は110Ｖ程度、絶対最大定格電圧は
80Ｖである。
【００４３】図２は、横型高耐圧ＭＯＳＦＥＴ100がオ
フの状態において、ソース電極112およびゲート108に０
Ｖ、ドレイン電極113に100Ｖを印加した状態の等電位線
（２０Ｖ間隔）を示す図である。空乏層はｐ型ドレイン
拡散層114とｎ型半導体基板101およびｎウエル層105と
のｐｎ接合から両側に広がり、図２においては、０Ｖと
100Ｖの等電位線が空乏層の端部にほぼ等しい。
【００４４】シリコン表面付近において、上記ｐｎ接合
から伸びる空乏層の広がりは、ｎウエル層105内に伸び
る空乏層幅（図２のａで示す距離）がドレイン拡散層11
4内に伸びる空乏層幅（同じくｂで示す距離）より広く
なっていることがわかる。即ち、空乏層は主にｎウエル
層105側に広がるため、オフ時のソース・ドレイン間の
逆バイアス電圧の大半をｎウエル層105が負担する。
【００４５】上述したように、第１の実施の形態におい
て、ソース層109とドレイン拡散層114との距離（チャネ
ル長）は、ドレイン拡散層114のソース層109方向への張
り出し長さより長く形成されているため、ｎウエル層10
5内に空乏層が伸びてもソース層109に到達することはな
く、パンチスルーすることはない。また、図２に示した
等電位線がゲート酸化膜107内を通っていることからも
明らかなように、ゲート酸化膜107でもかなりの電圧を
負担している。
【００４６】第１の実施の形態において、ゲート酸化膜
107はソース・ドレイン間の絶対最大定格電圧に対する
電界値で４ＭＶ／ｃｍ以下となるような厚さ（例えば25
0ｎｍ）に形成されている。そのため、ソース・ドレイ
ン間の絶対最大定格電圧を全てゲート酸化膜107で負担
したとしても、ゲート酸化膜内の電界強度は３．２ＭＶ
／ｃｍであり、ゲート酸化膜が破壊されることはなく、
信頼性が確保されている。
【００４７】上記の本発明の構成を採用することによ
り、ドレイン拡散層は空乏化しにくく、空乏層は主にボ
ディー拡散層側に伸びる。よってドレイン拡散層のドレ
インコンタクト層からソース側への張り出しを短くする
ことができる。ここで、フィールド酸化膜上にゲート電
極が長く張り出すことで、フィールドプレート効果によ
り空乏層がドレインコンタクト方向に伸びやすくなる。
つまり、ドレイン拡散層のソース側への張り出しを短く
すると、上記フィールドプレート効果により空乏層端が
ドレインコンタクト層に近くなる。空乏層がドレインコ
ンタクト層まで達すると、その部分での電界が上昇し耐
圧低下を招く。
【００４８】ドレイン拡散層の低抵抗化のためにはドレ
イン拡散層のソース側への張り出しを短くすればよい
が、単に張り出し距離を短くすると上記の理由で耐圧が
低下する。そこで、ドレイン拡散層のソース側への張り
出しを短くするとともに、フィールド酸化膜上へのゲー
ト電極の張り出しを短くするのが好適である。ゲート電
極の張り出しが短いとフィールドプレート効果が抑制さ
れるためである。
【００４９】かかる構成により、ドレイン拡散層のドレ
インコンタクト層からソース側への張り出しを短くする
ことができ、ドレイン拡散層内が低抵抗となる。また、
デバイスピッチの縮小にも有効である。第１の実施の形
態では、フィールド酸化膜106上へのゲート電極108の張
り出しを１μｍ程度に設定し、ドレイン拡散層内への空
乏層の伸びを抑制している。ドレイン拡散領域のドリフ
ト長（ドレインコンタクト層からの張り出しの長さ）
は、３μｍ程度と短いため、ドレイン拡散層の抵抗が低
減できる。
【００５０】上述のとおり、第１の実施の形態において
は、空乏層は主にｎウエル層に伸びよって、第１の実施
の形態は第１の従来例に比して、ドレイン拡散層の不純
物総量を３倍にすることができ、シート抵抗は１／３に
なる。また、ドリフト長も１／２となる。横型高耐圧Ｍ
ＯＳＦＥＴにおけるオン抵抗成分の大半（９０％程度）
は、ドレイン抵抗が占めるが、このドレイン抵抗を１／
６にすることができる。
【００５１】なお、ソース層109とドレイン拡散層114と
の距離（チャネル長）が、ドレイン拡散層114のソース
層109方向への張り出し長さより長く（５μｍ程度）形
成されているため、第１の従来例における約３μｍに比
して５／３倍となる。しかしながら、オン抵抗に占める
チャネル抵抗の割合は１０％程度であるから、ドレイン
抵抗（オン抵抗の９０％程度）とチャネル抵抗（同１０
％程度）の和は、（１）式に示すように、
【００５２】
【数１】 ９０％×（１／６）＋１０％×（５／３）≒３２％ ・・・（１） 従来の１／３程度に低減され、さらに、チャネル長＋ド
リフト領域の長さについても、従来の９μｍに比して８
μｍと若干短縮される。
【００５３】つまり、従来と同じオン抵抗の横型高耐圧
ｐＭＯＳＦＥＴであれば、チャネル幅（図１の紙面に対
し垂直方向の長さ）が１／３で形成でき、さらに、前記
チャネル長＋ドリフト領域の長さが短縮されることによ
るデバイスピッチの縮小もあいまって、素子面積を１／
３以下に縮小することができる。上記の如く構成する
と、ゲート酸化膜が厚くなり、しきい値電圧が上昇して
相互コンダクタンス（Ｇｍ）が低下する。しかしなが
ら、ｐ型の横型高耐圧ＭＯＳＦＥＴのゲート駆動電圧が
ドレイン電圧と同等に高い場合には十分な駆動能力があ
る。
【００５４】複数の横型高耐圧ｐＭＯＳＦＥＴを集積し
て集積回路装置（ＩＣ）を形成する場合については、個
々の横型高耐圧ｐＭＯＳＦＥＴの面積が１／３以下にな
るため、集積回路装置としても大幅に小型化することが
できる。さらに、横型高耐圧ｐＭＯＳＦＥＴを横型高耐
圧ｎＭＯＳＦＥＴやこれら高耐圧素子の駆動回路，他の
周辺回路などととも集積して集積回路装置を形成する場
合においては、これまで大きな面積を占めていた横型高
耐圧ｐＭＯＳＦＥＴの面積が１／３以下になることによ
って集積回路装置の小型化が図れるだけでなく、デバイ
スレイアウトの自由度が高くなる。
【００５５】特に、横型高耐圧ｐＭＯＳＦＥＴと横型高
耐圧ｎＭＯＳＦＥＴとを多数集積するような場合におい
ては、デバイスレイアウトの自由度が高いことのメリッ
トは大きい。上記の例では、ソース・ドレイン間の絶対
最大定格電圧が８０Ｖの例で説明したが、ソース・ドレ
イン間の絶対最大定格電圧が５０Ｖの場合は、ゲート酸
化膜107の膜厚をソース・ドレイン間の絶対最大定格電
圧に対する電界値が、絶対最大定格電圧に応じて４ＭＶ
／ｃｍ以下となるような厚さ、例えば150ｎｍに設定す
ればよい。
【００５６】次に、第２の実施の形態について説明す
る。図３は、第２の実施の形態であるｐ型の横型高耐圧
ＭＯＳＦＥＴ200の断面図である。横型高耐圧ＭＯＳＦ
ＥＴ200は、ｐ型半導体基板201の所望領域に該半導体基
板201の表面より拡散形成されたｎウエル層205と、ｎウ
エル層205内の基板表面側から形成されたｐ型のドレイ
ン拡散層214とを有している。ｎウエル層205内には、ド
レイン拡散層214との境界から所定距離離れた領域に基
板表面側からｐ型ソース層209が拡散形成され、ドレイ
ン拡散層214内には、前記ｎウエル層205との境界から略
等距離となる中央領域に基板表面側からｐ型のドレイン
コンタクト層210が形成されている。
【００５７】また、ｎウエル層205の表面のうち、ソー
ス層209の端部からドレイン拡散層214の一部にわたって
ゲート酸化膜207が形成されている。さらに、ドレイン
拡散層214の表面のうち、ドレインコンタクト層210およ
びゲート酸化膜207が形成されていない領域にフィール
ド酸化膜206が形成されている。ゲート酸化膜207上から
フィールド酸化膜206の一部に張り出すようにゲート電
極208が形成され、ソース層209上とドレインコンタクト
層210上にはそれぞれソース電極212とドレイン電極213
が形成されている。
【００５８】ここで、ソース層209とドレイン拡散層214
との距離は、ドレイン拡散層214のドレインコンタクト
層210からソース層209方向への張り出し長さより長く形
成されている。また、ゲート酸化膜207の膜厚は、ソー
ス・ドレイン間の絶対最大定格電圧に対する電界値で４
ＭＶ／ｃｍ以下となるような厚さに形成されている。21
1は、ｎウエル層205へのｎ+コンタクト層である。
【００５９】第２の実施の形態における具体的な例とし
て、ゲート酸化膜の膜厚は250ｎｍ、フィールド酸化膜2
06の膜厚は800ｎｍである。特に、ソース・ドレイン間
に形成されるフィールド酸化膜206の幅は２μｍであ
る。また、ｎウエル層205は約１０μｍの深さに拡散さ
れ、ドレイン拡散層214は約６μｍの深さに拡散され
る。ドレイン拡散層214のシート抵抗は４ｋΩ／□であ
って、ｐ型の不純物総量は３．０×１０12／ｃｍ2であ
る。ソース層209とドレイン拡散層214との距離（チャネ
ル長）は約５μｍ、ゲート電極208のフィールド酸化膜2
06への張り出しは１μｍ程度である。この横型高耐圧Ｍ
ＯＳＦＥＴ200の耐圧は110Ｖ程度、絶対最大定格電圧は
８０Ｖである。
【００６０】図４は、横型高耐圧ＭＯＳＦＥＴ200がオ
フの状態において、ソース電極212およびゲート208に０
Ｖ、ドレイン電極213に100Ｖを印加した状態の等電位線
（２０Ｖ間隔）を示す図である。空乏層はｐ型のドレイ
ン拡散層214とｎウエル層205とのｐｎ接合から両側に広
がり、図４においては、０Ｖと100Ｖの等電位線が空乏
層の端部にほぼ等しい。基板201にも０Ｖを印加した場
合は基板201とｎウエル層205とのｐｎ接合にも空乏層が
広がる。
【００６１】シリコン表面付近において上記ｐｎ接合か
らの空乏層の広がりは、ｎウエル層205内に伸びる空乏
層幅（図４のａで示す距離）がドレイン拡散層214内に
伸びる空乏層幅（図４のｂで示す距離）より広くなって
いることがわかる。即ち、空乏層は主にｎウエル層205
側に広がるため、オフ時のソース・ドレイン間の逆バイ
アス電圧の大半をｎウエル層205が負担する。
【００６２】上述したように、第２の実施の形態におい
て、ソース層209とドレイン拡散層214との距離（チャネ
ル長）は、ドレイン拡散層214のドレインコンタクト層2
10からソース層209方向への張り出し長さより長く形成
されているため、ｎウエル層205内に空乏層が伸びても
ソース層209に到達することはなく、パンチスルーする
ことはない。
【００６３】また、図４に示した等電位線がゲート酸化
膜207内を通っていることからも明らかなように、ゲー
ト酸化膜207でもかなりの電圧を負担している。第２の
実施の形態において、ゲート酸化膜207はソース・ドレ
イン間の絶対最大定格電圧に対する電界値で４ＭＶ／ｃ
ｍ以下となるような厚さ（例えば250ｎｍ）に形成され
ている。そのため、ソース・ドレイン間の電圧を全てゲ
ート酸化膜207で負担したとしても、ゲート酸化膜内の
電界強度は３．２ＭＶ／ｃｍであり、ゲート酸化膜が破
壊されることはなく、信頼性が確保されている。
【００６４】上記の本発明の構成を採用することによ
り、ドレイン拡散層は空乏化しにくく、空乏層は主にボ
ディー拡散層側に伸びる。よってドレイン拡散層のソー
ス側への張り出しを短くすることができる。ここで、フ
ィールド酸化膜上にゲート電極が長く張り出すことで、
フィールドプレート効果により空乏層がドレインコンタ
クト方向に伸びやすくなる。つまり、ドレイン拡散層の
ソース側への張り出しを短くすると、上記フィールドプ
レート効果により空乏層端がドレインコンタクト層に近
くなる。空乏層がドレインコンタクト層まで達すると、
その部分での電界が上昇し耐圧低下を招く。
【００６５】ドレイン拡散層の低抵抗化のためにはドレ
イン拡散層のソース側への張り出しを短くすればよい
が、単に張り出し距離を短くすると上記の理由で耐圧が
低下する。そこで、ドレイン拡散層のソース側への張り
出しを短くするとともに、フィールド酸化膜上へのゲー
ト電極の張り出しを短くするのが好適である。ゲート電
極の張り出しが短いとフィールドプレート効果が抑制さ
れるためである。
【００６６】かかる構成により、ドレイン拡散層のソー
ス側への張り出しを短くすることができ、ドレイン拡散
層内が低抵抗となる。また、デバイスピッチの縮小にも
有効である。第２の実施の形態では、フィールド酸化膜
206上へのゲート電極208の張り出しを１μｍ程度に設定
し、ドレイン拡散層内への空乏層の伸びを抑制してい
る。ドレイン拡散領域のドリフト長（ドレインコンタク
ト層からの張り出しの長さ）は、３μｍ程度と短いた
め、ドレイン拡散層の抵抗が低減できる。
【００６７】よって、第２の実施の形態は第２の従来例
に比して、ドレイン拡散層の不純物総量を３倍にするこ
とができ、シート抵抗は１／３になる。また、ドリフト
長も１／２となる。横型高耐圧ＭＯＳＦＥＴにおけるオ
ン抵抗成分の大半（９０％程度）は、ドレイン抵抗が占
めるが、このドレイン抵抗を１／６にすることができ
る。
【００６８】なお、ソース層209とドレイン拡散層214と
の距離（チャネル長）が、ドレイン拡散層214のドレイ
ンコンタクト層210からソース層209方向への張り出し長
さより長く（５μｍ程度）形成されているため、第２の
従来例における約３μｍに比して５／３倍となる。しか
しながら、オン抵抗に占めるチャネル抵抗の割合は１０
％程度であるから、ドレイン抵抗（オン抵抗の９０％）
とチャネル抵抗（同１０％程度）の和は、（２）式に示
すように、
【００６９】
【数２】 ９０％×（１／６）＋１０％×（５／３）≒３２％ ・・・（２） 従来の１／３程度に低減され、さらに、チャネル長＋ド
リフト領域の長さについても、従来の９μｍに比して８
μｍと若干短縮される。
【００７０】つまり、従来と同じオン抵抗の横型高耐圧
ｐＭＯＳＦＥＴであれば、チャネル幅（図３の紙面に対
し垂直方向の長さ）が１／３で形成でき、さらに、前記
チャネル長＋ドリフト領域の長さが短縮されることによ
るデバイスピッチの縮小もあいまって、素子面積を１／
３以下に縮小することができる。なお、ゲート酸化膜の
膜厚を厚くすると、しきい値電圧が上昇し相互コンダク
タンス（Ｇｍ）が低下するが、ｐ型の横型高耐圧ＭＯＳ
ＦＥＴのゲート駆動電圧がドレイン電圧と同等に高い場
合には十分な駆動能力がある。
【００７１】複数の横型高耐圧ｐＭＯＳＦＥＴを集積し
て集積回路装置（ＩＣ）を形成する場合については、個
々の横型高耐圧ｐＭＯＳＦＥＴの面積が１／３以下にな
るため、集積回路装置としても大幅に小型化することが
できる。さらに、横型高耐圧ｐＭＯＳＦＥＴを横型高耐
圧ｎＭＯＳＦＥＴやこれら高耐圧素子の駆動回路，他の
周辺回路などととも集積して集積回路装置を形成する場
合においては、これまで大きな面積を占めていた横型高
耐圧ｐＭＯＳＦＥＴの面積が１／３以下になることによ
って集積回路装置の小型化が図れるだけでなく、デバイ
スレイアウトの自由度が高くなる。
【００７２】特に、横型高耐圧ｐＭＯＳＦＥＴと横型高
耐圧ｎＭＯＳＦＥＴとを多数集積するような場合におい
ては、デバイスレイアウトの自由度が高いことのメリッ
トは大きい。上記の例では、ソース・ドレイン間の絶対
最大定格電圧が８０Ｖの例で説明したが、ソース・ドレ
イン間の絶対最大定格電圧が５０Ｖの場合は、ゲート酸
化膜207の膜厚をソース・ドレイン間耐圧に対する電界
値が、絶対最大定格電圧に応じて４ＭＶ／ｃｍ以下とな
るような厚さ、例えば150ｎｍに設定すればよい。
【００７３】図５は、第３の実施の形態であるｐ型の横
型高耐圧ＭＯＳＦＥＴ300の断面図である。横型高耐圧
ＭＯＳＦＥＴ300は、ｐ型半導体基板301の所望領域にｎ
型の埋め込み層302を形成し、該ｎ型埋め込み層302上に
形成したエピタキシャル層（図示せず）の表面側から拡
散形成されたｐ型のドレイン拡散層314と、ドレイン拡
散層314の外周（側面）を取り囲むように表面側から拡
散形成されたｎウエル層305と、ｎウエル層305の外周を
取り囲むように拡散形成されたｎ+ウォール層303とを有
する。ドレイン拡散層314の側面はｎウエル層305と接し
ている。
【００７４】ｎウエル層305とドレイン拡散層314は、ｎ
ウエル層305の形成領域とドレイン拡散層314の形成領域
に選択的にそれぞれ所望のドーズ量で不純物を注入した
後、同時に拡散することにより形成される。ｎウエル層
305内には、前記ドレイン拡散層314との境界から所定距
離離れた領域に基板表面側からｐ型ソース層309が形成
され、ドレイン拡散層314内には、前記ｎウエル層305と
の境界から略等距離となる中央領域にの基板表面側から
ｐ型のドレインコンタクト層310が形成されている。な
お、ドレイン拡散層314、ｎウエル層305、ｎ+ウォール
層303はいずれも埋め込み層302に到達する深さまで拡散
されている。ｎ+ウォール層303についても同様に、ｎ+
ウォール層303の形成領域に選択的に所望のドーズ量で
不純物を注入し、前記ｎウエル層305とドレイン拡散層3
14の拡散工程で同時に拡散・形成してもよい。
【００７５】ｎ+ウォール層303の外側には、横型高耐圧
ＭＯＳＦＥＴ300を基板から電気的に分離するためのｐ
ウエル層304が形成されている。ｐウエル層304は、ドレ
イン拡散層314の形成と同時に形成すればよい。また、
ｎウエル層305の表面のうち、ソース層309の端部からド
レイン拡散層314の一部にわたってゲート酸化膜307が形
成され、ドレイン拡散層314の表面のうち、ドレインコ
ンタクト層310およびゲート酸化膜307が形成されていな
い領域にフィールド酸化膜306が形成されている。
【００７６】ゲート酸化膜307上からフィールド酸化膜3
06の一部に張り出すようにゲート電極308が形成され、
ソース層309上とドレインコンタクト層310上にはそれぞ
れソース電極312とドレイン電極313が形成されている。
上記のように、ｎ埋め込み層302とｎ+ウォール層303を
備えることにより、素子領域から基板301に漏れる電流
を低減することができる。
【００７７】ここで、ソース層309とドレイン拡散層314
との距離は、ドレイン拡散層314のドレインコンタクト
層310からソース層309方向への張り出し長さより長く形
成されている。また、ゲート酸化膜307の膜厚は、ソー
ス・ドレイン間の絶対最大定格電圧に対する電界値で４
ＭＶ／ｃｍ以下となるような厚さに形成されている。31
1は、ｎウエル層305へのｎ+コンタクト層である。
【００７８】第３の実施の形態における具体的な例とし
て、ゲート酸化膜307の膜厚は250ｎｍ、フィールド酸化
膜306の膜厚は800ｎｍである。特に、ソース・ドレイン
間に形成されるフィールド酸化膜306の幅は２μｍであ
る。また、ドレイン拡散層314、ｎウエル層305、ｎ+ウ
ォール303は、表面から約６μｍの深さに形成されてい
るｎ埋め込み層302に到達する深さまで拡散される。ド
レイン拡散層314のシート抵抗は４ｋΩ／□であって、
ｐ型の不純物総量は３．０×１０12／ｃｍ2である。ソ
ース層309とドレイン拡散層314との距離（チャネル長）
は約５μｍ、ゲート電極308のフィールド酸化膜306への
張り出しは１μｍ程度である。この横型高耐圧ＭＯＳＦ
ＥＴ300の耐圧は105Ｖ程度で、絶対最大定格電圧は８０
Ｖである。
【００７９】図６は、横型高耐圧ＭＯＳＦＥＴ300がオ
フの状態において、ソース電極312およびゲート308に０
Ｖ、ドレイン電極313に１００Ｖを印加した状態の等電
位線（２０Ｖ間隔）を示す図である。空乏層はｐ型のド
レイン拡散層314とｎウエル層305及びｎ埋め込み層302
とのｐｎ接合から両側に広がり、図６においては、０Ｖ
と１００Ｖの等電位線が空乏層の端部にほぼ等しい。さ
らに、ｐ型半導体基板301を０Ｖにしている場合は、図
６に示すように、ｐ型半導体基板301とｎ埋め込み層302
とのｐｎ接合にも空乏層が伸びる。
【００８０】シリコン表面付近において上記ｐｎ接合か
らの空乏層の広がりは、ｎウエル層305内に伸びる空乏
層幅（図６のａで示す距離）がドレイン拡散層304内に
伸びる空乏層幅（同じくｂで示す距離）より広くなって
いることがわかる。即ち、空乏層は主にｎウエル層305
側に広がるため、オフ時のソース・ドレイン間の逆バイ
アス電圧の大半をｎウエル層305が負担する。
【００８１】上述したように、第３の実施の形態におい
て、ソース層309とドレイン拡散層314との距離（チャネ
ル長）は、ドレイン拡散層314のドレインコンタクト層3
10からソース層309方向への張り出し長さより長く形成
されているため、ｎウエル層305内に空乏層が伸びても
ソース層309に到達することはなく、パンチスルーする
ことはない。
【００８２】また、図６に示した等電位線がゲート酸化
膜307内を通っていることからも明らかなように、ゲー
ト酸化膜307でもかなりの電圧を負担している。第３の
実施の形態において、ゲート酸化膜307はソース・ドレ
イン間の絶対最大定格電圧に対する電界値で４ＭＶ／ｃ
ｍ以下となるような厚さ（例えば250ｎｍ）に形成され
ている。そのため、ソース・ドレイン間の電圧（１００
Ｖ）を全てゲート酸化膜307で負担したとしても、ゲー
ト酸化膜内の電界強度は３．２ＭＶ／ｃｍであり、ゲー
ト酸化膜が破壊されることはなく、信頼性が確保されて
いる。
【００８３】上記の本発明の構成を採用することによ
り、ドレイン拡散層は空乏化しにくく、空乏層は主にボ
ディー拡散層側に伸びる。よってドレイン拡散層のソー
ス側への張り出しを短くすることができる。ここで、フ
ィールド酸化膜上にゲート電極が長く張り出すことで、
フィールドプレート効果により空乏層がドレインコンタ
クト方向に伸びやすくなる。つまり、ドレイン拡散層の
ソース側への張り出しを短くすると、上記フィールドプ
レート効果により空乏層端がドレインコンタクト層に近
くなる。空乏層がドレインコンタクト層まで達すると、
その部分での電界が上昇し耐圧低下を招く。
【００８４】ドレイン拡散層の低抵抗化のためにはドレ
イン拡散層のソース側への張り出しを短くすればよい
が、単に張り出し距離を短くすると上記の理由で耐圧が
低下する。そこで、ドレイン拡散層のソース側への張り
出しを短くするとともに、フィールド酸化膜上へのゲー
ト電極の張り出しを短くするのが好適である。ゲート電
極の張り出しが短いとフィールドプレート効果が抑制さ
れるためである。
【００８５】かかる構成により、ドレイン拡散層のソー
ス側への張り出しを短くすることができ、ドレイン拡散
層内が低抵抗となる。また、デバイスピッチの縮小にも
有効である。第３の実施の形態では、フィールド酸化膜
306上へのゲート電極308の張り出しを１μｍ程度に設定
し、ドレイン拡散層内への空乏層の伸びを抑制してい
る。ドレイン拡散領域のドリフト長（ドレインコンタク
ト層からの張り出しの長さ）は、３μｍ程度と短いた
め、ドレイン拡散層の抵抗が低減できる。
【００８６】よって、第３の実施の形態は第３の従来例
に比して、ドレイン拡散層の不純物総量を３倍にするこ
とができ、シート抵抗は１／３になる。また、ドリフト
長も１／２となる。横型高耐圧ＭＯＳＦＥＴにおけるオ
ン抵抗成分の大半（９０％程度）は、ドレイン抵抗が占
めるが、このドレイン抵抗を１／６にすることができ
る。
【００８７】なお、ソース層309とドレイン拡散層314と
の距離（チャネル長）が、ドレイン拡散層314のドレイ
ンコンタクト層310からソース層309方向への張り出し長
さより長く（５μｍ程度）形成されているため、第３の
従来例における約３μｍに比して５／３倍となる。しか
しながら、オン抵抗に占めるチャネル抵抗の割合は１０
％程度であるから、ドレイン抵抗（オン抵抗の９０％）
とチャネル抵抗（同１０％程度）の和は、（３）式に示
すように、
【００８８】
【数３】 ９０％×（１／６）＋１０％×（５／３）≒３２％ ・・・（３） 従来の１／３程度に低減され、さらに、チャネル長＋ド
リフト領域の長さについても、従来の９μｍに比して８
μｍと若干短縮される。
【００８９】つまり、従来と同じオン抵抗の横型高耐圧
ｐＭＯＳＦＥＴであれば、チャネル幅（図５の紙面に対
し垂直方向の長さ）が１／３で形成でき、さらに、前記
チャネル長＋ドリフト領域の長さが短縮されることによ
るデバイスピッチの縮小もあいまって、素子面積を１／
３以下に縮小することができる。第３の実施の形態にお
いて、ドレイン拡散層314はｎ埋め込み層302に達する深
さまで拡散されている。このことにより、オフ状態でソ
ース・ドレイン間に逆バイアス時のブレイクダウンポイ
ントをドレイン拡散層314とｎ埋め込み層302との境界部
とすることができる。即ち、ブレイクダウンポイントを
デバイスの表面から深い部分（図５の点線で囲んだ領域
Ａ：バルク内部）とすることができるため、ブレイクダ
ウン時に表面酸化膜にホットキャリアが注入される心配
がない。このため、ホットキャリアが表面酸化膜に侵入
することに伴う素子耐圧の変動を防ぐことができ、デバ
イスの信頼性を向上させることができる。
【００９０】なお、ゲート酸化膜の膜厚を厚くすると、
しきい値電圧が上昇し相互コンダクタンス（Ｇｍ）が低
下するが、例えば、ＰＤＰドライバＩＣに適用した場合
などのように、ｐ型の横型高耐圧ＭＯＳＦＥＴのゲート
駆動電圧がドレイン電圧と同等に高い場合には十分な駆
動能力がある。複数の横型高耐圧ｐＭＯＳＦＥＴを集積
して集積回路装置（ＩＣ）を形成する場合については、
個々の横型高耐圧ｐＭＯＳＦＥＴの面積が１／３以下に
なるため、集積回路装置としても大幅に小型化すること
ができる。
【００９１】さらに、横型高耐圧ｐＭＯＳＦＥＴを横型
高耐圧ｎＭＯＳＦＥＴやこれら高耐圧素子の駆動回路，
他の周辺回路などととも集積して集積回路装置を形成す
る場合においては、これまで大きな面積を占めていた横
型高耐圧ｐＭＯＳＦＥＴの面積が１／３以下になること
によって集積回路装置の小型化が図れるだけでなく、デ
バイスレイアウトの自由度が高くなる。
【００９２】特に、横型高耐圧ｐＭＯＳＦＥＴと横型高
耐圧ｎＭＯＳＦＥＴとを多数集積するような場合におい
ては、デバイスレイアウトの自由度が高いことのメリッ
トは大きい。上記の例では、ソース・ドレイン間の絶対
最大定格電圧が８０Ｖの例で説明したが、ソース・ドレ
イン間の絶対最大定格電圧が５０Ｖの場合は、ゲート酸
化膜307の膜厚をソース・ドレイン間の絶対最大定格電
圧に対する電界値が、絶対最大定格電圧に応じて４ＭＶ
／ｃｍ以下となるような厚さ、例えば150ｎｍに設定す
ればよい。
【００９３】図７は、第４の実施の形態であるｐ型の横
型高耐圧ＭＯＳＦＥＴ400の断面図である。第４の実施
の形態は、前記第３の実施の形態で説明した横型高耐圧
ＭＯＳＦＥＴ300の構成をＰＤＰのドライバＩＣなどに
適用した例である。図７では、図面の都合により３個の
横型高耐圧ＭＯＳＦＥＴ300を並列に配置した例を示し
ている。前述のとおり、ドライバＩＣは多数の出力をも
つものであり、実際のドライバＩＣに用いる際には、数
十個以上（例えば128個）の横型高耐圧ＭＯＳＦＥＴ300
を並列に配置して各出力ビットの出力段に用いる。即
ち、横型高耐圧ＭＯＳＦＥＴ300のドレイン電極を図示
しない出力端子に接続する。
【００９４】図７において、図５と同じ構成については
同一の符号を付して説明を省略する。図７では、横型高
耐圧ＭＯＳＦＥＴ300Ａ〜300Ｃの３個の横型高耐圧ＭＯ
ＳＦＥＴを並列配置した状態を示している。このとき、
ｎ+ウォール層303は、横型高耐圧ＭＯＳＦＥＴ300Ａ〜3
00Ｃを並列配置した構造の最外周に配置される。隣り合
う横型高耐圧ＭＯＳＦＥＴ300の間には設けられない。
【００９５】これは、ｎウエル層305はｎ埋め込み層302
に達する深さ（約６μｍ）まで拡散されているため、並
列配置される各横型高耐圧ＭＯＳＦＥＴ300間の素子分
離は、ｎウエル層305によってなされるためである。図
１３に示した第３の従来例では、横型高耐圧ＭＯＳＦＥ
Ｔ800を並列配置するためには、各横型高耐圧ＭＯＳＦ
ＥＴ800間にｎ+ウォール層803を設ける必要がある、こ
れに対して、図７で説明した例では、並列配置される素
子間の素子分離がｎウエル層305によってなされるた
め、並列配置される素子間のｎ+ウォール層が不要とな
る。
【００９６】したがって、素子分離領域の面積が低減さ
れるのである。数十以上の出力ビットを有するＰＤＰド
ライバＩＣなどに適用した場合、素子分離領域の面積を
低減することはＩＣの素子面積を低減することになり、
ドライバＩＣのコスト削減に有効である。図８は、第５
の実施の形態である半導体装置500の断面図である。第
５の実施の形態は、前記第３の実施の形態で説明したｐ
型の横型高耐圧ＭＯＳＦＥＴ300とｎ型の横型高耐圧Ｍ
ＯＳＦＥＴ350を並べて配置し、さらに低耐圧ＭＯＳＦ
ＥＴ370，380を並べて配置した例である。
【００９７】図８において、ｐ型の横型高耐圧ＭＯＳＦ
ＥＴ300については、図５と同一の符号を付して説明を
省略する。ｎ型の横型高耐圧ＭＯＳＦＥＴ350は、ｐ型
の半導体基板301の表面の所望の領域に拡散形成された
ドレイン拡散層355と、ドレイン拡散層355の外周を取り
囲むように拡散形成されたｐウエル層354とを有する。
ｐウエル層354内には、前記ドレイン拡散層355との境界
から所定距離離れた領域に基板表面側からｎ型のソース
層359が形成され、ドレイン拡散層355内には、ｐウエル
層354との境界から略等距離となる中央領域に基板表面
側からｎ型のドレインコンタクト層360が形成されてい
る。
【００９８】また、ｐウエル層354の表面のうち、ソー
ス層359の端部からドレイン拡散層355の一部にわたって
ゲート酸化膜357が形成され、ドレイン拡散層355の表面
のうち、ドレインコンタクト層360およびゲート酸化膜3
57が形成されていない領域にフィールド酸化膜356が形
成されている。ゲート酸化膜357上からフィールド酸化
膜356の一部に張り出すようにゲート電極358が形成さ
れ、ソース層359上とドレインコンタクト層360上にはそ
れぞれソース電極362とドレイン電極363が形成されてい
る。361は、ｐウエル層354へのｐ +コンタクト層であ
る。
【００９９】ｎ型の横型高耐圧ＭＯＳＦＥＴ350の具体
的な例として、ゲート酸化膜357の膜厚は２５ｎｍ、フ
ィールド酸化膜356の膜厚は800ｎｍである。特に、ソー
ス・ドレイン間に形成されるフィールド酸化膜356の幅
は５μｍである。また、ドレイン拡散層355、ｐウエル
層354は、表面から約7μｍの深さに拡散される。なお、
ｎ型の横型高耐圧ＭＯＳＦＥＴ350のゲート駆動電圧は
５Ｖ程度なので、ゲート酸化膜厚は２５ｎｍあれば信頼
性に問題はなく、相互コンダクタンス（Ｇｍ）も十分大
きい。
【０１００】このｎ型の横型高耐圧ＭＯＳＦＥＴ350
は、ＲＥＳＵＲＦ構造を採用し、耐圧はｐ型の横型高耐
圧ＭＯＳＦＥＴ300と同様に１０５Ｖ程度である。ｎ型
の横型高耐圧ＭＯＳＦＥＴ350のドレイン拡散層355は、
ｐ型の横型高耐圧ＭＯＳＦＥＴ300のｎウエル層305と同
時に形成される拡散層を用いればよい。ｐ型の横型高耐
圧ＭＯＳＦＥＴ300のｎウエル層305を形成するためのイ
オン注入工程において、ｎ型の横型高耐圧ＭＯＳＦＥＴ
350のドレイン拡散層355の形成領域にも同時にイオン注
入を行い、続いて拡散工程を行えば、それぞれの拡散層
が同時に形成される。
【０１０１】即ち、各１回のリソグラフィー工程，イオ
ン注入工程，拡散工程で、ｐ型の横型高耐圧ＭＯＳＦＥ
Ｔ300のｎウエル層305とｎ型の横型高耐圧ＭＯＳＦＥＴ
350のドレイン拡散層355とを同時に形成することができ
る。同様に、ｐウエル層354は、ドレイン拡散層314と同
時に形成される拡散層を用いればよい。
【０１０２】ｐ型の横型高耐圧ＭＯＳＦＥＴ300のドレ
イン拡散層314を形成するためのイオン注入工程におい
て、ｎ型の横型高耐圧ＭＯＳＦＥＴ350のｐウエル層354
形成領域にも同時にイオン注入を行い、続いて拡散工程
を行えば、それぞれの拡散層が同時に形成される。即
ち、各１回のリソグラフィー工程，イオン注入工程，拡
散工程で、ｐ型の横型高耐圧ＭＯＳＦＥＴ300のドレイ
ン拡散層314とｎ型の横型高耐圧ＭＯＳＦＥＴ350のｐウ
エル層354とを同時に形成することができる。
【０１０３】よって、使用する拡散層の形成工程をｐ型
の横型高耐圧ＭＯＳＦＥＴとｎ型の横型高耐圧ＭＯＳＦ
ＥＴとで共通化することができ、工程数を増やすことな
くｐ型の横型高耐圧ＭＯＳＦＥＴとｎ型の横型高耐圧Ｍ
ＯＳＦＥＴを同一の半導体基板上に形成することができ
る。また、ＰＤＰのドライバＩＣに採用するには、半導
体装置500におけるｐ型の横型高耐圧ＭＯＳＦＥＴ300と
ｎ型の横型高耐圧ＭＯＳＦＥＴ350とでプッシュプル回
路を構成すればよい。複数のプッシュプル回路を構成す
るｐ型とｎ型の横型高耐圧ＭＯＳＦＥＴを工程数を増加
させずに形成することができるので、低コストのドライ
バＩＣを提供するのに有効である。
【０１０４】さらに、これまで説明した第１〜第５の実
施の形態において、横型高耐圧ＭＯＳＦＥＴの拡散層
（ｎウエル層，ドレイン拡散層，ｐウエル層など）と同
時に拡散層を形成し、該拡散層内に低耐圧のＭＯＳＦＥ
Ｔを形成することができる。例えば、図８に示すよう
に、ｎ型の横型高耐圧ＭＯＳＦＥＴ350のドレイン拡散
層355などと同時に拡散層371を形成する。
【０１０５】ｐ型の横型高耐圧ＭＯＳＦＥＴ300のｎウ
エル層305，ｎ型の横型高耐圧ＭＯＳＦＥＴ350のドレイ
ン拡散層355を形成するためのイオン注入工程におい
て、拡散層371形成領域にも同時にイオン注入を行い、
続いて拡散工程を行えば、それぞれの拡散層が同時に形
成される。即ち、各１回のリソグラフィー工程，イオン
注入工程，拡散工程で、ｐ型の横型高耐圧ＭＯＳＦＥＴ
300のｎウエル層305，ｎ型の横型高耐圧ＭＯＳＦＥＴ35
0のドレイン拡散層355，拡散層371を同時に形成するこ
とができる。
【０１０６】そして、拡散層371をウエルとして、ソー
ス拡散層375、ドレイン拡散層379、ゲート酸化膜377、
ゲート電極378からなる低耐圧のｐ型ＭＯＳＦＥＴ370を
形成する（ソース，ドレイン電極は図示せず）。同様
に、ｎ型の横型高耐圧ＭＯＳＦＥＴ350のｐウエル層354
などと同時に拡散層381を形成する。
【０１０７】ｐ型の横型高耐圧ＭＯＳＦＥＴ300のドレ
イン拡散層314，ｎ型の横型高耐圧ＭＯＳＦＥＴ350のｐ
ウエル層354を形成するためのイオン注入工程におい
て、拡散層381形成領域にも同時にイオン注入を行い、
続いて拡散工程を行えば、それぞれの拡散層が同時に形
成される。即ち、各１回のリソグラフィー工程，イオン
注入工程，拡散工程で、ｐ型の横型高耐圧ＭＯＳＦＥＴ
300のドレイン拡散層314，ｎ型の横型高耐圧ＭＯＳＦＥ
Ｔ350のｐウエル層354，拡散層381を同時に形成するこ
とができる。
【０１０８】そして、拡散層381をウエルとして、ソー
ス拡散層385、ドレイン拡散層389、ゲート酸化膜387、
ゲート電極388からなる低耐圧のｎ型ＭＯＳＦＥＴ380を
形成する（ソース，ドレイン電極は図示せず）。上記の
ｐ型ＭＯＳＦＥＴ370とｎ型ＭＯＳＦＥＴ380とでＣＭＯ
Ｓ回路などの低圧のロジック回路を形成し、ｐ型の横型
高耐圧ＭＯＳＦＥＴ300とｎ型や横型高耐圧ＭＯＳＦＥ
Ｔ350の制御回路として用いることができる。
【０１０９】このように、横型高耐圧ＭＯＳＦＥＴの拡
散層と同時に形成される拡散層を用いて低耐圧のＭＯＳ
ＦＥＴを形成することができ、高耐圧素子と低耐圧素子
とを工程数を増加させることなく同一チップ上に形成す
ることができる。
【０１１０】
【発明の効果】以上説明したように、ゲート酸化膜厚
を、ソース・ドレイン間の絶対最大定格電圧に対する電
界値が４ＭＶ／ｃｍ以下となる厚さに形成し、前記ドレ
イン拡散層をその不純物総量が２×１０12／ｃｍ2以上
（好ましくは３×１０12／ｃｍ2以上）となるよう形成
する。かかる構成により、ドレイン拡散層は空乏化しに
くくなり、空乏層はボディー拡散層（ｎウエル層）側に
伸びるようになる。また、ソース・ドレイン間電圧のか
なりの部分（約８割程度）をゲート酸化膜で負担するよ
うになる。
【０１１１】よって、ドレイン拡散層のシート抵抗は、
不純物総量の増加分だけ小さくなり、不純物総量を３×
１０12／ｃｍ2として構成した場合は、従来例に比し
て、ドレイン拡散層のシート抵抗を１／３に、ドリフト
長を１／２とすることができる。横型高耐圧ＭＯＳＦＥ
Ｔにおけるオン抵抗成分の大半（９０％程度）は、ドレ
イン抵抗が占めるため、このドレイン抵抗を１／６にす
ることができる。
【０１１２】また、チャネル長＋ドリフト領域の長さに
ついても、従来の９μｍに比して８μｍと若干短縮され
る。この結果、チャネル長が従来例に比して長くなった
分を考慮しても、従来と同じオン抵抗の横型高耐圧ｐＭ
ＯＳＦＥＴを、１／３のチャネル幅で形成でき、さら
に、前記チャネル長＋ドリフト領域の長さが短縮される
ことによるデバイスピッチの縮小もあいまって、素子面
積を１／３以下に縮小することができる。
【０１１３】さらに、複数の横型高耐圧ｐＭＯＳＦＥＴ
を集積して集積回路装置（ＩＣ）を形成する場合につい
ては、個々の横型高耐圧ｐＭＯＳＦＥＴの面積が１／３
以下になるため、集積回路装置としても大幅に小型化す
ることができ、チップのコストを大幅に低減することが
できる。また、横型高耐圧ｐＭＯＳＦＥＴを横型高耐圧
ｎＭＯＳＦＥＴやこれら高耐圧素子の駆動回路，他の周
辺回路などととも集積して集積回路装置を形成する場合
においては、これまで大きな面積を占めていた横型高耐
圧ｐＭＯＳＦＥＴの面積が１／３以下になることによっ
て集積回路装置の小型化が図れるだけでなく、デバイス
レイアウトの自由度が高くなる。
【０１１４】特に、横型高耐圧ｐＭＯＳＦＥＴと横型高
耐圧ｎＭＯＳＦＥＴとを多数集積するＰＤＰドライバＩ
Ｃのような場合においては、デバイスレイアウトの自由
度が高まることにより、チップ面積の有効活用が可能と
なり、横型高耐圧ｐＭＯＳＦＥＴの占有面積の縮小とあ
いまって、一層のＩＣの小型化と低コスト化を図ること
ができる。
【図面の簡単な説明】
【図１】 第１の実施の形態を示す断面図。
【図２】 第１の実施の形態における等電位線を示す
図。
【図３】 第２の実施の形態を示す断面図。
【図４】 第２の実施の形態における等電位線を示す
図。
【図５】 第３の実施の形態を示す断面図。
【図６】 第３の実施の形態における等電位線を示す
図。
【図７】 第４の実施の形態を示す断面図。
【図８】 第５の実施の形態を示す断面図。
【図９】 第１の従来例を示す断面図。
【図１０】第１の従来例における等電位線を示す図。
【図１１】第２の従来例を示す断面図。
【図１２】第２の従来例における等電位線を示す図。
【図１３】第３の従来例を示す断面図。
【図１４】第３の従来例における等電位線を示す図。
【符号の説明】
100,200,300,350,400,600,700,800 横型高耐圧ＭＯ
ＳＦＥＴ 101,601 ｎ型半導体基板 201,301,701,801 ｐ型半導体基板 302,802 ｎ型埋め込み層 303,803 ｎ+ウォール層 304,354,381,804 ｐウエル層 105,205,305,605,705,805 ｎウエル層 106,206,306,356,606,706,806 フィールド酸化膜 107,207,307,357,607,707,807 ゲート酸化膜 108,208,308,358,378,388,608,708,808 ゲート電極 109,209,309,359,375,385,609,709,809 ソース拡散層 110,210,310,360,610,710,810 ドレインコンタクト層 111,211,311,611,711,811 ｎ+コンタクト層 112,212,312,362,612,712,812 ソース電極 113,213,313,363,613,713,813 ドレイン電極 114,214,314,355,379,389,614,714,814 ドレイン拡散
層 361 ｐ+コンタクト層 500 半導体装置
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F048 AA05 AC03 AC06 BA01 BA12 BB16 BC18 BE03 BE04 BE05 BE06 BG12 BH01 5F140 AA05 AA25 AA39 AB01 AB03 BA01 BA16 BC05 BD19 BF44 BH17 BH30 BH43 BH49 BH50 BK13 CB01 CB02 CB08 CD01 CD09

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】第２導電型半導体基板の表面側から拡散形
    成された第１導電型のドレイン拡散層と、前記半導体基
    板の表面側から拡散され前記ドレイン拡散層を取り囲む
    ように形成された第２導電型のボディー拡散層と、該ボ
    ディー拡散層内に前記ドレイン拡散層との境界から所定
    距離離れた領域に表面側から形成された第１導電型のソ
    ース拡散層と、前記ドレイン拡散層の表面側から形成さ
    れた第１導電型のドレインコンタクト拡散層と、前記ソ
    ース拡散層の端部から前記ドレイン拡散層の一部にわた
    って形成されたゲート酸化膜と、前記ドレイン拡散層表
    面のうち前記ドレインコンタクト拡散層及び前記ゲート
    酸化膜が形成されていない領域に形成されたフィールド
    酸化膜と、前記ゲート酸化膜上から前記フィールド酸化
    膜の一部にわたって形成されたゲート電極とを備えた横
    型高耐圧ＭＯＳＦＥＴにおいて、 前記ゲート酸化膜厚は、ソース・ドレイン間の絶対最大
    定格電圧に対する電界値が４ＭＶ／ｃｍ以下となる厚さ
    であり、 前記ドレイン拡散層の不純物総量は２×１０12／ｃｍ2
    以上であることを特徴とする横型高耐圧ＭＯＳＦＥＴ。
  2. 【請求項２】第１導電型半導体基板の表面側から拡散形
    成された第２導電型のボディー拡散層と、該ボディー拡
    散層内の表面側から形成された第１導電型のドレイン拡
    散層と、前記ボディー拡散層内であって前記ドレイン拡
    散層との境界から所定距離離れた領域の表面側から形成
    された第１導電型のソース拡散層と、前記ドレイン拡散
    層の表面側から形成された第１導電型のドレインコンタ
    クト拡散層と、前記ソース拡散層の端部から前記ドレイ
    ン拡散層の一部にわたって形成されたゲート酸化膜と、
    前記ドレイン拡散層表面のうち前記ドレインコンタクト
    拡散層及び前記ゲート酸化膜が形成されていない領域に
    形成されたフィールド酸化膜と、前記ゲート酸化膜上か
    ら前記フィールド酸化膜の一部にわたって形成されたゲ
    ート電極とを備えた横型高耐圧ＭＯＳＦＥＴにおいて、 前記ゲート酸化膜厚は、ソース・ドレイン間の絶対最大
    定格電圧に対する電界値が４ＭＶ／ｃｍ以下となる厚さ
    であり、 前記ドレイン拡散層の不純物総量は、２×１０12／ｃｍ
    2以上であることを特徴とする横型高耐圧ＭＯＳＦＥ
    Ｔ。
  3. 【請求項３】第１導電型半導体基板の所望領域に形成さ
    れた第２導電型の埋め込み層と、前記埋め込み層上の表
    面側から形成された第１導電型のドレイン拡散層と、前
    記埋め込み層上の表面側から拡散され前記ドレイン拡散
    層を取り囲むように形成された第２導電型のボディー拡
    散層と、該ボディー拡散層内に前記ドレイン拡散層との
    境界から所定距離離れた領域の表面側から形成された第
    １導電型のソース拡散層と、前記ドレイン拡散層の表面
    側から形成された第１導電型のドレインコンタクト拡散
    層と、前記ボディー拡散層表面のうちソース拡散層の端
    部から前記ドレイン拡散層の一部にわたって形成された
    ゲート酸化膜と、前記ドレイン拡散層表面のうち前記ド
    レインコンタクト拡散層及び前記ゲート酸化膜が形成さ
    れていない領域に形成されたフィールド酸化膜と、前記
    ゲート酸化膜上から前記フィールド酸化膜の一部にわた
    って形成されたゲート電極とを備えた横型高耐圧ＭＯＳ
    ＦＥＴにおいて、 前記ゲート酸化膜厚は、ソース・ドレイン間の絶対最大
    定格電圧に対する電界値が４ＭＶ／ｃｍ以下となる厚さ
    であり、 前記ドレイン拡散層の不純物総量は、２×１０12／ｃｍ
    2以上であることを特徴とする横型高耐圧ＭＯＳＦＥ
    Ｔ。
  4. 【請求項４】請求項３に記載の横型高耐圧ＭＯＳＦＥＴ
    において、前記第２導電型のボディー拡散層は前記埋め
    込み層に到達する深さに拡散形成されていることを特徴
    とする横型高耐圧ＭＯＳＦＥＴ。
  5. 【請求項５】請求項３に記載の横型高耐圧ＭＯＳＦＥＴ
    において、前記第１導電型のドレイン拡散層は前記埋め
    込み層に到達する深さに拡散形成されていることを特徴
    とする横型高耐圧ＭＯＳＦＥＴ。
  6. 【請求項６】請求項１乃至請求項３に記載の横型高耐圧
    ＭＯＳＦＥＴにおいて、前記ソース拡散層とドレイン拡
    散層との間隔が、前記ドレイン拡散層の前記ドレインコ
    ンタクト拡散層からの張り出し長さより長いことを特徴
    とするの横型高耐圧ＭＯＳＦＥＴ。
  7. 【請求項７】請求項１乃至請求項３に記載の横型高耐圧
    ＭＯＳＦＥＴにおいて、前記ゲート電極の前記フィール
    ド絶縁膜上の長さが、２μｍ以下であることを特徴とす
    る横型高耐圧ＭＯＳＦＥＴ。
  8. 【請求項８】請求項１乃至請求項３に記載の横型高耐圧
    ＭＯＳＦＥＴを備えた半導体装置において、前記第１導
    電型のドレイン拡散層と同時に形成された拡散層内に第
    ２導電型の低耐圧ＭＯＳＦＥＴを形成することを特徴と
    する半導体装置。
  9. 【請求項９】請求項１乃至請求項３に記載の横型高耐圧
    ＭＯＳＦＥＴを備えた半導体装置において、前記第２導
    電型のボディー拡散層と同時に形成された拡散層内に第
    １導電型の低耐圧ＭＯＳＦＥＴを形成することを特徴と
    する半導体装置。
  10. 【請求項１０】請求項１乃至請求項３に記載の横型高耐
    圧ＭＯＳＦＥＴを備えた半導体装置において、前記第１
    導電型のドレイン拡散層と同時に形成された拡散層内に
    第２導電型の低耐圧ＭＯＳＦＥＴを形成し、前記第２導
    電型のボディー拡散層と同時に形成された拡散層内に第
    １導電型の低耐圧ＭＯＳＦＥＴを形成し、前記第１，第
    ２の低耐圧ＭＯＳＦＥＴがＣＭＯＳ回路を形成すること
    を特徴とする半導体装置。
  11. 【請求項１１】請求項１乃至請求項３に記載の横型高耐
    圧ＭＯＳＦＥＴにおいて、ソース・ドレイン間に逆バイ
    アスを印加した際、半導体層最表面側での空乏層幅がＷ
    １＜Ｗ２であることを特徴とする横型高耐圧ＭＯＳＦＥ
    Ｔ。ここで、Ｗ１は第１導電型ドレイン拡散層側に伸び
    る空乏層の幅 Ｗ２は第２導電型ボディー拡散層側に伸びる空乏層の幅
  12. 【請求項１２】請求項３に記載の横型高耐圧ＭＯＳＦＥ
    Ｔにおいて、前記第１導電型半導体基板の所望の領域に
    形成された第２導電型の埋め込み層上にエピタキシャル
    層が形成されることを特徴とする横型高耐圧ＭＯＳＦＥ
    Ｔ。
  13. 【請求項１３】第１導電型半導体基板の所望領域に形成
    された第２導電型の埋め込み層と、前記第２導電型の埋
    め込み層上の表面側から形成された第１導電型のドレイ
    ン拡散層と、前記第２導電型の埋め込み層上の表面側か
    ら拡散され前記第１導電型のドレイン拡散層を取り囲む
    ように形成された第２導電型のボディー拡散層と、該第
    ２導電型のボディー拡散層内に前記第１ドレイン拡散層
    との境界から所定距離離れた領域の表面側から形成され
    た第１導電型のソース拡散層と、前記第１導電型のドレ
    イン拡散層の表面側から形成された第１導電型のドレイ
    ンコンタクト拡散層と、前記第１導電型のソース拡散層
    の端部から前記第１導電型のドレイン拡散層の一部にわ
    たって形成されたゲート酸化膜と、前記第１導電型のド
    レイン拡散層表面のうち前記第１導電型のドレインコン
    タクト拡散層及び前記ゲート酸化膜が形成されていない
    領域に形成されたフィールド酸化膜と、前記ゲート酸化
    膜上から前記フィールド酸化膜の一部にわたって形成さ
    れたゲート電極とからなる第１導電型の横型高耐圧ＭＯ
    ＳＦＥＴと、 前記第１導電型半導体基板の所望領域に表面側から形成
    された第２導電型のドレイン拡散層と、該第２導電型の
    ドレイン拡散層を取り囲むように表面側から形成された
    第１導電型のボディー拡散層と、該第１導電型のボディ
    ー拡散層内に前記第２導電型のドレイン拡散層との境界
    から所定距離離れた領域の表面側から形成された第２導
    電型のソース拡散層と、前記第２導電型のドレイン拡散
    層の表面側から形成された第２導電型のドレインコンタ
    クト層と、前記第２導電型のソース拡散層の端部から前
    記第２導電型のドレイン拡散層の一部にわたって形成さ
    れたゲート酸化膜と、前記第２導電型のドレイン拡散層
    表面のうち前記第２導電型のドレインコンタクト拡散層
    及び前記ゲート酸化膜が形成されていない領域に形成さ
    れたフィールド酸化膜と、前記ゲート酸化膜上から前記
    フィールド酸化膜の一部にわたって形成されたゲート電
    極とからなる第２導電型の横型高耐圧ＭＯＳＦＥＴとを
    備えた半導体装置において、 前記第１導電型の横型高耐圧ＭＯＳＦＥＴのゲート酸化
    膜厚は、該横型高耐圧ＭＯＳＦＥＴソース・ドレイン間
    の絶対最大定格電圧に対する電界値が４ＭＶ／ｃｍ以下
    となる厚さであり、 前記第１導電型のドレイン拡散層の不純物総量は、２×
    １０12／ｃｍ2以上であることを特徴とする半導体装
    置。
  14. 【請求項１４】請求項１３に記載の半導体装置におい
    て、前記第１導電型のドレイン拡散層と前記第１導電型
    のボディー拡散層は、同時に形成された拡散層であるこ
    とを特徴とする半導体装置。
  15. 【請求項１５】請求項１３に記載の半導体装置におい
    て、前記第２導電型のドレイン拡散層と前記第２導電型
    のボディー拡散層は、同時に形成された拡散層であるこ
    とを特徴とする半導体装置。
  16. 【請求項１６】請求項１３乃至請求項１５に記載の半導
    体装置において、前記第２導電型のボディー拡散層は前
    記埋め込み層に到達する深さに拡散形成されていること
    を特徴とする半導体装置。
  17. 【請求項１７】請求項１３乃至請求項１５に記載の半導
    体装置において、前記第１導電型のドレイン拡散層は前
    記埋め込み層に到達する深さに拡散形成されていること
    を特徴とする半導体装置。
  18. 【請求項１８】請求項１３乃至請求項１５に記載の半導
    体装置において、前記第１導電型ソース拡散層と前記第
    １導電型のドレイン拡散層との間隔が、前記第１導電型
    のドレイン拡散層の前記第１導電型のドレインコンタク
    ト拡散層からの張り出し長さより長いことを特徴とする
    の半導体装置。
  19. 【請求項１９】請求項１３乃至請求項１５に記載の半導
    体装置において、前記第１導電型の横型高耐圧ＭＯＳＦ
    ＥＴゲート電極の前記フィールド絶縁膜上の長さが、２
    μｍ以下であることを特徴とする半導体装置。
  20. 【請求項２０】請求項１３乃至請求項１５に記載の半導
    体装置において、前記第１導電型のドレイン拡散層と同
    時に形成された拡散層内に第２導電型の低耐圧ＭＯＳＦ
    ＥＴを形成することを特徴とする半導体装置。
  21. 【請求項２１】請求項１３乃至請求項１５に記載の半導
    体装置において、前記第２導電型のボディー拡散層と同
    時に形成された拡散層内に第１導電型の低耐圧ＭＯＳＦ
    ＥＴを形成することを特徴とする半導体装置。
  22. 【請求項２２】請求項１３乃至請求項１５に記載の半導
    体装置において、前記第１導電型のドレイン拡散層と同
    時に形成された拡散層内に第２導電型の低耐圧ＭＯＳＦ
    ＥＴを形成し、前記第２導電型のボディー拡散層と同時
    に形成された拡散層内に第１導電型の低耐圧ＭＯＳＦＥ
    Ｔを形成し、前記第１，第２の低耐圧ＭＯＳＦＥＴがＣ
    ＭＯＳ回路を形成することを特徴とする半導体装置。
  23. 【請求項２３】請求項１３乃至請求項１５に記載の横型
    高耐圧ＭＯＳＦＥＴにおいて、前記第１導電型の横型高
    耐圧ＭＯＳＦＥＴのソース・ドレイン間に逆バイアスを
    印加した際、半導体層最表面側での空乏層幅がＷ１＜Ｗ
    ２であることを特徴とする横型高耐圧ＭＯＳＦＥＴ。こ
    こで、Ｗ１は第１導電型ドレイン拡散層側に伸びる空乏
    層の幅 Ｗ２は第２導電型ボディー拡散層側に伸びる空乏層の幅
  24. 【請求項２４】請求項１３乃至請求項１５に記載の半導
    体装置において、前記第１導電型半導体基板の所望の領
    域に形成された第２導電型の埋め込み層上にエピタキシ
    ャル層が形成されることを特徴とする横型高耐圧ＭＯＳ
    ＦＥＴ。
JP2001369980A 2001-12-04 2001-12-04 横型高耐圧ｍｏｓｆｅｔ及びこれを備えた半導体装置 Expired - Fee Related JP4166010B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2001369980A JP4166010B2 (ja) 2001-12-04 2001-12-04 横型高耐圧ｍｏｓｆｅｔ及びこれを備えた半導体装置
US10/308,200 US6818954B2 (en) 2001-12-04 2002-12-03 Lateral high breakdown voltage MOSFET and device provided therewith
KR1020020076209A KR100749186B1 (ko) 2001-12-04 2002-12-03 횡형 고내압 ｍｏｓｆｅｔ 및 이것을 구비한 반도체장치
DE10256575.9A DE10256575B4 (de) 2001-12-04 2002-12-04 Lateraler MOSFET mit hoher Durchbruchspannung und damit ausgestattete Vorrichtung
US10/779,790 US6844598B2 (en) 2001-12-04 2004-02-18 Lateral high breakdown voltage MOSFET and device provided therewith

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001369980A JP4166010B2 (ja) 2001-12-04 2001-12-04 横型高耐圧ｍｏｓｆｅｔ及びこれを備えた半導体装置

Publications (2)

Publication Number Publication Date
JP2003174160A true JP2003174160A (ja) 2003-06-20
JP4166010B2 JP4166010B2 (ja) 2008-10-15

Family

ID=19179283

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001369980A Expired - Fee Related JP4166010B2 (ja) 2001-12-04 2001-12-04 横型高耐圧ｍｏｓｆｅｔ及びこれを備えた半導体装置

Country Status (4)

Country Link
US (2) US6818954B2 (ja)
JP (1) JP4166010B2 (ja)
KR (1) KR100749186B1 (ja)
DE (1) DE10256575B4 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008041956A (ja) * 2006-08-07 2008-02-21 Nec Electronics Corp 半導体装置およびその製造方法
JP2013187263A (ja) * 2012-03-06 2013-09-19 Canon Inc 半導体装置、記録装置及びそれらの製造方法
JP2013222892A (ja) * 2012-04-18 2013-10-28 Sharp Corp 半導体装置及びその製造方法
JP2022023808A (ja) * 2020-07-27 2022-02-08 エスティーマイクロエレクトロニクス エス．アール．エル． ＳｉＣに基づくスケーラブルＭＰＳ装置、ＭＰＳ装置製造方法、及び該ＭＰＳ装置を有する電子機器

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7180140B1 (en) * 2004-04-16 2007-02-20 National Semiconductor Corporation PMOS device with drain junction breakdown point located for reduced drain breakdown voltage walk-in and method for designing and manufacturing such device
US7436043B2 (en) * 2004-12-21 2008-10-14 Taiwan Semiconductor Manufacturing Co., Ltd N-well and N+ buried layer isolation by auto doping to reduce chip size
US7514761B2 (en) * 2005-11-08 2009-04-07 Himax Technologies, Inc. Triple operation voltage device
KR100832719B1 (ko) * 2006-12-27 2008-05-28 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
DE102009057146B4 (de) * 2009-12-05 2013-09-26 Semikron Elektronik Gmbh & Co. Kg Druckkontaktiertes Leistungshalbleitermodul mit Hybriddruckspeicher
US8884369B2 (en) 2012-06-01 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical power MOSFET and methods of forming the same
US9087920B2 (en) 2012-06-01 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical power MOSFET and methods of forming the same
CN103594469B (zh) * 2012-08-17 2017-04-12 台湾积体电路制造股份有限公司 垂直功率mosfet晶体管及其形成方法
TWI685919B (zh) * 2019-01-19 2020-02-21 力晶積成電子製造股份有限公司 溝渠式隔離結構的製造方法及高壓半導體元件
CN114497222A (zh) * 2021-12-28 2022-05-13 矽力杰半导体技术(杭州)有限公司 半导体器件及其制造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2571178B1 (fr) * 1984-09-28 1986-11-21 Thomson Csf Structure de circuit integre comportant des transistors cmos a tenue en tension elevee, et son procede de fabrication
JP3730283B2 (ja) 1995-05-22 2005-12-21 株式会社東芝 高耐圧半導体装置の製造方法
JP2545762B2 (ja) * 1990-04-13 1996-10-23 日本電装株式会社 高耐圧ｍｉｓトランジスタおよびこのトランジスタを有する相補型トランジスタの製造方法
IT1241050B (it) * 1990-04-20 1993-12-29 Cons Ric Microelettronica Processo di formazione di una regione sepolta di drain o di collettore in dispositivi monolitici a semiconduttore.
EP0513415A1 (en) * 1991-05-16 1992-11-19 Kabushiki Kaisha Toshiba Insulated gate FET having double-layered wells of low and high impurity concentrations and method of manufacturing the same
JP3206026B2 (ja) * 1991-07-19 2001-09-04 富士電機株式会社 高電圧用ｍｉｓｆｅｔを備える半導体装置
JP2861624B2 (ja) * 1992-05-13 1999-02-24 日本電気株式会社 半導体装置の製造方法
US5472887A (en) * 1993-11-09 1995-12-05 Texas Instruments Incorporated Method of fabricating semiconductor device having high-and low-voltage MOS transistors
JP2689874B2 (ja) * 1993-12-17 1997-12-10 関西日本電気株式会社 高耐圧ｍｏｓトランジスタ
WO1995022174A1 (en) * 1994-02-15 1995-08-17 National Semiconductor Corporation High-voltage cmos transistors for a standard cmos process
US5498554A (en) * 1994-04-08 1996-03-12 Texas Instruments Incorporated Method of making extended drain resurf lateral DMOS devices
US5548147A (en) * 1994-04-08 1996-08-20 Texas Instruments Incorporated Extended drain resurf lateral DMOS devices
JP3275569B2 (ja) * 1994-10-03 2002-04-15 富士電機株式会社 横型高耐圧電界効果トランジスタおよびその製造方法
JP2746175B2 (ja) 1995-02-28 1998-04-28 日本電気株式会社 高耐圧半導体装置
JP3198959B2 (ja) * 1996-12-25 2001-08-13 富士電機株式会社 高耐圧集積回路
US5917204A (en) * 1997-03-31 1999-06-29 Motorola, Inc. Insulated gate bipolar transistor with reduced electric fields
US6489653B2 (en) * 1999-12-27 2002-12-03 Kabushiki Kaisha Toshiba Lateral high-breakdown-voltage transistor

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008041956A (ja) * 2006-08-07 2008-02-21 Nec Electronics Corp 半導体装置およびその製造方法
JP2013187263A (ja) * 2012-03-06 2013-09-19 Canon Inc 半導体装置、記録装置及びそれらの製造方法
US9472648B2 (en) 2012-03-06 2016-10-18 Canon Kabushiki Kaisha Semiconductor device, printing apparatus, and manufacturing method thereof
JP2013222892A (ja) * 2012-04-18 2013-10-28 Sharp Corp 半導体装置及びその製造方法
JP2022023808A (ja) * 2020-07-27 2022-02-08 エスティーマイクロエレクトロニクス エス．アール．エル． ＳｉＣに基づくスケーラブルＭＰＳ装置、ＭＰＳ装置製造方法、及び該ＭＰＳ装置を有する電子機器

Also Published As

Publication number Publication date
KR100749186B1 (ko) 2007-08-13
JP4166010B2 (ja) 2008-10-15
US6844598B2 (en) 2005-01-18
DE10256575B4 (de) 2015-07-23
DE10256575A1 (de) 2003-06-12
US20030122195A1 (en) 2003-07-03
US6818954B2 (en) 2004-11-16
KR20030045642A (ko) 2003-06-11
US20040159856A1 (en) 2004-08-19

Similar Documents

Publication Publication Date Title
JP4037472B2 (ja) グラウンドポテンシャルに接続されていないソース又はドレーンを有するＨＶｐ−チャンネル及びｎ−チャンネルデバイスを含む薄いエピタキシャルＲＥＳＵＲＦ集積回路
US7468537B2 (en) Drain extended PMOS transistors and methods for making the same
US8357986B2 (en) High speed orthogonal gate EDMOS device and fabrication
US9418993B2 (en) Device and method for a LDMOS design for a FinFET integrated circuit
US8158475B2 (en) Gate electrodes of HVMOS devices having non-uniform doping concentrations
US20060186467A1 (en) System and method for making a LDMOS device with electrostatic discharge protection
US8470658B2 (en) Semiconductor integrated circuit device and method of fabricating the same
JPH11204781A (ja) 半導体装置
CN110024134B (zh) 具有增大的击穿电压的高电压半导体器件及其制造方法
JP2003174160A (ja) 横型高耐圧ｍｏｓｆｅｔ及びこれを備えた半導体装置
JPH08107202A (ja) 横型高耐圧電界効果トランジスタおよびその製造方法
US7005354B2 (en) Depletion drain-extended MOS transistors and methods for making the same
JPS6124833B2 (ja)
CN111627985A (zh) 具有增大的击穿电压的高电压半导体器件及其制造方法
US7973361B2 (en) High breakdown voltage semiconductor device and fabrication method of the same
EP0160183A2 (en) High voltage mos field effect transistor
CN118676205A (zh) 半导体装置及功率变换装置
JP4248548B2 (ja) 高耐圧半導体装置及びその製造方法
US20080203480A1 (en) Integrated circuit using a superjunction semiconductor device
JPH10242454A (ja) 半導体装置
US7335549B2 (en) Semiconductor device and method for fabricating the same
US7547592B2 (en) PMOS depletable drain extension made from NMOS dual depletable drain extensions
JPH1012876A (ja) 半導体装置
JPH06283713A (ja) 半導体装置及びその製造方法
JPH118381A (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040409

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050607

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050805

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20051213

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060703

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20060704

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080703

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080729

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110808

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110808

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110808

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110808

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110808

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110808

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120808

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120808

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130808

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees