JPH08107202A - 横型高耐圧電界効果トランジスタおよびその製造方法 - Google Patents

横型高耐圧電界効果トランジスタおよびその製造方法

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JPH08107202A JP6238716A JP23871694A JPH08107202A JP H08107202 A JPH08107202 A JP H08107202A JP 6238716 A JP6238716 A JP 6238716A JP 23871694 A JP23871694 A JP 23871694A JP H08107202 A JPH08107202 A JP H08107202A
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Abstract

(57)【要約】 【目的】パワーＩＣに集積される横型ＭＯＳＦＥＴの耐
圧とオン抵抗とのトレードオフを改善する 【構成】ｐ型基板の表面層にｐウェル領域を形成し、そ
のｐウェル領域の表面層に、表面にＬＯＣＯＳを持った
表面不純物濃度が５×１０16〜２×１０17ｃｍ-3、接合
深さが０．５〜１．５μｍのｎオフセット領域を伴った
ｎドレイン領域を形成してＭＯＳＦＥＴとする。この
時、ｐウェル領域の最高不純物濃度が５×１０15〜３×
１０16ｃｍ-3となるようにする。ｎオフセット領域の接
合深さが浅いため、空乏化が促されて高耐圧化が図ら
れ、かつ、ｐウェル領域の最高不純物濃度が５×１０15
〜３×１０16ｃｍ-3と高いため、オン抵抗が低減され
て、耐圧とオン抵抗とのトレードオフが、９５Ｖ、０．
１７Ωｍｍ2 と改善される。同一基板に集積されるＣＭ
ＯＳ部のｎチャネルＭＯＳＦＥＴと工程を共通にするこ
ともできる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えば電源、自動車、
モーター駆動又はディスプレイパネルドライブ等にトラ
ンジスタ単体として或いはロジック部と一体化したパワ
ーＩＣとして用いられる横型高耐圧の電界効果トランジ
スタ（以下ＭＯＳＦＥＴと略す）の構造に関する。
【０００２】
【従来の技術】高耐圧・低オン抵抗のトレードオフ改善
を狙ったＭＯＳＦＥＴの分野では、現在までにさまざま
な試みがなされている。例として、図９に、本発明者ら
の提案になる数十ないし１００Ｖ耐圧クラスの横型ＭＯ
ＳＦＥＴの断面図を示す（藤島他：ＩＳＰＳＤ’９
３）。この例では、ｐ型基板１の上に成膜したｎエピタ
キシャル層２の表面層に、ｐベース領域３とそれより深
いｐ深ベース領域４が一部重なるように形成され、その
ｐベース領域３の表面層にｎソース領域５が形成されて
いる。また、ｐベース領域３から少し離してｎエピタキ
シャル層２の表面層に、表面に厚い酸化膜ＬＯＣＯＳ６
を備えたｎオフセット領域７と、そのｎオフセット領域
７の表面層のｐベース領域３から遠い側にｎドレイン領
域８が形成されている。ｎエピタキシャル層２の表面露
出部とｎソース領域５とに挟まれたｐベース領域３の表
面上にゲート酸化膜９を介して多結晶シリコンからなる
ゲート電極１０、ｎソース領域５の表面上にソース電極
１１、ｎドレイン領域８の表面上にドレイン電極１２が
それぞれ設けられている。ゲート電極１０の側面には、
ＣＶＤ酸化膜からなるサイドウォール１３がある。この
構造は、ｐ深ベース領域４の形成後、ゲート電極１０を
マスクとしたアクセプタ形成型不純物イオンの注入およ
び熱拡散により、ｐベース領域３を形成し、サイドウォ
ール１３をＣＶＤで形成した後、ドナー形成型不純物イ
オンの注入および熱拡散により、ｎソース領域５を形成
する。このＭＯＳＦＥＴの動作は、ゲート電極１０にし
きい値以上の電圧を印加すると、ｐベース領域３の表面
層に反転層を生じてソース電極１１とドレイン電極１2
の間が導通するものである。この構造では、ｐベース領
域３とｎソース領域５とを自己整合的に形成せず、サイ
ドウォール１３の形成を間に挟んで、両領域を横方向に
ずらすことによって、ベース抵抗（チャネル抵抗）の削
減とパンチスルー耐圧の向上による高耐圧化を図り、耐
圧８０Ｖ、オン抵抗０．１４３Ωｃｍ2 というＭＯＳＦ
ＥＴが実現できている。
【０００３】図１０に、本発明者らの提案になる別の数
百Ｖ耐圧クラスの横型ＭＯＳＦＥＴの断面図を示す（北
村他：電気学会平成５年全国大会講演Ｎｏ．４５１）。
この例では、ｐ型基板２１の表面層に形成したｎウェル
領域２２の表面層に、ｐベース領域２３とそれより深い
ｐ深ベース領域２４が一部重なるように形成され、その
ｐベース領域２３の表面層にｎソース領域２５が形成さ
れている。また、ｐベース領域２３に接続して表面に厚
い酸化膜ＬＯＣＯＳ２６を備えたｐ拡張ベース領域２７
が形成され、更にそのｐ拡張ベース領域２７の先のｎウ
ェル領域２２の表面層にｎドレイン領域２８が形成され
ている。ｎウェル領域２２の表面露出部とｎソース領域
２５とに挟まれたｐベース領域２３の表面上にゲート酸
化膜２９を介して多結晶シリコンからなるゲート電極３
０、ｎソース領域２５の表面上にソース電極３１、ｎド
レイン領域２８の表面上にドレイン電極３２がそれぞれ
設けられている。この構造は、ｐ拡張ベース領域２７を
表面層に形成し、ｎウェル領域２２を上下から挟み込む
ことによつて、ｎウェル領域２２の不純物濃度の高濃度
化を図って、オン抵抗の低下を図り、且つ７００Ｖとい
う高耐圧を実現している。
【０００４】
【発明が解決しようとする課題】しかしながら、図９の
例のサイドウォール付きゲート電極のＭＯＳＦＥＴは、
基板にエピタキシャルウェハを用いており、また、マス
クの枚数も多く必要で非常に高価なプロセスを必要とす
る。一方、図１０のｐ拡張ベース領域２７をもったＭＯ
ＳＦＥＴは、７００Ｖクラスの高耐圧素子では、かなり
高性能であることが確認されているが、それ以下の耐圧
クラスでの優位性は、報告されていない。
【０００５】以上の問題に鑑み、本発明の目的は、上記
のような特別のプロセスを必要としないで、しかも耐圧
とオン抵抗のトレードオフを改善したＭＯＳＦＥＴを提
供することにある。
【０００６】
【課題を解決するための手段】上記の課題解決のため、
本発明の横型高耐圧電界効果トランジスタは、第一導電
型半導体層の表面層に形成された第一導電型ウェル領域
と、その第一導電型ウェル領域の表面層に離れて形成さ
れた第二導電型ソース領域と第二導電型オフセット領域
と、その第二導電型オフセツト領域の表面の一部に形成
されたＬＯＣＯＳ酸化膜と、第二導電型オフセット領域
の表面層のＬＯＣＯＳ酸化膜の第二導電型ソース領域か
ら遠い側に形成された第二導電型ドレイン領域と、第二
導電型ソース領域と第二導電型オフセット領域とに挟ま
れた第一導電型ウェル領域の表面露出部の表面上にゲー
ト絶縁膜を介して形成された多結晶シリコンからなるゲ
ート電極と、第二導電型ソース領域の表面上に設けられ
たソース電極と、第二導電型ドレイン領域の表面上に設
けられたドレイン電極とを有するものとする。
【０００７】第二導電型半導体層の表面層に形成された
ものでもよい。また、前記第二導電型ソース領域を横方
向および深さ方向で取り囲むように形成された第一導電
型ウェル領域より不純物濃度の高い第一導電型ベース領
域を設けることもできる。特に、前記第二導電型オフセ
ット領域の表面濃度が５×１０16ｃｍ-3〜２×１０17ｃ
ｍ-3であり、拡散深さが０．５〜１．５μｍであり、そ
のオフセット領域の直下の第一導電型ウェル領域の最高
不純物濃度が５×１０15ｃｍ-3〜３×１０ 16ｃｍ-3であ
るものとする。
【０００８】そして、上記の横型高耐圧電界効果トラン
ジスタの製造方法としては、第一導電型ウェル領域を、
第一導電型ウェル領域を形成しようとする半導体層と同
じ半導体層に形成するＣＭＯＳトランジスタの第一導電
型ウェル領域と同時に形成するものとする。
【０００９】
【作用】上記の手段を講じ、第一導電型半導体層または
第二導電型半導体層の表面層に第一導電型ウェル領域を
形成し、その第一導電型ウェル領域の表面層に第二導電
型オフセット領域を形成することにより、第一導電型ウ
ェル領域だけでなく、第二導電型オフセット領域の空乏
化を促し、かつ第一導電型ウェル領域の最高不純物濃度
を高く保つことができる。
【００１０】また、第二導電型ソース領域を横方向およ
び深さ方向で取り囲むように形成された第一導電型ウェ
ル領域より不純物濃度の高い第一導電型ベース領域を設
けることにより、しきい値制御ができる。特に、前記第
二導電型オフセット領域の表面不純物濃度が５×１０16
ｃｍ-3〜２×１０17ｃｍ-3であり、拡散深さが０．５〜
１．５μｍであり、そのオフセット領域の直下の第一導
電型ウェル領域の最高不純物濃度が５×１０15ｃｍ-3〜
３×１０16ｃｍ-3であれば、第一導電型ウェル領域だけ
でなく、第二導電型オフセット領域の空乏化を促し、か
つ第一導電型ウェル領域の最高不純物濃度を高く保つこ
とができる。
【００１１】そして、第一導電型ウェル領域を、第一導
電型ウェル領域を形成しようとする半導体層と同じ半導
体層に形成するＣＭＯＳトランジスタの第一導電型ウェ
ル領域と同時に形成する上記の製造方法をとれば、高耐
圧トランジスタの第一導電型ウェル領域の形成のために
特別に工程を増やす必要がない。
【００１２】
【実施例】以下に、図を参照しながら、本発明の実施例
について説明する。図１の左側部分に、本発明第一の実
施例の高耐圧ｎチャネルＭＯＳＦＥＴの断面図を示す。
図の右側部分は、本発明のＭＯＳＦＥＴと同一シリコン
基板に集積されたＣＭＯＳトランジスタ（ｎチャネルＭ
ＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴ）の断面図であ
る。比抵抗が、１５Ω・ｃｍのｐ型基板４１の表面層の
一部にｐウェル領域４２がアクセプタ形成型不純物の選
択的なイオン注入およびその後の熱拡散により、形成さ
れている。ｐウェル領域４２の表面濃度は１×１０16ｃ
ｍ-3であり、接合深さは３μｍである。ｐウェル領域４
２の表面層に、少し間隔をおいてドナー形成型不純物の
選択的なイオン注入およびその後の熱拡散により、ｎオ
フセット領域４７とｎソース領域４５とが形成されてい
る。そのｎオフセット領域４７の表面の一部に厚い酸化
膜ＬＯＣＯＳ４６があり、そのＬＯＣＯＳ４６のｎソー
ス領域４５から遠い側のｎオフセット領域４７の表面層
にｎドレイン領域４８が形成されている。ここでｎオフ
セット領域４７の表面不純物濃度は、６×１０16ｃ
ｍ-3、接合深さは１μｍである。ｎオフセット領域４７
とｎソース領域４５とに挟まれたｐウェル領域４２の表
面上には、ゲート酸化膜４９を介してゲート電極５０
が、ｎソース領域４５の表面上にはソース電極５１が、
ｎドレイン領域４８の表面上にはドレイン電極５２がそ
れぞれ設けられている。このＭＯＳＦＥＴの動作は、一
般のＭＯＳＦＥＴと同じく、ゲート電極５０への電圧印
加により、ソース電極５１−ドレイン電極５２間が導通
するものである。図の右側部分のＣＭＯＳは、基板４１
の表面層に形成されたｎウェル領域５３、ｐウェル領域
５４の表面層にソース、ドレイン領域がそれぞれ形成さ
れたｐチャネルＭＯＳＦＥＴ５５とｎチャネルＭＯＳＦ
ＥＴ５６とからなる。この例のように、ＣＭＯＳと高耐
圧ＭＯＳＦＥＴとを同一基板４１に集積する場合、高耐
圧ＭＯＳＦＥＴのｐウェル領域４２は、ＣＭＯＳ部のｎ
チャネルＭＯＳＦＥＴ５６を形成するｐウェル領域５４
と同時に形成することもでき、その場合は、一枚のマス
クにより両方のｐウェル領域４２、５４の形成ができる
ので、高耐圧ＭＯＳＦＥＴのための特別のマスクは必要
としない。更に、高耐圧ＭＯＳＦＥＴのｎソース領域４
５、ｎドレイン領域４８は、ＣＭＯＳ部のｎチャネルＭ
ＯＳＦＥＴ５６のｎソース領域、ｎドレイン領域５７と
同時に形成することもできる。
【００１３】図２は、図１のＸ−Ｘ’線に沿った断面に
おける不純物濃度の分布図である。ｎオフセット領域４
７の接合深さが１μｍと浅いため、その直下のｐウェル
領域４２の最高不純物濃度は、６×１０15ｃｍ-3と高濃
度であることがわかる。図１のＭＯＳＦＥＴの耐圧は９
５Ｖ、オン抵抗は０．１７Ωｍｍ2 であった。これは、
ｎオフセット領域４７の不純物濃度を適当な濃度にし
て、ｎオフセット領域４７の空乏化を促して高耐圧を得
たこと、および、ｎオフセット領域４７の拡散深さを浅
くしてｐウェル領域４２の最高不純物濃度を高くし、オ
ン抵抗の低減を図ったことによる。図３に逆バイアス時
の電位分布を示す。図のように、ｎオフセット領域４７
は、表面不純物濃度が６×１０16ｃｍ-3と高濃度である
にもかかわらず、完全に空乏化し、実線で示した等電位
線はかなり均等に分布していることからも高耐圧化が理
解される。点線５８は空乏層端を示す。
【００１４】このようにｐウェルマスクの追加無しで、
ｐウェル領域４２の不純物分布を利用して、ｎオフセッ
ト領域４７の接合深さを１μｍと浅くすることにより、
耐圧とオン抵抗のトレードオフが改善された。図７は、
ｐウェル領域４２の不純物濃度とｎオフセット領域４７
の拡散深さをパラメータにした、耐圧とｎオフセット領
域４７の不純物濃度との関係を表した図である。横軸は
ｎオフセット領域４７の不純物濃度、たて軸は耐圧であ
る。実線はｐウェル領域４２の最高濃度が２×１０16ｃ
ｍ-3、点線は最高濃度が４×１０16ｃｍ-3であり、細線
はｎオフセット領域４７の接合深さが０．３μｍ、太線
は接合深さが１．０μｍの場合をそれぞれ示している。
あるパラメータの条件に対して、ｎオフセット領域４７
の不純物濃度が増すに従って、耐圧は、増大し、最大値
を示した後再び減少する。すなわち、耐圧を最大にする
最適なｎオフセット領域４７の不純物濃度が存在する。
そして、ｐウェル領域４２の不純物濃度が低い程、また
ｎオフセット領域４７の拡散深さが深い程、ピーク耐圧
は、上昇することがわかる。更に、ｐウェル領域４２の
拡散深さについても耐圧は依存しており、ｐウェル領域
４２の拡散深さが小さい程、ピーク耐圧は上昇するが、
その依存性は他の因子程大きくはない。そして、図には
示していないが、逆にｐウェル領域４２の不純物濃度が
低い程、またｎオフセット領域２の拡散深さが深い程、
オン抵抗が大きくなるという結果も得られている。ここ
でも、ｐウェル領域の拡散深さは、其れほど大きく影響
しない。従って、大きく影響する上記の三つの因子に
は、総合的に最適な範囲が決められる。その範囲は、ｎ
オフセツト領域４７の不純物濃度が５×１０16から２×
１０17ｃｍ-3、拡散深さが０．５〜１．５μｍ、ｐウェ
ル領域４２の不純物濃度が５×１０15から３×１０16ｃ
ｍ-3であり、この範囲では、耐圧は９０Ｖ以上、オン抵
抗は０．５Ωｃｍ2 以下である。
【００１５】図４の左側部分に、本発明第二の実施例の
高耐圧ｐチャネルＭＯＳＦＥＴの断面図を示す。図の右
側部分は、本発明のＭＯＳＦＥＴと同一シリコン基板に
集積されたＣＭＯＳ（ＮＭＯＳ、ＰＭＯＳ）の断面図で
ある。比抵抗が１５Ω・ｃｍのｐ型基板６１の表面層
に、ｎウェル領域６２が形成されている。ｎウェル領域
６２の表面濃度は３×１０16ｃｍ-3であり、接合深さは
４μｍである。前記ｎウェル領域６２の表面層にｐソー
ス領域６５、ｐオフセット領域６７、ｐドレイン領域６
８を形成する。ｐドレイン領域６８は図のように、ｐオ
フセット領域６７の表面層に形成する。ここでｐオフセ
ット領域６７の表面不純物濃度は、５×１０16ｃｍ-3、
接合深さは１μｍである。ｐオフセット領域６７の表面
には、ゲート酸化膜６９を介してゲート電極７０が形成
されている。この例のようにｎウェル領域６２は、ＣＭ
ＯＳ部のｐチャネル型ＭＯＳＦＥＴ７５を形成するｎウ
ェル領域７３と同時に形成することもでき、その場合
は、一枚のマスクにより両方のｎウェル領域６２、７３
の形成ができるので、高耐圧ｐチャネルＭＯＳＦＥＴの
ための特別のマスクは必要としない。
【００１６】図５は、図４のＹ−Ｙ’線に沿った断面に
おける不純物濃度の分布図である。ｐオフセット領域６
７の接合深さが１μｍと浅いため、その直下のｎウェル
領域６２の最大不純物濃度は、１．５×１０16ｃｍ-3と
高濃度であることがわかる。図４のｐチャネルＭＯＳＦ
ＥＴの耐圧は８０Ｖ、オン抵抗は０．４Ωｍｍ2 であっ
た。このようにｐオフセット領域６７の接合深さを１μ
ｍと浅くすることにより、耐圧とオン抵抗のトレードオ
フを改善した。図６に逆バイアス時の電位分布を示す。
図のように、ｐオフセット領域６７は、表面不純物濃度
が５×１０16ｃｍ-3と高濃度であるにもかかわらず、完
全に空乏化し、電位分布はかなり均等に分布していて、
高耐圧化に寄与していることがわかる。
【００１７】図８の左側部分に、本発明第三の実施例の
高耐圧ｎチャネルＭＯＳＦＥＴの断面図を示す。図の右
側部分は、本発明のＭＯＳＦＥＴと同一シリコン基板に
集積されたＣＭＯＳ（ＮＭＯＳ、ＰＭＯＳ）の断面図で
ある。図１の第一の実施例と同様に、ｐ型基板８１の表
面層にｐウェル領域８２が形成され、そのｐウェル領域
８２の表面層にｎソース領域８５、ｎオフセット領域８
７が形成され、ｎオフセット領域８７の表面には厚い酸
化膜ＬＯＣＯＳ８６があってそのｎソース領域８５から
遠い側にｎドレイン領域８８が形成されている。ｐウェ
ル領域８２の表面露出部の表面上にはゲート酸化膜８９
を介してゲート電極９０が設けられている。ソース電極
９１、ドレイン電極９２も同様に設けられている。図の
右側部分にはｎウェル領域９３、ｐウェル領域９４の表
面層にそれぞれ形成されたｐチャネル型ＭＯＳＦＥＴ９
５とｎチャネル型ＭＯＳＦＥＴ９６からなるＣＭＯＳ部
がある。図１の第一の実施例との違いは、ｐウェル領域
８２の中のｎソース領域８５の外側に、ｐウェル領域８
２より不純物濃度の高いｐベース領域８３が形成されて
いる点である。この構造では、ｐベース領域８３の不純
物濃度を最適値に選ぶことによって、上記の実施例の利
点に加えて、高耐圧ＭＯＳＦＥＴのしきい値電圧を制御
できる利点がある。
【００１８】以上の例は、ｐ型基板の表面層に形成され
た例を示したが、ｐ型基板の表面層に形成されたｎウェ
ル領域、或いはｎ型基板の表面層やその表面層に形成さ
れたｐウェル領域内に形成することもできることはいう
までもない。
【００１９】
【発明の効果】本発明によれば、横型高耐圧電界効果ト
ランジスタにおいて、拡散深さの浅いウェル領域の表面
層に接合深さが１μｍ程度の更に浅いオフセット領域を
形成することによって、それらの不純物分布を利用し
て、オフセット領域の空乏化を促し、かつ、ウェル領域
の不純物濃度を高くして、耐圧とオン抵抗のトレードオ
フを改善した。ＣＭＯＳＦＥＴを集積した半導体装置に
おいては、ＣＭＯＳ部のウェル領域およびドレイン領域
の形成工程と共通にすれば、特別に工程を増やす必要が
無く、容易に実施できる。
【図面の簡単な説明】
【図１】本発明第一の実施例の高耐圧ｎチャネルＭＯＳ
ＦＥＴを含む集積回路の部分断面図
【図２】図１の高耐圧ｎチャネルＭＯＳＦＥＴのＸ−
Ｘ’線に沿った不純物濃度分布図
【図３】図１の高耐圧ｎチャネルＭＯＳＦＥＴの電位分
布図
【図４】本発明第二の実施例の高耐圧ｐチャネルＭＯＳ
ＦＥＴの断面図
【図５】図４の高耐圧ｐチャネルＭＯＳＦＥＴのＹ−
Ｙ’線に沿った不純物濃度分布図
【図６】図４の高耐圧ｐチャネルＭＯＳＦＥＴの電位分
布図
【図７】図１の高耐圧ｎチャネルＭＯＳＦＥＴの耐圧に
及ぼすｎオフセット領域の表面不純物濃度、接合深さ、
ｐウェル領域の最高不純物濃度の影響を示した相関関係
図
【図８】本発明第三の実施例の高耐圧ｎチャネルＭＯＳ
ＦＥＴの断面図
【図９】従来の高耐圧ｎチャネルＭＯＳＦＥＴの断面図
【図１０】従来の別の高耐圧ｐチャネルＭＯＳＦＥＴの
断面図
【符号の説明】
１、２１、４１、６１ ｐ型基板 ８１ ｐ型基板 ２ ｎエピタキシャル層 ３、２３、８３ ｐベース領域 ４、２４ ｐ深ベース領域 ５、２５、４５、８５ ｎソース領域 ６、２６、４６、６６ ＬＯＣＯＳ ８６ ＬＯＣＯＳ ７、４７、８７ ｎオフセット領域 ８、２８、４８、８８ ｎドレイン領域 ９、２９、４９、６９ ゲート絶縁膜 ８９ ゲート絶縁膜 １０、３０、５０、７０ ゲート電極 ９０ ゲート電極 １１、３１、５１、７１ ソース電極 ９１ ソース電極 １２、３２、５２、７２ ドレイン電極 ９２ ドレイン電極 １３ サイドウォール ２２、６２ ｎウェル領域 ２７ 拡張ｐベース領域 ４２、８２ ｐウェル領域 ５３、７３、９３ ＣＭＯＳ部のｎウェル領域 ５４、７４、９４ ＣＭＯＳ部のｐウェル領域 ５５、７５、９５ ＣＭＯＳ部のｐチャネルＭＯ
ＳＦＥＴ ５６、７６、９６ ＣＭＯＳ部のｎチャネルＭＯ
ＳＦＥＴ ５７、９７ ＣＭＯＳ部のｎソース、ドレ
イン領域 ６５ ｐソース領域 ６７ ｐオフセット領域 ６８ ｐドレイン領域 ７７ ＣＭＯＳ部のｐソース、ドレ
イン領域

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】第一導電型半導体層の表面層に表面からの
    不純物の導入、拡散により形成された第一導電型ウェル
    領域と、その第一導電型ウェル領域の表面層に互いに離
    れて表面からの不純物の導入、拡散により形成された第
    二導電型ソース領域および第二導電型オフセット領域
    と、その第二導電型オフセツト領域の表面の一部に形成
    されたＬＯＣＯＳ酸化膜と、第二導電型オフセット領域
    の表面層のＬＯＣＯＳ酸化膜の第二導電型ソース領域か
    ら遠い側に形成された第二導電型ドレイン領域と、第二
    導電型ソース領域と第二導電型オフセット領域とに挟ま
    れた第一導電型ウェル領域の表面露出部の表面上にゲー
    ト絶縁膜を介して形成された多結晶シリコンからなるゲ
    ート電極と、第二導電型ソース領域の表面上に設けられ
    たソース電極と、第二導電型ドレイン領域の表面上に設
    けられたドレイン電極とを有することを特徴とする横型
    高耐圧電界効果トランジスタ。
  2. 【請求項２】第二導電型半導体層の表面層に表面からの
    不純物の導入、拡散により形成された第一導電型ウェル
    領域と、その第一導電型ウェル領域の表面層に互いに離
    れて表面からの不純物の導入、拡散により形成された第
    二導電型ソース領域および第二導電型オフセット領域
    と、その第二導電型オフセツト領域の表面の一部に形成
    されたＬＯＣＯＳ酸化膜と、第二導電型オフセット領域
    の表面層のＬＯＣＯＳ酸化膜の第二導電型ソース領域か
    ら遠い側に形成された第二導電型ドレイン領域と、第二
    導電型ソース領域と第二導電型オフセット領域とに挟ま
    れた第一導電型ウェル領域の表面露出部の表面上にゲー
    ト絶縁膜を介して形成された多結晶シリコンからなるゲ
    ート電極と、第二導電型ソース領域の表面上に設けられ
    たソース電極と、第二導電型ドレイン領域の表面上に設
    けられたドレイン電極とを有することを特徴とする横型
    高耐圧電界効果トランジスタ。
  3. 【請求項３】前記第二導電型ソース領域を横方向および
    深さ方向で取り囲むように形成された第一導電型ウェル
    領域より不純物濃度の高い第一導電型ベース領域を有す
    ることをを特徴とする請求項１または２に記載の横型高
    耐圧電界効果トランジスタ。
  4. 【請求項４】前記第二導電型オフセット領域の表面濃度
    が５×１０16ｃｍ-3〜２×１０17ｃｍ-3であり、拡散深
    さが０．５〜１．５μｍであり、そのオフセット領域の
    直下の第一導電型ウェル領域の最高不純物濃度が５×１
    ０15ｃｍ-3〜３×１０16ｃｍ-3であることを特徴とする
    請求項１ないし３のいずれかに記載の横型高耐圧電界効
    果トランジスタ。
  5. 【請求項５】第一導電型ウェル領域を、第一導電型ウェ
    ル領域を形成しようとする半導体層と同じ半導体層に形
    成するＣＭＯＳトランジスタの第一導電型ウェル領域と
    同時に形成することを特徴とする請求項１ないし４のい
    ずれかに記載の横型高耐圧電界効果トランジスタの製造
    方法。。
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