JP2003178574A - 高密度メモリセンス増幅器 - Google Patents

Abstract

(57)【要約】 【課題】選択されなかったセルからの漏れ電流を最小限に
抑える、高密度抵抗性メモリアレイ用の回路の提供。 【解決手段】第1と第2の入力ノート゛(74,75)を備えた差動
増幅器(Q5,Q6)を含み、センシンク゛されるメモリセル(Ｒ_Ｍ)の両端
に印加される読み取り電圧(VR)に応答して、抵抗性メモリア
レイ(30)の複数状態メモリセル(Ｒ_Ｍ)のテ゛ータを読み取るためのセ
ンス増幅器(38)が提供される。センス回路(A1,Q1,Q2)は、印
加される読み取り電圧(VR)によってメモリセル(Ｒ_Ｍ)の電流
を決定し、メモリセル(Ｒ_Ｍ)の電流を表すセンス電流を差動増幅
器の第1の入力ノート゛(74)に加える。基準回路(A2,Q3,Q4)
は、差動増幅器の第2の入力ノート゛(75)に基準電流を加え
るための第1と第2の抵抗素子(Ｒ_Ｈ,Ｒ_Ｌ)を備え、メモリセル
(Ｒ_Ｍ)の状態を判定するためにセンス電流と比較される基
準値を提供する。

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、メモリセンス増幅
器の分野に関する。とりわけ、本発明は、制御されたセ
ンス電圧と、基準電流を提供する複数の抵抗素子を有す
る高密度メモリセンス増幅器に関する。 【０００２】 【従来の技術】ランダムアクセスメモリ（ＲＡＭ）アレ
イの場合、増幅器を用いて、アドレス指定されたメモリ
セルの状態がセンシング（検出）され、センシングされ
た状態を表す信号がアレイの出力に供給される。このセ
ンス増幅器は、ＲＡＭアレイのタイプに応じてさまざま
な形態をとる。スタティックランダムアクセスメモリ
（ＳＲＡＭ）アレイまたはダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）アレイの場合、メモリは、揮発
性、すなわちアレイの電源がオフになるとデータが保持
されないことが多い。こうしたメモリは、複雑である場
合が多く、ステアリング（デコーダ）回路及びクロック
ド電流モード増幅器のような複雑なセンシング回路要素
を必要とする。 【０００３】対照的に、交点アレイのような不揮発性メ
モリアレイでは、長期保持、高密度及び高速アクセスに
関連した、交点タイプのような極めて単純でコンパクト
なメモリセルが利用される。不揮発性アレイは、各交点
セル毎にヒューズまたはアンチヒューズ（anti-fuse）
を備えるライトワンス型とすることもできるし、あるい
はそれぞれ、２つ以上の状態間で変化することが可能な
交点磁気セルを備えた磁気ランダムアクセスメモリ（Ｍ
ＲＡＭ）アレイのような複数の読み取り書き込み系統と
することも可能である。 【０００４】こうした高密度抵抗性メモリアレイにおけ
る主要な問題は、選択されなかったセルから選択された
メモリセルを分離して、セル状態の正確なセンシングを
得る必要があるという点である。セルが非常に接近して
おり、そのサイズが小さいため、選択されたセルからの
電流に干渉する、選択されなかったセルからの「寄生」
漏れ電流に関する重大な問題が生じることになる。さら
に、セル及び導体のサイズが小さいので、電圧及び電流
が減少し、その結果、セルのデータを正確に判定するの
に、電流及び電圧をいっそう精密に測定することが必要
になる。 【０００５】例えば、ＭＲＡＭアレイの場合、一般に、
選択されたセルの磁気状態、従って、セルによって格納
されたデータは、異なるセル状態にある行及び列の接合
部における、選択されたセルを通る電流のわずかな差に
よって求められる。メモリセルの接合部の全てが、多く
の並列経路を介して互いに結合されているので、単一メ
モリセルの抵抗状態のセンシングは、信頼できない可能
性がある。ある任意のメモリセルについてセンシングさ
れる抵抗は、他の行及び列の接合部におけるセルの抵抗
と並列をなす、センシングされるメモリセルの接合部の
抵抗に等しい。さらに、センス増幅器の固有のわずかな
差は、選択されたメモリセルのセンシング試行時に、抵
抗性交点アレイに印加されるわずかな差動電圧をまねく
可能性がある。これらのわずかな差動電圧によって、セ
ル状態のセンシングを妨害する寄生電流または「スニー
クパス」電流が生じる可能性がある。従って、セルデー
タの真の読み取りを達成するために、選択された各セル
を選択されなかったセルから分離する必要がある。 【０００６】２００１年７月３日にPernerに付与された
特許文献１には、差動増幅器及び２つの直接挿入前置増
幅器を含む高密度メモリアレイに関する読み取り回路が
開示されている。前置増幅器は、セルの入力ノード及び
出力ノード間に等電圧を印加することによって、選択さ
れなかったセルに「等電位」分離を施し、これによって
選択されなかったセルを通る望ましくない電流を最小限
に抑える。 【０００７】ＭＲＡＭセルを利用したアレイのような高
密度抵抗性メモリアレイに関するもう１つの問題は、セ
ル状態が、アンチヒューズメモリにおけるように、コン
ダクタンスまたはノンコンダクタンスによって測定され
ないために生じる。それどころか、ＭＲＡＭセルの状態
は、異なる磁気状態による抵抗の変化によって生じるセ
ル接合部の導電率の微小な差によって判定される。従っ
て、セルからセンス増幅器までのセンシングされた電流
の正確な「ミラー」を提供し、並びに信頼できる基準に
対してセンシングされる電流を測定し、セルの状態を判
定する手段を設けるのは困難である。 【０００８】アプローチの１つは、メモリ回路が１つの
メモリセルに単一ビットの情報を格納する基準メモリア
レイを利用することであった。データは、ある状態のメ
モリセルに格納され、既知状態の基準セルと比較され
る。セル情報は、メモリセルと基準セルとの抵抗差を検
出することによって読み取られる。このアプローチにお
けるセンス方式は、選択されたメモリセルにおけるデー
タの確実なセンシングに必要な分離のために、各メモリ
セル及び基準セルに直列トランジスタを含むことに依存
している。明白な欠点は、各基準セル及びメモリセル毎
に直列トランジスタを必要とするため、メモリアレイの
有効面積が増大することである。この基準メモリアプロ
ーチの一例が、２０００年４月２５日にNajiに付与され
た特許文献２に示されている。 【０００９】もう１つのアプローチは、１対のセルを利
用して１ビットのデータを格納することであった。デー
タは、ある状態のメモリセル及び逆の状態の他のメモリ
セルに記憶される。セル情報は、１対のセルのメモリ接
合部間における抵抗差を検出することによって読み取ら
れ、「ビット・ビット・バー」アプローチと呼ばれてい
る。セル対からの出力によって、センシングに利用可能
な信号が２倍にされ、従ってエラーが最小限に抑えられ
る。明かな欠点は、各記憶ビット毎に２つのメモリセル
が必要になるため、メモリアレイの有効記憶容量が半分
に削減されるということである。この基準メモリアプロ
ーチの一例が、２００１年２月２０日にLuckに付与され
た特許文献３に示されている。 【００１０】 【特許文献１】米国特許第６、２５６、２４７Ｂ１号明
細書 【特許文献２】米国特許第６，０５５，１７８号明細書 【特許文献３】米国特許第６，１９１，９８９号明細書 【特許文献４】米国特許第６，１６９，６８６号明細書 【００１１】 【発明が解決しようとする課題】従って、例えば、選択
されなかったセルの接合部にかかる電圧電位を最小限に
抑えることによって、選択されなかったセルからの漏れ
電流を最小限に抑える、高密度抵抗性メモリアレイ用の
実用的な回路が必要とされている。さらに、選択されな
かったセルからの寄生電流によって、選択されたセルの
電流の正確さが損なわれないように、選択されなかった
セルから選択されたセルを分離することが必要とされて
いる。さらに、測定される電流の歪みを回避するため
に、差動センス増幅器に固有のわずかな差を最小限に抑
えることが重要である。さらに、センシングされた電流
を基準に対して正確に測定するために、センス増幅器に
対してセンシングされるセル電流の正確な変換及びミラ
ーリングを施さなければならない。最後に、アレイの有
効記憶密度を損なうことのない、基準電流を提供する有
効な手段が必要とされている。 【００１２】 【課題を解決するための手段】本発明は、高密度メモリ
と一体化するための実用的な回路を提供する。本発明の
回路要素は、選択されたセルに対し、及び同時に選択さ
れた基準セルに対して、正確なセンス電圧を印加する。
本発明は、「等電位」分離を施して、選択されなかった
メモリセルからの漏れ電流の寄生効果を最小限に抑える
回路要素を提供する。本発明は、選択されなかったセル
から選択されたセルを分離するための手段を提供する。
さらに、本発明は、完全な基準メモリアレイを必要とす
ることなく、センシングされる電流に関して正確な基準
を提供する。さらに、本発明は、抵抗性メモリセルへの
アクセス及びセンシングを提供し、同時に他の高密度セ
ンシングアプローチと同等の読み取りアクセス時間を維
持する。 【００１３】本発明の１つの好適な実施形態において、
第１と第２の入力ノードを備えた差動増幅器を含み、セ
ンシングされるメモリセルの両端に印加される読み取り
電圧に応答して、抵抗性メモリアレイの複数状態メモリ
セルのデータを読み取るためのセンス増幅器が設けられ
ている。印加される読み取り電圧によってメモリセルの
電流を決定し、メモリセル電流を表すセンス電流を差動
増幅器の第１の入力ノードに加えるセンス回路が、設け
られている。差動増幅器の第２の入力ノードに基準電流
を加えるために第１と第２の抵抗素子を備える基準回路
が設けられており、基準電流は、メモリセルの状態を判
定するために、センス電流と比較される値を提供する。 【００１４】第１の抵抗素子は、メモリセルの第１の状
態を表す第１の抵抗を有し、第２の抵抗素子は、メモリ
セルの第２の状態を表す第２の抵抗を有する。電圧源に
よって、第１と第２の抵抗素子の両端に読み取り電圧が
印加され、第１と第２の抵抗素子を通る電流を平均する
ことによって、基準電流が発生する。第１の変換トラン
ジスタが、差動増幅器の第１のノードにメモリセルセン
ス電流を加え、第２の変換トランジスタが、差動増幅器
の第２のノードに基準電流を加える。コンパレータ回路
を用いて、差動増幅器の第１と第２の入力ノードにおけ
る信号が比較され、センシングされるメモリセルの状態
を表す出力が提供される。 【００１５】本発明の別の好適な実施形態は、差動増幅
器を利用して、抵抗性メモリアレイのセンシングされる
複数状態メモリセルのデータを読み取る方法である。こ
の方法は、印加される読み取り電圧を利用して、メモリ
セルに電流を発生するステップと、差動増幅器の第１の
入力ノードにメモリセル電流の電流を表すセンス電流を
加えるステップとを含む。第１と第２の抵抗素子を備え
た基準回路を利用して、基準電流を発生させ、差動増幅
器の第２の入力ノードに基準電流が加えられ、基準電流
が、メモリセルの状態を判定するために、センス電流と
比較される値を提供する。 【００１６】基準電流は、メモリセルの第１の状態を表
す抵抗を備えた第１の基準エレメント子の両端に読み取
り電圧を印加して、第１の基準電流を発生し、メモリセ
ルの第２の状態を表す抵抗を備えた第２の基準エレメン
トの両端に読み取り電圧を印加して、第２の基準電流を
発生することによって発生される。 【００１７】第１及び第２の基準電流が平均され、その
平均電流が、差動増幅器の第２の入力ノードに加えられ
る。電源電圧が、差動増幅器の第１のノードに対するミ
ラートランジスタの両端に印加されて、センスノード電
圧が発生し、差動増幅器の第２のノードに対する基準ト
ランジスタの両端に印加されて、基準ノード電圧が発生
する。差動増幅器の第１のノードにおいて、センス電流
を表す第１の電圧が発生し、第２のノードにおいて、基
準電流を表す第２の電圧が発生する。差動増幅器の第１
及び第２の入力ノードにおける第１及び第２の電圧を比
較することにより、センシングされるメモリセルの状態
を表す出力が提供される。 【００１８】本発明の他の態様及び利点については、本
発明の原理を一例として示す添付図面に関連して、以下
の詳細な説明から明らかになるであろう。 【００１９】 【発明の実施の形態】図１には、典型的な従来技術の交
点メモリアレイが示されている。第１の方向に延びる行
導体１２は、ワード線と呼ばれ、第１の方向に対して通
常垂直な第２の方向に延びる列導体１４は、ビット線と
呼ばれる。メモリセル１６は、通常、正方形または矩形
アレイに配列されるので、各メモリセル単位１６は、１
つのワード線１２及び交差するビット線１４に接続され
る。 【００２０】抵抗性ＲＡＭアレイにおいて、各メモリセ
ルの抵抗は、２つ以上の状態を有し、メモリセルのデー
タは、セルの抵抗状態の関数である。抵抗性メモリセル
は、１つ以上の磁性層、ヒューズまたはアンチヒュー
ズ、あるいはそのエレメントの公称抵抗の大きさに影響
を与えることによって情報を格納または生成する任意の
エレメントを含むことが可能である。抵抗性ＲＡＭアレ
イに用いられる他のタイプの抵抗素子には、読み取り専
用メモリの一部としてのポリシリコン抵抗器、及び光メ
モリ、撮像装置、または浮遊ゲートメモリデバイスの一
部としての浮遊ゲートトランジスタが含まれる。 【００２１】抵抗性ランダムアクセスメモリの１つのタ
イプは、各メモリセルが絶縁層によって分離された複数
の磁性層から形成されている、磁気ランダムアクセスメ
モリ（ＭＲＡＭ）である。磁性層の１つは、ピン止め層
（pinned layer）と呼ばれ、磁気の向きが、対象の範囲
内に印加された磁界が存在する状態で回転しないように
固定されている。もう１つの磁性層は、センス層と呼ば
れ、磁気の向きが、ピン止め層の状態と整合された状態
と、ピン止め層の状態と整合されていない状態との間で
変動可能である。絶縁トンネル障壁層が、磁性ピン止め
層と磁性センス層との間に挟まれている。この絶縁トン
ネル障壁層によって、量子力学トンネル電流が、センス
層とピン止め層との間を流れることが可能になる。トン
ネル効果は、電子スピン依存であり、それによりメモリ
セルの抵抗は、センス層とピン止め層の相対的磁化の向
きの関数になる。センス層の２つの状態に関する接合抵
抗の変動によって、メモリセルに格納されたデータが判
定される。２００１年１月２日にBrug他に付与された特
許文献４には、こうした磁気メモリセルのメモリが開示
されている。 【００２２】図２を参照すると、ＭＲＡＭメモリセルが
示されている。メモリ単位１６は、３層メモリセル２０
として示されている。各セル２０毎に、セル２０の磁性
センス層２２の向きに従って、１ビットの情報が格納さ
れる。通常、セル２０は、論理状態「１」及び「０」に
対応する２つの安定した磁気状態を備えている。センス
層２２の両方向矢印１５は、この２値状態機能を示して
いる。セル２０のピン止め層２４は、薄い絶縁体２６に
よってセンス層から分離されている。ピン止め層２４
は、層２４の一方向矢印１７によって示されるように、
磁気の向きが固定されている。センス層２２の磁気状態
が、ピン止め層２４の磁化方向と同じ方向に向けられる
場合、そのセルの磁化は「平行」と呼ばれる。同様に、
センス層２２の磁気状態が、ピン止め層２４の磁化方向
と逆の方向に向けられる場合、そのセルの磁化は、「反
平行」と呼ばれる。これらの向きはそれぞれ、低抵抗状
態及び高抵抗状態に対応する。 【００２３】選択されたメモリセル２０の磁気状態は、
選択されたメモリセルと交差するワード線１２及びビッ
ト線１４に電流を加えることによって変更可能である。
この電流によって、２つの直交磁界が生じ、この直交磁
界を組み合わせると、選択されたメモリセル２０のセン
ス層の磁化の向きが、平行状態と反平行状態の間で切り
換わることになる。選択されなかった他のメモリセル
は、選択されなかったメモリセルと交差するワード線ま
たはビット線からの磁界だけにさらされる。この単一磁
界は、選択されなかったセルのセンス層の磁気の向きを
変化させるほど強力ではなく、従って、その磁気の向き
が保持される。 【００２４】図３には、本発明による交点抵抗性メモリ
アレイ３０が示されている。メモリアレイ３０には、行
セレクタ回路３２及び列デコーダ回路３４が接続されて
おり、メモリセル３６の適合する行及び列に電圧を印加
することによってメモリセル３６を選択する。センス増
幅器３８が、列デコーダ回路３４のスイッチ３９によっ
て、選択されたメモリセル３６のビット線４０に接続さ
れる。行セレクタ回路３２によって、選択されたメモリ
セル３６のワード線４２に電圧Ｖ_ｒｏｗが印加され、ビ
ット線４０に電圧Ｖ_ｒｅａｄが印加される。同じビット
線電圧が、ビット線４０に沿って選択されなかったセル
の全てに印加される。しかし、選択されなかったセル
は、ワード線電圧Ｖ_ｒｏｗを受電するが、ビット線４０
にほとんど出力電流を供給しない。メモリセルの選択
後、センスアンプ３８の増幅器Ａ１（図４を参照された
い）は、列４０を電圧Ｖ_ｒｅａｄに保持するように動作
する。 【００２５】メモリコントローラ４４は、読み取り制御
及びアドレス選択信号４６を受信し、それぞれ、ライン
４７及び４８によって、行選択回路３２及び列デコーダ
回路３４に適切な行及び列選択信号を供給する。コンパ
レータクロック信号４９が、後述する目的のために、セ
ンス増幅器３８に加えられる。 【００２６】図３に示すように、基準エレメント５０及
び５１が、ワード線４２を横切って並列に接続されてい
る。電圧Ｖ_ｒｏｗによってメモリセル３６が選択される
と、基準エレメント５０及び５１も選択される。選択
後、センス増幅器３８の演算増幅器Ａ２（図４）は、列
５２及び５３を読み取り電圧Ｖ_ｒｅａｄに保持するよう
に動作する。従って、基準エレメント５０及び５１に
は、選択されたメモリセル３６に印加されるのと同じ電
圧がかかることになる。 【００２７】センス増幅器３８は、セル３６から格納さ
れたデータを示す信号電流をＳ′で受信する。同様に、
基準エレメント５０及び５１からの出力信号電流が、二
重スイッチ５６を介して、Ｓ″でセンス増幅器３８に加
えられる。さらに、センス増幅器３８によって、メモリ
セルからのＳ′におけるセンス電流とＳ″における基準
電流とが比較され、メモリセル３６に格納されたデータ
を表す出力信号Ｖ_０が提供される。 【００２８】次に、図４を参照すると、回路要素６０に
は、センス増幅器３８と、他の関連回路要素コンポーネ
ントとが含まれている。メモリエレメントＲ_Ｍは、少な
くとも２つのメモリ状態が高抵抗及び低抵抗によって示
される抵抗装置であると仮定され、２つの部分、すなわ
ち線形抵抗部分と非線形抵抗部分から構成され得る。各
メモリエレメントＲ_Ｍは、メモリエレメントＲ_Ｍの高抵
抗状態及び低抵抗状態に対応する１対の基準エレメント
Ｒ_Ｈ及びＲ_Ｌに関連している。増幅器３８は、抵抗素子
Ｒ_Ｍを通るセンス電流の決定に関連したセンス側（左
側）と、抵抗素子Ｒ_Ｈ及びＲ_Ｌを流れる電流から基準電
流を提供する基準側（右側）とを備えている。 【００２９】データは、選択されたメモリセルを通るミ
ラードセンス電流とミラード平均基準電流を比較するこ
とによってセンシングされる。ミラードセンス電流とミ
ラード平均電流は、同様の態様で発生する。センスエレ
メント及び基準エレメントにセンス電圧が印加され、結
果として生じるセンス電流及び基準電流が、１組の電流
変換装置を流れる。基準電流変換装置において、Ｒ_Ｈ及
びＲ_Ｌ電流を合計し、その合計をほぼ２に等しい係数で
割ることによって、ミラード平均基準電流が得られる。
センス及び平均基準電流変換装置の出力が、クロックド
差動電流コンパレータに接続されて、センス操作が完了
する。 【００３０】図４の回路要素についてさらに詳述する
と、抵抗素子Ｒ_Ｍ、Ｒ_Ｈ、及びＲ_Ｌは、ここでは、それ
ぞれ、ダイオード６２、６４、及び６６によって表され
る非線形抵抗器と直列に接続されている。各ダイオード
に対する入力は、読み取り電圧Ｖ_Ｒである。多数の選択
されなかったセルの合成寄生抵抗が、ダイオード６８と
直列をなす抵抗素子Ｒ_Ｐによって表されている。外部か
ら供給される電圧Ｖ_Ｓが、選択されなかった全てのセル
のダイオードに印加される。同様に、基準側では、外部
電圧Ｖ_Ｓが、寄生抵抗をノード７０に接続する２つの基
準列からの寄生抵抗を表す抵抗素子Ｒ_Ｐ／２に直列に接
続された、同様のダイオード６９に印加される。抵抗素
子Ｒ_Ｐ／２の出力は、電位Ｖ_Ｓ″を有するノード７２に
おいて、抵抗素子Ｒ_Ｈ及びＲ_Ｌの出力に接続されてい
る。抵抗素子Ｒ_Ｐの出力は、電位Ｖ_Ｓ′を有するノード
７０において、抵抗素子Ｒ_Ｍの出力に接続されている。 【００３１】電位Ｖ_Ｓ′をできる限りＶ_Ｓに近い値に維
持するために、電圧制御回路が、ノード７０に接続され
ている。トランジスタＱ１は、ノード７０に接続された
ドレインと、アースに接続されたソースを有する。高利
得演算増幅器Ａ１は、入力の１つとしてＶ_Ｓを有し、そ
のフィードバック入力はノード７０に接続されている。
増幅器Ａ１の出力は、トランジスタＱ１のゲートに送り
込まれる。トランジスタＱ１及び増幅器Ａ１は、ノード
７０の電位Ｖ_Ｓ′をアレイ電圧Ｖ_Ｓに極めて近い値に維
持するように動作する。 【００３２】同じ電圧制御回路が、並列基準抵抗素子Ｒ
_Ｈ及びＲ_Ｌの出力においてノード７２に接続されてい
る。トランジスタＱ３は、ノード７２に接続されたドレ
インと、アースに接続されたソースとを有する。高利得
演算増幅器Ａ２は、入力の１つとしてＶ_Ｓを有し、その
フィードバック入力はノード７２に接続されている。増
幅器Ａ２の出力は、トランジスタＱ３のゲートに送り込
まれる。トランジスタＱ３及び増幅器Ａ２は、電位
Ｖ_Ｓ″をアレイ電圧Ｖ_Ｓに極めて近い値に維持する。 【００３３】トランジスタＱ１を流れるセンス電流は、
選択されたメモリ素子Ｒ_Ｍを通る電流と、ダイオード６
８によって表される、選択されなかったセルと直列をな
すほぼゼロバイアスのダイオード及び抵抗素子Ｒ_Ｐを流
れる寄生電流との合計である。Ｖ_Ｓ≒Ｖ_Ｓ′の等電位分
離、及び低漏洩ダイオードによって、寄生電流は、Ｒ _Ｍ
を通るセンス電流よりはるかに少なくなる。 【００３４】トランジスタＱ３を流れる基準電流は、基
準抵抗素子Ｒ_Ｈ及びＲ_Ｌを流れる２つの電流と、ダイオ
ード６９によって表される、選択されなかったセルと直
列に接続されたほぼゼロバイアスのかかったダイオード
及び抵抗素子Ｒ_Ｐ／２を流れる寄生電流との合計であ
る。ノード７２は、これら２つの電流に関する合計ノー
ドの働きをする。 【００３５】トランジスタＱ１のゲートは、トランジス
タＱ５及びＱ６を含む差動増幅回路に、トランジスタＱ
１を通るセンス電流を「ミラーリングする（mirror）」
変換トランジスタＱ２のゲートに接続されている。トラ
ンジスタＱ２のドレインは、センスノード７４に接続さ
れて、後述する差動増幅器に対する入力としてミラード
センス電流を供給する。 【００３６】同様に、トランジスタＱ３のゲートは、同
じ差動増幅回路に、トランジスタＱ３を通る基準電流を
「ミラーリングする」変換トランジスタＱ４のゲートに
接続されている。トランジスタＱ３とＱ４のサイズの比
は、約２対１であり、従って、本明細書においてミラー
ド平均基準電流と呼ばれる、トランジスタＱ４を流れる
ミラー電流は、２つの基準電流の合計の１／２になる。
トランジスタＱ３及びＱ４のサイズの比は、回路及びデ
バイスの物理的特性によって決まり、最適なミラード平
均基準電流が得られるように調整される。トランジスタ
Ｑ４のドレインが、基準ノード７５に接続されており、
差動増幅器に対するもう１つの入力としてミラード平均
基準電流が供給される。 【００３７】上述のセンス電圧Ｖ_Ｓ及び電圧制御回路及
び電流変換回路の設計は、メモリエレメントＲ_Ｍと基準
メモリエレメントＲ_Ｈ及びＲ_Ｌとの抵抗比較におけるエ
ラーを最小限に抑えるため、センス増幅器３８のセンス
側及び基準側の両方に関して同一に近い。 【００３８】トランジスタＱ５及びＱ６、及びクロック
ド増幅器７６には、当該技術において既知の差動増幅器
またはクロックド電流コンパレータが含まれている。セ
ンス電流が、Ｑ１を流れ、ミラードセンス電流が、トラ
ンジスタＱ５のドレインから流出する。基準電流が、合
計されてトランジスタＱ３を流れ、ミラード平均基準電
流が、トランジスタＱ６のドレインから流出する。ミラ
ードセンス電流が、ミラード平均基準電流を超えると、
センスノード７４の電圧が、基準ノード７５の電圧未満
に引き下げられ、クロックドコンパレータ増幅器７６の
出力電圧が、論理０になる。ミラードセンス電流が、ミ
ラード平均基準電流未満になると、センスノード７４の
電圧が、引き上げられて、基準ノード７５の電圧を超
え、クロックドコンパレータ増幅器７６の出力が、論理
１になる。 【００３９】メモリセルがセンシングされた後、回路が
安定化する時間に、ノード７４及び７５における電圧が
サンプリングされ得るように、コンパレータ増幅器７６
が刻時される点に留意されたい。刻時機能は、メモリア
レイ全体の機能を刻時する、図３に示すような外部発生
源４６から供給されるのが好ましい。 【００４０】本発明の利点の１つは、センス増幅回路要
素が、制御されたセンス電圧Ｖ_Ｓ′及び制御された基準
電圧Ｖ_Ｓ″を供給し、両方の電圧が、できる限りアレイ
電圧Ｖ_Ｓに近い値に維持されるということである。この
結果は、選択されなかったセルを流れる電流を最小限に
抑え、アレイの残りの部分からセンス増幅器を分離する
のに役立つ。一般に、Ｖ_Ｓは、おそらく１００ミリボル
トといった、アースにかなり近い値に選択されるので、
寄生漏れ電流はできる限り少なく保たれる。 【００４１】本発明のもう１つの利点は、２つ以上の基
準エレメントを利用することにより、メモリセルの状態
に従って、センス電流を超えるか、またはそれ未満の選
択量に調整されることが可能な平均電流が供給されると
いう点である。このアプローチは、結果として生じる信
号がメモリセル信号の値の倍になる可能性のある、「ビ
ットビットバー」アプローチと極めて対照的である。本
発明の上述のアプローチに対するもう１つ有利な点は、
メモリアレイに必要な電流及び電圧が大幅に減少するの
で、回路に必要な電力が削減され、熱放散が低減すると
いう点である。 【００４２】本発明のもう１つの利点は、必要な基準エ
レメントを設けるために、ほぼ２倍の数のメモリエレメ
ントを必要とするビットビットバー設計に対して、必要
なメモリエレメント数が減少するという点である。 【００４３】次に図５を参照すると、本発明の好適な実
施形態の主なステップを示す流れ図が示されている。こ
の流れ図には、差動増幅器を用いて、抵抗性メモリアレ
イのセンシングされる複数状態のメモリセルのデータを
読み取る方法が示されている。ステップ８０において、
印加される読み取り電圧を利用して、メモリセルに電流
を発生させる。次にステップ８２において、差動増幅器
のセンスノードに、メモリセルの電流を表すミラードセ
ンス電流を加える。ステップ８４において、第１と第２
の抵抗素子を備えた基準回路を利用して、基準電流を発
生させる。次にステップ８６において、差動増幅器の第
２の入力ノードにミラード平均基準電流を加え、このミ
ラード平均基準電流によって、メモリセルの状態を判定
するために、センス電流と比較される基準値が提供され
る。 【００４４】図５には示されていないが、基準電流は、
メモリセルの第１の状態を表す抵抗を備える第１の基準
エレメントの両端に読み取り電圧を印加して、第１の基
準電流を発生させることにより、発生可能である。メモ
リセルの第２の状態を表した抵抗を備える第２の基準エ
レメントの両端に読み取り電圧を印加して、第２の基準
電流が発生する。第１と第２の基準電流を平均して、差
動増幅器の第２のノードに印加されるミラード平均基準
電流が発生する。 【００４５】ステップ８８に示すように、演算増幅器の
第１のノードに対するミラートランジスタの両端に電源
電圧を印加して、センスノード電圧を発生させる。ステ
ップ９０では、演算増幅器の第２のノードに対する基準
トランジスタの両端に電源電圧を印加して、基準ノード
電圧を発生させる。ステップ９２では、差動増幅器の第
１のノードにおいて、ミラードセンス電流を表した第１
の出力電圧を発生させ、ステップ９４では、第２のノー
ドにおいてミラード平均基準電流を表した第２の出力電
圧を発生させる。ステップ９６では、差動増幅器の第１
と第２の入力ノードにおける第１と第２の電圧を比較し
て、センシングされたメモリセルの状態を示す出力を供
給することが含まれる。最後に、ステップ９８では、読
み取り操作中に、メモリアレイ内の選択されたメモリセ
ル以外のメモリセルの入力及び出力端子に共通電圧を印
加して、メモリアレイにおける寄生電流が最小限に抑え
られる。 【００４６】もちろん、センス増幅器３８は、より一般
的なセル当たり複数ビットのメモリに適応させることが
可能であり、この場合、抵抗素子が３つ以上のメモリ状
態を備えることができ、センス増幅器３８が３つ以上の
基準状態を備えることができる。やはり、言うまでもな
いが、単一基準エレメントＲ_Ｈ及びＲ_Ｌは、複数のメモ
リセルの共通基準として利用することが可能である。従
って、本発明の回路設計によれば、「ビットビットバ
ー」メモリアレイシステムに比べて、メモリアレイの有
効記憶に関して大幅に効率的になる。さらに、基準エレ
メントＲ_Ｈ及びＲ _Ｌは、図３に示すように、メモリアレ
イの一部とすることもできるし、あるいは、センス増幅
器３８の一部として、または別様に、メモリアレイから
離れた位置に設けることも可能である。 【００４７】以上の実施形態は、本発明の代表的なもの
であるが、当業者には、この詳細な説明及び特許請求の
範囲を検討することによって、あるいは開示された本発
明の実施形態を実施することによって、他の実施形態が
明らかになるであろう。本明細書における詳細な説明及
び実施形態は、単なる例証としてみなされることを意図
しており、本発明は、特許請求の範囲及びその同等物に
よって定義される。 【００４８】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施形態を示す。 １．センシングされる複数状態のメモリセル（Ｒ_Ｍ）の
両端に印加された読み取り電圧に応答して、抵抗性メモ
リアレイ（30）の前記メモリセル（Ｒ_Ｍ）のデータを読
み取るためのセンス増幅器（38）であって、（ａ）第１
と第２の入力ノード（74、75）を備えた差動増幅器（Q
5、Q6）と、（ｂ）印加された読み取り電圧で前記メモ
リセルの電流を決定し、前記メモリセル電流を表すセン
ス電流を前記差動増幅器（Q5、Q6）の第１の入力ノード
（74）に加えるためのセンス回路（A1、Q1、Q2）と、及
び（ｃ）前記差動増幅器（Q5、Q6）の前記第２の入力ノ
ード（75）に平均基準電流を加えるための第１と第２の
抵抗素子（Ｒ_Ｈ、Ｒ_Ｌ）を備える基準回路（A2、Q3、Q
4）とを含み、前記基準電流が、前記メモリセル
（Ｒ_Ｍ）の状態を判定するために前記センス電流と比較
される値を提供する、センス増幅器（38）。 ２．前記第１の抵抗素子（Ｒ_Ｈ）が、前記メモリセル
（Ｒ_Ｍ）の第１の状態を表す第１の抵抗を有し、前記第
２の抵抗素子（Ｒ_Ｌ）が、前記メモリセル（Ｒ_Ｍ）の第
２の状態を表す第２の抵抗を有する、上記１のセンス増
幅器。 ３．前記基準回路（A2、Q3、Q4）が、前記第１及び第２
の抵抗素子（Ｒ_Ｈ、Ｒ_Ｌ）を通る電流の平均として基準
電流を発生するための平均回路である、上記１のセンス
増幅器。 ４．前記平均回路が、前記第１及び第２の抵抗素子（Ｒ
_Ｈ、Ｒ_Ｌ）を通る電流を合計して合計電流を提供し、そ
の合計電流を２分割して、前記平均電流を得るための平
均要素（A2、Q3、Q4）を含む、上記３のセンス増幅器。 ５．前記差動増幅器（Q5、Q6）が、前記第１の入力ノー
ド（74）に結合されたミラートランジスタ（Q5）、及び
前記第２の入力ノード（75）に結合された基準トランジ
スタ（Q6）を備える電流ミラーセンシング回路を含む、
上記４のセンス増幅器。 ６．前記差動増幅器（Q5、Q6）の前記第１及び第２の入
力ノード（74、75）における信号を比較して、前記セン
シングされるメモリセル（Ｒ_Ｍ）の状態を示す出力（Ｖ
_０）を提供するためのコンパレータ（76）をさらに含
む、上記５のセンス増幅器。 ７．前記差動増幅器の前記第１のノード（74）に前記セ
ンス電流を加えるための第１の変換トランジスタ（Q2）
と、前記差動増幅器の前記第２のノード（75）に前記基
準電流を加えるための第２の変換トランジスタ（Q4）と
をさらに含む、上記１のセンス増幅器。 ８．差動増幅器を利用して、抵抗性メモリアレイのセン
シングされる複数状態のメモリセルのデータを読み取る
方法であって、（ａ）印加される読み取り電圧を利用し
て、前記メモリセルに電流を発生させるステップと、
（ｂ）前記差動増幅器の前記第１の入力ノードに、前記
メモリセル電流の電流を表すセンス電流を加えるステッ
プと、（ｃ）第１と第２の抵抗素子を備えた基準回路を
利用して、基準電流を発生させるステップと、及び
（ｄ）前記差動増幅器の前記第２の入力ノードに前記基
準電流を加えるステップとからなり、前記基準電流が、
前記メモリセルの状態を判定するために前記センス電流
と比較される値を提供する、方法。 ９．前記基準電流が、（ａ）前記メモリセルの第１の状
態を表す抵抗を有する第１の基準エレメントの両端に読
み取り電圧を印加することによって、第１の基準電流を
発生させ、（ｂ）前記メモリセルの第２の状態を表す抵
抗を有する第２の基準エレメントの両端に読み取り電圧
を印加することによって、第２の基準電流を発生させ、
及び（ｃ）前記第１及び第２の基準電流から平均電流を
発生させ、差動増幅器の前記第２の入力ノードに前記平
均電流を加えることによって、発生する、上記８の方
法。 １０．前記差動増幅器の前記第１のノードに、前記セン
ス電流を表す第１の電圧を発生させるステップと、前記
第２のノードに、前記基準電流を表す第２の電圧を発生
させるステップと、前記差動増幅器の前記第１と第２の
入力ノードにおける前記第１と第２の電圧を比較して、
前記センシングされるメモリセルの状態を示す出力を提
供するステップとをさらに含む、上記８の方法。 【００４９】 【発明の効果】本発明の利点の１つは、センス増幅回路
要素が、制御されたセンス電圧Ｖ_Ｓ′及び制御された基
準電圧Ｖ_Ｓ″を供給し、両方の電圧が、できる限りアレ
イ電圧Ｖ_Ｓに近い値に維持されるということである。こ
の結果は、選択されなかったセルを流れる電流を最小限
に抑え、アレイの残りの部分からセンス増幅器を分離す
るのに役立つ。一般に、Ｖ_Ｓは、おそらく１００ミリボ
ルトといった、アースにかなり近い値に選択されるの
で、寄生漏れ電流はできる限り少なく保たれる。 【００５０】本発明のもう１つの利点は、２つ以上の基
準エレメントを利用することにより、メモリセルの状態
に従って、センス電流を超えるか、またはそれ未満の選
択量に調整されることが可能な平均電流が供給されると
いう点である。このアプローチは、結果として生じる信
号がメモリセル信号の値の倍になる可能性のある、「ビ
ットビットバー」アプローチと極めて対照的である。本
発明の上述のアプローチに対するもう１つ有利な点は、
メモリアレイに必要な電流及び電圧が大幅に減少するの
で、回路に必要な電力が削減され、熱放散が低減すると
いう点である。 【００５１】本発明のもう１つの利点は、必要な基準エ
レメントを設けるために、ほぼ２倍の数のメモリエレメ
ントを必要とするビットビットバー設計に対して、必要
なメモリエレメント数が減少するという点である。

【図面の簡単な説明】 【図１】従来技術の抵抗性交点メモリデバイスを示す概
略図である。 【図２】ＭＲＡＭメモリセル及びそれに接続された導体
の従来技術による構造を示す概略図である。 【図３】本発明によるＭＲＡＭメモリセルアレイ及びセ
ンシングエレメントの構造を示す略ブロック図である。 【図４】本発明によるセンス増幅器を示す回路図であ
る。 【図５】本発明によるメモリセルの抵抗状態をセンシン
グする方法の流れ図である。 【符号の説明】 30 抵抗性メモリアレイ 38 センス増幅器 74 センスノード 75 基準ノード 76 クロックドコンパレータ増幅器 A1、A2 演算増幅器 Q1〜Q6 トランジスタ Ｒ_Ｈ、Ｒ_Ｌ 抵抗素子（基準エレメント） Ｒ_Ｍ メモリセル Ｖ_０ 出力

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンドリュー・エル・ヴァン・ブロックリ ン アメリカ合衆国オレゴン州97330，コーバ リス，ノースウエスト・ハッピー・バレ イ・ドライブ・6050 (72)発明者 ピーター・ジェイ・フリッケ アメリカ合衆国オレゴン州97330，コーバ リス，ロウダ・ウェイ・7101 (72)発明者 ジェイムス・アール・イートン・ジュニア アメリカ合衆国カリフォルニア州94306, パロアルト，シャスタ・ドライブ・373

Claims (1)

1. 【特許請求の範囲】 【請求項１】センシングされる複数状態のメモリセル
   （Ｒ_Ｍ）の両端に印加された読み取り電圧に応答して、
   抵抗性メモリアレイ（30）の前記メモリセル（Ｒ_Ｍ）の
   データを読み取るためのセンス増幅器（38）であって、 （ａ）第１と第２の入力ノード（74、75）を備えた差動
   増幅器（Q5、Q6）と、 （ｂ）印加された読み取り電圧で前記メモリセルの電流
   を決定し、前記メモリセル電流を表すセンス電流を前記
   差動増幅器（Q5、Q6）の第１の入力ノード（74）に加え
   るためのセンス回路（A1、Q1、Q2）と、及び （ｃ）前記差動増幅器（Q5、Q6）の前記第２の入力ノー
   ド（75）に平均基準電流を加えるための第１と第２の抵
   抗素子（Ｒ_Ｈ、Ｒ_Ｌ）を備える基準回路（A2、Q3、Q4）
   とを含み、前記基準電流が、前記メモリセル（Ｒ_Ｍ）の
   状態を判定するために前記センス電流と比較される値を
   提供する、センス増幅器（38）。