JPH0660676A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】この発明は、大規模メモリセルアレーにおいて
も、高速読み出しが可能とされるようにした半導体メモ
リ装置を提供することを目的とする。 【構成】メモリセルアレー11をＥＰＲＯＭトランジスタ
Ｑ411 〜Ｑ4mn によって構成し、列デコーダ13、行デコ
ーダ14からの出力によって１つのメモリセルが選択さ
れ、第１の負荷トランジスタＱ11に対応して、メモリセ
ル出力ａを得る。列デコーダ13および行デコーダ14の出
力に対応してダミーＥＰＲＯＭトランジスタＱ41〜Ｑ4m
の１つが選択され、第２の負荷トランジスタＱ12に対応
してダミーセル出力ｂが得られるようにする。このダミ
ーセル出力ｂは、メモリセル出力と同じビット線容量を
有し、メモリセル出力ａおよびダミーセル出力ｂは差動
増幅器15で比較され出力判定されるもので、ダミーセル
出力ｂである差動増幅器15の基準電圧がメモリセル出力
ａの変動に追従して変化されるようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば差動型センス
アンプを用いてメモリセルアレーからの読み出し信号を
出力する、マスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等
の半導体メモリ装置に関する。

【０００２】

【従来の技術】メモリセルアレーによって構成された半
導体メモリから記憶データを読み出す手段としては、例
えば特開昭５９−４０３９７号公報に示されるように、
差動増幅器においてメモリセルアレーからの読み出し出
力と所定の設定電圧Ｖref と比較するようにした差動型
センスアンプが知られている。

【０００３】図６はこの様な従来の半導体メモリ装置の
回路例を示すもので、ｎ列およびｍ行にそれぞれメモリ
セルを構成するＥＰＲＯＭトランジスタＱ411 〜Ｑ4mn
を配列したメモリセルアレー11を備える。このメモリセ
ルアレー11の各列のＥＰＲＯＭトランジスタのドレイン
は、それぞれ列単位でビット線ｂ11〜ｂ1nに共通に接続
され、この各ビット線ｂ11〜ｂ1nは列セレクトトランジ
スタＱ31〜Ｑ3nにそれぞれ接続される。

【０００４】このメモリセルアレー11の読み出しアドレ
スはアドレスカウンタ12で設定されるもので、このアド
レスカウンタ12からのアドレスデータが列デコーダ13お
よび行デコーダ14に供給され、列デコーダ13からはｎ列
の１つを選択する列選択信号ＳＣ1 〜ＳＣn が出力され
る。そして、この列選択信号ＳＣ1 〜ＳＣn は、列セレ
クトトランジスタＱ31〜Ｑ3nのそれぞれゲートに供給さ
れる。

【０００５】また、行デコーダ14からの行選択信号ＳＲ
1 〜ＳＲm は、各行単位のＥＰＲＯＭトランジスタの共
通接続されたゲートに供給し、列選択信号および行選択
信号によって、メモリセルアレーを構成する１つのＥＰ
ＲＯＭトランジスタが選択され、この選択されたＥＰＲ
ＯＭトランジスタに記憶されたデータが、選択された列
セレクトトランジスタを介して、メモリセル出力ａとし
て読み出されるようにする。

【０００６】メモリセルアレー11を構成する各ＥＰＲＯ
ＭトランジスタＱ411 〜Ｑ4mn は、データの“１”また
は“０”にそれぞれ対応して、書き込み状態（しきい値
電圧Ｖt が４．５Ｖ以上）、または消去状態（しきい値
電圧がほぼ１．５Ｖ）に設定されている。

【０００７】メモリセル出力ａは、出力判定回路を構成
するセンスアンプ回路の負荷トランジスタＱ1 に供給さ
れるもので、メモリセル出力ａが差動増幅器15で所定の
基準電源からの基準電圧Ｖref と比較されるようにす
る。この差動増幅器15からの出力をインバータ回路16を
介して出力Ｏとして取り出す。すなわち、メモリセル出
力ａのレベルが基準電圧Ｖref を越えるか否かによっ
て、出力のハイレベルもしくはローレベルを判定してい
る。

【０００８】この様な半導体メモリ装置において、選択
されたメモリセルを構成するＥＰＲＯＭトランジスタが
オフ状態で出力ａがハイレベルとなる場合には、図７
（Ａ）で示すように、出力ａがビット線容量による電荷
の再分配によって低電圧側に変動し、負荷トランジスタ
Ｑ1 のオン抵抗とビット線容量で決まる時定数で上昇す
る。そして、出力ａが基準電圧Ｖref を越えると、
（Ｂ）図で示すようにセンスアンプの遅延ｔ3 の後、セ
ンスアンプの出力Ｏがハイレベルに確定される。したが
って、メモリ規模が増大してビット線容量が増加する状
態となると、読み出し時間が必然的に長くなる。

【０００９】

【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みなされたもので、メモリセルアレーの選択さ
れたメモリセルの出力の変動に対応して基準電圧が変動
されるようにして、例えばメモリ規模が増大してビット
線容量が増加するようになっても、書き込みデータの高
速読み出しを可能にすることのできる半導体メモリ装置
を提供しようとするものである。

【００１０】

【課題を解決するための手段】この発明に係る半導体メ
モリ装置は、アドレス指令に対応する列選択信号および
行選択信号に基づいて１つのメモリセルが選択されるよ
うにしたメモリセルアレーと、このメモリセルと同一に
構成された少なくとも１つのダミーセルを含んで構成さ
れ、前記メモリセルアレーの１つのビット線に接続され
る容量負荷と等しい容量負荷が設定されるダミーセル手
段とを有し、前記メモリセルアレーの出力および前記ダ
ミーセル手段からの出力がそれぞれ結合される第１およ
び第２の負荷トランジスタを備えるもので、前記ダミー
セル手段と前記第２の負荷トランジスタとは、前記メモ
リセルアレーの列選択信号に対応した信号によって導通
状態が設定されるダミー列セレクトトランジスタを介し
て接続する。そして、前記第１および第２の負荷トラン
ジスタに対応してそれぞれ得られるメモリセル出力およ
びダミーセル出力が差動型センスアンプ出力判定手段で
判定されるようにする。

【００１１】

【作用】この様に構成される半導体メモリ装置にあって
は、アドレス指定に対応して１つのメモリセルが選択さ
れると同時に１つのダミーセルが選択され、メモリセル
出力ａおよびダミーセル出力ｂが第１および第２の負荷
トランジスタから得られるようになる。そして、出力ａ
およびｂが差動型センスアンプ回路に供給され、出力ｂ
を基準として出力ａが判定されるようになるもので、こ
の場合出力ｂはメモリセル出力ａの変動に追従する状態
で変化されるようになって、出力ａが所定の基準電圧Ｖ
ref を越えるよりも早く、センスアンプ判定手段におい
て差分を生ずるようになって、高速読み出しが可能とさ
れるようになる。

【００１２】

【実施例】以下、図面を参照してこの発明の一実施例を
説明する。図１はその構成を示すもので、図６で示した
従来例と同様にｍ行およびｎ列に配置したそれぞれメモ
リセルを構成するＥＰＲＯＭトランジスタＱ411 〜Ｑ4m
n を備えたメモリセルアレー11を有するもので、このメ
モリセルアレー11を構成する各列のＥＰＲＯＭトランジ
スタのドレインは、各列単位にビット線ｂ11〜ｂ1nに共
通に接続する。この各列単位の接続点は、それぞれ列セ
レクトトランジスタＱ31〜Ｑ3nを介して第１の負荷トラ
ンジスタＱ11にメモリセル出力ａとして接続される。

【００１３】列セレクトトランジスタＱ31〜Ｑ3nのそれ
ぞれゲートには、アドレスカウンタ12のアドレスデータ
に対応して発生される列デコーダ13からの列選択信号Ｓ
Ｃ1〜ＳＣn がそれぞれ供給されている。また、メモリ
セルアレー11のＥＰＲＯＭトランジスタＱ411 〜Ｑ4mn
のゲートは各行単位で共通に接続され、この行単位のゲ
ートに同じくアドレスカウンタ12からのアドレスデータ
に対応して発生される行デコーダ14からの行選択信号Ｓ
Ｒ1 〜ＳＲm が供給される。

【００１４】したがって、アドレスカウンタ12から出力
されるアドレスデータに対応して１つのＥＰＲＯＭトラ
ンジスタが選択され、この選択されたＥＰＲＯＭトラン
ジスタからの読み出しデータが出力ａとされ、第１の負
荷トランジスタＱ11のドレインに供給される。

【００１５】また、メモリセルアレー11の各行それぞれ
に対応したダミーＥＰＲＯＭトランジスタＱ41〜Ｑ4mを
備えたダミーセル回路21が設けられる。このダミーセル
回路21の各ＥＰＲＯＭトランジスタＱ41〜Ｑ4mは、ドレ
インがダミービット線ｂ1dに共通接続され、その各ゲー
トに行デコーダ14からの行選択信号ＳＲ1 〜ＳＲm が供
給される。ダミービット線ｂ1dはダミー列セレクトトラ
ンジスタＱ3 に接続され、このダミー列セレクトトラン
ジスタＱ3 からダミーセル出力ｂが取り出されて第２の
負荷トランジスタＱ12のドレインに供給される。

【００１６】ダミー列セレクトトランジスタＱ3 のゲー
トには、ダミー列デコーダ22からのダミー列選択信号Ｓ
Ｄが供給され、このダミー列選択信号ＳＤは、列デコー
ダ13で１つの列選択信号が発生されたときに、この列選
択信号に同期する状態で発生される。そして、このダミ
ー列選択信号ＳＤに対応して第２の負荷トランジスタＱ
12に対応してダミーセル出力ｂが発生されるもので、こ
の出力ｂは差動型センスアンプ回路の基準電圧として差
動増幅器15の非反転側入力に供給される。すなわち、ダ
ミーセル回路21およびダミー列セレクトトランジスタＱ
3 等によって、基準電圧発生回路23が構成される。

【００１７】第１および第２の負荷トランジスタＱ11お
よびＱ12にそれぞれ対応して得られるメモリセル出力ａ
およびダミーセル出力ｂは、センスアンプ回路を構成す
る差動増幅器15で比較され、メモリセル出力判定が行わ
れるもので、この差動増幅器15からの出力はインバータ
回路16を介して判定出力Ｏとして得られる。

【００１８】ここで、ダミーＥＰＲＯＭトランジスタＱ
41〜Ｑ4mは、常時消去状態（しきい値Ｖt が１．５Ｖ）
である。そして、ダミーセル出力ｂに対応する出力電圧
Ｖbが、ダミー列セレクトトランジスタＱ3 が導通状態
で且つ回路的に定常状態の場合の値をＶref とし、また
メモリセルアレー11を構成するＥＰＲＯＭトランジスタ
が消去（Ｖt が１．５Ｖ）状態におけるメモリセル出力
ａの出力電圧をＶs とし、さらに書き込み状態の場合の
出力電圧をＶw とした場合、 Ｖs ＜Ｖref ＜Ｖw ………(1) を 満足する必要がある。

【００１９】したがって、第２の負荷トランジスタＱ12
のゲート幅ＷＱ2 とゲート長ＬＱ2の比“ＷＱ2 ／ＬＱ2
”は、第１の負荷トランジスタＱ11のゲート幅ＷＱ1
とゲート長ＬＱ1 の比“ＷＱ1 ／ＬＱ1 ”に対して次の
式を満足するように、第１および第２の負荷トランジス
タＱ11およびＱ12を決定する。 （ＷＱ2 ／ＬＱ2 ）＞（ＷＱ1 ／ＬＱ1 ） ………(2) 図２の（Ａ）にダミー列デコーダ22の具体的な回路例を
示すもので、列デコーダ13から出力される列選択信号Ｓ
Ｃ1 〜ＳＣn のそれぞれ異なる２つの組を排他的論理和
回路251 、252 、…に入力し、これらの排他的論理和回
路251 、252 のそれぞれ２つの出力を次段の排他的論理
和回路261 、262 、…に供給する。そして、最終段の１
つの排他的論理和回路27からダミー列選択信号ＳＤが出
力されるようにする。したがって、同図の（Ｂ）で示す
ように列選択信号ＳＣ1 〜ＳＣnが発生されたときに、
これらの列選択信号ＳＣ1 〜ＳＣn の中のいずれか１つ
がハイレベルのときにダミー列選択信号ＳＤがハイレベ
ルとされ、ダミー列セレクトトランジスタＱ3 が導通状
態とされる。

【００２０】この様に構成される半導体メモリ装置にお
いて、例えばアドレスカウンタ12から列アドレス信号ｃ
ａおよび行アドレス信号ｒａが出力され、列デコーダ13
から列選択信号ＳＣ1 がハイレベルとされ、また行デコ
ーダ14から行選択信号ＳＲ1がハイレベルとされると、
列セレクトトランジスタＱ31が導通され、メモリセルア
レー11のＥＰＲＯＭトランジスタＱ411 が選択される。
また同時に、基準電圧発生回路23のダミー列セレクトト
ランジスタＱ3 が導通してダミーＥＰＲＯＭトランジス
タＱ41が選択される。

【００２１】図３はこの様な状態における動作関連部分
を取り出して示しているもので、以下この回路を用いて
動作を説明する。この図において、Ｃb11 はビット線ｂ
11に接続されて非選択状態にあるＥＰＲＯＭトランジス
タＱ421 〜Ｑ4m1 のドレイン接合容量等からなるビット
線容量であって、１メモリセル当たりのビット線容量を
Ｃbbとすれば、“Ｃb11 ＝Ｃbb×（ｍ−１）”である。

【００２２】またＣb1d は、ダミービット線ｂ1dに接続
された非選択状態にあるダミーＥＰＲＯＭトランジスタ
Ｑ42〜Ｑ4mのドレイン接合容量等からなるダミービット
線容量であり、１セル当たりのダミービット線容量をＣ
ddとすれば、“Ｃb1d ＝Ｃdd×（ｍ−１）”である。ま
た、Ｃa はメモリセル出力ａに接続される寄生容量、Ｃ
b はダミーセル出力ｂに接続される寄生容量である。

【００２３】列選択信号ＳＣ1 、ダミー列選択信号Ｓ
Ｄ、および行選択信号ＳＲ1 がローレベル（接地電位）
のとき、列セレクトトランジスタＱ31およびダミー列セ
レクトトランジスタＱ3 は非導通状態とされ、さらにＥ
ＰＲＯＭトランジスタＱ411 およびダミーＥＰＲＯＭト
ランジスタＱ41が共に非選択状態であって、メモリセル
出力ａの電圧Ｖa およびダミーセル出力ｂの電圧Ｖb
は、共に電源電圧Ｖccとなっている。

【００２４】また、ビット線ｂ11およびダミービット線
ｂ1dの電圧Ｖb11 およびＶb1d は、それぞれビット線容
量Ｃb11 およびダミービット線容量Ｃb1d が放電してい
るため、接地電位（０Ｖ）となっている。

【００２５】この様な状態で行選択信号ＳＲ1 、列選択
信号ＳＣ1 およびダミー列選択信号ＳＤがハイレベルと
なり、列セレクトトランジスタＱ31、ダミー列セレクト
トランジスタＱ3 が導通状態となると、メモリセル出力
ａに接続される寄生容量Ｃaとビット線容量Ｃb11 との
間で電荷の再配分が起こり、メモリセル出力ａの電圧Ｖ
a は過渡的に次式のように降下する。 Ｖa ＝Ｃa ／（Ｃa ＋Ｃb11 ）・Ｖcc ………(3) このとき、ダミーセル出力ｂにおいても同様に寄生容量
Ｃb とダミービット線容量Ｃb1d との間で電荷の再配分
が起こり、ダミーセル出力ｂの電圧Ｖb は、過渡的に次
式で示すように降下する。 Ｖb ＝Ｃb ／（Ｃb ＋Ｃb1d ）・Ｖcc ………(4) ここで、メモリセル出力ａおよびダミーセル出力ｂより
見た回路構成を等しくし、且つ配線の面積さらに接続さ
れるトランジスタのドレイン面積等のレイアウト形状を
等しくすることによって、寄生容量Ｃa とＣb を等しく
することができる。

【００２６】さらにダミーＥＰＲＯＭトランジスタＱ41
をＥＰＲＯＭトランジスタＱ411 と同一の構成とし、そ
のレイアウト形状も等しくすることによって、１セル当
たりのビット線容量Ｃbbとダミービット線容量Ｃddを等
しくすることができ、ダミーメモリセル回路21のダミー
ビット線ｂ1dに接続されるダミーＥＰＲＯＭトランジス
タの個数を、ビット線ｂ11に接続されるＥＰＲＯＭトラ
ンジスタの個数と等しくすることにより、ダミービット
線容量Ｃb1d とビット線容量Ｃb11 とを等しくすること
ができる。

【００２７】図４はメモリセルアレー11のＥＰＲＯＭト
ランジスタＱ411 が書き込み状態に設定されている場合
の動作波形を示すもので、ＥＰＲＯＭトランジスタＱ41
1 が書き込み状態にある場合には、式(3) の出力電圧の
変動後に、第１の負荷トランジスタＱ11の導通抵抗とビ
ット線容量Ｃb11 によって定まる時定数で、ビット線容
量Ｃb11 が徐々に充電されて、メモリセル出力ａの電圧
Ｖa が書き込み状態での電圧Ｖw に達する。

【００２８】このため、図７で示したように従来技術に
おいては、メモリセル出力ａの電圧が固定されている電
圧Ｖref を越え、差動増幅器15の反転入力端子と非反転
入力端子との間にある差電圧ΔＶが生じてから、センス
アンプ判定出力Ｏがハイレベルに確定するものであり、
読み出し時間ｔacc が長くなる。

【００２９】これに対して実施例で示した装置によれ
ば、差動増幅器15に供給される基準電圧となるダミーセ
ル出力ｂが、メモリセル出力ａの変動に追従するように
なり、したがってメモリセル出力ａが基準電圧Ｖref を
越える前に、差動増幅器15の反転側入力端子と非反転側
入力端子との間に差電圧ΔＶを生じさせるようになる。
このため、ビット線電位の変動による遅延を短縮するこ
とができ、従来技術に比較して短い読み出し時間ｔacc
′（ｔacc ′＜ｔacc ）でセンスアンプ出力Ｏのハイ
レベルを確定する。すなわち、高速読み出しが可能とさ
れる。

【００３０】図５は他の実施例を示すもので、前記実施
例においてはダミーメモリセル回路21のダミービット線
に接続される容量負荷を、各行に対応して設定される複
数のダミーＥＰＲＯＭトランジスタＱ41〜Ｑ4mによって
実現するようにしたが、この実施例にあってはゲートを
電源電圧Ｖccに接続した１個のダミーＥＰＲＯＭトラン
ジスタＱ41と１個の容量素子Ｃx によって実現してい
る。

【００３１】ここで、容量素子Ｃx の値は、 Ｃx ＝Ｃbb×（ｍ−１） ………(5) とする。この容量素子Ｃx は、ＭＯＳ容量等のように半
導体内で実現可能な容量素子によって構成すればよい。

【００３２】また、これまでの実施例においては、メモ
リセルアレーをＥＰＲＯＭトランジスタを用いて構成す
るように説明したが、これは例えばマスクＲＯＭ、ＥＥ
ＰＲＯＭのようにメモリ素子の導通および非導通によっ
てデータを記憶するメモリ素子であれば、適宜応用でき
るものである。

【００３３】

【発明の効果】以上のようにこの発明に係る半導体メモ
リ装置によれば、メモリセルアレーからの読み出し出力
と基準電圧とを比べて差動型センスアンプ出力を判定す
るに際して、基準電圧がメモリセルアレーからの出力の
変動に追従する状態で変動されるものであり、メモリセ
ル出力が基準電圧Ｖref に達する前に比較判定出力が得
られるようになって、高速読み出しが可能とされるもの
である。

【図面の簡単な説明】

【図１】この発明の一実施例に係る半導体モメリ装置を
説明するための回路構成図。

【図２】（Ａ）は上記実施例で使用されるダミー列デコ
ーダの構成を説明する図、（Ｂ）は上記デコーダの動作
を説明する信号波形図。

【図３】上記実施例の動作を説明するための回路構成
図。

【図４】（Ａ）および（Ｂ）は上記実施例の動作を説明
する電圧波形および出力波形図。

【図５】この発明の他の実施例を説明する回路構成図。

【図６】従来の半導体メモリ装置を示す回路構成図。

【図７】（Ａ）および（Ｂ）は上記従来技術の動作を説
明する電圧波形および出力波形図。

【符号の説明】

11…メモリセルアレー、12…アドレスカウンタ、13…列
デコーダ、14…行デコーダ、15…差動増幅器（センスア
ンプ回路）、16…インバータ回路、21…ダミーメモリセ
ル回路、22…ダミー列デコーダ、23…基準電圧発生回
路、 Ｑ411 〜Ｑ4mn …ＥＰＲＯＭトランジスタ、
Ｑ41〜Ｑ4m…ダミーＥＰＲＯＭトランジスタ、Ｑ31〜Ｑ
3n…列セレクトトランジスタ、Ｑ3 …ダミー列セレクト
トランジスタ、Ｑ11、Ｑ12…第１および第２の負荷トラ
ンジスタ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルが行および列に沿って
   配置され、アドレス指令に対応して得られる列選択信号
   および行選択信号に基づいて１つのメモリセルが選択さ
   れるようにしたメモリセルアレーと、 前記メモリセルと同一に構成された少なくとも１つのダ
   ミーセルを含んで構成され、前記メモリセルアレーの１
   つのビット線に接続される容量負荷と等しい容量負荷が
   設定されるダミーセル手段と、 前記メモリセルアレーの出力が結合される第１の負荷ト
   ランジスタと、 前記ダミーセル手段からの出力が結合される第２の負荷
   トランジスタと、 前記メモリセル手段と前記第２の負荷トランジスタとを
   接続するように設定され、前記メモリセルアレーの列選
   択信号に対応した信号によって導通状態が設定されるダ
   ミー列セレクトトランジスタと、 前記第１および第２の負荷トランジスタに対応してそれ
   ぞれ得られるメモリセル出力およびダミーセル出力が供
   給される差動型のセンスアンプ出力判定手段と、 を具備したことを特徴とする半導体メモリ装置。
2. 【請求項２】 前記ダミーセル手段は、前記メモリセル
   アレーの１つの列と同数のダミーセルによって構成さ
   れ、前記メモリセルアレーに供給される列選択信号によ
   って前記ダミーセルの１つが選択され、他のダミーセル
   が容量負荷として使用されるようにした請求項１の半導
   体メモリ装置。
3. 【請求項３】 前記ダミーセル手段は、１つのダミーセ
   ルとビット線容量と等しい容量値に設定される容量素子
   とによって構成されるようにした請求項１の半導体メモ
   リ装置。