JP2003178592A - 半導体装置 - Google Patents
半導体装置Info
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- JP2003178592A JP2003178592A JP2002347381A JP2002347381A JP2003178592A JP 2003178592 A JP2003178592 A JP 2003178592A JP 2002347381 A JP2002347381 A JP 2002347381A JP 2002347381 A JP2002347381 A JP 2002347381A JP 2003178592 A JP2003178592 A JP 2003178592A
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- control signal
- voltage
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Abstract
(57)【要約】
【目的】 不揮発性メモリセルの低電圧領域における誤
読出し等を防止し、ベリファイ動作における読み出しマ
ージンを確保する。 【構成】 電圧検知信号ＶＤＴ０は、電源電圧ＶＤＤが
設定値を越えると“Ｈ”となり、電源電圧ＶＤＤが設定
値以下のときには“Ｌ”となる。センスアンプ内で、電
圧検知信号ＶＤＴ０が“Ｈ”になると、トランジスタＱ
ｐ１１がオンとなり、トランジスタＱｎ４の駆動力が増
大し、出力信号ＯＵＴの電圧の変化幅が大きくなって、
センスレベル電流が増大する。通常読み出し時には
“Ｌ”でベリファイ時には“Ｈ”となる制御信号Ｓ１を
入力する端子と、論理積の否定回路ＮＡＮＤ７１と、ト
ランジスタＱｐ７１とが設けられている。ベリファイ動
作において、通常読み出しの際とはセンスレベル電流あ
るいはデータ線電圧を切り換えることにより、十分なマ
ージンを持った判定を行うことができる。
読出し等を防止し、ベリファイ動作における読み出しマ
ージンを確保する。 【構成】 電圧検知信号ＶＤＴ０は、電源電圧ＶＤＤが
設定値を越えると“Ｈ”となり、電源電圧ＶＤＤが設定
値以下のときには“Ｌ”となる。センスアンプ内で、電
圧検知信号ＶＤＴ０が“Ｈ”になると、トランジスタＱ
ｐ１１がオンとなり、トランジスタＱｎ４の駆動力が増
大し、出力信号ＯＵＴの電圧の変化幅が大きくなって、
センスレベル電流が増大する。通常読み出し時には
“Ｌ”でベリファイ時には“Ｈ”となる制御信号Ｓ１を
入力する端子と、論理積の否定回路ＮＡＮＤ７１と、ト
ランジスタＱｐ７１とが設けられている。ベリファイ動
作において、通常読み出しの際とはセンスレベル電流あ
るいはデータ線電圧を切り換えることにより、十分なマ
ージンを持った判定を行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリセ
ルとその周辺回路とを備えた半導体装置に係り、特にフ
ラッシュＥＥＰＲＯＭに関するものである。
ルとその周辺回路とを備えた半導体装置に係り、特にフ
ラッシュＥＥＰＲＯＭに関するものである。
【０００２】
【従来の技術】近年、低電圧動作の電気的書き込み可能
な不揮発性メモリの需要が高まっている。この低電圧動
作の不揮発性メモリにおいて技術的に重要なものとして
センスアンプがある。ここでは、従来のセンスアンプ回
路について説明する。
な不揮発性メモリの需要が高まっている。この低電圧動
作の不揮発性メモリにおいて技術的に重要なものとして
センスアンプがある。ここでは、従来のセンスアンプ回
路について説明する。
【０００３】まず、図４０のセンスアンプ回路図につい
て説明する。このセンスアンプ回路は、制御信号ＳＡＥ
及びデータ線信号ＤＬを２つの入力端子から受けて、出
力端子から出力信号ＯＵＴを出力するものである。
て説明する。このセンスアンプ回路は、制御信号ＳＡＥ
及びデータ線信号ＤＬを２つの入力端子から受けて、出
力端子から出力信号ＯＵＴを出力するものである。
【０００４】センスアンプ回路内において、否定回路Ｉ
ＮＶ１は、入力端子から制御信号ＳＡＥを入力し、これ
を反転した信号Ｎ１を出力するものである。符号Ｑｐ１
及びＱｎ１は、否定回路ＩＮＶ１の出力信号Ｎ１を反転
するためのＣＭＯＳインバータを構成するＰチャネル型
ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジス
タを示す。各トランジスタＱｐ１，Ｑｎ１のゲートには
否定回路ＩＮＶ１の出力信号Ｎ１が印加される。また、
Ｐチャネル型ＭＯＳトランジスタＱｐ１のソースは電源
電圧ＶＤＤを供給する端子に接続され、Ｎチャネル型Ｍ
ＯＳトランジスタＱｎ１のソースは接地に接続されてい
る。そして、各トランジスタＱｐ１，Ｑｎ１のドレイン
は共通の信号線に接続され、信号Ｎ１の反転信号Ｎ２が
この共通の信号線を介して出力される。
ＮＶ１は、入力端子から制御信号ＳＡＥを入力し、これ
を反転した信号Ｎ１を出力するものである。符号Ｑｐ１
及びＱｎ１は、否定回路ＩＮＶ１の出力信号Ｎ１を反転
するためのＣＭＯＳインバータを構成するＰチャネル型
ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジス
タを示す。各トランジスタＱｐ１，Ｑｎ１のゲートには
否定回路ＩＮＶ１の出力信号Ｎ１が印加される。また、
Ｐチャネル型ＭＯＳトランジスタＱｐ１のソースは電源
電圧ＶＤＤを供給する端子に接続され、Ｎチャネル型Ｍ
ＯＳトランジスタＱｎ１のソースは接地に接続されてい
る。そして、各トランジスタＱｐ１，Ｑｎ１のドレイン
は共通の信号線に接続され、信号Ｎ１の反転信号Ｎ２が
この共通の信号線を介して出力される。
【０００５】符号Ｑｐ２，Ｑｐ３はそれぞれ否定回路Ｉ
ＮＶ１の出力信号Ｎ１をゲートに受けるＰチャネル型Ｏ
Ｓトランジスタを示し、符号Ｑｎ２，Ｑｎ３はＣＭＯＳ
インバータの出力信号Ｎ２をゲートに受けるＮチャネル
型ＭＯＳトランジスタを示す。Ｐチャネル型ＭＯＳトラ
ンジスタＱｐ２，Ｑｐ３のソースはそれぞれ電源電圧Ｖ
ＤＤを供給する端子に接続され、Ｎチャネル型ＭＯＳト
ランジスタＱｎ２のソースはそれぞれデータ線（信号線
Ｌ１）に接続されている。また、各トランジスタＱｐ
２，Ｑｎ２のドレインが互いに接続され、各トランジス
タＱｐ３，Ｑｎ３のドレインが互いに接続されている。
そして、各トランジスタＱｐ３，Ｑｎ３のドレインに接
続される信号線を介して信号Ｎ３が出力される。
ＮＶ１の出力信号Ｎ１をゲートに受けるＰチャネル型Ｏ
Ｓトランジスタを示し、符号Ｑｎ２，Ｑｎ３はＣＭＯＳ
インバータの出力信号Ｎ２をゲートに受けるＮチャネル
型ＭＯＳトランジスタを示す。Ｐチャネル型ＭＯＳトラ
ンジスタＱｐ２，Ｑｐ３のソースはそれぞれ電源電圧Ｖ
ＤＤを供給する端子に接続され、Ｎチャネル型ＭＯＳト
ランジスタＱｎ２のソースはそれぞれデータ線（信号線
Ｌ１）に接続されている。また、各トランジスタＱｐ
２，Ｑｎ２のドレインが互いに接続され、各トランジス
タＱｐ３，Ｑｎ３のドレインが互いに接続されている。
そして、各トランジスタＱｐ３，Ｑｎ３のドレインに接
続される信号線を介して信号Ｎ３が出力される。
【０００６】符号Ｑｐ４は接地電位ＶＳＳをゲートに受
けるＰチャネル型ＭＯＳトランジスタを示し、符号Ｑｎ
４は信号Ｎ３をゲートに受けるＮチャネル型ＭＯＳトラ
ンジスタを示し、符号Ｑｎ５は制御信号ＳＡＥをゲート
に受けるＮチャネル型ＭＯＳトランジスタを示す。トラ
ンジスタＱｐ４のソースは電源電位ＶＤＤの供給端子に
接続され、ドレインはトランジスタＱｎ４のドレインに
接続されている。トランジスタＱｎ４のソースはトラン
ジスタＱｎ５のドレインに接続され、トランジスタＱｎ
５のソースは接地に接続されている。この３つのトラン
ジスタＱｐ４，Ｑｎ４，Ｑｎ５により出力部が構成さ
れ、各トランジスタＱｐ４，Ｑｎ４のドレインに共通に
接続される信号線を介して、センスアンプ回路の出力信
号ＯＵＴが出力される。
けるＰチャネル型ＭＯＳトランジスタを示し、符号Ｑｎ
４は信号Ｎ３をゲートに受けるＮチャネル型ＭＯＳトラ
ンジスタを示し、符号Ｑｎ５は制御信号ＳＡＥをゲート
に受けるＮチャネル型ＭＯＳトランジスタを示す。トラ
ンジスタＱｐ４のソースは電源電位ＶＤＤの供給端子に
接続され、ドレインはトランジスタＱｎ４のドレインに
接続されている。トランジスタＱｎ４のソースはトラン
ジスタＱｎ５のドレインに接続され、トランジスタＱｎ
５のソースは接地に接続されている。この３つのトラン
ジスタＱｐ４，Ｑｎ４，Ｑｎ５により出力部が構成さ
れ、各トランジスタＱｐ４，Ｑｎ４のドレインに共通に
接続される信号線を介して、センスアンプ回路の出力信
号ＯＵＴが出力される。
【０００７】また、トランジスタＱｎ４のゲートと接地
との間には、トランジスタＱｎ４のゲートから接地側に
電荷を逃すためのＮチャネル型ＭＯＳトランジスタＱｎ
６が介設されている。また、トランジスタＱｎ２のゲー
トと接地との間にはＮチャネル型ＭＯＳトランジスタＱ
ｎ８が介設されており、このトランジスタＱｎ８のゲー
トはデータ線（信号線Ｌ１）に接続されている。さら
に、信号線Ｌ１と接地との間にＮチャネル型ＭＯＳトラ
ンジスタＱｎ７が介設されていて、このトランジスタＱ
ｎ７のゲートには否定回路ＩＮＶ１の出力信号Ｎ１が入
力されている。
との間には、トランジスタＱｎ４のゲートから接地側に
電荷を逃すためのＮチャネル型ＭＯＳトランジスタＱｎ
６が介設されている。また、トランジスタＱｎ２のゲー
トと接地との間にはＮチャネル型ＭＯＳトランジスタＱ
ｎ８が介設されており、このトランジスタＱｎ８のゲー
トはデータ線（信号線Ｌ１）に接続されている。さら
に、信号線Ｌ１と接地との間にＮチャネル型ＭＯＳトラ
ンジスタＱｎ７が介設されていて、このトランジスタＱ
ｎ７のゲートには否定回路ＩＮＶ１の出力信号Ｎ１が入
力されている。
【０００８】以上の構成により、このセンスアンプ回路
は、下記の動作を行う。
は、下記の動作を行う。
【０００９】制御信号ＳＡＥが“Ｈ”で、かつデータ線
（信号線Ｌ１）から接地に電流が流れない場合、下記の
ように作動する。否定回路ＩＮＶ１の出力信号Ｎ１が
“Ｌ”になるので、ＣＭＯＳインバータのトランジスタ
Ｑｐ１がオフにトランジスタＱｎ１がオンになって、Ｃ
ＭＯＳインバータからの出力信号Ｎ２の電位レベルは高
くなる。そのため、次段の各トランジスタＱｐ２，Ｑｐ
３，Ｑｎ２，Ｑｎ３はいずれもオンになるが、データ線
信号ＤＬの電位レベルが高くなるので、トランジスタＱ
ｎ８がオンし始め、それに伴い、信号Ｎ２の電位レベル
が低下してトランジスタＱｎ２，Ｑｎ３がオフし始め
る。その結果、出力信号Ｎ３が高い電位レベルとなる
と、トランジスタＱｎ４のゲート電位が高くなって、ト
ランジスタＱｎ４が作動することで、出力信号ＯＵＴは
“Ｌ”となる。
（信号線Ｌ１）から接地に電流が流れない場合、下記の
ように作動する。否定回路ＩＮＶ１の出力信号Ｎ１が
“Ｌ”になるので、ＣＭＯＳインバータのトランジスタ
Ｑｐ１がオフにトランジスタＱｎ１がオンになって、Ｃ
ＭＯＳインバータからの出力信号Ｎ２の電位レベルは高
くなる。そのため、次段の各トランジスタＱｐ２，Ｑｐ
３，Ｑｎ２，Ｑｎ３はいずれもオンになるが、データ線
信号ＤＬの電位レベルが高くなるので、トランジスタＱ
ｎ８がオンし始め、それに伴い、信号Ｎ２の電位レベル
が低下してトランジスタＱｎ２，Ｑｎ３がオフし始め
る。その結果、出力信号Ｎ３が高い電位レベルとなる
と、トランジスタＱｎ４のゲート電位が高くなって、ト
ランジスタＱｎ４が作動することで、出力信号ＯＵＴは
“Ｌ”となる。
【００１０】また、制御信号ＳＡＥが“Ｈ”で、かつデ
ータ線から接地に電流が流れる場合、下記のように作動
する。上述の場合と同様に、ＣＭＯＳインバータからの
出力信号Ｎ２の電位レベルは高くなるので、次段の各ト
ランジスタＱｐ２，Ｑｐ３，Ｑｎ２，ＱＮ３がいずれも
オンになる。しかし、データ線（信号線Ｌ１）に接続さ
れたメモリセルがオン状態であるため、データ線信号Ｄ
Ｌの電位が低くなり、トランジスタＱｎ８がオフ状態に
維持される。したがって、信号Ｎ２の電位レベルは高
く、信号Ｎ３の電位レベルが低くなり、トランジスタＱ
ｎ４がオフとなることで、出力信号ＯＵＴは“Ｈ”とな
る。
ータ線から接地に電流が流れる場合、下記のように作動
する。上述の場合と同様に、ＣＭＯＳインバータからの
出力信号Ｎ２の電位レベルは高くなるので、次段の各ト
ランジスタＱｐ２，Ｑｐ３，Ｑｎ２，ＱＮ３がいずれも
オンになる。しかし、データ線（信号線Ｌ１）に接続さ
れたメモリセルがオン状態であるため、データ線信号Ｄ
Ｌの電位が低くなり、トランジスタＱｎ８がオフ状態に
維持される。したがって、信号Ｎ２の電位レベルは高
く、信号Ｎ３の電位レベルが低くなり、トランジスタＱ
ｎ４がオフとなることで、出力信号ＯＵＴは“Ｈ”とな
る。
【００１１】一方、制御信号ＳＡＥが“Ｌ”の場合、各
トランジスタＱｐ２，Ｑｐ３，Ｑｎ２，Ｑｎ３がいずれ
もオフとなり、トランジスタＱｎ５もオフとなる。した
がって、出力部からの出力信号ＯＵＴは常に“Ｈ”とな
る。このとき、トランジスタＱｎ６，Ｑｎ７はいずれも
オンとなるので、トランジスタＱｎ４，Ｑｎ８のゲート
から電荷が接地側に逃され、トランジスタＱｎ４，Ｑｎ
８のゲート電位は低電位に保持される。
トランジスタＱｐ２，Ｑｐ３，Ｑｎ２，Ｑｎ３がいずれ
もオフとなり、トランジスタＱｎ５もオフとなる。した
がって、出力部からの出力信号ＯＵＴは常に“Ｈ”とな
る。このとき、トランジスタＱｎ６，Ｑｎ７はいずれも
オンとなるので、トランジスタＱｎ４，Ｑｎ８のゲート
から電荷が接地側に逃され、トランジスタＱｎ４，Ｑｎ
８のゲート電位は低電位に保持される。
【００１２】なお、高速動作を実現するため、信号Ｎ３
の容量が小さくなるようにトランジスタＱｐ３，Ｑｎ３
のサイズを小さくしている。また、トランジスタＱｐ
３，Ｑｎ３の前段側にトランジスタＱｐ２，Ｑｎ２が設
けられていることで、データ線側に電荷が迅速に供給さ
れ、トランジスタＱｎ８の作動を相俟って、回路動作を
高速化するようにしている。
の容量が小さくなるようにトランジスタＱｐ３，Ｑｎ３
のサイズを小さくしている。また、トランジスタＱｐ
３，Ｑｎ３の前段側にトランジスタＱｐ２，Ｑｎ２が設
けられていることで、データ線側に電荷が迅速に供給さ
れ、トランジスタＱｎ８の作動を相俟って、回路動作を
高速化するようにしている。
【００１３】図４１は、上記センスアンプ回路における
電源電圧ＶＤＤとセンスレベル電流の関係を示す特性図
である。ここで、センスレベル電流とは、センスアンプ
回路の出力信号ＯＵＴの論理電圧が遷移するときつまり
トランジスタＱｎ４がオン・オフ切換わるときにデータ
線に流れる電流のことである。上述のように、データ線
にあるレベル以上の電流が流れるとき出力信号ＯＵＴの
論理電圧が“Ｈ”となり、データ線にあるレベル以上の
電流が流れないとき出力信号ＯＵＴの論理電圧が“Ｌ”
となる。言い換えると、センスレベル電流以上のメモリ
セルオン電流があるメモリセルが低しきい値状態のメモ
リセルであり、センスレベル電流以上のメモリセルオン
電流が流れないメモリセルが高しきい値状態のメモリセ
ルである。ここで、図４１の曲線ＶＳＡＬＣ１に示すよ
うに、上記従来のセンスアンプ回路では、センスレベル
電流は電源電圧ＶＤＤが高くなるにつれて増大し、しか
も電源電圧ＶＤＤが増大するとセンスレベル電流の増大
率が高くなるという特性がある。
電源電圧ＶＤＤとセンスレベル電流の関係を示す特性図
である。ここで、センスレベル電流とは、センスアンプ
回路の出力信号ＯＵＴの論理電圧が遷移するときつまり
トランジスタＱｎ４がオン・オフ切換わるときにデータ
線に流れる電流のことである。上述のように、データ線
にあるレベル以上の電流が流れるとき出力信号ＯＵＴの
論理電圧が“Ｈ”となり、データ線にあるレベル以上の
電流が流れないとき出力信号ＯＵＴの論理電圧が“Ｌ”
となる。言い換えると、センスレベル電流以上のメモリ
セルオン電流があるメモリセルが低しきい値状態のメモ
リセルであり、センスレベル電流以上のメモリセルオン
電流が流れないメモリセルが高しきい値状態のメモリセ
ルである。ここで、図４１の曲線ＶＳＡＬＣ１に示すよ
うに、上記従来のセンスアンプ回路では、センスレベル
電流は電源電圧ＶＤＤが高くなるにつれて増大し、しか
も電源電圧ＶＤＤが増大するとセンスレベル電流の増大
率が高くなるという特性がある。
【００１４】また、図４２は電源電圧とデータ線電圧と
の関係を示す特性図である。図４２の特性線ＶＤＬＣ１
に示すように、データ線電圧は電源電圧ＶＤＤが高くな
るにつれて高くなるという特性がある。
の関係を示す特性図である。図４２の特性線ＶＤＬＣ１
に示すように、データ線電圧は電源電圧ＶＤＤが高くな
るにつれて高くなるという特性がある。
【００１５】さらに、図４３は、電源電圧ＶＤＤとセン
スレベル電流及びメモリセル電流との関係を示す特性図
である。曲線ＳＡＬＣ４はセンスレベル電流の変化特性
を示し、曲線ＭＣＯＮ０はメモリセルオン電流の変化特
性を示す。メモリセルオン電流とは、不揮発性メモリセ
ルを構成するＦＥＴにおいてフローティングゲートに負
の電荷が蓄積されていないとき（消去状態）のソース・
ドレイン間に流れる電流の電源電圧に対する特性であ
る。同図に示すように、センスレベル電流の特性曲線Ｓ
ＡＬＥＶ０は上記図４１に示す特性曲線と同様に下に凸
の形状である。一方、メモリセル電流は基本的にＭＩＳ
ＦＥＴのソース・ドレイン間電流の特性と同じ特性を有
するので、メモリセル電流の特性曲線ＭＣＯＮ０は、電
源電圧の増大につれて増大するものの次第に飽和状態に
近付くつまり上に凸であるという特性がある。
スレベル電流及びメモリセル電流との関係を示す特性図
である。曲線ＳＡＬＣ４はセンスレベル電流の変化特性
を示し、曲線ＭＣＯＮ０はメモリセルオン電流の変化特
性を示す。メモリセルオン電流とは、不揮発性メモリセ
ルを構成するＦＥＴにおいてフローティングゲートに負
の電荷が蓄積されていないとき（消去状態）のソース・
ドレイン間に流れる電流の電源電圧に対する特性であ
る。同図に示すように、センスレベル電流の特性曲線Ｓ
ＡＬＥＶ０は上記図４１に示す特性曲線と同様に下に凸
の形状である。一方、メモリセル電流は基本的にＭＩＳ
ＦＥＴのソース・ドレイン間電流の特性と同じ特性を有
するので、メモリセル電流の特性曲線ＭＣＯＮ０は、電
源電圧の増大につれて増大するものの次第に飽和状態に
近付くつまり上に凸であるという特性がある。
【００１６】なお、メモリセルオン電流に対し、メモリ
セルオフ電流（又はメモリセルオフリーク電流）があ
る。ここでいうメモリセルオフ電流とは、本来メモリセ
ルに電流が流れるべきでないときに流れる電流のことで
ある。これには、下記２つの場合がある。１つは、不揮
発性メモリセルを構成するＦＥＴにおいて負の電荷が蓄
積されているとき（書き込み状態）、言い換えるとメモ
リセルトランジスタのしきい値が高く設定されていると
きに、メモリセルのコントロールゲートを選択状態にす
ると、負の電荷の蓄積が不十分でしきい値が十分高くな
いために電流が流れる場合である。もう一つは、当該メ
モリセルのコントロールゲートを非選択状態にしている
のに、メモリセルトランジスタがデプレッション型にな
っているために電流が流れる場合である。
セルオフ電流（又はメモリセルオフリーク電流）があ
る。ここでいうメモリセルオフ電流とは、本来メモリセ
ルに電流が流れるべきでないときに流れる電流のことで
ある。これには、下記２つの場合がある。１つは、不揮
発性メモリセルを構成するＦＥＴにおいて負の電荷が蓄
積されているとき（書き込み状態）、言い換えるとメモ
リセルトランジスタのしきい値が高く設定されていると
きに、メモリセルのコントロールゲートを選択状態にす
ると、負の電荷の蓄積が不十分でしきい値が十分高くな
いために電流が流れる場合である。もう一つは、当該メ
モリセルのコントロールゲートを非選択状態にしている
のに、メモリセルトランジスタがデプレッション型にな
っているために電流が流れる場合である。
【００１７】そして、センスアンプ内では、各部のトラ
ンジスタのしきい値の調整によって、上記センスレベル
電流がメモリセルオン電流とメモリセルオフ電流との中
間になるように設定されている。
ンジスタのしきい値の調整によって、上記センスレベル
電流がメモリセルオン電流とメモリセルオフ電流との中
間になるように設定されている。
【００１８】また、フラッシュメモリでは、フローティ
ングゲートに電荷を注入し（書き込み）あるいは引き抜
いて（消去）メモリセルトランジスタのしきい値をある
範囲に設定することで、データを記憶している。例え
ば、１つのメモリセルで２種類のデータを記憶できるよ
うにする場合には、“Ｈ”と“Ｌ”の２種類のしきい値
を設定すれば済むし、１つのメモリセルで３種類のデー
タを記憶できるようにする場合には、“Ｈ”と“Ｌ”だ
けでなくその中間状態のしきい値に設定することにな
る。その際、しきい値の設定が適正に行われているか否
かを確認する動作が必要であり、これをベリファイ動作
という。このベリファイ動作は、下記の手順で行われ
る。
ングゲートに電荷を注入し（書き込み）あるいは引き抜
いて（消去）メモリセルトランジスタのしきい値をある
範囲に設定することで、データを記憶している。例え
ば、１つのメモリセルで２種類のデータを記憶できるよ
うにする場合には、“Ｈ”と“Ｌ”の２種類のしきい値
を設定すれば済むし、１つのメモリセルで３種類のデー
タを記憶できるようにする場合には、“Ｈ”と“Ｌ”だ
けでなくその中間状態のしきい値に設定することにな
る。その際、しきい値の設定が適正に行われているか否
かを確認する動作が必要であり、これをベリファイ動作
という。このベリファイ動作は、下記の手順で行われ
る。
【００１９】書き込み状態にあるつまりしきい値を高く
設定したメモリセルのベリファイ動作では、メモリセル
のワード線を選択状態にして、メモリセルに電流が流れ
るか否かを、上述のセンスレベル電流によって判定す
る。センスレベル電流が流れず、センスアンプ回路の出
力信号ＯＵＴが“Ｌ”になると、メモリセルが正常に高
しきい値状態であることが確認される。
設定したメモリセルのベリファイ動作では、メモリセル
のワード線を選択状態にして、メモリセルに電流が流れ
るか否かを、上述のセンスレベル電流によって判定す
る。センスレベル電流が流れず、センスアンプ回路の出
力信号ＯＵＴが“Ｌ”になると、メモリセルが正常に高
しきい値状態であることが確認される。
【００２０】消去状態にあるつまりしきい値を低く設定
したメモリセルのベリファイ動作では、まず、メモリセ
ルのワード線を選択状態にして、メモリセルに電流が流
れることをセンスレベル電流によって判定する。センス
レベル電流が流れ、センスアンプ回路の出力信号ＯＵＴ
が“Ｈ”になると、メモリセルが低しきい値状態である
ことが確認される。ただし、消去状態にあるメモリセル
のベリファイ動作では、さらに、メモリセルを非選択状
態にしたときにセンスレベル電流が流れないことを確認
する必要がある。上述のように、メモリセルがデプレッ
ション型になっていると、非選択状態であるにも拘らず
オフリーク電流が流れることがある。ところが、１つの
データ線には、複数のメモリセルが接続されているの
で、書き込み状態にあるメモリセルのベリファイ時に、
他の消去状態でかつ非選択状態のメモリセルにオフリー
ク電流が流れると、信頼性の高いベリファイができない
からである。
したメモリセルのベリファイ動作では、まず、メモリセ
ルのワード線を選択状態にして、メモリセルに電流が流
れることをセンスレベル電流によって判定する。センス
レベル電流が流れ、センスアンプ回路の出力信号ＯＵＴ
が“Ｈ”になると、メモリセルが低しきい値状態である
ことが確認される。ただし、消去状態にあるメモリセル
のベリファイ動作では、さらに、メモリセルを非選択状
態にしたときにセンスレベル電流が流れないことを確認
する必要がある。上述のように、メモリセルがデプレッ
ション型になっていると、非選択状態であるにも拘らず
オフリーク電流が流れることがある。ところが、１つの
データ線には、複数のメモリセルが接続されているの
で、書き込み状態にあるメモリセルのベリファイ時に、
他の消去状態でかつ非選択状態のメモリセルにオフリー
ク電流が流れると、信頼性の高いベリファイができない
からである。
【００２１】
【特許文献１】特開平０６−０８４３７５号公報
【特許文献２】特開平０６−０６８６８５号公報
【特許文献３】特開昭６２−１４３２９９号公報
【特許文献４】特開平０５−２３４３９０号公報
【００２２】
【発明が解決しようとする課題】ところで、上記従来の
センスアンプ回路を有する半導体装置では以下のような
問題があった。
センスアンプ回路を有する半導体装置では以下のような
問題があった。
【００２３】第１に、センスレベル電流は電源電圧ＶＤ
Ｄが高くなるにつれて増大ししかも増大率が高くなると
いう特性を有するが、逆に電源電圧ＶＤＤが低くなると
センスレベル電流が非常に少なくなることになる。一
方、上述のように、例えばメモリセルトランジスタのし
きい値電圧を変えることによりデータを記憶するフラッ
シュＥＥＰＲＯＭなどでは、メモリセルトランジスタの
しきい値電圧を高くして電流が流れないように設定した
場合にも、僅かな電流が流れることがある。そのため、
上述のように低電圧領域でセンスレベル電流が少なくな
ると、メモリセルのデータを読み出す際に、しきい値が
低く設定されたメモリセルトランジスタに流れる電流と
しきい値が高く設定されたメモリセルのリーク電流との
差の見分けがつきにくくなり、センスアンプがメモリセ
ルのデータの記憶状態について判定を誤る虞れがある。
また、電源電圧ＶＤＤが低くなるとメモリセルオン電流
が少なくなるので、これによっても、上述と同様に判定
を誤る虞れがある。さらに、センスアンプが判定するの
に時間がかかるという問題もある。
Ｄが高くなるにつれて増大ししかも増大率が高くなると
いう特性を有するが、逆に電源電圧ＶＤＤが低くなると
センスレベル電流が非常に少なくなることになる。一
方、上述のように、例えばメモリセルトランジスタのし
きい値電圧を変えることによりデータを記憶するフラッ
シュＥＥＰＲＯＭなどでは、メモリセルトランジスタの
しきい値電圧を高くして電流が流れないように設定した
場合にも、僅かな電流が流れることがある。そのため、
上述のように低電圧領域でセンスレベル電流が少なくな
ると、メモリセルのデータを読み出す際に、しきい値が
低く設定されたメモリセルトランジスタに流れる電流と
しきい値が高く設定されたメモリセルのリーク電流との
差の見分けがつきにくくなり、センスアンプがメモリセ
ルのデータの記憶状態について判定を誤る虞れがある。
また、電源電圧ＶＤＤが低くなるとメモリセルオン電流
が少なくなるので、これによっても、上述と同様に判定
を誤る虞れがある。さらに、センスアンプが判定するの
に時間がかかるという問題もある。
【００２４】第２に、データ線電圧は電源電圧が高くな
るにつれて増大する。一方、例えばメモリセルトランジ
スタのしきい値電圧を変えることによりデータを記憶す
るフラッシュＥＥＰＲＯＭなどでは、しきい値電圧を低
くしてメモリセルトランジスタのゲートに電圧が印加さ
れたときに電流が流れるように設定している。その場
合、データ線の電圧が高いことでメモリセルトランジス
タのしきい値電圧が高くなることがある。そのため、メ
モリセルトランジスタのゲートに電圧が印加されたとき
に流れる電流が減少し、上記第１の場合と同様に、セン
スアンプが判定を誤る虞れがある。
るにつれて増大する。一方、例えばメモリセルトランジ
スタのしきい値電圧を変えることによりデータを記憶す
るフラッシュＥＥＰＲＯＭなどでは、しきい値電圧を低
くしてメモリセルトランジスタのゲートに電圧が印加さ
れたときに電流が流れるように設定している。その場
合、データ線の電圧が高いことでメモリセルトランジス
タのしきい値電圧が高くなることがある。そのため、メ
モリセルトランジスタのゲートに電圧が印加されたとき
に流れる電流が減少し、上記第１の場合と同様に、セン
スアンプが判定を誤る虞れがある。
【００２５】第３に、ある電源電圧値に対してセンスレ
ベル電流値は一義的に決まるために、ベリファイ動作に
おいてオン状態におけるメモリセル電流がセンスレベル
電流値より大きいかを判定する場合にマージンを含めて
判定することができない。このため、たとえばメモリセ
ルトランジスタのしきい値電圧を変えることによりデー
タを記憶するフラッシュＥＥＰＲＯＭなどでは、しきい
値電圧を低くして電流が流れるように設定した場合です
ら、オン状態におけるメモリセル電流が十分マージンが
あるかどうかわからない。また、フラッシュＥＥＰＲＯ
Ｍでは、メモリセルトランジスタのしきい値を何回も変
化させると、初期に比べてオン状態におけるメモリセル
電流が減少して不良となるという問題がある。
ベル電流値は一義的に決まるために、ベリファイ動作に
おいてオン状態におけるメモリセル電流がセンスレベル
電流値より大きいかを判定する場合にマージンを含めて
判定することができない。このため、たとえばメモリセ
ルトランジスタのしきい値電圧を変えることによりデー
タを記憶するフラッシュＥＥＰＲＯＭなどでは、しきい
値電圧を低くして電流が流れるように設定した場合です
ら、オン状態におけるメモリセル電流が十分マージンが
あるかどうかわからない。また、フラッシュＥＥＰＲＯ
Ｍでは、メモリセルトランジスタのしきい値を何回も変
化させると、初期に比べてオン状態におけるメモリセル
電流が減少して不良となるという問題がある。
【００２６】第４に、ある電源電圧値に対してセンスレ
ベル電流値は一義的に決まるために、ベリファイ動作に
おいて、オフ状態におけるメモリセル電流がセンスレベ
ル電流値より小さいかを判定する場合に、判定にマージ
ンを含めて判定することができない。このため、たとえ
ばメモリセルトランジスタのしきい値電圧を変えること
によりデータを記憶するフラッシュＥＥＰＲＯＭなどで
は、メモリセルトランジスタのゲートを接地電圧にし
て、オフした場合に僅かにオフ電流（リーク電流）が流
れることがある。このオフ電流は高温になると増加し、
従来のセンスアンプでは判定を誤り不良となるという問
題がある。
ベル電流値は一義的に決まるために、ベリファイ動作に
おいて、オフ状態におけるメモリセル電流がセンスレベ
ル電流値より小さいかを判定する場合に、判定にマージ
ンを含めて判定することができない。このため、たとえ
ばメモリセルトランジスタのしきい値電圧を変えること
によりデータを記憶するフラッシュＥＥＰＲＯＭなどで
は、メモリセルトランジスタのゲートを接地電圧にし
て、オフした場合に僅かにオフ電流（リーク電流）が流
れることがある。このオフ電流は高温になると増加し、
従来のセンスアンプでは判定を誤り不良となるという問
題がある。
【００２７】本発明は斯かる点に鑑みてなされたもので
あり、下記の目的を有する。
あり、下記の目的を有する。
【００２８】第１の目的は、メモリセルのベリファイ動
作時に十分大きいマージンを持った厳しいベリファイ検
査を実現し得る半導体装置の提供を図ることにある。
作時に十分大きいマージンを持った厳しいベリファイ検
査を実現し得る半導体装置の提供を図ることにある。
【００２９】第２の目的は、上記第１の目的を達成する
ための構成を利用して、迅速に多値データを判定し得る
半導体装置の提供を図ることにある。
ための構成を利用して、迅速に多値データを判定し得る
半導体装置の提供を図ることにある。
【００３０】
【課題を解決するための手段】本発明の第１の半導体装
置は、メモリセルと、上記メモリセルに接続されるデー
タ線と、電源電圧を供給する電圧供給手段と、上記メモ
リセルのデータの通常読み出しを指令する第１の制御信
号を入力する第１の制御信号入力手段と、上記メモリセ
ルに流れる電流値の判定を指令する第２の制御信号を入
力する第２の制御信号入力手段と、上記第１及び第２の
制御信号入力手段，上記電圧供給手段及び上記データ線
に接続され、上記第１及び第２の制御信号を受けたとき
に上記電圧供給手段から上記データ線に流れる電流を上
記電源電圧に応じたセンスレベルで検知する電流検知手
段と、上記第２の制御信号入力手段に接続され、上記判
定時に上記メモリセルに流れる電流と上記電流検知手段
で検知される電流値との差が通常読み出し状態における
両者の差よりも縮小されるよう切り換えるレベル切換手
段とを備えている。
置は、メモリセルと、上記メモリセルに接続されるデー
タ線と、電源電圧を供給する電圧供給手段と、上記メモ
リセルのデータの通常読み出しを指令する第１の制御信
号を入力する第１の制御信号入力手段と、上記メモリセ
ルに流れる電流値の判定を指令する第２の制御信号を入
力する第２の制御信号入力手段と、上記第１及び第２の
制御信号入力手段，上記電圧供給手段及び上記データ線
に接続され、上記第１及び第２の制御信号を受けたとき
に上記電圧供給手段から上記データ線に流れる電流を上
記電源電圧に応じたセンスレベルで検知する電流検知手
段と、上記第２の制御信号入力手段に接続され、上記判
定時に上記メモリセルに流れる電流と上記電流検知手段
で検知される電流値との差が通常読み出し状態における
両者の差よりも縮小されるよう切り換えるレベル切換手
段とを備えている。
【００３１】これにより、メモリセルのオン状態やオフ
状態が適正に設定されているか否かを判定する際に、十
分なマージンを持った厳しい判定が行われるので、半導
体装置の信頼性がより確実に保証されることになる。
状態が適正に設定されているか否かを判定する際に、十
分なマージンを持った厳しい判定が行われるので、半導
体装置の信頼性がより確実に保証されることになる。
【００３２】上記電流検知手段は、上記センスレベル電
流の電源電圧に対する依存特性として互いに異なる複数
の依存特性を有するものであり、上記レベル切換手段に
より、上記電流検知手段におけるセンスレベル電流の電
源電圧に対する依存特性を、上記第１制御信号を受けた
ときと上記第２制御信号を受けたときとで上記複数の依
存特性のうち互いに異なる依存特性に切り換えることが
好ましい。
流の電源電圧に対する依存特性として互いに異なる複数
の依存特性を有するものであり、上記レベル切換手段に
より、上記電流検知手段におけるセンスレベル電流の電
源電圧に対する依存特性を、上記第１制御信号を受けた
ときと上記第２制御信号を受けたときとで上記複数の依
存特性のうち互いに異なる依存特性に切り換えることが
好ましい。
【００３３】上記第２制御信号は、オン状態にあるメモ
リセルの電流値の判定を指令するものであり、上記レベ
ル切換手段により、上記電流検知手段におけるセンスレ
ベル電流の電源電圧に対する依存特性を、上記第２制御
信号を受けたときには上記第１制御信号を受けたときよ
りもセンスレベル電流が高い側の依存特性に切り換える
ことにより、オン状態にあるメモリセルの電流値の判定
時にはレベル切換手段によって電流検知手段の電源電圧
に対する依存特性が通常読み出し時における依存特性よ
りも高いセンスレベルを有する依存特性に切り換えられ
るので、オン状態にあるメモリセルの電流値の判定にお
けるメモリセル電流と電流検知手段で検知される電流と
の差が通常読み出し時における両者の差よりも小さくな
る。したがって、メモリセルの判定における十分なマー
ジンが確保されることになる。
リセルの電流値の判定を指令するものであり、上記レベ
ル切換手段により、上記電流検知手段におけるセンスレ
ベル電流の電源電圧に対する依存特性を、上記第２制御
信号を受けたときには上記第１制御信号を受けたときよ
りもセンスレベル電流が高い側の依存特性に切り換える
ことにより、オン状態にあるメモリセルの電流値の判定
時にはレベル切換手段によって電流検知手段の電源電圧
に対する依存特性が通常読み出し時における依存特性よ
りも高いセンスレベルを有する依存特性に切り換えられ
るので、オン状態にあるメモリセルの電流値の判定にお
けるメモリセル電流と電流検知手段で検知される電流と
の差が通常読み出し時における両者の差よりも小さくな
る。したがって、メモリセルの判定における十分なマー
ジンが確保されることになる。
【００３４】上記第２制御信号は、オン状態にあるメモ
リセルの初期の電流の判定を指令するものであり、上記
レベル切換手段により、上記第２制御信号の指令による
上記電流検知手段におけるセンスレベル電流の電源電圧
に対する依存特性を、上記複数の依存特性のうち最もセ
ンスレベル電流の高い依存特性にすることにより、初期
に厳しい条件でメモリセルの電流値を判定しておくこと
で、その後の経時変化によりメモリセルの特性が劣化し
ても、劣化に対するマージンが確保されることになる。
リセルの初期の電流の判定を指令するものであり、上記
レベル切換手段により、上記第２制御信号の指令による
上記電流検知手段におけるセンスレベル電流の電源電圧
に対する依存特性を、上記複数の依存特性のうち最もセ
ンスレベル電流の高い依存特性にすることにより、初期
に厳しい条件でメモリセルの電流値を判定しておくこと
で、その後の経時変化によりメモリセルの特性が劣化し
ても、劣化に対するマージンが確保されることになる。
【００３５】上記第２制御信号が、オン状態にあるメモ
リセルの電流値の判定を複数回に亘って指令するもので
あり、上記レベル切換手段により、上記第２制御信号の
指令による上記電流検知手段におけるセンスレベル電流
の電源電圧に対する依存特性を、上記第２制御信号の複
数回の指令のうち後の指令になるほど順次センスレベル
電流の高い依存特性に変化させていくことにより、順次
厳しい条件でメモリセルの電流値の判定が行われるの
で、冗長メモリセルの容量に応じて救済すべきメモリセ
ルを決定し、メモリセル内におけるマージンの最小値を
できるだけ大きく確保することができる。
リセルの電流値の判定を複数回に亘って指令するもので
あり、上記レベル切換手段により、上記第２制御信号の
指令による上記電流検知手段におけるセンスレベル電流
の電源電圧に対する依存特性を、上記第２制御信号の複
数回の指令のうち後の指令になるほど順次センスレベル
電流の高い依存特性に変化させていくことにより、順次
厳しい条件でメモリセルの電流値の判定が行われるの
で、冗長メモリセルの容量に応じて救済すべきメモリセ
ルを決定し、メモリセル内におけるマージンの最小値を
できるだけ大きく確保することができる。
【００３６】上記第２制御信号が、オン状態にあるメモ
リセルの電流値の判定を指令するものであり、上記レベ
ル切換手段により、上記第２制御信号を受けたときには
上記第１制御信号を受けたときよりも上記メモリセルに
流れる電流を少なくするよう制御することが好ましい。
リセルの電流値の判定を指令するものであり、上記レベ
ル切換手段により、上記第２制御信号を受けたときには
上記第１制御信号を受けたときよりも上記メモリセルに
流れる電流を少なくするよう制御することが好ましい。
【００３７】上記メモリセルに接続されるワード線と、
上記ワード線に電圧を供給するとともに、その電圧を複
数の電圧値に切り換え可能に構成されたワード線電圧供
給手段とをさらに備え、上記レベル切換手段により、上
記第２制御信号を受けたときには上記第１制御信号を受
けたときよりも上記ワード線の電位を低くすることによ
り、オン状態にあるメモリセルの電流値の判定時にワー
ド線電位が通常読み出し時よりも低く設定されるので、
オン状態にあるメモリセルの電流値の判定におけるメモ
リセル電流と電流検知手段で検知される電流との差が通
常読み出し時における両者の差よりも小さくなる。した
がって、メモリセルの判定における十分なマージンが確
保されることになる。
上記ワード線に電圧を供給するとともに、その電圧を複
数の電圧値に切り換え可能に構成されたワード線電圧供
給手段とをさらに備え、上記レベル切換手段により、上
記第２制御信号を受けたときには上記第１制御信号を受
けたときよりも上記ワード線の電位を低くすることによ
り、オン状態にあるメモリセルの電流値の判定時にワー
ド線電位が通常読み出し時よりも低く設定されるので、
オン状態にあるメモリセルの電流値の判定におけるメモ
リセル電流と電流検知手段で検知される電流との差が通
常読み出し時における両者の差よりも小さくなる。した
がって、メモリセルの判定における十分なマージンが確
保されることになる。
【００３８】上記第２制御信号によるオン状態にあるメ
モリセルの電流値の判定は、高温で行われるものであ
り、上記レベル切換手段により、上記ワード線電圧供給
手段の電圧値を、上記第２制御信号を受けたときには上
記第１制御信号を受けたときよりも高くするように切り
換えることにより、誤判定を生じやすい高温条件で予め
メモリセルの電流値の判定が行われるので、より厳しい
判定が行われる。その際、レベル切換手段によって、さ
らに厳しい条件が付加されるので、半導体装置が高温状
態で使用されても、十分高い信頼性が確保される。
モリセルの電流値の判定は、高温で行われるものであ
り、上記レベル切換手段により、上記ワード線電圧供給
手段の電圧値を、上記第２制御信号を受けたときには上
記第１制御信号を受けたときよりも高くするように切り
換えることにより、誤判定を生じやすい高温条件で予め
メモリセルの電流値の判定が行われるので、より厳しい
判定が行われる。その際、レベル切換手段によって、さ
らに厳しい条件が付加されるので、半導体装置が高温状
態で使用されても、十分高い信頼性が確保される。
【００３９】上記第２制御信号が、オフ状態にあるメモ
リセルの電流値の判定を指令するものであり、上記レベ
ル切換手段により、上記電流検知手段におけるセンスレ
ベル電流の電源電圧に対する依存特性を、上記第２制御
信号を受けたときには上記第１制御信号を受けたときよ
りもセンスレベル電流が低い側の依存特性に切り換える
ことにより、オフ状態にあるメモリセルの電流値の判定
時にはレベル切換手段によって電流検知手段の電源電圧
に対する依存特性が通常読み出し時における依存特性よ
りも低いセンスレベルを有する依存特性に切り換えられ
るので、オフ状態にあるメモリセルの電流値の判定にお
けるメモリセル電流と検知手段で検知される電流との差
が通常読み出し時における両者の差よりも小さくなる。
したがって、メモリセルの判定における十分なマージン
が確保されることになる。
リセルの電流値の判定を指令するものであり、上記レベ
ル切換手段により、上記電流検知手段におけるセンスレ
ベル電流の電源電圧に対する依存特性を、上記第２制御
信号を受けたときには上記第１制御信号を受けたときよ
りもセンスレベル電流が低い側の依存特性に切り換える
ことにより、オフ状態にあるメモリセルの電流値の判定
時にはレベル切換手段によって電流検知手段の電源電圧
に対する依存特性が通常読み出し時における依存特性よ
りも低いセンスレベルを有する依存特性に切り換えられ
るので、オフ状態にあるメモリセルの電流値の判定にお
けるメモリセル電流と検知手段で検知される電流との差
が通常読み出し時における両者の差よりも小さくなる。
したがって、メモリセルの判定における十分なマージン
が確保されることになる。
【００４０】上記第２制御信号は、オフ状態にあるメモ
リセルの電流値の判定を指令するものであり、上記レベ
ル切換手段により、上記第２制御信号を受けたときには
上記第１制御信号を受けたときよりも上記メモリセルに
流れる電流を高くすることが好ましい。
リセルの電流値の判定を指令するものであり、上記レベ
ル切換手段により、上記第２制御信号を受けたときには
上記第１制御信号を受けたときよりも上記メモリセルに
流れる電流を高くすることが好ましい。
【００４１】上記データ線に電圧を供給するデータ線電
圧供給手段をさらに備え、上記レベル切換手段により、
上記データ線電圧供給手段により供給されるデータ線電
圧を、上記第２制御信号を受けたときには上記第１制御
信号を受けたときよりも上記データ線の電圧を高くする
よう上記データ線電圧供給手段を制御することにより、
オフ状態にあるメモリセルの電流値の判定時にはレベル
切換手段によってデータ線電圧が通常読み出し時におけ
る電圧値よりも高くなるよう切り換えられるので、オフ
状態にあるメモリセルの電流値の判定におけるメモリセ
ル電流と検知手段で検知される電流との差が通常読み出
し時における両者の差よりも小さくなる。したがって、
メモリセルの判定における十分なマージンが確保される
ことになる。
圧供給手段をさらに備え、上記レベル切換手段により、
上記データ線電圧供給手段により供給されるデータ線電
圧を、上記第２制御信号を受けたときには上記第１制御
信号を受けたときよりも上記データ線の電圧を高くする
よう上記データ線電圧供給手段を制御することにより、
オフ状態にあるメモリセルの電流値の判定時にはレベル
切換手段によってデータ線電圧が通常読み出し時におけ
る電圧値よりも高くなるよう切り換えられるので、オフ
状態にあるメモリセルの電流値の判定におけるメモリセ
ル電流と検知手段で検知される電流との差が通常読み出
し時における両者の差よりも小さくなる。したがって、
メモリセルの判定における十分なマージンが確保される
ことになる。
【００４２】上記メモリセルに接続されるワード線と、
上記ワード線に電圧を供給するとともに、その電圧を複
数の電圧値に切り換え可能に構成されたワード線電圧供
給手段とをさらに備え、上記レベル切換手段により、上
記第１制御信号を受けたときには上記第１制御信号を受
けたときよりも上記ワード線の電位を低くすることによ
り、オフ状態にあるメモリセルの電流値の判定時にはレ
ベル切換手段によってワード線電圧が通常読み出し時に
おける電圧値よりも高くなるよう切り換えられるので、
オフ状態にあるメモリセルの電流値の判定におけるメモ
リセル電流と検知手段で検知される電流との差が通常読
み出し時における両者の差よりも小さくなる。したがっ
て、メモリセルの判定における十分なマージンが確保さ
れることになる。
上記ワード線に電圧を供給するとともに、その電圧を複
数の電圧値に切り換え可能に構成されたワード線電圧供
給手段とをさらに備え、上記レベル切換手段により、上
記第１制御信号を受けたときには上記第１制御信号を受
けたときよりも上記ワード線の電位を低くすることによ
り、オフ状態にあるメモリセルの電流値の判定時にはレ
ベル切換手段によってワード線電圧が通常読み出し時に
おける電圧値よりも高くなるよう切り換えられるので、
オフ状態にあるメモリセルの電流値の判定におけるメモ
リセル電流と検知手段で検知される電流との差が通常読
み出し時における両者の差よりも小さくなる。したがっ
て、メモリセルの判定における十分なマージンが確保さ
れることになる。
【００４３】上記メモリセルに接続されるワード線と、
上記ワード線に電圧を供給するとともに、その電圧を複
数の電圧値に切り換え可能に構成されたワード線電圧供
給手段とをさらに備え、上記メモリセルのしきい値が可
変に構成し、上記第２制御信号によるオフ状態にあるメ
モリセルの電流値の判定を、上記メモリセルの過消去を
行った後のしきい値を高くするためリバース動作を指令
するものとし、上記レベル切換手段により、上記第２制
御信号を受けたときには上記データ線に上記メモリセル
のソースよりも高い電圧を印加し、上記ワード線に上記
データ線に印加される電圧と上記メモリセルのソースに
印加される電圧との間の電圧を印加するよう制御するこ
とにより、過消去によりしきい値が負の側になったメモ
リセルのしきい値がリバースによって正常な状態に回復
したか否かの正確な判定が可能となる。
上記ワード線に電圧を供給するとともに、その電圧を複
数の電圧値に切り換え可能に構成されたワード線電圧供
給手段とをさらに備え、上記メモリセルのしきい値が可
変に構成し、上記第２制御信号によるオフ状態にあるメ
モリセルの電流値の判定を、上記メモリセルの過消去を
行った後のしきい値を高くするためリバース動作を指令
するものとし、上記レベル切換手段により、上記第２制
御信号を受けたときには上記データ線に上記メモリセル
のソースよりも高い電圧を印加し、上記ワード線に上記
データ線に印加される電圧と上記メモリセルのソースに
印加される電圧との間の電圧を印加するよう制御するこ
とにより、過消去によりしきい値が負の側になったメモ
リセルのしきい値がリバースによって正常な状態に回復
したか否かの正確な判定が可能となる。
【００４４】上記メモリセルに接続されるワード線と、
上記ワード線に電圧を供給するとともに、その電圧を複
数の電圧値に切り換え可能に構成されたワード線電圧供
給手段とをさらに備え、上記第２制御信号によるオン状
態にあるメモリセルの電流値の判定を、高温で行われる
ものとし、上記レベル切換手段により、上記ワード線電
圧供給手段の電圧値を、上記第２制御信号を受けたとき
には上記第１制御信号を受けたときよりも高くするよう
に切り換えることにより、誤判定を生じやすい高温条件
で予めメモリセルの電流値の判定が行われるので、より
厳しい判定が行われる。その際、レベル切換手段によっ
て、さらに厳しい条件が付加されるので、半導体装置が
高温状態で使用されても、十分高い信頼性が確保され
る。
上記ワード線に電圧を供給するとともに、その電圧を複
数の電圧値に切り換え可能に構成されたワード線電圧供
給手段とをさらに備え、上記第２制御信号によるオン状
態にあるメモリセルの電流値の判定を、高温で行われる
ものとし、上記レベル切換手段により、上記ワード線電
圧供給手段の電圧値を、上記第２制御信号を受けたとき
には上記第１制御信号を受けたときよりも高くするよう
に切り換えることにより、誤判定を生じやすい高温条件
で予めメモリセルの電流値の判定が行われるので、より
厳しい判定が行われる。その際、レベル切換手段によっ
て、さらに厳しい条件が付加されるので、半導体装置が
高温状態で使用されても、十分高い信頼性が確保され
る。
【００４５】上記第２制御信号により、オン状態のメモ
リセルに対する電流値の判定を、上記メモリセルに流れ
る電流値と上記センスレベル電流との電流差がある電流
値以下の電源電圧領域のうち少なくとも２つ以上の電源
電圧でメモリセルに流れる電流値を判定することにより
行うよう指令することにより、動作マージンを考慮した
メモリセルの電流値の判定が可能となり、信頼性が向上
する。
リセルに対する電流値の判定を、上記メモリセルに流れ
る電流値と上記センスレベル電流との電流差がある電流
値以下の電源電圧領域のうち少なくとも２つ以上の電源
電圧でメモリセルに流れる電流値を判定することにより
行うよう指令することにより、動作マージンを考慮した
メモリセルの電流値の判定が可能となり、信頼性が向上
する。
【００４６】上記第２制御信号は、複数データの読み出
し判定を指令するものであり、上記レベル切換手段によ
り、上記第２制御信号を受けたとき上記電流検知手段の
有する複数個のセンスレベル電流を順次変更して用いる
よう指令して、上記メモリセルに流れる電流値を判定す
ることによって、１つのメモリセルに流れる電流値で複
数のデータ値を判定することにより、専用のリファレン
スセルを設けなくても電流検知手段のセンスレベル電流
の切り換えによって多値データを読み出すことが可能と
なる。
し判定を指令するものであり、上記レベル切換手段によ
り、上記第２制御信号を受けたとき上記電流検知手段の
有する複数個のセンスレベル電流を順次変更して用いる
よう指令して、上記メモリセルに流れる電流値を判定す
ることによって、１つのメモリセルに流れる電流値で複
数のデータ値を判定することにより、専用のリファレン
スセルを設けなくても電流検知手段のセンスレベル電流
の切り換えによって多値データを読み出すことが可能と
なる。
【００４７】上記電流検知手段が、センスレベル電流の
低い方から順に第１，第２及び第３のセンスレベル電流
を有するものであり、上記レベル切換手段により、上記
第２のセンスレベル電流でメモリセルに流れる電流値を
判定した後に、上記第１又は第３のセンスレベル電流で
メモリセルに流れる電流値を判定することによって、１
つのメモリセルに流れる電流値で複数のデータ値を判定
することにより、専用のリファレンスセルを設けなくて
も電流検知手段のセンスレベル電流の切り換えによって
多値データを読み出すことが可能となる。
低い方から順に第１，第２及び第３のセンスレベル電流
を有するものであり、上記レベル切換手段により、上記
第２のセンスレベル電流でメモリセルに流れる電流値を
判定した後に、上記第１又は第３のセンスレベル電流で
メモリセルに流れる電流値を判定することによって、１
つのメモリセルに流れる電流値で複数のデータ値を判定
することにより、専用のリファレンスセルを設けなくて
も電流検知手段のセンスレベル電流の切り換えによって
多値データを読み出すことが可能となる。
【００４８】本発明の第２の半導体装置は、メモリセル
と、上記メモリセルに接続されるデータ線と、上記デー
タ線にソースが接続される少なくとも第１，第２トラン
ジスタを含む複数のトランジスタと、上記第１，第２を
含む複数のトランジスタのドレインと電源との間にそれ
ぞれ介設され、かつ各々のゲートに共通の第１の信号が
印加される少なくとも第３，第４のトランジスタを含む
複数のトランジスタとを備え、上記第１のトランジスタ
と第２のトランジスタとの電流能力あるいはしきい値を
異ならせて、上記第１のトランジスタのドレインの信号
および上記第２のトランジスタのドレインの信号によ
り、１つのメモリセルに流れる電流値で複数のデータ値
を判定することが可能である。
と、上記メモリセルに接続されるデータ線と、上記デー
タ線にソースが接続される少なくとも第１，第２トラン
ジスタを含む複数のトランジスタと、上記第１，第２を
含む複数のトランジスタのドレインと電源との間にそれ
ぞれ介設され、かつ各々のゲートに共通の第１の信号が
印加される少なくとも第３，第４のトランジスタを含む
複数のトランジスタとを備え、上記第１のトランジスタ
と第２のトランジスタとの電流能力あるいはしきい値を
異ならせて、上記第１のトランジスタのドレインの信号
および上記第２のトランジスタのドレインの信号によ
り、１つのメモリセルに流れる電流値で複数のデータ値
を判定することが可能である。
【００４９】これにより、専用のリファレンスセルを設
けなくても電流検知手段のセンスレベル電流の切り換え
によって多値データを読み出すことが可能となるととも
に、１段階で２つのデータが確定されるので、極めて高
速なデータの読み出しが可能となる。
けなくても電流検知手段のセンスレベル電流の切り換え
によって多値データを読み出すことが可能となるととも
に、１段階で２つのデータが確定されるので、極めて高
速なデータの読み出しが可能となる。
【００５０】
【発明の実施の形態】以下、本発明の各実施形態につい
て説明する。
て説明する。
【００５１】（第１実施形態）まず、第１実施形態に係
る半導体装置の構成について、図１及び図２を参照しな
がら説明する。図１は本実施形態に係るセンスアンプ回
路の構成を示す電気回路図、図２は電圧検知回路の構成
を示す電気回路図である。
る半導体装置の構成について、図１及び図２を参照しな
がら説明する。図１は本実施形態に係るセンスアンプ回
路の構成を示す電気回路図、図２は電圧検知回路の構成
を示す電気回路図である。
【００５２】図１に示すセンスアンプ回路の基本部分の
構成は、上記図４０に示す従来のセンスアンプ回路の構
成と同じである。このセンスアンプ回路は、制御信号Ｓ
ＡＥ及びデータ線信号ＤＬを２つの入力端子から受け
て、出力端子から出力信号ＯＵＴを出力するものであ
る。上述のように、センスアンプ回路は、否定回路ＩＮ
Ｖ１と、ＣＭＯＳインバータとして機能する２つのトラ
ンジスタＱｐ１，Ｑｎ１と、回路動作に高速性をもたせ
るための２つのトランジスタＱｐ２，Ｑｎ２と、出力部
への負荷の一部を負担するための２つのトランジスタＱ
ｐ３，Ｑｎ３と、出力部として機能する３つのトランジ
スタＱｐ４，Ｑｎ４，Ｑｎ５と、各信号線の電荷を接地
側に逃す際に作動するトランジスタＱｎ６，Ｑｎ７，Ｑ
ｎ８とを備えている。これらの各要素の接続関係及び動
作は、上記図４０に示す回路について説明したとおりで
あるので、説明を省略する。
構成は、上記図４０に示す従来のセンスアンプ回路の構
成と同じである。このセンスアンプ回路は、制御信号Ｓ
ＡＥ及びデータ線信号ＤＬを２つの入力端子から受け
て、出力端子から出力信号ＯＵＴを出力するものであ
る。上述のように、センスアンプ回路は、否定回路ＩＮ
Ｖ１と、ＣＭＯＳインバータとして機能する２つのトラ
ンジスタＱｐ１，Ｑｎ１と、回路動作に高速性をもたせ
るための２つのトランジスタＱｐ２，Ｑｎ２と、出力部
への負荷の一部を負担するための２つのトランジスタＱ
ｐ３，Ｑｎ３と、出力部として機能する３つのトランジ
スタＱｐ４，Ｑｎ４，Ｑｎ５と、各信号線の電荷を接地
側に逃す際に作動するトランジスタＱｎ６，Ｑｎ７，Ｑ
ｎ８とを備えている。これらの各要素の接続関係及び動
作は、上記図４０に示す回路について説明したとおりで
あるので、説明を省略する。
【００５３】ここで、本実施形態の特徴として、センス
アンプ回路の基本的な部分に加えて、電圧検知信号によ
りセンスレベル電流の特性を変更するための要素を備え
ている。すなわち、電圧検知信号ＶＤＴ０を入力しこれ
を反転した信号Ｎ７を出力する否定回路ＩＮＶ２と、該
否定回路ＩＮＶ２の出力信号Ｎ７と制御信号ＳＡＥとを
入力とし、両信号のＮＡＮＤ演算結果である信号Ｎ６を
出力する論理積の否定回路ＮＡＮＤ１と、ゲートに論理
積の否定回路ＮＡＮＤ１の出力信号Ｎ６を受けるＰチャ
ネル型ＭＯＳトランジスタＱｐ１１とを備えている。Ｐ
チャネル型ＭＯＳトランジスタＱｎ１１のドレインは電
源電圧ＶＤＤの供給端子に接続され、ソースは出力部の
トランジスタＱｎ４のゲートにつながる信号線に接続さ
れている。すなわち、電圧検知信号ＶＤＴ０に応じて、
トランジスタＱｐ１１を作動させることにより、信号Ｎ
３の電位レベルを上昇させるようにしている。 また、
図２は、上記センスアンプ回路に入力する電圧検知信号
ＶＤＴ０を生成するための電圧検知回路の回路図であ
る。図２に示すように、電源電圧ＶＤＤを供給する端子
と接地との間には、３段のＰチャネル型ＭＯＳトランジ
スタＱｐ２１〜Ｑｐ２３と１つのＮチャネル型ＭＯＳト
ランジスタＱｎ２１とが直列に配設されている。各トラ
ンジスタＱｐ２１〜Ｑｐ２３のゲートは自己のドレイン
にそれぞれ接続され、トランジスタＱｎ２１のゲートは
電源電圧ＶＤＤに接続されている。そして、トランジス
タＱｐ２３のドレインとトランジスタＱｎ２１のドレイ
ンとは共通の信号線に接続され、この信号線を介して信
号Ｎ２３が出力される。また、上記信号Ｎ２３をゲート
に受けるＰチャネル型ＭＯＳトランジスタＱｐ２４とＮ
チャネル型ＭＯＳトランジスタＱｎ２４とからなるＣＭ
ＯＳインバータが設けられている。ＣＭＯＳインバータ
のトランジスタＱｐ２４のソースは電源電圧ＶＤＤを供
給する端子に接続され、Ｎチャネル型ＭＯＳトランジス
タＱｎ２４のソースは接地に接続されている。そして、
このＣＭＯＳインバータから、各トランジスタＱｐ２
４，Ｑｎ２４のゲートに入力された信号Ｎ２３を反転し
た信号Ｎ２４が出力される。さらに、ＣＭＯＳインバー
タの後段側に設けられた否定回路ＩＮＶ２１により、こ
の信号Ｎ２４を反転した電圧検知信号ＶＤＴ０が出力さ
れる。この電圧検知回路では、各トランジスタのしきい
値の調整により、電源電圧ＶＤＤが設定値４Ｖ以下のと
きと４Ｖを越えるときとで電圧検知信号ＶＤＴ０のレベ
ルを高低切り換えるようにしている。
アンプ回路の基本的な部分に加えて、電圧検知信号によ
りセンスレベル電流の特性を変更するための要素を備え
ている。すなわち、電圧検知信号ＶＤＴ０を入力しこれ
を反転した信号Ｎ７を出力する否定回路ＩＮＶ２と、該
否定回路ＩＮＶ２の出力信号Ｎ７と制御信号ＳＡＥとを
入力とし、両信号のＮＡＮＤ演算結果である信号Ｎ６を
出力する論理積の否定回路ＮＡＮＤ１と、ゲートに論理
積の否定回路ＮＡＮＤ１の出力信号Ｎ６を受けるＰチャ
ネル型ＭＯＳトランジスタＱｐ１１とを備えている。Ｐ
チャネル型ＭＯＳトランジスタＱｎ１１のドレインは電
源電圧ＶＤＤの供給端子に接続され、ソースは出力部の
トランジスタＱｎ４のゲートにつながる信号線に接続さ
れている。すなわち、電圧検知信号ＶＤＴ０に応じて、
トランジスタＱｐ１１を作動させることにより、信号Ｎ
３の電位レベルを上昇させるようにしている。 また、
図２は、上記センスアンプ回路に入力する電圧検知信号
ＶＤＴ０を生成するための電圧検知回路の回路図であ
る。図２に示すように、電源電圧ＶＤＤを供給する端子
と接地との間には、３段のＰチャネル型ＭＯＳトランジ
スタＱｐ２１〜Ｑｐ２３と１つのＮチャネル型ＭＯＳト
ランジスタＱｎ２１とが直列に配設されている。各トラ
ンジスタＱｐ２１〜Ｑｐ２３のゲートは自己のドレイン
にそれぞれ接続され、トランジスタＱｎ２１のゲートは
電源電圧ＶＤＤに接続されている。そして、トランジス
タＱｐ２３のドレインとトランジスタＱｎ２１のドレイ
ンとは共通の信号線に接続され、この信号線を介して信
号Ｎ２３が出力される。また、上記信号Ｎ２３をゲート
に受けるＰチャネル型ＭＯＳトランジスタＱｐ２４とＮ
チャネル型ＭＯＳトランジスタＱｎ２４とからなるＣＭ
ＯＳインバータが設けられている。ＣＭＯＳインバータ
のトランジスタＱｐ２４のソースは電源電圧ＶＤＤを供
給する端子に接続され、Ｎチャネル型ＭＯＳトランジス
タＱｎ２４のソースは接地に接続されている。そして、
このＣＭＯＳインバータから、各トランジスタＱｐ２
４，Ｑｎ２４のゲートに入力された信号Ｎ２３を反転し
た信号Ｎ２４が出力される。さらに、ＣＭＯＳインバー
タの後段側に設けられた否定回路ＩＮＶ２１により、こ
の信号Ｎ２４を反転した電圧検知信号ＶＤＴ０が出力さ
れる。この電圧検知回路では、各トランジスタのしきい
値の調整により、電源電圧ＶＤＤが設定値４Ｖ以下のと
きと４Ｖを越えるときとで電圧検知信号ＶＤＴ０のレベ
ルを高低切り換えるようにしている。
【００５４】次に、本実施形態におけるセンスアンプ回
路の動作について、図３及び図４を参照しながら説明す
る。図３は、センスアンプ回路のセンスレベル電流と電
源電圧ＶＤＤとの関係を示す特性図である。図４は、電
圧検知回路の出力信号ＶＤＴ０と電源電圧ＶＤＤとの関
係を示す特性図である。図４に示すように、電源電圧Ｖ
ＤＤが４Ｖ以下のときには電圧検知回路の出力信号ＶＤ
Ｔ０の論理値は“Ｌ”であるが、電源電圧ＶＤＤが４Ｖ
を越えると出力信号ＶＤＴ０の論理値は“Ｈ”に切換わ
る。
路の動作について、図３及び図４を参照しながら説明す
る。図３は、センスアンプ回路のセンスレベル電流と電
源電圧ＶＤＤとの関係を示す特性図である。図４は、電
圧検知回路の出力信号ＶＤＴ０と電源電圧ＶＤＤとの関
係を示す特性図である。図４に示すように、電源電圧Ｖ
ＤＤが４Ｖ以下のときには電圧検知回路の出力信号ＶＤ
Ｔ０の論理値は“Ｌ”であるが、電源電圧ＶＤＤが４Ｖ
を越えると出力信号ＶＤＴ０の論理値は“Ｈ”に切換わ
る。
【００５５】そして、この電圧検知信号ＶＤＴ０の論理
値が“Ｈ”であるか“Ｌ”であるかに応じてセンスレベ
ル電流が非連続的に変わる。すなわち、センスアンプ回
路において、電圧検知信号ＶＤＴ０が論理値“Ｈ”のと
きには、信号Ｎ６の論理値が“Ｈ”となりトランジスタ
Ｑｐ１１は作動しない。したがって、センスアンプ回路
は、図４０に示す従来のセンスアンプ回路と同様の出力
特性を示し、図３の曲線ＶＳＡＬＣ１に沿った特性とな
る。
値が“Ｈ”であるか“Ｌ”であるかに応じてセンスレベ
ル電流が非連続的に変わる。すなわち、センスアンプ回
路において、電圧検知信号ＶＤＴ０が論理値“Ｈ”のと
きには、信号Ｎ６の論理値が“Ｈ”となりトランジスタ
Ｑｐ１１は作動しない。したがって、センスアンプ回路
は、図４０に示す従来のセンスアンプ回路と同様の出力
特性を示し、図３の曲線ＶＳＡＬＣ１に沿った特性とな
る。
【００５６】一方、制御信号ＳＡＥが“Ｈ”で電圧検知
信号ＶＤＴ０の論理値が“Ｌ”になると、センスアンプ
回路において、信号Ｎ６の論理値が“Ｌ”となり、トラ
ンジスタＱｐ１１が作動し、信号Ｎ３の電位レベルが上
昇する。この作用により、センスレベル電流は、図３に
示す曲線ＶＳＡＬＣ１を上方に移動した曲線ＶＳＡＬＣ
２に沿った特性に切換わる。すなわち、電源電圧ＶＤＤ
が４Ｖ以下の低電圧の場合には、センスレベル電流が曲
線ＶＳＡＬＣ２に沿った特性を示し、電源電圧ＶＤＤが
４Ｖを越える高電圧の場合にセンスレベル電流が曲線Ｖ
ＳＡＬＣ１に沿った特性を示す。
信号ＶＤＴ０の論理値が“Ｌ”になると、センスアンプ
回路において、信号Ｎ６の論理値が“Ｌ”となり、トラ
ンジスタＱｐ１１が作動し、信号Ｎ３の電位レベルが上
昇する。この作用により、センスレベル電流は、図３に
示す曲線ＶＳＡＬＣ１を上方に移動した曲線ＶＳＡＬＣ
２に沿った特性に切換わる。すなわち、電源電圧ＶＤＤ
が４Ｖ以下の低電圧の場合には、センスレベル電流が曲
線ＶＳＡＬＣ２に沿った特性を示し、電源電圧ＶＤＤが
４Ｖを越える高電圧の場合にセンスレベル電流が曲線Ｖ
ＳＡＬＣ１に沿った特性を示す。
【００５７】したがって、本実施形態では、電源電圧が
低電圧の場合にも、従来のようにセンスレベル電流が十
分大きくなるので、メモリセルトランジスタに微少のリ
ーク電流が存在する場合にもデータの誤判定を有効に防
止することができる。
低電圧の場合にも、従来のようにセンスレベル電流が十
分大きくなるので、メモリセルトランジスタに微少のリ
ーク電流が存在する場合にもデータの誤判定を有効に防
止することができる。
【００５８】（第２実施形態）次に、第２実施形態につ
いて、図５〜図７を参照しながら説明する。
いて、図５〜図７を参照しながら説明する。
【００５９】本実施形態では、センスアンプ回路の構成
は上記第１実施形態における構成（図１参照）と同様で
あるが、電圧検知回路の構成が上記第１実施形態におけ
る構成（図２参照）とは異なる。
は上記第１実施形態における構成（図１参照）と同様で
あるが、電圧検知回路の構成が上記第１実施形態におけ
る構成（図２参照）とは異なる。
【００６０】図５は、本実施形態に係る半導体装置の電
圧検知回路の構成を示す回路図である。３つのＰチャネ
ル型ＭＯＳトランジスタＱｐ２１〜Ｑｐ２３と、Ｎチャ
ネル型ＭＯＳトランジスタＱｎ２１と、Ｐチャネル型Ｍ
ＯＳトランジスタＱｐ２４及びＮチャネル型ＭＯＳトラ
ンジスタＱｎ２４からなるＣＭＯＳインバータと、否定
回路２１とを備えている点は、上記第１実施形態におけ
る電圧検知回路の構成（図２参照）と同じである。本実
施形態では、それに加え、トランジスタＱｐ２２のドレ
インとトランジスタＱｐ２３のソースとに共通に接続さ
れる信号線が設けられ、この信号線を流れる信号Ｎ２２
を各々のゲートに受けるＰチャネル型ＭＯＳトランジス
タＱｐ２５とＮチャネル型ＭＯＳトランジスタＱｎ２５
とからなるＣＭＯＳインバータが設けられている。さら
に、該ＣＭＯＳインバータの出力信号Ｎ２５を受けてこ
れを反転した信号ＶＤＴ２を出力する否定回路ＩＮＶ２
２が設けられている。また、各否定回路ＩＮＶ２１，Ｉ
ＮＶ２２の出力信号ＶＤＴ１，ＶＤＴ２を各々のゲート
に受けるＮチャネル型ＭＯＳトランジスタＱｎ２６と、
Ｐチャネル型ＭＯＳトランジスタＱｐ２６とが設けられ
ている。トランジスタＱｐ２６のソースは電源電圧ＶＤ
Ｄに接続され、トランジスタＱｎ２６のソースは接地に
接続されており、両トランジスタＱｐ２６，Ｑｎ２６の
ドレインに共通に接続される信号線を介して信号Ｎ２６
が出力される。また、信号Ｎ２６を受けてこれを反転し
た出力信号ＶＤＴ０を出力する否定回路ＩＮＶ２３と、
この否定回路ＩＮＶ２３の出力信号ＶＤＴ０を再び反転
して否定回路ＩＮＶ２３の入力側に戻す否定回路ＩＮＶ
２４とが設けられている。ここで、後に説明する図７に
示すように、否定回路ＩＮＶ２１の出力信号ＶＤＴ１
は、各トランジスタのしきい値の調整によって、電源電
圧ＶＤＤが３．５以下で“Ｌ”となり電源電圧ＶＤＤが
３．５Ｖを越えると“Ｈ”となるように構成されてい
る。また、否定回路ＩＮＶ２２の出力信号ＶＤＴ２は、
各トランジスタのしきい値の調整によって、電源電圧Ｖ
ＤＤが４．５以下で“Ｌ”となり電源電圧ＶＤＤが４．
５Ｖを越えると“Ｈ”となるように構成されている。
圧検知回路の構成を示す回路図である。３つのＰチャネ
ル型ＭＯＳトランジスタＱｐ２１〜Ｑｐ２３と、Ｎチャ
ネル型ＭＯＳトランジスタＱｎ２１と、Ｐチャネル型Ｍ
ＯＳトランジスタＱｐ２４及びＮチャネル型ＭＯＳトラ
ンジスタＱｎ２４からなるＣＭＯＳインバータと、否定
回路２１とを備えている点は、上記第１実施形態におけ
る電圧検知回路の構成（図２参照）と同じである。本実
施形態では、それに加え、トランジスタＱｐ２２のドレ
インとトランジスタＱｐ２３のソースとに共通に接続さ
れる信号線が設けられ、この信号線を流れる信号Ｎ２２
を各々のゲートに受けるＰチャネル型ＭＯＳトランジス
タＱｐ２５とＮチャネル型ＭＯＳトランジスタＱｎ２５
とからなるＣＭＯＳインバータが設けられている。さら
に、該ＣＭＯＳインバータの出力信号Ｎ２５を受けてこ
れを反転した信号ＶＤＴ２を出力する否定回路ＩＮＶ２
２が設けられている。また、各否定回路ＩＮＶ２１，Ｉ
ＮＶ２２の出力信号ＶＤＴ１，ＶＤＴ２を各々のゲート
に受けるＮチャネル型ＭＯＳトランジスタＱｎ２６と、
Ｐチャネル型ＭＯＳトランジスタＱｐ２６とが設けられ
ている。トランジスタＱｐ２６のソースは電源電圧ＶＤ
Ｄに接続され、トランジスタＱｎ２６のソースは接地に
接続されており、両トランジスタＱｐ２６，Ｑｎ２６の
ドレインに共通に接続される信号線を介して信号Ｎ２６
が出力される。また、信号Ｎ２６を受けてこれを反転し
た出力信号ＶＤＴ０を出力する否定回路ＩＮＶ２３と、
この否定回路ＩＮＶ２３の出力信号ＶＤＴ０を再び反転
して否定回路ＩＮＶ２３の入力側に戻す否定回路ＩＮＶ
２４とが設けられている。ここで、後に説明する図７に
示すように、否定回路ＩＮＶ２１の出力信号ＶＤＴ１
は、各トランジスタのしきい値の調整によって、電源電
圧ＶＤＤが３．５以下で“Ｌ”となり電源電圧ＶＤＤが
３．５Ｖを越えると“Ｈ”となるように構成されてい
る。また、否定回路ＩＮＶ２２の出力信号ＶＤＴ２は、
各トランジスタのしきい値の調整によって、電源電圧Ｖ
ＤＤが４．５以下で“Ｌ”となり電源電圧ＶＤＤが４．
５Ｖを越えると“Ｈ”となるように構成されている。
【００６１】この電圧検知回路の機能上の特徴は、２つ
の電圧検知信号ＶＤＴ１、ＶＤＴ２により電源電圧のヒ
ステリシス特性をもった電圧検知信号ＶＤＴ０を出力す
ることにある。図６は、図５に示される電圧検知回路か
ら出力される電圧検知信号ＶＤＴ０を図１に示すセンス
アンプ回路に入力した場合の電源電圧とセンスレベル電
流の関係を示す特性図、図７は電圧検知回路の電源電圧
と電圧検知信号との関係を示す特性図である。
の電圧検知信号ＶＤＴ１、ＶＤＴ２により電源電圧のヒ
ステリシス特性をもった電圧検知信号ＶＤＴ０を出力す
ることにある。図６は、図５に示される電圧検知回路か
ら出力される電圧検知信号ＶＤＴ０を図１に示すセンス
アンプ回路に入力した場合の電源電圧とセンスレベル電
流の関係を示す特性図、図７は電圧検知回路の電源電圧
と電圧検知信号との関係を示す特性図である。
【００６２】図７に示すように、電圧検知回路から最終
的に出力される電圧検知信号ＶＤＴ０は、下記の論理電
圧となる。 （１） ＶＤＤ≦３．５（Ｖ）のとき “Ｌ” （２） ＶＤＤ＞４．５（Ｖ）のとき “Ｈ” （３） ３．５＜ＶＤＤ≦４．５のとき 電源電圧ＶＤＤが３．５Ｖ以下の電圧から上昇してきた場合 “Ｌ” 電源電圧ＶＤＤが４．５Ｖ以上の電圧から下降してきた場合 “Ｈ” このような電圧検知信号ＶＤＴ０の動作に従って、セン
スレベル電流の特性は、図６に示されるように非連続的
に変わる。具体的には、電源電圧の変化に従い、下記の
ように、センスレベル電流曲線がＶＳＡＬＣ１とＶＳＡ
ＬＣ２とに切換わる。 （１） ＶＤＤ≦３．５（Ｖ）のとき ＶSALC２ （２） ＶＤＤ＞４．５（Ｖ）のとき ＶSALC１ （３） ３．５＜ＶＤＤ≦４．５のとき 電源電圧ＶＤＤが３．５Ｖ以下の電圧から上昇してきた場合 ＶSALC２ 電源電圧ＶＤＤが４．５Ｖ以上の電圧から下降してきた場合 ＶSALC１ 従って、第２実施形態では、第１実施形態と同様に低電
圧でもセンスレベル電流が従来のものほど低くならない
ためメモリセルトランジスタに微少のリーク電流が存在
する場合にもこの電圧検知回路を備えたセンスアンプの
回路ではデータを誤りなく判定することができる。加え
て、２つのセンスレベル電流曲線が変わる電圧を電源電
圧ＶＤＤに対してヒステリシス特性を持たせているた
め、例えば、この半導体装置で電源電圧３Ｖ版と５Ｖ版
の２種類の製品を供給する場合、３Ｖ版に対しては電源
電圧４．５Ｖ以下でセンスレベル電流曲線ＶＳＡＬＣ２
で固定され、５Ｖ版に対しては電源電圧３．５Ｖ以下で
センスレベル電流曲線ＶＳＡＬＣ１で固定されるため、
それぞれの種類の製品で電源電圧の多少の変動が生じて
も安定して動作する。
的に出力される電圧検知信号ＶＤＴ０は、下記の論理電
圧となる。 （１） ＶＤＤ≦３．５（Ｖ）のとき “Ｌ” （２） ＶＤＤ＞４．５（Ｖ）のとき “Ｈ” （３） ３．５＜ＶＤＤ≦４．５のとき 電源電圧ＶＤＤが３．５Ｖ以下の電圧から上昇してきた場合 “Ｌ” 電源電圧ＶＤＤが４．５Ｖ以上の電圧から下降してきた場合 “Ｈ” このような電圧検知信号ＶＤＴ０の動作に従って、セン
スレベル電流の特性は、図６に示されるように非連続的
に変わる。具体的には、電源電圧の変化に従い、下記の
ように、センスレベル電流曲線がＶＳＡＬＣ１とＶＳＡ
ＬＣ２とに切換わる。 （１） ＶＤＤ≦３．５（Ｖ）のとき ＶSALC２ （２） ＶＤＤ＞４．５（Ｖ）のとき ＶSALC１ （３） ３．５＜ＶＤＤ≦４．５のとき 電源電圧ＶＤＤが３．５Ｖ以下の電圧から上昇してきた場合 ＶSALC２ 電源電圧ＶＤＤが４．５Ｖ以上の電圧から下降してきた場合 ＶSALC１ 従って、第２実施形態では、第１実施形態と同様に低電
圧でもセンスレベル電流が従来のものほど低くならない
ためメモリセルトランジスタに微少のリーク電流が存在
する場合にもこの電圧検知回路を備えたセンスアンプの
回路ではデータを誤りなく判定することができる。加え
て、２つのセンスレベル電流曲線が変わる電圧を電源電
圧ＶＤＤに対してヒステリシス特性を持たせているた
め、例えば、この半導体装置で電源電圧３Ｖ版と５Ｖ版
の２種類の製品を供給する場合、３Ｖ版に対しては電源
電圧４．５Ｖ以下でセンスレベル電流曲線ＶＳＡＬＣ２
で固定され、５Ｖ版に対しては電源電圧３．５Ｖ以下で
センスレベル電流曲線ＶＳＡＬＣ１で固定されるため、
それぞれの種類の製品で電源電圧の多少の変動が生じて
も安定して動作する。
【００６３】（第３実施形態）次に、第３実施形態につ
いて、図８及び図９を参照しながら説明する。
いて、図８及び図９を参照しながら説明する。
【００６４】図８は、本実施形態に係る半導体装置のセ
ンスアンプ回路の構成を示す電気回路図である。本実施
形態においても、回路の基本的な部分の構成及び動作
は、上記図４０に示す従来のセンスアンプ回路の構成及
び動作と同様である。
ンスアンプ回路の構成を示す電気回路図である。本実施
形態においても、回路の基本的な部分の構成及び動作
は、上記図４０に示す従来のセンスアンプ回路の構成及
び動作と同様である。
【００６５】ここで、本実施形態では、電圧検知信号Ｖ
ＤＴ０を各々のゲートに受けるＰチャネル型ＭＯＳトラ
ンジスタＱｐ１２及びＱｎ１２が配置されている。そし
て、トランジスタＱｐ１２のソースは電源電圧ＶＤＤを
供給する端子に接続され、ドレインは基本部分のトラン
ジスタＱｐ２のソースに接続されている。トランジスタ
Ｑｎ１２のドレインは電源電圧ＶＤＤを供給する端子に
接続され、ソースは基本部分のトランジスタＱｐ３のソ
ースに接続されている。そして、トランジスタＱｐ１２
のドレインとトランジスタＱｐ２のソースとを接続する
信号線と、トランジスタＱｎ１２のソースとトランジス
タＱｐ３のソースとを接続する信号線とは、共通の信号
線Ｌ１１で接続されている。
ＤＴ０を各々のゲートに受けるＰチャネル型ＭＯＳトラ
ンジスタＱｐ１２及びＱｎ１２が配置されている。そし
て、トランジスタＱｐ１２のソースは電源電圧ＶＤＤを
供給する端子に接続され、ドレインは基本部分のトラン
ジスタＱｐ２のソースに接続されている。トランジスタ
Ｑｎ１２のドレインは電源電圧ＶＤＤを供給する端子に
接続され、ソースは基本部分のトランジスタＱｐ３のソ
ースに接続されている。そして、トランジスタＱｐ１２
のドレインとトランジスタＱｐ２のソースとを接続する
信号線と、トランジスタＱｎ１２のソースとトランジス
タＱｐ３のソースとを接続する信号線とは、共通の信号
線Ｌ１１で接続されている。
【００６６】ここで、例えば図２に示す電圧検知回路を
本実施形態でも用いると、電圧検知信号ＶＤＴ０は、第
１実施形態の図４で示されているように低電圧で“Ｌ”
に、高電圧で“Ｈ”となる。電圧検知信号ＶＤＴ０が
“Ｈ”のときには、トランジスタＱｐ１２がオフしトラ
ンジスタＱｎ１２がオンする。したがって、トランジス
タＱｐ２，Ｑｐ３のソース電位はトランジスタＱｎ１２
のしきい値分だけ低くなる。一方、電圧検知信号ＶＤＴ
０が“Ｌ”のときには、トランジスタＱｐ１２がオンし
トランジスタＱｎ１２がオフする。したがって、トラン
ジスタＱｐ２，Ｑｐ３のソース電位は電源電圧ＶＤＤに
等しくなる。このように、各トランジスタのオン・オフ
切り換えによって各トランジスタＱｐ２，Ｑｐ３のソー
ス電位が変化することを利用して、データ線（信号線Ｌ
１）の電圧特性を変化させるようにしている。従って、
センスアンプ回路は、従来と同様にデータ線（信号線Ｌ
１）に電流が流れるとき出力信号ＯＵＴは“Ｈ”、デー
タ線（信号線Ｌ１）に電流が流れないとき出力信号ＯＵ
Ｔは“Ｌ”であるが、電圧検知信号ＶＤＴ０の値如何に
よりデータ線電圧が非連続的に変わることになる。
本実施形態でも用いると、電圧検知信号ＶＤＴ０は、第
１実施形態の図４で示されているように低電圧で“Ｌ”
に、高電圧で“Ｈ”となる。電圧検知信号ＶＤＴ０が
“Ｈ”のときには、トランジスタＱｐ１２がオフしトラ
ンジスタＱｎ１２がオンする。したがって、トランジス
タＱｐ２，Ｑｐ３のソース電位はトランジスタＱｎ１２
のしきい値分だけ低くなる。一方、電圧検知信号ＶＤＴ
０が“Ｌ”のときには、トランジスタＱｐ１２がオンし
トランジスタＱｎ１２がオフする。したがって、トラン
ジスタＱｐ２，Ｑｐ３のソース電位は電源電圧ＶＤＤに
等しくなる。このように、各トランジスタのオン・オフ
切り換えによって各トランジスタＱｐ２，Ｑｐ３のソー
ス電位が変化することを利用して、データ線（信号線Ｌ
１）の電圧特性を変化させるようにしている。従って、
センスアンプ回路は、従来と同様にデータ線（信号線Ｌ
１）に電流が流れるとき出力信号ＯＵＴは“Ｈ”、デー
タ線（信号線Ｌ１）に電流が流れないとき出力信号ＯＵ
Ｔは“Ｌ”であるが、電圧検知信号ＶＤＴ０の値如何に
よりデータ線電圧が非連続的に変わることになる。
【００６７】図９は、図２に示す電圧検知回路から出力
される電圧検知信号ＶＤＴ０をセンスアンプ回路の入力
信号として用いた場合のデータ線電圧と電源電圧ＶＤＤ
との関係を示す特性図である。同図に示すように、電源
電圧ＶＤＤが４Ｖ以下の低電圧のときにはデータ線電圧
は特性線ＶＤＬＣ１に沿って変化し、電源電圧ＶＤＤが
４Ｖを越える高電圧のときには、データ線電圧は特性線
ＶＤＬＣ２を下方に移動した特性線ＶＤＬＣ２に沿って
変化する。
される電圧検知信号ＶＤＴ０をセンスアンプ回路の入力
信号として用いた場合のデータ線電圧と電源電圧ＶＤＤ
との関係を示す特性図である。同図に示すように、電源
電圧ＶＤＤが４Ｖ以下の低電圧のときにはデータ線電圧
は特性線ＶＤＬＣ１に沿って変化し、電源電圧ＶＤＤが
４Ｖを越える高電圧のときには、データ線電圧は特性線
ＶＤＬＣ２を下方に移動した特性線ＶＤＬＣ２に沿って
変化する。
【００６８】従って、第３実施形態では、電源電圧ＶＤ
Ｄが高電圧の場合にも、データ線電圧が高くなりすぎな
いためメモリセルトランジスタのしきい値電圧が高くな
ることがない。よって、メモリセルトランジスタのゲー
トに電圧印加されたときに流れる電流が減少することが
なく、センスアンプの誤判定を有効に防止することがで
きる。
Ｄが高電圧の場合にも、データ線電圧が高くなりすぎな
いためメモリセルトランジスタのしきい値電圧が高くな
ることがない。よって、メモリセルトランジスタのゲー
トに電圧印加されたときに流れる電流が減少することが
なく、センスアンプの誤判定を有効に防止することがで
きる。
【００６９】（第４実施形態）次に、第４実施形態につ
いて、図１０及び図１１を参照しながら説明する。
いて、図１０及び図１１を参照しながら説明する。
【００７０】図１０は、第４実施形態に係る半導体装置
のセンスアンプ回路の構成を示す電気回路図である。本
実施形態においても、回路の基本的な部分の構成及び動
作は、上記図４０に示す従来のセンスアンプ回路の構成
及び動作と同様である。
のセンスアンプ回路の構成を示す電気回路図である。本
実施形態においても、回路の基本的な部分の構成及び動
作は、上記図４０に示す従来のセンスアンプ回路の構成
及び動作と同様である。
【００７１】ここで、本実施形態では、電圧検知信号Ｖ
ＤＴ０を各々のゲートに受けるＰチャネル型ＭＯＳトラ
ンジスタＱｐ３１及びＮチャネル型ＭＯＳトランジスタ
Ｑｎ３１が配置されている。そして、トランジスタＱｐ
３１のソースは電源電圧ＶＤＤを供給する端子に接続さ
れ、ドレインは基本部分のトランジスタＱｐ１のソース
に接続されている。トランジスタＱｎ３１のドレインは
電源電圧ＶＤＤを供給する端子に接続され、ソースはト
ランジスタＱｐ３１のドレインと共にトランジスタＱｐ
１のソースに接続されている。
ＤＴ０を各々のゲートに受けるＰチャネル型ＭＯＳトラ
ンジスタＱｐ３１及びＮチャネル型ＭＯＳトランジスタ
Ｑｎ３１が配置されている。そして、トランジスタＱｐ
３１のソースは電源電圧ＶＤＤを供給する端子に接続さ
れ、ドレインは基本部分のトランジスタＱｐ１のソース
に接続されている。トランジスタＱｎ３１のドレインは
電源電圧ＶＤＤを供給する端子に接続され、ソースはト
ランジスタＱｐ３１のドレインと共にトランジスタＱｐ
１のソースに接続されている。
【００７２】そして、例えば図２に示す電圧検知回路を
本実施形態でも用いると、電圧検知信号ＶＤＴ０は、第
１実施形態の図４で示されているように低電圧で“Ｌ”
に、高電圧で“Ｈ”となる。電圧検知信号ＶＤＴ０が
“Ｈ”のときには、トランジスタＱｐ３１がオフしトラ
ンジスタＱｎ３１がオンする一方、電圧検知信号ＶＤＴ
０が“Ｌ”のときには、トランジスタＱｐ３１がオンし
トランジスタＱｎ３１がオフする。この各トランジスタ
のオン・オフ切り換えによってトランジスタＱｐ１のソ
ース電位が変化することを利用して、データ線（信号線
Ｌ１）の電圧特性を変化させるようにしている。
本実施形態でも用いると、電圧検知信号ＶＤＴ０は、第
１実施形態の図４で示されているように低電圧で“Ｌ”
に、高電圧で“Ｈ”となる。電圧検知信号ＶＤＴ０が
“Ｈ”のときには、トランジスタＱｐ３１がオフしトラ
ンジスタＱｎ３１がオンする一方、電圧検知信号ＶＤＴ
０が“Ｌ”のときには、トランジスタＱｐ３１がオンし
トランジスタＱｎ３１がオフする。この各トランジスタ
のオン・オフ切り換えによってトランジスタＱｐ１のソ
ース電位が変化することを利用して、データ線（信号線
Ｌ１）の電圧特性を変化させるようにしている。
【００７３】本実施形態でも、センスアンプの回路動作
は、第３実施形態とほぼ同様の動作を示す。図１１は、
本実施形態におけるデータ線電位と電源電圧ＶＤＤとの
関係を示す特性図である。同図に示すように、電源電圧
が４Ｖ以下の低電圧の場合にデータ線電圧が特性線ＶＤ
ＬＣ１に沿って変化し、電源電圧ＶＤＤが４Ｖを越える
高電圧の場合にデータ線電圧は特性線ＶＤＬＣ１を下方
に移動した特性線ＶＤＬＣ２に沿って変化する。従っ
て、本実施形態においても、上記第３実施形態と同様の
効果を発揮することができる。
は、第３実施形態とほぼ同様の動作を示す。図１１は、
本実施形態におけるデータ線電位と電源電圧ＶＤＤとの
関係を示す特性図である。同図に示すように、電源電圧
が４Ｖ以下の低電圧の場合にデータ線電圧が特性線ＶＤ
ＬＣ１に沿って変化し、電源電圧ＶＤＤが４Ｖを越える
高電圧の場合にデータ線電圧は特性線ＶＤＬＣ１を下方
に移動した特性線ＶＤＬＣ２に沿って変化する。従っ
て、本実施形態においても、上記第３実施形態と同様の
効果を発揮することができる。
【００７４】（第５実施形態）次に、第５実施形態につ
いて図１２及び図１３を参照しながら説明する。
いて図１２及び図１３を参照しながら説明する。
【００７５】図１２は、第５実施形態に係る半導体装置
のセンスアンプ回路の構成を示す電気回路図である。本
実施形態においても、回路の基本的な部分の構成及び動
作は、上記図４０に示す従来のセンスアンプ回路の構成
及び動作と同様である。
のセンスアンプ回路の構成を示す電気回路図である。本
実施形態においても、回路の基本的な部分の構成及び動
作は、上記図４０に示す従来のセンスアンプ回路の構成
及び動作と同様である。
【００７６】ここで、本実施形態では、電圧検知信号Ｖ
ＤＴ０を受けてこれを反転した信号Ｎ４１を出力する否
定回路ＩＮＶ４１と、上記信号Ｎ４１及び制御信号ＳＡ
Ｅを受けて、両信号のＮＡＮＤ演算を行った結果の信号
Ｎ４２を出力する論理積の否定回路ＮＡＮＤ４１と、上
記信号Ｎ４２をゲートに受けるＰチャネル型ＭＯＳトラ
ンジスタＱｐ４１とが設けられている。トランジスタＱ
ｐ４１のソースは電源電圧ＶＤＤを供給する端子に接続
され、ドレインは各トランジスタＱｐ１，Ｑｎ１からな
るＣＭＯＳインバータの出力信号Ｎ２が流れる信号線に
接続されている。
ＤＴ０を受けてこれを反転した信号Ｎ４１を出力する否
定回路ＩＮＶ４１と、上記信号Ｎ４１及び制御信号ＳＡ
Ｅを受けて、両信号のＮＡＮＤ演算を行った結果の信号
Ｎ４２を出力する論理積の否定回路ＮＡＮＤ４１と、上
記信号Ｎ４２をゲートに受けるＰチャネル型ＭＯＳトラ
ンジスタＱｐ４１とが設けられている。トランジスタＱ
ｐ４１のソースは電源電圧ＶＤＤを供給する端子に接続
され、ドレインは各トランジスタＱｐ１，Ｑｎ１からな
るＣＭＯＳインバータの出力信号Ｎ２が流れる信号線に
接続されている。
【００７７】そして、例えば図２に示す電圧検知回路を
本実施形態でも用いると、電圧検知信号ＶＤＴ０は、第
１実施形態の図４で示されているように低電圧で“Ｌ”
に、高電圧で“Ｈ”となる。そして、制御信号ＳＡＥが
“Ｈ”で電圧検知信号ＶＤＴ０が“Ｌ”のときのみ、ト
ランジスタＱｐ４１がオンし、それ以外のときにはトラ
ンジスタＱｐ４１がオフする。このトランジスタＱｐ４
１のオン・オフ切り換えによって信号Ｎ２の電位が変化
することを利用して、データ線（信号線Ｌ１）の電圧特
性を変化させるようにしている。
本実施形態でも用いると、電圧検知信号ＶＤＴ０は、第
１実施形態の図４で示されているように低電圧で“Ｌ”
に、高電圧で“Ｈ”となる。そして、制御信号ＳＡＥが
“Ｈ”で電圧検知信号ＶＤＴ０が“Ｌ”のときのみ、ト
ランジスタＱｐ４１がオンし、それ以外のときにはトラ
ンジスタＱｐ４１がオフする。このトランジスタＱｐ４
１のオン・オフ切り換えによって信号Ｎ２の電位が変化
することを利用して、データ線（信号線Ｌ１）の電圧特
性を変化させるようにしている。
【００７８】本実施形態でも、センスアンプの回路動作
は、第３実施形態とほぼ同様の動作を示す。図１１は、
本実施形態におけるデータ線電位と電源電圧ＶＤＤとの
関係を示す特性図である。同図に示すように、電源電圧
が４Ｖ以下の低電圧の場合にデータ線電圧が特性線ＶＤ
ＬＣ１に沿って変化し、電源電圧ＶＤＤが４Ｖを越える
高電圧の場合には、データ線電圧は特性線ＶＤＬＣ１を
下方に移動した特性線ＶＤＬＣ２に沿って変化する。従
って、本実施形態においても、上記第３実施形態と同様
の効果を発揮することができ、Ｐチャネル型ＭＯＳトラ
ンジスタＱｐ４１のトランジスタサイズを変えることに
よりデータ線電圧を任意に変えることができる。
は、第３実施形態とほぼ同様の動作を示す。図１１は、
本実施形態におけるデータ線電位と電源電圧ＶＤＤとの
関係を示す特性図である。同図に示すように、電源電圧
が４Ｖ以下の低電圧の場合にデータ線電圧が特性線ＶＤ
ＬＣ１に沿って変化し、電源電圧ＶＤＤが４Ｖを越える
高電圧の場合には、データ線電圧は特性線ＶＤＬＣ１を
下方に移動した特性線ＶＤＬＣ２に沿って変化する。従
って、本実施形態においても、上記第３実施形態と同様
の効果を発揮することができ、Ｐチャネル型ＭＯＳトラ
ンジスタＱｐ４１のトランジスタサイズを変えることに
よりデータ線電圧を任意に変えることができる。
【００７９】（第６実施形態）次に、第６実施形態につ
いて図１４を参照しながら説明する。
いて図１４を参照しながら説明する。
【００８０】図１２は、第６実施形態に係る半導体装置
のセンスアンプ回路の構成を示す電気回路図である。本
実施形態においても、回路の基本的な部分の構成及び動
作は、上記図４０に示す従来のセンスアンプ回路の構成
及び動作と同様である。
のセンスアンプ回路の構成を示す電気回路図である。本
実施形態においても、回路の基本的な部分の構成及び動
作は、上記図４０に示す従来のセンスアンプ回路の構成
及び動作と同様である。
【００８１】ここで、本実施形態では、電圧検知信号Ｖ
ＤＴ０を受けてこれを反転した信号Ｎ１７を出力する否
定回路ＩＮＶ１１と、上記信号Ｎ１７及び制御信号ＳＡ
Ｅを受けて、両信号のＮＡＮＤ演算を行った結果の信号
Ｎ１６を出力する論理積の否定回路ＮＡＮＤ１１と、上
記信号Ｎ１６をゲートに受けるＰチャネル型ＭＯＳトラ
ンジスタＱｐ１３及びＮチャネル型ＭＯＳトランジスタ
Ｑｎ１４と、トランジスタＱｐ１３とトランジスタＱｎ
１４との間に介設されるＮチャネル型ＭＯＳトランジス
タＱｎ１３とが設けられている。トランジスタＱｐ１３
のソースは電源電圧ＶＤＤを供給する端子に接続され、
ドレインは各トランジスタＱｐ１，Ｑｎ１からなるＣＭ
ＯＳインバータの出力信号Ｎ２が流れる信号線に接続さ
れている。トランジスタＱｎ１４のソースは接地に接続
され、ドレインはトランジスタＱｎ１３のソースに接続
されている。トランジスタＱｎ１３のドレインはトラン
ジスタＱｐ１３のドレインと共に各トランジスタＱｐ
１，Ｑｎ１からなるＣＭＯＳインバータの出力信号Ｎ２
が流れる信号線に接続され、ゲートは基本部分のトラン
ジスタＱｎ８のゲートに接続されている。
ＤＴ０を受けてこれを反転した信号Ｎ１７を出力する否
定回路ＩＮＶ１１と、上記信号Ｎ１７及び制御信号ＳＡ
Ｅを受けて、両信号のＮＡＮＤ演算を行った結果の信号
Ｎ１６を出力する論理積の否定回路ＮＡＮＤ１１と、上
記信号Ｎ１６をゲートに受けるＰチャネル型ＭＯＳトラ
ンジスタＱｐ１３及びＮチャネル型ＭＯＳトランジスタ
Ｑｎ１４と、トランジスタＱｐ１３とトランジスタＱｎ
１４との間に介設されるＮチャネル型ＭＯＳトランジス
タＱｎ１３とが設けられている。トランジスタＱｐ１３
のソースは電源電圧ＶＤＤを供給する端子に接続され、
ドレインは各トランジスタＱｐ１，Ｑｎ１からなるＣＭ
ＯＳインバータの出力信号Ｎ２が流れる信号線に接続さ
れている。トランジスタＱｎ１４のソースは接地に接続
され、ドレインはトランジスタＱｎ１３のソースに接続
されている。トランジスタＱｎ１３のドレインはトラン
ジスタＱｐ１３のドレインと共に各トランジスタＱｐ
１，Ｑｎ１からなるＣＭＯＳインバータの出力信号Ｎ２
が流れる信号線に接続され、ゲートは基本部分のトラン
ジスタＱｎ８のゲートに接続されている。
【００８２】そして、例えば図２に示す電圧検知回路を
本実施形態でも用いると、電圧検知信号ＶＤＴ０は、第
１実施形態の図４で示されているように低電圧で“Ｌ”
に、高電圧で“Ｈ”となる。そして、制御信号ＳＡＥが
“Ｈ”で電圧検知信号ＶＤＴ０が“Ｌ”のときのみ、ト
ランジスタＱｐ１３がオンし、トランジスタＱｎ１４が
オフする。それ以外のときにはトランジスタＱｐ１３が
オフし、トランジスタＱｎ１４がオンする。一方、トラ
ンジスタＱｎ１３はトランジスタＱｎ８と同様の動作を
行う。この各トランジスタＱｐ１３，Ｑｎ１３，Ｑｎ１
４のオン・オフ切り換えによって信号Ｎ２の電位が変化
することを利用して、データ線（信号線Ｌ１）の電圧特
性を変化させるようにしている。
本実施形態でも用いると、電圧検知信号ＶＤＴ０は、第
１実施形態の図４で示されているように低電圧で“Ｌ”
に、高電圧で“Ｈ”となる。そして、制御信号ＳＡＥが
“Ｈ”で電圧検知信号ＶＤＴ０が“Ｌ”のときのみ、ト
ランジスタＱｐ１３がオンし、トランジスタＱｎ１４が
オフする。それ以外のときにはトランジスタＱｐ１３が
オフし、トランジスタＱｎ１４がオンする。一方、トラ
ンジスタＱｎ１３はトランジスタＱｎ８と同様の動作を
行う。この各トランジスタＱｐ１３，Ｑｎ１３，Ｑｎ１
４のオン・オフ切り換えによって信号Ｎ２の電位が変化
することを利用して、データ線（信号線Ｌ１）の電圧特
性を変化させるようにしている。
【００８３】センスアンプの回路動作は、第５実施形態
と同様で電圧検知信号ＶＤＴ０によりデータ線電圧は図
１３のようになる。低電圧ではデータ線電圧が特性線Ｖ
ＤＬＣ１に沿った特性を示し、高電圧ではデータ線電圧
が特性線ＶＤＬＣ２に沿った特性を示す。
と同様で電圧検知信号ＶＤＴ０によりデータ線電圧は図
１３のようになる。低電圧ではデータ線電圧が特性線Ｖ
ＤＬＣ１に沿った特性を示し、高電圧ではデータ線電圧
が特性線ＶＤＬＣ２に沿った特性を示す。
【００８４】本実施形態でも、センスアンプの回路動作
は、第３実施形態とほぼ同様の動作を示す。図１１は、
本実施形態におけるデータ線電位と電源電圧ＶＤＤとの
関係を示す特性図である。同図に示すように、電源電圧
が４Ｖ以下の低電圧の場合にデータ線電圧が曲線ＶＤＬ
Ｃ１に沿って変化し、電源電圧ＶＤＤが４Ｖを越える高
電圧の場合にデータ線電圧は曲線ＶＤＬＣ２に沿って変
化する。従って、本実施形態においても、上記第３実施
形態と同様の効果を発揮することができるが、特に、Ｐ
チャネル型ＭＯＳトランジスタＱｐ１３，Ｑｎ１４のト
ランジスタサイズを変えることによりデータ線電圧を任
意に変えることができるという利点がある。
は、第３実施形態とほぼ同様の動作を示す。図１１は、
本実施形態におけるデータ線電位と電源電圧ＶＤＤとの
関係を示す特性図である。同図に示すように、電源電圧
が４Ｖ以下の低電圧の場合にデータ線電圧が曲線ＶＤＬ
Ｃ１に沿って変化し、電源電圧ＶＤＤが４Ｖを越える高
電圧の場合にデータ線電圧は曲線ＶＤＬＣ２に沿って変
化する。従って、本実施形態においても、上記第３実施
形態と同様の効果を発揮することができるが、特に、Ｐ
チャネル型ＭＯＳトランジスタＱｐ１３，Ｑｎ１４のト
ランジスタサイズを変えることによりデータ線電圧を任
意に変えることができるという利点がある。
【００８５】（第７実施形態）次に、第７実施形態につ
いて、図１５を参照しながら説明する。本実施形態で
は、電圧検知回路の構成について述べる。センスアンプ
回路としては、上記各実施形態の構成を採用することが
できる。
いて、図１５を参照しながら説明する。本実施形態で
は、電圧検知回路の構成について述べる。センスアンプ
回路としては、上記各実施形態の構成を採用することが
できる。
【００８６】図１５は、本実施形態に係る半導体装置の
電圧検知回路の構成を示す電気回路図である。同図に示
すように、本実施形態の電圧検知回路の基本的な部分は
上記第１実施形態における電圧検知回路の構成（図２参
照）と同じである。すなわち、トランジスタＱｐ２１〜
２３，Ｑｎ２１と、トランジスタＱｐ２４，Ｑｎ２４か
らなるＣＭＯＳインバータと、否定回路ＩＮＶ２１とを
備えている。
電圧検知回路の構成を示す電気回路図である。同図に示
すように、本実施形態の電圧検知回路の基本的な部分は
上記第１実施形態における電圧検知回路の構成（図２参
照）と同じである。すなわち、トランジスタＱｐ２１〜
２３，Ｑｎ２１と、トランジスタＱｐ２４，Ｑｎ２４か
らなるＣＭＯＳインバータと、否定回路ＩＮＶ２１とを
備えている。
【００８７】本実施形態では、上記各要素に加え、制御
信号ＸＣＥを受けてこれを反転した信号Ｎ５１を出力す
る否定回路ＩＮＶ５１と、信号Ｎ５１をゲートに受ける
Ｐチャネル型ＭＯＳトランジスタＱｐ５１と、制御信号
ＸＣＥをゲートに受けるＮチャネル型ＭＯＳトランジス
タＱｎ５１と、否定回路ＩＮＶ２１の出力信号ＶＤＴ０
を反転した信号を出力して否定回路ＩＮＶ２１に入力さ
せる否定回路ＩＮＶ５２とが設けられている。上記トラ
ンジスタＱｐ５１のソースは電源電圧ＶＤＤを供給する
端子に接続され、ドレインはトランジスタＱｐ２４のソ
ースに接続されている。トランジスタＱｎ５１のソース
は接地に接続され、ドレインはトランジスタＱ２４のソ
ースに接続されている。この構成により、制御信号ＸＣ
Ｅが“Ｈ”のときには、トランジスタＱｐ５１及びトラ
ンジスタＱｎ５１がいずれもオンになりＣＭＯＳインバ
ータから信号Ｎ２４が出力されるが、制御信号ＸＣＥが
“Ｌ”のときには、トランジスタＱｐ５１及びトランジ
スタＱｎ５１がいずれもオフになりＣＯＭＳインバータ
から信号Ｎ２４が出力されない。一方、信号Ｎ２４が出
力されないときには否定回路ＩＮＶ５２のフィードバッ
ク作用によって出力信号ＶＤＴ０は現在の論理値に維持
される。このようなトランジスタＱｐ５１，Ｑｎ５１の
オン・オフの切り換えによって、制御信号ＸＣＥが
“Ｈ”のときのみ電圧検知信号ＶＤＴ０の“Ｈ”−
“Ｌ”間の遷移を許容するようにしている。
信号ＸＣＥを受けてこれを反転した信号Ｎ５１を出力す
る否定回路ＩＮＶ５１と、信号Ｎ５１をゲートに受ける
Ｐチャネル型ＭＯＳトランジスタＱｐ５１と、制御信号
ＸＣＥをゲートに受けるＮチャネル型ＭＯＳトランジス
タＱｎ５１と、否定回路ＩＮＶ２１の出力信号ＶＤＴ０
を反転した信号を出力して否定回路ＩＮＶ２１に入力さ
せる否定回路ＩＮＶ５２とが設けられている。上記トラ
ンジスタＱｐ５１のソースは電源電圧ＶＤＤを供給する
端子に接続され、ドレインはトランジスタＱｐ２４のソ
ースに接続されている。トランジスタＱｎ５１のソース
は接地に接続され、ドレインはトランジスタＱ２４のソ
ースに接続されている。この構成により、制御信号ＸＣ
Ｅが“Ｈ”のときには、トランジスタＱｐ５１及びトラ
ンジスタＱｎ５１がいずれもオンになりＣＭＯＳインバ
ータから信号Ｎ２４が出力されるが、制御信号ＸＣＥが
“Ｌ”のときには、トランジスタＱｐ５１及びトランジ
スタＱｎ５１がいずれもオフになりＣＯＭＳインバータ
から信号Ｎ２４が出力されない。一方、信号Ｎ２４が出
力されないときには否定回路ＩＮＶ５２のフィードバッ
ク作用によって出力信号ＶＤＴ０は現在の論理値に維持
される。このようなトランジスタＱｐ５１，Ｑｎ５１の
オン・オフの切り換えによって、制御信号ＸＣＥが
“Ｈ”のときのみ電圧検知信号ＶＤＴ０の“Ｈ”−
“Ｌ”間の遷移を許容するようにしている。
【００８８】本実施形態の電圧検知回路は、制御信号Ｘ
ＣＥの論理電圧が“Ｈ”のときにしか電圧検知信号ＶＤ
Ｔ０の論理電圧は遷移しないため、例えば制御信号ＸＣ
Ｅの論理電圧が“Ｌ”で半導体装置が動作状態にあると
きには電圧検知信号ＶＤＴ０の論理電圧は遷移すること
はなく、動作時に電圧検知信号ＶＤＴ０の信号を使用す
る回路の誤動作はなくなる。
ＣＥの論理電圧が“Ｈ”のときにしか電圧検知信号ＶＤ
Ｔ０の論理電圧は遷移しないため、例えば制御信号ＸＣ
Ｅの論理電圧が“Ｌ”で半導体装置が動作状態にあると
きには電圧検知信号ＶＤＴ０の論理電圧は遷移すること
はなく、動作時に電圧検知信号ＶＤＴ０の信号を使用す
る回路の誤動作はなくなる。
【００８９】なお、上記各実施形態において説明したセ
ンスアンプ回路と電圧検知回路との各種の構成を自由に
組み合わせることが可能であり、上記各実施形態で説明
した組み合わせに限定されるものではない。
ンスアンプ回路と電圧検知回路との各種の構成を自由に
組み合わせることが可能であり、上記各実施形態で説明
した組み合わせに限定されるものではない。
【００９０】（第８実施形態）次に、第８実施形態につ
いて図１６〜図１８を参照しながら説明する。
いて図１６〜図１８を参照しながら説明する。
【００９１】図１６は、本実施形態に係る半導体装置の
昇圧回路の構成を示す電気回路図である。この回路は、
上記各実施形態における電圧検知回路から出力される電
源電圧検知信号ＶＤＴ０に応じて、昇圧回路の動作の有
無を選択する回路の構成を示す図である。本実施形態に
おいても、第１実施形態と同様に電圧検知信号ＶＤＴ０
によりセンスアンプ回路のセンスレベル電流の電圧依存
特性を変更するものを前提としている。
昇圧回路の構成を示す電気回路図である。この回路は、
上記各実施形態における電圧検知回路から出力される電
源電圧検知信号ＶＤＴ０に応じて、昇圧回路の動作の有
無を選択する回路の構成を示す図である。本実施形態に
おいても、第１実施形態と同様に電圧検知信号ＶＤＴ０
によりセンスアンプ回路のセンスレベル電流の電圧依存
特性を変更するものを前提としている。
【００９２】図１６に示す昇圧回路では、電圧検知信号
ＶＤＴ０と制御信号Ｃ１とにより出力信号（昇圧ノー
ド）ＢＯＯＳＴ１を昇圧するようにしており、電圧検知
回路は例えば図２で示したものを用いる。図１６に示す
ように、昇圧回路には、電圧検知信号ＶＤＴ０を受けて
これを反転した信号を出力する否定回路と、電圧検知信
号ＶＤＴ０の反転信号と制御信号Ｃ１とのＮＡＮＤ演算
を行った結果の信号Ｎ６１を出力する論理積の否定回路
とが前段に設けられている。そして、これらの後段側
に、信号Ｎ６１の３段否定を演算する３つの否定回路
と、一方の極が３段の否定回路の出力側に接続されるキ
ャパシタＣ６１と、信号Ｎ６１を各々のゲートに受ける
Ｎチャネル型ＭＯＳトランジスタＱｎ６２及びＰチャネ
ル型ＭＯＳトランジスタＱｐ６２と、ゲートがトランジ
スタＱｎ６２のドレイン及びＱｐ６２のソースに接続さ
れるＰチャネル型ＭＯＳトランジスタＱｐ６３とが配置
されている。トランジスタＱｎ６２のソースは接地に接
続されている。トランジスタＱｐ６３のソースは電源電
圧ＶＤＤを供給する端子に接続され、ドレインはトラン
ジスタＱｐ６２のドレインと共にキャパシタＣ６１の他
方の極に接続されている。すなわち、キャパシタＣ６１
の一方の極には信号Ｎ６１の３段否定である信号Ｎ６３
が印加され、キャパシタＣ６１の他方の極には各トラン
ジスタＱｐ６２，Ｑｐ６３の出力信号Ｎ６４が印加され
るように構成されている。また、信号Ｎ６４が流れる信
号線と電源電圧ＶＤＤを供給する端子との間に２つのＮ
チャネル型ＭＯＳトランジスタＱｎ６３，Ｑｎ６４が直
列に配設されている。さらに、各々のゲートに信号Ｎ６
１を受けるＰチャネル型ＭＯＳトランジスタＱｐ６１
と、Ｎチャネル型ＭＯＳトランジスタＱｎ６１とが設け
られている。トランジスタＱｐ６１のドレインは上記信
号Ｎ６４が流れる信号線に接続され、ソースはトランジ
スタＱｎ６１のドレインと共通に出力信号ＢＯＯＳＴ１
を出力する端子に接続されている。トランジスタＱｎ６
１のソースは接地されている。
ＶＤＴ０と制御信号Ｃ１とにより出力信号（昇圧ノー
ド）ＢＯＯＳＴ１を昇圧するようにしており、電圧検知
回路は例えば図２で示したものを用いる。図１６に示す
ように、昇圧回路には、電圧検知信号ＶＤＴ０を受けて
これを反転した信号を出力する否定回路と、電圧検知信
号ＶＤＴ０の反転信号と制御信号Ｃ１とのＮＡＮＤ演算
を行った結果の信号Ｎ６１を出力する論理積の否定回路
とが前段に設けられている。そして、これらの後段側
に、信号Ｎ６１の３段否定を演算する３つの否定回路
と、一方の極が３段の否定回路の出力側に接続されるキ
ャパシタＣ６１と、信号Ｎ６１を各々のゲートに受ける
Ｎチャネル型ＭＯＳトランジスタＱｎ６２及びＰチャネ
ル型ＭＯＳトランジスタＱｐ６２と、ゲートがトランジ
スタＱｎ６２のドレイン及びＱｐ６２のソースに接続さ
れるＰチャネル型ＭＯＳトランジスタＱｐ６３とが配置
されている。トランジスタＱｎ６２のソースは接地に接
続されている。トランジスタＱｐ６３のソースは電源電
圧ＶＤＤを供給する端子に接続され、ドレインはトラン
ジスタＱｐ６２のドレインと共にキャパシタＣ６１の他
方の極に接続されている。すなわち、キャパシタＣ６１
の一方の極には信号Ｎ６１の３段否定である信号Ｎ６３
が印加され、キャパシタＣ６１の他方の極には各トラン
ジスタＱｐ６２，Ｑｐ６３の出力信号Ｎ６４が印加され
るように構成されている。また、信号Ｎ６４が流れる信
号線と電源電圧ＶＤＤを供給する端子との間に２つのＮ
チャネル型ＭＯＳトランジスタＱｎ６３，Ｑｎ６４が直
列に配設されている。さらに、各々のゲートに信号Ｎ６
１を受けるＰチャネル型ＭＯＳトランジスタＱｐ６１
と、Ｎチャネル型ＭＯＳトランジスタＱｎ６１とが設け
られている。トランジスタＱｐ６１のドレインは上記信
号Ｎ６４が流れる信号線に接続され、ソースはトランジ
スタＱｎ６１のドレインと共通に出力信号ＢＯＯＳＴ１
を出力する端子に接続されている。トランジスタＱｎ６
１のソースは接地されている。
【００９３】以上の構成により、信号Ｎ６１が論理電圧
“Ｈ”から“Ｌ”に遷移したときに出力信号（昇圧ノー
ド）ＢＯＯＳＴ１が接地電圧ＶＳＳの電圧レベルから電
源電圧ＶＤＤより高い電圧レベルに昇圧される。すなわ
ち、電圧検知信号ＶＤＴ０が“Ｌ”でかつ制御信号Ｃ１
が“Ｌ”から“Ｈ”に遷移したときに出力信号ＢＯＯＳ
Ｔ１は昇圧される。電圧検知信号ＶＤＴ０が論理電圧
“Ｈ”であるときは出力信号ＢＯＯＳＴ１は昇圧されな
い。
“Ｈ”から“Ｌ”に遷移したときに出力信号（昇圧ノー
ド）ＢＯＯＳＴ１が接地電圧ＶＳＳの電圧レベルから電
源電圧ＶＤＤより高い電圧レベルに昇圧される。すなわ
ち、電圧検知信号ＶＤＴ０が“Ｌ”でかつ制御信号Ｃ１
が“Ｌ”から“Ｈ”に遷移したときに出力信号ＢＯＯＳ
Ｔ１は昇圧される。電圧検知信号ＶＤＴ０が論理電圧
“Ｈ”であるときは出力信号ＢＯＯＳＴ１は昇圧されな
い。
【００９４】図１７は、電源電圧ＶＤＤと出力信号（昇
圧ノード）ＢＯＯＳＴ１との関係を示す特性図である。
電源電圧ＶＤＤが４Ｖを越える場合には、出力信号ＢＯ
ＯＳＴ１ははぼ電源電圧レベルであり昇圧されないが、
電源電圧ＶＤＤが４Ｖ以下の場合には、出力信号ＢＯＯ
ＳＴ１が電源電圧ＶＤＤよりも高くなるよう昇圧されて
いる。
圧ノード）ＢＯＯＳＴ１との関係を示す特性図である。
電源電圧ＶＤＤが４Ｖを越える場合には、出力信号ＢＯ
ＯＳＴ１ははぼ電源電圧レベルであり昇圧されないが、
電源電圧ＶＤＤが４Ｖ以下の場合には、出力信号ＢＯＯ
ＳＴ１が電源電圧ＶＤＤよりも高くなるよう昇圧されて
いる。
【００９５】このような電圧検知信号ＶＤＴ０によって
電源電圧ＶＤＤが低電圧のときのみ昇圧を行うという昇
圧回路を用いることで、低電圧ではメモリセルトランジ
スタのゲートやビット線の選択トランジスタを昇圧し動
作の高速化や安定化を図ることができる。一方、高電圧
では、昇圧をしないことで、必要以上に高い電圧がトラ
ンジスタにかかり劣化するのを有効に防止することがで
きる。このように、この昇圧回路は低電圧から高電圧ま
で広範囲で使用できる。
電源電圧ＶＤＤが低電圧のときのみ昇圧を行うという昇
圧回路を用いることで、低電圧ではメモリセルトランジ
スタのゲートやビット線の選択トランジスタを昇圧し動
作の高速化や安定化を図ることができる。一方、高電圧
では、昇圧をしないことで、必要以上に高い電圧がトラ
ンジスタにかかり劣化するのを有効に防止することがで
きる。このように、この昇圧回路は低電圧から高電圧ま
で広範囲で使用できる。
【００９６】また、図１８は、電源電圧ＶＤＤとメモリ
セル電流との関係（破線で示す曲線ＭＣＯＮ１８）及び
電源電圧ＶＤＤとセンスレベル電流との関係（実線で示
す曲線ＳＡＬ１８）を示す特性図である。ただし、曲線
ＭＣＯＮ１８は、第１実施形態の電圧検知信号ＶＤＴ０
を用いてセンスアンプ回路のセンスレベル電流を切り換
えるようにした場合のセンスレベル電流の電源電圧依存
性を示し、曲線ＳＡＬ１８は、本実施形態における昇圧
回路を用いてメモリセルトランジスタのゲート電圧を切
り換えるようにしたときのメモリセル電流の電源電圧依
存性を示す。センスレベル電流（曲線ＳＡＬＣ１８参
照）は、電源電圧ＶＤＤが４Ｖ以下になると非連続的に
高くなっており、また、それぞれの電圧領域で下に凸の
曲線である。メモリセル電流（曲線ＭＣＯＮ１８参照）
も電源電圧ＶＤＤが４Ｖ以下になると非連続的に高くな
っており、また、それぞれの電圧領域で上に凸の曲線で
ある。このように、電圧検知信号ＶＤＴ０によりセンス
レベル電流の電源電圧依存特性の切り換えと、セルトラ
ンジスタの昇圧・非昇圧の切り換えとを同じ設定値（例
えば４Ｖ）で連動させることにより、電源電圧ＶＤＤが
どのような値であっても、メモリセル電流とセンスレベ
ル電流との間の良好な関係を保持することができ、広範
囲の電源電圧で安定した動作が可能となっている。
セル電流との関係（破線で示す曲線ＭＣＯＮ１８）及び
電源電圧ＶＤＤとセンスレベル電流との関係（実線で示
す曲線ＳＡＬ１８）を示す特性図である。ただし、曲線
ＭＣＯＮ１８は、第１実施形態の電圧検知信号ＶＤＴ０
を用いてセンスアンプ回路のセンスレベル電流を切り換
えるようにした場合のセンスレベル電流の電源電圧依存
性を示し、曲線ＳＡＬ１８は、本実施形態における昇圧
回路を用いてメモリセルトランジスタのゲート電圧を切
り換えるようにしたときのメモリセル電流の電源電圧依
存性を示す。センスレベル電流（曲線ＳＡＬＣ１８参
照）は、電源電圧ＶＤＤが４Ｖ以下になると非連続的に
高くなっており、また、それぞれの電圧領域で下に凸の
曲線である。メモリセル電流（曲線ＭＣＯＮ１８参照）
も電源電圧ＶＤＤが４Ｖ以下になると非連続的に高くな
っており、また、それぞれの電圧領域で上に凸の曲線で
ある。このように、電圧検知信号ＶＤＴ０によりセンス
レベル電流の電源電圧依存特性の切り換えと、セルトラ
ンジスタの昇圧・非昇圧の切り換えとを同じ設定値（例
えば４Ｖ）で連動させることにより、電源電圧ＶＤＤが
どのような値であっても、メモリセル電流とセンスレベ
ル電流との間の良好な関係を保持することができ、広範
囲の電源電圧で安定した動作が可能となっている。
【００９７】（第９実施形態）次に、第９実施形態につ
いて、図１９及び図２０を参照しながら説明する。
いて、図１９及び図２０を参照しながら説明する。
【００９８】図１９は、第９実施形態に係る半導体装置
のセンスアンプ回路の構成を示す電気回路図である。本
実施形態においても、回路の基本的な部分の構成及び動
作は、上記図４０に示す従来のセンスアンプ回路の構成
及び動作と同様である。
のセンスアンプ回路の構成を示す電気回路図である。本
実施形態においても、回路の基本的な部分の構成及び動
作は、上記図４０に示す従来のセンスアンプ回路の構成
及び動作と同様である。
【００９９】ここで、以下の各実施形態では、オン状態
にあるメモリセルに流れる電流を“メモリセルオン電
流”と略記し、オフ状態にあるメモリセルに流れる電流
を“メモリセルオフ電流”と略記する。本実施形態で
は、通常読み出し時には“Ｌ”でメモリセルオン電流の
判定時（ＶＥＲＩＦＹ時）には“Ｈ”となる制御信号Ｓ
１を入力する端子が設けられている。そして、制御信号
Ｓ１及び制御信号ＳＡＥを受けて、両信号のＮＡＮＤ演
算を行った結果の信号Ｎ７１を出力する論理積の否定回
路ＮＡＮＤ７１と、上記信号Ｎ７１をゲートに受けるＰ
チャネル型ＭＯＳトランジスタＱｐ７１とが設けられて
いる。トランジスタＱｐ７１のソースは電源電圧ＶＤＤ
を供給する端子に接続され、ドレインは出力部のトラン
ジスタＱｎ４のゲートに印加される信号Ｎ３が流れる信
号線に接続されている。
にあるメモリセルに流れる電流を“メモリセルオン電
流”と略記し、オフ状態にあるメモリセルに流れる電流
を“メモリセルオフ電流”と略記する。本実施形態で
は、通常読み出し時には“Ｌ”でメモリセルオン電流の
判定時（ＶＥＲＩＦＹ時）には“Ｈ”となる制御信号Ｓ
１を入力する端子が設けられている。そして、制御信号
Ｓ１及び制御信号ＳＡＥを受けて、両信号のＮＡＮＤ演
算を行った結果の信号Ｎ７１を出力する論理積の否定回
路ＮＡＮＤ７１と、上記信号Ｎ７１をゲートに受けるＰ
チャネル型ＭＯＳトランジスタＱｐ７１とが設けられて
いる。トランジスタＱｐ７１のソースは電源電圧ＶＤＤ
を供給する端子に接続され、ドレインは出力部のトラン
ジスタＱｎ４のゲートに印加される信号Ｎ３が流れる信
号線に接続されている。
【０１００】このセンスアンプ回路は制御信号ＳＡＥの
論理電圧“Ｈ”のときに動作し、データ線（信号線Ｌ
１）に電流が流れるとき出力信号ＯＵＴは“Ｈ”、デー
タ線（信号線Ｌ１）に電流が流れないとき出力信号ＯＵ
Ｔは“Ｌ”である。この動作は、従来のセンスアンプ回
路と同様である。ここで、本実施形態のセンスアンプ回
路では、通常読み出し時には、制御信号ＳＡＥが“Ｈ”
となるが制御信号Ｓ１は“Ｌ”なので、論理積の否定回
路ＮＡＮＤ７１の出力信号はＮ７１は“Ｈ”となり、ト
ランジスタＱｐ７１は作動せず、従来のセンスアンプ回
路と同じ作動を行う。一方、メモリセルオン電流の判定
時（ＶＥＲＩＦＹ時）には制御信号ＳＡＥ及び制御信号
Ｓ１が“Ｈ”となるので、信号Ｎ７１は“Ｌ”になり、
トランジスタＱｐ７１が作動する。そして、信号Ｎ３の
電位レベルが上昇することで、センスレベル電流の電源
電圧依存特性が切り換えられる。
論理電圧“Ｈ”のときに動作し、データ線（信号線Ｌ
１）に電流が流れるとき出力信号ＯＵＴは“Ｈ”、デー
タ線（信号線Ｌ１）に電流が流れないとき出力信号ＯＵ
Ｔは“Ｌ”である。この動作は、従来のセンスアンプ回
路と同様である。ここで、本実施形態のセンスアンプ回
路では、通常読み出し時には、制御信号ＳＡＥが“Ｈ”
となるが制御信号Ｓ１は“Ｌ”なので、論理積の否定回
路ＮＡＮＤ７１の出力信号はＮ７１は“Ｈ”となり、ト
ランジスタＱｐ７１は作動せず、従来のセンスアンプ回
路と同じ作動を行う。一方、メモリセルオン電流の判定
時（ＶＥＲＩＦＹ時）には制御信号ＳＡＥ及び制御信号
Ｓ１が“Ｈ”となるので、信号Ｎ７１は“Ｌ”になり、
トランジスタＱｐ７１が作動する。そして、信号Ｎ３の
電位レベルが上昇することで、センスレベル電流の電源
電圧依存特性が切り換えられる。
【０１０１】図２０は、本実施形態におけるセンスアン
プ回路の電源電圧ＶＤＤとメモリセル電流およびセンス
レベル電流の関係を示す図である。通常読み出し時には
制御信号Ｓ１が“Ｌ”なのでセンスレベル電流は曲線Ｓ
ＡＬＥＶ０に沿った特性を示し、メモリセルのオン電流
の判定時（ＶＥＲＩＦＹ時）には制御信号Ｓ１は“Ｈ”
なのでセンスレベル電流は曲線ＳＡＬＥＶ０よりも上方
の曲線ＳＡＬＥＶ１に沿った特性を示す。
プ回路の電源電圧ＶＤＤとメモリセル電流およびセンス
レベル電流の関係を示す図である。通常読み出し時には
制御信号Ｓ１が“Ｌ”なのでセンスレベル電流は曲線Ｓ
ＡＬＥＶ０に沿った特性を示し、メモリセルのオン電流
の判定時（ＶＥＲＩＦＹ時）には制御信号Ｓ１は“Ｈ”
なのでセンスレベル電流は曲線ＳＡＬＥＶ０よりも上方
の曲線ＳＡＬＥＶ１に沿った特性を示す。
【０１０２】したがって、本実施形態では、メモリセル
オン電流の判定時には通常読み出し時よりもセンスレベ
ル電流を大きくすることにより、メモリセルオン電流の
マージンを含めた判定をすることができ、信頼性の向上
を図ることができる。
オン電流の判定時には通常読み出し時よりもセンスレベ
ル電流を大きくすることにより、メモリセルオン電流の
マージンを含めた判定をすることができ、信頼性の向上
を図ることができる。
【０１０３】（第１０実施形態）次に、第１０実施形態
について、図２１及び図２２を参照しながら説明する。
について、図２１及び図２２を参照しながら説明する。
【０１０４】図２１は、第１０実施形態に係る半導体装
置のセンスアンプ回路の構成を示す電気回路図である。
本実施形態においても、回路の基本的な部分の構成及び
動作は、上記図４０に示す従来のセンスアンプ回路の構
成及び動作と同様である。
置のセンスアンプ回路の構成を示す電気回路図である。
本実施形態においても、回路の基本的な部分の構成及び
動作は、上記図４０に示す従来のセンスアンプ回路の構
成及び動作と同様である。
【０１０５】ここで、本実施形態では、メモリセルオン
電流の第１モードの判定時のみに“Ｈ”となる制御信号
Ｓ１と，メモリセルオン電流の第２モードの判定時のみ
に“Ｈ”となる制御信号Ｓ２とを入力する２つの端子と
が設けられている。そして、制御信号Ｓ１及び制御信号
ＳＡＥを受けて、両信号のＮＡＮＤ演算を行った結果の
信号Ｎ８１を出力する論理積の否定回路ＮＡＮＤ８１
と、制御信号Ｓ２及び制御信号ＳＡＥを受けて、両信号
のＮＡＮＤ演算を行った結果の信号Ｎ８２を出力する論
理積の否定回路ＮＡＮＤ８２と、上記信号Ｎ８１，Ｎ８
２を各々のゲートに受けるＰチャネル型ＭＯＳトランジ
スタＱｐ８１，Ｑｐ８２とが設けられている。各トラン
ジスタＱｐ８１，Ｑｐ８２のソースはいずれも電源電圧
ＶＤＤを供給する端子に接続され、ドレインはいずれも
出力部のトランジスタＱｎ４のゲートに印加される信号
Ｎ３が流れる信号線に接続されている。
電流の第１モードの判定時のみに“Ｈ”となる制御信号
Ｓ１と，メモリセルオン電流の第２モードの判定時のみ
に“Ｈ”となる制御信号Ｓ２とを入力する２つの端子と
が設けられている。そして、制御信号Ｓ１及び制御信号
ＳＡＥを受けて、両信号のＮＡＮＤ演算を行った結果の
信号Ｎ８１を出力する論理積の否定回路ＮＡＮＤ８１
と、制御信号Ｓ２及び制御信号ＳＡＥを受けて、両信号
のＮＡＮＤ演算を行った結果の信号Ｎ８２を出力する論
理積の否定回路ＮＡＮＤ８２と、上記信号Ｎ８１，Ｎ８
２を各々のゲートに受けるＰチャネル型ＭＯＳトランジ
スタＱｐ８１，Ｑｐ８２とが設けられている。各トラン
ジスタＱｐ８１，Ｑｐ８２のソースはいずれも電源電圧
ＶＤＤを供給する端子に接続され、ドレインはいずれも
出力部のトランジスタＱｎ４のゲートに印加される信号
Ｎ３が流れる信号線に接続されている。
【０１０６】このセンスアンプの回路動作は、基本的に
上記第９実施形態と同じである。すなわち、制御信号Ｓ
１が“Ｈ”のときにはトランジスタＱｐ８１がオンとな
り、制御信号Ｓ２が“Ｈ”のときにはトランジスタＱｐ
８２がオンとなる。そして、各トランジスタＱｐ８１，
Ｑｐ８２のトランジスタサイズが異なっており、メモリ
セルオン電流の判定時（ＶＥＲＩＦＹ時）にセンスレベ
ル電流の電源電圧依存特性を２通りに切り換えるように
している。
上記第９実施形態と同じである。すなわち、制御信号Ｓ
１が“Ｈ”のときにはトランジスタＱｐ８１がオンとな
り、制御信号Ｓ２が“Ｈ”のときにはトランジスタＱｐ
８２がオンとなる。そして、各トランジスタＱｐ８１，
Ｑｐ８２のトランジスタサイズが異なっており、メモリ
セルオン電流の判定時（ＶＥＲＩＦＹ時）にセンスレベ
ル電流の電源電圧依存特性を２通りに切り換えるように
している。
【０１０７】図２２は、本実施形態におけるメモリセル
電流およびセンスレベル電流の電圧依存性を示す特性図
である。本実施形態では、制御信号Ｓ１が“Ｌ”で制御
信号Ｓ２が“Ｌ”のときには通常のセンスレベル電流曲
線ＳＡＬＥＶ０、制御信号Ｓ１が“Ｈ”で制御信号Ｓ２
が“Ｌ”のときにはメモリセルオン電流の第１モードの
判定用のセンスレベル電流曲線ＳＡＬＥＶ１、制御信号
Ｓ１が“Ｌ”で制御信号Ｓ２が“Ｈ”のときにはメモリ
セルオン電流の第２モードの判定用のセンスレベル電流
曲線ＳＡＬＥＶ２が選択される。
電流およびセンスレベル電流の電圧依存性を示す特性図
である。本実施形態では、制御信号Ｓ１が“Ｌ”で制御
信号Ｓ２が“Ｌ”のときには通常のセンスレベル電流曲
線ＳＡＬＥＶ０、制御信号Ｓ１が“Ｈ”で制御信号Ｓ２
が“Ｌ”のときにはメモリセルオン電流の第１モードの
判定用のセンスレベル電流曲線ＳＡＬＥＶ１、制御信号
Ｓ１が“Ｌ”で制御信号Ｓ２が“Ｈ”のときにはメモリ
セルオン電流の第２モードの判定用のセンスレベル電流
曲線ＳＡＬＥＶ２が選択される。
【０１０８】本実施形態では、メモリセルオン電流の判
定時にセンスレベル電流の電源電圧依存特性を２通りに
切り換えるようにしているので、下記のような２つのモ
ードによる判定動作が可能である。センスレベル電流曲
線ＳＡＬＥＶ２を用いた第２モードの判定動作では、半
導体装置の製造者が初期検査に使用するものでユーザー
で使用してメモリセルオン電流値が減少してきた場合に
も誤動作しないように大きなマージンをもった厳しい判
定を行う。センスレベル電流曲線ＳＡＬＥＶ１を使用し
た第１モードの判定動作はユーザーが行う判定であっ
て、その際には通常の読み出し時のセンスレベル電流曲
線ＳＡＬＥＶ０に対して少しマージンをもった判定を行
う。このように通常の読み出し時のセンスレベル電流に
対して相異なるマージンをもったセンスレベル電流で判
定する複数のモードを有することにより、信頼性をより
向上させることができる。
定時にセンスレベル電流の電源電圧依存特性を２通りに
切り換えるようにしているので、下記のような２つのモ
ードによる判定動作が可能である。センスレベル電流曲
線ＳＡＬＥＶ２を用いた第２モードの判定動作では、半
導体装置の製造者が初期検査に使用するものでユーザー
で使用してメモリセルオン電流値が減少してきた場合に
も誤動作しないように大きなマージンをもった厳しい判
定を行う。センスレベル電流曲線ＳＡＬＥＶ１を使用し
た第１モードの判定動作はユーザーが行う判定であっ
て、その際には通常の読み出し時のセンスレベル電流曲
線ＳＡＬＥＶ０に対して少しマージンをもった判定を行
う。このように通常の読み出し時のセンスレベル電流に
対して相異なるマージンをもったセンスレベル電流で判
定する複数のモードを有することにより、信頼性をより
向上させることができる。
【０１０９】（第１１実施形態）次に、第１１実施形態
について、図２３及び図２４を参照しながら説明する。
について、図２３及び図２４を参照しながら説明する。
【０１１０】本実施形態においても、センスアンプ回路
の構成は第１０実施形態における構成（図２１参照）と
同じであり、図２２に示すような複数のモードによるメ
モリセルオン電流の判定が可能に構成されている。
の構成は第１０実施形態における構成（図２１参照）と
同じであり、図２２に示すような複数のモードによるメ
モリセルオン電流の判定が可能に構成されている。
【０１１１】図２３は、本実施形態に係る半導体装置の
制御信号発生回路の構成を示す電気回路図である。同図
において、５１，５２は互いに直列に接続された第１，
第２分周器であり、第１分周器５１は制御信号ＳＡＥと
制御信号ＸＣＥを入力して制御信号Ｓ１と制御信号ＸＳ
１とを出力し、第２分周器５２は、制御信号Ｓ１と制御
信号ＸＳ１とを入力して制御信号Ｓ２と制御信号ＸＳ２
とを出力するように構成されている。
制御信号発生回路の構成を示す電気回路図である。同図
において、５１，５２は互いに直列に接続された第１，
第２分周器であり、第１分周器５１は制御信号ＳＡＥと
制御信号ＸＣＥを入力して制御信号Ｓ１と制御信号ＸＳ
１とを出力し、第２分周器５２は、制御信号Ｓ１と制御
信号ＸＳ１とを入力して制御信号Ｓ２と制御信号ＸＳ２
とを出力するように構成されている。
【０１１２】図２４は、本実施形態における各信号の波
形を示す図である。制御信号ＸＣＥは半導体装置の選択
信号（チップイネーブル）信号で、“Ｌ”のとき動作状
態となる。制御信号ＳＡＥは制御信号ＸＣＥの反転信号
である。まず、期間Ｐ１で制御信号ＸＣＥが“Ｌ”にな
るとつまり制御信号ＳＡＥが“Ｈ”になると、図２１に
示すセンスアンプ回路が動作する。このとき制御信号Ｓ
１、Ｓ２は共に“Ｌ”であるので、センスレベル電流は
曲線ＳＡＬＥＶ０に沿った特性を示す。次に、制御信号
ＸＣＥが“Ｈ”になるとセンスアンプ回路は停止し、制
御信号Ｓ１は“Ｈ”に、制御信号Ｓ２は“Ｌ”になる。
形を示す図である。制御信号ＸＣＥは半導体装置の選択
信号（チップイネーブル）信号で、“Ｌ”のとき動作状
態となる。制御信号ＳＡＥは制御信号ＸＣＥの反転信号
である。まず、期間Ｐ１で制御信号ＸＣＥが“Ｌ”にな
るとつまり制御信号ＳＡＥが“Ｈ”になると、図２１に
示すセンスアンプ回路が動作する。このとき制御信号Ｓ
１、Ｓ２は共に“Ｌ”であるので、センスレベル電流は
曲線ＳＡＬＥＶ０に沿った特性を示す。次に、制御信号
ＸＣＥが“Ｈ”になるとセンスアンプ回路は停止し、制
御信号Ｓ１は“Ｈ”に、制御信号Ｓ２は“Ｌ”になる。
【０１１３】期間Ｐ２で、制御信号ＸＣＥが“Ｌ”とな
るとセンスアンプ回路が動作し、センスレベル電流は曲
線ＳＡＬＥＶ１に沿った特性となる。次に、制御信号Ｘ
ＣＥが“Ｈ”になるとセンスアンプ回路は停止し、制御
信号Ｓ１は“Ｌ”に、制御信号Ｓ２は“Ｈ”になる。
るとセンスアンプ回路が動作し、センスレベル電流は曲
線ＳＡＬＥＶ１に沿った特性となる。次に、制御信号Ｘ
ＣＥが“Ｈ”になるとセンスアンプ回路は停止し、制御
信号Ｓ１は“Ｌ”に、制御信号Ｓ２は“Ｈ”になる。
【０１１４】期間Ｐ３で、制御信号ＸＣＥが“Ｌ”とな
るとセンスアンプ回路が動作し、センスレベル電流は曲
線ＳＡＬＥＶ２に沿った特性となる。次に、制御信号Ｘ
ＣＥが“Ｈ”になるとセンスアンプ回路は停止し、制御
信号Ｓ１、Ｓ２は共に“Ｈ”となる。
るとセンスアンプ回路が動作し、センスレベル電流は曲
線ＳＡＬＥＶ２に沿った特性となる。次に、制御信号Ｘ
ＣＥが“Ｈ”になるとセンスアンプ回路は停止し、制御
信号Ｓ１、Ｓ２は共に“Ｈ”となる。
【０１１５】期間Ｐ４で、制御信号ＸＣＥが“Ｌ”とな
るとセンスアンプ回路が動作し、センスレベル電流は曲
線ＳＡＬＥＶ２に沿った電流値以上の電流値を示す。次
に、制御信号ＸＣＥを“Ｈ”にするとセンスアンプ回路
は停止し、制御信号Ｓ１、Ｓ２は共に“Ｈ”となる。
るとセンスアンプ回路が動作し、センスレベル電流は曲
線ＳＡＬＥＶ２に沿った電流値以上の電流値を示す。次
に、制御信号ＸＣＥを“Ｈ”にするとセンスアンプ回路
は停止し、制御信号Ｓ１、Ｓ２は共に“Ｈ”となる。
【０１１６】本実施形態では、以上のような方法で、順
次メモリセルオン電流の判定のセンスレベル電流値を大
きくしていくことにより、メモリセルオン電流の判定を
行う際に徐々に厳しい判定を行なうことができる。たと
えば、この半導体装置が冗長救済機能を有した半導体メ
モリ装置であればメモリセルオン電流の少ない（すなわ
ちマージンが少ない）メモリセルから冗長メモリセルに
置き換えて行く。そして、冗長メモリセルの容量を考慮
して救済が可能なメモリセルのスクリーニングを行うこ
とにより、メモリセル内におけるマージンの分布の最小
値をできるだけ大きくすることができ、信頼性の高い半
導体メモリ装置を得ることができる。
次メモリセルオン電流の判定のセンスレベル電流値を大
きくしていくことにより、メモリセルオン電流の判定を
行う際に徐々に厳しい判定を行なうことができる。たと
えば、この半導体装置が冗長救済機能を有した半導体メ
モリ装置であればメモリセルオン電流の少ない（すなわ
ちマージンが少ない）メモリセルから冗長メモリセルに
置き換えて行く。そして、冗長メモリセルの容量を考慮
して救済が可能なメモリセルのスクリーニングを行うこ
とにより、メモリセル内におけるマージンの分布の最小
値をできるだけ大きくすることができ、信頼性の高い半
導体メモリ装置を得ることができる。
【０１１７】（第１２実施形態）次に、第１２実施形態
について、図２５及び図２６を参照しながら説明する。
について、図２５及び図２６を参照しながら説明する。
【０１１８】図２５は、本実施形態に係る半導体装置の
ワード線制御回路の構成を示す電気回路図である。同図
に示すように、非動作時には“Ｈ”“になり動作時に
“Ｌ”になる制御信号Ｃ２を入力する端子と、通常読出
し時には“Ｌ”で判定動作時に“Ｈ”になる制御信号Ｃ
１を入力する端子と、制御信号Ｃ２を各々のゲートに受
けるＰチャネル型ＭＯＳトランジスタＱｎ９１及びＮチ
ャネル型ＭＯＳトランジスタＱｎ９１からなるＣＭＯＳ
インバータと、制御信号Ｃ１を各々のゲートに受けるＰ
チャネル型ＭＯＳトランジスタＱｐ９２及びＮチャネル
型ＭＯＳトランジスタＱｎ９２とが設けられている。Ｃ
ＭＯＳインバータの出力信号線はワード線に接続されて
いる。トランジスタＱｐ９２のソース及びトランジスタ
Ｑｎ９２のドレインは電源電圧ＶＤＤを供給する端子に
接続され、トランジスタＱｐ９２のドレイン及びトラン
ジスタＱｎ９２のソースは共通の信号線を介してトラン
ジスタＱｐ９１のソースに接続されている。
ワード線制御回路の構成を示す電気回路図である。同図
に示すように、非動作時には“Ｈ”“になり動作時に
“Ｌ”になる制御信号Ｃ２を入力する端子と、通常読出
し時には“Ｌ”で判定動作時に“Ｈ”になる制御信号Ｃ
１を入力する端子と、制御信号Ｃ２を各々のゲートに受
けるＰチャネル型ＭＯＳトランジスタＱｎ９１及びＮチ
ャネル型ＭＯＳトランジスタＱｎ９１からなるＣＭＯＳ
インバータと、制御信号Ｃ１を各々のゲートに受けるＰ
チャネル型ＭＯＳトランジスタＱｐ９２及びＮチャネル
型ＭＯＳトランジスタＱｎ９２とが設けられている。Ｃ
ＭＯＳインバータの出力信号線はワード線に接続されて
いる。トランジスタＱｐ９２のソース及びトランジスタ
Ｑｎ９２のドレインは電源電圧ＶＤＤを供給する端子に
接続され、トランジスタＱｐ９２のドレイン及びトラン
ジスタＱｎ９２のソースは共通の信号線を介してトラン
ジスタＱｐ９１のソースに接続されている。
【０１１９】そして、ワード線はメモリセルトランジス
タＱｍ９１のゲートに接続されている。メモリセルトラ
ンジスタＱｍ９１のドレインはデータ線に接続され、ソ
ースは接地されている。すなわち、ワード線制御回路の
出力部として機能するトランジスタＱｐ９１，Ｑｎ９１
からなるＣＭＯＳインバータに、２つのトランジスタＱ
ｐ９２，Ｑｎ９２の出力信号Ｎ９１を印加し、信号Ｎ９
１の電圧レベルの相違を利用してＣＭＯＳインバータの
出力信号であるワード線信号ＷＬの電圧特性を切り換え
るようにしている。具体的に説明すると、非動作時に
は、制御信号Ｃ１は“Ｌ”で制御信号Ｃ２は“Ｈ”であ
るので、ワード線信号ＷＬの電圧は接地電圧ＶＳＳに等
しい。通常読み出し時には、制御信号Ｃ１は“Ｌ”で制
御信号Ｃ２も“Ｌ”であるので、ワード線信号ＷＬの電
圧は電源電圧ＶＤＤに等しい。一方、メモリセルオン電
流の判定時には、制御信号Ｃ１は“Ｈ”で制御信号Ｃ２
は“Ｌ”となるので、ワード線信号ＷＬの電圧は電源電
圧ＶＤＤからＮチャネル型ＭＯＳトランジスタＱｎ９２
のしきい値電圧だけ低い電圧となる。
タＱｍ９１のゲートに接続されている。メモリセルトラ
ンジスタＱｍ９１のドレインはデータ線に接続され、ソ
ースは接地されている。すなわち、ワード線制御回路の
出力部として機能するトランジスタＱｐ９１，Ｑｎ９１
からなるＣＭＯＳインバータに、２つのトランジスタＱ
ｐ９２，Ｑｎ９２の出力信号Ｎ９１を印加し、信号Ｎ９
１の電圧レベルの相違を利用してＣＭＯＳインバータの
出力信号であるワード線信号ＷＬの電圧特性を切り換え
るようにしている。具体的に説明すると、非動作時に
は、制御信号Ｃ１は“Ｌ”で制御信号Ｃ２は“Ｈ”であ
るので、ワード線信号ＷＬの電圧は接地電圧ＶＳＳに等
しい。通常読み出し時には、制御信号Ｃ１は“Ｌ”で制
御信号Ｃ２も“Ｌ”であるので、ワード線信号ＷＬの電
圧は電源電圧ＶＤＤに等しい。一方、メモリセルオン電
流の判定時には、制御信号Ｃ１は“Ｈ”で制御信号Ｃ２
は“Ｌ”となるので、ワード線信号ＷＬの電圧は電源電
圧ＶＤＤからＮチャネル型ＭＯＳトランジスタＱｎ９２
のしきい値電圧だけ低い電圧となる。
【０１２０】図２６は、本実施形態に係るワード線制御
回路を有する半導体装置の電源電圧ＶＤＤとセンスレベ
ル電流及びメモリセルオン電流との関係を示し、曲線Ｓ
ＡＬＥＶ０は通常読み出し時のセンスレベル電流の特性
曲線、曲線ＭＣＯＮ０は同じく通常読み出し時のメモリ
セル電流の特性曲線、曲線ＭＣＯＮ１はメモリセルオン
電流の判定時のメモリセル電流の特性曲線である。そし
て、曲線ＭＣＯＮ１は曲線ＭＣＯＮ０よりも下方にあ
る。このように、メモリセルオン電流の判定時には、通
常読み出し時に比べてワード線信号ＷＬの電圧を低く
し、メモリセル電流を通常読み出し時の電流値よりも少
なくしてメモリセルオン電流をマージンをもって判定す
る。これにより、通常読み出し時の読み出し信頼性を確
保できる。
回路を有する半導体装置の電源電圧ＶＤＤとセンスレベ
ル電流及びメモリセルオン電流との関係を示し、曲線Ｓ
ＡＬＥＶ０は通常読み出し時のセンスレベル電流の特性
曲線、曲線ＭＣＯＮ０は同じく通常読み出し時のメモリ
セル電流の特性曲線、曲線ＭＣＯＮ１はメモリセルオン
電流の判定時のメモリセル電流の特性曲線である。そし
て、曲線ＭＣＯＮ１は曲線ＭＣＯＮ０よりも下方にあ
る。このように、メモリセルオン電流の判定時には、通
常読み出し時に比べてワード線信号ＷＬの電圧を低く
し、メモリセル電流を通常読み出し時の電流値よりも少
なくしてメモリセルオン電流をマージンをもって判定す
る。これにより、通常読み出し時の読み出し信頼性を確
保できる。
【０１２１】（第１３実施形態）次に、第１３実施形態
について、図２７を参照しながら説明する。
について、図２７を参照しながら説明する。
【０１２２】本実施形態でも、上記第１２実施形態と同
様に、メモリセルオン電流をマージンをもって判定する
のであるが、メモリセルオン電流の判定時（ＶＥＲＩＦ
Ｙ時）に高温で検査を行なうようにしたものである。そ
の際、高温時に“Ｈ”となり常温で“Ｌ”となるように
切り換えた信号Ｓ１を出力する回路を設け、この信号Ｓ
１を上記第１２実施形態の図２５に示す制御信号Ｓ１と
して用いる（信号Ｓ１の出力回路の構成を示す図は省略
する）。
様に、メモリセルオン電流をマージンをもって判定する
のであるが、メモリセルオン電流の判定時（ＶＥＲＩＦ
Ｙ時）に高温で検査を行なうようにしたものである。そ
の際、高温時に“Ｈ”となり常温で“Ｌ”となるように
切り換えた信号Ｓ１を出力する回路を設け、この信号Ｓ
１を上記第１２実施形態の図２５に示す制御信号Ｓ１と
して用いる（信号Ｓ１の出力回路の構成を示す図は省略
する）。
【０１２３】図２７は、電源電圧ＶＤＤとメモリセルオ
ン電流およびセンスレベル電流との関係を示す特性図
で、曲線ＳＡＬＥＶ０は通常読み出し時のセンスレベル
電流の特性曲線、曲線ＭＣＯＮ０は同じく通常読み出し
時（常温）のメモリセルオン電流の特性曲線、曲線ＭＣ
ＯＮ２はメモリセルオン電流の判定時（高温ＶＥＲＩＦ
Ｙ時）のメモリセルオン電流の特性曲線である。第１２
実施形態と同様に、メモリセルオン電流の判定時におけ
るメモリセルオン電流を通常読み出し時におけるメモリ
セルオン電流よりも少なくすることにより、メモリセル
オン電流をマージンをもって判定することができ、通常
読み出し時の読み出し信頼性を確保することができる。
ン電流およびセンスレベル電流との関係を示す特性図
で、曲線ＳＡＬＥＶ０は通常読み出し時のセンスレベル
電流の特性曲線、曲線ＭＣＯＮ０は同じく通常読み出し
時（常温）のメモリセルオン電流の特性曲線、曲線ＭＣ
ＯＮ２はメモリセルオン電流の判定時（高温ＶＥＲＩＦ
Ｙ時）のメモリセルオン電流の特性曲線である。第１２
実施形態と同様に、メモリセルオン電流の判定時におけ
るメモリセルオン電流を通常読み出し時におけるメモリ
セルオン電流よりも少なくすることにより、メモリセル
オン電流をマージンをもって判定することができ、通常
読み出し時の読み出し信頼性を確保することができる。
【０１２４】（第１４実施形態）次に、第１４実施形態
について、図２８及び図２９を参照しながら説明する。
について、図２８及び図２９を参照しながら説明する。
【０１２５】図２８は、本実施形態に係るセンスアンプ
回路の構成を示す電気回路図である。本実施形態におい
ても、回路の基本的な部分の構成及び動作は、上記図４
０に示す従来のセンスアンプ回路の構成及び動作と同様
である。
回路の構成を示す電気回路図である。本実施形態におい
ても、回路の基本的な部分の構成及び動作は、上記図４
０に示す従来のセンスアンプ回路の構成及び動作と同様
である。
【０１２６】ここで、本実施形態では、通常読み出し時
には“Ｈ”でメモリセルオフ電流の判定時（ＶＥＲＩＦ
Ｙ時）には“Ｌ”となる制御信号Ｓ３をを入力する端子
が設けられている。そして、制御信号Ｓ３及び制御信号
ＳＡＥを受けて、両信号のＮＡＮＤ演算を行った結果の
信号Ｎ１０１を出力する論理積の否定回路ＮＡＮＤ１０
１と、上記信号Ｎ１０１をゲートに受けるＰチャネル型
ＭＯＳトランジスタＱｐ１０２と、接地電位ＶＳＳをゲ
ートに受けるＰチャネル型ＭＯＳトランジスタＱｐ１０
１と、否定回路ＩＮＶ１の出力信号Ｎ１をゲートに受け
るＰチャネル型ＭＯＳトランジスタＱｐ１０３とが設け
られている。トランジスタＱｐ１０２のソースは電源電
圧ＶＤＤを供給する端子に接続され、ドレインはトラン
ジスタＱｐ１０３のソースに接続されている。トランジ
スタＱｐ１０３のドレインは、出力部のトランジスタＱ
ｎ４のゲートに印加される信号Ｎ３が流れる信号線に接
続されている。トランジスタＱｐ１０１のソースは電源
電圧ＶＤＤを供給する端子に接続され、ドレインはトラ
ンジスタＱｐ３のソースに接続されている。
には“Ｈ”でメモリセルオフ電流の判定時（ＶＥＲＩＦ
Ｙ時）には“Ｌ”となる制御信号Ｓ３をを入力する端子
が設けられている。そして、制御信号Ｓ３及び制御信号
ＳＡＥを受けて、両信号のＮＡＮＤ演算を行った結果の
信号Ｎ１０１を出力する論理積の否定回路ＮＡＮＤ１０
１と、上記信号Ｎ１０１をゲートに受けるＰチャネル型
ＭＯＳトランジスタＱｐ１０２と、接地電位ＶＳＳをゲ
ートに受けるＰチャネル型ＭＯＳトランジスタＱｐ１０
１と、否定回路ＩＮＶ１の出力信号Ｎ１をゲートに受け
るＰチャネル型ＭＯＳトランジスタＱｐ１０３とが設け
られている。トランジスタＱｐ１０２のソースは電源電
圧ＶＤＤを供給する端子に接続され、ドレインはトラン
ジスタＱｐ１０３のソースに接続されている。トランジ
スタＱｐ１０３のドレインは、出力部のトランジスタＱ
ｎ４のゲートに印加される信号Ｎ３が流れる信号線に接
続されている。トランジスタＱｐ１０１のソースは電源
電圧ＶＤＤを供給する端子に接続され、ドレインはトラ
ンジスタＱｐ３のソースに接続されている。
【０１２７】このセンスアンプ回路は、制御信号ＳＡＥ
が“Ｈ”のときに動作する。データ線（信号線Ｌ１）に
電流が流れるとき出力信号ＯＵＴは“Ｈ”、データ線
（信号線Ｌ１）に電流が流れないとき出力信号ＯＵＴは
“Ｌ”である。この動作は、従来のセンスアンプ回路と
同様である。ここで、本実施形態のセンスアンプ回路で
は、通常読み出し時には、制御信号ＳＡＥ及び制御信号
Ｓ３は“Ｈ”となるので、論理積の否定回路ＮＡＮＤ１
０１の出力信号Ｎ１０１は“Ｌ”となり、トランジスタ
Ｑｐ１０２が動作して、トランジスタＱｐ１０３のソー
ス電位が電源電圧ＶＤＤに等しくなる。したがって，信
号Ｎ３の電位レベルが上昇する。一方、メモリセルオフ
電流の判定時には、制御信号Ｓ３が“Ｌ”になるので、
信号Ｎ３の電位レベルが上昇することがない。これによ
り、センスレベル電流の電源電圧依存特性が切り換えら
れる。
が“Ｈ”のときに動作する。データ線（信号線Ｌ１）に
電流が流れるとき出力信号ＯＵＴは“Ｈ”、データ線
（信号線Ｌ１）に電流が流れないとき出力信号ＯＵＴは
“Ｌ”である。この動作は、従来のセンスアンプ回路と
同様である。ここで、本実施形態のセンスアンプ回路で
は、通常読み出し時には、制御信号ＳＡＥ及び制御信号
Ｓ３は“Ｈ”となるので、論理積の否定回路ＮＡＮＤ１
０１の出力信号Ｎ１０１は“Ｌ”となり、トランジスタ
Ｑｐ１０２が動作して、トランジスタＱｐ１０３のソー
ス電位が電源電圧ＶＤＤに等しくなる。したがって，信
号Ｎ３の電位レベルが上昇する。一方、メモリセルオフ
電流の判定時には、制御信号Ｓ３が“Ｌ”になるので、
信号Ｎ３の電位レベルが上昇することがない。これによ
り、センスレベル電流の電源電圧依存特性が切り換えら
れる。
【０１２８】図２９は、本実施形態におけるセンスアン
プ回路の電源電圧ＶＤＤとメモリセル電流およびセンス
レベル電流の関係を示す。センスレベル電流は、通常読
み出し時にはセンスレベル電流曲線ＳＡＬＥＶ０に沿っ
た特性となり、メモリセルオフ電流の判定時にはセンス
レベル電流曲線ＳＡＬＥＶ３に沿った特性となる。
プ回路の電源電圧ＶＤＤとメモリセル電流およびセンス
レベル電流の関係を示す。センスレベル電流は、通常読
み出し時にはセンスレベル電流曲線ＳＡＬＥＶ０に沿っ
た特性となり、メモリセルオフ電流の判定時にはセンス
レベル電流曲線ＳＡＬＥＶ３に沿った特性となる。
【０１２９】ところで、スタック型のフラッシュメモリ
の消去方式として、例えば文献“Ｙamada et.al.,A sel
f-convergence erasing scheme for single stackedgat
e FLASH MEMORY, IEDM Tech.Dig.,1991,p.301”に開示
されるごとく、過消去した後にリバース動作を行うこと
により、しきい値を０Ｖ付近に設定し、これにより各メ
モリセルのオフリーク電流を低減していくという方式が
知られている。
の消去方式として、例えば文献“Ｙamada et.al.,A sel
f-convergence erasing scheme for single stackedgat
e FLASH MEMORY, IEDM Tech.Dig.,1991,p.301”に開示
されるごとく、過消去した後にリバース動作を行うこと
により、しきい値を０Ｖ付近に設定し、これにより各メ
モリセルのオフリーク電流を低減していくという方式が
知られている。
【０１３０】本実施形態では、センスレベル電流を、メ
モリセルオフ電流の判定時（ＳＡＬＥＶ３）には通常読
み出し時（ＳＡＬＥＶ０）における電流よりも小さくす
ることにより、上述のような過消去後のリバース動作に
利用することが可能となり、通常状態におけるメモリセ
ルオフ電流（ＭＣＯＦＦ０）のマージンを含めた判定を
することができる。
モリセルオフ電流の判定時（ＳＡＬＥＶ３）には通常読
み出し時（ＳＡＬＥＶ０）における電流よりも小さくす
ることにより、上述のような過消去後のリバース動作に
利用することが可能となり、通常状態におけるメモリセ
ルオフ電流（ＭＣＯＦＦ０）のマージンを含めた判定を
することができる。
【０１３１】そして、第９実施形態のメモリセルオン電
流の判定動作と組み合わせて使用することにより、メモ
リセルオン電流とメモリセルオフ電流との両方に対して
マージンをもった判定ができるため半導体装置としての
信頼性は大きく向上する。
流の判定動作と組み合わせて使用することにより、メモ
リセルオン電流とメモリセルオフ電流との両方に対して
マージンをもった判定ができるため半導体装置としての
信頼性は大きく向上する。
【０１３２】（第１５実施形態）次に、第１５実施形態
について、図３０及び図３１を参照しながら説明する。
について、図３０及び図３１を参照しながら説明する。
【０１３３】図３０は、本実施形態に係る半導体装置の
センスアンプ回路の構成を示す電気回路図である。本実
施形態においても、回路の基本的な部分の構成及び動作
は、上記図４０に示す従来のセンスアンプ回路の構成及
び動作と同様である。
センスアンプ回路の構成を示す電気回路図である。本実
施形態においても、回路の基本的な部分の構成及び動作
は、上記図４０に示す従来のセンスアンプ回路の構成及
び動作と同様である。
【０１３４】本実施形態におけるセンスアンプ回路は、
通常読み出し時に“Ｈ”でメモリセルオフ電流の判定時
に“Ｌ”となる制御信号Ｓ４を入力する端子と、制御信
号Ｓ４を各々のゲートに受けるＰチャネル型ＭＯＳトラ
ンジスタＱｐ１１１及びＱｎ１１１とをさらに備えてい
る。そして、トランジスタＱｐ１１１のソースは電源電
圧ＶＤＤを供給する端子に接続され、ドレインは基本部
分のトランジスタＱｐ２のソースに接続されている。ト
ランジスタＱｎ１１１のドレインは電源電圧ＶＤＤを供
給する端子に接続され、ソースは基本部分のトランジス
タＱｐ３のソースに接続されている。そして、トランジ
スタＱｐ１１１のドレインとトランジスタＱｐ２のソー
スとを接続する信号線と、トランジスタＱｎ１１１のソ
ースとトランジスタＱｐ３のソースとを接続する信号線
とは、共通の信号線Ｌ１１１で接続されている。そし
て、制御信号Ｓ４が“Ｈ”のときには、トランジスタＱ
ｐ１１１がオフしトランジスタＱｎ１１１がオンする。
したがって、トランジスタＱｐ２，Ｑｐ３のソース電位
はトランジスタＱｎ１１１のしきい値分だけ低くなる。
一方、制御信号Ｓ４が“Ｌ”のときには、トランジスタ
Ｑｐ１１１がオンしトランジスタＱｎ１１１がオフす
る。したがって、トランジスタＱｐ２，Ｑｐ３のソース
電位は電源電圧ＶＤＤに等しくなる。このように、各ト
ランジスタのオン・オフ切り換えによって各トランジス
タＱｐ２，Ｑｐ３のソース電位が変化することを利用し
て、データ線（信号線Ｌ１）の電圧特性を変化させるよ
うにしている。従って、センスアンプ回路は、従来と同
様にデータ線（信号線Ｌ１）に電流が流れるとき出力信
号ＯＵＴは“Ｈ”、データ線（信号線Ｌ１）に電流が流
れないとき出力信号ＯＵＴは“Ｌ”であるが、制御信号
Ｓ４の値如何によりデータ線電圧が非連続的に変わるこ
とになる。
通常読み出し時に“Ｈ”でメモリセルオフ電流の判定時
に“Ｌ”となる制御信号Ｓ４を入力する端子と、制御信
号Ｓ４を各々のゲートに受けるＰチャネル型ＭＯＳトラ
ンジスタＱｐ１１１及びＱｎ１１１とをさらに備えてい
る。そして、トランジスタＱｐ１１１のソースは電源電
圧ＶＤＤを供給する端子に接続され、ドレインは基本部
分のトランジスタＱｐ２のソースに接続されている。ト
ランジスタＱｎ１１１のドレインは電源電圧ＶＤＤを供
給する端子に接続され、ソースは基本部分のトランジス
タＱｐ３のソースに接続されている。そして、トランジ
スタＱｐ１１１のドレインとトランジスタＱｐ２のソー
スとを接続する信号線と、トランジスタＱｎ１１１のソ
ースとトランジスタＱｐ３のソースとを接続する信号線
とは、共通の信号線Ｌ１１１で接続されている。そし
て、制御信号Ｓ４が“Ｈ”のときには、トランジスタＱ
ｐ１１１がオフしトランジスタＱｎ１１１がオンする。
したがって、トランジスタＱｐ２，Ｑｐ３のソース電位
はトランジスタＱｎ１１１のしきい値分だけ低くなる。
一方、制御信号Ｓ４が“Ｌ”のときには、トランジスタ
Ｑｐ１１１がオンしトランジスタＱｎ１１１がオフす
る。したがって、トランジスタＱｐ２，Ｑｐ３のソース
電位は電源電圧ＶＤＤに等しくなる。このように、各ト
ランジスタのオン・オフ切り換えによって各トランジス
タＱｐ２，Ｑｐ３のソース電位が変化することを利用し
て、データ線（信号線Ｌ１）の電圧特性を変化させるよ
うにしている。従って、センスアンプ回路は、従来と同
様にデータ線（信号線Ｌ１）に電流が流れるとき出力信
号ＯＵＴは“Ｈ”、データ線（信号線Ｌ１）に電流が流
れないとき出力信号ＯＵＴは“Ｌ”であるが、制御信号
Ｓ４の値如何によりデータ線電圧が非連続的に変わるこ
とになる。
【０１３５】図３１は電源電圧ＶＤＤとデータ線電圧と
の関係を示し、特性線ＶＤＬ０は通常読み出し時におけ
るデータ線電圧特性を示し、特性線ＶＤＬ１はメモリセ
ルオフ電流の判定時におけるデータ線電圧特性を示す。
また、図３２は、電源電圧ＶＤＤとメモリセル電流及び
センスレベル電流との関係を示し、曲線ＳＡＬＥＶ０は
通常読み出し時のセンスレベル電流の特性曲線、曲線Ｍ
ＣＯＦＦ１はメモリセルオフ電流の判定時のメモリセル
オフ電流の特性曲線、ＭＣＯＮ０は通常読み出し時のメ
モリセルオン電流の特性曲線、ＭＣＯＦＦ０は通常読み
出し時のメモリセルオフ電流の特性曲線をそれぞれ示
す。
の関係を示し、特性線ＶＤＬ０は通常読み出し時におけ
るデータ線電圧特性を示し、特性線ＶＤＬ１はメモリセ
ルオフ電流の判定時におけるデータ線電圧特性を示す。
また、図３２は、電源電圧ＶＤＤとメモリセル電流及び
センスレベル電流との関係を示し、曲線ＳＡＬＥＶ０は
通常読み出し時のセンスレベル電流の特性曲線、曲線Ｍ
ＣＯＦＦ１はメモリセルオフ電流の判定時のメモリセル
オフ電流の特性曲線、ＭＣＯＮ０は通常読み出し時のメ
モリセルオン電流の特性曲線、ＭＣＯＦＦ０は通常読み
出し時のメモリセルオフ電流の特性曲線をそれぞれ示
す。
【０１３６】通常読み出し時には、制御信号Ｓ４は
“Ｈ”であるので、データ線電圧は図３１に示す特性線
ＶＤＬ０に沿った特性を示し、通常読み出し時における
メモリセルオフ電流は図３２に示す曲線ＭＣＯＦＦ０に
沿った特性を示す。一方、メモリセルオフ電流の判定時
には、制御信号Ｓ４は“Ｌ”であるので、データ線電圧
は図３１に示すごとく特性線ＶＤＬ０を上方に移動した
特性線ＶＤＬ１に沿った特性となり、メモリセルオフ電
流は図３２に示す曲線ＭＣＯＦＦ１に沿った特性とな
る。
“Ｈ”であるので、データ線電圧は図３１に示す特性線
ＶＤＬ０に沿った特性を示し、通常読み出し時における
メモリセルオフ電流は図３２に示す曲線ＭＣＯＦＦ０に
沿った特性を示す。一方、メモリセルオフ電流の判定時
には、制御信号Ｓ４は“Ｌ”であるので、データ線電圧
は図３１に示すごとく特性線ＶＤＬ０を上方に移動した
特性線ＶＤＬ１に沿った特性となり、メモリセルオフ電
流は図３２に示す曲線ＭＣＯＦＦ１に沿った特性とな
る。
【０１３７】本実施形態では、通常読み出し時よりもメ
モリセルオフ電流の判定時におけるデータ線電圧を高く
し、判定時におけるメモリセルオフ電流（曲線ＭＣＯＦ
Ｆ１参照）を通常読出し時におけるメモリセルオフ電流
（曲線ＭＣＯＦＦ０参照）よりも大きくすることによ
り、オフリークの検出を容易にしている。そして、通常
読み出し時のメモリセルオフ電流をマージンを含めて判
定をすることができ、半導体装置としての信頼性を向上
することができる。
モリセルオフ電流の判定時におけるデータ線電圧を高く
し、判定時におけるメモリセルオフ電流（曲線ＭＣＯＦ
Ｆ１参照）を通常読出し時におけるメモリセルオフ電流
（曲線ＭＣＯＦＦ０参照）よりも大きくすることによ
り、オフリークの検出を容易にしている。そして、通常
読み出し時のメモリセルオフ電流をマージンを含めて判
定をすることができ、半導体装置としての信頼性を向上
することができる。
【０１３８】（第１６実施形態）次に、第１６実施形態
について、図３３及び図３４を参照しながら説明する。
について、図３３及び図３４を参照しながら説明する。
【０１３９】図３３は、本実施形態に係る半導体装置の
ワード線制御回路の構成を示す電気回路図である。同図
に示すように、非動作時には“Ｈ”で動作時に“Ｌ”に
なる制御信号Ｃ４を入力する端子と、通常読出し時には
“Ｌ”で判定（ＶＥＲＩＦＹ）動作時に“Ｈ”になる制
御信号Ｃ３を入力する端子と、制御信号Ｃ４を各々のゲ
ートに受けるＰチャネル型ＭＯＳトランジスタＱｎ１２
１及びＮチャネル型ＭＯＳトランジスタＱｎ１２１と、
制御信号Ｃ３を各々のゲートに受けるＰチャネル型ＭＯ
ＳトランジスタＱｐ１２２及びＮチャネル型ＭＯＳトラ
ンジスタＱｎ１２２とが設けられている。ＣＭＯＳイン
バータの出力信号線はワード線に接続されている。トラ
ンジスタＱｐ１２２のソースは電源電圧ＶＤＤを供給す
る端子に接続され、ドレインはトランジスタＱｐ１２１
のソースに接続されている。トランジスタＱｎ１２２の
ドレインは電源電圧ＶＤＤを供給する端子に接続され、
ソースは２つのＮチャネル型ＭＯＳＤトランジスタＱｎ
１２３，Ｑｎ１２４を介してワード線に接続されてい
る。
ワード線制御回路の構成を示す電気回路図である。同図
に示すように、非動作時には“Ｈ”で動作時に“Ｌ”に
なる制御信号Ｃ４を入力する端子と、通常読出し時には
“Ｌ”で判定（ＶＥＲＩＦＹ）動作時に“Ｈ”になる制
御信号Ｃ３を入力する端子と、制御信号Ｃ４を各々のゲ
ートに受けるＰチャネル型ＭＯＳトランジスタＱｎ１２
１及びＮチャネル型ＭＯＳトランジスタＱｎ１２１と、
制御信号Ｃ３を各々のゲートに受けるＰチャネル型ＭＯ
ＳトランジスタＱｐ１２２及びＮチャネル型ＭＯＳトラ
ンジスタＱｎ１２２とが設けられている。ＣＭＯＳイン
バータの出力信号線はワード線に接続されている。トラ
ンジスタＱｐ１２２のソースは電源電圧ＶＤＤを供給す
る端子に接続され、ドレインはトランジスタＱｐ１２１
のソースに接続されている。トランジスタＱｎ１２２の
ドレインは電源電圧ＶＤＤを供給する端子に接続され、
ソースは２つのＮチャネル型ＭＯＳＤトランジスタＱｎ
１２３，Ｑｎ１２４を介してワード線に接続されてい
る。
【０１４０】そして、ワード線はメモリセルトランジス
タＱｍ１２１のゲートに接続されている。メモリセルト
ランジスタＱｍ１２１のドレインはデータ線に接続さ
れ、ソースは接地されている。すなわち、ワード線制御
回路の出力部として機能するトランジスタＱｐ１２１，
Ｑｎ１２１からなるＣＭＯＳインバータに、トランジス
タＱｐ１２２の出力信号Ｎ１２１を印加し、信号Ｎ１２
１が“Ｈ”のときと“Ｌ”のときとでＣＭＯＳインバー
タの出力信号であるワード線信号ＷＬの電圧特性を切り
換えるようにしている。具体的に説明すると、非動作時
には、制御信号Ｃ３は“Ｌ”で制御信号Ｃ４は“Ｈ”で
あるので、ワード線信号ＷＬの電圧は接地電圧ＶＳＳに
等しい。通常読み出し時には、制御信号Ｃ３は“Ｌ”で
制御信号Ｃ４も“Ｌ”であるので、ワード線信号ＷＬの
電圧は電源電圧ＶＤＤに等しい。一方、メモリセルオフ
電流の判定時には、制御信号Ｃ３は“Ｈ”で制御信号Ｃ
４は“Ｌ”となるので、ワード線信号ＷＬの電圧は電源
電圧ＶＤＤから３つのトランジスタＱｎ１２２〜Ｑｎ１
２４のしきい値電圧だけ低い電圧となる。このワード線
信号ＷＬの電圧は接地電圧ＶＳＳより少し高い電圧であ
る。
タＱｍ１２１のゲートに接続されている。メモリセルト
ランジスタＱｍ１２１のドレインはデータ線に接続さ
れ、ソースは接地されている。すなわち、ワード線制御
回路の出力部として機能するトランジスタＱｐ１２１，
Ｑｎ１２１からなるＣＭＯＳインバータに、トランジス
タＱｐ１２２の出力信号Ｎ１２１を印加し、信号Ｎ１２
１が“Ｈ”のときと“Ｌ”のときとでＣＭＯＳインバー
タの出力信号であるワード線信号ＷＬの電圧特性を切り
換えるようにしている。具体的に説明すると、非動作時
には、制御信号Ｃ３は“Ｌ”で制御信号Ｃ４は“Ｈ”で
あるので、ワード線信号ＷＬの電圧は接地電圧ＶＳＳに
等しい。通常読み出し時には、制御信号Ｃ３は“Ｌ”で
制御信号Ｃ４も“Ｌ”であるので、ワード線信号ＷＬの
電圧は電源電圧ＶＤＤに等しい。一方、メモリセルオフ
電流の判定時には、制御信号Ｃ３は“Ｈ”で制御信号Ｃ
４は“Ｌ”となるので、ワード線信号ＷＬの電圧は電源
電圧ＶＤＤから３つのトランジスタＱｎ１２２〜Ｑｎ１
２４のしきい値電圧だけ低い電圧となる。このワード線
信号ＷＬの電圧は接地電圧ＶＳＳより少し高い電圧であ
る。
【０１４１】図３４は、本実施形態に係るワード線制御
回路を有する半導体装置の電源電圧ＶＤＤとセンスレベ
ル電流及びメモリセルオフ電流との関係を示し、曲線Ｓ
ＡＬＥＶ０は通常読み出し時のセンスレベル電流の特性
曲線、曲線ＭＣＯＮ０は同じく通常読み出し時のメモリ
セル電流の特性曲線、曲線ＭＣＯＦＦ０は通常読み出し
時のメモリセルオフ電流の特性曲線、曲線ＭＣＯＦＦ１
はメモリセルオフ電流の判定時のメモリセル電流の特性
曲線である。このように、非動作時に比べてメモリセル
オフ電流の判定時には、ワード線信号ＷＬの電圧を接地
電圧ＶＳＳより少し高くし、メモリセルオフ電流（曲線
ＭＣＯＦＦ２参照）の電流値を通常読み出し時における
メモリセルオフ電流（曲線ＭＣＯＦＦ０参照）よりも多
くしてメモリセルのオフ電流をマージンをもって検査す
る。これにより、オフリークの検出を容易にでき、通常
読み出し時の読み出し信頼性を確保できる。
回路を有する半導体装置の電源電圧ＶＤＤとセンスレベ
ル電流及びメモリセルオフ電流との関係を示し、曲線Ｓ
ＡＬＥＶ０は通常読み出し時のセンスレベル電流の特性
曲線、曲線ＭＣＯＮ０は同じく通常読み出し時のメモリ
セル電流の特性曲線、曲線ＭＣＯＦＦ０は通常読み出し
時のメモリセルオフ電流の特性曲線、曲線ＭＣＯＦＦ１
はメモリセルオフ電流の判定時のメモリセル電流の特性
曲線である。このように、非動作時に比べてメモリセル
オフ電流の判定時には、ワード線信号ＷＬの電圧を接地
電圧ＶＳＳより少し高くし、メモリセルオフ電流（曲線
ＭＣＯＦＦ２参照）の電流値を通常読み出し時における
メモリセルオフ電流（曲線ＭＣＯＦＦ０参照）よりも多
くしてメモリセルのオフ電流をマージンをもって検査す
る。これにより、オフリークの検出を容易にでき、通常
読み出し時の読み出し信頼性を確保できる。
【０１４２】また、この方法では、メモリセルのオフ電
流をマージンをもって検査する以外に、たとえばメモリ
セルトランジスタのしきい値電圧を変えることによりデ
ータを記憶するフラッシュＥＥＰＲＯＭなどで、メモリ
セルトランジスタのゲート電圧が電源電圧であるときは
電流が流れ、ゲート電圧が接地電圧であるときは電流が
流れないようにしきい値を設定するときにも使用するこ
とができる。その場合、ゲート電圧を接地電圧より少し
高くすることによってマージンをもったしきい値に設定
ができるとともに時間的にも早くしきい値の設定ができ
る。
流をマージンをもって検査する以外に、たとえばメモリ
セルトランジスタのしきい値電圧を変えることによりデ
ータを記憶するフラッシュＥＥＰＲＯＭなどで、メモリ
セルトランジスタのゲート電圧が電源電圧であるときは
電流が流れ、ゲート電圧が接地電圧であるときは電流が
流れないようにしきい値を設定するときにも使用するこ
とができる。その場合、ゲート電圧を接地電圧より少し
高くすることによってマージンをもったしきい値に設定
ができるとともに時間的にも早くしきい値の設定ができ
る。
【０１４３】なお、実施形態は省略するが、第１６実施
形態のごとくメモリセルオフ電流をマージンをもって検
査する場合、上記１３実施形態と同様に、メモリセルオ
フ電流の判定時に高温で検査を行なうようにしてもよ
い。その場合にも、高温における判定時には、通常の読
み出し時におけるメモリセルオフ電流（図３４に示す曲
線ＭＣＯＦＦ０に相当する）よりも高い電流（図３４に
示す曲線ＭＣＯＦＦ２に相当する）が得られるので、メ
モリセルオフ電流をマージンをもって検査し通常読み出
し時の読み出し信頼性を確保することができる。
形態のごとくメモリセルオフ電流をマージンをもって検
査する場合、上記１３実施形態と同様に、メモリセルオ
フ電流の判定時に高温で検査を行なうようにしてもよ
い。その場合にも、高温における判定時には、通常の読
み出し時におけるメモリセルオフ電流（図３４に示す曲
線ＭＣＯＦＦ０に相当する）よりも高い電流（図３４に
示す曲線ＭＣＯＦＦ２に相当する）が得られるので、メ
モリセルオフ電流をマージンをもって検査し通常読み出
し時の読み出し信頼性を確保することができる。
【０１４４】（第１７実施形態）次に、第１７の実施形
態について、図３５及び図３６を参照しながら説明す
る。
態について、図３５及び図３６を参照しながら説明す
る。
【０１４５】本実施形態は、メモリセルに流れる電流値
を複数個のセンスレベル電流を有する電流検知型センス
アンプで判定し、１つのメモリセルに流れる電流値で複
数のデータ値（多値）を判定するものである。ここで
は、３つのセンスレベル電流をもち、１つのメモリセル
で４値、すなわち、２ビットのデータを記憶・読み出し
する。図３５が複数個のセンスレベル電流を有する電流
検知型センスアンプの一実施形態で、図３６がこのセン
スアンプによる多値の読み出し方法を示すタイミング図
である。
を複数個のセンスレベル電流を有する電流検知型センス
アンプで判定し、１つのメモリセルに流れる電流値で複
数のデータ値（多値）を判定するものである。ここで
は、３つのセンスレベル電流をもち、１つのメモリセル
で４値、すなわち、２ビットのデータを記憶・読み出し
する。図３５が複数個のセンスレベル電流を有する電流
検知型センスアンプの一実施形態で、図３６がこのセン
スアンプによる多値の読み出し方法を示すタイミング図
である。
【０１４６】図３５に示すように、本実施形態に係るセ
ンスアンプ回路には、データ線信号ＤＬを受けてその反
転信号を出力する否定回路１３１と、該否定回路ＩＮＶ
１３１の出力信号をゲートに受けるＮチャネル型ＭＯＳ
トランジスタＱｎ１３１と、それぞれ制御信号ＳＡＥ
１，ＳＡＥ２，ＳＡＥ３をゲートに受ける３つのＰチャ
ネル型ＭＯＳトランジスタＱｐ１３１，Ｑｐ１３２，Ｑ
ｐ１３３と、トランジスタＱｎ１３１のドレインから信
号Ｎ１３１を取り出す信号線に接続され信号Ｎ１３１を
反転した信号Ｎ１３２を出力する否定回路ＩＮＶ１３２
と、該否定回路ＩＮＶ１３２の出力信号Ｎ１３２を受け
てデータを選択しＤＡＴＡ１及びＤＡＴＡ２として出力
するデータ選択回路１３１とが設けられている。各トラ
ンジスタＱｐ１３１〜１３３のドレインは電源電圧ＶＤ
Ｄを供給する端子に接続され、ソースはトランジスタＱ
ｎ１３１のドレインから信号Ｎ１３１を取り出す信号線
に接続されている。言い換えると、各トランジスタＱｐ
１３１〜１３３は、電源電圧ＶＤＤを供給する端子とト
ランジスタＱｎ１３１のドレインから信号Ｎ１３１を取
り出す信号線との間で、互いに並列に接続されている。
ンスアンプ回路には、データ線信号ＤＬを受けてその反
転信号を出力する否定回路１３１と、該否定回路ＩＮＶ
１３１の出力信号をゲートに受けるＮチャネル型ＭＯＳ
トランジスタＱｎ１３１と、それぞれ制御信号ＳＡＥ
１，ＳＡＥ２，ＳＡＥ３をゲートに受ける３つのＰチャ
ネル型ＭＯＳトランジスタＱｐ１３１，Ｑｐ１３２，Ｑ
ｐ１３３と、トランジスタＱｎ１３１のドレインから信
号Ｎ１３１を取り出す信号線に接続され信号Ｎ１３１を
反転した信号Ｎ１３２を出力する否定回路ＩＮＶ１３２
と、該否定回路ＩＮＶ１３２の出力信号Ｎ１３２を受け
てデータを選択しＤＡＴＡ１及びＤＡＴＡ２として出力
するデータ選択回路１３１とが設けられている。各トラ
ンジスタＱｐ１３１〜１３３のドレインは電源電圧ＶＤ
Ｄを供給する端子に接続され、ソースはトランジスタＱ
ｎ１３１のドレインから信号Ｎ１３１を取り出す信号線
に接続されている。言い換えると、各トランジスタＱｐ
１３１〜１３３は、電源電圧ＶＤＤを供給する端子とト
ランジスタＱｎ１３１のドレインから信号Ｎ１３１を取
り出す信号線との間で、互いに並列に接続されている。
【０１４７】次に、このセンスアンプ回路の動作につい
て、図３６のタイミング図を参照しながら説明する。た
だし、ＸＣＥはセンスアンプの起動信号、Ｐ１，Ｐ２は
クロック信号の１サイクルに相当する期間であって、以
下に、期間Ｐ１又はＰ２における動作について説明す
る。
て、図３６のタイミング図を参照しながら説明する。た
だし、ＸＣＥはセンスアンプの起動信号、Ｐ１，Ｐ２は
クロック信号の１サイクルに相当する期間であって、以
下に、期間Ｐ１又はＰ２における動作について説明す
る。
【０１４８】まず、信号ＸＣＥを“Ｌ”とする。次に、
センスアンプ制御信号ＳＡＥ２が“Ｌ”となり、トラン
ジスタＱｐ１３２で制御されるセンスレベル電流を用い
てメモリセル電流を判定し、その結果を判定データＤＡ
ＴＡ１とする。
センスアンプ制御信号ＳＡＥ２が“Ｌ”となり、トラン
ジスタＱｐ１３２で制御されるセンスレベル電流を用い
てメモリセル電流を判定し、その結果を判定データＤＡ
ＴＡ１とする。
【０１４９】次に、この判定データＤＡＴＡ１が“Ｈ”
であれば、センスアンプ制御信号ＳＡＥ１が“Ｌ”とな
り、トランジスタＱｐ１３１で制御されるセンスレベル
電流を用いてメモリセル電流を判定し、その結果を判定
データＤＡＴＡ２とする。一方、判定データＤＡＴＡ１
が“Ｌ”であれば、センスアンプ制御信号ＳＡＥ３が
“Ｌ”となり、トランジスタＱｐ１３３で制御されるセ
ンスレベル電流を用いてメモリセル電流を判定し、その
結果を判定データＤＡＴＡ２とする。この判定データが
図３６に示す有効データとなる。
であれば、センスアンプ制御信号ＳＡＥ１が“Ｌ”とな
り、トランジスタＱｐ１３１で制御されるセンスレベル
電流を用いてメモリセル電流を判定し、その結果を判定
データＤＡＴＡ２とする。一方、判定データＤＡＴＡ１
が“Ｌ”であれば、センスアンプ制御信号ＳＡＥ３が
“Ｌ”となり、トランジスタＱｐ１３３で制御されるセ
ンスレベル電流を用いてメモリセル電流を判定し、その
結果を判定データＤＡＴＡ２とする。この判定データが
図３６に示す有効データとなる。
【０１５０】このように、まず、判定データＤＡＴＡ１
が決定されてから判定データＤＡＴＡ２が決定され、２
ビットのデータを読み出しする。
が決定されてから判定データＤＡＴＡ２が決定され、２
ビットのデータを読み出しする。
【０１５１】本実施形態では、特別なリファレンスメモ
リセルを用いることなしに多値データの読み出しができ
る。また、メモリセル電流の判定をまず中間のセンスレ
ベル電流で判定した後にその判定データで次のセンスレ
ベル電流を決めるといういわゆるバイナリーサーチを行
い２回の判定回数で２ビットのデータを読み出すことが
できる。本実施形態は４値２ビットの実施形態である
が、さらに多い多値の場合でも同様にバイナリーサーチ
は可能である。
リセルを用いることなしに多値データの読み出しができ
る。また、メモリセル電流の判定をまず中間のセンスレ
ベル電流で判定した後にその判定データで次のセンスレ
ベル電流を決めるといういわゆるバイナリーサーチを行
い２回の判定回数で２ビットのデータを読み出すことが
できる。本実施形態は４値２ビットの実施形態である
が、さらに多い多値の場合でも同様にバイナリーサーチ
は可能である。
【０１５２】（第１８実施形態）次に、第１８実施形態
について、図３７及び図３８を参照しながら説明する。
について、図３７及び図３８を参照しながら説明する。
【０１５３】本実施形態は、第１７実施形態と同様にメ
モリセルに流れる電流値を複数個のセンスレベル電流を
有する電流検知型センスアンプで判定し、１つのメモリ
セルに流れる電流値で複数のデータ値を判定するもので
ある。特に、本実施形態では、電流検知型センスアンプ
はほぼ同時に複数個のセンスレベル電流でメモリセル電
流を判定できるように構成した点が特徴である。本実施
形態でも、３つのセンスレベル電流をもち、１つのメモ
リセルで４値、すなわち、２ビットのデータを記憶・読
み出しするものである。
モリセルに流れる電流値を複数個のセンスレベル電流を
有する電流検知型センスアンプで判定し、１つのメモリ
セルに流れる電流値で複数のデータ値を判定するもので
ある。特に、本実施形態では、電流検知型センスアンプ
はほぼ同時に複数個のセンスレベル電流でメモリセル電
流を判定できるように構成した点が特徴である。本実施
形態でも、３つのセンスレベル電流をもち、１つのメモ
リセルで４値、すなわち、２ビットのデータを記憶・読
み出しするものである。
【０１５４】図３７は、本実施形態に係る複数個のセン
スレベル電流を有し同時に多値を判定する電流検知型セ
ンスアンプの電気回路図である。また、図３８はこのセ
ンスアンプによる多値の読み出し方法を示すタイミング
図である。
スレベル電流を有し同時に多値を判定する電流検知型セ
ンスアンプの電気回路図である。また、図３８はこのセ
ンスアンプによる多値の読み出し方法を示すタイミング
図である。
【０１５５】図３７に示すように、センスアンプ回路に
は、データ線信号線ＤＬを受けてこれを反転した信号Ｎ
１４４を出力する否定回路ＩＮＶ１４１と、各々のゲー
トに制御信号を受ける３つのＰチャネル型ＭＯＳトラン
ジスタＱｐ１４１，Ｑｐ１４２，Ｑｐ１４３と、否定回
路ＩＮＶ１４１の出力信号１４４を各々のゲートに受け
る３つのＮチャネル型トランジスタＱｎ１４１，Ｑｎ１
４２，Ｑｎ１４３とが前段部分に配置されている。ここ
で、各トランジスタＱｐ１４１，Ｑｐ１４２，Ｑｐ１４
３のソースは電源電圧ＶＤＤを供給する端子に接続さ
れ、ドレインは各トランジスタＱｎ１４１，Ｑｎ１４
２，Ｑｎ１４３のドレインにそれぞれ接続されている。
また、各トランジスタＱｎ１４１，Ｑｎ１４２，Ｑｎ１
４３のソースはデータ線（信号線Ｌ１４１）に共通に接
続されている。言い換えると、Ｐチャネル型ＭＯＳトラ
ンジスタとＮチャネル型ＭＯＳトランジスタとを直列に
接続した３つの組が、電源電圧供給端子−データ線間に
互いに並列に接続されている。そして、トランジスタＱ
ｐ１４２のドレインとトランジスタＱｎ１４２のドレイ
ンとに共通に接続される信号線を介して信号Ｎ１４２が
取り出され、この信号Ｎ１４２を否定回路により反転
し、この反転信号をＤＡＴＡ１として出力するようにし
ている。また、各トランジスタＱｐ１４１，Ｑｐ１４
２，Ｑｐ１４３のドレイン及び各トランジスタＱｎ１４
１，Ｑｎ１４２，Ｑｎ１４３のドレインにそれぞれ共通
に接続される信号線を介して取り出した３つの信号Ｎ１
４１〜Ｎ１４３を、１つの否定回路及び３つの論理積の
否定回路を介して演算した結果をＤＡＴＡ２として出力
するようにしている。
は、データ線信号線ＤＬを受けてこれを反転した信号Ｎ
１４４を出力する否定回路ＩＮＶ１４１と、各々のゲー
トに制御信号を受ける３つのＰチャネル型ＭＯＳトラン
ジスタＱｐ１４１，Ｑｐ１４２，Ｑｐ１４３と、否定回
路ＩＮＶ１４１の出力信号１４４を各々のゲートに受け
る３つのＮチャネル型トランジスタＱｎ１４１，Ｑｎ１
４２，Ｑｎ１４３とが前段部分に配置されている。ここ
で、各トランジスタＱｐ１４１，Ｑｐ１４２，Ｑｐ１４
３のソースは電源電圧ＶＤＤを供給する端子に接続さ
れ、ドレインは各トランジスタＱｎ１４１，Ｑｎ１４
２，Ｑｎ１４３のドレインにそれぞれ接続されている。
また、各トランジスタＱｎ１４１，Ｑｎ１４２，Ｑｎ１
４３のソースはデータ線（信号線Ｌ１４１）に共通に接
続されている。言い換えると、Ｐチャネル型ＭＯＳトラ
ンジスタとＮチャネル型ＭＯＳトランジスタとを直列に
接続した３つの組が、電源電圧供給端子−データ線間に
互いに並列に接続されている。そして、トランジスタＱ
ｐ１４２のドレインとトランジスタＱｎ１４２のドレイ
ンとに共通に接続される信号線を介して信号Ｎ１４２が
取り出され、この信号Ｎ１４２を否定回路により反転
し、この反転信号をＤＡＴＡ１として出力するようにし
ている。また、各トランジスタＱｐ１４１，Ｑｐ１４
２，Ｑｐ１４３のドレイン及び各トランジスタＱｎ１４
１，Ｑｎ１４２，Ｑｎ１４３のドレインにそれぞれ共通
に接続される信号線を介して取り出した３つの信号Ｎ１
４１〜Ｎ１４３を、１つの否定回路及び３つの論理積の
否定回路を介して演算した結果をＤＡＴＡ２として出力
するようにしている。
【０１５６】次に、このセンスアンプの回路の動作につ
いて、図３８のタイミング図を参照しながら説明する。
ＸＣＥはセンスアンプの起動信号である。まず、信号Ｘ
ＣＥが“Ｌ”となり、次に、制御信号ＳＡＥが“Ｌ”と
なって、トランジスタＱｐ１４１〜Ｑｐ１４３で制御さ
れるセンスレベル電流で３つの判定信号Ｎ１４１〜Ｎ１
４３がほぼ同時に出力される。ここで、トランジスタＱ
ｎ１４１〜Ｑｎ１４３のうちトランジスタＱｎ１４１の
しきい値が最も大きく、トランジスタＱｎ１４３のしき
い値が最も小さく設定されている。このように、信号Ｎ
１４１〜Ｎ１４３を入力としたスタテイックな論理回路
を通して、データ信号ＤＡＴＡ１，ＤＡＴＡ２が出力さ
れる。図３８に示す有効データは、この判定データを示
す。
いて、図３８のタイミング図を参照しながら説明する。
ＸＣＥはセンスアンプの起動信号である。まず、信号Ｘ
ＣＥが“Ｌ”となり、次に、制御信号ＳＡＥが“Ｌ”と
なって、トランジスタＱｐ１４１〜Ｑｐ１４３で制御さ
れるセンスレベル電流で３つの判定信号Ｎ１４１〜Ｎ１
４３がほぼ同時に出力される。ここで、トランジスタＱ
ｎ１４１〜Ｑｎ１４３のうちトランジスタＱｎ１４１の
しきい値が最も大きく、トランジスタＱｎ１４３のしき
い値が最も小さく設定されている。このように、信号Ｎ
１４１〜Ｎ１４３を入力としたスタテイックな論理回路
を通して、データ信号ＤＡＴＡ１，ＤＡＴＡ２が出力さ
れる。図３８に示す有効データは、この判定データを示
す。
【０１５７】本実施形態では、上記第１７実施形態と同
様に、特別なリファレンスメモリセルを用いることなし
に多値データの読み出しができることとともに、第１７
実施形態のような２段階でデータ信号ＤＡＴＡ１、ＤＡ
ＴＡ２が決定されるものではなく、データ信号ＤＡＴＡ
１とＤＡＴＡ２が１段階で決定されるので、高速にデー
タが読み出されるという利点がある。
様に、特別なリファレンスメモリセルを用いることなし
に多値データの読み出しができることとともに、第１７
実施形態のような２段階でデータ信号ＤＡＴＡ１、ＤＡ
ＴＡ２が決定されるものではなく、データ信号ＤＡＴＡ
１とＤＡＴＡ２が１段階で決定されるので、高速にデー
タが読み出されるという利点がある。
【０１５８】（第１９実施形態）本次に、第１９実施形
態について、図３９を参照しながら説明する。
態について、図３９を参照しながら説明する。
【０１５９】本実施形態は、上記第８実施形態と同様
に、電圧検知信号の高低に応じてセンスレベル電流の特
性とメモリセルトランジスタの昇圧または非昇圧とを連
動させて切り換えるようにしたもので、半導体装置の動
作マージンの確認などの判定動作に関するものである。
に、電圧検知信号の高低に応じてセンスレベル電流の特
性とメモリセルトランジスタの昇圧または非昇圧とを連
動させて切り換えるようにしたもので、半導体装置の動
作マージンの確認などの判定動作に関するものである。
【０１６０】図３９は、本実施形態における電源電圧Ｖ
ＤＤとメモリセル電流およびセンスアンプのセンスレベ
ル電流との関係を示す図である。同図において、曲線Ｍ
ＣＯＮ４１はメモリセル電流の特性曲線、曲線ＳＡＬ４
１Ａは通常の読み出し時のセンスレベル電流の特性曲
線、曲線ＳＡＬ４１Ｂは例えば製品出荷時などに用いる
厳しい条件での読み出し時のセンスレベル電流の特性曲
線である。
ＤＤとメモリセル電流およびセンスアンプのセンスレベ
ル電流との関係を示す図である。同図において、曲線Ｍ
ＣＯＮ４１はメモリセル電流の特性曲線、曲線ＳＡＬ４
１Ａは通常の読み出し時のセンスレベル電流の特性曲
線、曲線ＳＡＬ４１Ｂは例えば製品出荷時などに用いる
厳しい条件での読み出し時のセンスレベル電流の特性曲
線である。
【０１６１】第８実施形態でも説明したように、センス
レベル電流ＳＡＬ４１ＡおよびＳＡＬ４１Ｂは電源電圧
ＶＤＤが４Ｖの箇所で低電圧側が非連続的に高くなるよ
う変化し、それぞれの電圧領域で下に凸の曲線である。
メモリセル電流ＭＣＯＮ４１も電源電圧ＶＤＤが４Ｖの
箇所で低電圧側が非連続的に高くなるよう変化し、それ
ぞれの電圧領域で上に凸の曲線である。センスレベル電
流の特性曲線とメモリセル電流の特性曲線がそれぞれ上
下に凸な曲線であるために、センスレベル電流とメモリ
セル電流との差が小さい部分がある。例えば低電圧では
電源電圧が１．５Ｖの箇所における直線Ｌ４１Ａ上で、
曲線ＳＡＬ４１Ｂ及びＭＣＯＮ４１との交点間の距離Ｄ
４１Ａの長さ、高電圧では電源電圧が７．５Ｖの箇所に
おける直線Ｌ４１Ｂ上で、曲線ＳＡＬ４１Ｂ及びＭＣＯ
Ｎ４１との交点間の距離Ｄ４１Ｂの長さが短い部分であ
る。すなわち、この電源電圧ＶＤＤが１．５Ｖ及び７．
５Ｖにおける動作マージンを考慮した判定を行うこと
は、動作マージンを十分有し信頼性の高い半導体装置を
得るために重要な事項である。そのため、本実施形態で
は、電源電圧１．５Ｖと７．５Ｖの２つの電圧領域で判
定を行っている。
レベル電流ＳＡＬ４１ＡおよびＳＡＬ４１Ｂは電源電圧
ＶＤＤが４Ｖの箇所で低電圧側が非連続的に高くなるよ
う変化し、それぞれの電圧領域で下に凸の曲線である。
メモリセル電流ＭＣＯＮ４１も電源電圧ＶＤＤが４Ｖの
箇所で低電圧側が非連続的に高くなるよう変化し、それ
ぞれの電圧領域で上に凸の曲線である。センスレベル電
流の特性曲線とメモリセル電流の特性曲線がそれぞれ上
下に凸な曲線であるために、センスレベル電流とメモリ
セル電流との差が小さい部分がある。例えば低電圧では
電源電圧が１．５Ｖの箇所における直線Ｌ４１Ａ上で、
曲線ＳＡＬ４１Ｂ及びＭＣＯＮ４１との交点間の距離Ｄ
４１Ａの長さ、高電圧では電源電圧が７．５Ｖの箇所に
おける直線Ｌ４１Ｂ上で、曲線ＳＡＬ４１Ｂ及びＭＣＯ
Ｎ４１との交点間の距離Ｄ４１Ｂの長さが短い部分であ
る。すなわち、この電源電圧ＶＤＤが１．５Ｖ及び７．
５Ｖにおける動作マージンを考慮した判定を行うこと
は、動作マージンを十分有し信頼性の高い半導体装置を
得るために重要な事項である。そのため、本実施形態で
は、電源電圧１．５Ｖと７．５Ｖの２つの電圧領域で判
定を行っている。
【０１６２】ところで、動作が非連続となる電源電圧４
Ｖの点でセンスレベル電流とメモリセル電流との差が最
も小さくなる場合は、その電源電圧で検査を行うことが
必要となることもある。
Ｖの点でセンスレベル電流とメモリセル電流との差が最
も小さくなる場合は、その電源電圧で検査を行うことが
必要となることもある。
【０１６３】また、ここでは、例えば製品出荷時等に用
いる厳しい条件での読み出し時のセンスレベル電流ＳＡ
Ｌ４１Ｂを用いた例であるが、別の読み出し用のセンス
レベル電流を用いることも可能である。
いる厳しい条件での読み出し時のセンスレベル電流ＳＡ
Ｌ４１Ｂを用いた例であるが、別の読み出し用のセンス
レベル電流を用いることも可能である。
【０１６４】
【発明の効果】本発明の半導体装置によれば、メモリセ
ルのオン状態やオフ状態が適正に設定されているか否か
を判定する際に、十分なマージンを持った厳しい判定を
行うことができ、よって、半導体装置の信頼性の向上を
図ることができる。
ルのオン状態やオフ状態が適正に設定されているか否か
を判定する際に、十分なマージンを持った厳しい判定を
行うことができ、よって、半導体装置の信頼性の向上を
図ることができる。
【図１】第１実施形態に係るセンスアンプ回路の電気回
路図である。
路図である。
【図２】第１実施形態に係る電圧検知回路の電気回路図
である。
である。
【図３】第１実施形態に係るセンスアンプ回路のセンス
レベル電流と電源電圧との関係を示す特性図である。
レベル電流と電源電圧との関係を示す特性図である。
【図４】第１実施形態に係る電圧検知回路の出力信号と
電源電圧との関係を示す特性図である。
電源電圧との関係を示す特性図である。
【図５】第２実施形態に係る電圧検知回路の電気回路図
である。
である。
【図６】第２実施形態に係るセンスアンプ回路のセンス
レベル電流と電源電圧との関係を示す特性図である。
レベル電流と電源電圧との関係を示す特性図である。
【図７】第２実施形態に係る電圧検知回路の出力信号と
電源電圧との関係を示す特性図である。
電源電圧との関係を示す特性図である。
【図８】第３実施形態に係るセンスアンプ回路の電気回
路図である。
路図である。
【図９】第３実施形態におけるデータ線電圧と電源電圧
との関係を示す特性図である。
との関係を示す特性図である。
【図１０】第４実施形態に係るセンスアンプ回路の電気
回路図である。
回路図である。
【図１１】第４実施形態におけるデータ線電圧と電源電
圧との関係を示す特性図である。
圧との関係を示す特性図である。
【図１２】第５実施形態に係るセンスアンプ回路の電気
回路図である。
回路図である。
【図１３】第５実施形態におけるデータ線電圧と電源電
圧との関係を示す特性図である。
圧との関係を示す特性図である。
【図１４】第６実施形態に係るセンスアンプ回路の電気
回路図である。
回路図である。
【図１５】第７実施形態に係る電圧検知回路の電気回路
図である。
図である。
【図１６】第８実施形態に係る昇圧回路の電気回路図で
ある。
ある。
【図１７】第８実施形態における昇圧ノードと電源電圧
との関係を示す特性図である。
との関係を示す特性図である。
【図１８】第８実施形態に係るセンスアンプ回路のセン
スレベル電流及びメモリセル電流と電源電圧との関係を
示す特性図である。
スレベル電流及びメモリセル電流と電源電圧との関係を
示す特性図である。
【図１９】第９実施形態に係るセンスアンプ回路の電気
回路図である。
回路図である。
【図２０】第９実施形態に係るセンスアンプ回路のセン
スレベル電流及びメモリセル電流と電源電圧との関係を
示す特性図である。
スレベル電流及びメモリセル電流と電源電圧との関係を
示す特性図である。
【図２１】第１０実施形態に係るセンスアンプ回路の電
気回路図である。
気回路図である。
【図２２】第１０実施形態に係るセンスアンプ回路のセ
ンスレベル電流及びメモリセル電流と電源電圧との関係
を示す特性図である。
ンスレベル電流及びメモリセル電流と電源電圧との関係
を示す特性図である。
【図２３】第１１実施形態に係る制御信号発生回路の電
気回路図である。
気回路図である。
【図２４】第１１実施形態における各信号の波形を示す
タイミングチャートである。
タイミングチャートである。
【図２５】第１２実施形態に係るワード線制御回路の電
気回路図である。
気回路図である。
【図２６】第１２実施形態に係るセンスアンプ回路のセ
ンスレベル電流及びメモリセル電流と電源電圧との関係
を示す特性図である。
ンスレベル電流及びメモリセル電流と電源電圧との関係
を示す特性図である。
【図２７】第１３実施形態に係るセンスアンプ回路のセ
ンスレベル電流及びメモリセル電流と電源電圧との関係
を示す特性図である。
ンスレベル電流及びメモリセル電流と電源電圧との関係
を示す特性図である。
【図２８】第１４実施形態に係るセンスアンプ回路の電
気回路図である。
気回路図である。
【図２９】第１４実施形態に係るセンスアンプ回路のセ
ンスレベル電流及びメモリセル電流と電源電圧との関係
を示す特性図である。
ンスレベル電流及びメモリセル電流と電源電圧との関係
を示す特性図である。
【図３０】第１５実施形態に係るセンスアンプ回路の電
気回路図である。
気回路図である。
【図３１】第１５実施形態におけるデータ線電圧と電源
電圧との関係を示す特性図である。
電圧との関係を示す特性図である。
【図３２】第１５実施形態に係るセンスアンプ回路のセ
ンスレベル電流及びメモリセル電流と電源電圧との関係
を示す特性図である。
ンスレベル電流及びメモリセル電流と電源電圧との関係
を示す特性図である。
【図３３】第１６実施形態に係るワード線制御回路の電
気回路図である。
気回路図である。
【図３４】第１６実施形態に係るセンスアンプ回路のセ
ンスレベル電流及びメモリセル電流と電源電圧との関係
を示す特性図である。
ンスレベル電流及びメモリセル電流と電源電圧との関係
を示す特性図である。
【図３５】第１７実施形態に係る複数のセンスレベル電
流を有するセンスアンプ回路の電気回路図である。
流を有するセンスアンプ回路の電気回路図である。
【図３６】第１７実施形態におけるデータの読み出し方
法を示すタイミングチャートである。
法を示すタイミングチャートである。
【図３７】第１８実施形態に係る複数のセンスレベル電
流を有し、かつ多値データ判定機能を有するセンスアン
プ回路の電気回路図である。
流を有し、かつ多値データ判定機能を有するセンスアン
プ回路の電気回路図である。
【図３８】第１８実施形態におけるセンスアンプ回路の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図３９】第１９実施形態に係るセンスアンプ回路のセ
ンスレベル電流及びメモリセル電流と電源電圧との関係
を示す特性図である。
ンスレベル電流及びメモリセル電流と電源電圧との関係
を示す特性図である。
【図４０】従来のセンスアンプ回路の電気回路図であ
る。
る。
【図４１】従来のセンスアンプ回路のセンスレベル電流
と電源電圧との関係を示す特性図である。
と電源電圧との関係を示す特性図である。
【図４２】従来のデータ線電圧と電源電圧との関係を示
す特性図である。
す特性図である。
【図４３】従来のセンスアンプ回路のセンスレベル電流
及びメモリセル電流と電源電圧との関係を示す特性図で
ある。
及びメモリセル電流と電源電圧との関係を示す特性図で
ある。
Ｑｐ Ｐチャネルトランジスタ
Ｑｎ Ｎチャネルトランジスタ
Ｑｍ メモリセルトランジスタ
ＶＤＴ０ 電圧検知信号
ＳＡＥ 制御信号
ＤＬ データ線信号
ＷＬ ワード線信号
ＶＤＤ 電源電圧
ＶＳＳ 接地電圧
ＩＮＶ 否定回路
ＮＡＮＤ 論理積の否定回路
Ｌ 信号線
ＶＳＡＬＣ センスレベル電流
ＶＣＯＮ メモリセルオン電流
ＶＣＯＦＦ メモリセルオフ電流
─────────────────────────────────────────────────────
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(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ１１Ｃ 17/00 ６１２Ｂ
Claims (18)
- 【請求項１】 メモリセルと、 上記メモリセルに接続されるデータ線と、 電源電圧を供給する電圧供給手段と、 上記メモリセルのデータの通常読み出しを指令する第１
の制御信号を入力する第１の制御信号入力手段と、 上記メモリセルに流れる電流値の判定を指令する第２の
制御信号を入力する第２の制御信号入力手段と、 上記第１及び第２の制御信号入力手段，上記電圧供給手
段及び上記データ線に接続され、上記第１及び第２の制
御信号を受けたときに上記電圧供給手段から上記データ
線に流れる電流を上記電源電圧に応じたセンスレベルで
検知する電流検知手段と、 上記第２の制御信号入力手段に接続され、上記判定時に
上記メモリセルに流れる電流と上記電流検知手段で検知
される電流値との差が通常読み出し状態における両者の
差よりも縮小されるよう切り換えるレベル切換手段とを
備えたことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 上記電流検知手段は、上記センスレベル電流の電源電圧
に対する依存特性として互いに異なる複数の依存特性を
有するものであり、 上記レベル切換手段は、上記第１及び第２制御信号入力
手段及び上記電流検知手段に接続され、上記電流検知手
段におけるセンスレベル電流の電源電圧に対する依存特
性を、上記第１制御信号を受けたときと上記第２制御信
号を受けたときとで上記複数の依存特性のうち互いに異
なる依存特性に切り換えるものであることを特徴とする
半導体装置。 - 【請求項３】 請求項２記載の半導体装置において、 上記第２制御信号は、オン状態にあるメモリセルの電流
値の判定を指令するものであり、 上記レベル切換手段は、上記電流検知手段におけるセン
スレベル電流の電源電圧に対する依存特性を、上記第２
制御信号を受けたときには上記第１制御信号を受けたと
きよりもセンスレベル電流が高い側の依存特性に切り換
えることを特徴とする半導体装置。 - 【請求項４】 請求項３記載の半導体装置において、 上記第２制御信号は、オン状態にあるメモリセルの初期
の電流の判定を指令するものであり、 上記レベル切換手段は、上記第２制御信号の指令による
上記電流検知手段におけるセンスレベル電流の電源電圧
に対する依存特性を、上記複数の依存特性のうち最もセ
ンスレベル電流の高い依存特性にすることを特徴とする
半導体装置。 - 【請求項５】 請求項３記載の半導体装置において、 上記第２制御信号は、オン状態にあるメモリセルの電流
値の判定を複数回に亘って指令するものであり、 上記レベル切換手段は、上記第２制御信号の指令による
上記電流検知手段におけるセンスレベル電流の電源電圧
に対する依存特性を、上記第２制御信号の複数回の指令
のうち後の指令になるほど順次センスレベル電流の高い
依存特性に変化させていくことを特徴とする半導体装
置。 - 【請求項６】 請求項１記載の半導体装置において、 上記第２制御信号は、オン状態にあるメモリセルの電流
値の判定を指令するものであり、 上記レベル切換手段は、上記第２制御信号を受けたとき
には上記第１制御信号を受けたときよりも上記メモリセ
ルに流れる電流を少なくするよう制御することを特徴と
する半導体装置。 - 【請求項７】 請求項６記載の半導体装置において、 上記メモリセルに接続されるワード線と、 上記ワード線に電圧を供給するとともに、その電圧を複
数の電圧値に切り換え可能に構成されたワード線電圧供
給手段とをさらに備え、 上記レベル切換手段は、上記第２制御信号を受けたとき
には上記第１制御信号を受けたときよりも上記ワード線
の電位を低くすることを特徴とする半導体装置。 - 【請求項８】 請求項６記載の半導体装置において、 上記第２制御信号によるオン状態にあるメモリセルの電
流値の判定は、高温で行われるものであり、 上記レベル切換手段は、上記ワード線電圧供給手段の電
圧値を、上記第２制御信号を受けたときには上記第１制
御信号を受けたときよりも高くするように切り換えるこ
とを特徴とする半導体装置。 - 【請求項９】 請求項２記載の半導体装置において、 上記第２制御信号は、オフ状態にあるメモリセルの電流
値の判定を指令するものであり、 上記レベル切換手段は、上記電流検知手段におけるセン
スレベル電流の電源電圧に対する依存特性を、上記第２
制御信号を受けたときには上記第１制御信号を受けたと
きよりもセンスレベル電流が低い側の依存特性に切り換
えることを特徴とする半導体装置。 - 【請求項１０】 請求項１記載の半導体装置において、 上記第２制御信号は、オフ状態にあるメモリセルの電流
値の判定を指令するものであり、 上記レベル切換手段は、上記第２制御信号を受けたとき
には上記第１制御信号を受けたときよりも上記メモリセ
ルに流れる電流を高くするよう制御することを特徴とす
る半導体装置。 - 【請求項１１】 請求項１０記載の半導体装置におい
て、 上記データ線に電圧を供給するデータ線電圧供給手段を
さらに備え、 上記レベル切換手段は、上記データ線電圧供給手段によ
り供給されるデータ線電圧を、上記第２制御信号を受け
たときには上記第１制御信号を受けたときよりも上記デ
ータ線の電圧を高くするよう上記データ線電圧供給手段
を制御することを特徴とする半導体装置。 - 【請求項１２】 請求項６記載の半導体装置において、 上記メモリセルに接続されるワード線と、 上記ワード線に電圧を供給するとともに、その電圧を複
数の電圧値に切り換え可能に構成されたワード線電圧供
給手段とをさらに備え、 上記レベル切換手段は、上記第１制御信号を受けたとき
には上記第１制御信号を受けたときよりも上記ワード線
の電位を低くすることを特徴とする半導体装置。 - 【請求項１３】 請求項６記載の半導体装置において、 上記メモリセルに接続されるワード線と、 上記ワード線に電圧を供給するとともに、その電圧を複
数の電圧値に切り換え可能に構成されたワード線電圧供
給手段とをさらに備え、 上記メモリセルのしきい値は可変に構成されており、 上記第２制御信号によるオフ状態にあるメモリセルの電
流値の判定は、上記メモリセルの過消去を行った後のし
きい値を高くするためリバース動作を指令するものであ
り、 上記レベル切換手段は、上記第２制御信号を受けたとき
には上記データ線に上記メモリセルのソースよりも高い
電圧を印加し、上記ワード線に上記データ線に印加され
る電圧と上記メモリセルのソースに印加される電圧との
間の電圧を印加するよう制御することを特徴とする半導
体装置。 - 【請求項１４】 請求項１０記載の半導体装置におい
て、 上記メモリセルに接続されるワード線と、 上記ワード線に電圧を供給するとともに、その電圧を複
数の電圧値に切り換え可能に構成されたワード線電圧供
給手段とをさらに備え、 上記第２制御信号によるオン状態にあるメモリセルの電
流値の判定は、高温で行われるものであり、 上記レベル切換手段は、上記ワード線電圧供給手段の電
圧値を、上記第２制御信号を受けたときには上記第１制
御信号を受けたときよりも高くするように切り換えるこ
とを特徴とする半導体装置。 - 【請求項１５】 請求項３記載の半導体装置において、 上記第２制御信号は、オン状態のメモリセルに対する電
流値の判定を、上記メモリセルに流れる電流値と上記セ
ンスレベル電流との電流差がある電流値以下の電源電圧
領域のうち少なくとも２つ以上の電源電圧でメモリセル
に流れる電流値を判定することにより行うよう指令する
ことを特徴とする半導体装置。 - 【請求項１６】 請求項２記載の半導体装置において、 上記第２制御信号は、複数データの読み出し判定を指令
するものであり、 上記レベル切換手段は、上記第２制御信号を受けたとき
上記電流検知手段の有する複数個のセンスレベル電流を
順次変更して用いるよう指令するものであり、 上記メモリセルに流れる電流値を判定することによっ
て、１つのメモリセルに流れる電流値で複数のデータ値
を判定することが可能に構成されていることを特徴とす
る半導体装置。 - 【請求項１７】 請求項１６記載の半導体装置におい
て、 上記電流検知手段は、センスレベル電流の低い方から順
に第１，第２及び第３のセンスレベル電流を有するもの
であり、 上記レベル切換手段は、上記第２のセンスレベル電流で
メモリセルに流れる電流値を判定した後に、上記第１又
は第３のセンスレベル電流でメモリセルに流れる電流値
を判定することによって、１つのメモリセルに流れる電
流値で複数のデータ値を判定することを特徴とする半導
体装置。 - 【請求項１８】 メモリセルと、 上記メモリセルに接続されるデータ線と、 上記データ線にソースが接続される少なくとも第１，第
２トランジスタを含む複数のトランジスタと、 上記第１，第２を含む複数のトランジスタのドレインと
電源との間にそれぞれ介設され、かつ各々のゲートに共
通の第１の信号が印加される少なくとも第３，第４のト
ランジスタを含む複数のトランジスタとを備え、 上記第１のトランジスタと第２のトランジスタとの電流
能力あるいはしきい値が異なるように構成されており、 上記第１のトランジスタのドレインの信号および上記第
２のトランジスタのドレインの信号により、１つのメモ
リセルに流れる電流値で複数のデータ値を判定すること
が可能に構成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002347381A JP2003178592A (ja) | 1994-06-28 | 2002-11-29 | 半導体装置 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-146267 | 1994-06-28 | ||
| JP14626794 | 1994-06-28 | ||
| JP15736394 | 1994-07-08 | ||
| JP6-157363 | 1994-07-08 | ||
| JP2002347381A JP2003178592A (ja) | 1994-06-28 | 2002-11-29 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14880295A Division JPH0877787A (ja) | 1994-06-28 | 1995-06-15 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005256672A Division JP2005353276A (ja) | 1994-06-28 | 2005-09-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003178592A true JP2003178592A (ja) | 2003-06-27 |
Family
ID=27319135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002347381A Pending JP2003178592A (ja) | 1994-06-28 | 2002-11-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003178592A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100571276B1 (ko) | 2005-03-25 | 2006-04-13 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 셀로 이루어진 풀-업 드라이버를 구비한센스 앰프 |
| CN115394338A (zh) * | 2021-07-30 | 2022-11-25 | 台湾积体电路制造股份有限公司 | 记忆体及其操作方法 |
-
2002
- 2002-11-29 JP JP2002347381A patent/JP2003178592A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100571276B1 (ko) | 2005-03-25 | 2006-04-13 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 셀로 이루어진 풀-업 드라이버를 구비한센스 앰프 |
| CN115394338A (zh) * | 2021-07-30 | 2022-11-25 | 台湾积体电路制造股份有限公司 | 记忆体及其操作方法 |
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