JP2003178596A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 最終的な製品段階でバグが発現した場合で
も、短時間に且つ低コストに不具合の解消を行なうこと
が可能な半導体集積回路を提供する。 【解決手段】 プログラムが記憶されるＲＯＭ２１と、
該ＲＯＭ２１から読み出されたプログラムコードを実行
するプロセッサとが設けられた半導体集積回路におい
て、上記プログラムコードの代替となる代替コードが格
納される代替コードレジスタ３１と、プログラムコード
の代替を行なうアドレスが格納される代替アドレス指定
レジスタ３２と、アドレスバス１１に出力されるリード
アドレスと上記代替アドレス指定レジスタ３２に格納さ
れるアドレスとを比較する比較器３４と、比較器４３に
よる比較結果に基づき上記プロセッサで実行されるプロ
グラムコードをＲＯＭ２１側から供給するか代替コード
レジスタ３３側から供給するか選択するセレクタ３５と
を備えたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＲＯＭ内蔵の各
種プロセッサやＤＳＰ（Digital Signal Processor）、
並びに、ワンチップマイクロコンピュータなどの半導体
集積回路に適用して有用な技術に関する。

【０００２】

【従来の技術】自動車や家電製品などにおいて電子制御
を行うコントローラＩＣや、携帯電話やデジタルビデオ
装置などで様々な信号処理を行なうＤＳＰの中には、制
御プログラムが格納されたＲＯＭを内蔵するものがあ
る。このような半導体集積回路では、開発過程では書換
え可能なフラッシュＲＯＭを用いて制御プログラムのデ
バッグを行なうが、最終的な製品段階では、製造コスト
の面から、書き換えできないマスクＲＯＭを用いてＬＳ
Ｉを製造すると云う手法がとられることが多い。

【０００３】

【発明が解決しようとする課題】しかしながら、上記の
ように開発段階でデバッグを行なったとしても、バグが
完全に取り除かれずに、マスクＲＯＭを用いた最終的な
製品段階でバグが発現することもありうる。従来のマス
クＲＯＭを用いたＬＳＩでは、このような場合に、最終
的な製品が全て無駄になったり、或いは、外部から内蔵
のＲＡＭにバグを取り除いた制御プログラムを全て読み
込ませてＲＯＭのプログラムに代替させて実行させるな
どの措置をとらなければならなかった。

【０００４】この発明の目的は、上記のように最終的な
製品段階でバグが発現した場合でも、短時間に且つ低コ
ストに不具合の解消を行なうことが可能な半導体集積回
路を提供することにある。この発明の前記ならびにその
ほかの目的と新規な特徴については、本明細書の記述お
よび添附図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、プログラムが記憶されるＲＯＭ
と、該ＲＯＭから読み出されたプログラムコードを実行
するプロセッサとが設けられた半導体集積回路におい
て、上記ＲＯＭに記憶されたプログラムコードの代替と
なる代替コードが格納される代替コード記憶手段と、上
記プログラムコードの代替を行なうアドレスに関する情
報が格納される代替アドレス記憶手段と、上記プログラ
ムコードを読み出すために上記ＲＯＭに供給されるリー
ドアドレスと上記代替アドレス記憶手段に格納された情
報とを比較する比較手段と、該比較手段による比較結果
に基づき上記プロセッサで実行されるプログラムコード
を上記ＲＯＭ側から供給するか上記代替コード記憶手段
側から供給するか選択するコード選択手段とを備えたも
のである。上記した手段によれば、ＲＯＭの製造後にバ
グが発見された場合に、そのバグの部分のプログラムコ
ードを代替させるコードを与えることができる。

【０００６】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１は、本発明の実施例である
コントロールＩＣの要部を示すブロック図、図２は、図
１中の３つのレジスタのバス接続構造を示すブロック図
である。この実施例の半導体集積回路は、例えば、電気
装置に搭載されて装置の電子制御を行うコントロールＩ
Ｃであり、内部に、制御プログラムが記録されたマスク
ＲＯＭ（Read Only Memory）２１や、この制御プログラ
ムを実行する図示略のＣＰＵ（Central Processing Uni
t）を備えたものである。

【０００７】さらに、この実施例の半導体集積回路に
は、上記ＲＯＭ２１に記憶されている制御プログラムに
僅かなバグがあった場合に、プログラムの一部のコード
を代替させてバグを修正することを可能とするための代
替コードレジスタ３１、アドレス指定レジスタ３２、制
御レジスタ３３、比較手段としての比較器３４、並び
に、コード選択手段としてのセレクタ３５などが設けら
れている。

【０００８】図３には、内蔵ＲＯＭの格納データの構成
図を示す。内蔵ＲＯＭ２１は、例えば３２ビットのアド
レスが供給されるアドレスバス１１に接続されており、
ＣＰＵにより指定されたアドレスに対応する３２ビット
のプログラムコードをデータ線１３に出力する。内蔵Ｒ
ＯＭ２１は、図３に示すように、１個のアドレスに８ビ
ット、連続する４アドレスに３２ビットのプログラムコ
ードを格納する構成であり、且つ、アドレスの下位第１
および第２ビットが例えばマスクされるなどして、１回
のアドレス指定で４アドレス分の３２ビットのプログラ
ムコードが同時に読み出され、出力されるように構成さ
れている。また、この実施例においては、例えば、内蔵
ＲＯＭ２１の開始アドレスは「Ｈ（１６進数）’０００
０００９０」、最終アドレスは「Ｈ’０００００１０
Ｃ」に設定されている。

【０００９】図４には、上記アドレス指定レジスタ３
２、制御レジスタ３３、代替コードレジスタ３１のビッ
ト構成を説明する図を示す。代替コードレジスタ３１
は、内蔵ＲＯＭ２１に記録されている制御プログラムの
うちバグを取り除いた代替プログラムコードが格納され
るレジスタである。図４に示すように、この実施例で
は、例えば３２ビットの代替プログラムコードが４セッ
ト格納できるように構成されている。

【００１０】アドレス指定レジスタ３２は、プログラム
コードの代替を行なう内蔵ＲＯＭ２１のアドレスを格納
するレジスタである。図４に示すように、この実施例で
は、例えば３２ビットのアドレスを１個格納できるよう
に構成されている。

【００１１】制御レジスタ３３は、プログラムコードの
代替の実行又は非実行を決めるイネーブルビットＥや、
代替を行なうアドレスの範囲を１個〜連続する４個にす
るアドレスマスクビットＭＡを設定するレジスタであ
る。図４に示すように、この実施例では、例えば３２ビ
ットのうち３１番ビットがイネーブルビットＥに、１番
と０番の２ビットがアドレスマスクビットＭＡに設定さ
れている。

【００１２】比較器３４は、制御レジスタ３３のイネー
ブルビットＥに“１”が設定され、それによりイネーブ
ル信号が供給されている場合にアクティブにされる。そ
して、アクティブの場合には、アドレス指定レジスタ３
２に設定されているアドレスと、ＣＰＵ側から指定され
アドレスバス１１に出力されたアドレスとを比較して、
その比較結果をセレクト信号としてセレクタ３５に出力
する。また、この比較時において、制御レジスタ３３の
アドレスマスクビットＭＡの設定値が“００”の場合に
はそのまま比較を行ない、“０１”の場合には下位第３
ビットをマスクして比較を行ない、“１１”の場合には
下位第３ビットと下位第４ビットをマスクして比較を行
なうように構成されている。

【００１３】なお、アドレスマスクが下位第３ビットと
第４ビットに作用し、下位第１ビットと第２ビットに作
用しないようにしているのは、この実施例の内蔵ＲＯＭ
２１が連続する４アドレス毎にプログラムコードが読み
出されるように設定され、プログラムの実行中において
ＣＰＵから指定されるアドレスの下位第１ビットと第２
ビットは常に“００”とされるからである。従って、こ
のようなＲＯＭの設定と異なる場合には、設定に合わせ
てアドレスマスクを作用させるビット位置を変更すれば
良い。

【００１４】セレクタ３５は、通常時においては内蔵Ｒ
ＯＭ２１側のデータ線１３側のパス選択されるように設
定されており、それにより内蔵ＲＯＭ２１から読み出さ
れたプログラムコードはデータバス１２を介してＣＰＵ
側に出力される。一方、比較器３４から比較一致を示す
セレクト信号が入力された場合には、代替コードレジス
タ３１側のデータ線１４側のパスが選択され代替コード
レジスタ３１のプログラムコードがデータバス１２を介
してＣＰＵ側に出力されるように構成されている。

【００１５】また、制御レジスタ３３でアドレスマスク
が設定されている場合においては、比較器３４は、ＣＰ
Ｕ側から出力されたアドレスのうち、マスクしたビット
の信号をセレクト信号としてセレクタ３５に出力するよ
うになっている。このセレクト信号により、４セット分
のプログラムコードが格納される代替コードレジスタ３
１のうち、何れのプログラムコードが出力されるか選択
されるように構成されている。

【００１６】また、図２に示すように、上記の代替コー
ドレジスタ３１、アドレス指定レジスタ３２、制御レジ
スタ３３は、図１に示されているアドレスバス１１とデ
ータバス１２に接続されており、ＣＰＵ側から各レジス
タのアドレスを指定して書込みコマンドとデータを送出
することで、各レジスタにデータを書き込むことが可能
なように構成されている。

【００１７】また、この実施例のコントロールＩＣに
は、起動時にプログラムの実行を開始するアドレスを選
択するための制御ピン（外部端子）が設けられており、
この制御ピンに入力する信号に基づき、内蔵のＲＯＭ２
１に記録されている制御プログラムから実行が開始され
るか、或いは、外部に接続されたＲＯＭのプログラムか
ら実行が開始されるか、一方を選択することが可能にな
っている。具体的には、上記制御ピンの信号により、Ｃ
ＰＵのプログラムカウンタの初期値が内蔵ＲＯＭ２１の
先頭アドレス「Ｈ’００００００９０」に設定される
か、或いは、外部ＲＯＭに設定される先頭アドレス「例
えばＨ’００００００００」に設定されるか、何れかが
選択されるようになっている。

【００１８】この選択は、例えばコントロールＩＣが搭
載されるシステムの設計時に何れかに設定されるもので
ある。すなわち、内蔵ＲＯＭ２１の制御プログラムにバ
グはなくプログラムコードの代替が必要ない場合には、
起動時に内蔵ＲＯＭ２１の制御プログラムから実行が開
始されるように制御ピンに入力される信号を設定する一
方、プログラムにバグがあってプログラムコードの代替
が必要な場合には、システムに外部ＲＯＭを搭載すると
ともに、コントロールＩＣの起動時にこの外部ＲＯＭの
制御プログラムから実行が開始されるように制御ピンに
入力される信号を設定する。

【００１９】次に、内蔵プログラムにバグがあってプロ
グラムコードの代替を行なうように設定されている場合
において、実施例のコントロールＩＣにより起動時に行
なわれるレジスタ設定処理について説明する。図５は、
実施例のコントロールＩＣの起動時に実行されるレジス
タ設定処理の手順を示すフローチャートである。このレ
ジスタ設定処理のプログラムは、外部ＲＯＭに格納さ
れ、コントロールＩＣの起動時に開始されるものであ
る。このレジスタ設定処理は、プログラムコードの代替
に必要なデータを、アドレス指定レジスタ３２、制御レ
ジスタ３３、および代替コードレジスタ３１へ書き込む
のが主な処理である（ステップＳ１〜Ｓ４）。

【００２０】これらステップＳ１〜Ｓ４の処理は、各レ
ジスタはアドレスバス１１とデータバス１２にそれぞれ
接続されているので、各レジスタのアドレスを指定し、
書き込むデータを与えると云った単純な処理である。書
込みデータは、内蔵ＲＯＭ２１のバグの箇所に応じて予
め外部ＲＯＭに設定されている。そして、各レジスタへ
データを書き込んだら、次に、プログラムカウンタの値
を内蔵ＲＯＭ２１の先頭アドレスに設定して、そこから
次のプログラムコードが実行されるようにする（ステッ
プＳ５）。以上の処理により、外部ＲＯＭに格納された
レジスタ設定処理は完了となる。上記のように、このレ
ジスタ設定処理のプログラムは非常に短いものなので、
システムに付加する上記外部ＲＯＭも小さなものにする
ことが出来る。

【００２１】図６には、図５のレジスタ設定処理の後に
行なわれるコントロールＩＣの実働時の動作の説明図を
示す。ＣＰＵの実行が内部ＲＯＭ２１のプログラムに移
行されると、プログラムカウンタが指し示しているアド
レスからプログラムコードが読み出されてＣＰＵにより
実行されていく。ここで、上記レジスタ設定処理により
制御レジスタ３３の３１番ビットは“１”に設定されて
いるので、それにより比較器３４はアクティブにされて
いる。従って、ＣＰＵが内部ＲＯＭ２１にプログラムコ
ードを読みにいく度に、比較器３４においてアドレスバ
ス１１に出力されるアドレスとアドレス指定レジスタ３
２に格納されたアドレス「Ｈ’０００００１００」との
比較が行なわれる。

【００２２】また、制御レジスタ３３のマスクビットが
“０１”に設定されているので、このときアドレスの下
位第３ビットがマスクされた状態で比較が行なわれる。
すなわち、１６進数で表わせば１桁目が「０又は４」の
どちらでも一致とされるような比較が行なわれる。

【００２３】従って、図６に示すように、ＣＰＵからア
ドレス「Ｈ’０００００１００」と「Ｈ’０００００１
０４」へ読み出しが行なわれたときに、比較器３４にお
ける比較の結果が一致となってセレクタ３５に一致信号
が出力される。また、制御レジスタ３３のマスクビット
が“０１”に設定されているので、比較時にアドレスバ
ス１１側から入力されているアドレスの下位第３ビット
の信号がセレクタ３５に選択信号として出力される。

【００２４】セレクタ３５では、上記の一致信号により
パスの選択状態が内蔵ＲＯＭ２１のデータ線１３から、
代替コードレジスタ３１側のデータ線１４に切り換えら
れる。また、比較器３４から入力されたアドレスの下位
第３ビットの信号により、代替コードレジスタ３１の４
セットのデータのうち、アドレス「Ｈ’０００００１０
０」のときには第０番セットのデータが選択され、ま
た、アドレス「Ｈ’０００００１０４」のときには第１
番セットのデータが選択される。

【００２５】すなわち、図６に示すように、ＣＰＵから
アドレス「Ｈ’０００００１００」と「Ｈ’０００００
１０４」へ読み出しが行なわれたときには、内蔵ＲＯＭ
２１のプログラムコード「ＳＳＳＳＳＳＳＳ」、「ＴＴ
ＴＴＴＴＴＴ」の換わりに代替コードレジスタ３１のプ
ログラムコード「ＬＬＬＬＬＬＬＬ」、「ＭＭＭＭＭＭ
ＭＭ」がデータバス１２に出力されてＣＰＵにより実行
される。

【００２６】以上のように、この実施例のコントロール
ＩＣによれば、最終的な製品段階において内蔵ＲＯＭ２
１のプログラムにバグが発現された場合でも、コントロ
ールＩＣが搭載されるシステムにおいて、レジスタ設定
処理のプログラムを格納した外付けＲＯＭ等を付加する
だけで、内蔵プログラムのバグを取り除いて正常な動作
を行なわせることが出来る。

【００２７】また、制御レジスタ３３のイネーブルビッ
トＥの設定によりプログラムコードの代替処理を実行す
るか否かを制御できるので、プログラムにバグが無くて
プログラムコードの代替の必要がない場合には、比較器
が非アクティブにされるなど無駄な動作が停止されて消
費電力の低減が図れる。

【００２８】また、制御レジスタ３３のマスクビットＭ
Ａの設定により１個の比較器３４で、複数アドレスの範
囲でアドレス比較とプログラムコードの代替とを行なう
ことが出来るという効果も得られる。

【００２９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、比較器３４やアドレス指定レジスタ３２
は１個のアドレスに対応するものであるが、 アドレス
指定レジスタや比較器を複数設けて、パラレルにアドレ
ス比較を行なうことで、処理速度を低下させることなく
プログラムコードの代替を行なうアドレス数を増加する
ことが出来る。

【００３０】また、上記実施例では、レジスタ設定プロ
グラムが書き込まれた外部ＲＯＭをシステムに搭載し、
コントロールＩＣのＣＰＵがこのプログラムを実行する
ことで、代替コードレジスタ３１、アドレス指定レジス
タ３２および制御レジスタ３３の各値が設定されると説
明したが、システムに別の制御処理を行う制御ＩＣなど
が設けられているような場合には、この制御ＩＣに本発
明に係るコントロールＩＣのレジスタ設定を行なわせる
ように構成することも出来る。

【００３１】また、上記実施例では、内蔵ＲＯＭ２１と
データバス１２との間にセレクタ３５を設けて代替用の
プログラムコードの選択を行なっていたが、このような
選択が行なわれる箇所は内蔵ＲＯＭ２１からＣＰＵの命
令実行部までの間であれば、何処にでも設定することが
出来る。

【００３２】図７には、本発明の第１の変形例を示すＣ
ＰＵ内部のブロック図を示す。例えば、図７の例は、内
蔵ＲＯＭ側のプログラムコードか代替用のプログラムコ
ードかの選択をＣＰＵ４０内部の命令実行部４５の直前
で行なっているものである。すなわち、ＣＰＵ４０内部
のプログラムコードをデコードして命令解析を行なう命
令解析部４１，４２や、プログラムコードが入力される
バス４３，４４を２系統設け、第１系統のバス４３に内
蔵ＲＯＭ２１のプログラムコードが、第２系統のバス４
４に代替コードレジスタ３１のプログラムコードが、そ
れぞれ供給されるように構成しておく。さらに、命令実
行部４５にアドレス比較の結果信号等が入力されるよう
に構成する。そして、両方のプログラムコードについて
命令解析まで行なっておき、命令実行部４５でコマンド
の実行を行なう直前にどちらの命令コードを実行するか
選択されるようにしたものである。

【００３３】このように命令実行部４５の直前まで両方
のコマンドコードの処理を並行して行なうことで、プロ
グラムコードが読み出されてから実行されるまでのクリ
ティカルパスの遅延時間を短くして、集積回路を高速な
動作に対応させることが出来るという利点が得られる。

【００３４】また、上記実施例では、代替処理を行なう
アドレスや代替用のプログラムコードを記憶する手段と
してレジスタを例示したが、その他、種々の記憶手段を
用いても良い。また、上記実施例では、比較器の結果信
号により代替処理の制御を行う構成を説明したが、その
制御方法や制御手段は種々の構成に変更可能である。

【００３５】図８には、本発明の第２の変形例を示す半
導体集積回路の要部のブロック図を示す。例えば、図８
の例は、代替のプログラムコードや代替処理を行なうア
ドレスに関する情報が格納される記憶手段としてＲＡＭ
５１を使用するとともに、アドレス比較を行なってプロ
グラムコードの代替制御を行う回路として、ＣＰＵやシ
ーケンサなどの制御回路５０を使用し、代替制御をＲＡ
Ｍ５１内のプログラムにより行なわせるようにしたもの
である。そして、この代替制御により、ＣＰＵ４８から
出力されたアドレスがコマンドコードを代替させるアド
レスに該当すると制御回路５０に判断された場合には、
代替するプログラムコードをＲＡＭ５１から読み出して
データ線１４に出力するとともに、セレクタ３５の選択
を代替プログラムコード側に切り換えてＣＰＵ４８に供
給するものである。

【００３６】この例では、回路規模が大きくなるという
欠点が生じるが、代替制御がプログラムにより行なわ
れ、且つ、そのプログラムを外部から入力することが出
来るので、より柔軟性の高い代替制御が可能となる。例
えば、個々のアドレスを比較して代替制御を行なうので
はなく、２個のアドレスを指定しておきその間のアドレ
ス範囲の全てを代替させるような制御も可能であるし、
前段に行なわれた処理のアドレス範囲を記憶しておき、
前段の処理との兼ね合いを判断してプログラムコードの
代替を行なわせることも出来る。

【００３７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるコント
ローラＩＣについて説明したがこの発明はそれに限定さ
れるものでなく、ワンチップ・マイクロコンピュータや
ＤＳＰ（Digital Signal Processor）など、内部プログ
ラムに従って処理を行なう半導体集積回路に広く利用す
ることができる。

【００３８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明に従うと、最終的な
製品段階において内蔵ＲＯＭのプログラムにバグが発現
された場合でも、代替コード記憶手段にプログラムコー
ドの代替となる代替コードを格納し、且つ、代替アドレ
ス記憶手段にそのプログラムコードの代替を行なうアド
レスを格納することで、内蔵プログラムのバグの部分を
正常なプログラムコードに代替させて、半導体集積回路
に正常な動作を行なわせることが出来ると云う効果があ
る。

【００３９】また、制御レジスタの設定によりプログラ
ムコードの代替処理を実行するか否かを制御できるの
で、プログラムにバグが無くプログラムコードの代替の
必要がない場合には、比較器が非アクティブにされるな
ど無駄な動作が停止されて消費電力の低減が図れるとい
う効果がある。

【００４０】また、制御レジスタのマスクビットの設定
により、１アドレス分の代替アドレス記憶手段や比較手
段しか設けなくても、複数アドレスの範囲でアドレス比
較とプログラムコードの代替とを行なうことが出来ると
いう効果がある。

【図面の簡単な説明】

【図１】本発明の実施例であるコントロールＩＣの要部
を示すブロック図である。

【図２】図１中の３つのレジスタのバス接続構造を示す
ブロック図である。

【図３】内蔵ＲＯＭの格納データ構成を示すデータチャ
ートである。

【図４】本発明に係る３つのレジスタのビット構成を示
す図である。

【図５】実施例のコントロールＩＣの起動時に実行され
るレジスタ設定処理の手順を示すフローチャートであ
る。

【図６】図５のレジスタ設定処理の後に実行されるコン
トロールＩＣの実働時の動作を説明する図である。

【図７】本発明の第１の変形例を示すＣＰＵ内部のブロ
ック図である。

【図８】本発明の第２の変形例を示す半導体集積回路の
要部を示すブロック図である。

【符号の説明】

１１ アドレスバス １２ データバス ２１ 内蔵ＲＯＭ ３１ 代替コードレジスタ ３２ アドレス指定レジスタ ３３ 制御レジスタ ３４ 比較器 ３５ セレクタ ４１，４２ 命令解析部 ４５ 命令実行部 ４８ ＣＰＵ ５０ 制御回路（比較手段） ５１ ＲＡＭ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 プログラムが記憶されるＲＯＭと、該Ｒ
   ＯＭから読み出されたプログラムコードを実行するプロ
   セッサとが設けられた半導体集積回路において、 上記ＲＯＭに記憶されたプログラムコードの代替となる
   代替コードが格納される代替コード記憶手段と、上記プ
   ログラムコードの代替を行なうアドレスに関する情報が
   格納される代替アドレス記憶手段と、上記プログラムコ
   ードを読み出すために上記ＲＯＭに供給されるリードア
   ドレスと上記代替アドレス記憶手段に格納された情報と
   を比較する比較手段と、該比較手段による比較結果に基
   づき上記プロセッサで実行されるプログラムコードを上
   記ＲＯＭ側から供給するか上記代替コード記憶手段側か
   ら供給するか選択するコード選択手段とを備えているこ
   とを特徴とする半導体集積回路。
2. 【請求項２】 上記代替コード記憶手段および上記代替
   アドレス記憶手段は、上記プロセッサによりデータの書
   込みが可能に構成されていることを特徴とする請求項１
   記載の半導体集積回路。
3. 【請求項３】 上記比較手段の動作又は非動作の制御内
   容を決定するデータが格納される制御レジスタを有する
   ことを特徴とする請求項１又は２に記載の半導体集積回
   路。
4. 【請求項４】 所定ビットについてアドレス比較を行な
   うか行なわないかを指示する情報が格納されるマスクビ
   ットを有する制御レジスタを備え、上記比較手段は上記
   マスクビットに比較を行なわないことを示す情報が設定
   された場合に該マスクビットに対応する部分を除いてア
   ドレスの比較を行なうように構成されていることを特徴
   とする請求項１〜３の何れかに記載の半導体集積回路。
5. 【請求項５】 上記ＲＯＭは書換え不可能なマスクＲＯ
   Ｍであることを特徴とする請求項１〜４の何れかに記載
   の半導体集積回路。