JP2003179065A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 水素を用いた半導体ウエハの気相処理プロセ
スにおいて、気相処理装置から排出される排ガス中の水
素を安全に除害する技術を提供する。 【解決手段】 半導体基板の主面に形成された膜厚が５
nm以下のゲート酸化膜上に少なくとも金属膜を含む導電
膜を堆積した後、前記導電膜をパターニングしてＭＯＳ
ＦＥＴのゲート電極を形成する工程と、触媒作用によっ
て水素と酸素とから生成され、かつ酸化膜形成の再現性
および酸化膜厚の均一性が制御可能となるような低濃度
の水蒸気を含む水素ガスを所定の温度に加熱された前記
半導体基板の主面またはその近傍に供給し、前記半導体
基板の主面を選択的に酸化することによって、前記ゲー
ト電極の側壁端部のプロファイルを改善する工程と、酸
化処理後の排ガスに含まれる水素を触媒によって酸素と
反応させて除害する工程とを含んでいる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法に関し、特に、水素ガスを使用した半導体
ウエハの気相処理プロセスに適用して有効な技術に関す
る。

【０００２】

【従来の技術】半導体製造プロセスでは、ＭＯＳＦＥＴ
(Metal Oxide Semiconductor Field Effect Transisto
r)のゲート電極を構成する多結晶シリコン膜やＳｉ（シ
リコン）基板に水素を供給するための水素アニール処理
が行われている。水素アニールを行うには、半導体ウエ
ハを収容したバッチ式または枚葉式の水素アニール炉に
水素ガスを導入し、４００℃程度の水素雰囲気中で半導
体ウエハを熱処理する。この水素アニールを行うと、Ｓ
ｉのダングリングボンド（未結合手）に起因するトラッ
プ準位が水素によってターミネートされるため、ＭＯＳ
ＦＥＴの特性が改善される。

【０００３】従来、上記水素アニール炉から排出される
水素ガスは、燃焼方式によって除害されている。これ
は、水素アニール装置の排気系に空気を導入し、火花着
火方式で水素を燃焼させて水に変換する方式である。ま
た、比較的小規模の水素アニール炉では、排気された水
素を大量の窒素ガスや空気で希釈して大気中に放出する
場合もある。

【０００４】他方、Ｓｉ基板上にＭＯＳＦＥＴを形成す
るプロセスでは、Ｓｉ基板をウェット酸化してその表面
にゲート酸化膜を形成しているが、その際にも、酸素雰
囲気中で水素を燃焼させて水を生成し、この水を酸素と
共に半導体ウエハの表面に供給する燃焼方式が利用され
ている。

【０００５】Ｓｉ基板のウェット酸化に用いる水／酸素
混合ガスの生成方法には、上記燃焼方式の他、触媒方式
が公知である。例えば特開平５−１５２２８２号公報
は、水素ガス導入管の内面をＮｉ（ニッケル）またはＮ
ｉ含有材料で形成すると共に、水素ガス導入管を加熱す
る手段を備えた熱酸化装置を開示している。この熱酸化
装置は、３００℃以上に加熱した水素ガス導入管内のＮ
ｉ（またはＮｉ含有材料）に水素を接触させて水素活性
種を生じさせ、この水素活性種と酸素（また酸素を含む
ガス）とを反応させることによって水を生成する。

【０００６】さらに、上記のようなウェット酸化法で形
成したゲート酸化膜上にゲート電極を形成するプロセス
では、ゲート酸化膜上に堆積したゲート電極材料をドラ
イエッチングでパターニングした後、エッチングのマス
クに用いたフォトレジストをアッシング（灰化）処理で
除去し、さらにフッ酸などのエッチング液を使って、基
板表面に残ったドライエッチング残渣やアッシング残渣
を除去している。

【０００７】上記のウェットエッチングを行うと、ゲー
ト電極の下部以外の領域のゲート酸化膜が削られると同
時に、ゲート電極の側壁端部のゲート酸化膜も等方的に
エッチングされてアンダーカットが生じるため、そのま
まではゲート電極の耐圧が低下するなどの不具合が生じ
る。そこで、アンダーカットされたゲート電極側壁端部
のプロファイルを改善するために、基板をもう一度熱酸
化してその表面に酸化膜を形成する、いわゆるライト酸
化処理が行われる。

【０００８】しかし、高温酸素雰囲気中で非常に酸化さ
れ易いＷ（タングステン）やＭｏ（モリブデン）などの
高融点金属を含んだポリメタル構造のゲート電極に上記
のライト酸化処理を適用すると、高融点金属膜が酸化さ
れてその抵抗値が増加したり、その一部が基板から剥離
したりする。従って、ポリメタルを使用するゲート加工
プロセスでは、ライト酸化処理時に高融点金属膜が酸化
されるのを防止する対策が必要となる。

【０００９】特開昭５９−１３２１３６号公報は、Ｓｉ
基板上にＷ膜またはＭｏ膜を含むポリメタル構造のゲー
ト電極を形成した後、水蒸気と水素の混合雰囲気中でラ
イト酸化を行うことによって、Ｗ（Ｍｏ）膜を酸化する
ことなしにＳｉのみを選択的に酸化する技術を開示して
いる。

【００１０】これは、酸化還元反応が平衡となる水蒸気
／水素分圧比がＷ（Ｍｏ）とＳｉとで異なることを利用
したもので、この分圧比を、Ｗ（Ｍｏ）は水蒸気によっ
て酸化されても共存する水素によって速やかに還元され
るが、Ｓｉは酸化されたままで残るような範囲内に設定
することでＳｉの選択的酸化を実現している。また、水
蒸気と水素の混合雰囲気は、容器に入れた純水中に水素
ガスを供給するバブリング方式によって生成し、水蒸気
／水素分圧比は、純水の温度を変えることによって制御
している。

【００１１】上記公報に記載されたライト酸化プロセス
では、水蒸気／水素混合ガスを使用してＳｉ基板を酸化
処理するため、酸化炉から排出される排ガス中に水素ガ
スが含まれる。従って、この場合も排ガス中の水素ガス
を除害する何らかの対策が必要となる。

【００１２】半導体製造プロセスで利用されている上記
以外の排ガス除害方法としては、特開平８−８３７７２
号公報に記載されたものが公知である。これは、ＣＶＤ
(Chemical Vapor Deposition)装置から排出されるテト
ラエトキシシランを含んだ排ガスを吸着塔に導き、金属
酸化物触媒（またはこれを担持した吸着剤）と接触させ
ることによって、テトラエトキシシランを酸化分解する
ものである。金属酸化物触媒としては、ＮｉＯ、Ｃｕ
Ｏ、Ｍｎ₂Ｏ₃、Ｆｅ₂Ｏ₃などが使用される。

【００１３】

【発明が解決しようとする課題】前述した半導体ウエハ
の水素アニールプロセスでは、水素アニール炉から排出
される水素ガスを燃焼方式によって除害するために、排
気系に空気を十分に流してから着火する必要がある。そ
のため、水素ガスとパージガスの切り替え時など、水素
ガス量が少なくなった時に炎が消えやすく、その際に未
燃焼の水素がそのまま外部に排出されることがある。し
かし、水素アニール処理は４００℃程度の高温で行われ
るため、高温の排ガス中に未燃焼の水素が含まれている
と爆発の危険がある。また、この燃焼方式による水素ガ
スの除害方法は、除害装置の規模が大型化するという問
題もある。

【００１４】一方、水素アニール炉から排出される水素
ガスを大量の窒素ガスや空気で希釈して大気中に排出す
る除害方式は、安全対策上、水素ガス濃度を数％程度ま
で下げる必要があるために大量の希釈ガスを使用するこ
とから、前記燃焼方式と同様、除害装置の規模が大型化
するという問題があり、多量の水素ガスを除害するには
不向きである。

【００１５】本発明の目的は、水素を含有した処理ガス
を用いて半導体ウエハを気相処理するプロセスにおい
て、気相処理装置から排出される排ガス中の水素を安全
に除害する技術を提供することにある。

【００１６】本発明の他の目的は、水素を含有した処理
ガスを用いて半導体ウエハを気相処理するプロセスにお
いて、気相処理装置から排出される排ガス中の水素を効
率よく除害する技術を提供することにある。

【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１９】本発明の半導体集積回路装置の製造方法
は、半導体基板の主面に形成された膜厚が５nm以下のゲ
ート酸化膜上に少なくとも金属膜を含む導電膜を堆積し
た後、前記導電膜をパターニングしてＭＯＳＦＥＴのゲ
ート電極を形成する工程と、触媒作用によって水素と酸
素とから生成され、かつ酸化膜形成の再現性および酸化
膜厚の均一性が制御可能となるような低濃度の水蒸気を
含む水素ガスを所定の温度に加熱された前記半導体基板
の主面またはその近傍に供給し、前記半導体基板の主面
を選択的に酸化することによって、前記ゲート電極の側
壁端部のプロファイルを改善する工程と、酸化処理後の
排ガスに含まれる水素を触媒によって酸素と反応させて
除害する工程とを含むものである。

【００２０】本発明の半導体集積回路装置の製造方法
は、半導体基板の主面に１層または複数層の配線を形成
した後、最上層の配線の上部にパッシベーション膜を堆
積する工程と、前記パッシベーション膜を堆積する工程
の途中または堆積する工程の前後に、水素を含有したガ
ス雰囲気中で前記半導体基板を熱処理することによって
Ｓｉのダングリングボンドを水素によりターミネートす
る工程と、前記熱処理後の排ガスに含まれる水素を触媒
によって酸素と反応させて除害する工程とを含むもので
ある。

【００２１】本願の上記した以外の発明の概要は、次の
通りである。 （１）本発明の半導体集積回路装置の製造方法は、水素
を含有した処理ガスを用いて半導体ウエハを気相処理す
る工程と、前記気相処理後の排ガスに含まれる水素を触
媒によって酸素と反応させて除害する工程とを含んでい
る。 （２）本発明の半導体集積回路装置の製造方法は、前記
排ガスに含まれる水素を除害する水素除害部が、前記半
導体ウエハを気相処理する気相処理部の排気系に設けら
れている。 （３）本発明の半導体集積回路装置の製造方法は、前記
水素除害部が、前記気相処理部の排気系毎に設けられて
いる。 （４）本発明の半導体集積回路装置の製造方法は、前記
水素除害部が、複数の前記気相処理部の排気系に１つの
割合で設けられている。 （５）本発明の半導体集積回路装置の製造方法は、前記
排ガスに含まれる水素を除害する処理を枚葉処理または
バッチ処理で行う。 （６）本発明の半導体集積回路装置の製造方法は、半導
体基板の主面に形成されたゲート酸化膜上に少なくとも
金属膜を含む導電膜を堆積した後、前記導電膜をパター
ニングしてＭＯＳＦＥＴのゲート電極を形成する工程
と、触媒作用によって水素と酸素とから生成した水蒸気
を含む水素ガスを所定の温度に加熱された前記半導体基
板の主面またはその近傍に供給し、前記半導体基板の主
面を選択的に酸化することによって、前記ゲート電極の
側壁端部のプロファイルを改善する工程と、酸化処理後
の排ガスに含まれる水素を触媒によって酸素と反応させ
て除害する工程とを含んでいる。 （７）本発明の半導体集積回路装置の製造方法は、前記
水蒸気を含む水素ガスの水蒸気／水素分圧比を、前記金
属膜が還元され、前記半導体基板の主面が酸化される範
囲内に設定する。 （８）本発明の半導体集積回路装置の製造方法は、前記
導電膜が少なくともＴｉ膜を含み、前記Ｔｉ膜の酸化に
よる前記ゲート電極の劣化が最小となるような低濃度の
水蒸気を含む水素ガスを用いて前記半導体基板の主面を
選択的に酸化する。 （９）本発明の半導体集積回路装置の製造方法は、前記
導電膜が少なくともＷ膜を含み、酸化速度と酸化膜厚と
が制御可能となるような低濃度の水蒸気を含む水素ガス
を用いて前記半導体基板の主面を選択的に酸化する。 （１０）本発明の半導体集積回路装置の製造方法は、前
記ゲート電極を構成する導電膜が、多結晶シリコン膜
と、前記多結晶シリコン膜の上部に堆積した窒化金属膜
と、前記窒化金属膜の上部に堆積した金属膜とからな
る。 （１１）本発明の半導体集積回路装置の製造方法は、前
記窒化金属膜がＷＮまたはＴｉＮからなり、前記金属膜
がＷ、ＭｏまたはＴｉからなる。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００２３】図１は、本実施の形態のＤＲＡＭの等価回
路図である。図示のように、このＤＲＡＭのメモリアレ
イ（ＭＡＲＹ）は、マトリクス状に配置された複数のワ
ード線ＷＬ（ＷＬn-1、ＷＬn、ＷＬn+1…）および複数
のビット線ＢＬと、それらの交点に配置された複数のメ
モリセル（ＭＣ）とを備えている。１ビットの情報を記
憶する１個のメモリセルは、１個の情報蓄積用容量素子
Ｃとこれに直列に接続された１個のメモリセル選択用Ｍ
ＩＳＦＥＴＱｓとで構成されており、メモリセル選択用
ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄
積用容量素子Ｃと電気的に接続され、他方はビット線Ｂ
Ｌと電気的に接続されている。ワード線ＷＬは、その一
端がワードドライバＷＤに接続され、ビット線ＢＬは、
その一端がセンスアンプＳＡに接続されている。

【００２４】以下、本実施の形態のＤＲＡＭの製造方法
を図２〜図２９を用いて説明する。図２〜図８および図
１４〜図２７は、メモリアレイ（ＭＡＲＹ）と周辺回路
（例えばセンスアンプＳＡ）の各一部を示す半導体基板
の断面図、図９および図１０は、ライト酸化処理に使用
する枚葉式酸化炉の概略図、図１１は、酸化炉のチャン
バに接続された触媒方式の水蒸気／水素混合ガス生成装
置および水素ガス除害装置の概略図、図１２は、水蒸気
／水素混合ガスを使った酸化還元反応の平衡蒸気圧比の
温度依存性を示すグラフ、図１３は、ライト酸化プロセ
スのシーケンスを示す図、図２８は、バッチ式縦型水素
アニール炉およびそれに接続された触媒方式の水素ガス
除害装置の概略図、図２９は、水素アニールプロセスの
シーケンスを示す図である。なお、以下の説明において
薄膜の厚さなどを示す数値は例示的なものであって、本
発明を限定するためのものではない。

【００２５】まず、図２に示すように、比抵抗が１０Ω
cm程度の単結晶シリコンからなる半導体基板１を熱処理
してその主面に膜厚１０nm程度の薄い酸化シリコン膜２
（パッド酸化膜）を形成し、次いでこの酸化シリコン膜
２上に膜厚１００nm程度の窒化シリコン膜３をＣＶＤ(C
hemical Vapor Deposition)法で堆積した後、フォトレ
ジスト膜をマスクにしたエッチングで素子分離領域の窒
化シリコン膜３を除去する。酸化シリコン膜２は、後の
工程で素子分離溝の内部に埋め込まれる酸化シリコン膜
をシンタリング（焼き締め）するときなどに基板に加わ
るストレスを緩和する目的で形成される。窒化シリコン
膜３は酸化されにくい性質を持つので、その下部（活性
領域）の基板表面の酸化を防止するマスクとして利用さ
れる。

【００２６】次に、図３に示すように、窒化シリコン膜
３をマスクにして酸化シリコン膜２と半導体基板１とを
ドライエッチングすることにより、素子分離領域の半導
体基板１に深さ３００〜４００nm程度の溝４ａを形成す
る。

【００２７】次に、図４に示すように、前記エッチング
で溝４ａの内壁に生じたダメージ層を除去するために、
半導体基板１を熱処理して溝４ａの内壁に膜厚１０nm程
度の酸化シリコン膜５を形成した後、半導体基板１上に
ＣＶＤ法で酸化シリコン膜６を堆積し、次いで酸化シリ
コン膜６の膜質を改善するために、半導体基板１を熱処
理して酸化シリコン膜６をデンシファイ（焼き締め）す
る。その後、窒化シリコン膜３をストッパに用いた化学
的機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法
で酸化シリコン膜６を研磨して溝４ａの内部に残すこと
により、素子分離溝４を形成する。

【００２８】次に、熱リン酸を用いたウェットエッチン
グで半導体基板１上に残った窒化シリコン膜３を除去し
た後、図５に示すように、半導体基板１のメモリセルを
形成する領域（メモリアレイ）と周辺回路の一部（ｎチ
ャネル型ＭＩＳＦＥＴＱｎ）を形成する領域にＢ（ホウ
素）をイオン打ち込みしてｐ型ウエル７を形成し、周辺
回路の他の一部（ｐチャネル型ＭＩＳＦＥＴＱｐ）を形
成する領域にＰ（リン）をイオン打ち込みしてｎ型ウエ
ル８を形成する。

【００２９】次に、図６に示すように、ｐ型ウエル７お
よびｎ型ウエル８の各表面の酸化シリコン膜２をＨＦ
（フッ酸）系の洗浄液を使って除去した後、半導体基板
１をウェット酸化してｐ型ウエル７およびｎ型ウエル８
の各表面に膜厚５nm程度の清浄なゲート酸化膜９を形成
する。

【００３０】特に限定はされないが、上記ゲート酸化膜
９を形成した後、半導体基板１をＮＯ（酸化窒素）ある
いはＮ₂Ｏ（亜酸化窒素）雰囲気中で熱処理することに
よって、ゲート酸化膜９と半導体基板１との界面に窒素
を偏析させる酸窒化処理を行ってもよい。ゲート酸化膜
９が５nm程度まで薄くなると、半導体基板１との熱膨張
係数差に起因して両者の界面に生じる歪みが顕在化し、
ホットキャリアの発生を誘発する。半導体基板１との界
面に偏析した窒素はこの歪みを緩和するので、上記の酸
窒化処理は、極薄ゲート酸化膜９の信頼性を向上でき
る。

【００３１】次に、図７に示すように、ゲート酸化膜９
の上部にゲート長が０．２５μｍ程度のゲート電極１４
Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃを
形成する。ゲート電極１４Ａ（ワード線ＷＬ）およびゲ
ート電極１４Ｂ、１４Ｃは、例えばＰ（リン）などのｎ
型不純物がドープされた膜厚７０nm程度の多結晶シリコ
ン膜１０を半導体基板１上にＣＶＤ法で堆積し、次いで
その上部に膜厚３０nm程度のＷＮ膜１１と膜厚１００nm
程度のＷ膜１２とをスパッタリング法で堆積し、さらに
その上部に膜厚１５０nm程度の窒化シリコン膜１３をＣ
ＶＤ法で堆積した後、フォトレジストをマスクにしてこ
れらの膜をパターニングすることにより形成する。

【００３２】ゲート電極１４Ａ（ワード線ＷＬ）の一部
を低抵抗の金属（Ｗ）で構成した場合には、そのシート
抵抗を２Ω／□程度にまで低減できるので、ワード線遅
延を低減することができる。また、ゲート電極１４（ワ
ード線ＷＬ）をＡｌ配線などで裏打ちしなくともワード
線遅延を低減できるので、メモリセルの上部に形成され
る配線層の数を１層減らすことができる。

【００３３】その後、フォトレジストをアッシング（灰
化）処理で除去し、さらにフッ酸などのエッチング液を
使って、半導体基板１の表面に残ったドライエッチング
残渣やアッシング残渣を除去する。このウェットエッチ
ングを行うと、図８に示すように、ゲート電極１４Ａ
（ワード線ＷＬ）（および同図には示さないゲート電極
１４Ｂ、１４Ｃ）の下部以外の領域のゲート酸化膜９が
削られると同時に、ゲート側壁下部のゲート酸化膜９も
等方的にエッチングされてアンダーカットが生じるた
め、そのままではゲート酸化膜９の耐圧が低下するなど
の不具合が生じる。そこで、削れたゲート酸化膜９を再
生するために、以下のような方法で再酸化（ライト酸
化）処理を行う。

【００３４】図９（ａ）は、ライト酸化処理に使用する
枚葉式酸化炉の具体的な構成の一例を示す概略平面図、
図９（ｂ）は、図９（ａ）のＢ−Ｂ’線に沿った断面図
である。

【００３５】この枚葉式酸化炉１００は、多重壁石英管
で構成されたチャンバ１０１を備えており、その上部と
下部とには半導体ウエハ１Ａを加熱するヒータ１０２
ａ、１０２ｂが設置されている。チャンバ１０１の内部
には、このヒータ１０２ａ、１０２ｂから供給される熱
を半導体ウエハ１Ａの全面に均等に分散させる円盤状の
均熱リング１０３が収容され、その上部に半導体ウエハ
１Ａを水平に保持するサセプタ１０４が載置されてい
る。均熱リング１０３は、石英あるいはＳｉＣ（シリコ
ンカーバイド）などの耐熱材料で構成され、チャンバ１
０１の壁面から延びる支持アーム１０５によって支持さ
れている。均熱リング１０３の近傍には、サセプタ１０
４に保持された半導体ウエハ１Ａの温度を測定する熱電
対１０６が設置されている。半導体ウエハ１Ａの加熱
は、ヒータ１０２ａ、１０２ｂによる加熱方式の他、例
えば図１０に示すようなランプ１０７による加熱方式を
採用してもよい。

【００３６】チャンバ１０１の壁面の一部には、チャン
バ１０１内に水蒸気／水素混合ガスとパージガスとを導
入するためのガス導入管１０８の一端が接続されてい
る。このガス導入管１０８の他端には、後述する触媒方
式のガス生成装置が接続されている。ガス導入管１０８
の近傍には、多数の貫通孔１０９を備えた隔壁１１０が
設けられており、チャンバ１０１内に導入された気体
は、この隔壁１１０の貫通孔１０９を通過してチャンバ
１０１内に均等に行き渡る。チャンバ１０１の壁面の他
の一部には、チャンバ１０１内に導入されたガスを排出
するための排気管１１１の一端が接続されており、排気
管１１１の他端には、後述する触媒方式のガス除害装置
が接続されている。

【００３７】図１１は、上記枚葉式の酸化炉１００に接
続された触媒方式の水蒸気／水素混合ガス生成装置１４
０と水素ガス除害装置１５０とを示す概略図である。

【００３８】水蒸気／水素混合ガス生成装置１４０は、
耐熱耐食性合金（例えば商品名「ハステロイ(Hastello
y)」として知られるＮｉ合金など）で構成された反応器
１４１ａを備えており、その内部にはＰｔ（プラチ
ナ）、Ｎｉ（ニッケル）あるいはＰｄ（パラジウム）な
どの触媒金属からなるコイル１４２とこのコイル１４２
を加熱するヒータ１４３とが収容されている。

【００３９】ガス生成装置１４０の反応器１４１ａに
は、水素ガスと、酸素ガスと、窒素あるいはＡｒ（アル
ゴン）などの不活性ガスからなるパージガスとがそれぞ
れガス貯留槽１４４ａ、１４４ｂ、１４４ｃから配管１
４５を通じて導入される。ガス貯留槽１４４ａ、１４４
ｂ、１４４ｃと配管１４５との間には、ガス量を調節す
るマスフローコントローラ１４６ａ、１４６ｂ、１４６
ｃと、ガスの流路を開閉する開閉バルブ１４７ａ、１４
７ｂ、１４７ｃとが設置され、反応器１４１ａ内に導入
されるガスの量および成分比がこれらによって精密に制
御される。

【００４０】反応器１４１ａ内に導入された水素ガスと
酸素ガスは、３５０〜４５０℃程度に加熱されたコイル
１４２に接触して励起され、水素分子からは水素ラジカ
ルが生成し（Ｈ₂→２Ｈ*）、酸素分子からは酸素ラジカ
ルが生成する（Ｏ₂→２Ｏ^*）。これら２種のラジカルは
化学的に極めて活性であるために、速やかに反応して水
（水蒸気）を生成する（２Ｈ^*＋Ｏ^*→Ｈ₂Ｏ）。そこ
で、水が生成するモル比（水素：酸素＝２：１）よりも
過剰の水素を含んだ水素／酸素混合ガスを反応器１４１
ａ内に導入することによって、水蒸気／水素混合ガスを
生成することができる。生成した水蒸気／水素混合ガス
は、ガス導入管１０８を通って前記酸化炉１００のチャ
ンバ１０１に導入される。

【００４１】上記のような触媒方式のガス生成装置１４
０は、水の生成に関与する水素と酸素の量およびそれら
の比率を高精度に制御できるので、チャンバ１０１に導
入される水蒸気／水素混合ガス中の水蒸気濃度をppmオ
ーダの極低濃度から数１０％程度の高濃度まで広範囲、
かつ高精度に制御することができる。また、反応器１４
１ａにプロセスガスを導入すると瞬時に水が生成される
ので、所望する水蒸気濃度の水蒸気／水素混合ガスがリ
アルタイムで得られる。またこれにより、異物の混入も
最小限に抑えられるので、クリーンな水蒸気／水素混合
ガスをチャンバ１０１に導入することができる。なお、
反応器１４１ａ内の触媒金属は、水素と酸素をラジカル
化できるものであれば前述した金属に限定されない。ま
た、触媒金属はコイル状に加工して使用する他、例えば
中空の管あるいは細かい繊維フィルタなどに加工してそ
の内部にプロセスガスを通してもよい。

【００４２】図１２は、水蒸気／水素混合ガスを使った
酸化還元反応の平衡蒸気圧比（ＰH₂O／ＰH₂）の温度依
存性を示すグラフであり、図中の曲線（ａ）〜（ｅ）
は、それぞれＷ、Ｍｏ、Ｔａ（タンタル）、Ｓｉ、Ｔｉ
の平衡蒸気圧比を示している。

【００４３】図示のように、酸化炉１００のチャンバ１
０１に導入する水蒸気／水素混合ガスの水蒸気／水素分
圧比を曲線（ａ）と曲線（ｄ）とに挟まれた領域の範囲
内に設定することにより、ゲート電極１４Ａ（ワード線
ＷＬ）およびゲート電極１４Ｂ、１４Ｃの一部を構成す
るＷ膜１２およびバリア層であるＷＮ膜１１を酸化する
ことなしに、Ｓｉのみを選択的に酸化することができ
る。また図示のように、金属（Ｗ、Ｍｏ、Ｔａ、Ｔ
ｉ）、Ｓｉのいずれも水蒸気／水素混合ガス中の水蒸気
濃度が低くなるにつれて酸化速度は遅くなる。従って、
水蒸気／水素混合ガス中の水蒸気濃度を低くすることに
より、Ｓｉの酸化速度と酸化膜厚の制御が容易になる。

【００４４】同様に、ゲート電極の一部をＭｏ膜で構成
した場合には、水蒸気／水素分圧比を曲線（ｂ）と曲線
（ｄ）とに挟まれた領域の範囲内に設定することによ
り、Ｍｏ膜を酸化することなしにＳｉのみを選択的に酸
化することができる。また、ゲート電極の一部をＴａ膜
で構成した場合には、水蒸気／水素分圧比を曲線（ｃ）
と曲線（ｄ）とに挟まれた領域の範囲内に設定すること
により、Ｔａ膜を酸化することなしにＳｉのみを選択的
に酸化することができる。

【００４５】一方、図示のように、水蒸気／水素混合ガ
ス雰囲気中でＴｉはＳｉよりも酸化速度が大きいため、
ゲート電極の一部をＴｉ膜で構成したり、バリア層をＴ
ｉＮ膜で構成したりした場合には、Ｔｉ膜やＴｉＮ膜を
酸化することなしにＳｉのみを選択的に酸化することは
できない。しかし、この場合も水蒸気／水素混合ガス中
の水蒸気を極く低濃度に設定することによって、Ｔｉ
膜、ＴｉＮ膜およびＳｉの酸化速度と酸化膜厚とを容易
に制御することができるので、Ｔｉ膜やＴｉＮ膜の酸化
を最小限にとどめてゲート電極の特性劣化を実用上問題
とならない範囲に抑えることができる。具体的には、水
蒸気濃度の上限を１％程度以下とするのが望ましく、ま
たゲート電極側壁端部のプロファイルを改善するために
はある程度の水蒸気を必要とするため、その下限は１０
ppm〜１００ppm程度とするのが望ましい。

【００４６】酸化炉１００のチャンバ１０１に導入され
た水蒸気／水素混合ガスは、半導体ウエハ１Ａのライト
酸化処理が完了した後、排気管１１１を通じて前記図１
１に示す水素ガス除害装置１５０の反応器１４１ｂに導
入される。このとき、配管１５１を通じてガス貯留槽１
４４ａから排気管１１１内に酸素ガスが供給され、上記
水蒸気／水素混合ガスと共に反応器１４１ｂに導入され
る。ガス貯留槽１４４ａと配管１５１との間には、酸素
ガスの量を調節するマスフローコントローラ１４６ｄと
酸素ガスの流路を開閉する開閉バルブ１４７ｄとが設置
され、反応器１４１ｂに導入される酸素ガスの量がこれ
らによって精密に制御される。また、排気管１１１の途
中には、この酸素ガスが酸化炉１００のチャンバ１０１
に逆流するのを防止する逆止弁１５２が設けられてい
る。

【００４７】水素ガス除害装置１５０の反応器１４１ｂ
は、前記ガス生成装置１４０の反応器１４１ａと同様、
耐熱耐食性合金で構成され、その内部にはＰｔ、Ｎｉあ
るいはＰｄなどの触媒金属からなるコイル１４２とこの
コイル１４２を加熱するヒータ１４３とが収容されてい
る。この反応器１４１ｂ内に導入された水蒸気／水素混
合ガスと酸素ガスは、３５０〜４５０℃程度に加熱され
たコイル１４２に接触して励起され、水素分子から生成
した水素ラジカルと酸素分子から生成した酸素ラジカル
とが速やかに反応して水（水蒸気）を生成する。

【００４８】そこで、酸化炉１００から排出された水蒸
気／水素混合ガスを反応器１４１ｂ内に導入する際、こ
の混合ガス中の水素量の少なくとも１／２以上（モル
比）の酸素を同時に導入することによって、水素ガスを
完全に酸化して水に変換することができる。この酸素ガ
スは、水蒸気／水素混合ガスの導入に先立って反応器１
４１ｂ内に導入しておいてもよく、あるいは配管１５１
および排気管１１１を通じて常時反応器１４１ｂ内に流
し続けてもよい。反応器１４１ｂ内で生成した水（水蒸
気）は、過剰の酸素ガスと共に排気管１５３を通じて外
部に排出される。この排気管１５３の途中には、水素ガ
スが完全に水に変換されたか否かを確認するための水素
ガスセンサ１５４と、排出された高温の水蒸気を液化す
るための冷却器１５５とが設けられている。

【００４９】次に、上記酸化炉１００を使ったライト酸
化プロセスシーケンスの一例を図１３を参照しながら説
明する。

【００５０】まず、酸化炉１００のチャンバ１０１を開
放し、その内部にパージガス（窒素）を導入しながら半
導体ウエハ１Ａをサセプタ１０４の上にロードする。そ
の後、チャンバ１０１を閉鎖し、引き続きパージガスを
導入してチャンバ１０１内のガス交換を十分に行う。サ
セプタ１０４は、半導体ウエハ１Ａが速やかに加熱され
るよう、あらかじめヒータ１０２ａ、１０２ｂで加熱し
ておく。半導体ウエハ１Ａの加熱温度は、８００〜９０
０℃の範囲、例えば８５０℃とする。ウエハ温度が８０
０℃以下では酸化シリコン膜の品質が低下する。他方、
９００℃以上ではウエハの表面荒れが発生し易くなる。

【００５１】次に、チャンバ１０１内に水素を導入して
窒素を排出する。チャンバ１０１内に窒素が残留してい
ると不所望な窒化反応が生じたりするため、窒素は完全
に排出しておくことが望ましい。

【００５２】次に、ガス生成装置１４０の反応器１４１
に酸素と過剰の水素とを導入し、触媒作用によって酸素
と水素とから生成した水を過剰の水素と共にチャンバ１
０１に導入して半導体ウエハ１Ａの表面を所定の時間だ
け酸化する。これにより、前記ウェットエッチングで削
られて薄くなったゲート酸化膜９が再酸化され、アンダ
ーカットされたゲート電極１４Ａ（ワード線ＷＬ）およ
びゲート電極１４Ｂ、１４Ｃの側壁端部のプロファイル
が改善される。

【００５３】上記のライト酸化を長時間行うと、ゲート
電極端部近傍の酸化膜厚が必要以上に厚くなり、ゲート
電極端部でオフセットが生じたり、ＭＯＳＦＥＴのしき
い値電圧（Ｖth）が設計値からずれたりする。また、実
効チャネル長がゲート電極の加工値よりも短くなるとい
った問題も生じる。特に、ゲート長が0.２５μｍ前後の
微細なＭＯＳＦＥＴは、ゲート加工寸法の設計値からの
細り許容量が素子設計の面から厳しく制限される。これ
は、細り量が僅かに増加しただけでも短チャネル効果に
よって、しきい値電圧が急激に減少するからである。ゲ
ート長が0.２５μｍ前後のゲート電極の場合、その一部
を構成する多結晶シリコン膜の側壁端部がライト酸化工
程で約０．１μｍ（両端で約０．２μｍ）酸化される程
度が、しきい値電圧の急激な減少を来さない限界と考え
られる。従って、ライト酸化によって成長させる酸化膜
厚は、ゲート酸化膜厚の５０％増し程度を上限とするの
が望ましい。

【００５４】次に、チャンバ１０１内にパージガス（窒
素）を導入し、不要となった水蒸気／水素混合ガスを排
気管１１１を通じて排出した後、チャンバ１０１を開放
し、その内部にパージガスを導入しながら半導体ウエハ
１Ａをサセプタ１０４からアンロードする。

【００５５】一方、チャンバ１０１から排出された水蒸
気／水素混合ガスは、配管１５１を通じて供給される酸
素ガスと共に水素ガス除害装置１５０の反応器１４１ｂ
に送られ、混合ガス中の水素ガスと酸素ガスとが触媒作
用によって水（水蒸気）に変換される。この水蒸気は、
過剰の酸素ガスと共に排気管１５３を通じて強制排気さ
れ、冷却器１５５によって液化される。その後、酸素ガ
スは排気ダクトを通じて外部に排気され、水はドレイン
を通じて排水される。

【００５６】なお、酸素ガスを使用して水素ガスを酸化
する代りに、ドライエア（乾燥空気）を使用して水素ガ
スを酸化することもできる。この場合は、空気中の酸素
の含有率（約２１％）を考慮し、水蒸気／水素混合ガス
中の水素量の少なくとも１／２以上（モル比）の酸素を
含むドライエアを反応器１４１ｂに導入することによっ
て、水素ガスを完全に水に変換することができる。

【００５７】次に、上記ライト酸化工程後のＤＲＡＭプ
ロセスを説明する。まず、図１４に示すように、ｎ型ウ
エル８にｐ型不純物、例えばＢ（ホウ素）をイオン打ち
込みしてゲート電極１４Ｃの両側のｎ型ウエル８にｐ^-
型半導体領域１６を形成する。また、ｐ型ウエル７にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてゲー
ト電極１４Ｂの両側のｐ型ウエル７にｎ^-型半導体領域
１７を形成し、ゲート電極１４Ａの両側のｐ型ウエル７
にｎ型半導体領域１８を形成する。

【００５８】次に、図１５に示すように、半導体基板１
上にＣＶＤ法で窒化シリコン膜１９を堆積した後、図１
６に示すように、メモリアレイをフォトレジスト膜２０
で覆い、周辺回路の窒化シリコン膜１９を異方性エッチ
ングすることにより、ゲート電極１４Ｂ、１４Ｃの側壁
にサイドウォールスペーサ１９ａを形成する。このエッ
チングは、素子分離溝４に埋め込まれた酸化シリコン膜
６とゲート電極１４Ｂ、１４Ｃ上の窒化シリコン膜１９
との削れ量を最少とするために、オーバーエッチング量
を必要最小限にとどめると共に、酸化シリコン膜６に対
する選択比が大きく取れるエッチングガスを使用する。

【００５９】次に、図１７に示すように、周辺回路のｐ
型ウエル７にｎ型不純物、例えばＡｓ（ヒ素）をイオン
打ち込みしてｎチャネル型ＭＩＳＦＥＴＱｎのｎ⁺型半
導体領域２１（ソース、ドレイン）を形成し、ｎ型ウエ
ル２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込
みしてｐチャネル型ＭＩＳＦＥＴＱｐのｐ⁺型半導体領
域２２（ソース、ドレイン）を形成する。

【００６０】次に、図１８に示すように、半導体基板１
上にＣＶＤ法で酸化シリコン膜２３を堆積し、化学的機
械研磨法を用いてその表面を平坦化した後、フォトレジ
スト膜２４をマスクにしたドライエッチングでメモリセ
ル選択ＭＩＳＦＥＴＱｓのｎ型半導体領域１８（ソー
ス、ドレイン）の上部の酸化シリコン膜２３を除去す
る。このエッチングは、窒化シリコン膜１３、１９に対
する酸化シリコン膜２３のエッチングレートが大きくな
るような条件で行い、ｎ型半導体領域１８の上部の窒化
シリコン膜１９が除去されないようにする。

【００６１】次に、図１９に示すように、上記フォトレ
ジスト膜２４をマスクにしたドライエッチングでメモリ
セル選択ＭＩＳＦＥＴＱｓのｎ型半導体領域１８（ソー
ス、ドレイン）の上部の窒化シリコン膜１９とゲート酸
化膜９とを除去することにより、ソース、ドレインの一
方（ｎ型半導体領域１８）の上部にコンタクトホール２
５を形成し、他方（ｎ型半導体領域１８）の上部にコン
タクトホール２６を形成する。このエッチングは、半導
体基板１の削れ量を最少とするために、オーバーエッチ
ング量を必要最小限にとどめると共に、半導体基板１
（シリコン）に対する選択比を大きく取れるエッチング
ガスを使用する。また、このエッチングは、窒化シリコ
ン膜１９が異方的にエッチングされるような条件で行
い、ゲート電極１４Ａ（ワード線ＷＬ）の側壁に窒化シ
リコン膜１９が残るようにする。このようにすると、コ
ンタクトホール２５、２６は、ゲート電極１４Ａ（ワー
ド線ＷＬ）に対して自己整合で形成される。コンタクト
ホール２５、２６をゲート電極１４Ａ（ワード線ＷＬ）
に対して自己整合で形成するには、あらかじめ窒化シリ
コン膜１９を異方性エッチングしてゲート電極１４Ａ
（ワード線ＷＬ）の側壁にサイドウォールスペーサを形
成しておいてもよい。

【００６２】次に、図２０に示すように、コンタクトホ
ール２５、２６の内部にプラグ２７を埋め込んだ後、酸
化シリコン膜２３の上部にＣＶＤ法で酸化シリコン膜２
８を堆積し、次いでフォトレジスト膜２９をマスクにし
たドライエッチングでコンタクトホール２５の上部の酸
化シリコン膜２８を除去する。コンタクトホール２５、
２６の内部にプラグ２７を埋め込むには、酸化シリコン
膜２３の上部にＰ（リン）をドープした多結晶シリコン
膜をＣＶＤ法で堆積した後、この多結晶シリコン膜を化
学的機械研磨法で研磨して酸化シリコン膜２３の上部の
多結晶シリコン膜を除去する。この多結晶シリコン膜中
のＰ（リン）の一部は、後の高温プロセスでコンタクト
ホール２５、２６の底部からｎ型半導体領域１８（ソー
ス、ドレイン）に拡散し、ｎ型半導体領域１８を低抵抗
化する。

【００６３】次に、図２１に示すように、フォトレジス
ト膜３０をマスクにしたドライエッチングで周辺回路形
の酸化シリコン膜２８、２３とゲート酸化膜９とを除去
することにより、ｎチャネル型ＭＩＳＦＥＴＱｎのソー
ス、ドレイン（ｎ⁺型半導体領域２１）の上部にコンタ
クトホール３１、３２を形成し、ｐチャネル型ＭＩＳＦ
ＥＴＱｐのソース、ドレイン（ｐ⁺型半導体領域２２）
の上部にコンタクトホール３３、３４を形成する。この
エッチングは、窒化シリコン膜１３およびサイドウォー
ルスペーサ１９ａに対する酸化シリコン膜のエッチング
レートが大きくなるような条件で行い、コンタクトホー
ル３１、３２をゲート電極１４Ｂに対して自己整合で形
成し、コンタクトホール３３、３４をゲート電極１４Ｃ
に対して自己整合で形成する。

【００６４】次に、図２２に示すように、酸化シリコン
膜２８の上部にビット線ＢＬと周辺回路の第１層配線３
５、３６とを形成する。ビット線ＢＬおよび第１層配線
３５、３６は、例えば酸化シリコン膜２８の上部にスパ
ッタリング法でＴｉＮ膜とＷ膜とを堆積し、次いでこの
Ｗ膜の上部にＣＶＤ法で酸化シリコン膜３７を堆積した
後、フォトレジスト膜をマスクにしたエッチングでこれ
らの膜を順次パターニングして形成する。

【００６５】次に、図２３に示すように、ビット線ＢＬ
および第１層配線３５、３６の上部にＣＶＤ法で酸化シ
リコン膜３８を堆積し、フォトレジスト膜をマスクにし
たドライエッチングでコンタクトホール２６の上部の酸
化シリコン膜３８、２８を除去してスルーホール３９を
形成した後、このスルーホール３９の内部にプラグ４０
を埋め込む。プラグ４０は、例えば酸化シリコン膜３８
の上部にスパッタリング法でＷ膜を堆積した後、このＷ
膜を化学的機械研磨法で研磨してスルーホール３９の内
部に残すことにより形成する。

【００６６】次に、図２４に示すように、スルーホール
３９の上部に下部電極４１と容量絶縁膜４２と上部電極
４３との積層構造で構成された情報蓄積用容量素子Ｃを
形成することにより、メモリセル選択用ＭＩＳＦＥＴＱ
ｓとこれに直列に接続された情報蓄積用容量素子Ｃとで
構成されるＤＲＡＭのメモリセルが略完成する。情報蓄
積用容量素子Ｃの下部電極４１は、例えば酸化シリコン
膜３８の上部にＣＶＤ法またはスパッタリング法でＷ膜
を堆積し、フォトレジスト膜をマスクにしたドライエッ
チングでこのＷ膜をパターニングして形成する。容量絶
縁膜４２と上部電極４３は、下部電極４１の上部にＣＶ
Ｄ法またはスパッタリング法で酸化タンタル膜を堆積
し、その上部にスパッタリング法でＴｉＮ膜を堆積した
後、フォトレジスト膜をマスクにしたエッチングでこれ
らの膜を順次パターニングして形成する。

【００６７】次に、図２５に示すように、情報蓄積用容
量素子Ｃの上部にＣＶＤ法で酸化シリコン膜４４を堆積
し、次いでフォトレジスト膜をマスクにしたドライエッ
チングで情報蓄積用容量素子Ｃの上部および周辺回路の
第１層配線３５の上部にスルーホール４５、４６を形成
した後、スルーホール４５、４６の内部にプラグ４７を
埋め込む。プラグ４７は、例えば酸化シリコン膜４４の
上部にスパッタリング法でＷ膜を堆積した後、このＷ膜
を化学的機械研磨法で研磨してスルーホール４５、４６
の内部に残すことにより形成する。次に、酸化シリコン
膜４４の上部にスパッタリング法でＴｉＮ膜、Ａｌ（ア
ルミニウム）膜およびＴｉＮ膜を順次堆積した後、フォ
トレジスト膜をマスクにしたドライエッチングでこれら
の膜をパターニングすることにより、第２層配線４８〜
５１を形成する。

【００６８】次に、図２６に示すように、第２層配線４
８〜５１の上部にＣＶＤ法で酸化シリコン膜５２を堆積
し、次いでフォトレジスト膜をマスクにしたドライエッ
チングで第２層配線５１の上部にスルーホール５３を形
成した後、スルーホール５３の内部にプラグ５４を埋め
込む。プラグ５４は、例えば酸化シリコン膜５３の上部
にスパッタリング法でＷ膜を堆積した後、このＷ膜を化
学的機械研磨法で研磨してスルーホール５３の内部に残
すことにより形成する。次に、酸化シリコン膜５２の上
部にスパッタリング法でＴｉＮ膜、Ａｌ膜およびＴｉＮ
膜を順次堆積した後、フォトレジスト膜をマスクにした
ドライエッチングでこれらの膜をパターニングすること
により、第３層配線５５を形成する。

【００６９】次に、図２７に示すように、第３層配線５
５の上部にパッシベーション膜５６を堆積する。パッシ
ベーション膜５６は、例えばＣＶＤ法で堆積した酸化シ
リコン膜と窒化シリコン膜とで構成される。

【００７０】次に、ゲート電極１４Ａ（ワード線ＷＬ）
およびゲート電極１４Ｂ、１４Ｃの一部を構成する多結
晶シリコン膜やＳｉ（シリコン）基板に水素を供給する
ために、図２８に示すバッチ式縦型水素アニール炉１６
０を使って水素アニール処理を行う。

【００７１】この水素アニール炉１６０は、石英管で構
成された円筒形のチャンバ１６１を備えており、その外
周には半導体ウエハ１Ａを加熱するヒータ１６２ａ、１
６２ｂが設置されている。複数枚の半導体ウエハ１Ａを
搭載したウエハボート１６３は、ボートエレベータ１６
４を上昇させることによってチャンバ１６１内に収容さ
れる。

【００７２】チャンバ１６１の内部にはガス導入管１６
５を通じて所定量の水素ガスが導入される。この水素ガ
スは、半導体ウエハ１Ａの水素アニール処理が完了した
後、排気管１６６を通じて水素ガス除害装置１５０に導
入される。このとき、配管１６７を通じてガス貯留槽１
４４ａから水素ガス除害装置１５０に酸素ガスが導入さ
れる。ガス貯留槽１４４ａと配管１６７との間には、酸
素ガスの量を調節するマスフローコントローラ１４６ｅ
と酸素ガスの流路を開閉する開閉バルブ１４７ｅとが設
置され、水素ガス除害装置１５０に導入される酸素ガス
の量がこれらによって精密に制御される。また、排気管
１６６の途中には、この酸素ガスが水素アニール炉１６
０のチャンバ１６１に逆流するのを防止する逆止弁１５
２が設けられている。

【００７３】水素ガス除害装置１５０は、前記図１１に
示したものと同じ反応器（１４１ｂ）を備えている。す
なわち、水素ガス除害装置１５０の反応器は耐熱耐食性
合金で構成され、その内部にはＰｔ、ＮｉあるいはＰｄ
などの触媒金属からなるコイルとこのコイルを加熱する
ヒータとが収容されている。反応器内に導入された水素
ガスと酸素ガスは、３５０〜４５０℃程度に加熱された
コイルに接触して励起され、水素分子から生成した水素
ラジカルと酸素分子から生成した酸素ラジカルとが速や
かに反応して水（水蒸気）を生成する。

【００７４】そこで、水素アニール炉１６０から排出さ
れた水素ガスを水素ガス除害装置１５０の反応器内に導
入する際、この水素量の少なくとも１／２以上（モル
比）の酸素を同時に導入することによって、水素ガスを
完全に酸化して水に変換することができる。この酸素ガ
スは、水素ガスの導入に先立って反応器内に導入してお
いてもよく、あるいは配管１６７を通じて常時反応器内
に流し続けてもよい。反応器内で生成した水（水蒸気）
は、過剰の酸素ガスと共に排気管１５３を通じて外部に
排出される。この排気管１５３の途中には、水素ガスが
完全に水に変換されたか否かを確認するための水素ガス
センサ１５４と、排出された高温の水蒸気を液化するた
めの冷却器１５５とが設けられている。

【００７５】次に、上記水素アニール炉１６０を使った
水素アニールプロセスシーケンスの一例を図２９を参照
しながら説明する。

【００７６】まず、複数枚の半導体ウエハ１Ａがロード
されたウエハボート１６３を水素アニール炉１６０のチ
ャンバ１６１内に収容した後、ガス導入管１６５を通じ
てチャンバ１６１内にパージガス（窒素ガス）を導入し
てガス交換を十分に行うと共に、ヒータ１６２ａ、１６
２ｂを使って半導体ウエハ１Ａを４００℃程度まで加熱
する。次に、ガス導入管１６５を通じてチャンバ１６１
内に水素ガスを導入し、半導体ウエハ１Ａを３０分程度
熱処理することによって、Ｓｉのダングリングボンドを
水素でターミネートさせる。

【００７７】次に、チャンバ１６１内にパージガスを導
入し、不要となった水素ガスを排気管１６６を通じて排
出した後、ウエハボート１６３を水素アニール炉１６０
から引き出して半導体ウエハ１Ａをアンロードする。

【００７８】一方、排気管１６６を通じてチャンバ１６
１から排出された水素ガスは、配管１６７を通じて供給
される酸素ガスと共に水素ガス除害装置１５０の反応器
に送られ、酸素ガスと水素ガスとが触媒作用によって水
（水蒸気）に変換される。この水蒸気は、過剰の酸素ガ
スと共に排気管１５３を通じて外部に強制排気され、冷
却器１５５によって液化される。その後、酸素ガスは排
気ダクトを通じて外部に排気され、水はドレインを通じ
て排水される。

【００７９】なお、酸素ガスを使用して水素ガスを酸化
する代りに、ドライエアを使用して水素ガスを酸化する
こともできる。この場合は、空気中の酸素の含有率（約
２１％）を考慮し、水素量の少なくとも１／２以上（モ
ル比）の酸素を含むドライエアを反応器に導入すること
によって、水素ガスを完全に水に変換することができ
る。

【００８０】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることは言うまでもな
い。

【００８１】上記したゲート酸化膜のライト酸化処理
は、図３０に示すようなバッチ式縦型酸化炉１７０に前
記のような触媒方式の水蒸気／水素混合ガス生成装置１
４０と水素ガス除害装置１５０とを取り付けて行うこと
もできる。このバッチ式縦型酸化炉１７０を使ったライ
ト酸化処理プロセスのシーケンスの一例を図３１に示
す。

【００８２】また、容器に入れた純水中に水素ガスを供
給する、いわゆるバブリング方式によって生成した水蒸
気／水素混合ガスを使ってライト酸化を行う酸化炉の排
気系に前記水素ガス除害装置１５０を取り付けて排ガス
中の水素を除害することもできる。

【００８３】前記実施の形態では、ＭＯＳＦＥＴのライ
ト酸化工程で排出される水素ガスの除害およびパッシベ
ーション膜形成後の水素アニールで排出される水素ガス
の除害について説明したが、本発明はこれに限定される
ものではなく、例えばＣＺ（チョクラルスキ）法で製造
したＳｉウエハの表面に無欠陥層を形成するための水素
アニール、Ｓｉウエハの表面にエピタキシャル層を形成
した後の水素アニール、Ｓｉウエハの電気特性を測定す
るためにプロセス途中で行われる水素アニールなど、半
導体製造プロセスで行われる各種の水素アニールで排出
される水素ガスの除害に適用することができる。

【００８４】また、複数の酸化炉や水素アニール炉の排
気系を一ヶ所に集中させ、その途中に水素ガス除害装置
を取り付けることによって、水素ガス除害効率を向上さ
せるようにしてもよい。一方、前記実施の形態のよう
に、１台の酸化炉の排気系に１台の水素ガス除害装置を
取り付けたり、１台の水素アニール炉の排気系に１台の
水素ガス除害装置を取り付けたりした場合は、酸化炉ま
たは水素アニール炉から水素ガス除害装置までの経路が
短縮されるので、安全性がより向上する。

【００８５】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【００８６】本発明の一態様である水素除害方法によれ
ば、気相処理装置から排出される排ガス中の水素を完全
に水に変換することができるので、燃焼方式による水素
除害方法のように未燃焼の水素が外部に排出される虞れ
がなく、排ガス中の水素を安全に除害することができ
る。

【００８７】また、本発明の別の態様である水素除害方
法によれば、気相処理装置から排出される水素ガスを大
量の窒素ガスや空気で希釈して大気中に排出する除害方
式や燃焼方式に比べて除害装置を小型化することができ
るので、装置の製造コストを低減することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるＤＲＡＭの等価回
路図である。

【図２】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図９】（ａ）はライト酸化処理に使用する枚葉式酸化
炉の概略平面図、（ｂ）は、（ａ）のＢ−Ｂ’線に沿っ
た断面図である。

【図１０】（ａ）はライト酸化処理に使用する枚葉式酸
化炉の概略平面図、（ｂ）は、（ａ）のＢ−Ｂ’線に沿
った断面図である。

【図１１】枚葉式酸化炉に接続された触媒方式の水蒸気
／水素混合ガス生成装置および水素ガス除害装置の概略
図である。

【図１２】水蒸気／水素混合ガスを使った酸化還元反応
の平衡蒸気圧比の温度依存性を示すグラフである。

【図１３】枚葉式酸化炉を使ったライト酸化プロセスの
シーケンスを示す図である。

【図１４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２８】バッチ式縦型水素アニール炉およびそれに接
続された触媒方式の水素ガス除害装置の概略図である。

【図２９】バッチ式縦型水素アニール炉を使った水素ア
ニールプロセスのシーケンスを示す図である。

【図３０】ライト酸化処理に使用するバッチ式縦型酸化
炉の概略図である。

【図３１】バッチ式縦型酸化炉を使ったライト酸化プロ
セスのシーケンスを示す図である。

【符号の説明】

１ 半導体基板 １Ａ 半導体ウエハ ２ 酸化シリコン膜（パッド酸化膜） ３ 窒化シリコン膜 ４ 素子分離溝 ４ａ 溝 ５ 酸化シリコン膜 ６ 酸化シリコン膜 ７ ｐ型ウエル ８ ｎ型ウエル ９ ゲート酸化膜 １０ 多結晶シリコン膜 １１ ＷＮ膜 １２ Ｗ膜 １３ 窒化シリコン膜 １４Ａ〜１４Ｃ ゲート電極 １６ ｐ^-型半導体領域 １７ ｎ^-型半導体領域 １８ ｎ型半導体領域 １９ 窒化シリコン膜 １９ａ サイドウォールスペーサ ２０ フォトレジスト膜 ２１ ｐ⁺型半導体領域 ２２ ｎ⁺型半導体領域 ２３ 酸化シリコン膜 ２４ フォトレジスト膜 ２５ コンタクトホール ２６ コンタクトホール ２７ プラグ ２８ 酸化シリコン膜 ２９ フォトレジスト膜 ３０ フォトレジスト膜 ３１〜３４ コンタクトホール ３５、３６ 第１層配線 ３７ 酸化シリコン膜 ３８ 酸化シリコン膜 ３９ スルーホール ４０ プラグ ４１ 下部電極 ４２ 容量絶縁膜 ４３ 上部電極 ４４ 酸化シリコン膜 ４５、４６ スルーホール ４７ プラグ ４８〜５１ 第２層配線 ５２ 酸化シリコン膜 ５３ スルーホール ５４ プラグ ５５ 第３層配線 ５６ パッシベーション膜 １００ 枚葉式酸化炉 １０１ チャンバ １０２ａ、１０２ｂ ヒータ １０３ 均熱リング １０４ サセプタ １０５ 支持アーム １０６ 熱電対 １０７ ランプ １０８ ガス導入管 １０９ 貫通孔 １１０ 隔壁 １１１ 排気管 １４０ 水蒸気／水素混合ガス生成装置 １４１ａ 反応器 １４１ｂ 反応器 １４２ コイル １４３ ヒータ １４４ａ〜１４４ｃ ガス貯留槽 １４５ 配管 １４６ａ〜１４６ｅ マスフローコントローラ １４７ａ〜１４７ｅ 開閉バルブ １５０ 水素ガス除害装置 １５１ 配管 １５２ 逆止弁 １５３ 排気管 １５４ 水素ガスセンサ １５５ 冷却器 １６０ バッチ式縦型水素アニール炉 １６１ チャンバ １６２ａ、１６２ｂ ヒータ １６３ ウエハボート １６４ ボートエレベータ １６５ ガス導入管 １６６ 排気管 １６７ 配管 １７０ バッチ式縦型酸化炉 ＢＬ ビット線 Ｃ 情報蓄積用容量素子 ＭＡＲＹ メモリアレイ Ｑｎ ｎチャネル型ＭＯＳＦＥＴ Ｑｐ ｐチャネル型ＭＯＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＳＡ センスアンプ ＷＤ ワードドライバ ＷＬ ワード線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8234 Ｈ０１Ｌ 27/10 ６２１Ｂ ５Ｆ０８３ 21/8242 ６７１Ｚ ５Ｆ１４０ 27/088 29/78 ３０１Ｇ 27/108 27/10 ６８１Ｆ 29/78 27/08 １０２Ｃ (72)発明者 長浜 寿明 東京都青梅市藤橋３丁目３番地２ 日立東 京エレクトロニクス株式会社内 (72)発明者 夏秋 信義 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 中塚 康彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 Ｆターム(参考） 4M104 BB01 EE20 5F032 AA35 AA44 BA02 CA03 CA17 DA02 DA23 DA24 DA33 DA43 DA74 5F033 HH08 HH33 JJ19 KK01 PP15 5F045 AA20 BB20 DP01 DP19 DQ05 EG07 5F048 AB01 AC01 AC10 BA01 BB06 BB09 BB11 BB13 BC06 BC19 BC20 BE03 BF01 BF02 BF04 BF07 BF12 BG01 BG13 DA19 DA27 5F083 AD01 AD42 AD48 AD49 JA06 JA36 JA39 JA40 KA01 KA05 MA03 MA06 MA16 MA17 MA20 NA01 PR05 PR12 PR18 PR29 PR33 PR40 PR42 PR43 PR44 PR45 PR46 PR52 PR53 PR54 PR55 PR56 ZA06 5F140 AB03 AB09 AC32 BA01 BD09 BD18 BE03 BE07 BE17 BF03 BF11 BF17 BF20 BF21 BF27 BG08 BG14 BG28 BG30 BG41 BG44 BG45 BG50 BG52 BG53 BH15 BJ27 BK02 BK13 BK30 CA02 CA06 CA08 CE07

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板の主面に形成された膜厚が５
   nm以下のゲート酸化膜上に少なくとも金属膜を含む導電
   膜を堆積した後、前記導電膜をパターニングしてＭＯＳ
   ＦＥＴのゲート電極を形成する工程と、触媒作用によっ
   て水素と酸素とから生成され、かつ酸化膜形成の再現性
   および酸化膜厚の均一性が制御可能となるような低濃度
   の水蒸気を含む水素ガスを所定の温度に加熱された前記
   半導体基板の主面またはその近傍に供給し、前記半導体
   基板の主面を選択的に酸化することによって、前記ゲー
   ト電極の側壁端部のプロファイルを改善する工程と、酸
   化処理後の排ガスに含まれる水素を触媒によって酸素と
   反応させて除害する工程とを含むことを特徴とする半導
   体集積回路装置の製造方法。
2. 【請求項２】 半導体基板の主面に１層または複数層の
   配線を形成した後、最上層の配線の上部にパッシベーシ
   ョン膜を堆積する工程と、前記パッシベーション膜を堆
   積する工程の途中または堆積する工程の前後に、水素を
   含有したガス雰囲気中で前記半導体基板を熱処理するこ
   とによってＳｉのダングリングボンドを水素によりター
   ミネートする工程と、前記熱処理後の排ガスに含まれる
   水素を触媒によって酸素と反応させて除害する工程とを
   含むことを特徴とする半導体集積回路装置の製造方法。