JP2003188367A - 固体撮像装置 - Google Patents

Abstract

(57)【要約】 【課題】 熱雑音と暗電流雑音の発生しにくく、再生画
面のS/Nが劣化しにくい固体撮像装置を提供する。 【解決手段】 第１導電型の半導体基板の表面から離れ
て基板の内部に第２導電型の第１半導体領域を設ける。
第１半導体領域の上方に離れて基板の表面を含む基板に
第２導電型の第２半導体領域を設ける。第２半導体領域
の上に絶縁膜を設け、絶縁膜の上に導電体を設ける。下
面が第１半導体領域の上面と接し側面が第２半導体領域
の側面と接するように、導電体との距離が絶縁膜の膜厚
以上であるように、基板の表面を含むように基板に第１
導電型の第３半導体領域を設ける。側面が第２半導体領
域の側面と接し、導電体との距離は絶縁膜の膜厚と等し
いように、基板の表面を含むように基板に第２導電型の
第４半導体領域を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は固体撮像装置の画素
の構造に関し、特に、画素が有するフォトダイオード及
びその周辺の構造に関する。

【０００２】

【従来の技術】固体撮像装置は、入射した光画像情報を
電気信号に変換する画素アレーを有している。画素アレ
ーは、画素を単位として構成されている。画素は、入射
光を電気信号に変換し、この電気信号を一定期間蓄積す
るためのフォトダイオードを有している。フォトダイオ
ードは、ｐ型半導体基板に形成される。フォトダイオー
ドは、この基板内部に形成され電気信号である光電子を
蓄積するn型半導体層と、ｎ型半導体層の上方で基板の
表面に設けられるp型半導体層を有している。p型半導体
層は、基板表面で発生する暗電流を抑制する。

【０００３】また、画素は、蓄積された電気信号を読み
出す転送トランジスタを有している。この転送トランジ
スタは、読み出しゲートと信号検出部を有している。

【０００４】信号読出し時には、読み出しゲートに正電
位が印加されることにより読出しゲートの下のチャネル
のポテンシャルが高くなる。そのためフォトダイオード
に蓄積された信号電子はこのチャネルを通して信号検出
部へと流出し読み出される。

【０００５】しかし、従来の固体撮像装置の構造では、
熱雑音が発生する場合があった。それが故に再生画面の
S/Nが劣化するという問題があった。また、p型半導体層
があるにもかかわらず、暗電流雑音が発生する場合があ
るという問題があった。

【０００６】

【発明が解決しようとする課題】本発明は、上記問題に
鑑みて為されたものであり、その目的とするところは、
熱雑音と暗電流雑音の発生しにくく、再生画面のS/Nが
劣化しにくい固体撮像装置を提供することにある。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に、本発明の特徴は、第１導電型の半導体基板と、この
基板の表面から離れて、基板の内部に設けられた第２導
電型の第１半導体領域と、基板の表面を含む基板に設け
られ、第１の半導体領域の上方に離れて設けられた第２
導電型の第２半導体領域と、第２半導体領域の上に設け
られた絶縁膜と、絶縁膜の上に設けられた導電体と、基
板の表面を含む基板に設けられ、下面が第１半導体領域
の上面と接し、側面が第２半導体領域の側面と接し、導
電体との距離は絶縁膜の膜厚以上である第１導電型の第
３半導体領域と、基板の表面を含む基板に設けられ、側
面が第２半導体領域の側面と接し、導電体との距離は絶
縁膜の膜厚と等しい第２導電型の第４半導体領域とを有
する固体撮像装置にある。

【０００８】

【発明の実施の形態】以下図面を参照して、本発明の実
施例を説明する。以下の図面の記載において、同一又は
類似の部分には同一又は類似の符号を付している。ただ
し、図面は模式的なものであり、現実のものとは異なる
ことに留意すべきである。また図面相互間においても互
いの寸法の関係や比率の異なる部分が含まれるのはもち
ろんである。

【０００９】（第１の実施の形態）第１の実施の形態に
係る固体撮像装置は、図１（ａ）に示すように、
入射した光画像情報を電気信号に変換する画素アレー２
と、画素アレー２に蓄積された信号を順次読み出すため
の制御信号を画素アレー２に送る信号走査回路３と、画
素アレー３から読み出された信号を順次固体撮像装置外
へ読み出す信号読出し回路４を有している。画素アレー
２は、２次元アレー状に配列された単位セルである画素
５を有している。

【００１０】画素５は、図１（ｂ）に示すように、入射
光を電気信号に変換し、電気信号を一定期間蓄積するた
めのフォトダイオードＰＤを有している。さらに、フォ
トダイオードＰＤの電気信号を選択的に読み出すための
行選択トランジスタＦＥＴ４と、電気信号を増幅するた
めの増幅トランジスタＦＥＴ３と、電気信号をリセット
するためのリセットトランジスタＦＥＴ２と、フォトダ
イオードＰＤの電気信号を増幅トランジスタＦＥＴ３の
入力となるゲート電極に出力し電気信号を読み出すため
の転送トランジスタＦＥＴ１からなる。フォトダイオー
ドＰＤは、ｐ型半導体基板１１内に設けられた信号蓄積
部１３を有している。転送トランジスタＦＥＴ１は、基
板１１の上方に設けられた読出しゲートを有している。

【００１１】画素５の構造は、より詳細には図２と図３
（ａ）に示す。図３（ａ）は、図２のＩ−Ｉ方向の断面
図である。画素５は、第１導電型の半導体基板１１ある
いは基板１１上に設けられた第１導電型のウェル（ｗｅ
ｌｌ）を有している。第２導電型の第１半導体領域１３
は、基板１１の表面から離れて、基板１１の内部に設け
られる。なお、第１導電型は、ｐ型でもｎ型でもよい。
第１導電型が、ｐ型である場合は、第２導電型はｎ型で
ある。第１導電型が、ｎ型である場合は、第２導電型は
ｐ型である。絶縁膜１５は、基板１１の上に設けられ
る。導電体１６は、絶縁膜１５の上に設けられる。第１
導電型の第３半導体領域１８は、基板１１の表面を含む
基板１１に設けられる。第３半導体領域１８の下面が第
１半導体領域１３の上面と接する。第３半導体領域１８
と導電体１６との距離は絶縁膜１５の膜厚と等しい。第
２導電型の第４半導体領域１４は、基板１１の表面を含
む基板１１に設けられ、導電体１６との距離は絶縁膜１
５の膜厚と等しい。絶縁体１２は、下面が基板１１の表
面より下に設けられ、側面と下面が第３半導体領域１８
に接する。基板１１上にｐ型ウェル（p-well）１１が、
設けられる。第１半導体領域１３は、光電子を蓄積する
ｎ型半導体層である。第３半導体領域１８はフォトダイ
オードＰＤの表面に設けられたｐ型半導体層である。第
４半導体領域１４は、フォトダイオードＰＤから読み出
された信号電子を検出するｎ型半導体層である。第３半
導体領域は、基板１１の表面で発生する暗電流を抑制す
る。導電体１６は、ＦＥＴ１のゲート電極である。導電
体２１は、ＦＥＴ２のゲート電極である。導電体２０
は、ＦＥＴ３のゲート電極である。導電体１９は、ＦＥ
Ｔ４のゲート電極である。絶縁体１２のない基板１１の
表面は活性領域１７である。

【００１２】図３（ｂ）は、図３（ａ）のＩ−Ｉ間の電
気信号蓄積時の電位分布図である。図３（ｃ）は、電気
信号読出し時の電位分布図である。電気信号蓄積時に
は、図３（ｂ）に示すように、読み出しゲート１６には
基準電位が印加され、読出しゲート１６の下のチャネル
のポテンシャルは低い。このためフォトダイオードＰＤ
の第１半導体領域１３に信号電子２４は漏れ出すことが
なく蓄積される。信号読出し時には、図３（ｃ）に示す
ように、読み出しゲート１６に正電位が印加されること
により、読出しゲート１６の下のチャネルのポテンシャ
ルは高くなる。そのためフォトダイオードＰＤの第１半
導体領域１３に蓄積された信号電子２４は、読出しゲー
ト１６のチャネルを通して信号検出部である第４半導体
領域１４へと流出し、電気信号が読み出される。

【００１３】しかし図３（ａ）の画素５の構造では熱雑
音と暗電流雑音が発生する場合がある。

【００１４】第３半導体領域１８は、基準電圧に接続さ
れ、基準電位に固定される。このため、読出しゲート１
６のフォトダイオードＰＤきわのチャネルの電位は、読
出しゲート１６がオン状態の時に上げにくい。さらに、
画素５の微細化が進むとそれに従って電源電圧が低くな
るため、読出しゲートに印加される電圧が低くなる。こ
のことによっても、読出しゲートがオン状態の時に、チ
ャネルの電位を十分に上げにくい。読出し時にチャネル
の電位を十分に上げることができないので、フォトダイ
オードＰＤ内に電子２４が残留する。残留電子２４は熱
雑音の原因であると考えられる。そして、この熱雑音に
より再生画面のＳ／Ｎ比が劣化すると考えられる。この
ことは、画素の微細化に従い、低暗電流と低熱雑音を両
立することが困難になることを示している。

【００１５】また、読み出しゲート１６は、多結晶シリ
コンあるいはシリサイド材料で作られる。このことによ
り、読出しゲート１６の端部においては、局所的な応力
が発生する。この応力によりシリコン基板１１の表面に
暗電流の発生源となるキャリア発生準位が誘発される場
合がある。このキャリア発生準位から発生した電子は、
信号蓄積期間中に信号蓄積部である第１半導体領域１３
に流入する。この電子の流入により暗電流雑音が発生し
ていると考えられる。

【００１６】（第１の実施の形態の実施例１）第１の実
施の形態の実施例１に係る画素５の構造は、図４と図５
（ａ）に示す。図５（ａ）は、図４のＩ−Ｉ方向の断面
図である。画素５は、第１導電型の半導体基板１１を有
している。第２導電型の第１半導体領域１３は、基板１
１の表面から離れて、基板１１の内部に設けられる。第
２導電型の第２半導体領域２２は、基板１１の表面を含
む基板１１に設けられ、第１半導体領域１３の上方に離
れて設けられる。絶縁膜１５は、第２半導体領域２２の
上に設けられる。導電体１６は、絶縁膜１５の上に設け
られる。第１導電型の第３半導体領域１８は、基板１１
の表面を含む基板１１に設けられる。第３半導体領域１
８の下面が第１半導体領域１３の上面と接し、第３半導
体領域１８の側面が第２半導体領域２２の側面と接す
る。第３半導体領域１８と導電体１６との距離は絶縁膜
１５の膜厚より大きい。第２導電型の第４半導体領域１
４は、基板１１の表面を含む基板１１に設けられる。第
４半導体領域１４の側面が第２半導体領域２２の側面と
接する。第４半導体領域１４と導電体１６との距離は絶
縁膜１５の膜厚と等しい。絶縁体１２の下面が基板１１
の表面より下に設けられる。絶縁体１２の側面と下面が
第３半導体領域１８に接する。第１半導体領域１３は、
光電変換により得られた信号電荷を蓄積するフォトダイ
オードＰＤの信号蓄積部である。導電体１６は、信号蓄
積部から信号電荷を排出する電界効果トランジスタＦＥ
Ｔ１のゲート電極である。第２半導体領域２２は、トラ
ンジスタＦＥＴ１のチャネル領域である。第４半導体領
域１４は、ＦＥＴ１のドレイン領域であり、信号電荷を
検出する信号検出部である。

【００１７】第２半導体領域２２は、読出しゲート１６
のチャネル領域に設けられたｎ型拡散層である。また、
第３半導体領域１８と読出しゲート１６はオフセット距
離Ｘだけオフセットされている。オフセットが設けられ
ているのは以下の理由による。多結晶シリコンあるいは
シリサイド材料からなる読出しゲート１６の端部におい
ては、局所的な応力が発生する。この応力によりシリコ
ン基板１１界面に暗電流の発生源となるキャリア発生準
位が誘発されやすい。読出しゲート１６下に設けられた
第２半導体領域２２は読出しゲート１６から第３半導体
領域１８側へ距離Ｘだけ伸長している。その発生準位か
ら発生した暗電流電子は、信号蓄積期間中にフォトダイ
オードＰＤの信号蓄積層１３に流入しない。暗電流電子
は第２半導体領域を通して信号検出部１４に流出する。
このため再生画面上で雑音を発生することがない。

【００１８】図５（ｂ）は、図５（ａ）のＩ−Ｉ間の電
気信号蓄積時の電位分布図である。図５（ｃ）は、電気
信号読出し時の電位分布図である。電気信号蓄積時に
は、図５（ｂ）に示すように、信号電子は、蓄積層１３
と読出しチャネル２２とにはさまれたｐ型半導体基板１
１の領域の電位が障壁となり蓄積層１３に溜められる。

【００１９】信号読出し時には、図５（ｃ）に示すよう
に、読み出しゲート１６に正電位が印加されることによ
り、読出しゲート１６の下のチャネル２２のポテンシャ
ルは高くなる。領域１３と領域２２にはさまれたｐ型半
導体基板１１の領域の電位がそれにつれて高くなり、信
号蓄積部１３の信号電子は信号検出部１４へ全て読み出
される。従って残留電子が無く、熱雑音や残像等の雑音
が発生しない。

【００２０】以上のように、信号蓄積部１３とそれと同
一導電型の読出しチャネル２２が、読出しゲート１６の
下において、異なる導電型の基板１１の領域を挟む形で
深さ方向に重なるように形成されている。このことによ
り、読出しゲート１６がオン状態の時に容易に領域１３
と２２に挟まれた基板１１の電位変調が行える。従来よ
りも低い読出し電圧で信号読みだしができる。そのため
画素が微細化されて電源電圧が低下しても従来あったよ
うな熱雑音や残像のような雑音を発生することがない。
再生画面上で雑音の少ない鮮明な画像を得ることができ
る。また、読出しゲート１６のチャネル２２が、読出し
ゲート電極１６から所定距離Ｘ離れた位置まで伸長して
いるため、信号蓄積期間中にゲート１６きわで発生する
暗電流が信号蓄積部１３へ流入することが無い。従っ
て、暗電流雑音が大幅に抑圧され、再生画面上で雑音の
少ない鮮明な画像が得られる。

【００２１】（第１の実施の形態の実施例１の変形例
１）第１の実施の形態の実施例１の変形例１に係る固体
撮像装置１の画素５は、図６（ａ）に示すように、図５
（ａ）と同様な構造を有するだけでなく、さらに、基板
１１の表面から第１半導体領域１３の上面までの深さ
は、基板１１の表面から絶縁体１２の下面までの深さよ
り深い。基板１１の表面から第１半導体領域１３の上面
と接する第３半導体領域１８の下面までの深さは、基板
１１の表面から絶縁体１２の下面までの深さより深い。
フォトダイオードＰＤの表面のp型半導体層である第３
半導体領域１８の形成深さが素子分離領域である酸化シ
リコン（SiO2）層の絶縁体１２の下端を被うようさらに
深く形成されている。このことにより、基板１１の表面
で発生する暗電流が、第１半導体領域１３に注入される
のをより確実に防ぐことができる。

【００２２】また、第２半導体領域２２の厚さも厚く変
更する。厚くすることで、第２半導体領域２２の下面と
第１半導体領域１３の上面の距離を、図５（ａ）と図６
（ａ）とで同等にする。このことにより、ゲート１６に
印可する変調電位を高くする必要がない。

【００２３】（第１の実施の形態の実施例１の変形例
２）第１の実施の形態の実施例１の変形例２に係る固体
撮像装置１の画素５は、図６（ｂ）に示すように、図５
（ａ）、図６（ａ）と同様な構造を有するだけでなく、
さらに、絶縁体１２の下方に第１半導体領域１３が設け
られている。信号蓄積層であるｎ型半導体層の第１半導
体領域１３が、素子分離領域の絶縁体１２の下方に形成
されている。このことにより、フォトダイオードＰＤの
受光面積を広げることができ、フォトダイオードＰＤの
感度が向上する。

【００２４】（第１の実施の形態の実施例２）第１の実
施の形態の実施例２に係る固体撮像装置１の画素５は、
図７（ａ）に示すように、図５（ａ）と同様な構造を有
するだけでなく、さらに、第１導電型の第５半導体領域
２６が、第１半導体領域１３の上で、第２半導体領域２
２の下に設けられている。読出しゲート１６のチャネル
となるｎ型半導体層の第２半導体領域２２の下で、信号
蓄積領域の第１半導体領域１３の上の領域にｐ型半導体
層の第５半導体領域２６が設けられている。なお、基板
１１の不純物濃度は、１０^１５〜１０^１６ｃｍ^−３程度
である。第１半導体領域１３の不純物濃度は、１０^１６
〜１０^１７ｃｍ^−３程度である。第１半導体領域１３の
不純物濃度は、１０^１６〜１０^１７ｃｍ^−３程度であ
る。第２半導体領域２２の不純物濃度は、１０^１６〜１
０^１７ｃｍ^−３程度である。第３半導体領域１８の不純
物濃度は、１０^１８〜１０^１９ｃｍ^−３程度である。第
４半導体領域１４の不純物濃度は、１０^１９〜１０^２０
ｃｍ^−３程度である。第５半導体領域２６の不純物濃度
は、１０^１６〜１０^１７ｃｍ^−３程度である。

【００２５】このような構造により、信号蓄積領域１３
と読出しチャネル２２との間の電位障壁が高くなり、信
号蓄積領域１３に溜められる電子数を増やすことができ
る。図７（ｂ）は、図７（ａ）のＩ−Ｉ間の経路の電位
分布図である。図７（ｃ）は、図７（ａ）のＩＩ−ＩＩ
間の経路の電位分布図である。図７（ｂ）に示すよう
に、読み出しゲート１６のきわで発生した暗電流２７
は、読出しチャネル２２を通して信号検出部１４へ排出
される。信号蓄積期間にゲート１６のきわで発生した暗
電流２７は、図７（ｃ）に示すように、信号蓄積領域１
３とチャネル２２に挟まれたｐ型半導体層の第５半導体
領域２６の電位が信号電子に対する電位障壁となり、信
号蓄積領域１３へ流入することはない。

【００２６】（第１の実施の形態の実施例２の変形例
１）第１の実施の形態の実施例２の変形例１に係る固体
撮像装置１の画素５は、図８（ａ）に示すように、図７
（ａ）と同様な構造を有するだけでなく、さらに、基板
１１の表面から第１半導体領域１３の上面までの深さ
は、基板１１の表面から絶縁体１２の下面までの深さよ
り深い。このことにより、基板１１の表面で発生する暗
電流が、第１半導体領域１３に注入されるのをより確実
に防ぐことができる。

【００２７】（第１の実施の形態の実施例２の変形例
２）第１の実施の形態の実施例２の変形例２に係る固体
撮像装置１の画素５は、図８（ｂ）に示すように、図７
（ａ）、図８（ａ）と同様な構造を有するだけでなく、
さらに、絶縁体１２の下方に第１半導体領域１３が設け
られている。このことにより、フォトダイオードＰＤの
受光面積を広げることができる。

【００２８】（第１の実施の形態の実施例３）第１の実
施の形態の実施例３に係る固体撮像装置１の画素５の構
造は、図９（ａ）と図９（ｂ）に示す。図９（ｂ）は、
図９（ａ）のＩ−Ｉ方向の断面図である。第１の実施の
形態の実施例３に係る固体撮像装置１の画素５は、第３
半導体領域１８と導電体１６との距離が、絶縁膜１５の
膜厚と等しい点で、第１の実施の形態の実施例１と異な
っている。ｐ型半導体層である第３半導体領域１８が、
読み出しゲート１６に対してオフセットなく自己整合的
に形成されている。このことによっても、ゲート１６の
きわで発生した暗電流は、図７（ｂ）に示すような第３
半導体領域１８のｐ型半導体領域の電位分布の勾配によ
り、信号検出部１４に注入される。

【００２９】（第１の実施の形態の実施例３の変形例
１）第１の実施の形態の実施例３の変形例１に係る固体
撮像装置１の画素５は、図１０（ａ）に示すように、図
９（ｂ）と同様な構造を有するだけでなく、さらに、基
板１１の表面から第１半導体領域１３の上面までの深さ
は、基板１１の表面から絶縁体１２の下面までの深さよ
り深い。このことにより、基板１１の表面で発生する暗
電流が、第１半導体領域１３に注入されるのをより確実
に防ぐことができる。

【００３０】（第１の実施の形態の実施例３の変形例
２）第１の実施の形態の実施例３の変形例２に係る固体
撮像装置１の画素５は、図１０（ｂ）に示すように、図
９（ｂ）、図１０（ａ）と同様な構造を有するだけでな
く、さらに、絶縁体１２の下方に第１半導体領域１３が
設けられている。このことにより、フォトダイオードＰ
Ｄの受光面積を広げることができる。

【００３１】（第１の実施の形態の実施例４）第１の実
施の形態の実施例４に係る固体撮像装置１の画素５の構
造は、図１１（ａ）と図１１（ｂ）に示す。図１１
（ｂ）は、図１１（ａ）のＩ−Ｉ方向の断面図である。
第１の実施の形態の実施例４に係る固体撮像装置１の画
素５は、第３半導体領域１８に対する第１半導体領域１
３のオフセットのオフセット距離Ｙが、オフセット距離
Ｘより短い点で、第１の実施の形態の実施例１と異なっ
ている。このことによっても、信号電子のチャネル２２
への注入は容易にできると考えられる。

【００３２】（第１の実施の形態の実施例４の変形例
１）第１の実施の形態の実施例４の変形例１に係る固体
撮像装置１の画素５は、図１２（ａ）に示すように、図
１１（ｂ）と同様な構造を有するだけでなく、さらに、
基板１１の表面から第１半導体領域１３の上面までの深
さは、基板１１の表面から絶縁体１２の下面までの深さ
より深い。このことにより、基板１１の表面で発生する
暗電流が、第１半導体領域１３に注入されるのをより確
実に防ぐことができる。

【００３３】（第１の実施の形態の実施例４の変形例
２）第１の実施の形態の実施例４の変形例２に係る固体
撮像装置１の画素５は、図１２（ｂ）に示すように、図
１１（ｂ）、図１２（ａ）と同様な構造を有するだけで
なく、さらに、絶縁体１２の下方に第１半導体領域１３
が設けられている。このことにより、フォトダイオード
ＰＤの受光面積を広げることができる。

【００３４】（第２の実施の形態）固体撮像装置１の多
画素化や、撮像システムの小型化、撮像モジュール等の
小型化が進められている。画素５のサイズの小型化が益
々求められている。今後、より面積が縮小される画素に
おいて、効果的に光電変換を行うためには、光の入射経
路中に、光を遮ったり、反射させたりする構造物ができ
るだけ存在しないことが求められる。更に、信号/雑音
（Ｓ／Ｎ）比を良くするため、入射光が存在しないとき
でも、シリコン（Si）基板１１中で発生する電子を極力
少なくする必要がある。この電子の発生は時間的にばら
つくため、画像にムラが生じる雑音成分となる。更に、
低電圧での残像の低減も求められている。

【００３５】第１の実施の形態では、信号電荷の転送を
司る転送トランジスタＦＥＴ１のゲート１６の形状で
は、ゲート長は一定であった。このことにより、信号電
荷の蓄積・転送に必ずしも寄与しない部分にも、光が照
射されている。

【００３６】第２の実施の形態では、Ｓ／Ｎ比を改善
し、低電圧で完全転送を可能とし、更に、光入射経路を
拡大する。低電圧で、電荷転送・蓄積を行うには、適当
な長さのゲート長が必要である。すなわち、電荷蓄積部
１３のポテンシャル分布に着目し、電荷蓄積・転送に必
要なゲート１６の部位のみ突起状の凸部を設ける。その
他のゲート１６の部位はできるだけゲート長を短くす
る。これらのことで、光入射経路が拡大できる。

【００３７】（第２の実施の形態の実施例１）第２の実
施の形態の実施例１に係る固体撮像装置１の画素５の構
造は、図１３と図１４（ａ）乃至（ｄ）に示す。図１４
（ｂ）は、図１３と図１４（ａ）のＩ−Ｉ方向の断面図
である。図１４（ｃ）は、図１３と図１４（ａ）のＩＩ
−ＩＩ方向の断面図である。図１４（ｄ）は、図１４
（ａ）のＩＩＩ−ＩＩＩ方向の断面図である。画素５
は、第１導電型の半導体基板１１を有している。第２導
電型の第１半導体領域１３は、基板１１の表面から離れ
て、基板１１の内部に設けられる。絶縁膜１５は、基板
１１の表面の上に設けられる。導電体１６は、絶縁膜１
５の上に設けられる。導電体１６の凸部２８が第１半導
体領域１３の上方に設けられる。第１導電型の第３半導
体領域１８は、基板１１の表面を含み基板１１に設けら
れる。第３半導体領域１８は、第１半導体領域１３の上
方に設けられる。第３半導体領域１８は、第１半導体領
域１３の側面に接する。第３半導体領域１８は、導電体
１６の下方に設けられる。第２導電型の第４半導体領域
１４は、基板１１の表面を含む基板１１に設けられる。
第４半導体領域１４と導電体１６との距離は絶縁膜１５
の膜厚と等しい。第６半導体領域２９は、第４半導体領
域１４の下に設けられる。第６半導体領域２９は、パン
チスルーを防止する。第２導電型の第２半導体領域３９
は、基板１１の表面を含む基板１１に設けられる。第２
半導体領域３９は、導電体１６の下方に設けられ、特
に、導電体１６の凸部２８の下方に設けられる。第２半
導体領域３９は、第３半導体領域１８の側面と接し第４
の半導体領域の側面とも接する。絶縁体１２の下面が、
基板１１の表面より下に設けられる。絶縁体１２の側面
と下面が、第３半導体領域１８に接する。第１半導体領
域１３は、光電変換により得られた信号電子２４を蓄積
する信号蓄積部である。導電体１６は、信号蓄積部１３
から信号電子を排出する電界効果トランジスタＦＥＴ１
のゲート電極である。第２半導体領域３９は、トランジ
スタＦＥＴ１のチャネル領域である。ゲート電極である
導電体１６において、凸部２８でゲート長が最大であ
る。凸部２８は突起である。ゲート電極である導電体１
６において、ゲート幅を規定する区間の中央に、導電体
１６の凸部２８が設けられる。凸部２８の下方に第３半
導体領域１８が設けられる。なお、凸部２８の側面の下
方に第３半導体領域１８の側面が配置されていてもよ
い。

【００３８】図１４（ｅ）は、図１４（ｄ）のＩＶ−Ｉ
Ｖ間の電気信号蓄積時の電位分布図である。第１半導体
領域１３の第３半導体領域１８と接合する周辺部では電
位２３は勾配を有する。この勾配により、信号電子３１
は、矢印３６の方向に移動する。信号電子３１は、第１
半導体領域の中央に集められる。

【００３９】第２の実施の形態の実施例１に係る固体撮
像装置１の画素５では、フォトダイオードＰＤの表面シ
ールド層(PDp)となる第３半導体領域１８が、ゲート電
極１６と、特に、ゲート電極１６の凸部２８の下方に設
けられている。このことにより、ゲート電極１６の形成
時等のドライエッチング工程での反応性イオンエッチン
グ(RIE)等で生じたダメージ層に、信号蓄積部(PDn)の第
１半導体領域１３の空乏層が接することがなくなる。ダ
メージ層に起因する局所的なリーク電流の増大いわゆる
白傷の発生を防止することができる。更に、暗時のムラ
の発生を低減できる。

【００４０】なお、信号電荷の読出しに関しては、凸部
２８の下方において、信号蓄積部１３と表面シールド層
１８がオフセットされ、信号蓄積部１３の上方に表面シ
ールド層１８を介することなくゲート電極１６、２８が
存在するため、信号電子の信号検出部１４への完全転送
が可能である。

【００４１】第２の実施の形態の実施例１に係る固体撮
像装置１の製造方法を説明する。図１５（ａ）は、固体
撮像装置１の画素５の一部の上面図である。図１５
（ｂ）乃至（ｆ）は、図１５（ａ）のＩ−Ｉ方向の断面
図である。

【００４２】まず、図１５（ｂ）に示すように、シリコ
ン基板１１の内部に素子分離用のLOCOSやSTIの絶縁体１
２を形成する。次に、素子分離用のｐ型半導体層３３を
形成する。イオン注入により信号蓄積領域１３を形成す
る。

【００４３】次に、図１５（ｃ）に示すように、表面シ
ールド層３４を形成する。ｐ型半導体層３３と表面シー
ルド層３４が形成されることにより、第３半導体領域１
８が完成する。この後、アニール等の工程を入れてもよ
い。更に、チャネルインプラ層３９を形成する。併行し
て、周辺回路のトランジスタを構成する素子分離領域、
トランジスタの閾値を制御するイオン注入を行う。

【００４４】図１５（ｄ）に示すように、ゲート絶縁膜
１５とゲート電極１６、あるいはゲート配線などを形成
する。

【００４５】図１５（ｅ）に示すように、検出部１４と
周辺回路のソース・ドレイン領域を形成する。

【００４６】図１５（ｆ）に示すように、パンチスルー
防止領域２９を形成する。

【００４７】この製造方法により、ゲート電極１６下
に、信号蓄積・転送領域１３、３９が形成できる。更
に、ゲート電極１６下に、シリコン表面の空乏化を防止
する表面シールド層３４を形成できる。

【００４８】尚、ゲート電極１６には、ゲート電極１６
の形成時に、凸部２８の突起も形成する。この凸部２８
は、信号電子の読み出しの移動経路上に形成する。そし
て、この凸部２８は、信号電子の読み出しの移動方向に
向かうに従って太く形成してもよい。

【００４９】表面シールド層３４は、凸部２８が形成さ
れる領域を除いて形成してもよい。表面シールド層３４
は、信号電子の読み出しの移動経路となる領域を除いて
形成してもよい。表面シールド層３４は、読出しパスの
電荷転送経路方向に向かうに従って、形成しない幅を増
やし、検出部１４方向に開口面積が大きくなるように形
成してもよい。

【００５０】（第２の実施の形態の実施例１の変形例）
第２の実施の形態の実施例１の変形例に係る固体撮像装
置１の画素５は、図１６（ａ）（ｂ）に示すように、図
１４（ａ）乃至（ｃ）と同様な構造を有するだけでな
く、さらに、レンズ３５が設けられている。レンズ３５
の光軸は、第１半導体領域１３から凸部２８の下方の領
域を除いた領域の中心Ｃ点を通る基板表面に対する垂線
Ｌ７と一致する。レンズ３５は、第３半導体領域３３、
３４（１８）の上方に設けられる。このことにより、光
入射経路をさらに拡大することができる。

【００５１】（第２の実施の形態の実施例２）第２の実
施の形態の実施例２に係る固体撮像装置１の画素５の構
造は、図１７（ａ）乃至（ｃ）に示す。図１７（ｂ）
は、図１７（ａ）のＩ−Ｉ方向の断面図である。図１７
（ｃ）は、図１７（ａ）のＩＩ−ＩＩ方向の断面図であ
る。第２の実施の形態の実施例２に係る固体撮像装置１
の画素５は、ゲート１６の凸部２８と第３半導体領域１
８の距離が絶縁膜１５の膜厚より大きい点で、第２の実
施の形態の実施例１と異なっている。このことによっ
て、信号電子のチャネル３９への注入は容易にできると
考えられる。

【００５２】第２の実施の形態の実施例２の画素５は、
表面シールド層１８とゲート電極１６との間にオフセッ
トが設けられている。このオフセットが存在する領域に
は、読出しトランジスタＦＥＴ１の閾値を制御する第２
半導体領域３９が設けられている。第２半導体領域３９
は、オフセットが存在する領域のシリコン基板表面の空
乏化を防ぐ。このオフセットにより、信号電荷の読出し
の際の移動パスが形成し易くなる。ゲート１６に印可電
圧をより低電圧にしても信号電荷の完全読出しが可能で
ある。矢印３６に沿って集められた信号電子は、矢印３
７に沿って領域３９を経由して信号検出部１４に移動す
る。

【００５３】信号蓄積領域１３の不純物濃度は、望まし
くは、１０^１６〜１０^１７ｃｍ^−３程度である。信号蓄
積領域１３の拡散層深さは、0.3〜1.0μｍ程度が好まし
い。表面シールド層１８の不純物濃度は、１０^１８ｃｍ
^−３程度が好ましい。表面シールド層１８の拡散層深さ
は、0.1〜0.2μｍ程度が好ましい。チャネル形成部３９
の不純物濃度は、１０^１７ｃｍ^−３程度が好ましい。絶
縁膜１５のシリコン酸化膜の膜厚は、好ましくは８０ｎ
ｍ程度である。表面シールド層１８と読出しトランジス
タＦＥＴ１のゲート電極１６、２８の端のオフセット距
離は、信号転送経路方向３７で、好ましくは0.1〜0.3μ
ｍ程度であり、信号転送経路に垂直方向に、0.1〜0.3μ
ｍである。読出しトランジスタＦＥＴ１の凸部２８の長
さは、好ましくは0.3μｍ程度である。凸部２８の幅は
0.4μｍ程度である。表面シールド層１８の開口端部
と、読出しトランジスタＦＥＴ１のゲート電極１６、２
８の端とは、上方からの平面距離で、好ましくは、0.1
〜0.3μｍ程度である。信号蓄積部１３のイオン注入
は、例えば、不純物が燐（Ｐ）で、加速電圧を320kV、
ドーズ量を1.35×１０^１２ｃｍ^−２程度とする。表面シ
ールド層１８の領域３４のイオン注入は、例えば、不純
物が硼素（Ｂ）で、加速電圧を15kV、ドーズ量を1.0×
１０^１３ｃｍ^−２程度として行われる。チャネルの閾値
を決める領域３９のイオン注入は、例えば、不純物が硼
素で、加速電圧を15kV、ドーズ量を2.0×１０ ^１２ｃｍ
^−２程度である。表面シールド層１８の素子分離用領域
３３のイオン注入は、例えば、不純物が硼素で、加速電
圧を140kV、ドーズ量を5.0×１０^１２ｃｍ^−２程度、更
に、不純物が硼素で、加速電圧を80kV、ドーズ量を7.0
×１０^{１ ２}ｃｍ^−２程度である。

【００５４】図１８（ａ）は、図１７（ｂ）のＩＩＩ−
ＩＩＩ間の電気信号蓄積時の電位分布図である。図１８
（ｂ）は、図１７（ｂ）のＩＩＩ−ＩＩＩ間の電気信号
読出し時の電位分布図である。図１８（ｃ）は、図１７
（ｃ）のＩＶ−ＩＶ間の電気信号蓄積時の電位分布図で
ある。図１８（ｄ）は、図１７（ｃ）のＩＶ−ＩＶ間の
電気信号読出し時の電位分布図である。

【００５５】信号蓄積時には、図１８（ａ）に示すよう
に、信号電子は、蓄積層１３と読出しチャネル３９とに
はさまれたｐ型半導体基板１１の領域の電位が障壁とな
り蓄積層１３に溜められる。なお、図１８（ｃ）に示す
ように、蓄積層１３の周辺部で発生した信号電子は、蓄
積層１３の中央部に移動して蓄積される。信号電子は周
辺部には存在しにくい。

【００５６】信号読出し時には、図１８（ｂ）に示すよ
うに、読み出しゲート１６に正電位が印加されることに
より、読出しゲート１６の下のチャネル３９のポテンシ
ャルは高くなる。領域１３と領域３９にはさまれたｐ型
半導体基板１１の領域の電位がそれにつれて高くなり、
信号蓄積部１３の信号電子は矢印３７方向の信号検出部
１４へ全て読み出される。信号電子の読み出し経路が生
じる。残留電子が無いので、熱雑音や残像等の雑音が発
生しない。なお、図１８（ｄ）に示すように、蓄積層１
３の周辺部で発生した信号電子は、蓄積層１３の中央部
に移動しており、信号電子は周辺部には存在しにくいの
で、信号電子の読み出し経路は存在しにくい。

【００５７】（第２の実施の形態の実施例２の変形例
１）第２の実施の形態の実施例２の変形例１に係る固体
撮像装置１の画素５は、図１７（ａ）乃至（ｃ）と同様
な構造を有するが、図１９（ａ）に示すように、第３半
導体領域１８と第２半導体領域３９の形状が異なる。

【００５８】第２の実施の形態の実施例２の変形例１に
係る固体撮像装置１の画素５は、信号読出し経路３７の
方向に、信号蓄積領域１３からゲート電極１６の方向に
向けて、表面シールド層１８の開口の幅が広がってい
る。読出し経路３７に沿って表面シールド層１８の開口
幅が広がるために、信号検出部１４に近くなるに従い、
信号読出し経路３７のポテンシャルが深くなり、低いゲ
ート電圧での信号電荷の完全転送が可能である。

【００５９】（第２の実施の形態の実施例２の変形例
２）第２の実施の形態の実施例２の変形例２に係る固体
撮像装置１の画素５は、図１７（ａ）乃至（ｃ）と同様
な構造を有するが、図１９（ｂ）に示すように、凸部２
８の形状が異なる。

【００６０】第２の実施の形態の実施例２の変形例２に
係る固体撮像装置１の画素５は、信号読出し経路３７の
方向で、信号蓄積領域１３からゲート電極１６の方向に
向けて、読出しトランジスタＦＥＴ１の凸部２８の幅が
広がっている。信号読出し経路３７に沿ってゲート幅が
広がるために、検出部１４に近くなるに従い、信号読出
し経路３７にゲート電極１６からの変調が効き易くな
る。低いゲート電圧での信号電荷の完全転送が可能とな
る。

【００６１】（第２の実施の形態の実施例２の変形例
３）第２の実施の形態の実施例２の変形例３に係る固体
撮像装置１の画素５は、図１７（ａ）乃至（ｃ）と同様
な構造を有するが、図１９（ｃ）に示すように、凸部２
８、第３半導体領域１８と第２半導体領域３９の形状が
異なる。

【００６２】第２の実施の形態の実施例２の変形例３に
係る固体撮像装置１の画素５は、信号読出し経路３７の
方向で、信号蓄積領域１３からゲート電極１６の方向に
向けて、表面シールド層１８の開口の幅が広がり、読出
しトランジスタＦＥＴ１の凸部２８の幅が広がってい
る。このことにより、第２の実施の形態の実施例２の変
形例１と２の効果をあわせて得ることができる。一層低
いゲート電圧での信号電荷の完全転送が可能となる。

【００６３】（第２の実施の形態の実施例２の変形例
４）第２の実施の形態の実施例２の変形例４に係る固体
撮像装置１の画素５は、図１９（ａ）と同様な構造を有
するが、図２０（ａ）に示すように、第３半導体領域１
８と第２半導体領域３９の形状が異り半円形を有する。

【００６４】第２の実施の形態の実施例２の変形例１に
係る固体撮像装置１の画素５は、信号読出し経路３７の
方向に、信号蓄積領域１３からゲート電極１６の方向に
向けて、表面シールド層１８の開口の幅が広がり、開口
が半円を描いている。このことにより、第２の実施の形
態の実施例２の変形例１と同様な効果が得られる。さら
に開口付近の電界分布が均一になり、白傷の発生を低減
することができる。

【００６５】（第２の実施の形態の実施例２の変形例
５）第２の実施の形態の実施例２の変形例５に係る固体
撮像装置１の画素５は、図１９（ｂ）と同様な構造を有
するが、図２０（ｂ）に示すように、凸部２８の形状が
異なり半円形を有する。

【００６６】第２の実施の形態の実施例２の変形例５に
係る固体撮像装置１の画素５は、信号読出し経路３７の
方向で、信号蓄積領域１３からゲート電極１６の方向に
向けて、読出しトランジスタＦＥＴ１の凸部２８の幅が
広がり、凸部２８が半円形を有している。このことによ
り、第２の実施の形態の実施例２の変形例２と同様な効
果が得られる。さらに開口付近の電界分布が均一にな
り、白傷の発生を低減することができる。

【００６７】（第２の実施の形態の実施例２の変形例
６）第２の実施の形態の実施例２の変形例６に係る固体
撮像装置１の画素５は、図１９（ｃ）と同様な構造を有
するが、図２０（ｃ）に示すように、凸部２８、第３半
導体領域１８と第２半導体領域３９の形状が異なり半円
形をそれぞれ有する。

【００６８】第２の実施の形態の実施例２の変形例６に
係る固体撮像装置１の画素５は、信号読出し経路３７の
方向で、信号蓄積領域１３からゲート電極１６の方向に
向けて、表面シールド層１８の開口の幅が広がり開口が
半円を描いている。読出しトランジスタＦＥＴ１の凸部
２８の幅が広がり凸部２８が半円形を有している。この
ことにより、第２の実施の形態の実施例２の変形例３と
同様な効果が得られる。さらに開口付近の電界分布が均
一になり、白傷の発生を低減することができる。

【００６９】（第２の実施の形態の実施例２の変形例
７）第２の実施の形態の実施例２の変形例７に係る固体
撮像装置１の画素５は、図１７（ａ）乃至（ｃ）と図２
１（ａ）と同様な構造を有するが、図２１（ｂ）に示す
ように、第１半導体領域１３に対する、第３半導体領域
１８の開口の位置が異なる。同様に第２半導体領域３９
の凸部の位置が異なる。同様に導電体１６の凸部２８の
位置が異なる。このことによっても、第２の実施の形態
の実施例２と同様な効果が得られる。

【００７０】（第２の実施の形態の実施例２の変形例
８）第２の実施の形態の実施例２の変形例８に係る固体
撮像装置１の画素５は、図１７（ａ）乃至（ｃ）と図２
１（ａ）と同様な構造を有するが、図２１（ｃ）に示す
ように、第１半導体領域１３に対する、第３半導体領域
１８の開口の位置が異なる。同様に第２半導体領域３９
の凸部の位置が異なる。同様に導電体１６の凸部２８の
位置が異なる。このことによっても、第２の実施の形態
の実施例２と同様な効果が得られる。

【００７１】図２２（ａ）は、第２の実施の形態の実施
例２及び変形例１乃至６に係る固体撮像装置１につい
て、凸部２８のゲートの周辺長に対する白傷の発生した
画素５の個数である。これより、凸部２８のゲートの周
辺長が小さいほど白傷は発生しにくいことがわかる。な
お、凸部２８のゲートの周辺長をゼロに設定すると固体
撮像装置１は動作しない。

【００７２】図２２（ｂ）も、第２の実施の形態の実施
例２及び変形例１乃至６に係る固体撮像装置１につい
て、凸部２８のゲート面積に対する白傷の発生した画素
５の個数である。これより、凸部２８のゲート面積が小
さいほど白傷は発生しにくいことがわかる。なお、凸部
２８のゲート面積をゼロに設定すると固体撮像装置１は
動作しない。以上の結果から、白傷の発生しにくい凸部
２８の形状は、ゲートの周辺長が小さく、ゲート面積が
小さい形状であることがわかった。すなわち、凸部２８
の形状は、図２０（ｂ）（ｃ）に示すような半円形が望
ましい。

【００７３】（第２の実施の形態の実施例３）第２の実
施の形態の実施例３に係る固体撮像装置１の画素５の構
造は、図２３（ａ）乃至（ｃ）に示す。図２３（ｂ）
は、図２３（ａ）のＩ−Ｉ方向の断面図である。図２３
（ｃ）は、図２３（ａ）のＩＩ−ＩＩ方向の断面図であ
る。第２の実施の形態の実施例３に係る固体撮像装置１
の画素５は、第１半導体領域１３と３８の構造におい
て、第２の実施の形態の実施例２と異なっている。この
ことによって、信号電子のチャネル３９への注入は同様
に容易にでき、さらに、暗電流を低減することができ
る。

【００７４】第２の実施の形態の実施例３の画素５は、
ゲート電極１６の下方に信号蓄積部１３、３８の一部を
成す凸部３８を有する。凸部３８を設けることで、信号
蓄積部１３の深さをより基板１１の深くにできる。従っ
て、信号蓄積部１３から伸びる空乏層位置を、より基板
１１の深くに形成できる。このことは、図２３（ｄ）に
示すように、ｐｎ接合の位置を深さｄ１から深さｄ２に
ふかくできることからも明らかである。ゲート加工工程
のDry工程のダメージに起因する発生電荷が、信号蓄積
領域１３の空乏層に取り込まれにくくなるため、雑音発
生が抑えられる。一方、凸部３８の周辺では、第２の実
施の形態の実施例２と同じ電位分布を有するので、同様
の低いゲート電圧で信号電子の読み出しができる。

【００７５】（第３の実施の形態）CMOSセンサーを含む
固体撮像装置１においては、光電変換を行うフォトダイ
オードＰＤを構成するｎ型拡散層の第１半導体領域１３
及びp型拡散層の第３半導体領域１８を有する。領域１
３と１８は、図２４に示すように、フォトダイオードＰ
Ｄに隣接する読出しMOSトランジスタＦＥＴ１のゲート
電極１６に対して自己整合的なイオン注入４６により形
成される。これらの拡散層１３、１８のシリコン基板１
１の表面からの深さは、通常のCMOS素子のソース／ドレ
イン（S/D）拡散層よりはるかに深い位置に形成され
る。ところがCMOSセンサーのように標準CMOS製造プロセ
スに準拠してCMOSセンサーを製造する場合には、CMOSセ
ンサーの微細化と共にCMOSセンサーのゲート電極の厚さ
が薄くなる。このことにより、読み出しゲート電極１６
の厚さも薄くする。拡散層１３、１８を、薄くなった読
出しゲート電極１６に自己整合的に形成しようとする
と、イオン注入４６の際にゲート電極１６を突き抜けて
イオン種が読み出しゲート１６のチャネル部分４５にま
で侵入してしまう。読出しトランジスタＦＥＴ１の閾値
が変化してしまう。

【００７６】第３の実施の形態に係る固体撮像装置１が
有する画素５は、図２５（ａ）（ｂ）に示すように、ゲ
ート電極１６の厚さが薄くても、第１半導体領域１３を
深く、かつ、ゲート電極１６に対して自己整合的に設け
ることができる。また、第４半導体領域１４は、浅く、
かつ、ゲート電極１６に対して自己整合的に設けること
ができる。図２５（ｂ）は、図２５（ａ）のＩ−Ｉ方向
の断面図である。

【００７７】従来は、ゲート電極の厚さを、厚く３００
〜４００ｎｍにしても、第１半導体領域１３の深さは、
高々２００〜３００ｎｍであった。第３の実施の形態で
は、ゲート電極の厚さを、薄く２００〜３００ｎｍにし
ても、第１半導体領域１３の深さは、４００〜７００ｎ
ｍであった。なお、この第１半導体領域１３の深さは、
イオン注入の際に使用するレジストの性能に左右され、
ゲート電極１６の厚さに左右されない。レジストの形成
条件によってはより深くすることができる。

【００７８】第３の実施の形態の固体撮像装置１の製造
方法を説明する。第３の実施の形態では、読出しゲート
電極１６のパターン形成を二回のパターンエッチングで
行う。１回目のパターンエッチングでは、ゲート電極１
６のパターンと、フォトダイオードＰＤのパターンとを
合わせたパターンを用いる。２回目のパターンエッチン
グのパターンをフォトダイオードＰＤのパターンにす
る。２回目のパターンエッチングを行う。フォトレジス
トを剥離せずに、フォトレジストをマスクに、イオン注
入を行う。このイオン注入により、フォトダイオードＰ
Ｄを構成するｎ型拡散層１３またはｐ型拡散層１８を形
成する。

【００７９】すなわち、図２６（ａ）（ｂ）に示すよう
に、基板１１上にゲート絶縁膜１５を形成する。図２６
（ｂ）は、図２６（ａ）のＩ−Ｉ方向の断面図である。
ゲート絶縁膜１５の上に、ゲート電極１６となる多結晶
シリコン膜４７を堆積する。多結晶シリコン膜４７の上
に、フォトレジストのパターン４８、４９、５０を形成
する。パターン４８は、フォトダイオードＰＤのパター
ンである。パターン４９、５０は、ゲート電極１６、１
９乃至２１のパターンである。パターン４８と４９は一
体化している。次に、１回目のパターンエッチングを行
う。多結晶シリコン膜４７をエッチングする。１回目の
パターンエッチングにより、多結晶シリコン膜の一体化
したパターン４７、１６とゲート電極１９乃至２１が形
成される。レジスト４９を剥離する。

【００８０】図２７（ａ）（ｂ）に示すように、パター
ン４７、１６とゲート電極１９乃至２１をマスクにイオ
ン注入を行い、第４半導体領域１４と第６半導体領域２
９を形成する。多結晶シリコンのパターン１６とゲート
電極１９乃至２１と基板１１上にレジスト膜５２を形成
する。レジスト膜５２によって、パターン４７の上にパ
ターン４７に重なる開口５１が形成される。開口５１の
パターンはフォトダイオードＰＤのパターンとおなじで
ある。図２７（ｂ）（ｃ）は、図２７（ａ）のＩ−Ｉ方
向の断面図である。

【００８１】図２７（ｃ）に示すように、２回目のパタ
ーンエッチングを行う。多結晶シリコン膜４７をエッチ
ングする。２回目のパターンエッチングにより、ゲート
電極１６が形成される。レジスト膜５２をマスクにイオ
ン注入５３を行う。第１半導体領域１３と第３半導体領
域１８を形成する。レジスト膜５２を剥離する。ゲート
電極１６、１８乃至２１の露出した多結晶シリコン表面
を酸化する。

【００８２】第３の実施の形態の製造方法によれば、２
回目のパターンエッチングに使用したレジスト膜５２を
残し、このレジスト膜５２をマスクとしてフォトダイオ
ードＰＤのイオン注入をする。レジスト膜５２をマスク
とするので、通常よりも深い位置にイオン注入を行って
も、イオンがゲート電極１６を突き抜けてシリコン基板
１１に到達することはない。

【００８３】（第４の実施の形態）固体撮像装置におい
ては、光感度の向上を目的として、反射防止膜を形成す
る。固体撮像装置として、ＣＭＯＳセンサーは、最近、
低消費電力、単一電源駆動で注目されている。ＣＭＯＳ
センサーは、照射光の開口を規定する金属膜の高さが高
いため、金属膜で照射光を規定しても、照射光がフォト
ダイオードＰＤに到達するまでに、光路が広がりやす
い。このことにより、光感度が上がりにくい。ＣＭＯＳ
センサーは、ポリシリコンなどによる配線で信号電荷を
転送するため、この配線の上方に開口を規定する金属膜
構造が形成されることになる。そして、開口を規定する
金属膜は高い位置に配置されることになる。

【００８４】第４の実施の形態では、照射光をフォトダ
イオードＰＤへ集光させる手段を具備する増幅型固体撮
像装置について説明する。そして、光感度を向上させた
固体撮像装置を提供する。

【００８５】（第４の実施の形態の実施例１）第４の実
施の形態に係る固体撮像装置１は、図２８（ａ）乃至
（ｄ）に示すように、画素ＣＢ、ＣＲ、ＣＧを有してい
る。図２８（ｂ）は、図２８（ａ）のＩ−Ｉ方向の断面
図である。図２８（ｃ）は、図２８（ａ）のＩＩ−ＩＩ
方向の断面図である。図２８（ｄ）は、図２８（ａ）の
ＩＩＩ−ＩＩＩ方向の断面図である。画素ＣＢ、ＣＲ、
ＣＧは、図１の画素アレー２を構成する。画素ＣＢ、Ｃ
Ｒ、ＣＧは、第１導電型の半導体基板１１を有する。絶
縁体１２の下面が基板１１の表面１１より下に設けられ
る。絶縁体１２の側面が基板１１に接する。第２導電型
の第１半導体領域１３は、１１基板の表面から離れて、
基板１１の内部に設けられる。第１半導体領域１３の側
面が基板１１を介して絶縁体１２の側面に対向する。シ
リコン酸化膜５２乃至５４は、基板１１の上で第１半導
体領域１３の上方に設けられる。シリコン窒化膜５５乃
至５７（反射防止膜：Ｓｉ３Ｎ４）は、シリコン酸化膜
５２乃至５４の上に設けられる。第１半導体領域１３の
上方におけるシリコン窒化膜５５乃至５７の膜厚とシリ
コン酸化膜５２乃至５４の膜厚の合計が６００Åより厚
い。シリコン窒化膜５５乃至５７は、シリコン酸化膜５
２乃至５４と屈折率が異なる。

【００８６】画素ＣＢは、図２８（ｂ）に示すように、
第１半導体領域１３の上方におけるシリコン窒化膜５５
の膜厚Ｔ２Ｂとシリコン酸化膜５２の膜厚Ｔ１Ｂの合計
が６００Åより厚い。

【００８７】画素ＣＲは、図２８（ｃ）に示すように、
第１半導体領域１３の上方におけるシリコン窒化膜５６
の膜厚Ｔ２Ｒとシリコン酸化膜５３の膜厚Ｔ１Ｒの合計
が７００Åより厚い。

【００８８】画素ＣＧは、図２８（ｄ）に示すように、
第１半導体領域１３の上方におけるシリコン窒化膜５７
の膜厚Ｔ２Ｇとシリコン酸化膜５４の膜厚Ｔ１Ｇの合計
が６５０Åより厚い。

【００８９】シリコン基板１１上にゲート電極１６、１
９乃至２１が設けられる。フォトダイオードＰＤの信号
蓄積部となる第１半導体領域は、レジストを用いたパタ
ーニングと、リン（Ｐ）イオンを加速器などで打ち込む
ことにより形成される。

【００９０】フォトダイオードＰＤを保護するために、
シリコン酸化膜５２乃至５４を、膜厚１００〜２００Å
程度堆積する。好ましい膜厚は１５０〜２００Å程度で
ある。このことにより、シリコン窒化膜５５乃至５７の
積層構造において、光感度を向上させることができる。
シリコン酸化膜５２乃至５４の堆積は、化学気相成長
（ＣＶＤ）法などで行う。反射防止膜として、例えば、
シリコン窒化膜（Ｓｉ3Ｎ4）膜５５乃至５７を、膜厚４
００〜７００Å程度ＣＶＤ方で堆積する。そして、フォ
トダイオードＰＤの領域よりも例えば、０．２μｍ幅広
い領域にレジストが残るようにパターニングする。ケミ
カルドライエッチング（ＣＤＥ：Ｃｈｅｍｉｃａｌ Ｄ
ｒｙ Ｅｔｃｈｉｎｇ）法などで、露出したシリコン窒
化膜５５乃至５７を除去し、所望の反射防止膜パターン
を形成する。このとき、フォトダイオードＰＤ上の酸化
膜厚、および反射防止膜の膜厚の合計として、６００Å
以上にすることが好ましい。この理由は、反射防止膜５
５乃至５７の膜厚は、緑（Ｇ）光の波長５５０ｎｍに対
して最適膜厚５００〜６００Å程度であること、及び、
フォトダイオードＰＤ上の酸化膜５２乃至５４の膜厚が
１００Å以上必要なためである。このＰＤ上の酸化膜厚
５２乃至５４が１００Å以上必要である理由は、ＣＤＥ
で反射防止膜５５乃至５７をパターニングする際、反射
防止膜５５乃至５７とフォトダイオードＰＤ上の酸化膜
５２乃至５４とのエッチング選択比が十分に（１桁以
上）確保できない条件で加工しても酸化膜５２乃至５４
の下へのダメージを防ぐことができるためである。

【００９１】また、この反射防止膜５５乃至５７を形成
する際には、画素ＣＢ、ＣＲ、ＣＧ毎に反射防止膜５５
乃至５７の膜厚を変えて、各ＲＧＢ画素ＣＢ、ＣＲ、Ｃ
Ｇにおいて感度がもっとも高くなる反射防止膜厚Ｔ２
Ｂ、Ｔ２Ｒ、Ｔ２Ｇになるようにすることも可能であ
る。形成方法としては、シリコン窒化膜を膜厚４００〜
５００Å程度、好ましくは４５０Å程度堆積する。そし
て、青色（Ｂ）画素ＣＢについて、窒化シリコン膜のパ
ターニングを、ＣＤＥ法により行う。再び、シリコン窒
化膜を膜厚５００〜６００Å程度、好ましくは５５０Å
程度堆積する。そして、緑色（Ｇ）画素ＣＧについて、
窒化シリコン膜のパターニングを、ＣＤＥ法により行
う。さらに、シリコン窒化膜を膜厚６００〜７００Å程
度、好ましくは６５０Å程度堆積する。そして、赤色
（Ｒ）画素ＣＲについて、窒化シリコン膜のパターニン
グを、ＣＤＥ法により行う。これらのことによりＲＧＢ
それぞれの画素について、反射防止膜５５乃至５７の膜
厚を変えて形成することができる。反射防止膜５５乃至
５７を形成することで、ＲＧＢの光感度を向上すること
ができるので、各画素ＣＢ、ＣＲ、ＣＧにおいて他の色
の光がフォトダイオードＰＤへ照射されなくなるので、
混色を低減することもできる。

【００９２】（第４の実施の形態の実施例２）第４の実
施の形態の実施例２に係る固体撮像装置１の画素５は、
図２９（ａ）乃至（ｄ）に示すように、第４の実施の形
態の実施例１の図２８（ａ）乃至（ｄ）と同様な構造を
有するだけでなく、さらに、シリコン窒化膜５８乃至６
０の幅は、絶縁体１２の側面の間隔より狭い。そして、
シリコン窒化膜５８乃至６０の幅は、第１半導体領域１
３の幅より広い。反射防止膜５８乃至６０を形成する領
域を第１半導体領域１３の端よりも広く、素子分離領域
１２の端よりも狭くする。

【００９３】第４の実施の形態の実施例２では、第４の
実施の形態の実施例１と同様にフォトダイオードＰＤま
でを形成する。この後、シリコン酸化膜５２乃至５４と
シリコン窒化膜５５乃至５７を、図３０（ａ）乃至
（ｃ）に示すように、第４の実施の形態の実施例１と同
様に形成する。シリコン窒化膜５５乃至５７の上に、レ
ジストパターン６１乃至６３を形成する。図３０（ｄ）
乃至（ｆ）に示すように、シリコン窒化膜５５乃至５７
を、フォトダイオードＰＤ（第１半導体領域１３）より
も片側で幅およそ０．１μｍ以上広い領域になるように
パターンエッチングする。反射防止膜５８乃至６０が形
成される。フォトダイオードＰＤよりも広い領域に反射
防止膜５８乃至６０を形成する理由は、ＣＤＥ法による
加工の際にサイドエッチングが入るためである。このた
め、反射防止膜５８乃至６０をパターニングで残す際に
は、膜厚Ｔ２Ｂ、Ｔ２Ｒ、Ｔ２Ｇに対して、２倍以上の
幅を設けることが必要である。この幅により、ＣＤＥ法
によるサイドエッチングだけでなく、空乏層の広がりと
光の屈折を加味した広範囲の照射光の入射が可能にな
る。また、この幅によりパターニングにおける合わせず
れが発生しにくい。

【００９４】また、反射防止膜５８乃至６０が、フォト
ダイオードＰＤよりも広い領域に形成する上限について
は、最大でも素子分離領域１２の境界までとすることが
好ましい。この理由は、素子分離領域（ＬＯＣＯＳ）の
形成の際に、素子分離領域１２の端に応力が発生しやす
い。この素子分離領域１２の端の応力とシリコン窒化膜
５８乃至６０の応力で基板１１内に結晶欠陥が生じるの
を防ぐためである。

【００９５】（第４の実施の形態の実施例３）第４の実
施の形態の実施例３に係る固体撮像装置１は、図３１
（ａ）に示すように、画素Ｃ１、Ｃ２を有している。図
３１（ｂ）は、図３１（ａ）のＩ−Ｉ方向の断面図であ
る。画素Ｃ１、Ｃ２は、図１の画素アレー２を構成す
る。画素アレー２は、第１導電型の半導体基板１１を有
する。絶縁体１２の下面が、基板１１の表面より下に設
けられる。絶縁体１２の側面が、基板１１に接する。第
２導電型の第１半導体領域１３は、基板１１の表面から
離れて、基板１１の内部に設けられる。第１半導体領域
１３の側面が、基板１１を介して絶縁体１２の側面に対
向する。酸化シリコン領域６６は、第１半導体領域１３
の上方に設けられる。酸化シリコン領域６６は、第１半
導体領域１３の上方に凹面を有する。窒化シリコン領域
６７は、第１半導体領域１３の上方に設けられる。窒化
シリコン領域６７は、第１半導体領域１３の上方に酸化
シリコン領域６６の凹面に一致する凸面を有する。導電
体６５、６４は、酸化シリコン領域６６と窒化シリコン
領域６７の側方に設けられる。導電体６５、６４は、ア
ルミニウム合金等の金属膜である。窒化シリコン領域６
７は、層間膜となる酸化シリコン領域６６、３０と異な
る屈折率を有する。このことにより、窒化シリコン領域
６７に凸レンズ効果を持たせることができる。 導電体
６５、６４により、導電体６５と６４の間が照射光の開
口と規定される。この開口とほぼ同じ高さに凸レンズ効
果を有する窒化シリコン領域６７が形成される。

【００９６】第４の実施の形態の実施例３では、照射光
の開口を規定する金属膜とフォトダイオードＰＤの間に
集光を目的として層間膜材料３０、６６と屈折率の異な
る材料６７により凸レンズを形成する。すなわち、ゲー
ト電極１６、１９乃至２１、フォトダイオードＰＤを形
成する。減圧（ＬＰ）−ＣＶＤ法などにより層間絶縁膜
３０を４０００Å程度堆積する。次に、導電体６５、６
６を、スパッタリング法で堆積し、ＲＩＥ法でパターン
エッチングして形成する。いわゆる埋め込み性のあるシ
リコン酸化膜６６を１０００Å程度堆積する。ＣＶＤ法
などでシリコン窒化膜６７を例えば１５０００Å堆積す
る。この後、ケミカルメカニカルポリッシング（ＣＭ
Ｐ）法やレジストエッチバック法などで、シリコン窒化
膜６７表面を平坦化する。このことで、フォトダイオー
ドＰＤ上には、シリコン窒化膜６７の膜厚が厚く、導電
体６４等の上などでは、薄くなるため、下に凸の凸レン
ズを形成することができる。

【００９７】（第４の実施の形態の実施例４）第４の実
施の形態の実施例４に係る固体撮像装置１は、図３２
（ａ）に示すように、画素Ｃ１、Ｃ２を有している。図
３２（ｂ）は、図３２（ａ）のＩ−Ｉ方向の断面図であ
る。第４の実施の形態の実施例４に係る固体撮像装置１
は、図３２（ｂ）に示すように、第４の実施の形態の実
施例３の図３１（ｂ）と同様な構造を有する。しかし、
一部異なる構造を有している。すなわち、酸化シリコン
領域６９は、第１半導体領域１３の上方に設けられる。
酸化シリコン領域６９は、第１半導体領域１３の上方に
凹面を有する。窒化シリコン領域６８は、第１半導体領
域１３の上方に設けられる。窒化シリコン領域６８は、
第１半導体領域１３の上方に酸化シリコン領域６９の凹
面に一致する凸面を有する。導電体６５、６４は、酸化
シリコン領域６９と窒化シリコン領域６８の側方に設け
られる。このことにより、窒化シリコン領域６８に凸レ
ンズ効果を持たせることができる。導電体６５、６４に
より、導電体６５と６４の間が照射光の開口と規定され
る。この開口とほぼ同じ高さに凸レンズ効果を有する窒
化シリコン領域６８が形成される。

【００９８】第４の実施の形態の実施例４では、開口を
規定する導電体６４，６５とほぼ同じ高さかあるいは、
それよりも低い高さに層内レンズを形成する。第４の実
施の形態の実施例４の形成方法は、第４の実施の形態の
実施例３と同様に、ゲート電極１６等、フォトダイオー
ドＰＤ、さらには、必要に応じて反射防止膜を形成す
る。シリコン酸化膜などの層間膜３０をたとえばＬＰ−
ＣＶＤ法などにより堆積する。層間膜３０をＣＭＰ法
や、レジストエッチバック（ＥＢ）法などにより平坦化
する。開口を規定する導電体６４、６５として、たとえ
ば金属膜のアルミニウム（Ａｌ）などをスパッタリング
法などにより、たとえば膜厚４０００Å程度堆積する。
レジスト塗布、レジストパターニング、ＲＩＥ法などに
よる金属膜のパターニングを行う。所望の領域の金属膜
を除去し、開口領域を確保し、開口を規定する導電体６
４、６５を形成する。このとき、導電体６４、６５の厚
さ分だけ表面上には段差が生じている。ここで、たとえ
ば、ＬＰ−ＣＶＤ法などでシリコン窒化膜６８を導電体
６４、６５の段差よりも少ない膜厚に相当する分、たと
えば、２０００Å程度堆積する。この結果、導電体６
４、６５上では２０００Åの厚さでシリコン窒化膜６８
が堆積する。しかしながら、導電体６４、６５の開口部
では、シリコン窒化膜６８の膜堆積時におけるシャドー
ウィングなどにより、導電体６４、６５の開口の端部で
は、ほとんどシリコン窒化膜６８が堆積しないか、膜厚
が薄くなる。また、導電体６４、６５の開口の中央部近
傍では、ほぼ２０００Å程度の膜厚になる。この結果、
導電体６４、６５の開口部で、シリコン窒化膜６８の凸
レンズを形成することができる。こののち、ＬＰ−ＣＶ
Ｄ法などにより、シリコン酸化膜６９を堆積し、ＣＭＰ
法やレジストＥＢ法による平坦化を行う。

【００９９】（第４の実施の形態の実施例５）第４の実
施の形態の実施例５に係る固体撮像装置１は、図３３
（ａ）に示すように、画素Ｃ１、Ｃ２を有している。図
３３（ｂ）は、図３３（ａ）のＩ−Ｉ方向の断面図であ
る。第４の実施の形態の実施例５に係る固体撮像装置１
は、図３３（ｂ）に示すように、第４の実施の形態の実
施例４の図３２（ｂ）と同様な構造を有する。しかし、
一部異なる構造を有している。すなわち、酸化シリコン
領域７１は、第１半導体領域１３の上方に設けられる。
酸化シリコン領域７１は、第１半導体領域１３の上方に
凹面を有する。窒化シリコン領域７０は、第１半導体領
域１３の上方に設けられる。窒化シリコン領域７０は、
第１半導体領域１３の上方に酸化シリコン領域７１の凹
面に一致する凸面を有する。導電体１６は、酸化シリコ
ン領域７１と窒化シリコン領域７０の側方に設けられ
る。このことにより、窒化シリコン領域７０に凸レンズ
効果を持たせることができる。導電体６５、６４によ
り、導電体６５と６４の間が照射光の開口と規定され
る。この開口より低いところに凸レンズ効果を有する窒
化シリコン領域７０が形成される。

【０１００】第４の実施の形態の実施例５では、開口を
規定する導電体６４，６５よりも低い高さに層内レンズ
を形成する。第４の実施の形態の実施例５の形成方法
は、第４の実施の形態の実施例３と同様に、ゲート電極
１６等、フォトダイオードＰＤ、さらには、必要に応じ
て反射防止膜を形成する。このとき、ゲート電極１６、
絶縁体１２により表面上には段差が生じている。ここ
で、シリコン窒化膜７０を、２０００Å程度堆積する。
この結果、第４の実施の形態の実施例４と同様に、シリ
コン窒化膜７０の凸レンズを形成することができる。こ
ののち、ＬＰ−ＣＶＤ法などにより、シリコン酸化膜７
１を堆積し、ＣＭＰ法やレジストＥＢ法による平坦化を
行う。開口を規定する導電体６４、６５を膜厚４０００
Å程度堆積する。導電体６４、６５のパターニングを行
い、開口を規定する導電体６４、６５を形成する。この
のち、ＬＰ−ＣＶＤ法などにより、シリコン酸化膜７２
を堆積し、ＣＭＰ法やレジストＥＢ法による平坦化を行
う。

【０１０１】

【発明の効果】以上述べたように、本発明によれば、熱
雑音と暗電流雑音の発生しにくく、再生画面のS/Nが劣
化しにくい固体撮像装置を提供することができる。

【図面の簡単な説明】

【図１】第１の実施の形態に係る固体撮像装置の上面図
と、その固体撮像装置が有する画素の模式図である。

【図２】第１の実施の形態に係る固体撮像装置が有する
画素の上面図である。

【図３】第１の実施の形態に係る固体撮像装置が有する
画素の断面図と基本的な動作を説明するためのエネルギ
ー準位図である。

【図４】第１の実施の形態の実施例１に係る固体撮像装
置が有する画素の上面図である。

【図５】第１の実施の形態の実施例１に係る固体撮像装
置が有する画素の断面図と基本的な動作を説明するため
のエネルギー準位図である。

【図６】第１の実施の形態の実施例１の変形例１と変形
例２に係る固体撮像装置が有する画素の断面図である。

【図７】第１の実施の形態の実施例２に係る固体撮像装
置が有する画素の断面図と基本的な動作を説明するため
のエネルギー準位図である。

【図８】第１の実施の形態の実施例２の変形例１と変形
例２に係る固体撮像装置が有する画素の断面図である。

【図９】第１の実施の形態の実施例３に係る固体撮像装
置が有する画素の上面図と断面図である。

【図１０】第１の実施の形態の実施例３の変形例１と変
形例２に係る固体撮像装置が有する画素の断面図であ
る。

【図１１】第１の実施の形態の実施例４に係る固体撮像
装置が有する画素の上面図と断面図である。

【図１２】第１の実施の形態の実施例４の変形例１と変
形例２に係る固体撮像装置が有する画素の断面図であ
る。

【図１３】第２の実施の形態の実施例１に係る固体撮像
装置が有する画素の上面図である。

【図１４】第２の実施の形態の実施例１に係る固体撮像
装置が有する画素の詳細な上面図、断面図とエネルギー
準位図である。

【図１５】第２の実施の形態の実施例１に係る固体撮像
装置が有する画素の製造方法を説明するための上面図と
断面図である。

【図１６】第２の実施の形態の実施例１の変形例に係る
固体撮像装置が有する画素の詳細な断面図である。

【図１７】第２の実施の形態の実施例２に係る固体撮像
装置が有する画素の詳細な上面図と断面図である。

【図１８】第２の実施の形態の実施例２に係る固体撮像
装置が有する画素のエネルギー準位図である。

【図１９】第２の実施の形態の実施例２の変形例１乃至
３に係る固体撮像装置が有する画素の詳細な上面図であ
る。

【図２０】第２の実施の形態の実施例２の変形例４乃至
６に係る固体撮像装置が有する画素の詳細な上面図であ
る。

【図２１】第２の実施の形態の実施例２の変形例７及び
変形例８に係る固体撮像装置が有する画素の詳細な上面
図である。

【図２２】第２の実施の形態の実施例２に係る固体撮像
装置において白傷が観察された画素の個数のゲート電極
の凸部の形状依存性を表すグラフである。

【図２３】第２の実施の形態の実施例３に係る固体撮像
装置が有する画素の詳細な上面図、断面図と不純物濃度
分布図である。

【図２４】第３の実施の形態の比較例の固体撮像装置が
有する画素の断面図である。

【図２５】第３の実施の形態に係る固体撮像装置が有す
る画素の上面図と断面図である。

【図２６】第３の実施の形態に係る固体撮像装置が有す
る画素の製造方法を説明するための上面図と断面図（そ
の１）である。

【図２７】第３の実施の形態に係る固体撮像装置が有す
る画素の製造方法を説明するための上面図と断面図（そ
の２）である。

【図２８】第４の実施の形態の実施例１に係る固体撮像
装置が有する画素の上面図と断面図である。

【図２９】第４の実施の形態の実施例２に係る固体撮像
装置が有する画素の上面図と断面図である。

【図３０】第４の実施の形態の実施例２に係る固体撮像
装置が有する画素の製造方法を説明するための断面図で
ある。

【図３１】第４の実施の形態の実施例３に係る固体撮像
装置が有する画素の上面図と断面図である。

【図３２】第４の実施の形態の実施例４に係る固体撮像
装置が有する画素の上面図と断面図である。

【図３３】第４の実施の形態の実施例５に係る固体撮像
装置が有する画素の上面図と断面図である。

【符号の説明】

１ 固体撮像装置 ２ 画素アレー ３ 信号走査回路 ４ 信号読み出し回路 ５ 画素 １１ ｐ型半導体基板 １２ 素子分離領域 １３ フォトダイオード（ＰＤ）の信号蓄積部 １４ 検出部（ディテクトノード、ＦＥＴ１のドレイン
領域） １５ ＦＥＴ１のゲート絶縁膜 １６ ＦＥＴ１のゲート電極 １７ 活性領域 １８ チャネルストッパー兼暗電流抑制領域 １９ ＦＥＴ４のゲート電極 ２０ ＦＥＴ３のゲート電極 ２１ ＦＥＴ２のゲート電極 ２２ ｎ型半導体領域 ２３ コンダクションバンド ２４ 蓄積された信号電子 ２５ 移動した信号電子 ２６ ｐ型半導体領域 ２７ ゲート電極の際で発生し暗電流となる電子の分布 ２８ 突起部（凸部） ２９ パンチスルー防止領域 ３０ 層間絶縁膜 ３１ 電子 ３２ 素子分離領域 ３３ チャネルストッパー領域 ３４ 暗電流抑制領域 ３５ マイクロレンズ ３６、３７ 電子の移動する方向 ３８ 凸部 ３９ 不純物領域 ４０ ＰＤｐの不純物濃度分布 ４１ ＰＤｎ（１３）の不純物濃度分布 ４２ ＰＤｎ（１３と３８）の不純物濃度分布 ４３ ＰＤｎ（３８）の不純物濃度分布 ４４ レジスト ４５ 不純物拡散層 ４６、５３ イオンビーム ４７ ポリシリコン膜 ４８、４９、５０、５２ レジスト ５１ レジストの開口 ５２乃至５４ シリコン酸化膜 ５５乃至６０ シリコン窒化膜 ６１乃至６３ レジスト ６４、６５ メタル配線 ６６、６９、７１、７２ シリコン酸化膜 ６７、６８、７０ シリコン窒化膜 ＦＥＴ１ 読み出しトランジスタ（転送トランジスタ） ＦＥＴ２ リセットトランジスタ ＦＥＴ３ 増幅トランジスタ ＦＥＴ４ 行選択トランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山下 浩史 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 山口 鉄也 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 野崎 秀俊 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 井原 久典 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 田中 長孝 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 江木 雄一郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 綾部 昌之 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 遠藤 幸雄 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 真鍋 宗平 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 4M118 AA02 AA05 AB01 BA14 CA03 CA32 FA06 FA26 GD04 5C024 CX32 CY47 EX43 GX03 GY31 5F049 MA02 MB03 NA04 NA05 NB05 RA02 SS03 SZ20 UA13 UA20

Claims (24)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板と、 前記基板の表面から離れて、前記基板の内部に設けられ
   た第２導電型の第１半導体領域と、 前記基板の表面を含む前記基板に設けられ、前記第１の
   半導体領域の上方に離れて設けられた前記第２導電型の
   第２半導体領域と、 前記第２半導体領域の上に設けられた絶縁膜と、 前記絶縁膜の上に設けられた導電体と、 前記基板の前記表面を含む前記基板に設けられ、下面が
   前記第１半導体領域の上面と接し、側面が前記第２半導
   体領域の側面と接し、前記導電体との距離は前記絶縁膜
   の膜厚以上である前記第１導電型の第３半導体領域と、 前記基板の前記表面を含む前記基板に設けられ、側面が
   前記第２半導体領域の側面と接し、前記導電体との距離
   は前記絶縁膜の膜厚と等しい前記第２導電型の第４半導
   体領域とを有することを特徴とする固体撮像装置。
2. 【請求項２】 前記導電体と前記第３半導体領域の前記
   距離は前記絶縁膜の膜厚より大きいことを特徴とする請
   求項１に記載の固体撮像装置。
3. 【請求項３】 前記第１半導体領域の上で、前記第２半
   導体領域の下に前記第１導電型の第５半導体領域をさら
   に有することを特徴とする請求項1又は請求項２に記載
   の固体撮像装置。
4. 【請求項４】 下面が前記基板の前記表面より下に設け
   られ、側面と下面が前記第３半導体領域に接する絶縁体
   とをさらに有することを特徴とする請求項１乃至３のい
   ずれか１項に記載の固体撮像装置。
5. 【請求項５】 前記基板の前記表面から前記第１半導体
   領域の前記上面までの深さは、前記基板の前記表面から
   前記絶縁体の下面までの深さより深いことを特徴とする
   請求項４に記載の固体撮像装置。
6. 【請求項６】 前記絶縁体の下方に前記第１半導体領域
   が設けられることを特徴とする請求項５に記載の固体撮
   像装置。
7. 【請求項７】 前記第１半導体領域は、光電変換により
   得られた信号電荷を蓄積する信号蓄積部であり、 前記導電体は、前記信号蓄積部から前記信号電荷を排出
   する電界効果トランジスタのゲート電極であり、 前記第２半導体領域は、前記トランジスタのチャネル領
   域であることを特徴とする請求項１乃至６のいずれか１
   項に記載の固体撮像装置。
8. 【請求項８】 第１導電型の半導体基板と、 前記基板の表面から離れて、前記基板の内部に設けられ
   た第２導電型の第１半導体領域と、 前記基板の前記表面の上に設けられた絶縁膜と、 前記絶縁膜の上に設けられ、凸部が前記第１半導体領域
   の上方に設けられた導電体と、 前記基板の前記表面を含み前記基板に設けられ、前記第
   １半導体領域の上方に設けられ、前記第１半導体領域の
   側面に接し、前記導電体の下方に設けられた前記第１導
   電型の第３半導体領域と、 前記基板の前記表面を含む前記基板に設けられ、前記導
   電体との距離は前記絶縁膜の膜厚と等しい前記第２導電
   型の第４半導体領域とを有することを特徴とする固体撮
   像装置。
9. 【請求項９】 前記基板の表面を含む前記基板に設けら
   れ、前記導電体の下方に設けられ、前記凸部の下方に設
   けられ、前記第３半導体領域の側面と接し前記第４の半
   導体領域の側面と接する前記第２導電型の第２半導体領
   域をさらに有することを特徴とする請求項８に記載の固
   体撮像装置。
10. 【請求項１０】 下面が前記基板の前記表面より下に設
    けられ、側面と下面が前記第３半導体領域に接する絶縁
    体とをさらに有することを特徴とする請求項８又は請求
    項９に記載の固体撮像装置。
11. 【請求項１１】 前記第１半導体領域は、光電変換によ
    り得られた信号電荷を蓄積する信号蓄積部であり、 前記導電体は、前記信号蓄積部から前記信号電荷を排出
    する電界効果トランジスタのゲート電極であることを特
    徴とする請求項８乃至１０のいずれか１項に記載の固体
    撮像装置。
12. 【請求項１２】 前記ゲート電極において、前記導電体
    の前記凸部でゲート長が最大であることを特徴とする請
    求項１１に記載の固体撮像装置。
13. 【請求項１３】 前記凸部が突起であることを特徴とす
    る請求項８乃至１２のいずれか１項に記載の固体撮像装
    置。
14. 【請求項１４】 前記ゲート電極においてゲート幅を規
    定する区間の中央に、前記導電体の前記凸部が設けられ
    ることを特徴とする請求項１１に記載の固体撮像装置。
15. 【請求項１５】 前記凸部と前記第３半導体領域の距離
    は前記絶縁膜の膜厚より大きいことを特徴とする請求項
    ８乃至１４のいずれか１項に記載の固体撮像装置。
16. 【請求項１６】 前記凸部の側面の下方に前記第３半導
    体領域の側面が配置されることを特徴とする請求項８乃
    至１４のいずれか１項に記載の固体撮像装置。
17. 【請求項１７】 前記凸部の下方に前記第３半導体領域
    が設けられることを特徴とする請求項８乃至１４のいず
    れか１項に記載の固体撮像装置。
18. 【請求項１８】 前記第２半導体領域は、前記トランジ
    スタのチャネル領域であることを特徴とする請求項９乃
    至１７のいずれか１項に記載の固体撮像装置。
19. 【請求項１９】 前記第１半導体領域から前記凸部の下
    方の領域を除いた領域の中心を通る前記基板表面に対す
    る垂線と、光軸が一致し、前記第３半導体領域の上方に
    設けられたレンズをさらに有することを特徴とする請求
    項８乃至１８のいずれか１項に固体撮像装置。
20. 【請求項２０】 第１導電型の半導体基板と、 下面が前記基板の前記表面より下に設けられ、側面が前
    記基板に接する絶縁体と 前記基板の表面から離れて、前記基板の内部に設けら
    れ、側面が前記基板を介して前記絶縁体の側面に対向す
    る第２導電型の第１半導体領域と、 前記基板の上で前記第１半導体領域の上方に設けられた
    シリコン酸化膜と、 前記シリコン酸化膜の上に設けられ、前記第１半導体領
    域の上方における膜厚と前記シリコン酸化膜の膜厚の合
    計が６００Åより厚いシリコン窒化膜とを有することを
    特徴とする固体撮像装置。
21. 【請求項２１】 前記シリコン窒化膜の幅は、前記絶縁
    体の前記側面の間隔より狭いことを特徴とする請求項２
    ０に記載の固体撮像装置。
22. 【請求項２２】 前記シリコン窒化膜の幅は、前記第１
    半導体領域の幅より広いことを特徴とする請求項２１に
    記載の固体撮像装置。
23. 【請求項２３】 第１導電型の半導体基板と、 下面が前記基板の前記表面より下に設けられ、側面が前
    記基板に接する絶縁体と 前記基板の表面から離れて、前記基板の内部に設けら
    れ、側面が前記基板を介して前記絶縁体の側面に対向す
    る第２導電型の第１半導体領域と、 前記基板の表面から離れて、前記基板の内部に設けら
    れ、側面が前記基板を介して前記絶縁体の側面に対向す
    る前記第２導電型の第２半導体領域と、 前記基板の表面から離れて、前記基板の内部に設けら
    れ、側面が前記基板を介して前記絶縁体の側面に対向す
    る前記第２導電型の第３半導体領域と、 前記基板の上で前記第１乃至第３半導体領域の上方に設
    けられたシリコン酸化膜と、 前記第１シリコン酸化膜の上に設けられ、前記第１半導
    体領域の上方における膜厚と前記シリコン酸化膜の膜厚
    の合計が６００Åより厚い第１シリコン窒化膜と前記第
    ２シリコン酸化膜の上に設けられ、前記第２半導体領域
    の上方における膜厚と前記シリコン酸化膜の膜厚の合計
    が６５０Åより厚い第２シリコン窒化膜と前記第３シリ
    コン酸化膜の上に設けられ、前記第３半導体領域の上方
    における膜厚と前記シリコン酸化膜の膜厚の合計が７０
    ０Åより厚い第３シリコン窒化膜とを有することを特徴
    とする固体撮像装置。
24. 【請求項２４】 第１導電型の半導体基板と、 下面が前記基板の前記表面より下に設けられ、側面が前
    記基板に接する絶縁体と前記基板の表面から離れて、前
    記基板の内部に設けられ、側面が前記基板を介して前記
    絶縁体の側面に対向する第２導電型の第１半導体領域
    と、 前記第１半導体領域の上方に設けられ、前記第１半導体
    領域の上方に凹面を有する酸化シリコン領域と、 前記第１半導体領域の上方に設けられ、前記第１半導体
    領域の上方に前記凹面に一致する凸面を有する窒化シリ
    コン領域と、 前記酸化シリコン領域と前記窒化シリコン領域の側方に
    設けられる導電体とを有することを特徴とする固体撮像
    装置。