JP2003196149A - メモリ制御装置 - Google Patents

メモリ制御装置

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JP2003196149A
JP2003196149A JP2001393804A JP2001393804A JP2003196149A JP 2003196149 A JP2003196149 A JP 2003196149A JP 2001393804 A JP2001393804 A JP 2001393804A JP 2001393804 A JP2001393804 A JP 2001393804A JP 2003196149 A JP2003196149 A JP 2003196149A
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cpu
clock
memory
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weight
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JP2001393804A
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Satoru Hosoki
哲 細木
Toru Morikawa
徹 森河
Jiro Miyake
二郎 三宅
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Matsushita Electric Industrial Co Ltd
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    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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  • Executing Machine-Instructions (AREA)
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Abstract

(57)【要約】 【課題】 低消費電力のため、マイコンのクロック周波
数を変化させて消費電力を低減させるに、ＣＰＵとメモ
リとの間に必要なメモリアクセス時間に対応した各クロ
ック周波数での最適なウエイト数を設定する。 【解決手段】 メモリ制御装置１１０はウエイト数設定
回路１１４、ウエイト制御回路１１５から構成される。
ウエイト数設定回路１１４はウエイト数設定レジスタ１
１６、セレクタ列１１７から構成される。セレクタ列は
クロック周波数の変化を示すクロック選択信号Ｓ０によ
り、ウエイト数設定レジスタの全ｍビットか最下位のｋ
ビットを除く（ｍ−ｋ）ビットの最上位側に０をｋビッ
ト加えたｍビットかを選択してウエイト制御回路１１５
へ出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩに内蔵され
たＣＰＵとメモリ回路とのアクセス制御を行うメモリ制
御装置に関するものである。
【０００２】
【従来の技術】近年、ＬＳＩは高速化と低消費電力化が
進み、クロックの動作周波数はますます高くなる傾向に
ある一方で消費電力量を抑える必要がある。そのため、
クロック周波数を切り替えることによって高速での処理
を必要とする場合の動作クロックと低速でも十分に処理
できる場合のクロックとを切り替える方法が用いられて
いる。
【０００３】図１８は、従来のＬＳＩの構成を表すブロ
ック図である。
【０００４】５０１はＬＳＩであり、マイコン５０２、
メモリ５０３、クロック入力端子５０４、クロック出力
端子５０５、クロック選択信号端子５０６、メモリアド
レスバス５０７、メモリデータバス５０８から構成され
る。
【０００５】５０２はマイコンであり、ＣＰＵ５０９、
メモリ制御装置５１０、クロック制御回路５１１、ＣＰ
Ｕアドレスバス５１２、ＣＰＵデータバス５１３から構
成される。
【０００６】５０３はメモリであり、メモリアドレスバ
ス５０７及びメモリデータバス５０８に接続され、メモ
リアドレスバス５０７の示すアドレスにメモリデータバ
ス５０８のデータの読み書きを行う。
【０００７】５０４はクロック入力端子であり、５０５
はクロック出力端子であり、クロック入力端子５０４及
びクロック出力端子５０５は発振器もしくは発振子５２
３に接続して自励発振を行う。
【０００８】５０９はＣＰＵであり、クロック制御回路
５１１から内部クロックＣＬＫの供給を受けて命令を実
行し、ＣＰＵアドレスバス５１２及びＣＰＵデータバス
５１３、メモリアクセス要求信号Ｓ１、メモリアクセス
許可信号Ｓ２に接続され、メモリアクセス要求信号Ｓ１
をウエイト制御回路５１５へ出力し、メモリアクセス許
可信号Ｓ２をウエイト制御回路５１５から入力すると、
ＣＰＵアドレスバス５１２及びＣＰＵデータバス５１３
を用いてアドレス及びデータの転送を実行する。
【０００９】５１０はメモリ制御装置であり、クロック
制御回路５１１から内部クロックＣＬＫの供給を受けて
メモリアクセスを制御し、メモリアドレスバス５０７と
ＣＰＵアドレスバス５１２とを接続し、メモリデータバ
ス５０８とＣＰＵデータバス５１３とを接続し、クロッ
ク選択信号端子５０６からクロック選択信号Ｓ０を入力
し、メモリアクセス要求信号Ｓ１をＣＰＵ５０９から入
力し、メモリアクセス許可信号Ｓ２をＣＰＵ５０９へ出
力する。
【００１０】５１１はクロック制御回路であり、クロッ
ク入力端子５０４及びクロック出力端子５０５から供給
された外部クロックをクロック選択信号端子５０６に印
加されるクロック選択信号Ｓ０の値に従って分周した低
速クロックもしくはそのままの高速クロックとしてＣＰ
Ｕ５０９及びメモリ制御装置５１０へ供給する。
【００１１】５１５はウエイト制御回路であり、ＣＰＵ
５０９からメモリアクセス要求信号Ｓ１を入力すると、
ウエイト数設定回路５１４から入力したウエイト数のサ
イクル分ウエイトし、ウエイト後にメモリアクセス許可
信号Ｓ２をＣＰＵ５０９に出力する。
【００１２】図１９は従来のウエイト数設定回路５１４
の構成を表すブロック図である。
【００１３】５１４はウエイト数設定回路であり、ウエ
イト数設定レジスタ５１６から構成され、ウエイト数設
定レジスタ５１６に設定された設定ウエイト数をそのま
まウエイト制御回路５１５に出力する。
【００１４】５１６はウエイト数設定レジスタであり、
ＣＰＵ５０９がＣＰＵアドレスバス５１２及びＣＰＵデ
ータバス５１３を介してアクセス可能なｍビット(ｍは
自然数)のレジスタである。
【００１５】以上のように構成されたＬＳＩについて、
以下にその動作を説明する。
【００１６】図２０はクロック選択信号端子５０６から
クロック制御回路５１１及びウエイト数設定回路５１４
に供給されるクロック選択信号Ｓ０、クロック制御回路
５１１からＣＰＵ５０９及びメモリ制御装置５１０に供
給される内部クロックＣＬＫ、ウエイト数設定レジスタ
５１６に設定されウエイト数設定回路５１４からウエイ
ト制御回路５１５へ供給されるウエイト数、ＣＰＵ５０
９からウエイト制御回路５１５へ供給されるメモリアク
セス要求信号Ｓ１、ウエイト制御回路５１５からＣＰＵ
５０９へ供給されるメモリアクセス許可信号Ｓ２を示す
タイミングチャートである。
【００１７】ここでは、メモリ５０３はメモリアクセス
時間が３０ｎsec以上必要とし、ＣＰＵ５０９はＣＰＵ
アドレスバス５１２及びＣＰＵデータバス５１３を介し
てウエイト数設定レジスタ５１６にウエイト数“２”を
設定する。
【００１８】外部クロックは１００ＭＨｚとし、内部ク
ロックＣＬＫはクロック選択信号端子５０６に入力され
るクロック選択信号Ｓ０が“０”の場合には１００ＭＨ
ｚの外部クロックをそのまま１００ＭＨｚの高速クロッ
クとして出力し、クロック選択信号Ｓ０が“１”の場合
には外部クロックを２分周して５０ＭＨｚの低速クロッ
クを出力する。
【００１９】以下では、時刻Ｔ０から時刻Ｔ１までの第
１フェーズ及び時刻Ｔ１から時刻Ｔ２までの第２フェー
ズの動作を説明する。
【００２０】第１フェーズにおいて、クロック選択信号
端子５０６は“０”に設定する。クロック制御回路５１
１はクロック選択信号Ｓ０が“０”であるのでクロック
入力端子５０４及びクロック出力端子５０５から供給さ
れる１００ＭＨｚの外部クロックをそのまま１００ＭＨ
ｚの内部クロックＣＬＫとしてＣＰＵ５０９及びメモリ
制御装置５１０に出力する。ウエイト制御回路５１５は
ＣＰＵ５０９からメモリアクセス要求信号Ｓ１を受け取
ると、ウエイト数設定回路５１４が出力するウエイト数
“２”に対応して２サイクルウエイトし、ウエイト後、
ＣＰＵ５０９へメモリアクセス許可信号Ｓ２を出力す
る。メモリアクセス要求信号Ｓ１の立ち上がりからメモ
リアクセス許可信号Ｓ２の立ち上がりまでのメモリアク
セス時間は３０ｎsecとなる。１００ＭＨｚは１０ｎsec
に相当し、２サイクルウエイトすることから、１０＊
（２＋１）＝３０ｎsecとなる。
【００２１】第２フェーズにおいて、クロック選択信号
端子５０６は“１”に設定する。クロック制御回路５１
１はクロック選択信号Ｓ０が“１”であるので、クロッ
ク入力端子５０４及びクロック出力端子５０５から供給
される１００ＭＨｚの外部クロックを２分周し、５０Ｍ
Ｈｚの内部クロックＣＬＫとしてＣＰＵ５０９及びメモ
リ制御装置５１０に出力する。ウエイト制御回路５１５
はＣＰＵ５０９からメモリアクセス要求信号Ｓ１を受け
取るとウエイト数設定回路５１４が出力するウエイト数
“２”に対応して２サイクルウエイトし、ウエイト後、
ＣＰＵ５０９へメモリアクセス許可信号Ｓ２を出力す
る。メモリアクセス要求信号Ｓ１の立ち上がりからメモ
リアクセス許可信号Ｓ２の立ち上がりまでのメモリアク
セス時間は６０ｎsecとなる。５０ＭＨｚは２０ｎsecに
相当し、２サイクルウエイトすることから、２０＊（２
＋１）＝６０ｎsecとなる。
【００２２】
【発明が解決しようとする課題】しかしながら、従来の
構成では、メモリ制御装置５１０はウエイト数設定レジ
スタ５１６に設定された一定の値でウエイトするため、
クロックが低速になった場合には必要なメモリアクセス
時間に対応するウエイト数は高速クロックの場合と比較
して減少するにも関わらず、高速クロックの場合に必要
なウエイト数のままウエイトをし、冗長なメモリアクセ
ス時間でＣＰＵ５０９とメモリ５０３との間のアクセス
を行っている。
【００２３】この不都合を回避するためには、プログラ
ムによりＣＰＵ５０９からＣＰＵアドレスバス５１２及
びＣＰＵデータバス５１３を介して改めてウエイト数を
設定する必要があるが、そのウエイト数設定のための命
令をプログラムに追加する必要があり、またウエイト数
設定のためのＣＰＵ５０９のアクセス時間も消費する
上、動作クロックが切り替わるタイミングが不定の場合
はプログラムのどの部分で対応するかを判断することが
困難である。そのため、ＬＳＩ５０１の動作を高速化し
プログラムサイズを最小にする上で問題である。
【００２４】本発明は、上記従来の問題点を解決するも
ので、動作クロックが切り替わってもプログラムでウエ
イト数を再設定する必要がなく、自動的にウエイト数を
変化させるメモリ制御装置を提供することを目的とす
る。
【００２５】
【課題を解決するための手段】上記した課題の解決を図
ろうとする本発明によるメモリ制御装置は、ＣＰＵがメ
モリとのアクセスを行う場合に必要なウエイト数を設定
しＬＳＩの動作クロックの周波数変化に対応して最適の
メモリアクセス時間となるようウエイト数を変化させる
ウエイト数設定手段と、前記ＣＰＵからメモリアクセス
要求信号が来た場合に前記ウエイト数に従ってウエイト
し、ウエイト後、前記ＣＰＵにメモリアクセス許可信号
を出力するウエイト制御手段とを備えた構成となってい
る。
【００２６】ＬＳＩの動作クロックが変化した場合にウ
エイト数を切り替えることにより、ＣＰＵとメモリとの
間でのメモリアクセス時間を適正化する。
【００２７】以下、より具体的レベルで記述する。
【００２８】第１の解決手段として、本発明は、命令を
実行するＣＰＵと、データを格納するメモリと、ＬＳＩ
の動作クロックが高速である場合か低速である場合か少
なくとも２種類以上の周波数を選択するクロック選択手
段と、前記ＣＰＵが前記メモリとのアクセスを行う場合
に必要なウエイト数を前記ＣＰＵによって設定するウエ
イト数設定手段と、前記ＣＰＵからメモリアクセス要求
信号が来た場合に前記設定ウエイト数に従ってウエイト
し、ウエイト後、前記ＣＰＵにメモリアクセス許可信号
を出力するウエイト制御手段とを備えたメモリ制御装置
を前提とする。そして、第1の解決手段の本発明は、次
のような手段を講じることにより、上記の課題を解決す
る。すなわち、前記ウエイト数設定手段は、前記ＣＰＵ
が前記メモリとのアクセスを行う場合に必要なウエイト
数を設定するウエイト数設定レジスタと、前記クロック
選択手段が低速動作を示す場合には前記ウエイト数設定
レジスタに設定されている設定ウエイト数を減少させて
出力するウエイト数可変手段とを備えている。
【００２９】これによれば、ＬＳＩの動作クロックが変
化した場合にウエイト数を切り替えることにより、ＣＰ
Ｕとメモリとの間でのメモリアクセス時間を適正化する
ことができる。
【００３０】上記において、好ましい態様は、前記のウ
エイト数可変手段が、前記動作クロックを高速にした場
合に前記ウエイト数設定レジスタに設定されているｍビ
ット(ｍは自然数)の設定ウエイト数の全ｍビットを選択
して出力することである。
【００３１】また、上記において、好ましい態様は、前
記のウエイト数可変手段が、前記動作クロックを低速に
した場合に前記ウエイト数設定レジスタに設定されてい
るｍビットの設定ウエイト数の最下位ｋビット(ｋは自
然数)を除く(ｍ−ｋ)ビットの最上位側に０をｋビット
加えたｍビットを選択して出力することである。
【００３２】第２の解決手段として、本発明は、上記と
同様に、命令を実行するＣＰＵと、データを格納するメ
モリと、ＬＳＩの動作クロックが高速である場合か低速
である場合か少なくとも２種類以上の周波数を選択する
クロック選択手段と、前記ＣＰＵが前記メモリとのアク
セスを行う場合に必要なウエイト数を前記ＣＰＵによっ
て設定するウエイト数設定手段と、前記ＣＰＵからメモ
リアクセス要求信号が来た場合に前記設定ウエイト数に
従ってウエイトし、ウエイト後、前記ＣＰＵにメモリア
クセス許可信号を出力するウエイト制御手段とを備えた
メモリ制御装置を前提とする。そして、第２の解決手段
の本発明は、次のような手段を講じることにより、上記
の課題を解決する。すなわち、前記ウエイト数設定手段
は、前記ＣＰＵが前記メモリとのアクセスを行う場合に
必要なウエイト数を設定するウエイト数設定レジスタ
と、前記クロック選択手段が高速動作を示す場合には前
記ウエイト数設定レジスタに設定されている設定ウエイ
ト数を増加させて出力するウエイト数可変手段とを備え
ている。
【００３３】これによれば、ＬＳＩの動作クロックが変
化した場合にウエイト数を切り替えることにより、ＣＰ
Ｕとメモリとの間でのメモリアクセス時間を適正化する
ことができる。
【００３４】上記において、好ましい態様は、前記のウ
エイト数可変手段が、前記動作クロックを高速にした場
合に前記ウエイト数設定レジスタに設定されているｍビ
ットの設定ウエイト数の最上位ｋビットを除く(ｍ−ｋ)
ビットの最下位側に１をｋビット加えたｍビットを選択
して出力することである。
【００３５】また、上記において、好ましい態様は、前
記のウエイト数可変手段が、前記動作クロックを低速に
した場合に前記ウエイト数設定レジスタに設定されてい
るｍビットの設定ウエイト数の全ｍビットを選択して出
力することである。
【００３６】第３の解決手段として、本発明は、上記と
同様に、命令を実行するＣＰＵと、データを格納するメ
モリと、ＬＳＩの動作クロックが高速である場合か低速
である場合か少なくとも２種類以上の周波数を選択する
クロック選択手段と、前記ＣＰＵが前記メモリとのアク
セスを行う場合に必要なウエイト数を前記ＣＰＵによっ
て設定するウエイト数設定手段と、前記ＣＰＵからメモ
リアクセス要求信号が来た場合に前記設定ウエイト数に
従ってウエイトし、ウエイト後、前記ＣＰＵにメモリア
クセス許可信号を出力するウエイト制御手段とを備えた
メモリ制御装置を前提とする。そして、第３の解決手段
の本発明は、次のような手段を講じることにより、上記
の課題を解決する。すなわち、前記ウエイト数設定手段
は、前記ＣＰＵが前記メモリとのアクセスを行う場合に
必要なウエイト数を設定する複数のウエイト数設定レジ
スタと、前記クロック選択手段が示す各動作クロックに
対応して前記複数のウエイト数設定レジスタのうちから
１つを選択する選択手段とを備えている。
【００３７】これによれば、ＬＳＩの動作クロックが変
化した場合にウエイト数を切り替えることにより、最適
なメモリアクセス時間を維持することができる。
【００３８】上記において、好ましい態様は、前記選択
手段が、前記動作クロックをｎ通り(ｎは２以上の自然
数)に変化させた場合にｎ個の前記ウエイト数設定レジ
スタのうちから動作クロックに対応する１つのウエイト
数設定レジスタを選択し、その選択したウエイト数設定
レジスタの設定ウエイト数の全ｍビットを出力すること
である。
【００３９】第４の解決手段として、本発明は、上記と
同様に、命令を実行するＣＰＵと、データを格納するメ
モリと、ＬＳＩの動作クロックが高速である場合か低速
である場合か少なくとも２種類以上の周波数を選択する
クロック選択手段と、前記ＣＰＵが前記メモリとのアク
セスを行う場合に必要なウエイト数を前記ＣＰＵによっ
て設定するウエイト数設定手段と、前記ＣＰＵからメモ
リアクセス要求信号が来た場合に前記設定ウエイト数に
従ってウエイトし、ウエイト後、前記ＣＰＵにメモリア
クセス許可信号を出力するウエイト制御手段と、外部か
ら入力したクロックを制御して前記ＣＰＵと前記ウエイ
ト制御手段とにクロックを供給するクロック制御手段と
を備えたメモリ制御装置を前提とする。そして、第４の
解決手段の本発明は、次のような手段を講じることによ
り、上記の課題を解決する。すなわち、前記クロック制
御手段は、入力クロックを少なくとも１種類以上分周し
その分周したクロックを前記ウエイト制御手段に出力す
る分周手段と、前記ＬＳＩの動作クロックに応じて前記
入力クロックか前記分周手段による１種類以上の分周し
たクロックかを選択して前記ＣＰＵに出力する選択手段
とを備えている。
【００４０】これによれば、ＬＳＩの動作クロックが変
化した場合にＣＰＵに対するクロックの周波数を切り替
えることにより、ＣＰＵとメモリとの間での最適なメモ
リアクセス時間を維持することができる。
【００４１】上記において、好ましい態様は、前記の選
択手段が、前記動作クロックを高速にした場合に前記Ｃ
ＰＵへは入力クロックを選択して供給することである。
【００４２】また、上記において、好ましい態様は、前
記の選択手段が、前記動作クロックを低速にした場合に
前記ＣＰＵへは前記分周手段により分周したクロックを
選択して供給することである。
【００４３】第５の解決手段として、本発明は、上記と
同様に、命令を実行するＣＰＵと、データを格納するメ
モリと、前記ＣＰＵによる設定でＬＳＩの電源電圧が高
電圧である場合か低電圧である場合か少なくとも２種類
以上の電圧を制御し電源電圧降下信号を出力するレギュ
レータと、前記ＣＰＵが前記メモリとのアクセスを行う
場合に必要なウエイト数を前記ＣＰＵによって設定する
ウエイト数設定手段と、前記ＣＰＵからメモリアクセス
要求信号が来た場合に前記設定ウエイト数に従ってウエ
イトし、ウエイト後、前記ＣＰＵにメモリアクセス許可
信号を出力するウエイト制御手段とを備えたメモリ制御
装置を前提とする。そして、第５の解決手段の本発明
は、次のような手段を講じることにより、上記の課題を
解決する。すなわち、前記ウエイト数設定手段は、前記
ＣＰＵが前記メモリとのアクセスを行う場合に必要なウ
エイト数を設定するウエイト数設定レジスタと、前記レ
ギュレータが高電圧を示す場合には前記ウエイト数設定
レジスタに設定されている設定ウエイト数を増加させて
出力するウエイト数可変手段とを備えている。
【００４４】これによれば、ＬＳＩの電源電圧が変化し
た場合に電源電圧降下信号によりウエイト数を切り替え
ることにより、ＣＰＵとメモリとの間での最適なメモリ
アクセス時間を維持することができる。
【００４５】上記において、好ましい態様は、前記のウ
エイト数可変手段が、前記電源電圧を高電圧にした場合
に前記ウエイト数設定レジスタに設定されているｍビッ
ト（ｍは自然数）の設定ウエイト数の最上位ｋビット
（ｋは自然数）を除く(ｍ−ｋ)ビットの最下位側に１を
ｋビット加えたｍビットを選択して出力することであ
る。
【００４６】また、上記において、好ましい態様は、前
記のウエイト数可変手段が、前記電源電圧を低電圧にし
た場合に前記ウエイト数設定レジスタに設定されている
ｍビットの設定ウエイト数の全ｍビットを選択して出力
することである。
【００４７】
【発明の実施の形態】以下、本発明にかかわるメモリ制
御装置の実施の形態について図面に基づいて詳細に説明
する。
【００４８】(実施の形態１)図１は本発明の第一及び第
二の実施の形態に共通するＬＳＩの構成を表すブロック
図である。
【００４９】１０１はＬＳＩであり、マイコン１０２、
メモリ１０３、クロック入力端子１０４、クロック出力
端子１０５、クロック選択信号端子１０６、メモリアド
レスバス１０７、メモリデータバス１０８から構成され
る。
【００５０】１０２はマイコンであり、ＣＰＵ１０９、
メモリ制御装置１１０、クロック制御回路１１１、ＣＰ
Ｕアドレスバス１１２、ＣＰＵデータバス１１３から構
成される。
【００５１】１０３はメモリであり、メモリアドレスバ
ス１０７及びメモリデータバス１０８に接続され、メモ
リアドレスバス１０７の示すアドレスにメモリデータバ
ス１０８のデータの読み書きを行う。
【００５２】１０４はクロック入力端子であり、１０５
はクロック出力端子であり、クロック入力端子１０４及
びクロック出力端子１０５は発振器もしくは発振子１２
３に接続して自励発振を行う。
【００５３】１０９はＣＰＵであり、ＣＰＵアドレスバ
ス１１２及びＣＰＵデータバス１１３、メモリアクセス
要求信号Ｓ１、メモリアクセス許可信号Ｓ２に接続さ
れ、クロック制御回路１１１から内部クロックＣＬＫの
供給を受けて命令を実行し、メモリアクセス要求信号Ｓ
１をウエイト制御回路１１５へ出力し、メモリアクセス
許可信号Ｓ２をウエイト制御回路１１５から入力する
と、ＣＰＵアドレスバス１１２及びＣＰＵデータバス１
１３を用いてアドレス及びデータの転送を実行する。
【００５４】１１０はメモリ制御装置であり、クロック
制御回路１１１から内部クロックＣＬＫの供給を受けて
メモリアクセスを制御し、メモリアドレスバス１０７と
ＣＰＵアドレスバス１１２とを接続し、メモリデータバ
ス１０８とＣＰＵデータバス１１３とを接続し、クロッ
ク選択信号端子１０６からクロック選択信号Ｓ０を入力
し、メモリアクセス要求信号Ｓ１をＣＰＵ１０９から入
力し、メモリアクセス許可信号Ｓ２をＣＰＵ１０９へ出
力する。
【００５５】１１１はクロック制御回路であり、クロッ
ク入力端子１０４及びクロック出力端子１０５から供給
された外部クロックをクロック選択信号端子１０６に入
力されるクロック選択信号Ｓ０の値に従って分周した低
速クロックもしくはそのままの高速クロックとしてＣＰ
Ｕ１０９及びメモリ制御装置１１０へ供給する。
【００５６】１１５はウエイト制御回路であり、ＣＰＵ
１０９からメモリアクセス要求信号Ｓ１を入力すると、
ウエイト数設定回路１１４から入力した実効ウエイト数
Ｄｗのサイクル分ウエイトし、ウエイト後にメモリアク
セス許可信号Ｓ２をＣＰＵ１０９に出力する。
【００５７】図２は本発明の第一の実施の形態における
ウエイト数設定回路１１４の構成を表すブロック図であ
る。
【００５８】１１４はウエイト数設定回路であり、ウエ
イト数設定レジスタ１１６、セレクタ列１１７から構成
される。
【００５９】１１６はウエイト数設定レジスタであり、
ＣＰＵ１０９がＣＰＵアドレスバス１１２及びＣＰＵデ
ータバス１１３を介してアクセス可能なｍビット(ｍは
自然数)のレジスタである。
【００６０】１１７はセレクタ列であり、クロック選択
信号端子１０６から供給されるクロック選択信号Ｓ０に
よりウエイト数設定レジスタ１１６が保持する設定ウエ
イト数の全ｍビットもしくは設定ウエイト数の最下位ビ
ットを除く(ｍ−１)ビットと最上位ビット側に０固定の
１ビットとを加えたｍビットとを選択して実効ウエイト
数Ｄｗを出力する。ここではｍ＝４とする。セレクタ列
１１７における最上位のセレクタ（図面上で左端のセレ
クタ）の１入力が接地レベルとなっているのが０固定で
ある。このセレクタ列１１７が特許請求の範囲における
「ウエイト数可変手段」に対応する。
【００６１】上記の（ｍ−１）の「１」及び加える０固
定の１ビットの「１」は特許請求の範囲における（ｍ−
ｋ）の「ｋ」の一例に相当する。
【００６２】以上のように構成されたＬＳＩについて、
以下にその動作を説明する。
【００６３】図３はクロック選択信号端子１０６からク
ロック制御回路１１１及びウエイト数設定回路１１４に
供給されるクロック選択信号Ｓ０、クロック制御回路１
１１からＣＰＵ１０９及びメモリ制御装置１１０に供給
される内部クロックＣＬＫ、ウエイト数設定レジスタ１
１６に設定する設定ウエイト数、ウエイト数設定回路１
１４からウエイト制御回路１１５へ供給される実効ウエ
イト数Ｄｗ、ＣＰＵ１０９からウエイト制御回路１１５
へ供給されるメモリアクセス要求信号Ｓ１、ウエイト制
御回路１１５からＣＰＵ１０９へ供給されるメモリアク
セス許可信号Ｓ２を示すタイミングチャートである。
【００６４】ここでは、メモリ１０３はメモリアクセス
時間が３０ｎsec以上必要とし、ＣＰＵ１０９はＣＰＵ
アドレスバス１１２及びＣＰＵデータバス１１３を介し
てウエイト数設定レジスタ１１６にウエイト数“２”を
設定する。
【００６５】外部クロックは１００ＭＨｚとし、内部ク
ロックＣＬＫは、クロック選択信号端子１０６に入力さ
れるクロック選択信号Ｓ０が“０”の場合には１００Ｍ
Ｈｚの外部クロックをそのまま１００ＭＨｚの高速クロ
ックとして出力し、クロック選択信号Ｓ０が“１”の場
合には外部クロックを２分周して５０ＭＨｚの低速クロ
ックを出力する。
【００６６】以下では、時刻Ｔ０から時刻Ｔ１までの第
１フェーズ及び時刻Ｔ１から時刻Ｔ２までの第２フェー
ズの動作を説明する。
【００６７】第１フェーズにおいて、クロック選択信号
端子１０６に入力するクロック選択信号Ｓ０を“０”に
設定する。クロック制御回路１１１はクロック選択信号
Ｓ０が“０”であるので、クロック入力端子１０４及び
クロック出力端子１０５から供給される１００ＭＨｚの
外部クロックをそのまま１００ＭＨｚの内部クロックＣ
ＬＫとしてＣＰＵ１０９及びメモリ制御装置１１０に出
力する。ウエイト数設定回路１１４におけるセレクタ列
１１７はクロック選択信号Ｓ０が“０”であるので、ウ
エイト数設定レジスタ１１６の全４ビットを選択して実
効ウエイト数Ｄｗとして“２”をウエイト制御回路１１
５へ出力する。
【００６８】ウエイト制御回路１１５は、ＣＰＵ１０９
からメモリアクセス要求信号Ｓ１を受けると、ウエイト
数設定回路１１４が出力する実効ウエイト数Ｄｗの
“２”に対応して２サイクルウエイトし、ウエイト後、
ＣＰＵ１０９へメモリアクセス許可信号Ｓ２を出力す
る。メモリアクセス要求信号Ｓ１の立ち上がりからメモ
リアクセス許可信号Ｓ２の立ち上がりまでのメモリアク
セス時間は３０ｎsecとなる。
【００６９】第２フェーズにおいて、クロック選択信号
端子１０６に入力するクロック選択信号Ｓ０を“１”に
設定する。クロック制御回路１１１はクロック選択信号
Ｓ０が“１”であるので、クロック入力端子１０４及び
クロック出力端子１０５から供給される１００ＭＨｚの
外部クロックを２分周し５０ＭＨｚの内部クロックＣＬ
ＫとしてＣＰＵ１０９及びメモリ制御装置１１０に出力
する。セレクタ列１１７はクロック選択信号Ｓ０が
“１”であるので、ウエイト数設定レジスタ１１６の最
下位ビットを除く上位３ビットと最上位ビットに０固定
の１ビットを加えた４ビットを選択して実効ウエイト数
Ｄｗとして“１”をウエイト制御回路１１５へ出力す
る。
【００７０】設定ウエイト数の“２”は２進数表記で
（００１０）である。その最下位ビットを除く上位３ビ
ットは（００１）であり、この（００１）に対して最上
位ビットに０固定の１ビットを加えた４ビットは（００
０１）となり、これは“１”である。すなわち、実効ウ
エイト数Ｄｗは“１”となる。
【００７１】ウエイト制御回路１１５は、ＣＰＵ１０９
からメモリアクセス要求信号Ｓ１を受けると、ウエイト
数設定回路１１４が出力する実効ウエイト数Ｄｗの
“１”に対応して１サイクルウエイトし、ウエイト後、
ＣＰＵ１０９へメモリアクセス許可信号Ｓ２を出力す
る。メモリアクセス要求信号Ｓ１の立ち上がりからメモ
リアクセス許可信号Ｓ２の立ち上がりまでのメモリアク
セス時間は４０ｎsecとなる。５０ＭＨｚは２０ｎsecに
相当し、１サイクルウエイトすることから、２０＊（１
＋１）＝４０ｎsecとなる。
【００７２】なお、ここでは外部クロック及びメモリア
クセス時間、ウエイト数設定レジスタ１１６への設定ウ
エイト数を指定して説明したが、それぞれ任意の値でも
動作させることができる。高速動作の場合のクロック周
波数をｆ１(ｆ１は自然数)とし、高速動作の場合に必要
な最低限の設定ウエイト数をｎ１(ｎ１は自然数)とした
場合のクロック周波数と実効ウエイト数Ｄｗの関係を表
１に示す。ただし、実効ウエイト数Ｄｗは小数点以下を
切り捨てた値となる。
【００７３】
【表１】 また、ここではクロック選択信号端子１０６から入力す
るクロック選択信号Ｓ０を１ビットとして説明したが、
クロック選択信号Ｓ０が複数ビットの場合でも外部クロ
ックを２k分周(ｋは０または自然数)して内部クロック
ＣＬＫとして入力する場合は、同様にセレクタ列１１７
を複数ビットにすることで適用可能である。クロック選
択信号Ｓ０が複数ビットとなった場合のクロック周波数
と実効ウエイト数Ｄｗの関係を表２に示す。ただし、実
効ウエイト数Ｄｗは小数点以下を切り捨てた値となる。
【００７４】
【表２】 図４にｋ＝２の場合のウエイト数設定回路１１４の構成
を示す。０固定である接地レベルに接続されたセレクタ
が最上位側に２つ設けられている。
【００７５】このように、メモリ制御装置１１０は内部
クロックＣＬＫが高速動作の場合にメモリ１０３が必要
とするメモリアクセス時間に対応した最低限のウエイト
数を設定しておけば、内部クロックＣＬＫが低速動作に
なった場合でも、プログラムによりＣＰＵ１０９からＣ
ＰＵアドレスバス１１２及びＣＰＵデータバス１１３を
介してウエイト数設定レジスタ１１６にウエイト数を再
設定する必要はなく、常に自動的に低速動作での内部ク
ロックＣＬＫにおけるメモリ１０３が必要とするメモリ
アクセス時間に対応した必要最低限の実効ウエイト数Ｄ
ｗでＣＰＵ１０９とメモリ１０３のアクセスを可能とす
る。
【００７６】(実施の形態２)上記の本発明の第一の実施
の形態によれば従来技術の課題を解決しているが、なお
改良の余地がある。第一の実施の形態の場合には、メモ
リ制御装置１１０において、低速動作での実効ウエイト
数Ｄｗを切り下げで求めていることによる誤差のため、
冗長なメモリアクセス時間を必要とする可能性がある。
したがって、メモリアクセス時間の最適化にさらに工夫
の余地がある。これを以下に第二の実施の形態として説
明する。
【００７７】図５は本発明の第二の実施の形態における
ウエイト数設定回路の構成を表すブロック図である。こ
の第二の実施の形態の他の構成については、図１を援用
する。
【００７８】１１４はウエイト数設定回路であり、ウエ
イト数設定レジスタ１１８、セレクタ列１１９から構成
される。
【００７９】１１８はウエイト数設定レジスタであり、
ＣＰＵ１０９がＣＰＵアドレスバス１１２及びＣＰＵデ
ータバス１１３を介してアクセス可能なｍビット(ｍは
自然数)のレジスタである。
【００８０】１１９はｍ個のセレクタからなるセレクタ
列（ウエイト数可変手段）であり、クロック選択信号端
子１０６から供給されるクロック選択信号Ｓ０によりウ
エイト数設定レジスタ１１８が保持する設定ウエイト数
の全ｍビットもしくは設定ウエイト数の最上位ビットを
除く(ｍ−１)ビットと最下位ビット側に１固定の１ビッ
トを加えたｍビットとを選択して実効ウエイト数Ｄｗを
出力する。ここではｍ＝４とする。セレクタ列１１９に
おける最下位のセレクタ（図面上で右端のセレクタ）の
１入力が電源レベルとなっているのが１固定である。
【００８１】上記の（ｍ−１）の「１」及び加える１固
定の１ビットの「１」は特許請求の範囲における（ｍ−
ｋ）の「ｋ」の一例に相当する。
【００８２】以上のように構成されたＬＳＩについて、
以下にその動作を説明する。
【００８３】図６はクロック選択信号端子１０６からク
ロック制御回路１１１及びウエイト数設定回路１１４に
供給されるクロック選択信号Ｓ０、クロック制御回路１
１１からＣＰＵ１０９及びメモリ制御装置１１０に供給
される内部クロックＣＬＫ、ウエイト数設定レジスタ１
１８に設定する設定ウエイト数、ウエイト数設定回路１
１４からウエイト制御回路１１５へ供給される実効ウエ
イト数Ｄｗ、ＣＰＵ１０９からウエイト制御回路１１５
へ供給されるメモリアクセス要求信号Ｓ１、ウエイト制
御回路１１５からＣＰＵ１０９へ供給されるメモリアク
セス許可信号Ｓ２を示すタイミングチャートである。
【００８４】ここでは、メモリ１０３はメモリアクセス
時間が６０ｎsec以上必要とし、ＣＰＵ１０９はＣＰＵ
アドレスバス１１２及びＣＰＵデータバス１１３を介し
てウエイト数設定レジスタ１１８にウエイト数“２”を
設定する。
【００８５】外部クロックは１００ＭＨｚとし、内部ク
ロックＣＬＫは、クロック選択信号端子１０６に入力さ
れるクロック選択信号Ｓ０が“１”の場合には１００Ｍ
Ｈｚの外部クロックをそのまま１００ＭＨｚの高速クロ
ックとして出力し、クロック選択信号Ｓ０が“０”の場
合には外部クロックを２分周して５０ＭＨｚの低速クロ
ックを出力する。この関係は第一の実施の形態とは逆で
あるが、クロック選択信号Ｓ０が“０”のときはウエイ
ト数設定レジスタに設定されている設定ウエイト数をそ
のまま利用する点では同じである。
【００８６】以下では、時刻Ｔ０から時刻Ｔ１までの第
１フェーズ及び時刻Ｔ１から時刻Ｔ２までの第２フェー
ズの動作を説明する。
【００８７】第１フェーズにおいて、クロック選択信号
端子１０６に入力するクロック選択信号Ｓ０を“１”に
設定する。クロック制御回路１１１はクロック選択信号
Ｓ０が“１”であるので、クロック入力端子１０４及び
クロック出力端子１０５から供給される１００ＭＨｚの
外部クロックをそのまま１００ＭＨｚの内部クロックＣ
ＬＫとしてＣＰＵ１０９及びメモリ制御装置１１０に出
力する。ウエイト数設定回路１１４におけるセレクタ列
１１９はクロック選択信号Ｓ０が“１”であるので、ウ
エイト数設定レジスタ１１８の下位３ビットと最下位ビ
ット側に１固定の１ビットを加えた全４ビットを選択し
て実効ウエイト数Ｄｗ“５”をウエイト制御回路１１５
へ出力する。
【００８８】設定ウエイト数の“２”すなわち２進数表
記の（００１０）の最上位ビットを除く下位３ビットは
（０１０）であり、この（０１０）に対して最下位ビッ
トに１固定の１ビットを加えた４ビットは（０１０１）
となり、これは“５”である。すなわち、実効ウエイト
数Ｄｗは“５”となる。
【００８９】ウエイト制御回路１１５は、ＣＰＵ１０９
からメモリアクセス要求信号Ｓ１を受けると、ウエイト
数設定回路１１４が出力する実効ウエイト数Ｄｗの
“５”に対応して５サイクルウエイトし、ウエイト後、
ＣＰＵ１０９へメモリアクセス許可信号Ｓ２を出力す
る。メモリアクセス要求信号Ｓ１の立ち上がりからメモ
リアクセス許可信号Ｓ２の立ち上がりまでのメモリアク
セス時間は６０ｎsecとなる。１００ＭＨｚは１０ｎsec
に相当し、５サイクルウエイトすることから、１０＊
（５＋１）＝６０ｎsecとなる。
【００９０】第２フェーズにおいて、クロック選択信号
Ｓ０を“０”に設定する。クロック制御回路１１１はク
ロック選択信号Ｓ０が“０”であるので、クロック入力
端子１０４及びクロック出力端子１０５から供給される
１００ＭＨｚの外部クロックを２分周し５０ＭＨｚの内
部クロックＣＬＫとしてＣＰＵ１０９及びメモリ制御装
置１１０に出力する。セレクタ列１１９はクロック選択
信号Ｓ０が“０”であるので、ウエイト数設定レジスタ
１１８の全４ビットを選択して実効ウエイト数Ｄｗの
“２”をウエイト制御回路１１５へ出力する。
【００９１】ウエイト制御回路１１５は、ＣＰＵ１０９
からメモリアクセス要求信号Ｓ１を受けるとウエイト数
設定回路１１４が出力する実効ウエイト数Ｄｗの“２”
に対応して２サイクルウエイトし、ウエイト後、ＣＰＵ
１０９へメモリアクセス許可信号Ｓ２を出力する。メモ
リアクセス要求信号Ｓ１の立ち上がりからメモリアクセ
ス許可信号Ｓ２の立ち上がりまでのメモリアクセス時間
は６０ｎsecとなる。
【００９２】なお、ここでは外部クロック及びメモリア
クセス時間、ウエイト数設定レジスタ１１８への設定ウ
エイト数を指定して説明したが、それぞれ任意の値でも
動作させることができる。低速動作の場合のクロック周
波数をｆ１(ｆ１は自然数)とし、低速動作の場合に必要
な最低限の設定ウエイト数をｎ１(ｎ１は自然数)とした
場合のクロック周波数と実効ウエイト数Ｄｗの関係を表
３に示す。
【００９３】
【表３】 また、ここではクロック選択信号端子１０６から入力す
るクロック選択信号Ｓ０を１ビットとして説明したが、
クロック選択信号Ｓ０が複数ビットの場合でも外部クロ
ック周波数を２k倍(ｋは０または自然数)して内部クロ
ックＣＬＫとして入力する場合は、同様にセレクタ列１
１９の選択入力を複数ビットにすることで適用可能であ
る。クロック選択信号Ｓ０が複数ビットとなった場合の
クロック周波数と実効ウエイト数Ｄｗの関係を表４に示
す。
【００９４】
【表４】 図７にｋ＝２の場合のウエイト数設定回路１１４の構成
を示す。１固定である電源レベルに接続されたセレクタ
が最下位側に２つ設けられている。
【００９５】このように、メモリ制御装置１１０は内部
クロックＣＬＫが低速動作の場合でも、第一の実施の形
態の場合のような設定ウエイト数の切り捨てによる冗長
の問題はなく、低速動作での内部クロックＣＬＫにおけ
るメモリ１０３が必要とするメモリアクセス時間に対し
て最適化した必要最低限の実効ウエイト数Ｄｗでのアク
セスを可能とし（第２フェーズでも第１フェーズと同じ
６０ｎｓｅｃですむ）、かつプログラムによりウエイト
数を再設定することなく、常に自動的に低速動作での内
部クロックＣＬＫにおけるメモリ１０３が必要とするメ
モリアクセス時間に対応した必要最低限の実効ウエイト
数ＤｗでＣＰＵ１０９とメモリ１０３のアクセスを可能
とする。
【００９６】(実施の形態３)上記の本発明の第二の実施
の形態によればメモリアクセス時間の最適化が行われる
が、なお、改善の余地がある。第二の実施の形態の場合
には、メモリ制御装置１１０は２k倍以外の倍率の内部
クロックＣＬＫの周波数変化に対応することはできな
い。したがって、内部クロックＣＬＫが任意倍率で変化
した場合でも対応できるようにすることにおいてさらに
工夫の余地がある。これを以下に第三の実施の形態とし
て説明する。
【００９７】図８は本発明の第三の実施の形態における
ＬＳＩの構成を表すブロック図である。
【００９８】２０１はＬＳＩであり、マイコン２０２、
メモリ２０３、クロック入力端子２０４、クロック出力
端子２０５、クロック選択信号端子２０６、メモリアド
レスバス２０７、メモリデータバス２０８から構成され
る。
【００９９】２０２はマイコンであり、ＣＰＵ２０９、
メモリ制御装置２１０、クロック制御回路２１１、ＣＰ
Ｕアドレスバス２１２、ＣＰＵデータバス２１３から構
成される。
【０１００】２０３はメモリであり、メモリアドレスバ
ス２０７及びメモリデータバス２０８に接続され、メモ
リアドレスバス２０７の示すアドレスにメモリデータバ
ス２０８のデータの読み書きを行う。
【０１０１】２０４はクロック入力端子であり、２０５
はクロック出力端子であり、クロック入力端子２０４及
びクロック出力端子２０５は発振器もしくは発振子２２
３に接続して自励発振を行う。
【０１０２】２０６は２ビットからなるクロック選択信
号端子であり、外部から入力されたクロック周波数の選
択信号をクロック制御回路２１１及びウエイト数設定回
路２１４へ供給する。
【０１０３】２０９はＣＰＵであり、ＣＰＵアドレスバ
ス２１２及びＣＰＵデータバス２１３、メモリアクセス
要求信号Ｓ１、メモリアクセス許可信号Ｓ２に接続さ
れ、クロック制御回路２１１から内部クロックＣＬＫの
供給を受けて命令を実行し、メモリアクセス要求信号Ｓ
１をウエイト制御回路２１５へ出力し、メモリアクセス
許可信号Ｓ２をウエイト制御回路２１５から入力する
と、ＣＰＵアドレスバス２１２及びＣＰＵデータバス２
１３を用いてアドレス及びデータの転送を実行する。
【０１０４】２１０はメモリ制御装置であり、クロック
制御回路２１１から内部クロックＣＬＫの供給を受けて
メモリアクセスを制御し、メモリアドレスバス２０７と
ＣＰＵアドレスバス２１２とを接続し、メモリデータバ
ス２０８とＣＰＵデータバス２１３とを接続し、クロッ
ク選択信号端子２０６からクロック選択信号Ｓ０を入力
し、メモリアクセス要求信号Ｓ１をＣＰＵ２０９から入
力し、メモリアクセス許可信号Ｓ２をＣＰＵ２０９へ出
力する。
【０１０５】２１１はクロック制御回路であり、クロッ
ク入力端子２０４及びクロック出力端子２０５から供給
された外部クロックをクロック選択信号端子２０６に入
力されるクロック選択信号Ｓ０の値に従って分周した低
速クロックもしくはそのままの高速クロックとしてＣＰ
Ｕ２０９及びメモリ制御装置２１０へ供給する。
【０１０６】２１５はウエイト制御回路であり、ＣＰＵ
２０９からメモリアクセス要求信号Ｓ１を入力すると、
ウエイト数設定回路２１４から入力した実効ウエイト数
Ｄｗのサイクル分ウエイトし、ウエイト後にメモリアク
セス許可信号Ｓ２をＣＰＵ２０９に出力する。
【０１０７】図９は本発明の第三の実施の形態における
ウエイト数設定回路２１４の構成を表すブロック図であ
る。
【０１０８】２１４はウエイト数設定回路であり、第一
ウエイト数設定レジスタ２１８、第二ウエイト数設定レ
ジスタ２１９、第三ウエイト数設定レジスタ２２０、セ
レクタ２２１から構成される。
【０１０９】２１８は第一ウエイト数設定レジスタであ
り、２１９は第二ウエイト数設定レジスタであり、２２
０は第三ウエイト数設定レジスタであり、これら３つの
ウエイト数設定レジスタは全て、ＣＰＵ２０９がＣＰＵ
アドレスバス２１２及びＣＰＵデータバス２１３を介し
てアクセス可能なｍビット（ｍは自然数）のレジスタで
ある。
【０１１０】２２１は３入力１出力のセレクタであり、
第一ウエイト数設定レジスタ２１８、第二ウエイト数設
定レジスタ２１９、第三ウエイト数設定レジスタ２２０
のいずれかを選択して実効ウエイト数Ｄｗを出力する。
第一ウエイト数設定レジスタ２１８及び第二ウエイト数
設定レジスタ２１９、第三ウエイト数設定レジスタ２２
０のそれぞれに、使用する内部クロックＣＬＫの周波数
に対応した必要最低限のウエイト数を設定しておき、ク
ロック選択信号端子２０６から入力するクロック選択信
号Ｓ０によって内部クロックＣＬＫの周波数に対応した
実効ウエイト数Ｄｗを出力する。
【０１１１】図１０はクロック選択信号端子２０６から
クロック制御回路２１１及びウエイト数設定回路２１４
に供給されるクロック選択信号Ｓ０、クロック制御回路
２１１からＣＰＵ２０９及びメモリ制御装置２１０に供
給される内部クロックＣＬＫ、第一ウエイト数設定レジ
スタ２１８及び第二ウエイト数設定レジスタ２１９、第
三ウエイト数設定レジスタ２２０にそれぞれ設定する設
定ウエイト数、ウエイト数設定回路２１４からウエイト
制御回路２１５へ供給される実効ウエイト数Ｄｗ、ＣＰ
Ｕ２０９からウエイト制御回路２１５へ供給されるメモ
リアクセス要求信号Ｓ１、ウエイト制御回路２１５から
ＣＰＵ２０９へ供給されるメモリアクセス許可信号Ｓ２
を示すタイミングチャートである。
【０１１２】ここでは、メモリ２０３はメモリアクセス
時間が６０ｎsec以上必要とし、ＣＰＵ２０９はＣＰＵ
アドレスバス２１２及びＣＰＵデータバス２１３を介し
て第一ウエイト数設定レジスタ２１８にウエイト数
“５”を設定し、第二ウエイト数設定レジスタ２１９に
ウエイト数“３”を設定し、第三ウエイト数設定レジス
タ２２０にウエイト数“２”を設定する。
【０１１３】外部クロックは２００ＭＨｚとし、内部ク
ロックＣＬＫは、クロック選択信号端子２０６に入力さ
れるクロック選択信号Ｓ０が“０”の場合には２００Ｍ
Ｈｚの外部クロックを２分周して１００ＭＨｚのクロッ
クを出力し、クロック選択信号Ｓ０が“１”の場合には
外部クロックを３分周して６６．７ＭＨｚのクロックを
出力し、クロック選択信号Ｓ０が“２”の場合には外部
クロックを４分周して５０ＭＨｚのクロックを出力す
る。
【０１１４】以下では、時刻Ｔ０から時刻Ｔ１までの第
１フェーズ及び時刻Ｔ１から時刻Ｔ２までの第２フェー
ズ、時刻Ｔ２から時刻Ｔ３までの第３フェーズの動作を
説明する。
【０１１５】第１フェーズにおいて、クロック選択信号
端子２０６に入力するクロック選択信号Ｓ０を“０”に
設定する。クロック制御回路２１１はクロック選択信号
Ｓ０が“０”であるので、クロック入力端子２０４及び
クロック出力端子２０５から供給される２００ＭＨｚの
外部クロックを２分周し、１００ＭＨｚの内部クロック
ＣＬＫとしてＣＰＵ２０９及びメモリ制御装置２１０に
出力する。セレクタ２２１はクロック選択信号Ｓ０が
“０”であるので、第一ウエイト数設定レジスタ２１８
を選択して、実効ウエイト数Ｄｗとして“５”をウエイ
ト制御回路２１５へ出力する。ウエイト制御回路２１５
は、ＣＰＵ２０９からメモリアクセス要求信号Ｓ１を受
けると、ウエイト数設定回路２１４が出力する実効ウエ
イト数Ｄｗの“５”に対応して５サイクルウエイトし、
ウエイト後、ＣＰＵ２０９へメモリアクセス許可信号Ｓ
２を出力する。メモリアクセス要求信号Ｓ１の立ち上が
りからメモリアクセス許可信号Ｓ２の立ち上がりまでの
メモリアクセス時間は６０ｎsecとなる。１０＊（５＋
１）＝６０ｎｓｅｃである。
【０１１６】第２フェーズにおいて、クロック選択信号
Ｓ０を“１”に設定する。クロック制御回路２１１はク
ロック選択信号Ｓ０が“１”であるので、クロック入力
端子２０４及びクロック出力端子２０５から供給される
２００ＭＨｚの外部クロックを３分周して６６．７ＭＨ
ｚの内部クロックＣＬＫとしてＣＰＵ２０９及びメモリ
制御装置２１０に出力する。セレクタ２２１はクロック
選択信号Ｓ０が“１”であるので、第二ウエイト数設定
レジスタ２１９を選択して実効ウエイト数Ｄｗとして
“２”をウエイト制御回路２１５へ出力する。ウエイト
制御回路２１５は、ＣＰＵ２０９からメモリアクセス要
求信号Ｓ１を受けると、ウエイト数設定回路２１４が出
力する実効ウエイト数Ｄｗの“３”に対応して３サイク
ルウエイトし、ウエイト後、ＣＰＵ２０９へメモリアク
セス許可信号Ｓ２を出力する。メモリアクセス要求信号
Ｓ１の立ち上がりからメモリアクセス許可信号Ｓ２の立
ち上がりまでのメモリアクセス時間は６０ｎsecとな
る。２００ＭＨｚを３分周した６６．７ＭＨｚは１５ｎ
secに相当し、３サイクルウエイトすることから、１５
＊（３＋１）＝６０ｎsecとなる。
【０１１７】第３フェーズにおいて、クロック選択信号
Ｓ０を“２”に設定する。クロック制御回路２１１はク
ロック選択信号Ｓ０が“２”であるので、クロック入力
端子２０４及びクロック出力端子２０５から供給される
２００ＭＨｚの外部クロックを４分周し５０ＭＨｚの内
部クロックＣＬＫとしてＣＰＵ２０９及びメモリ制御装
置２１０に出力する。セレクタ２２１はクロック選択信
号Ｓ０が“２”であるので、第三ウエイト数設定レジス
タ２２０を選択して実効ウエイト数Ｄｗとして“２”を
ウエイト制御回路２１５へ出力する。ウエイト制御回路
２１５は、ＣＰＵ２０９からメモリアクセス要求信号Ｓ
１を受けると、ウエイト数設定回路２１４が出力する実
効ウエイト数Ｄｗの“２”に対応して２サイクルウエイ
トし、ウエイト後、ＣＰＵ２０９へメモリアクセス許可
信号Ｓ２を出力する。メモリアクセス要求信号Ｓ１の立
ち上がりからメモリアクセス許可信号Ｓ２の立ち上がり
までのメモリアクセス時間は６０ｎsecとなる。５０Ｍ
Ｈｚは２０ｎsecに相当し、２サイクルウエイトするこ
とから、２０＊（２＋１）＝６０ｎsecとなる。
【０１１８】以上のように、いずれのフェーズでもメモ
リアクセス時間は６０ｎｓｅｃとなる。
【０１１９】なお、ここでは外部クロック及びメモリア
クセス時間、第一ウエイト数設定レジスタ２１８及び第
二ウエイト数設定レジスタ２１９、第三ウエイト数設定
レジスタ２２０への設定ウエイト数を指定して説明した
が、それぞれ任意の値でも動作させることができる。使
用する内部クロックＣＬＫ周波数をｆ１、ｆ２、ｆ３と
し、各動作周波数の場合に必要な最低限の設定ウエイト
数をそれぞれｎ１、ｎ２、ｎ３とした場合のクロック周
波数と実効ウエイト数Ｄｗの関係を表５に示す。
【０１２０】
【表５】 また、ここではクロック選択信号端子２０６から入力す
るクロック選択信号Ｓ０を２ビット幅で、“０”，
“１”，“２”の３種類として説明したが、クロック選
択信号Ｓ０の種類がこれより多い場合でもウエイト設定
レジスタの個数を増やし、クロック選択信号Ｓ０のビッ
ト幅を増加させることで適用可能である。
【０１２１】このように、メモリ制御装置２１０は内部
クロックＣＬＫが任意倍率で変化した場合でも、プログ
ラムによりウエイト数を再設定する必要はなく、常に自
動的に低速動作での内部クロックＣＬＫにおけるメモリ
２０３が必要とするメモリアクセス時間に対応した必要
最低限の実効ウエイト数ＤｗでＣＰＵ２０９とメモリ２
０３のアクセスを可能とする。
【０１２２】(実施の形態４)上記の本発明の第三の実施
の形態においては、マイコン２０２は、最適なウエイト
数選択を行うのにメモリ制御装置２１０にクロック選択
信号Ｓ０を入力している。これに代わる技術が第四の実
施の形態である。
【０１２３】図１１は本発明の第四の実施の形態におけ
るＬＳＩの構成を表すブロック図である。
【０１２４】３０１はＬＳＩであり、マイコン３０２、
メモリ３０３、クロック入力端子３０４、クロック出力
端子３０５、クロック選択信号端子３０６、メモリアド
レスバス３０７、メモリデータバス３０８から構成され
る。
【０１２５】３０２はマイコンであり、ＣＰＵ３０９、
メモリ制御装置３１０、クロック制御回路３１１、ＣＰ
Ｕアドレスバス３１２、ＣＰＵデータバス３１３から構
成される。
【０１２６】３０３はメモリであり、メモリアドレスバ
ス３０７及びメモリデータバス３０８に接続され、メモ
リアドレスバス３０７の示すアドレスにメモリデータバ
ス３０８のデータの読み書きを行う。
【０１２７】３０４はクロック入力端子であり、３０５
はクロック出力端子であり、クロック入力端子３０４及
びクロック出力端子３０５は発振器もしくは発振子３２
３に接続して自励発振を行う。
【０１２８】３０９はＣＰＵであり、ＣＰＵアドレスバ
ス３１２及びＣＰＵデータバス３１３、メモリアクセス
要求信号Ｓ１、メモリアクセス許可信号Ｓ２に接続さ
れ、クロック制御回路３１１からＣＰＵ内部クロックＣ
ＬＫ１の供給を受けて命令を実行し、メモリアクセス要
求信号Ｓ１をウエイト制御回路３１５へ出力し、メモリ
アクセス許可信号Ｓ２をウエイト制御回路３１５から入
力すると、ＣＰＵアドレスバス３１２及びＣＰＵデータ
バス３１３を用いてアドレス及びデータの転送を実行す
る。
【０１２９】３１０はメモリ制御装置であり、クロック
制御回路３１１からメモリ制御装置内部クロックＣＬＫ
２の供給を受けてメモリアクセスを制御し、メモリアド
レスバス３０７とＣＰＵアドレスバス３１２とを接続
し、メモリデータバス３０８とＣＰＵデータバス３１３
とを接続し、メモリアクセス要求信号Ｓ１をＣＰＵ３０
９から入力し、メモリアクセス許可信号Ｓ２をＣＰＵ３
０９へ出力する。
【０１３０】３１１はクロック制御回路であり、クロッ
ク入力端子３０４及びクロック出力端子３０５から供給
された外部クロックをクロック選択信号Ｓ０の値に従っ
て分周もしくはそのままの信号でＣＰＵ内部クロックＣ
ＬＫ１としてＣＰＵ３０９へ供給し、メモリ制御装置３
１０へはそのまま一定のメモリ制御装置内部クロックＣ
ＬＫ２として供給する。
【０１３１】３１５はウエイト制御回路であり、ＣＰＵ
３０９からメモリアクセス要求信号Ｓ１を入力すると、
ウエイト数設定回路３１４から入力した実効ウエイト数
Ｄｗのサイクル分ウエイトし、ウエイト後にメモリアク
セス許可信号Ｓ２をＣＰＵ３０９に出力する。
【０１３２】図１２は本発明の第四の実施の形態におけ
るクロック制御回路３１１の構成を表すブロック図であ
る。
【０１３３】３１１はクロック制御回路であり、フリッ
プフロップ３１６及びセレクタ３１７から構成される。
【０１３４】３１６はフリップフロップであり、フリッ
プフロップ３１６の反転出力を入力とし、クロック入力
端子３０４及びクロック出力端子３０５から入力する外
部クロックを２分周してクロック出力とし、入力を１ク
ロック遅延させた信号をセレクタ３１７及びウエイト制
御回路３１５へメモリ制御装置内部クロックＣＬＫ２と
して出力する。
【０１３５】３１７はセレクタであり、クロック選択信
号端子３０６に入力されるクロック選択信号Ｓ０の値に
従ってクロック入力端子３０４及びクロック出力端子３
０５から入力する外部クロックもしくはフリップフロッ
プ３１６から出力されるメモリ制御装置内部クロックＣ
ＬＫ２とを選択し、選択の結果をＣＰＵ内部クロックＣ
ＬＫ１としてＣＰＵ３０９へ出力する。
【０１３６】図１３はクロック選択信号端子３０６から
クロック制御回路３１１に供給されるクロック選択信号
Ｓ０、クロック制御回路３１１からＣＰＵ３０９に供給
されるＣＰＵ内部クロックＣＬＫ１、クロック制御回路
３１１からメモリ制御装置３１０に供給されるメモリ制
御装置内部クロックＣＬＫ２、ウエイト数設定回路３１
４に設定する設定ウエイト数、ＣＰＵ３０９からウエイ
ト制御回路３１５へ供給されるメモリアクセス要求信号
Ｓ１、ウエイト制御回路３１５からＣＰＵ３０９へ供給
されるメモリアクセス許可信号Ｓ２を示すタイミングチ
ャートである。
【０１３７】ここでは、メモリ３０３はメモリアクセス
時間が４０ｎsec以上必要とし、ＣＰＵ３０９はＣＰＵ
アドレスバス３１２及びＣＰＵデータバス３１３を介し
て、ウエイト数設定回路３１４にウエイト数“１”を設
定する。
【０１３８】外部クロックは１００ＭＨｚとし、ＣＰＵ
内部クロックＣＬＫ１はクロック選択信号端子３０６に
入力されるクロック選択信号Ｓ０が“０”の場合にはセ
レクタ３１７において１００ＭＨｚのそのまま出力し、
クロック選択信号Ｓ０が“１”の場合には外部クロック
を２分周して５０ＭＨｚのクロックを出力する。メモリ
制御装置内部クロックＣＬＫ２はクロック選択信号Ｓ０
に依存せず、外部クロックを２分周して５０ＭＨｚ一定
のクロックを出力する。
【０１３９】以下では、時刻Ｔ０から時刻Ｔ１までの第
１フェーズ及び時刻Ｔ１から時刻Ｔ２までの第２フェー
ズの動作を説明する。
【０１４０】第１フェーズにおいて、クロック選択信号
端子３０６に入力されるクロック選択信号Ｓ０を“０”
に設定する。クロック制御回路３１１は外部クロックを
２分周して５０ＭＨｚのメモリ制御装置内部クロックＣ
ＬＫ２としてメモリ制御装置３１０に出力し、クロック
選択信号Ｓ０が“０”であるのでクロック入力端子３０
４及びクロック出力端子３０５から供給される１００Ｍ
Ｈｚの外部クロックをそのままＣＰＵ内部クロックＣＬ
Ｋ１としてＣＰＵ３０９に出力する。ウエイト制御回路
３１５は、ＣＰＵ３０９からメモリアクセス要求信号Ｓ
１を受けると、ウエイト数設定回路３１４が出力する実
効ウエイト数Ｄｗの“１”に対応してメモリ制御装置内
部クロックＣＬＫ２の１サイクルウエイトし、ウエイト
後、ＣＰＵ３０９へメモリアクセス許可信号Ｓ２を出力
する。メモリアクセス要求信号Ｓ１の立ち上がりからメ
モリアクセス許可信号Ｓ２の立ち上がりまでのメモリア
クセス時間は４０ｎsecとなる。２０＊（１＋１）＝４
０ｎsecである。
【０１４１】第２フェーズにおいて、クロック選択信号
Ｓ０を“１”に設定する。クロック制御回路３１１は外
部クロックを２分周して５０ＭＨｚのクロックとしてメ
モリ制御装置３１０に出力し、クロック選択信号Ｓ０が
“１”であるので、クロック入力端子３０４及びクロッ
ク出力端子３０５から供給される１００ＭＨｚの外部ク
ロックを２分周してＣＰＵ内部クロックＣＬＫ１として
ＣＰＵ３０９に出力する。ウエイト制御回路３１５は、
ＣＰＵ３０９からメモリアクセス要求信号Ｓ１を受ける
と、ウエイト数設定回路３１４が出力する実効ウエイト
数Ｄｗの“１”に対応してメモリ制御装置内部クロック
ＣＬＫ２の１サイクルウエイトし、ウエイト後、ＣＰＵ
３０９へメモリアクセス許可信号Ｓ２を出力する。メモ
リアクセス要求信号Ｓ１の立ち上がりからメモリアクセ
ス許可信号Ｓ２の立ち上がりまでのメモリアクセス時間
は４０ｎsecとなる。２０＊（１＋１）＝４０ｎsecであ
る。
【０１４２】なお、ここでは外部クロック及びメモリア
クセス時間、ウエイト数設定回路３１４への設定ウエイ
ト数を指定して説明したが、それぞれ任意の値でも動作
させることができる。
【０１４３】このように、メモリ制御装置３１０はクロ
ック制御回路３１１から出力される内部クロックをＣＰ
Ｕ３０９に供給されるＣＰＵ内部クロックＣＬＫ１とメ
モリ制御装置３１０に供給されるメモリ制御装置内部ク
ロックＣＬＫ２との２種類に分け、このうちメモリ制御
装置内部クロックＣＬＫ２を一定にすることにより、内
部クロックの周波数が変化してもメモリ制御装置３１０
にクロック選択信号Ｓ０を入力することなく、かつプロ
グラムでウエイト数を設定することなく、常に自動的に
メモリ３０３が必要とする最低限のメモリアクセス時間
でのＣＰＵ３０９とメモリ３０３とのアクセスを可能と
する。
【０１４４】(実施の形態５)上記の本発明の第一ないし
第四の実施の形態によれば、クロック選択信号Ｓ０によ
って最適なウエイト数選択を行うことが可能であるが、
電圧の変化については、これを考慮していない。そこ
で、次に、電圧変化があっても最適なウエイト数の選択
を行えるようにした第五の実施の形態を説明する。
【０１４５】図１４は本発明の第五の実施の形態におけ
るＬＳＩの構成を表すブロック図である。
【０１４６】４０１はＬＳＩであり、マイコン４０２、
メモリ４０３、クロック入力端子４０４、クロック出力
端子４０５、メモリアドレスバス４０７、メモリデータ
バス４０８、電源入力端子４１８、レギュレータ出力端
子４１９、レギュレータ入力端子４２０から構成され
る。
【０１４７】４０２はマイコンであり、レギュレータ４
０６、ＣＰＵ４０９、メモリ制御装置４１０、クロック
制御回路４１１、ＣＰＵアドレスバス４１２、ＣＰＵデ
ータバス４１３から構成される。
【０１４８】４０３はメモリであり、メモリアドレスバ
ス４０７及びメモリデータバス４０８に接続され、メモ
リアドレスバス４０７の示すアドレスにメモリデータバ
ス４０８のデータの読み書きを行う。
【０１４９】４０４はクロック入力端子であり、４０５
はクロック出力端子であり、クロック入力端子４０４及
びクロック出力端子４０５は発振器もしくは発振子４２
３に接続して自励発振を行う。
【０１５０】４０９はＣＰＵであり、ＣＰＵアドレスバ
ス４１２及びＣＰＵデータバス４１３、メモリアクセス
要求信号Ｓ１、メモリアクセス許可信号Ｓ２に接続さ
れ、クロック制御回路４１１から内部クロックＣＬＫの
供給を受けて命令を実行し、メモリアクセス要求信号Ｓ
１をウエイト制御回路４１５へ出力し、メモリアクセス
許可信号Ｓ２をウエイト制御回路４１５から入力する
と、ＣＰＵアドレスバス４１２及びＣＰＵデータバス４
１３を用いてアドレス及びデータの転送を実行する。
【０１５１】４０６はレギュレータであり、ＣＰＵアド
レスバス４１２及びＣＰＵデータバス４１３を介してＣ
ＰＵ４０９から設定された値に従ってレギュレータ入力
端子４２０から供給される電源電圧を電圧降下させた規
定の電圧をレギュレータ出力端子４１９に出力し、メモ
リ制御装置４１０におけるウエイト数設定回路４１４に
電源電圧降下信号ＳＥを出力する。
【０１５２】４１０はメモリ制御装置であり、クロック
制御回路４１１から内部クロックＣＬＫの供給を受けて
メモリアクセスを制御し、メモリアドレスバス４０７と
ＣＰＵアドレスバス４１２とを接続し、メモリデータバ
ス４０８とＣＰＵデータバス４１３とを接続し、レギュ
レータ４０６から電源電圧降下信号ＳＥを入力し、メモ
リアクセス要求信号Ｓ１をＣＰＵ４０９から入力し、メ
モリアクセス許可信号Ｓ２をＣＰＵ４０９へ出力する。
【０１５３】４１１はクロック制御回路であり、クロッ
ク入力端子４０４及びクロック出力端子４０５から供給
された外部クロックをそのままの信号でＣＰＵ４０９及
びメモリ制御装置４１０へ一定の内部クロックＣＬＫと
して供給する。
【０１５４】４１５はウエイト制御回路であり、ＣＰＵ
４０９からメモリアクセス要求信号Ｓ１を入力すると、
ウエイト数設定回路４１４から入力した実効ウエイト数
Ｄｗのサイクル分ウエイトし、ウエイト後にメモリアク
セス許可信号Ｓ２をＣＰＵ４０９に出力する。
【０１５５】４１８は電源入力端子であり、レギュレー
タ出力端子４１９からレギュレータ出力を入力する。
【０１５６】４１９はレギュレータ出力端子であり、レ
ギュレータ４０６から入力されたレギュレータ出力を電
源入力端子４１８に出力する。
【０１５７】４２０はレギュレータ入力端子であり、Ｌ
ＳＩ外部から入力された一定の直流電圧をレギュレータ
入力電圧としてレギュレータ４０６に出力する。
【０１５８】図１５は本発明の第五の実施の形態におけ
るウエイト数設定回路４１４の構成を表すブロック図で
ある。
【０１５９】４１４はウエイト数設定回路であり、ウエ
イト数設定レジスタ４１６、セレクタ列４１７から構成
される。
【０１６０】４１６はウエイト数設定レジスタであり、
ＣＰＵ４０９がＣＰＵアドレスバス４１２及びＣＰＵデ
ータバス４１３を介してアクセス可能なｍビット(ｍは
自然数)のレジスタである。
【０１６１】４１７はｍ個のセレクタからなるセレクタ
列（ウエイト数可変手段）であり、レギュレータ４０６
から供給される電源電圧降下信号ＳＥによりウエイト数
設定レジスタ４１６が保持する設定ウエイト数の全ｍビ
ットもしくは設定ウエイト数の最下位ビットを除く(ｍ
−１)ビットと最上位ビット側に０固定の１ビットとを
加えたｍビットとを選択して実効ウエイト数Ｄｗを出力
する。ここではｍ＝４とする。
【０１６２】上記の（ｍ−１）の「１」及び加える０固
定の１ビットの「１」は特許請求の範囲における（ｍ−
ｋ）の「ｋ」の一例に相当する。
【０１６３】図１６はレギュレータ４０６からクロック
制御回路４１１のウエイト数設定回路４１４に供給され
る電源電圧降下信号ＳＥ、クロック制御回路４１１から
ＣＰＵ４０９及びメモリ制御装置４１０に供給される内
部クロックＣＬＫ、ウエイト数設定レジスタ４１６に設
定する設定ウエイト数、ウエイト数設定回路４１４から
ウエイト制御回路４１５へ供給される実効ウエイト数Ｄ
ｗ、ＣＰＵ４０９からウエイト制御回路４１５へ供給さ
れるメモリアクセス要求信号Ｓ１、ウエイト制御回路４
１５からＣＰＵ４０９へ供給されるメモリアクセス許可
信号Ｓ２を示すタイミングチャートである。
【０１６４】ここでは、メモリ４０３は、高動作電圧状
態ではメモリアクセス時間が３０ｎsec以上必要とし、
低動作電圧状態では遷移時間が長くなるためメモリアク
セス時間が５０ｎsec以上必要とするものとする。ＣＰ
Ｕ４０９はＣＰＵアドレスバス４１２及びＣＰＵデータ
バス４１３を介して、ウエイト数設定回路４１４にウエ
イト数“４”を設定する。
【０１６５】レギュレータ４０６は一定しきい値以上の
高動作電圧状態の場合には電源電圧降下信号ＳＥを
“１”とし、一定しきい値未満の低動作電圧状態の場合
には電源電圧降下信号ＳＥを“０”としてウエイト数設
定回路４１４に供給する。
【０１６６】外部クロックは１００ＭＨｚとし、内部ク
ロックＣＬＫは外部クロックをそのまま１００ＭＨｚ一
定で出力する。クロック選択信号Ｓ０は用いない。
【０１６７】以下では、時刻Ｔ０から時刻Ｔ１までの第
１フェーズ及び時刻Ｔ１から時刻Ｔ２までの第２フェー
ズの動作を説明する。
【０１６８】第１フェーズにおいて、レギュレータ４０
６は高動作電圧状態であるので電源電圧降下信号ＳＥと
して“１”を出力する。セレクタ列４１７は電源電圧降
下信号ＳＥが“１”であるので、ウエイト数設定レジス
タ４１６の最下位ビットを除く上位３ビットと最上位ビ
ットに０固定の１ビットを加えた４ビットを選択して実
効ウエイト数Ｄｗの“２”をウエイト制御回路４１５へ
出力する。
【０１６９】設定ウエイト数の“４”すなわち２進数表
記の（０１００）の最下位ビットを除く上位３ビットは
（０１０）であり、この（０１０）に対して最上位ビッ
トに０固定の１ビットを加えた４ビットは（００１０）
となり、これは“２”である。すなわち、実効ウエイト
数Ｄｗは“２”となる。
【０１７０】ウエイト制御回路４１５は、ＣＰＵ４０９
からメモリアクセス要求信号Ｓ１を受けると、ウエイト
数設定回路４１４が出力する実効ウエイト数Ｄｗの
“２”に対応して２サイクルウエイトし、ウエイト後、
ＣＰＵ４０９へメモリアクセス許可信号Ｓ２を出力す
る。メモリアクセス要求信号Ｓ１の立ち上がりからメモ
リアクセス許可信号Ｓ２の立ち上がりまでのメモリアク
セス時間は３０ｎsecとなる。１０＊（２＋１）＝３０
ｎsecである。
【０１７１】第２フェーズにおいて、レギュレータ４０
６は低動作電圧状態であるので、電源電圧降下信号ＳＥ
として“０”を出力する。セレクタ列４１７は電源電圧
降下信号ＳＥが“０”であるのでウエイト数設定レジス
タ４１６の全４ビットを選択して実効ウエイト数Ｄｗの
“４”をウエイト制御回路４１５へ出力する。ウエイト
制御回路４１５は、ＣＰＵ４０９からメモリアクセス要
求信号Ｓ１を受けると、ウエイト数設定回路４１４が出
力する実効ウエイト数Ｄｗの“４”に対応して４サイク
ルウエイトし、ウエイト後、ＣＰＵ４０９へメモリアク
セス許可信号Ｓ２を出力する。メモリアクセス要求信号
Ｓ１の立ち上がりからメモリアクセス許可信号Ｓ２の立
ち上がりまでのメモリアクセス時間は５０ｎsecとな
る。１０＊（４＋１）＝５０ｎsecである。
【０１７２】なお、ここでは外部クロック及びメモリア
クセス時間、ウエイト数設定回路４１４への設定ウエイ
ト数を指定して説明したが、それぞれ任意の値でも動作
させることができる。また、電源電圧降下信号ＳＥをマ
イコン４０２の外部から制御する場合は、その電源電圧
降下信号ＳＥを直接、ウエイト数設定回路４１４に入力
することで実現可能である。
【０１７３】また、上記ではクロック選択信号Ｓ０に代
えてレギュレータ４０６から供給される電源電圧降下信
号ＳＥを用いているが、クロック選択信号Ｓ０と電源電
圧降下信号ＳＥの両方を用いることも可能であり、その
場合は、電源電圧降下信号ＳＥとクロック選択信号Ｓ０
とを論理和回路に入力して出力された信号をウエイト数
設定回路４１４に入力して最適なウエイト時間での動作
をさせることが可能である。
【０１７４】図１７にｋ＝２の場合のウエイト数設定回
路４１４の構成を示す。０固定である接地レベルに接続
されたセレクタが最上位側に２つ設けられている。
【０１７５】このように、クロック選択信号Ｓ０をクロ
ック制御回路に入力してクロック周波数を変化させる場
合だけでなく、レギュレータ４０６からの電源電圧降下
信号ＳＥをウエイト数設定回路４１４に入力した場合で
も、プログラムでＣＰＵ４０９からＣＰＵアドレスバス
４１２及びＣＰＵデータバス４１３を介してウエイト数
設定回路４１４にウエイト数を再設定することなく、自
動的に低速動作での内部クロックＣＬＫにおけるメモリ
４０３が必要とするメモリアクセス時間に対応した必要
最低限の実効ウエイト数ＤｗでＣＰＵ４０９とメモリ４
０３のアクセスを可能とする。
【０１７６】
【発明の効果】以上のように第１の解決手段としての本
発明によれば、メモリ制御装置は、内部クロックが低速
動作の場合でも低速動作での内部クロックにおけるメモ
リが必要とするメモリアクセス時間に対して最適化した
必要最低限の実効ウエイト数でのアクセスを可能とし、
かつプログラムによりウエイト数を再設定することなく
常に自動的に低速動作での内部クロックにおけるメモリ
が必要とするメモリアクセス時間に対応した必要最低限
の実効ウエイト数でＣＰＵとメモリのアクセスが可能と
なる。
【０１７７】また、第２の解決手段としての本発明によ
れば、メモリ制御装置は、内部クロックが低速動作の場
合でも低速動作での内部クロックにおけるメモリが必要
とするメモリアクセス時間に対して最適化した必要最低
限の実効ウエイト数でのアクセスを可能とし、かつプロ
グラムによりウエイト数を再設定することなく常に自動
的に低速動作での内部クロックにおけるメモリが必要と
するメモリアクセス時間に対応した必要最低限の実効ウ
エイト数でＣＰＵとメモリのアクセスが可能となる。
【０１７８】また、第３の解決手段としての本発明によ
れば、メモリ制御装置は、内部クロックが任意倍率で変
化した場合でも、プログラムによりウエイト数を再設定
することなく常に自動的に低速動作での内部クロックに
おけるメモリが必要とするメモリアクセス時間に対応し
た必要最低限の実効ウエイト数でＣＰＵとメモリのアク
セスが可能となる。
【０１７９】また、第４の解決手段としての本発明によ
れば、メモリ制御装置は、クロック制御手段から出力さ
れる内部クロックをＣＰＵに供給されるＣＰＵ内部クロ
ックとメモリ制御装置に供給されるメモリ制御装置内部
クロックとの２種類に分けてメモリ制御装置内部クロッ
クを一定にすることによりクロックの周波数が変化して
もメモリ制御装置にクロック選択信号を入力することな
く、かつプログラムでウエイト数を設定することなく、
常に自動的にメモリが必要とする最低限のメモリアクセ
ス時間でＣＰＵとメモリとのアクセスが可能となる。
【０１８０】また、第５の解決手段としての本発明によ
れば、メモリ制御装置はクロック選択信号をクロック制
御手段に入力してクロック周波数の変化させた場合だけ
でなく、レギュレータからの電源電圧降下信号をクロッ
ク制御手段に入力した場合でもプログラムでＣＰＵから
ＣＰＵアドレスバス及びＣＰＵデータバスを介してウエ
イト数設定手段にウエイト数を再設定することなく、自
動的に低速動作での内部クロックにおけるメモリが必要
とするメモリアクセス時間に対応した必要最低限の実効
ウエイト数でＣＰＵとメモリのアクセスを可能とする。
【図面の簡単な説明】
【図１】 本発明の第一及び第二の実施の形態における
メモリ制御装置を備えたＬＳＩの構成を示すブロック図
【図２】 第一の実施の形態のメモリ制御装置における
ウエイト数設定回路の構成を示すブロック図
【図３】 第一の実施の形態のメモリ制御装置の動作を
説明するタイミングチャート
【図４】 第一の実施の形態の変形におけるウエイト数
設定回路の構成を示すブロック図
【図５】 本発明の第二の実施の形態のメモリ制御装置
におけるウエイト数設定回路の構成を示すブロック図
【図６】 第二の実施の形態のメモリ制御装置の動作を
説明するタイミングチャート
【図７】 第二の実施の形態の変形におけるウエイト数
設定回路の構成を示すブロック図
【図８】 本発明の第三の実施の形態におけるメモリ制
御装置を備えたＬＳＩの構成を示すブロック図
【図９】 第三の実施の形態のメモリ制御装置における
ウエイト数設定回路の構成を示すブロック図
【図１０】 第三の実施の形態のメモリ制御装置の動作
を説明するタイミングチャート
【図１１】 本発明の第四の実施の形態におけるメモリ
制御装置を備えたＬＳＩの構成を示すブロック図
【図１２】 第四の実施の形態のメモリ制御装置におけ
るクロック制御回路の構成を示すブロック図
【図１３】 第四の実施の形態のメモリ制御装置の動作
を説明するタイミングチャート
【図１４】 本発明の第五の実施の形態におけるメモリ
制御装置を備えたＬＳＩの構成を示すブロック図
【図１５】 第五の実施の形態のメモリ制御装置におけ
るウエイト数設定回路の構成を示すブロック図
【図１６】 第五の実施の形態のメモリ制御装置の動作
を説明するタイミングチャート
【図１７】 第五の実施の形態の変形におけるウエイト
数設定回路の構成を示すブロック図
【図１８】 従来のＬＳＩの構成を示すブロック図
【図１９】 従来のウエイト数設定回路の構成を示すブ
ロック図
【図２０】 従来のメモリ制御装置の動作を説明するタ
イミングチャート
【符号の説明】 １０１，２０１，３０１，４０１ ＬＳＩ １０２，２０２，３０２，４０２ マイコン １０３，２０３，３０３，４０３ メモリ １０４，２０４，３０４，４０４ クロック入力端子 １０５，２０５，３０５，４０５ クロック出力端子 １０６，２０６，３０６ クロック選択信号端子 １０７，２０７，３０７，４０７ メモリアドレスバス １０８，２０８，３０８，４０８ メモリデータバス １０９，２０９，３０９，４０９ ＣＰＵ １１０，２１０，３１０，４１０ メモリ制御装置 １１１，２１１，３１１，４１１ クロック制御回路 １１２，２１２，３１２，４１２ ＣＰＵアドレスバス １１３，２１３，３１３，４１３ ＣＰＵデータバス １１４，２１４，３１４，４１４ ウエイト数設定回路 １１５，２１５，３１５，４１５ ウエイト制御回路 １１６，１１８，２１６，４１６ ウエイト数設定レジ
スタ １１７，１１９，２１７，４１７ セレクタ列 ２１８ 第一ウエイト数設定レジスタ ２１９ 第二ウエイト数設定レジスタ ２２０ 第三ウエイト数設定レジスタ ２２１，３１７ セレクタ ３１６ フリップフロップ ４０６ レギュレータ ４１８ 電源入力端子 ４１９ レギュレータ出力端子 ４２０ レギュレータ入力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 15/78 Ｇ０６Ｆ 15/78 ５１０Ｐ (72)発明者 三宅 二郎 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B033 BC02 BC04 BC06 5B060 CC02 CC03 5B062 AA05 CC01 DD02 DD10 HH02 HH06

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 ＣＰＵがメモリとのアクセスを行う場合
    に必要なウエイト数を設定しＬＳＩの動作クロックの周
    波数変化に対応して最適のメモリアクセス時間となるよ
    うウエイト数を変化させるウエイト数設定手段と、 前記ＣＰＵからメモリアクセス要求信号が来た場合に前
    記ウエイト数に従ってウエイトし、ウエイト後、前記Ｃ
    ＰＵにメモリアクセス許可信号を出力するウエイト制御
    手段とを備えたメモリ制御装置。
  2. 【請求項２】 命令を実行するＣＰＵと、 データを格納するメモリと、 ＬＳＩの動作クロックが高速である場合か低速である場
    合か少なくとも２種類以上の周波数を選択するクロック
    選択手段と、 前記ＣＰＵが前記メモリとのアクセスを行う場合に必要
    なウエイト数を前記ＣＰＵによって設定するウエイト数
    設定手段と、 前記ＣＰＵからメモリアクセス要求信号が来た場合に前
    記設定ウエイト数に従ってウエイトし、ウエイト後、前
    記ＣＰＵにメモリアクセス許可信号を出力するウエイト
    制御手段とを備え、 前記ウエイト数設定手段は、 前記ＣＰＵが前記メモリとのアクセスを行う場合に必要
    なウエイト数を設定するウエイト数設定レジスタと、 前記クロック選択手段が低速動作を示す場合には前記ウ
    エイト数設定レジスタに設定されている設定ウエイト数
    を減少させて出力するウエイト数可変手段とを備えてい
    ることを特徴とするメモリ制御装置。
  3. 【請求項３】 ウエイト数可変手段は、前記動作クロッ
    クを高速にした場合に前記ウエイト数設定レジスタに設
    定されているｍビットの設定ウエイト数の全ｍビットを
    選択して出力することを特徴とする請求項２に記載のメ
    モリ制御装置。
  4. 【請求項４】 前記ウエイト数可変手段は、前記動作ク
    ロックを低速にした場合に前記ウエイト数設定レジスタ
    に設定されているｍビットの設定ウエイト数の最下位ｋ
    ビットを除く(ｍ−ｋ)ビットの最上位側に０をｋビット
    加えたｍビットを選択して出力することを特徴とする請
    求項２に記載のメモリ制御装置。
  5. 【請求項５】 命令を実行するＣＰＵと、 データを格納するメモリと、 ＬＳＩの動作クロックが高速である場合か低速である場
    合か少なくとも２種類以上の周波数を選択するクロック
    選択手段と、 前記ＣＰＵが前記メモリとのアクセスを行う場合に必要
    なウエイト数を前記ＣＰＵによって設定するウエイト数
    設定手段と、 前記ＣＰＵからメモリアクセス要求信号が来た場合に前
    記設定ウエイト数に従ってウエイトし、ウエイト後、前
    記ＣＰＵにメモリアクセス許可信号を出力するウエイト
    制御手段とを備え、 前記ウエイト数設定手段は、 前記ＣＰＵが前記メモリとのアクセスを行う場合に必要
    なウエイト数を設定するウエイト数設定レジスタと、 前記クロック選択手段が高速動作を示す場合には前記ウ
    エイト数設定レジスタに設定されている設定ウエイト数
    を増加させて出力するウエイト数可変手段とを備えてい
    ることを特徴とするメモリ制御装置。
  6. 【請求項６】 前記ウエイト数可変手段は、前記動作ク
    ロックを高速にした場合に前記ウエイト数設定レジスタ
    に設定されているｍビットの設定ウエイト数の最上位ｋ
    ビットを除く(ｍ−ｋ)ビットの最下位側に１をｋビット
    加えたｍビットを選択して出力することを特徴とする請
    求項５に記載のメモリ制御装置。
  7. 【請求項７】 前記ウエイト数可変手段は、前記動作ク
    ロックを低速にした場合に前記ウエイト数設定レジスタ
    に設定されているｍビットの設定ウエイト数の全ｍビッ
    トを選択して出力することを特徴とする請求項５に記載
    のメモリ制御装置。
  8. 【請求項８】 命令を実行するＣＰＵと、 データを格納するメモリと、 ＬＳＩの動作クロックが高速である場合か低速である場
    合か少なくとも２種類以上の周波数を選択するクロック
    選択手段と、 前記ＣＰＵが前記メモリとのアクセスを行う場合に必要
    なウエイト数を前記ＣＰＵによって設定するウエイト数
    設定手段と、 前記ＣＰＵからメモリアクセス要求信号が来た場合に前
    記設定ウエイト数に従ってウエイトし、ウエイト後、前
    記ＣＰＵにメモリアクセス許可信号を出力するウエイト
    制御手段とを備え、 前記ウエイト数設定手段は、 前記ＣＰＵが前記メモリとのアクセスを行う場合に必要
    なウエイト数を設定する複数のウエイト数設定レジスタ
    と、 前記クロック選択手段が示す各動作クロックに対応して
    前記複数のウエイト数設定レジスタのうちから１つを選
    択する選択手段とを備えていることを特徴とするメモリ
    制御装置。
  9. 【請求項９】 前記選択手段は、前記動作クロックをｎ
    通り(ｎは２以上の自然数)に変化させた場合にｎ個の前
    記ウエイト数設定レジスタのうちから動作クロックに対
    応する１つのウエイト数設定レジスタを選択し、その選
    択したウエイト数設定レジスタの設定ウエイト数の全ｍ
    ビットを出力することを特徴とする請求項８に記載のメ
    モリ制御装置。
  10. 【請求項１０】 命令を実行するＣＰＵと、 データを格納するメモリと、 ＬＳＩの動作クロックが高速である場合か低速である場
    合か少なくとも２種類以上の周波数を選択するクロック
    選択手段と、 前記ＣＰＵが前記メモリとのアクセスを行う場合に必要
    なウエイト数を前記ＣＰＵによって設定するウエイト数
    設定手段と、 前記ＣＰＵからメモリアクセス要求信号が来た場合に前
    記設定ウエイト数に従ってウエイトし、ウエイト後、前
    記ＣＰＵにメモリアクセス許可信号を出力するウエイト
    制御手段と、 外部から入力したクロックを制御して前記ＣＰＵと前記
    ウエイト制御手段とにクロックを供給するクロック制御
    手段とを備え、 前記クロック制御手段は、 入力クロックを少なくとも１種類以上分周しその分周し
    たクロックを前記ウエイト制御手段に出力する分周手段
    と、 前記ＬＳＩの動作クロックに応じて前記入力クロックか
    前記分周手段による１種類以上の分周したクロックかを
    選択して前記ＣＰＵに出力する選択手段とを備えている
    ことを特徴とするメモリ制御装置。
  11. 【請求項１１】 前記選択手段は、前記動作クロックを
    高速にした場合に前記ＣＰＵへは入力クロックを選択し
    て供給することを特徴とする請求項１０に記載のメモリ
    制御装置。
  12. 【請求項１２】 前記選択手段は、前記動作クロックを
    低速にした場合に前記ＣＰＵへは前記分周手段により分
    周したクロックを選択して供給することを特徴とする請
    求項１０に記載のメモリ制御装置。
  13. 【請求項１３】 命令を実行するＣＰＵと、 データを格納するメモリと、 前記ＣＰＵによる設定でＬＳＩの電源電圧が高電圧であ
    る場合か低電圧である場合か少なくとも２種類以上の電
    圧を制御し電源電圧降下信号を出力するレギュレータ
    と、 前記ＣＰＵが前記メモリとのアクセスを行う場合に必要
    なウエイト数を前記ＣＰＵによって設定するウエイト数
    設定手段と、 前記ＣＰＵからメモリアクセス要求信号が来た場合に前
    記設定ウエイト数に従ってウエイトし、ウエイト後、前
    記ＣＰＵにメモリアクセス許可信号を出力するウエイト
    制御手段とを備え、 前記ウエイト数設定手段は、 前記ＣＰＵが前記メモリとのアクセスを行う場合に必要
    なウエイト数を設定するウエイト数設定レジスタと、 前記レギュレータが高電圧を示す場合には前記ウエイト
    数設定レジスタに設定されている設定ウエイト数を増加
    させて出力するウエイト数可変手段とを備えていること
    を特徴とするメモリ制御装置。
  14. 【請求項１４】 前記ウエイト数可変手段は、前記電源
    電圧を高電圧にした場合に前記ウエイト数設定レジスタ
    に設定されているｍビットの設定ウエイト数の最上位ｋ
    ビットを除く(ｍ−ｋ)ビットの最下位側に１をｋビット
    加えたｍビットを選択して出力することを特徴とする請
    求項１３に記載のメモリ制御装置。
  15. 【請求項１５】 前記ウエイト数可変手段は、前記電源
    電圧を低電圧にした場合に前記ウエイト数設定レジスタ
    に設定されているｍビットの設定ウエイト数の全ｍビッ
    トを選択して出力することを特徴とする請求項１３に記
    載のメモリ制御装置。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005234737A (ja) * 2004-02-18 2005-09-02 Matsushita Electric Ind Co Ltd マイクロコンピュータ
JP2008140062A (ja) * 2006-11-30 2008-06-19 Toshiba Corp コントローラ、情報処理装置、および供給電圧制御方法
JP2009037608A (ja) * 2007-07-11 2009-02-19 Internatl Business Mach Corp <Ibm> 拡張命令スループットに関する適応的実行サイクル制御のための方法、システム、およびプロセッサ
US20090276650A1 (en) * 2008-05-02 2009-11-05 Canon Kabushiki Kaisha Information processing apparatus and method for controlling information processing apparatus
JP2009540432A (ja) * 2006-06-09 2009-11-19 マイクロン テクノロジー， インク． メモリデバイスの動作管理をするための方法及び装置
US8612786B1 (en) * 2010-09-24 2013-12-17 Amazon Technologies, Inc. Deep idle mode
JP2015201186A (ja) * 2014-04-04 2015-11-12 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． タイミングマージンを適応的に補正するメモリ装置およびそれを含む集積回路

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005234737A (ja) * 2004-02-18 2005-09-02 Matsushita Electric Ind Co Ltd マイクロコンピュータ
JP2009540432A (ja) * 2006-06-09 2009-11-19 マイクロン テクノロジー， インク． メモリデバイスの動作管理をするための方法及び装置
US8248881B2 (en) 2006-06-09 2012-08-21 Micron Technology, Inc. Method and apparatus for managing behavior of memory devices
US8432765B2 (en) 2006-06-09 2013-04-30 Micron Technology, Inc. Method and apparatus for managing behavior of memory devices
JP2008140062A (ja) * 2006-11-30 2008-06-19 Toshiba Corp コントローラ、情報処理装置、および供給電圧制御方法
JP2009037608A (ja) * 2007-07-11 2009-02-19 Internatl Business Mach Corp <Ibm> 拡張命令スループットに関する適応的実行サイクル制御のための方法、システム、およびプロセッサ
US20090276650A1 (en) * 2008-05-02 2009-11-05 Canon Kabushiki Kaisha Information processing apparatus and method for controlling information processing apparatus
US8176346B2 (en) * 2008-05-02 2012-05-08 Canon Kabushiki Kaisha Information processing apparatus with power saving mode and method for controlling information processing apparatus
US8612786B1 (en) * 2010-09-24 2013-12-17 Amazon Technologies, Inc. Deep idle mode
JP2015201186A (ja) * 2014-04-04 2015-11-12 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． タイミングマージンを適応的に補正するメモリ装置およびそれを含む集積回路

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