JPH10301660A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH10301660A JPH10301660A JP9112824A JP11282497A JPH10301660A JP H10301660 A JPH10301660 A JP H10301660A JP 9112824 A JP9112824 A JP 9112824A JP 11282497 A JP11282497 A JP 11282497A JP H10301660 A JPH10301660 A JP H10301660A
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- Japan
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- output
- processor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】
【課題】 プロセッサにおける動作が低速のときに、Ｐ
ＬＬ部も低速にして、全体としての消費電力を低減させ
たマイクロプロセッサを提供する。 【解決手段】 マイクロプロセッサは、内部クロック信
号に応じて命令を実行するプロセッサ（６）と、プロセ
ッサからの出力データに対応する周波数逓倍率指示信号
を出力する指示部（３）と、周波数逓倍率指示信号を選
択出力するデータ選択部（２）と、ＰＬＬ部の内部クロ
ック信号の周波数が安定するまでの所定期間は、ＰＬＬ
部からプロセッサへの内部クロックの供給を禁止する禁
止手段（４）とを備え、ＰＬＬ部は、データ選択部から
出力される前記周波数逓倍率指示信号に応じて内部クロ
ック信号の周波数を変化させてその内部クロックに応じ
て動作するようにした。
ＬＬ部も低速にして、全体としての消費電力を低減させ
たマイクロプロセッサを提供する。 【解決手段】 マイクロプロセッサは、内部クロック信
号に応じて命令を実行するプロセッサ（６）と、プロセ
ッサからの出力データに対応する周波数逓倍率指示信号
を出力する指示部（３）と、周波数逓倍率指示信号を選
択出力するデータ選択部（２）と、ＰＬＬ部の内部クロ
ック信号の周波数が安定するまでの所定期間は、ＰＬＬ
部からプロセッサへの内部クロックの供給を禁止する禁
止手段（４）とを備え、ＰＬＬ部は、データ選択部から
出力される前記周波数逓倍率指示信号に応じて内部クロ
ック信号の周波数を変化させてその内部クロックに応じ
て動作するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ部の内部ク
ロック信号の周波数を、使用状態に応じて変化させるこ
とにより消費電力の低減を図ったマイクロプロセッサに
関する。近年、マイクロプロセッサが適用される分野と
して携帯機器等の小型装置が増大しており、マイクロプ
ロセッサの低消費電力化が要求されている。
ロック信号の周波数を、使用状態に応じて変化させるこ
とにより消費電力の低減を図ったマイクロプロセッサに
関する。近年、マイクロプロセッサが適用される分野と
して携帯機器等の小型装置が増大しており、マイクロプ
ロセッサの低消費電力化が要求されている。
【０００２】一般に、マイクロプロセッサは外部クロッ
ク信号に応じて内部クロック信号を生成するＰＬＬ部
と、このＰＬＬ部から供給される内部クロック信号に応
じて命令を実行するプロセッサとを備えている。マイク
ロプロセッサとしては、ＰＬＬ部がプロセッサのチップ
に搭載されるＰＬＬ部内蔵型と、ＰＬＬ部がプロセッサ
のチップの外に配置されるＰＬＬ部外付け型とがある。
本明細書におけるマイクロプロセッサは、ＰＬＬ部内蔵
型とＰＬＬ部外付け型の如何に係わらず、ＰＬＬ部を備
えるマイクロプロセッサをいう。
ク信号に応じて内部クロック信号を生成するＰＬＬ部
と、このＰＬＬ部から供給される内部クロック信号に応
じて命令を実行するプロセッサとを備えている。マイク
ロプロセッサとしては、ＰＬＬ部がプロセッサのチップ
に搭載されるＰＬＬ部内蔵型と、ＰＬＬ部がプロセッサ
のチップの外に配置されるＰＬＬ部外付け型とがある。
本明細書におけるマイクロプロセッサは、ＰＬＬ部内蔵
型とＰＬＬ部外付け型の如何に係わらず、ＰＬＬ部を備
えるマイクロプロセッサをいう。
【０００３】
【従来の技術】従来のマイクロプロセッサにおいては、
ＰＬＬ部が出力するクロック信号をプロセッサにおいて
分周して、プロセッサが使用するクロック信号周波数を
低くすることにより低消費電力を実現していた。ところ
が、ＰＬＬ部を動作させるためのクロック信号の周波数
は最高周波数に固定されているので、ＰＬＬ部に於ける
消費電力が大きくなっていた。
ＰＬＬ部が出力するクロック信号をプロセッサにおいて
分周して、プロセッサが使用するクロック信号周波数を
低くすることにより低消費電力を実現していた。ところ
が、ＰＬＬ部を動作させるためのクロック信号の周波数
は最高周波数に固定されているので、ＰＬＬ部に於ける
消費電力が大きくなっていた。
【０００４】
【発明が解決しようとする課題】したがって、従来のマ
イクロプロセッサにおいては、プロセッサにおける動作
が低速でその消費電力が少なくなっている場合でも、Ｐ
ＬＬ部での消費電力は大きいままであるという問題があ
る。本発明の目的は、プロセッサにおける動作を低速に
してその消費電力を少なくしようとするときに、ＰＬＬ
部の消費電力も少なくして、全体としての消費電力を一
層低減させたマイクロプロセッサを提供することにあ
る。
イクロプロセッサにおいては、プロセッサにおける動作
が低速でその消費電力が少なくなっている場合でも、Ｐ
ＬＬ部での消費電力は大きいままであるという問題があ
る。本発明の目的は、プロセッサにおける動作を低速に
してその消費電力を少なくしようとするときに、ＰＬＬ
部の消費電力も少なくして、全体としての消費電力を一
層低減させたマイクロプロセッサを提供することにあ
る。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明により提供されるマイクロプロセッサは、
命令の実行によりプロセッサから出力されるデータをラ
ッチし、該ラッチしたデータに対応する周波数逓倍率指
示信号と逓倍率変更要求をするかどうかを決定するイネ
ーブル信号とを出力する指示部と、その指示部から出力
される周波数逓倍率指示信号と外部クロック選択信号と
を、イネーブル信号に応じて選択出力するデータ選択部
と、イネーブル信号の出力からＰＬＬ部の内部クロック
信号の周波数が安定するまでの所定期間は、ＰＬＬ部か
らプロセッサへの内部クロックの供給を禁止する禁止手
段とを備え、ＰＬＬ部は、データ選択部から選択出力さ
れるデータに応じて内部クロック信号の周波数を変化さ
せてその変化した内部クロック信号に応じて動作させる
ようにしたものである。
めに、本発明により提供されるマイクロプロセッサは、
命令の実行によりプロセッサから出力されるデータをラ
ッチし、該ラッチしたデータに対応する周波数逓倍率指
示信号と逓倍率変更要求をするかどうかを決定するイネ
ーブル信号とを出力する指示部と、その指示部から出力
される周波数逓倍率指示信号と外部クロック選択信号と
を、イネーブル信号に応じて選択出力するデータ選択部
と、イネーブル信号の出力からＰＬＬ部の内部クロック
信号の周波数が安定するまでの所定期間は、ＰＬＬ部か
らプロセッサへの内部クロックの供給を禁止する禁止手
段とを備え、ＰＬＬ部は、データ選択部から選択出力さ
れるデータに応じて内部クロック信号の周波数を変化さ
せてその変化した内部クロック信号に応じて動作させる
ようにしたものである。
【０００６】プロセッサから出力されるデータには、プ
ロセッサの動作速度に対応した情報が含まれている。即
ち、この情報にはクロック信号の周波数逓倍率を指示す
る信号と、クロック信号の周波数の変更要求をするかど
うかを決定するイネーブル信号とが含まれている。指示
部は、プロセッサからの出力データに応じて、周波数逓
倍率指示信号とイネーブル信号とを出力する。イネーブ
ル信号が例えば“Ｈ”レベルであれば、マイクロプロセ
ッサの動作速度の変更要求があることを示し、イネーブ
ル信号が“Ｌ”レベルであればマイクロプロセッサの動
作速度は変更しないことを示している。イネーブル信号
が“Ｈ”レベルのときにデータ選択部は周波数逓倍率指
示信号をＰＬＬ部に選択出力する。ＰＬＬ部はこの周波
数逓倍率指示信号に応じて、その内部クロック信号の周
波数を変更する。この内部クロック信号の周波数の変更
過程では、ＰＬＬ部は一時的にロック状態からはずれ
て、出力される内部クロック信号の周波数が乱れるの
で、この間は、禁止手段によりＰＬＬ部からプロセッサ
には内部クロック信号を供給しないようにし、ＰＬＬ部
の出力が安定になってからＰＬＬ部の内部クロック信号
をプロセッサに供給する。
ロセッサの動作速度に対応した情報が含まれている。即
ち、この情報にはクロック信号の周波数逓倍率を指示す
る信号と、クロック信号の周波数の変更要求をするかど
うかを決定するイネーブル信号とが含まれている。指示
部は、プロセッサからの出力データに応じて、周波数逓
倍率指示信号とイネーブル信号とを出力する。イネーブ
ル信号が例えば“Ｈ”レベルであれば、マイクロプロセ
ッサの動作速度の変更要求があることを示し、イネーブ
ル信号が“Ｌ”レベルであればマイクロプロセッサの動
作速度は変更しないことを示している。イネーブル信号
が“Ｈ”レベルのときにデータ選択部は周波数逓倍率指
示信号をＰＬＬ部に選択出力する。ＰＬＬ部はこの周波
数逓倍率指示信号に応じて、その内部クロック信号の周
波数を変更する。この内部クロック信号の周波数の変更
過程では、ＰＬＬ部は一時的にロック状態からはずれ
て、出力される内部クロック信号の周波数が乱れるの
で、この間は、禁止手段によりＰＬＬ部からプロセッサ
には内部クロック信号を供給しないようにし、ＰＬＬ部
の出力が安定になってからＰＬＬ部の内部クロック信号
をプロセッサに供給する。
【０００７】こうして、プロセッサからの出力データに
応じてＰＬＬ部の発生する内部クロック信号の周波数を
変更し、その内部クロック信号に応じてＰＬＬ部及びプ
ロセッサを動作させることにより、ＰＬＬ部が低速動作
をするときはプロセッサも低速動作をさせ、それによ
り、マイクロプロセッサ全体としての消費電力を大幅に
低減できる。
応じてＰＬＬ部の発生する内部クロック信号の周波数を
変更し、その内部クロック信号に応じてＰＬＬ部及びプ
ロセッサを動作させることにより、ＰＬＬ部が低速動作
をするときはプロセッサも低速動作をさせ、それによ
り、マイクロプロセッサ全体としての消費電力を大幅に
低減できる。
【０００８】
【発明の実施の形態】以下、添付の図面により本発明の
実施の形態を説明する。図１は本発明の実施の形態によ
るマイクロプロセッサの概略を示すブロック図である。
図において、１は外部クロック信号に応じて内部クロッ
ク信号を生成するＰＬＬ部、２はデータ選択部、３はプ
ロセッサ６による命令の実行によりプロセッサ６から出
力されるデータをラッチし、該ラッチしたデータに対応
する周波数逓倍率指示信号と逓倍率変更要求をするかど
うかを決定するイネーブル信号とを出力する指示部、４
はイネーブル信号の出力からＰＬＬ部１の内部クロック
信号の周波数が安定するまでの所定期間は、ＰＬＬ部１
からプロセッサ６への内部クロックの供給を禁止する禁
止手段である。
実施の形態を説明する。図１は本発明の実施の形態によ
るマイクロプロセッサの概略を示すブロック図である。
図において、１は外部クロック信号に応じて内部クロッ
ク信号を生成するＰＬＬ部、２はデータ選択部、３はプ
ロセッサ６による命令の実行によりプロセッサ６から出
力されるデータをラッチし、該ラッチしたデータに対応
する周波数逓倍率指示信号と逓倍率変更要求をするかど
うかを決定するイネーブル信号とを出力する指示部、４
はイネーブル信号の出力からＰＬＬ部１の内部クロック
信号の周波数が安定するまでの所定期間は、ＰＬＬ部１
からプロセッサ６への内部クロックの供給を禁止する禁
止手段である。
【０００９】本実施の形態では、イネーブル信号はプロ
セッサ６の出力データの最上位ビットに対応している
が、プロセッサ６の設計仕様に応じて、イネーブル信号
はプロセッサ６の出力データの任意のビットに対応させ
ることができる。データ選択部２は、イネーブル信号に
応じて、指示部３からの周波数逓倍率指示信号と外部か
らの一定の逓倍率の外部クロック選択信号とのいずれか
を選択出力する。
セッサ６の出力データの最上位ビットに対応している
が、プロセッサ６の設計仕様に応じて、イネーブル信号
はプロセッサ６の出力データの任意のビットに対応させ
ることができる。データ選択部２は、イネーブル信号に
応じて、指示部３からの周波数逓倍率指示信号と外部か
らの一定の逓倍率の外部クロック選択信号とのいずれか
を選択出力する。
【００１０】動作において、プロセッサ６はＰＬＬ部１
から供給される内部クロック信号に応じて各種の命令を
実行する。この命令の実行の結果得られるデータは、図
示しない被処理装置に供給されるとともに、指示部３に
供給される。指示部３はそのデータをラッチし、該ラッ
チしたデータに対応するイネーブル信号と周波数逓倍率
指示信号とを出力する。例えば、ラッチしたデータの最
上位ビットがイネーブル信号であり、ラッチしたデータ
のそれ以外のデータは周波数逓倍率指示信号となる。本
実施の形態においては、プロセッサ６は、プロセッサ６
の内部クロック信号の周波数を変更しないときには、そ
の出力データの最上位ビットを“Ｌ”レベルにし、変更
を要求するときはその最上位ビットを“Ｈ”レベルにす
るように設計されている。
から供給される内部クロック信号に応じて各種の命令を
実行する。この命令の実行の結果得られるデータは、図
示しない被処理装置に供給されるとともに、指示部３に
供給される。指示部３はそのデータをラッチし、該ラッ
チしたデータに対応するイネーブル信号と周波数逓倍率
指示信号とを出力する。例えば、ラッチしたデータの最
上位ビットがイネーブル信号であり、ラッチしたデータ
のそれ以外のデータは周波数逓倍率指示信号となる。本
実施の形態においては、プロセッサ６は、プロセッサ６
の内部クロック信号の周波数を変更しないときには、そ
の出力データの最上位ビットを“Ｌ”レベルにし、変更
を要求するときはその最上位ビットを“Ｈ”レベルにす
るように設計されている。
【００１１】イネーブル信号が“Ｈ”レベルのときは、
データ選択部２は指示部３から受け取った周波数逓倍率
指示信号をＰＬＬ部１に選択出力する。ＰＬＬ部１は受
け取った周波数逓倍率指示信号に基づいて、外部クロッ
ク信号の周波数を周波数逓倍率指示信号に対応する逓倍
率に変化させた内部クロック信号を生成する。イネーブ
ル信号が“Ｈ”レベルになってからＰＬＬ部１の出力が
安定するまでの所定の期間は、禁止手段４はＰＬＬ部１
の出力のプロセッサ６への供給を禁止する。禁止手段４
による禁止期間の後に、ＰＬＬ部１からの内部クロック
信号がプロセッサ６に供給される。ＰＬＬ部１はこの新
たな内部クロック信号に基づいて必要な処理を実行す
る。
データ選択部２は指示部３から受け取った周波数逓倍率
指示信号をＰＬＬ部１に選択出力する。ＰＬＬ部１は受
け取った周波数逓倍率指示信号に基づいて、外部クロッ
ク信号の周波数を周波数逓倍率指示信号に対応する逓倍
率に変化させた内部クロック信号を生成する。イネーブ
ル信号が“Ｈ”レベルになってからＰＬＬ部１の出力が
安定するまでの所定の期間は、禁止手段４はＰＬＬ部１
の出力のプロセッサ６への供給を禁止する。禁止手段４
による禁止期間の後に、ＰＬＬ部１からの内部クロック
信号がプロセッサ６に供給される。ＰＬＬ部１はこの新
たな内部クロック信号に基づいて必要な処理を実行す
る。
【００１２】イネーブル信号が“Ｌ”レベルのときは、
データ選択部２は所定の外部クロック選択信号をＰＬＬ
部１に選択出力する。ＰＬＬ部１は受け取った外部クロ
ック選択信号に対応する一定の逓倍率の内部クロック信
号を生成し、その内部クロック信号に応じてＰＬＬ部及
びプロセッサが動作する。図２は図１に示したマイクロ
プロセッサの詳細な構成を示す論理回路図である。同図
において、図１と同一部分には同一参照番号が付されて
いる。
データ選択部２は所定の外部クロック選択信号をＰＬＬ
部１に選択出力する。ＰＬＬ部１は受け取った外部クロ
ック選択信号に対応する一定の逓倍率の内部クロック信
号を生成し、その内部クロック信号に応じてＰＬＬ部及
びプロセッサが動作する。図２は図１に示したマイクロ
プロセッサの詳細な構成を示す論理回路図である。同図
において、図１と同一部分には同一参照番号が付されて
いる。
【００１３】本例においてはプロセッサ６は４ビットの
データＤ３〜Ｄ０を出力するものとする。プロセッサ６
は周知の整数演算ユニット６１、バスインタフェースユ
ニット６２、キャシュメモリ６３等の各種のユニットを
含んでいる。指示部３は４つのフリップフロップ３１〜
３４とアンドゲート３５からなるレジスタである。アン
ドゲート３５には外部クロック信号（ＣＬＫ）と書き込
み信号ＷＲＩＴＥが入力される。書き込み信号ＷＲＩＴ
Ｅは、プロセッサ６がある命令を実行した後にその出力
データをレジスタ６に書き込むタイミングでプロセッサ
６から出力される。アンドゲート３５の出力はフリップ
フロップ３１〜３４のクロック端子ＣＫに共通接続され
ている。フリップフロップ３１〜３４はそれぞれリセッ
ト端子Ｒを有し、そのリセット端子Ｒにリセット信号Ｒ
ＳＴの反転信号（以下リセット信号ＲＳＴバーと称す
る）を受け取る。リセット信号ＲＳＴバーはイニシャラ
イズ信号であり、マイクロプロセッサをイニシャライズ
した時に“Ｌ”レベルが入力される。プロセッサ６から
出力されるデータＤ３〜Ｄ０はそれぞれ、フリップフロ
ップ３１〜３４のデータ入力Ｄに入力される。データＤ
３〜Ｄ０のうちの最上位ビットＤ３はフリップフロップ
３１によりラッチされて、本例ではイネーブル信号ＥＮ
として出力される。
データＤ３〜Ｄ０を出力するものとする。プロセッサ６
は周知の整数演算ユニット６１、バスインタフェースユ
ニット６２、キャシュメモリ６３等の各種のユニットを
含んでいる。指示部３は４つのフリップフロップ３１〜
３４とアンドゲート３５からなるレジスタである。アン
ドゲート３５には外部クロック信号（ＣＬＫ）と書き込
み信号ＷＲＩＴＥが入力される。書き込み信号ＷＲＩＴ
Ｅは、プロセッサ６がある命令を実行した後にその出力
データをレジスタ６に書き込むタイミングでプロセッサ
６から出力される。アンドゲート３５の出力はフリップ
フロップ３１〜３４のクロック端子ＣＫに共通接続され
ている。フリップフロップ３１〜３４はそれぞれリセッ
ト端子Ｒを有し、そのリセット端子Ｒにリセット信号Ｒ
ＳＴの反転信号（以下リセット信号ＲＳＴバーと称す
る）を受け取る。リセット信号ＲＳＴバーはイニシャラ
イズ信号であり、マイクロプロセッサをイニシャライズ
した時に“Ｌ”レベルが入力される。プロセッサ６から
出力されるデータＤ３〜Ｄ０はそれぞれ、フリップフロ
ップ３１〜３４のデータ入力Ｄに入力される。データＤ
３〜Ｄ０のうちの最上位ビットＤ３はフリップフロップ
３１によりラッチされて、本例ではイネーブル信号ＥＮ
として出力される。
【００１４】データ選択部２は、３つのゲート２２〜２
４と、ゲート２５と、３つのゲート２６〜２８と、３つ
のフレーム２０１〜２０３とを備えている。ゲート２２
〜２４は、イネーブル信号ＥＮが“Ｈ”レベルでリセッ
ト信号ＲＳＴバーが“Ｈ”レベルのときはフリップフロ
ップ３２〜３４の出力をそれぞれ通過させ、イネーブル
信号ＥＮが“Ｌ”レベルでリセット信号ＲＳＴバーが
“Ｌ”レベルのときはそれぞれ外部端子からの外部クロ
ック選択信号ＣＬＫＳＥＬ２、ＣＬＫＳＥＬ１、ＣＬＫ
ＳＥＬ０を通過させる。ゲート２５は、イネーブル信号
ＥＮが“Ｈ”レベルでフリップフロップ４１（後に詳述
する）の出力が“Ｈ”レベルのとき、又はリセット信号
ＲＳＴバーが“Ｌ”レベルのとき“Ｈ”レベルを出力す
る。ゲート２６〜２８は、ゲート２２〜２４のそれぞれ
の出力が“Ｈ”レベルで且つゲート２５の出力が“Ｈ”
レベルのとき、又はゲート２５の出力が“Ｌ”レベルで
フリップフロップ２０１〜２０３の出力がそれぞれ
“Ｈ”レベルのとき“Ｈ”レベルを出力する。フリップ
フロップ２０１〜２０３は、ゲート２６〜２８の出力を
それぞれラッチして、ＰＬＬ部１に周波数逓倍率指示信
号ＣＫ２，ＣＫ１、ＣＫ０を出力する。
４と、ゲート２５と、３つのゲート２６〜２８と、３つ
のフレーム２０１〜２０３とを備えている。ゲート２２
〜２４は、イネーブル信号ＥＮが“Ｈ”レベルでリセッ
ト信号ＲＳＴバーが“Ｈ”レベルのときはフリップフロ
ップ３２〜３４の出力をそれぞれ通過させ、イネーブル
信号ＥＮが“Ｌ”レベルでリセット信号ＲＳＴバーが
“Ｌ”レベルのときはそれぞれ外部端子からの外部クロ
ック選択信号ＣＬＫＳＥＬ２、ＣＬＫＳＥＬ１、ＣＬＫ
ＳＥＬ０を通過させる。ゲート２５は、イネーブル信号
ＥＮが“Ｈ”レベルでフリップフロップ４１（後に詳述
する）の出力が“Ｈ”レベルのとき、又はリセット信号
ＲＳＴバーが“Ｌ”レベルのとき“Ｈ”レベルを出力す
る。ゲート２６〜２８は、ゲート２２〜２４のそれぞれ
の出力が“Ｈ”レベルで且つゲート２５の出力が“Ｈ”
レベルのとき、又はゲート２５の出力が“Ｌ”レベルで
フリップフロップ２０１〜２０３の出力がそれぞれ
“Ｈ”レベルのとき“Ｈ”レベルを出力する。フリップ
フロップ２０１〜２０３は、ゲート２６〜２８の出力を
それぞれラッチして、ＰＬＬ部１に周波数逓倍率指示信
号ＣＫ２，ＣＫ１、ＣＫ０を出力する。
【００１５】禁止部４は外部クロック信号ＣＬＫに応じ
て第２の書き込み信号ＷＲＩＴＥ２を通過させるアンド
ゲート４１と、アンドゲート４１の出力をクロック端子
ＣＫに受け取り、データＤ０をラッチするフリップフロ
ップ４２と、リセット信号ＲＳＴバー、第２のリセット
信号ＲＲＳＴバー（イネーブル信号ＥＮが“Ｌ”になっ
てからプロセッサ６の動作禁止を解除したい任意のタイ
ミングで外部から与えられる、フリップフロップ４２の
内容をクリアするための信号）及びタイマ４６の出力を
受け取り、フリップフロップ４２のリセット端子Ｒにそ
れらの論理積信号を出力するアンドゲート４３と、イネ
ーブル信号とフリップフロップ４２の出力を受け取るア
ンドゲート４４と、外部クロック信号ＣＬＫに応じてア
ンドゲート４４の出力をラッチするフリップフロップ４
５と、フリップフロップ４５の出力が“Ｈ”になってか
ら所定時間をカウントするタイマ４６とを備えている。
フリップフロップ４２の出力はオアゲート５の一方の入
力に入力される。オアゲート５の他方の入力にはＰＬＬ
部１の出力が入力される。オアゲート５の出力はプロセ
ッサ６内の整数演算ユニット６１、バスインタフェース
ユニット６２、及びキャッシュ６３に入力される。フリ
ップフロップ４２の出力は又、プロセッサ６内の各ユニ
ットに直接入力されて、該各ユニットに内部クロック信
号が供給されていない間の誤動作を防止するために使用
される。
て第２の書き込み信号ＷＲＩＴＥ２を通過させるアンド
ゲート４１と、アンドゲート４１の出力をクロック端子
ＣＫに受け取り、データＤ０をラッチするフリップフロ
ップ４２と、リセット信号ＲＳＴバー、第２のリセット
信号ＲＲＳＴバー（イネーブル信号ＥＮが“Ｌ”になっ
てからプロセッサ６の動作禁止を解除したい任意のタイ
ミングで外部から与えられる、フリップフロップ４２の
内容をクリアするための信号）及びタイマ４６の出力を
受け取り、フリップフロップ４２のリセット端子Ｒにそ
れらの論理積信号を出力するアンドゲート４３と、イネ
ーブル信号とフリップフロップ４２の出力を受け取るア
ンドゲート４４と、外部クロック信号ＣＬＫに応じてア
ンドゲート４４の出力をラッチするフリップフロップ４
５と、フリップフロップ４５の出力が“Ｈ”になってか
ら所定時間をカウントするタイマ４６とを備えている。
フリップフロップ４２の出力はオアゲート５の一方の入
力に入力される。オアゲート５の他方の入力にはＰＬＬ
部１の出力が入力される。オアゲート５の出力はプロセ
ッサ６内の整数演算ユニット６１、バスインタフェース
ユニット６２、及びキャッシュ６３に入力される。フリ
ップフロップ４２の出力は又、プロセッサ６内の各ユニ
ットに直接入力されて、該各ユニットに内部クロック信
号が供給されていない間の誤動作を防止するために使用
される。
【００１６】次に図３のタイミングチャートにより図２
の回路の動作を説明する。まず、時刻ｔ１の直前にリセ
ット信号ＲＳＴバーが“Ｌ”になると、フリップフロッ
プ３１〜３４の内容はリセットされて“００００”にな
る（図３の（４）参照）。時刻ｔ１において外部端子か
らの外部クロック選択信号ＣＬＫＳＥＬ２〜０は１１０
であるとする（図３の（３）参照）。時刻ｔ１ではフリ
ップフロップ３１の出力であるイネーブル信号ＥＮが
“０”で、リセット信号ＲＳＴバーも“Ｌ”レベルなの
で、クロック選択信号ＣＬＫＳＥＬ２〜０（“１１
０”）がデータ選択部２内のゲート２２〜２４を通過
し、且つゲート２５の出力は“Ｈ”レベルとなる。ゲー
ト２５の出力の“Ｈ”レベルにより、ゲート２２〜２４
を通過したクロック選択信号ＣＬＫＳＥＬ２〜０（“１
１０”）はゲート２６〜２８を通過してフリップフロッ
プ２０１〜２０３にＣＫ２〜ＣＫ０としてラッチされ
る。ＰＬＬ部１はフリップフロップ２０１〜２０３の出
力ＣＫ２〜ＣＫ０（図３の（５）参照）、即ち、今の場
合は外部クロック選択信号“１１０”に対応する周波数
の内部クロック信号を生成し、その内部クロック信号に
応じて動作するとともに、その内部クロック信号を出力
する。この時の内部クロック信号の周波数は例えば外部
クロック信号ＣＬＫを４倍した高周波数に対応させてお
く。オアゲート５の他方の入力にはフリップフロップ４
２の出力が入力されているが、リセット信号ＲＳＴバー
が“Ｌ”レベルなのでフリップフロップ４２はリセット
されており、したがって、その出力は“Ｌ”レベルであ
る。したがって、ＰＬＬ部１の出力はオアゲート５を通
ってプロセッサ６の各ユニットに入力され、プロセッサ
６はその内部クロック信号に応じて各種の命令を実行す
る。なお、フリップフロップ４２の出力が“Ｌ”レベル
のときは、その“Ｌ”レベルがプロセッサ６内の各ユニ
ットは直接入力されることにより、各ユニットの動作が
内部クロック信号の供給により乱されないことを保証し
ている。
の回路の動作を説明する。まず、時刻ｔ１の直前にリセ
ット信号ＲＳＴバーが“Ｌ”になると、フリップフロッ
プ３１〜３４の内容はリセットされて“００００”にな
る（図３の（４）参照）。時刻ｔ１において外部端子か
らの外部クロック選択信号ＣＬＫＳＥＬ２〜０は１１０
であるとする（図３の（３）参照）。時刻ｔ１ではフリ
ップフロップ３１の出力であるイネーブル信号ＥＮが
“０”で、リセット信号ＲＳＴバーも“Ｌ”レベルなの
で、クロック選択信号ＣＬＫＳＥＬ２〜０（“１１
０”）がデータ選択部２内のゲート２２〜２４を通過
し、且つゲート２５の出力は“Ｈ”レベルとなる。ゲー
ト２５の出力の“Ｈ”レベルにより、ゲート２２〜２４
を通過したクロック選択信号ＣＬＫＳＥＬ２〜０（“１
１０”）はゲート２６〜２８を通過してフリップフロッ
プ２０１〜２０３にＣＫ２〜ＣＫ０としてラッチされ
る。ＰＬＬ部１はフリップフロップ２０１〜２０３の出
力ＣＫ２〜ＣＫ０（図３の（５）参照）、即ち、今の場
合は外部クロック選択信号“１１０”に対応する周波数
の内部クロック信号を生成し、その内部クロック信号に
応じて動作するとともに、その内部クロック信号を出力
する。この時の内部クロック信号の周波数は例えば外部
クロック信号ＣＬＫを４倍した高周波数に対応させてお
く。オアゲート５の他方の入力にはフリップフロップ４
２の出力が入力されているが、リセット信号ＲＳＴバー
が“Ｌ”レベルなのでフリップフロップ４２はリセット
されており、したがって、その出力は“Ｌ”レベルであ
る。したがって、ＰＬＬ部１の出力はオアゲート５を通
ってプロセッサ６の各ユニットに入力され、プロセッサ
６はその内部クロック信号に応じて各種の命令を実行す
る。なお、フリップフロップ４２の出力が“Ｌ”レベル
のときは、その“Ｌ”レベルがプロセッサ６内の各ユニ
ットは直接入力されることにより、各ユニットの動作が
内部クロック信号の供給により乱されないことを保証し
ている。
【００１７】次に、時刻ｔ２でプロセッサ６の出力デー
タＤ３〜Ｄ０が“１０００”に変化したとする。出力デ
ータが変化すると、この出力データをフリップフロップ
３１〜３４からなるレジスタに書き込むための書き込み
信号ＷＲＩＴＥ（図３の（６）参照）がプロセッサ６か
ら出力される。するとレジスタの入力側のアンドゲート
３５を外部クロック信号ＣＬＫが通過し、フリップフロ
ップ３１〜３４はこの外部クロック信号ＣＬＫに応じて
プロセッサ６からの出力データＤ３〜Ｄ０（“１００
０”）をラッチする。この結果フリップフロップ３１の
出力であるイネーブル信号ＥＮは“１”になるので、フ
リップフロップ３２〜３４の出力（“０００”）がゲー
ト２２〜２４を通過する。しかし、この時点ではフリッ
プフロップ４２はリセットされた状態にあり、その出力
は“Ｌ”レベルである。したがって、ゲート２５内のア
ンドゲートの一方の入力にはリセット信号ＲＳＴバーの
“Ｌ”レベルが入力されており、他方の入力にはフリッ
プフロップ４２の出力の“Ｌ”レベルが入力されている
のでそのアンドゲートの出力は“Ｌ”レベルにあり、そ
れがゲート２５内のオアゲートの一方に入力に入力され
ており、他方、そのオアゲートの他方の入力にはリセッ
ト信号ＲＳＴバーの“Ｈ”レベルが反転されて入力され
ているので、ゲート２５の出力は“Ｌ”レベルにある。
したがって、ゲート２２〜２４の出力はゲート２６〜２
８を通過せず、フリップフロップ２０１〜２０３の出力
信号ＣＫ２〜ＣＫ０は“１１０”のままである。
タＤ３〜Ｄ０が“１０００”に変化したとする。出力デ
ータが変化すると、この出力データをフリップフロップ
３１〜３４からなるレジスタに書き込むための書き込み
信号ＷＲＩＴＥ（図３の（６）参照）がプロセッサ６か
ら出力される。するとレジスタの入力側のアンドゲート
３５を外部クロック信号ＣＬＫが通過し、フリップフロ
ップ３１〜３４はこの外部クロック信号ＣＬＫに応じて
プロセッサ６からの出力データＤ３〜Ｄ０（“１００
０”）をラッチする。この結果フリップフロップ３１の
出力であるイネーブル信号ＥＮは“１”になるので、フ
リップフロップ３２〜３４の出力（“０００”）がゲー
ト２２〜２４を通過する。しかし、この時点ではフリッ
プフロップ４２はリセットされた状態にあり、その出力
は“Ｌ”レベルである。したがって、ゲート２５内のア
ンドゲートの一方の入力にはリセット信号ＲＳＴバーの
“Ｌ”レベルが入力されており、他方の入力にはフリッ
プフロップ４２の出力の“Ｌ”レベルが入力されている
のでそのアンドゲートの出力は“Ｌ”レベルにあり、そ
れがゲート２５内のオアゲートの一方に入力に入力され
ており、他方、そのオアゲートの他方の入力にはリセッ
ト信号ＲＳＴバーの“Ｈ”レベルが反転されて入力され
ているので、ゲート２５の出力は“Ｌ”レベルにある。
したがって、ゲート２２〜２４の出力はゲート２６〜２
８を通過せず、フリップフロップ２０１〜２０３の出力
信号ＣＫ２〜ＣＫ０は“１１０”のままである。
【００１８】次いで時刻ｔ３でプロセッサ６出力データ
Ｄ３〜Ｄ０を“０００１”を出力したとする。すると、
その最下位ビットＤ０の“１”をプロセッサ６の動作禁
止信号としてフリップフロップ４２に書き込むための第
２の書き込み信号ＷＲＩＴＥ２の“Ｈ”レベルのパルス
（図３の（７）参照）がプロセッサ６から出力される
（図３の（８）参照）。第２の書き込み信号ＷＲＩＴＥ
２は第１の書き込み信号ＷＲＩＴＥの出力から所定期間
経過後のデータ出力時にプロセッサ６から出力される。
このときは、第１の書き込み信号ＷＲＩＴＥ（図３の
（６））は発生されないので、出力データＤ３〜Ｄ０の
“０００１”はフリップフロップ３１〜３４にはラッチ
されず，フリップフロップ３１〜３４には前のデータ
“１０００”が保持されている。一方、第２の書き込み
信号ＷＲＩＴＥ２に応じて出力データＤ０の“１”がフ
リップフロップ４２にラッチされる。この結果、フリッ
プフロップ４２の出力の“Ｈ”レベルとイネーブル信号
ＥＮの“Ｉ”によりゲート２５の出力が“Ｈ”レベルに
なり、フリップフロップ３２〜３４の出力データ“００
０”は、ゲート２２〜２４及びゲート２６〜２８を通過
して、フリップフロップ２０１〜２０３にラッチされ
る。この結果、フリップフロップ２０１〜２０３の出力
信号ＣＫ２〜ＣＫ０はフリップフロップ３１〜３４の出
力データ１０００の下位３ビット“０００”となる（図
３の（５）参照）。ＰＬＬ部１はこの信号ＣＫ２〜ＣＫ
０（“０００”）を受けてそれに対応する逓倍率の周波
数（例えば外部クロック信号の周波数と同一周波数）に
内部クロック信号を変換する。
Ｄ３〜Ｄ０を“０００１”を出力したとする。すると、
その最下位ビットＤ０の“１”をプロセッサ６の動作禁
止信号としてフリップフロップ４２に書き込むための第
２の書き込み信号ＷＲＩＴＥ２の“Ｈ”レベルのパルス
（図３の（７）参照）がプロセッサ６から出力される
（図３の（８）参照）。第２の書き込み信号ＷＲＩＴＥ
２は第１の書き込み信号ＷＲＩＴＥの出力から所定期間
経過後のデータ出力時にプロセッサ６から出力される。
このときは、第１の書き込み信号ＷＲＩＴＥ（図３の
（６））は発生されないので、出力データＤ３〜Ｄ０の
“０００１”はフリップフロップ３１〜３４にはラッチ
されず，フリップフロップ３１〜３４には前のデータ
“１０００”が保持されている。一方、第２の書き込み
信号ＷＲＩＴＥ２に応じて出力データＤ０の“１”がフ
リップフロップ４２にラッチされる。この結果、フリッ
プフロップ４２の出力の“Ｈ”レベルとイネーブル信号
ＥＮの“Ｉ”によりゲート２５の出力が“Ｈ”レベルに
なり、フリップフロップ３２〜３４の出力データ“００
０”は、ゲート２２〜２４及びゲート２６〜２８を通過
して、フリップフロップ２０１〜２０３にラッチされ
る。この結果、フリップフロップ２０１〜２０３の出力
信号ＣＫ２〜ＣＫ０はフリップフロップ３１〜３４の出
力データ１０００の下位３ビット“０００”となる（図
３の（５）参照）。ＰＬＬ部１はこの信号ＣＫ２〜ＣＫ
０（“０００”）を受けてそれに対応する逓倍率の周波
数（例えば外部クロック信号の周波数と同一周波数）に
内部クロック信号を変換する。
【００１９】一方、フリップフロップ４２の出力（図３
の（９）参照）の“Ｈ”レベルとイネーブル信号ＥＮの
“Ｈ”レベルによりアンドゲート４４の出力が“Ｈ”レ
ベルになる。この“Ｈ”レベルはフリップフロップ４５
にラッチされ、その出力（ｂ）を“Ｈ”レベルにする
（図３の（１０）参照）。出力（ｂ）の立ち上がりによ
りタイマ４６が起動し、ＰＬＬ部１の出力が上記の逓倍
率の内部クロック信号にロックして安定になるまでに要
する所定時間後に“Ｌ”レベルのタイマ出力パルスを得
る（図３の（１１）参照）。このタイマ出力パルスによ
りアンドゲート４３の出力が“Ｈ”レベルになり、フリ
ップフロップ４２はリセットされる。
の（９）参照）の“Ｈ”レベルとイネーブル信号ＥＮの
“Ｈ”レベルによりアンドゲート４４の出力が“Ｈ”レ
ベルになる。この“Ｈ”レベルはフリップフロップ４５
にラッチされ、その出力（ｂ）を“Ｈ”レベルにする
（図３の（１０）参照）。出力（ｂ）の立ち上がりによ
りタイマ４６が起動し、ＰＬＬ部１の出力が上記の逓倍
率の内部クロック信号にロックして安定になるまでに要
する所定時間後に“Ｌ”レベルのタイマ出力パルスを得
る（図３の（１１）参照）。このタイマ出力パルスによ
りアンドゲート４３の出力が“Ｈ”レベルになり、フリ
ップフロップ４２はリセットされる。
【００２０】フリップフロップ４２の出力が“Ｈ”レベ
ルになっている間（図３の（９）参照）は、オアゲート
５の出力は“Ｈ”レベルに保持されており、且つ、フリ
ップフロップ４２の出力の“Ｈ”レベルがプロセッサ６
の各ユニットに動作禁止信号として供給されている。上
記所定時間が経過すると、フリップフロップ４２はリセ
ットされるので、禁止信号は解除されてＰＬＬ部１から
の周波数逓倍率が変わった内部クロック信号がプロセッ
サ６に供給されることになる。
ルになっている間（図３の（９）参照）は、オアゲート
５の出力は“Ｈ”レベルに保持されており、且つ、フリ
ップフロップ４２の出力の“Ｈ”レベルがプロセッサ６
の各ユニットに動作禁止信号として供給されている。上
記所定時間が経過すると、フリップフロップ４２はリセ
ットされるので、禁止信号は解除されてＰＬＬ部１から
の周波数逓倍率が変わった内部クロック信号がプロセッ
サ６に供給されることになる。
【００２１】以上の動作により、ＰＬＬ部１及びプロセ
ッサ６の内部クロック信号の周波数逓倍率を低下させる
ことが可能であることが理解できる。なお、上記の例で
はプロセッサ６の動作禁止信号としてプロセッサ６の出
力データの最下位ビットＤ０を用いたが、プロセッサ６
の仕様により、出力データの任意のビットをプロセッサ
６の動作禁止信号として用いてもよい。
ッサ６の内部クロック信号の周波数逓倍率を低下させる
ことが可能であることが理解できる。なお、上記の例で
はプロセッサ６の動作禁止信号としてプロセッサ６の出
力データの最下位ビットＤ０を用いたが、プロセッサ６
の仕様により、出力データの任意のビットをプロセッサ
６の動作禁止信号として用いてもよい。
【００２２】上記の動作では時刻ｔ２でイネーブル信号
ＥＮが“１”になる例を説明したが、時刻ｔ４でイネー
ブル信号が“０”になる場合を次に説明する。時刻ｔ４
でプロセッサ６の出力データＤ３〜Ｄ０が“０１１１”
に変わり、フリップフロップ３１〜３４に対する書き込
みのための第１の書き込み信号ＷＲＩＴＥのパルスが発
生すると、その時刻ｔ４では第１の書き込み信号ＷＲＩ
ＴＥが“Ｈ”なので、その出力データ“０１１１”はア
ンドゲート３５を通ってフリップフロップ３１〜３４に
ラッチされる。しかし、その最上位ビットは“０”なの
でイネーブル信号ＥＮは“０”であり、したがってフリ
ップフロップ３２〜３４の出力はゲート２２〜２４を通
過できない。また、リセット信号ＲＳＴバーも”Ｈ”レ
ベルなので外部端子クロック選択信号ＣＬＫ２〜ＣＬＫ
ＳＥＬ０もゲート２２〜２４を通過できない。したがっ
て、フリップフロップ２０１〜２０３は前の値を保持し
続けるので、信号ＣＫ２〜ＣＫ０は“０００”のままで
ある（図３の（５）参照）。こうして、プロセッサの出
力データの最上位ビットが“０”の場合は、ＰＬＬ１の
内部クロック信号の周波数は変化しない。
ＥＮが“１”になる例を説明したが、時刻ｔ４でイネー
ブル信号が“０”になる場合を次に説明する。時刻ｔ４
でプロセッサ６の出力データＤ３〜Ｄ０が“０１１１”
に変わり、フリップフロップ３１〜３４に対する書き込
みのための第１の書き込み信号ＷＲＩＴＥのパルスが発
生すると、その時刻ｔ４では第１の書き込み信号ＷＲＩ
ＴＥが“Ｈ”なので、その出力データ“０１１１”はア
ンドゲート３５を通ってフリップフロップ３１〜３４に
ラッチされる。しかし、その最上位ビットは“０”なの
でイネーブル信号ＥＮは“０”であり、したがってフリ
ップフロップ３２〜３４の出力はゲート２２〜２４を通
過できない。また、リセット信号ＲＳＴバーも”Ｈ”レ
ベルなので外部端子クロック選択信号ＣＬＫ２〜ＣＬＫ
ＳＥＬ０もゲート２２〜２４を通過できない。したがっ
て、フリップフロップ２０１〜２０３は前の値を保持し
続けるので、信号ＣＫ２〜ＣＫ０は“０００”のままで
ある（図３の（５）参照）。こうして、プロセッサの出
力データの最上位ビットが“０”の場合は、ＰＬＬ１の
内部クロック信号の周波数は変化しない。
【００２３】この状態で時刻ｔ５プロセッサ６の出力デ
ータが“０００１”に変わり、“Ｈ”レベルのパルスで
ある第２の書き込み信号ＷＲＩＴＥ２が発生したとす
る。この第２の書き込み信号ＷＲＩＴＥ２の“Ｈ”レベ
ルによりアンドゲート４１を外部クロック信号ＣＬＫが
通過してフリップフロップ４２のクロック端子に入力さ
れるので、その外部クロック信号に応じて上記出力デー
タの最下位ビット“１”がフリップフロップ４２にラッ
チされる（図３の（９）参照）。しかし、イネーブル信
号ＥＮが“０”なので、アンドゲート４４の出力（ｂ）
は“Ｈ”レベルにならず、したがってタイマ４６は起動
しない。したがって、時刻ｔ５以降で、第２のリセット
信号ＲＲＳＴバーが“Ｌ”レベルになるまでは、フリッ
プフロップ４２の出力の“Ｈ”レベルがオアゲート５及
びプロセッサ６の各ユニットに供給され続けるので、Ｐ
ＬＬ部からの内部クロック信号はプロセッサ６に供給さ
れない。
ータが“０００１”に変わり、“Ｈ”レベルのパルスで
ある第２の書き込み信号ＷＲＩＴＥ２が発生したとす
る。この第２の書き込み信号ＷＲＩＴＥ２の“Ｈ”レベ
ルによりアンドゲート４１を外部クロック信号ＣＬＫが
通過してフリップフロップ４２のクロック端子に入力さ
れるので、その外部クロック信号に応じて上記出力デー
タの最下位ビット“１”がフリップフロップ４２にラッ
チされる（図３の（９）参照）。しかし、イネーブル信
号ＥＮが“０”なので、アンドゲート４４の出力（ｂ）
は“Ｈ”レベルにならず、したがってタイマ４６は起動
しない。したがって、時刻ｔ５以降で、第２のリセット
信号ＲＲＳＴバーが“Ｌ”レベルになるまでは、フリッ
プフロップ４２の出力の“Ｈ”レベルがオアゲート５及
びプロセッサ６の各ユニットに供給され続けるので、Ｐ
ＬＬ部からの内部クロック信号はプロセッサ６に供給さ
れない。
【００２４】時刻ｔ６で第２のリセット信号ＲＲＳＴバ
ーとして“Ｌ”レベルのパルスが外部から供給される
と、フリップフロップ４２はリセットされて、その出力
は“Ｌ”レベルになるので、ＰＬＬ部１から出力される
内部クロック信号はプロセッサ６に供給される。第２の
リセット信号ＲＲＳＴバーの上記“Ｌ”レベルのパルス
は、プロセッサ６を使用したいタイミングで外部からユ
ーザにより供給される。
ーとして“Ｌ”レベルのパルスが外部から供給される
と、フリップフロップ４２はリセットされて、その出力
は“Ｌ”レベルになるので、ＰＬＬ部１から出力される
内部クロック信号はプロセッサ６に供給される。第２の
リセット信号ＲＲＳＴバーの上記“Ｌ”レベルのパルス
は、プロセッサ６を使用したいタイミングで外部からユ
ーザにより供給される。
【００２５】次にＰＬＬ部１の内部クロック信号の周波
数が高くなる変化について説明する。時刻ｔ７でプロセ
ッサ６の出力データＤ３〜Ｄ０が“１１１１”に変わ
り、第１の書き込み信号ＷＲＩＴＥの“Ｈ”レベルのパ
ルスがプロセッサ６から出力されたとする。するとフリ
ップフロップ３１〜３４はＤ３〜Ｄ０（“１１１１”）
をラッチする。この結果フリップフロップ３１の出力で
あるイネーブル信号ＥＮは“１”になるので、フリップ
フロップ３２〜３４の出力（“１１１”）がゲート２２
〜２４を通過する。しかし、この時点ではフリップフロ
ップ４２の出力は“Ｌ”レベルなので、ゲート２５内の
アンドゲートの一方の入力は“Ｌ”のままであり、且つ
リセット信号ＲＳＴバーも“Ｈ”のままである。したが
って、ゲート２２〜２４の出力はゲート２６〜２８を通
過しない。この結果、フリップフロップ２０１〜２０３
の出力信号ＣＫ２〜ＣＫ０は“０００”のままである。
数が高くなる変化について説明する。時刻ｔ７でプロセ
ッサ６の出力データＤ３〜Ｄ０が“１１１１”に変わ
り、第１の書き込み信号ＷＲＩＴＥの“Ｈ”レベルのパ
ルスがプロセッサ６から出力されたとする。するとフリ
ップフロップ３１〜３４はＤ３〜Ｄ０（“１１１１”）
をラッチする。この結果フリップフロップ３１の出力で
あるイネーブル信号ＥＮは“１”になるので、フリップ
フロップ３２〜３４の出力（“１１１”）がゲート２２
〜２４を通過する。しかし、この時点ではフリップフロ
ップ４２の出力は“Ｌ”レベルなので、ゲート２５内の
アンドゲートの一方の入力は“Ｌ”のままであり、且つ
リセット信号ＲＳＴバーも“Ｈ”のままである。したが
って、ゲート２２〜２４の出力はゲート２６〜２８を通
過しない。この結果、フリップフロップ２０１〜２０３
の出力信号ＣＫ２〜ＣＫ０は“０００”のままである。
【００２６】次いで時刻ｔ８で、プロセッサ６の出力デ
ータＤ３〜Ｄ０が“０００１”に変化し、第２の書き込
み信号ＷＲＩＴＥ２がプロセッサ６から出力（図３の
（７）参照）されたとする。このときは、第１の書き込
み信号ＷＲＩＴＥ（図３の（６））は“Ｌ”レベルなの
で、出力データＤ３〜Ｄ０の“０００１”はフリップフ
ロップ３１〜３４にはラッチされず，フリップフロップ
３１〜３４には前のデータ“１１１１”が保持されてい
る。第２の書き込み信号ＷＲＩＴＥ２の“Ｈ”レベルに
応じてデータＤ０の“１”がフリップフロップ４２にラ
ッチされる。フリップフロップ４２の出力の“Ｈ”レベ
ルとイネーブル信号ＥＮの“１”によりゲート２５の出
力が“Ｈ”になり、フリップフロップ３２〜３４の出力
データ“１１１”は、ゲート２２〜２４及びゲート２６
〜２８を通過して、フリップフロップ２０１〜２０３に
ラッチされる。この結果、フリップフロップ２０１〜２
０３の出力信号ＣＫ２〜ＣＫ０はフリップフロップ３１
〜３４の出力データ“１１１１”の下位３ビット“１１
１”となる。ＰＬＬ部１はこの信号ＣＫ２〜ＣＫ０
（“１１１”）を受けてそれに対応する逓倍率の周波数
（例えば外部クロック信号の周波数の８倍の最高周波
数）に内部クロック信号を変換する。
ータＤ３〜Ｄ０が“０００１”に変化し、第２の書き込
み信号ＷＲＩＴＥ２がプロセッサ６から出力（図３の
（７）参照）されたとする。このときは、第１の書き込
み信号ＷＲＩＴＥ（図３の（６））は“Ｌ”レベルなの
で、出力データＤ３〜Ｄ０の“０００１”はフリップフ
ロップ３１〜３４にはラッチされず，フリップフロップ
３１〜３４には前のデータ“１１１１”が保持されてい
る。第２の書き込み信号ＷＲＩＴＥ２の“Ｈ”レベルに
応じてデータＤ０の“１”がフリップフロップ４２にラ
ッチされる。フリップフロップ４２の出力の“Ｈ”レベ
ルとイネーブル信号ＥＮの“１”によりゲート２５の出
力が“Ｈ”になり、フリップフロップ３２〜３４の出力
データ“１１１”は、ゲート２２〜２４及びゲート２６
〜２８を通過して、フリップフロップ２０１〜２０３に
ラッチされる。この結果、フリップフロップ２０１〜２
０３の出力信号ＣＫ２〜ＣＫ０はフリップフロップ３１
〜３４の出力データ“１１１１”の下位３ビット“１１
１”となる。ＰＬＬ部１はこの信号ＣＫ２〜ＣＫ０
（“１１１”）を受けてそれに対応する逓倍率の周波数
（例えば外部クロック信号の周波数の８倍の最高周波
数）に内部クロック信号を変換する。
【００２７】一方、禁止部４により、ＰＬＬ部１の出力
信号周波数が安定になるまで、ＰＬＬ部６から出力され
る内部クロック信号によりプロセッサ６が動作するのを
禁止させる動作は時刻ｔ３において前述した動作と同じ
なので説明を省略する。上記の実施の形態では、イネー
ブル信号ＥＮとしてプロセッサ６の出力データの最上位
ビットをラッチしたものを用いたが、本発明はこれに限
定されず、プロセッサ６の設計仕様により、内部クロッ
ク信号の周波数を変化させたい場合に対応する任意のビ
ットをイネーブル信号として用いてもよい。
信号周波数が安定になるまで、ＰＬＬ部６から出力され
る内部クロック信号によりプロセッサ６が動作するのを
禁止させる動作は時刻ｔ３において前述した動作と同じ
なので説明を省略する。上記の実施の形態では、イネー
ブル信号ＥＮとしてプロセッサ６の出力データの最上位
ビットをラッチしたものを用いたが、本発明はこれに限
定されず、プロセッサ６の設計仕様により、内部クロッ
ク信号の周波数を変化させたい場合に対応する任意のビ
ットをイネーブル信号として用いてもよい。
【００２８】また、タイマを起動するために使用される
ビットは出力データの最下位ビットとしたが、これもプ
ロセッサの仕様に応じて任意のビットを用いることがで
きる。さらに、プロセッサ６の出力データは４ビットに
限定されない。
ビットは出力データの最下位ビットとしたが、これもプ
ロセッサの仕様に応じて任意のビットを用いることがで
きる。さらに、プロセッサ６の出力データは４ビットに
限定されない。
【００２９】
【発明の効果】以上の説明から明らかなように、本発明
によれば、プロセッサで使用される内部クロック信号の
周波数の変化に応じてＰＬＬ部で使用される内部クロッ
ク信号の周波数の逓倍率を変化させたことにより、マイ
クロプロセッサの消費電力を大幅に抑制することが可能
になる。
によれば、プロセッサで使用される内部クロック信号の
周波数の変化に応じてＰＬＬ部で使用される内部クロッ
ク信号の周波数の逓倍率を変化させたことにより、マイ
クロプロセッサの消費電力を大幅に抑制することが可能
になる。
【図１】本発明によるマイクロプロセッサの概略を示す
ブロック図である。
ブロック図である。
【図２】図１のマイクロプロセッサの詳細を示す論理回
路図である。
路図である。
【図３】図２の回路の動作を説明するタイミングチャー
トである。
トである。
１…ＰＬＬ部 ２…データ選択部 ３…指示部 ４…禁止手段 ６…プロセッサ
Claims (4)
- 【請求項１】 外部クロック信号に基づいて内部クロッ
ク信号を生成し、該内部クロック信号に応じて動作する
ＰＬＬ部と、前記ＰＬＬ部から供給される前記内部クロ
ック信号に応じて命令を実行するプロセッサと、前記命
令の実行により前記プロセッサから出力されるデータを
ラッチし、該ラッチしたデータに対応する周波数逓倍率
指示信号と逓倍率変更要求をするかどうかを決定するイ
ネーブル信号とを出力する指示部と、前記指示部から出
力される周波数逓倍率指示信号と外部クロック選択信号
とを、前記イネーブル信号に応じて選択出力するデータ
選択部と、前記イネーブル信号の出力から前記ＰＬＬ部
の内部クロック信号の周波数が安定するまでの所定期間
は、前記ＰＬＬ部から前記プロセッサへの前記内部クロ
ックの供給を禁止する禁止手段とを備え、前記ＰＬＬ部
は、前記データ選択部から選択出力されるデータに応じ
て前記内部クロック信号の周波数を変化させるようにし
た、マイクロプロセッサ。 - 【請求項２】 前記指示部は前記プロセッサから出力さ
れるデータをラッチするレジスタで構成されている、請
求項１記載のマイクロプロセッサ。 - 【請求項３】 前記データ選択部はリセット時を検出
し、且つ前記イネーブル信号が逓倍率変更要求をしない
ものであることを検出すると前記外部クロック選択信号
を出力するようにした、請求項１記載のマイクロプロセ
ッサ。 - 【請求項４】 前記ＰＬＬ部は前記禁止手段が前記内部
クロックの供給を禁止している間に前記周波数逓倍指示
信号に応じて前記内部クロック信号の周波数を変更する
ようにした、請求項１記載のマイクロプロセッサ。
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|---|---|---|---|
| JP11282497A JP3701100B2 (ja) | 1997-04-30 | 1997-04-30 | クロック生成回路及びクロック生成方法 |
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|---|---|---|---|
| JP11282497A JP3701100B2 (ja) | 1997-04-30 | 1997-04-30 | クロック生成回路及びクロック生成方法 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
| GB0123421D0 (en) * | 2001-09-28 | 2001-11-21 | Memquest Ltd | Power management system |
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| JP2007531103A (ja) * | 2004-03-22 | 2007-11-01 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 移動端末における電力管理の方法及び装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07287699A (ja) * | 1994-02-28 | 1995-10-31 | Hitachi Ltd | データ処理装置 |
| JPH0830351A (ja) * | 1994-07-11 | 1996-02-02 | Hitachi Ltd | マイクロプロセッサ |
| JPH08286780A (ja) * | 1995-04-10 | 1996-11-01 | Fujitsu Ltd | クロック回路及びこれを用いたプロセッサ並びにプロセッサ動作方法 |
Family Cites Families (5)
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|---|---|---|---|---|
| JPS59122223A (ja) * | 1982-12-28 | 1984-07-14 | Mitsubishi Electric Corp | クロツク発生回路 |
| US4893271A (en) * | 1983-11-07 | 1990-01-09 | Motorola, Inc. | Synthesized clock microcomputer with power saving |
| BR8407147A (pt) * | 1983-11-07 | 1985-10-08 | Motorola Inc | Microcomputador,sistema de microcomputador eficiente em energia e gerador de frequencia de pulso de relatorio de pulso de relatorio para microcomputador |
| US5778237A (en) * | 1995-01-10 | 1998-07-07 | Hitachi, Ltd. | Data processor and single-chip microcomputer with changing clock frequency and operating voltage |
| US5774701A (en) * | 1995-07-10 | 1998-06-30 | Hitachi, Ltd. | Microprocessor operating at high and low clok frequencies |
-
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- 1997-10-09 US US08/947,872 patent/US6035410A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07287699A (ja) * | 1994-02-28 | 1995-10-31 | Hitachi Ltd | データ処理装置 |
| JPH0830351A (ja) * | 1994-07-11 | 1996-02-02 | Hitachi Ltd | マイクロプロセッサ |
| JPH08286780A (ja) * | 1995-04-10 | 1996-11-01 | Fujitsu Ltd | クロック回路及びこれを用いたプロセッサ並びにプロセッサ動作方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255882B1 (en) | 1998-04-28 | 2001-07-03 | Nec Corporation | Method and system of switching clock signal |
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