JP2003197768A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】分離領域で隔てられた一対の拡散領域相互間
を、コンタクトを設けずに、配線層により接続すること
を特徴とする。 【解決手段】基板１１上に互いに離間して形成され、ｎ
型拡散領域１７を有するｎチャネルの第１のトランジス
タ１５及びｐ型拡散領域１９を有するｐチャネルの第２
のトランジスタ１６と、第１、第２のトランジスタ１
５、１６を分離するＳＴＩ１４と、ＳＴＩ１４内に設け
られるスリット３６と、スリット３６の内壁部上に設け
られたポリシリコン膜３８と、ｎ型、ｐ型拡散領域１
７、１９と電気的に接続された配線層２２の第１、第２
の部分２２ａ、２２ｂと、スリット３６に沿うようにし
てＳＴＩ１４上に設けられ、第１、第２の部分２２ａ、
２２ｂと一体化された配線層２２の第３の部分２２ｃと
からなる配線層を有することを特徴する。
を、コンタクトを設けずに、配線層により接続すること
を特徴とする。 【解決手段】基板１１上に互いに離間して形成され、ｎ
型拡散領域１７を有するｎチャネルの第１のトランジス
タ１５及びｐ型拡散領域１９を有するｐチャネルの第２
のトランジスタ１６と、第１、第２のトランジスタ１
５、１６を分離するＳＴＩ１４と、ＳＴＩ１４内に設け
られるスリット３６と、スリット３６の内壁部上に設け
られたポリシリコン膜３８と、ｎ型、ｐ型拡散領域１
７、１９と電気的に接続された配線層２２の第１、第２
の部分２２ａ、２２ｂと、スリット３６に沿うようにし
てＳＴＩ１４上に設けられ、第１、第２の部分２２ａ、
２２ｂと一体化された配線層２２の第３の部分２２ｃと
からなる配線層を有することを特徴する。
Description
【０００１】
【発明の属する技術分野】この発明は、ｎチャネル及び
ｐチャネルのＭＯＳトランジスタを有する半導体装置及
びその製造方法に係り、特にＭＯＳトランジスタの拡散
領域同士が配線層によって接続される半導体装置及びそ
の製造方法に関する。
ｐチャネルのＭＯＳトランジスタを有する半導体装置及
びその製造方法に係り、特にＭＯＳトランジスタの拡散
領域同士が配線層によって接続される半導体装置及びそ
の製造方法に関する。
【０００２】
【従来の技術】ＬＳＩの高性能化に対する要求が強くな
っており、一方、半導体プロセス技術においてはますま
すの微細化技術が必要とされている。このような状況に
おいて、ＬＳＩの高密度化は不可欠となっており、可能
な限りのスケーリングを進めていく必要がある。
っており、一方、半導体プロセス技術においてはますま
すの微細化技術が必要とされている。このような状況に
おいて、ＬＳＩの高密度化は不可欠となっており、可能
な限りのスケーリングを進めていく必要がある。
【０００３】ＬＳＩ中では、隣り合う領域、例えばｎ型
領域とｐ型領域領域とを電気的に接続するための配線パ
ターンが多く存在している。この場合、ｎ型領域とｐ型
領域領域とはＳＴＩ（Shallow Trench Isolation）によ
って互いに分離されており、上層のメタル配線を用いて
両領域が接続される。
領域とｐ型領域領域とを電気的に接続するための配線パ
ターンが多く存在している。この場合、ｎ型領域とｐ型
領域領域とはＳＴＩ（Shallow Trench Isolation）によ
って互いに分離されており、上層のメタル配線を用いて
両領域が接続される。
【０００４】ＳＲＡＭ（Static Random Access Memor
y）においては、ローカル・インターコネクト（Local I
nterconnect）のように、ＭＯＳトランジスタのソー
ス、ゲート電極及びドレインを相互に接続する配線パタ
ーンが存在している。このローカル・インターコネクト
は、ソース、ゲート電極及びドレイン上の層間絶縁膜に
対して大きな開口を有する開口部が形成され、この開口
部が導電性材料で埋め込まれることで形成される。
y）においては、ローカル・インターコネクト（Local I
nterconnect）のように、ＭＯＳトランジスタのソー
ス、ゲート電極及びドレインを相互に接続する配線パタ
ーンが存在している。このローカル・インターコネクト
は、ソース、ゲート電極及びドレイン上の層間絶縁膜に
対して大きな開口を有する開口部が形成され、この開口
部が導電性材料で埋め込まれることで形成される。
【０００５】図２２は、上記ローカル・インターコネク
トを有する従来の半導体装置の一例を示す断面図であ
る。ｐ型基板５１上にはｐ型ウエル領域５２、ｎ型ウエ
ル領域５３が形成され、ｐ型ウエル領域５２内にはｎチ
ャネルＭＯＳトランジスタ５４のソース、ドレインとな
るｎ型領域５５が形成され、ｎ型ウエル領域５３内には
ｐチャネルＭＯＳトランジスタ５６のソース、ドレイン
となるｐ型領域５７が形成されている。さらに基板５１
上には上記両ＭＯＳトランジスタを分離するためのＳＴ
Ｉ５８が形成されている。ＭＯＳトランジスタ５４、５
６それぞれの一対のｎ型領域５５相互間及びｐ型領域５
７相互間のチャネル領域上にはそれぞれゲート電極５９
が形成されている。さらにＳＴＩ５８上にも、このＳＴ
Ｉ５８上を通過する他のＭＯＳトランジスタのゲート電
極５９が形成されている。また全面に層間絶縁膜６０が
形成されている。そして、この層間絶縁膜６０に対し、
上記ＳＴＩ５８上のゲート電極５９とその両側に配置さ
れたＭＯＳトランジスタ５４、５６それぞれのソースも
しくはドレインとなる各一方のｎ型領域５５及びｐ型領
域５７の一部が露出するように開口部６１が形成され、
さらにこの開口部６１内が導電性材料６２で埋め込まれ
ることでインターコネクトが形成される。
トを有する従来の半導体装置の一例を示す断面図であ
る。ｐ型基板５１上にはｐ型ウエル領域５２、ｎ型ウエ
ル領域５３が形成され、ｐ型ウエル領域５２内にはｎチ
ャネルＭＯＳトランジスタ５４のソース、ドレインとな
るｎ型領域５５が形成され、ｎ型ウエル領域５３内には
ｐチャネルＭＯＳトランジスタ５６のソース、ドレイン
となるｐ型領域５７が形成されている。さらに基板５１
上には上記両ＭＯＳトランジスタを分離するためのＳＴ
Ｉ５８が形成されている。ＭＯＳトランジスタ５４、５
６それぞれの一対のｎ型領域５５相互間及びｐ型領域５
７相互間のチャネル領域上にはそれぞれゲート電極５９
が形成されている。さらにＳＴＩ５８上にも、このＳＴ
Ｉ５８上を通過する他のＭＯＳトランジスタのゲート電
極５９が形成されている。また全面に層間絶縁膜６０が
形成されている。そして、この層間絶縁膜６０に対し、
上記ＳＴＩ５８上のゲート電極５９とその両側に配置さ
れたＭＯＳトランジスタ５４、５６それぞれのソースも
しくはドレインとなる各一方のｎ型領域５５及びｐ型領
域５７の一部が露出するように開口部６１が形成され、
さらにこの開口部６１内が導電性材料６２で埋め込まれ
ることでインターコネクトが形成される。
【０００６】図２２に示すような半導体装置を製造する
際、開口部６１は反応性イオンエッチング（ＲＩＥ：Re
active Ion Etching）技術により形成されるので、拡散
領域との境界部分におけるＳＴＩ５８が一部エッチング
されてしまう。これにより、インターコネクトと基板５
１との間でリーク電流が生じるという不都合が生じる。
際、開口部６１は反応性イオンエッチング（ＲＩＥ：Re
active Ion Etching）技術により形成されるので、拡散
領域との境界部分におけるＳＴＩ５８が一部エッチング
されてしまう。これにより、インターコネクトと基板５
１との間でリーク電流が生じるという不都合が生じる。
【０００７】一方、ローカル・インターコネクトを有す
る半導体装置として、従来では、特開２０００−１１４
２６２に記載されたものが知られている。この半導体装
置は、シリコン膜の選択成長技術及び選択エッチング技
術を用いて形成される配線により、ＳＴＩによって分離
された一対の拡散領域同士を接続するものである。
る半導体装置として、従来では、特開２０００−１１４
２６２に記載されたものが知られている。この半導体装
置は、シリコン膜の選択成長技術及び選択エッチング技
術を用いて形成される配線により、ＳＴＩによって分離
された一対の拡散領域同士を接続するものである。
【０００８】すなわち、図２３に示すように、ｐ型基板
５１上にｐ型ウエル領域５２、ｎ型ウエル領域５３が形
成され、ｐ型ウエル領域５２内にはｎチャネルＭＯＳト
ランジスタのソース、ドレインとなるｎ型領域５５が形
成され、ｎ型ウエル領域５３内にはｐチャネルＭＯＳト
ランジスタのソース、ドレインとなるｐ型領域５７が形
成されている。さらに全面にアモルファスシリコン膜が
堆積され、このアモルファスシリコン膜を種に選択成長
が行われて単結晶シリコン膜が形成され、その後、イン
ターコネクト形成部以外のアモルファスシリコン膜が除
去され、インターコネクト形成部のアモルファスシリコ
ン膜と単結晶シリコン膜の領域にシリサイド膜からなる
インターコネクト６３が残される。このインターコネク
ト６３はＳＴＩ５８を跨いで形成される。
５１上にｐ型ウエル領域５２、ｎ型ウエル領域５３が形
成され、ｐ型ウエル領域５２内にはｎチャネルＭＯＳト
ランジスタのソース、ドレインとなるｎ型領域５５が形
成され、ｎ型ウエル領域５３内にはｐチャネルＭＯＳト
ランジスタのソース、ドレインとなるｐ型領域５７が形
成されている。さらに全面にアモルファスシリコン膜が
堆積され、このアモルファスシリコン膜を種に選択成長
が行われて単結晶シリコン膜が形成され、その後、イン
ターコネクト形成部以外のアモルファスシリコン膜が除
去され、インターコネクト形成部のアモルファスシリコ
ン膜と単結晶シリコン膜の領域にシリサイド膜からなる
インターコネクト６３が残される。このインターコネク
ト６３はＳＴＩ５８を跨いで形成される。
【０００９】図２３に示す半導体装置では、層間絶縁膜
をエッチングして開口部を形成する必要がないので、基
板がエッチングされることによるインターコネクトと基
板との間のリーク電流の発生が防止できる。
をエッチングして開口部を形成する必要がないので、基
板がエッチングされることによるインターコネクトと基
板との間のリーク電流の発生が防止できる。
【００１０】しかし、インターコネクト６３を形成する
ためのエピタキシャル選択膜を所望のパターン形状に残
すことは極めて困難である。
ためのエピタキシャル選択膜を所望のパターン形状に残
すことは極めて困難である。
【００１１】
【発明が解決しようとする課題】このように従来の半導
体装置では、分離領域によって互いに隔てられた拡散領
域同士を配線によって接続する際に、接合リークが発生
する問題や、配線層を選択的に形成することが困難であ
るという不都合がある。
体装置では、分離領域によって互いに隔てられた拡散領
域同士を配線によって接続する際に、接合リークが発生
する問題や、配線層を選択的に形成することが困難であ
るという不都合がある。
【００１２】この発明は上記のような事情を考慮してな
されたものであり、その目的は、分離領域によって互い
に隔てられた拡散領域同士を配線によって接続する際
に、接合リークが発生する恐れがない半導体装置及びそ
の製造方法を提供することである。
されたものであり、その目的は、分離領域によって互い
に隔てられた拡散領域同士を配線によって接続する際
に、接合リークが発生する恐れがない半導体装置及びそ
の製造方法を提供することである。
【００１３】
【課題を解決するための手段】この発明の半導体装置
は、半導体基板上に互いに離間して形成され、それぞれ
拡散領域を有する第１、第２のトランジスタと、前記半
導体基板上に形成され、前記第１、第２のトランジスタ
の相互間に設けられて前記第１、第２のトランジスタを
分離し、前記第１、第２のトランジスタの前記拡散領域
相互間で連続するように設けられ所定の幅を有する少な
くとも１つのスリットを有する分離領域と、前記少なく
とも１つのスリット内に設けられた導電膜と、前記第
１、第２のトランジスタの前記各拡散領域上にそれぞれ
設けられ、前記各拡散領域と電気的に接続された第１、
第２の部分と、前記分離領域の前記スリットに沿うよう
にして前記分離領域上に設けられ、前記第１、第２の部
分と一体化された第３の部分とからなる配線層とを具備
したことを特徴とする。
は、半導体基板上に互いに離間して形成され、それぞれ
拡散領域を有する第１、第２のトランジスタと、前記半
導体基板上に形成され、前記第１、第２のトランジスタ
の相互間に設けられて前記第１、第２のトランジスタを
分離し、前記第１、第２のトランジスタの前記拡散領域
相互間で連続するように設けられ所定の幅を有する少な
くとも１つのスリットを有する分離領域と、前記少なく
とも１つのスリット内に設けられた導電膜と、前記第
１、第２のトランジスタの前記各拡散領域上にそれぞれ
設けられ、前記各拡散領域と電気的に接続された第１、
第２の部分と、前記分離領域の前記スリットに沿うよう
にして前記分離領域上に設けられ、前記第１、第２の部
分と一体化された第３の部分とからなる配線層とを具備
したことを特徴とする。
【００１４】この発明の半導体装置は、半導体基板上に
互いに離間して形成され、それぞれゲート電極と拡散領
域とを有する第１、第２のＭＯＳトランジスタと、前記
半導体基板上に形成され、前記第１、第２のＭＯＳトラ
ンジスタの相互間に設けられて前記第１、第２のＭＯＳ
トランジスタを分離し、前記第１、第２のＭＯＳトラン
ジスタの前記拡散領域相互間で連続するように設けられ
所定の幅を有する少なくとも１つのスリットを有する分
離領域と、前記少なくとも１つのスリット内に設けられ
た導電膜と、前記分離領域上に設けられたゲート電極
と、前記第１、第２のＭＯＳトランジスタの前記各拡散
領域上にそれぞれ設けられ、前記各拡散領域と電気的に
接続された第１、第２の部分と、前記分離領域の前記少
なくとも１つのスリットに沿いかつ前記分離領域上に設
けられた前記ゲート電極を跨ぐように設けられてこのゲ
ート電極と電気的に接続され、前記第１、第２の部分と
一体化された第３の部分とからなる配線層とを具備した
ことを特徴とする。
互いに離間して形成され、それぞれゲート電極と拡散領
域とを有する第１、第２のＭＯＳトランジスタと、前記
半導体基板上に形成され、前記第１、第２のＭＯＳトラ
ンジスタの相互間に設けられて前記第１、第２のＭＯＳ
トランジスタを分離し、前記第１、第２のＭＯＳトラン
ジスタの前記拡散領域相互間で連続するように設けられ
所定の幅を有する少なくとも１つのスリットを有する分
離領域と、前記少なくとも１つのスリット内に設けられ
た導電膜と、前記分離領域上に設けられたゲート電極
と、前記第１、第２のＭＯＳトランジスタの前記各拡散
領域上にそれぞれ設けられ、前記各拡散領域と電気的に
接続された第１、第２の部分と、前記分離領域の前記少
なくとも１つのスリットに沿いかつ前記分離領域上に設
けられた前記ゲート電極を跨ぐように設けられてこのゲ
ート電極と電気的に接続され、前記第１、第２の部分と
一体化された第３の部分とからなる配線層とを具備した
ことを特徴とする。
【００１５】この発明の半導体装置の製造方法は、半導
体基板上に分離領域を形成することで前記分離領域によ
って互いに分離された第１、第２の素子領域を前記半導
体基板に形成し、前記分離領域内に前記第１、第２の素
子領域相互間で連続するように、所定の幅を有する少な
くとも１つのスリットを形成し、エピタキシャル成長さ
せる際の核となり得る材料からなる導電膜を全面に堆積
した後、前記導電膜を選択的に除去して前記第１、第２
の素子領域の一部領域上にそれぞれ残すと共に前記少な
くとも１つのスリット内に残し、前記第１、第２の素子
領域の一部領域上にそれぞれ残された前記導電膜の周囲
をエピタキシャル成長させる際のブロックとなる材料で
覆った後、エピタキシャル成長法により、前記第１の素
子領域上に第１の部分を有し、前記第２の素子領域上に
第２の部分を有し、前記分離領域の前記スリットに沿う
ように前記分離領域上に位置し前記第１、第２の部分と
一体化された第３の部分とを有する配線層を形成するこ
とを特徴とする。
体基板上に分離領域を形成することで前記分離領域によ
って互いに分離された第１、第２の素子領域を前記半導
体基板に形成し、前記分離領域内に前記第１、第２の素
子領域相互間で連続するように、所定の幅を有する少な
くとも１つのスリットを形成し、エピタキシャル成長さ
せる際の核となり得る材料からなる導電膜を全面に堆積
した後、前記導電膜を選択的に除去して前記第１、第２
の素子領域の一部領域上にそれぞれ残すと共に前記少な
くとも１つのスリット内に残し、前記第１、第２の素子
領域の一部領域上にそれぞれ残された前記導電膜の周囲
をエピタキシャル成長させる際のブロックとなる材料で
覆った後、エピタキシャル成長法により、前記第１の素
子領域上に第１の部分を有し、前記第２の素子領域上に
第２の部分を有し、前記分離領域の前記スリットに沿う
ように前記分離領域上に位置し前記第１、第２の部分と
一体化された第３の部分とを有する配線層を形成するこ
とを特徴とする。
【００１６】この発明の半導体装置の製造方法は、半導
体基板上に分離領域を形成することで前記分離領域によ
って互いに分離された第１、第２の素子領域を前記半導
体基板に形成し、前記分離領域内に前記第１、第２の素
子領域相互間で連続するように、所定の幅を有する少な
くとも１つのスリットを形成し、エピタキシャル成長さ
せる際の核となり得る材料からなる導電膜を全面に堆積
した後、前記導電膜を選択的に除去して前記第１、第２
の素子領域の一部領域上及び前記分離領域の一部領域上
にそれぞれ残すと共に前記少なくとも１つのスリット内
に残し、前記第１、第２の素子領域の一部領域上及び前
記分離領域の一部領域上にそれぞれ残された前記導電膜
の周囲をエピタキシャル成長させる際のブロックとなる
材料で覆い、前記分離領域の一部領域上に残された前記
導電膜を覆う前記ブロックとなる材料のうち前記分離領
域内に形成された前記少なくとも１つのスリット近傍に
位置する部分の前記ブロックとなる材料を選択的に除去
し、エピタキシャル成長法により、前記第１の素子領域
上に第１の部分を有し、前記第２の素子領域上に第２の
部分を有し、前記分離領域内の前記スリットに沿いかつ
前記ブロックとなる材料が除去された前記分離領域の一
部領域上の前記導電膜を跨ぐように連続して前記第１、
第２の部分と一体化された第３の部分とを有する配線層
を形成することを特徴とする。
体基板上に分離領域を形成することで前記分離領域によ
って互いに分離された第１、第２の素子領域を前記半導
体基板に形成し、前記分離領域内に前記第１、第２の素
子領域相互間で連続するように、所定の幅を有する少な
くとも１つのスリットを形成し、エピタキシャル成長さ
せる際の核となり得る材料からなる導電膜を全面に堆積
した後、前記導電膜を選択的に除去して前記第１、第２
の素子領域の一部領域上及び前記分離領域の一部領域上
にそれぞれ残すと共に前記少なくとも１つのスリット内
に残し、前記第１、第２の素子領域の一部領域上及び前
記分離領域の一部領域上にそれぞれ残された前記導電膜
の周囲をエピタキシャル成長させる際のブロックとなる
材料で覆い、前記分離領域の一部領域上に残された前記
導電膜を覆う前記ブロックとなる材料のうち前記分離領
域内に形成された前記少なくとも１つのスリット近傍に
位置する部分の前記ブロックとなる材料を選択的に除去
し、エピタキシャル成長法により、前記第１の素子領域
上に第１の部分を有し、前記第２の素子領域上に第２の
部分を有し、前記分離領域内の前記スリットに沿いかつ
前記ブロックとなる材料が除去された前記分離領域の一
部領域上の前記導電膜を跨ぐように連続して前記第１、
第２の部分と一体化された第３の部分とを有する配線層
を形成することを特徴とする。
【００１７】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を詳細に説明する。
実施の形態を詳細に説明する。
【００１８】図１は、この発明の第１の実施の形態によ
る半導体装置の一部の構成を示す斜視図である。
る半導体装置の一部の構成を示す斜視図である。
【００１９】ｐ型のシリコン半導体基板１１上にはｐウ
エル領域１２とｎウエル領域１３とが設けられている。
また、基板１１上にはＳＴＩ１４が選択的に設けられ、
上記ｐウエル領域１２とｎウエル領域１３とはこのＳＴ
Ｉ１４により分離されている。上記ｐウエル領域１２内
にはｎチャネルＭＯＳトランジスタ１５が設けられ、ｎ
ウエル領域１３内にはｐチャネルＭＯＳトランジスタ１
６が設けられている。上記ｎチャネルＭＯＳトランジス
タ１５は、ｐウエル領域１２内に形成されソース及びド
レインとなる一対のｎ型拡散領域１７と、ソース、ドレ
イン間のチャネル領域上に位置するように設けられた例
えばポリシリコンからなるゲート電極１８とを有する。
なお、上記一対のｎ型拡散領域１７のそれぞれは、浅い
接合深さを有する第１の拡散領域と、深い接合深さを有
する第２の拡散領域とからなる。上記ｐチャネルＭＯＳ
トランジスタ１６は、ｎウエル領域１３内に形成されソ
ース及びドレインとなる一対のｐ型拡散領域１９と、ソ
ース、ドレイン間のチャネル領域上に位置するように設
けられた例えばポリシリコンからなるゲート電極１８と
を有する。なお、上記一対のｐ型拡散領域１９のそれぞ
れも、浅い接合深さを有する第１の拡散領域と、深い接
合深さを有する第２の拡散領域とからなる。
エル領域１２とｎウエル領域１３とが設けられている。
また、基板１１上にはＳＴＩ１４が選択的に設けられ、
上記ｐウエル領域１２とｎウエル領域１３とはこのＳＴ
Ｉ１４により分離されている。上記ｐウエル領域１２内
にはｎチャネルＭＯＳトランジスタ１５が設けられ、ｎ
ウエル領域１３内にはｐチャネルＭＯＳトランジスタ１
６が設けられている。上記ｎチャネルＭＯＳトランジス
タ１５は、ｐウエル領域１２内に形成されソース及びド
レインとなる一対のｎ型拡散領域１７と、ソース、ドレ
イン間のチャネル領域上に位置するように設けられた例
えばポリシリコンからなるゲート電極１８とを有する。
なお、上記一対のｎ型拡散領域１７のそれぞれは、浅い
接合深さを有する第１の拡散領域と、深い接合深さを有
する第２の拡散領域とからなる。上記ｐチャネルＭＯＳ
トランジスタ１６は、ｎウエル領域１３内に形成されソ
ース及びドレインとなる一対のｐ型拡散領域１９と、ソ
ース、ドレイン間のチャネル領域上に位置するように設
けられた例えばポリシリコンからなるゲート電極１８と
を有する。なお、上記一対のｐ型拡散領域１９のそれぞ
れも、浅い接合深さを有する第１の拡散領域と、深い接
合深さを有する第２の拡散領域とからなる。
【００２０】また、上記両ＭＯＳトランジスタ１５、１
６のゲート電極１８の側壁上にはシリコン酸化膜、シリ
コン窒化膜などからなるゲート側壁２０が設けられてい
る。
６のゲート電極１８の側壁上にはシリコン酸化膜、シリ
コン窒化膜などからなるゲート側壁２０が設けられてい
る。
【００２１】後に説明するように、上記ＳＴＩ１４内に
は、このＳＴＩ１４を挟んでその両側に位置するｎ型拡
散領域１７とｐ型拡散領域１９相互間で連続するように
１つのスリットが設けられている。このスリットは内壁
部を有し、かつ所定の幅を有している。そして、このス
リットの内壁部上には、上記両ＭＯＳトランジスタ１
５、１６のゲート電極１８を構成するものと同じ材料、
つまりポリシリコンからなる導電膜が設けられている。
また、このスリットは、その底部がＳＴＩ１４の底部に
までは達しないように設けられている。
は、このＳＴＩ１４を挟んでその両側に位置するｎ型拡
散領域１７とｐ型拡散領域１９相互間で連続するように
１つのスリットが設けられている。このスリットは内壁
部を有し、かつ所定の幅を有している。そして、このス
リットの内壁部上には、上記両ＭＯＳトランジスタ１
５、１６のゲート電極１８を構成するものと同じ材料、
つまりポリシリコンからなる導電膜が設けられている。
また、このスリットは、その底部がＳＴＩ１４の底部に
までは達しないように設けられている。
【００２２】さらに、上記ＳＴＩ１４を挟んでその両側
に位置するｎ型拡散領域１７とｐ型拡散領域１９上に
は、エピタキシャル成長によって形成されたシリコンを
含む材料からなる配線層２２の第１の部分２２ａと第２
の部分２２ｂとが設けられている。上記配線層２２の第
１の部分２２ａは上記ｎ型拡散領域１７と電気的に接続
され、第２の部分２２ｂは上記ｐ型拡散領域１９と電気
的に接続されている。また、上記ＳＴＩ１４上には、Ｓ
ＴＩ１４内のスリットに沿うように配線層２２の第３の
部分２２ｃが設けられている。この第３の部分２２ｃは
上記第１、第２の部分２２ａ、２２ｂと一体化されてい
る。
に位置するｎ型拡散領域１７とｐ型拡散領域１９上に
は、エピタキシャル成長によって形成されたシリコンを
含む材料からなる配線層２２の第１の部分２２ａと第２
の部分２２ｂとが設けられている。上記配線層２２の第
１の部分２２ａは上記ｎ型拡散領域１７と電気的に接続
され、第２の部分２２ｂは上記ｐ型拡散領域１９と電気
的に接続されている。また、上記ＳＴＩ１４上には、Ｓ
ＴＩ１４内のスリットに沿うように配線層２２の第３の
部分２２ｃが設けられている。この第３の部分２２ｃは
上記第１、第２の部分２２ａ、２２ｂと一体化されてい
る。
【００２３】なお、図示しないが、上記配線層２２は、
例えば、下層がシリコン層、上層が金属シリサイド層か
らなる積層構造、もしくは下層がシリコン・ゲルマニウ
ム合金層、上層が金属シリサイド層からなる積層構造を
有している。また、ゲート電極１８も上部がシリサイド
化されている。
例えば、下層がシリコン層、上層が金属シリサイド層か
らなる積層構造、もしくは下層がシリコン・ゲルマニウ
ム合金層、上層が金属シリサイド層からなる積層構造を
有している。また、ゲート電極１８も上部がシリサイド
化されている。
【００２４】次に、図１に示すような構成の半導体装置
の製造方法について、図２ないし図９を参照して説明す
る。
の製造方法について、図２ないし図９を参照して説明す
る。
【００２５】まず、図２の断面図に示すように、例えば
ｐ型のシリコン半導体基板１１上にシリコン窒化膜３１
及びシリコン酸化膜３２が順次堆積され、次に露光プロ
セスにより、このシリコン窒化膜３１及びシリコン酸化
膜３２からなる積層膜３３が所定のパターン形状に残さ
れる。続いて、この残された積層膜３３をマスクに用い
た異方性エッチング法、例えば反応性イオンエッチング
により基板１１がエッチングされて、深さが200〜350ｎ
ｍの素子分離用溝３４が形成される。
ｐ型のシリコン半導体基板１１上にシリコン窒化膜３１
及びシリコン酸化膜３２が順次堆積され、次に露光プロ
セスにより、このシリコン窒化膜３１及びシリコン酸化
膜３２からなる積層膜３３が所定のパターン形状に残さ
れる。続いて、この残された積層膜３３をマスクに用い
た異方性エッチング法、例えば反応性イオンエッチング
により基板１１がエッチングされて、深さが200〜350ｎ
ｍの素子分離用溝３４が形成される。
【００２６】次に、図３の断面図に示すように、例えば
ＣＶＤ法などによりシリコン酸化膜などの埋め込み用絶
縁膜３５が全面に堆積され、上記素子分離用溝３４がこ
の埋め込み用絶縁膜３５により埋め込まれる。
ＣＶＤ法などによりシリコン酸化膜などの埋め込み用絶
縁膜３５が全面に堆積され、上記素子分離用溝３４がこ
の埋め込み用絶縁膜３５により埋め込まれる。
【００２７】続いて、図４の断面図に示すように、ＣＭ
Ｐ（Chemical Mechanical Polishing）が行われること
で平坦化処理が行われる。
Ｐ（Chemical Mechanical Polishing）が行われること
で平坦化処理が行われる。
【００２８】次に、図５の断面図に示すように、例えば
160℃に加熱された燐酸で処理されることでシリコン窒
化膜３１が除去され、ＳＴＩ１４が形成される。この
後、基板１１にｐ型ウエル領域１２とｎ型ウエル領域１
３が形成される。
160℃に加熱された燐酸で処理されることでシリコン窒
化膜３１が除去され、ＳＴＩ１４が形成される。この
後、基板１１にｐ型ウエル領域１２とｎ型ウエル領域１
３が形成される。
【００２９】続いて、図６の斜視図に示すように、前記
スリットを形成するために、このスリットのパターンに
対応したパターンを有するようにレジストパターニング
が行われ、続いてこのレジストを用いた反応性イオンエ
ッチングによりＳＴＩ１４内の埋め込み用絶縁膜３５が
30〜100ｎｍエッチバックされることで１つのスリット
３６が形成される。このスリット３６の幅Ｗは例えば0.
03〜0.1μｍにされる。スリット３６の幅Ｗの最小値0.0
3μｍは加工精度の最小寸法に該当し、最大値0.1μｍ
は、この後にこのスリット３６に埋め込まれる前記配線
層２２の前記第３の部分２２ｃによって実質的に埋め込
むことができる最大の値に該当する。
スリットを形成するために、このスリットのパターンに
対応したパターンを有するようにレジストパターニング
が行われ、続いてこのレジストを用いた反応性イオンエ
ッチングによりＳＴＩ１４内の埋め込み用絶縁膜３５が
30〜100ｎｍエッチバックされることで１つのスリット
３６が形成される。このスリット３６の幅Ｗは例えば0.
03〜0.1μｍにされる。スリット３６の幅Ｗの最小値0.0
3μｍは加工精度の最小寸法に該当し、最大値0.1μｍ
は、この後にこのスリット３６に埋め込まれる前記配線
層２２の前記第３の部分２２ｃによって実質的に埋め込
むことができる最大の値に該当する。
【００３０】次に、ｎ，ｐ両ＭＯＳトランジスタのチャ
ネル領域となる部分にしきい値調整用の不純物イオンが
注入され、続いて熱酸化法あるいはＬＰ−ＣＶＤ法によ
って、全面に0.5〜3.0ｎｍの膜厚でゲート絶縁膜３７が
形成される。続いて、全面に50〜200ｎｍの膜厚でポリ
シリコン膜３８が堆積され、次に、光リソグラフィー
法、Ｘ線リソグラフィー法、あるいは電子ビームリソグ
ラフィー法によって、上記ポリシリコン膜３８をパター
ニングするためのエッチング用マスクが形成され、続い
てこのマスクを用いた反応性イオンエッチングにより、
上記ポリシリコン膜３８がエッチングされることで、図
７の斜視図に示すようにゲート電極１８が形成される。
上記エッチングの後に、スリット３６の内壁上にはポリ
シリコン膜３８が残る。
ネル領域となる部分にしきい値調整用の不純物イオンが
注入され、続いて熱酸化法あるいはＬＰ−ＣＶＤ法によ
って、全面に0.5〜3.0ｎｍの膜厚でゲート絶縁膜３７が
形成される。続いて、全面に50〜200ｎｍの膜厚でポリ
シリコン膜３８が堆積され、次に、光リソグラフィー
法、Ｘ線リソグラフィー法、あるいは電子ビームリソグ
ラフィー法によって、上記ポリシリコン膜３８をパター
ニングするためのエッチング用マスクが形成され、続い
てこのマスクを用いた反応性イオンエッチングにより、
上記ポリシリコン膜３８がエッチングされることで、図
７の斜視図に示すようにゲート電極１８が形成される。
上記エッチングの後に、スリット３６の内壁上にはポリ
シリコン膜３８が残る。
【００３１】なお、上記ゲート絶縁膜３７及びポリシリ
コン膜３８が堆積された後にシリコン窒化膜が堆積さ
れ、この後、ポリシリコン膜３８でゲート電極１８を形
成する際に、上記シリコン窒化膜をエッチングした後
に、ポリシリコン膜３８をエッチングすることで、図７
の斜視図に示すようにゲート電極１８の上部にシリコン
窒化膜からなるキャップ材２１が残されるようにしても
よい。このシリコン窒化膜からなるキャップ材２１は、
この後に行なわれるエピタキシャル成長の際のブロック
として使用できる。
コン膜３８が堆積された後にシリコン窒化膜が堆積さ
れ、この後、ポリシリコン膜３８でゲート電極１８を形
成する際に、上記シリコン窒化膜をエッチングした後
に、ポリシリコン膜３８をエッチングすることで、図７
の斜視図に示すようにゲート電極１８の上部にシリコン
窒化膜からなるキャップ材２１が残されるようにしても
よい。このシリコン窒化膜からなるキャップ材２１は、
この後に行なわれるエピタキシャル成長の際のブロック
として使用できる。
【００３２】また、上記キャップ材２１を形成しない
で、その後、ゲート電極１８上にエピタキシャル成長さ
せるようにしてもよい。
で、その後、ゲート電極１８上にエピタキシャル成長さ
せるようにしてもよい。
【００３３】なお、上記ウェル領域の形成工程、ＭＯＳ
トランジスタのしきい値調整用の不純物イオンの注入工
程は、スリット３６を形成する前に行われるようにして
もよい。
トランジスタのしきい値調整用の不純物イオンの注入工
程は、スリット３６を形成する前に行われるようにして
もよい。
【００３４】上記ゲート絶縁膜３７としては、シリコン
酸化膜ばかりでなくシリコン酸窒化膜、シリコン窒化
膜、さらには高誘電体膜であるＴａ2 Ｏ5 からなる膜
等、あらゆる種類の絶縁膜を用いることができる。
酸化膜ばかりでなくシリコン酸窒化膜、シリコン窒化
膜、さらには高誘電体膜であるＴａ2 Ｏ5 からなる膜
等、あらゆる種類の絶縁膜を用いることができる。
【００３５】また、ゲート電極１８上でエピタキシャル
成長を行わせない場合には、ポリシリコン膜の代わりに
ＴｉＮ、ＷＮをバリアメタルとして用いさらにＷを用い
たメタルゲート構造のゲート電極を形成するようにして
もよい。また、ゲート電極１８をシリコン・ゲルマニウ
ム合金を用いて形成するようにしてもよい。
成長を行わせない場合には、ポリシリコン膜の代わりに
ＴｉＮ、ＷＮをバリアメタルとして用いさらにＷを用い
たメタルゲート構造のゲート電極を形成するようにして
もよい。また、ゲート電極１８をシリコン・ゲルマニウ
ム合金を用いて形成するようにしてもよい。
【００３６】この後、熱酸化法によって、0.5〜６ｎｍ
の膜厚の後酸化膜が全面に形成された後、ｎ型及びｐ型
の不純物イオンがｐ型ウエル領域１２及びｎ型ウエル領
域１３にそれぞれ選択的に導入されることで、ｎ型拡散
領域１７を構成する浅い接合深さを有する第１の拡散領
域１７ａ、ｐ型拡散領域１９を構成する浅い接合深さを
有する第１の拡散領域１９ａがそれぞれ形成される。
の膜厚の後酸化膜が全面に形成された後、ｎ型及びｐ型
の不純物イオンがｐ型ウエル領域１２及びｎ型ウエル領
域１３にそれぞれ選択的に導入されることで、ｎ型拡散
領域１７を構成する浅い接合深さを有する第１の拡散領
域１７ａ、ｐ型拡散領域１９を構成する浅い接合深さを
有する第１の拡散領域１９ａがそれぞれ形成される。
【００３７】次に、図８の斜視図に示すように、ＬＰ−
ＣＶＤ法によって全面にゲート側壁材の堆積が行われ、
続いて反応性イオンエッチングによりエッチバックされ
ることで、ゲート電極１８の側壁上にゲート側壁２０が
形成される。上記ゲート側壁材としてはシリコン酸化
膜、シリコン窒化膜、あるいはその組み合わせからなる
膜が使用できる。
ＣＶＤ法によって全面にゲート側壁材の堆積が行われ、
続いて反応性イオンエッチングによりエッチバックされ
ることで、ゲート電極１８の側壁上にゲート側壁２０が
形成される。上記ゲート側壁材としてはシリコン酸化
膜、シリコン窒化膜、あるいはその組み合わせからなる
膜が使用できる。
【００３８】次に、自然酸化膜除去のために水素雰囲気
中で高温処理が行われた後、エピタキシャル成長法によ
り単結晶シリコンの選択成長が行われる。例えば、水素
雰囲気中で全体が650〜800℃に加熱され、ＳｉＨ4 、Ｓ
ｉＨ2 Ｃｌ2 、ＳｉＨＣｌ3等の反応ガスが水素ととも
に供給されることで、基板１１上のシリコンが露出して
いる部分に単結晶シリコン膜が形成される。また、この
選択成長の際に、シリコン以外に、シリコンとゲルマニ
ウムからなる合金を成長させることもできる。
中で高温処理が行われた後、エピタキシャル成長法によ
り単結晶シリコンの選択成長が行われる。例えば、水素
雰囲気中で全体が650〜800℃に加熱され、ＳｉＨ4 、Ｓ
ｉＨ2 Ｃｌ2 、ＳｉＨＣｌ3等の反応ガスが水素ととも
に供給されることで、基板１１上のシリコンが露出して
いる部分に単結晶シリコン膜が形成される。また、この
選択成長の際に、シリコン以外に、シリコンとゲルマニ
ウムからなる合金を成長させることもできる。
【００３９】このエピタキシャル成長により、図１の斜
視図に示すように、ｎ型拡散領域１１７及びｐ型拡散領
域１９上に単結晶シリコン膜からなる配線層２２が形成
され、特にＳＴＩ１４を挟んでその両側に位置するｎ型
拡散領域１７上には配線層２２の第１の部分２２ａが形
成され、ｐ型拡散領域１９上には配線層２２の第２の部
分２２ｂが形成される。
視図に示すように、ｎ型拡散領域１１７及びｐ型拡散領
域１９上に単結晶シリコン膜からなる配線層２２が形成
され、特にＳＴＩ１４を挟んでその両側に位置するｎ型
拡散領域１７上には配線層２２の第１の部分２２ａが形
成され、ｐ型拡散領域１９上には配線層２２の第２の部
分２２ｂが形成される。
【００４０】さらに、このエピタキシャル成長の際に、
ＳＴＩ１４内に形成されたスリット３６の内壁上に残っ
ているポリシリコン膜３８を核としてエピタキシャル成
長が進み、まずスリット３６の内部を埋めるようにシリ
コン膜が成長し、さらにスリット３６の上部に突出する
ようにシリコン膜の成長が進むことで、スリット３６に
沿うように配線層２２の第３の部分２２ｃが形成され
る。そして、この第３の部分２２ｃは、最終的には上記
第１の部分２２ａ及び第２の部分２２ｂと一体化され
る。
ＳＴＩ１４内に形成されたスリット３６の内壁上に残っ
ているポリシリコン膜３８を核としてエピタキシャル成
長が進み、まずスリット３６の内部を埋めるようにシリ
コン膜が成長し、さらにスリット３６の上部に突出する
ようにシリコン膜の成長が進むことで、スリット３６に
沿うように配線層２２の第３の部分２２ｃが形成され
る。そして、この第３の部分２２ｃは、最終的には上記
第１の部分２２ａ及び第２の部分２２ｂと一体化され
る。
【００４１】次に、キャップ材２１が存在する場合に
は、希フッ酸によってこのキャップ材２１を除去した
後、配線層２２の上からｎ型不純物及びｐ型不純物が拡
散されて、ｎ型拡散領域１７を構成する深い接合深さを
有する第２の拡散領域１７ｂ及びｐ型拡散領域１９を構
成する深い接合深さを有する第２の拡散領域１９ｂが形
成される。このとき、同時にゲート電極１８にも不純物
が導入される。
は、希フッ酸によってこのキャップ材２１を除去した
後、配線層２２の上からｎ型不純物及びｐ型不純物が拡
散されて、ｎ型拡散領域１７を構成する深い接合深さを
有する第２の拡散領域１７ｂ及びｐ型拡散領域１９を構
成する深い接合深さを有する第２の拡散領域１９ｂが形
成される。このとき、同時にゲート電極１８にも不純物
が導入される。
【００４２】図９は、図１中のＡ−Ａ´線に沿った断面
を詳細に示している。次に、この図９の断面図に示すよ
うに、上記配線層２２上に例えばＴｉ、Ｃｏ、Ｎｉ、Ｐ
ｄなどの金属膜が形成された後、加熱処理が行われるこ
とで配線層２２の上部に金属シリサイド層４０が形成さ
れる。なお、配線層２２を形成する際の選択成長時に、
シリコンの代わりに例えばシリコンとゲルマニウムから
なる合金を成長させた場合には、シリサイド層４０に相
当するものとしてシリコンとゲルマニウムからなる合金
をシリサイド化した層が形成される。このとき、ゲート
電極１８の上部にも金属膜が形成され、その後、ゲート
電極１８の上部に金属シリサイド層４０が形成される。
を詳細に示している。次に、この図９の断面図に示すよ
うに、上記配線層２２上に例えばＴｉ、Ｃｏ、Ｎｉ、Ｐ
ｄなどの金属膜が形成された後、加熱処理が行われるこ
とで配線層２２の上部に金属シリサイド層４０が形成さ
れる。なお、配線層２２を形成する際の選択成長時に、
シリコンの代わりに例えばシリコンとゲルマニウムから
なる合金を成長させた場合には、シリサイド層４０に相
当するものとしてシリコンとゲルマニウムからなる合金
をシリサイド化した層が形成される。このとき、ゲート
電極１８の上部にも金属膜が形成され、その後、ゲート
電極１８の上部に金属シリサイド層４０が形成される。
【００４３】上記第１の実施の形態の半導体装置及びそ
の製造方法によれば、ＳＴＩ１４を挟んでその両側に設
けられたｎチャネルＭＯＳトランジスタのｎ型拡散領域
１７とｐチャネルＭＯＳトランジスタのｐ型拡散領域１
９とを接続する配線層２２は、ｎ型拡散領域１７上、ｐ
型拡散領域１９上及びＳＴＩ１４上に渡って連続して設
けられている。すなわち、コンタクトがＳＴＩエッジ部
分に形成されることがないため、従来のような接合リー
クの問題は解消される。
の製造方法によれば、ＳＴＩ１４を挟んでその両側に設
けられたｎチャネルＭＯＳトランジスタのｎ型拡散領域
１７とｐチャネルＭＯＳトランジスタのｐ型拡散領域１
９とを接続する配線層２２は、ｎ型拡散領域１７上、ｐ
型拡散領域１９上及びＳＴＩ１４上に渡って連続して設
けられている。すなわち、コンタクトがＳＴＩエッジ部
分に形成されることがないため、従来のような接合リー
クの問題は解消される。
【００４４】また、コンタクト形成のためのスペースを
拡散領域上に確保する必要がないので、回路面積を大き
く低減させることができる。ＳＴＩ１４を挟んだ一対の
拡散領域１７、１９相互間を接続する配線層２２の第３
の部分２２ｃの占有面積にもよるが、ＳＲＡＭなどでは
回路面積を１０%〜２０％低減することができる。
拡散領域上に確保する必要がないので、回路面積を大き
く低減させることができる。ＳＴＩ１４を挟んだ一対の
拡散領域１７、１９相互間を接続する配線層２２の第３
の部分２２ｃの占有面積にもよるが、ＳＲＡＭなどでは
回路面積を１０%〜２０％低減することができる。
【００４５】図１０は、この発明の第２の実施の形態に
よる半導体装置の一部の構成を示す斜視図である。この
第２の実施の形態の半導体装置は、図１に示す第１の実
施の形態による半導体装置とは一部の構成が異なるだけ
なので、図１と対応する箇所には同じ符号を付してその
説明は省略し、図１と異なる点のみを以下に説明する。
よる半導体装置の一部の構成を示す斜視図である。この
第２の実施の形態の半導体装置は、図１に示す第１の実
施の形態による半導体装置とは一部の構成が異なるだけ
なので、図１と対応する箇所には同じ符号を付してその
説明は省略し、図１と異なる点のみを以下に説明する。
【００４６】図１０に示す半導体装置が図１に示す半導
体装置と異なる点は、前記ＳＴＩ１４上に設けられた配
線層２２の第３の部分２２ｃの幅ｗ、つまり配線層２２
の第１の部分２２ａと第２の部分２２ｂが並ぶ方向と交
差する方向における第３の部分２２ｃの寸法が、図１に
示す半導体装置の場合よりも広くされている点である。
体装置と異なる点は、前記ＳＴＩ１４上に設けられた配
線層２２の第３の部分２２ｃの幅ｗ、つまり配線層２２
の第１の部分２２ａと第２の部分２２ｂが並ぶ方向と交
差する方向における第３の部分２２ｃの寸法が、図１に
示す半導体装置の場合よりも広くされている点である。
【００４７】配線層２２の第３の部分２２ｃの幅ｗを、
図１のものよりも広くするために、図１０の半導体装置
では、後に説明するように、前記ＳＴＩ１４内に、この
ＳＴＩ１４を挟んでその両側に位置するｎ型拡散領域１
７及びｐ型拡散領域１９相互間で連続するように複数の
スリットが設けられている。これらの各スリットはそれ
ぞれ内壁部を有しかつそれぞれ所定の幅を有している。
そして、これら各スリットの内壁部上には、例えばポリ
シリコンからなる導電膜が設けられている。また、これ
ら各スリットはそれぞれ、その底部がＳＴＩ１４の底部
にまでは達しないように設けられている。
図１のものよりも広くするために、図１０の半導体装置
では、後に説明するように、前記ＳＴＩ１４内に、この
ＳＴＩ１４を挟んでその両側に位置するｎ型拡散領域１
７及びｐ型拡散領域１９相互間で連続するように複数の
スリットが設けられている。これらの各スリットはそれ
ぞれ内壁部を有しかつそれぞれ所定の幅を有している。
そして、これら各スリットの内壁部上には、例えばポリ
シリコンからなる導電膜が設けられている。また、これ
ら各スリットはそれぞれ、その底部がＳＴＩ１４の底部
にまでは達しないように設けられている。
【００４８】次に、図１０に示すような構成の半導体装
置の製造方法について説明する。
置の製造方法について説明する。
【００４９】基板１１上にＳＴＩ１４が形成されるまで
の工程は、第１の実施の形態による図２ないし図５に示
す工程と同様なのでこれらの説明は省略する。
の工程は、第１の実施の形態による図２ないし図５に示
す工程と同様なのでこれらの説明は省略する。
【００５０】ＳＴＩ１４が基板１１上に形成された後、
図１１の斜視図に示すように、複数のスリットを形成す
るために、これら複数のスリットのパターンに対応した
パターンを有するようにレジストパターニングが行わ
れ、続いてこのレジストを用いた反応性イオンエッチン
グによりＳＴＩ１４内の埋め込み用絶縁膜３５が30〜10
0ｎｍエッチバックされることで複数のスリット３６が
互いに並行するように形成される。本例では３個のスリ
ット３６が形成される場合を例示している。これらのス
リット３６の幅Ｗはそれぞれ、第１の実施の形態の場合
と同様に例えば0.03〜0.1μｍにされる。
図１１の斜視図に示すように、複数のスリットを形成す
るために、これら複数のスリットのパターンに対応した
パターンを有するようにレジストパターニングが行わ
れ、続いてこのレジストを用いた反応性イオンエッチン
グによりＳＴＩ１４内の埋め込み用絶縁膜３５が30〜10
0ｎｍエッチバックされることで複数のスリット３６が
互いに並行するように形成される。本例では３個のスリ
ット３６が形成される場合を例示している。これらのス
リット３６の幅Ｗはそれぞれ、第１の実施の形態の場合
と同様に例えば0.03〜0.1μｍにされる。
【００５１】次に、前記図７の工程と同様に、ｎ，ｐ両
チャネルのＭＯＳトランジスタのチャネル領域となる部
分にしきい値調整用の不純物イオンが注入され、続いて
熱酸化法あるいはＬＰ−ＣＶＤ法によって、全面に0.5
〜3.0ｎｍの膜厚でゲート絶縁膜３７が形成される。続
いて、全面に50〜200ｎｍの膜厚で例えばポリシリコン
膜３８が堆積され、次に、光リソグラフィー法、Ｘ線リ
ソグラフィー法、あるいは電子ビームリソグラフィー法
によって、上記ポリシリコン膜３８をパターニングする
ためのエッチング用マスクが形成され、続いてこのマス
クを用いた反応性イオンエッチングにより、上記ポリシ
リコン膜３８がエッチングされることで、図１２の斜視
図に示すようにゲート電極１８が形成される。このと
き、複数の各スリット３６の内壁上にはそれぞれポリシ
リコン膜３８が残る。
チャネルのＭＯＳトランジスタのチャネル領域となる部
分にしきい値調整用の不純物イオンが注入され、続いて
熱酸化法あるいはＬＰ−ＣＶＤ法によって、全面に0.5
〜3.0ｎｍの膜厚でゲート絶縁膜３７が形成される。続
いて、全面に50〜200ｎｍの膜厚で例えばポリシリコン
膜３８が堆積され、次に、光リソグラフィー法、Ｘ線リ
ソグラフィー法、あるいは電子ビームリソグラフィー法
によって、上記ポリシリコン膜３８をパターニングする
ためのエッチング用マスクが形成され、続いてこのマス
クを用いた反応性イオンエッチングにより、上記ポリシ
リコン膜３８がエッチングされることで、図１２の斜視
図に示すようにゲート電極１８が形成される。このと
き、複数の各スリット３６の内壁上にはそれぞれポリシ
リコン膜３８が残る。
【００５２】図１２の斜視図に示すように、図７に示す
場合と同様、ゲート電極１８の上部にシリコン窒化膜か
らなるキャップ材２１が残されるようにしてもよい。こ
のシリコン窒化膜からなるキャップ材２１は、この後に
行なわれるエピタキシャル成長の際のブロックとして使
用できる。また、上記キャップ材２１を形成しないで、
その後、ゲート電極１８上にエピタキシャル成長させる
ようにしてもよい。
場合と同様、ゲート電極１８の上部にシリコン窒化膜か
らなるキャップ材２１が残されるようにしてもよい。こ
のシリコン窒化膜からなるキャップ材２１は、この後に
行なわれるエピタキシャル成長の際のブロックとして使
用できる。また、上記キャップ材２１を形成しないで、
その後、ゲート電極１８上にエピタキシャル成長させる
ようにしてもよい。
【００５３】上記ゲート絶縁膜３７としては、シリコン
酸化膜ばかりでなくシリコン酸窒化膜、シリコン窒化
膜、さらには高誘電体膜であるＴａ2 Ｏ5 からなる膜
等、あらゆる種類の絶縁膜を用いることができる。
酸化膜ばかりでなくシリコン酸窒化膜、シリコン窒化
膜、さらには高誘電体膜であるＴａ2 Ｏ5 からなる膜
等、あらゆる種類の絶縁膜を用いることができる。
【００５４】また、ゲート電極１８上でエピタキシャル
成長を行わせない場合には、ポリシリコン膜の代わりに
ＴｉＮ、ＷＮをバリアメタルとして用いさらにＷを用い
たメタルゲート構造のゲート電極を形成するようにして
もよい。また、ゲート電極１８をシリコン・ゲルマニウ
ム合金を用いて形成するようにしてもよい。
成長を行わせない場合には、ポリシリコン膜の代わりに
ＴｉＮ、ＷＮをバリアメタルとして用いさらにＷを用い
たメタルゲート構造のゲート電極を形成するようにして
もよい。また、ゲート電極１８をシリコン・ゲルマニウ
ム合金を用いて形成するようにしてもよい。
【００５５】この後、熱酸化法によって、0.5〜６ｎｍ
の膜厚の後酸化膜が全面に形成された後、ｎ型及びｐ型
の不純物イオンがｐウエル領域１２及びｎウエル領域１
３に選択的に導入されることでｎ型拡散領域１７及びｐ
型拡散領域１９を構成する浅い接合深さを有する第１の
拡散領域１７ａ及び１９ａが形成される。
の膜厚の後酸化膜が全面に形成された後、ｎ型及びｐ型
の不純物イオンがｐウエル領域１２及びｎウエル領域１
３に選択的に導入されることでｎ型拡散領域１７及びｐ
型拡散領域１９を構成する浅い接合深さを有する第１の
拡散領域１７ａ及び１９ａが形成される。
【００５６】次に、図１３の斜視図に示すように、ＬＰ
−ＣＶＤ法によって全面にゲート側壁材の堆積が行わ
れ、続いて反応性イオンエッチングによりエッチバック
されることで、ゲート電極１８の側壁上にゲート側壁２
０が形成される。上記ゲート側壁材としてはシリコン酸
化膜、シリコン窒化膜、あるいはその組み合わせからな
る膜が使用できる。
−ＣＶＤ法によって全面にゲート側壁材の堆積が行わ
れ、続いて反応性イオンエッチングによりエッチバック
されることで、ゲート電極１８の側壁上にゲート側壁２
０が形成される。上記ゲート側壁材としてはシリコン酸
化膜、シリコン窒化膜、あるいはその組み合わせからな
る膜が使用できる。
【００５７】次に、自然酸化膜除去のために水素雰囲気
中で高温処理が行われた後、エピタキシャル成長法によ
り単結晶シリコンの選択成長が行われる。例えば、水素
雰囲気中で全体が650〜800℃に加熱され、ＳｉＨ4 、Ｓ
ｉＨ2 Ｃｌ2 、ＳｉＨＣｌ3等の反応ガスが水素ととも
に供給されることで、基板１１上のシリコンが露出して
いる部分に単結晶シリコン膜が形成される。また、この
選択成長の際に、シリコン以外にシリコンとゲルマニウ
ムからなる合金を成長させることもできる。
中で高温処理が行われた後、エピタキシャル成長法によ
り単結晶シリコンの選択成長が行われる。例えば、水素
雰囲気中で全体が650〜800℃に加熱され、ＳｉＨ4 、Ｓ
ｉＨ2 Ｃｌ2 、ＳｉＨＣｌ3等の反応ガスが水素ととも
に供給されることで、基板１１上のシリコンが露出して
いる部分に単結晶シリコン膜が形成される。また、この
選択成長の際に、シリコン以外にシリコンとゲルマニウ
ムからなる合金を成長させることもできる。
【００５８】このエピタキシャル成長により、図１０の
斜視図に示すように、ｎ型拡散領域１７、ｐ型拡散領域
１９上に単結晶シリコン膜からなる配線層２２が形成さ
れ、特にＳＴＩ１４を挟んでその両側に位置するｎ型拡
散領域１４上には配線層２２の第１の部分２２ａが形成
され、ｐ型拡散領域１９上には配線層２２の第２の部分
２２ｂが形成される。
斜視図に示すように、ｎ型拡散領域１７、ｐ型拡散領域
１９上に単結晶シリコン膜からなる配線層２２が形成さ
れ、特にＳＴＩ１４を挟んでその両側に位置するｎ型拡
散領域１４上には配線層２２の第１の部分２２ａが形成
され、ｐ型拡散領域１９上には配線層２２の第２の部分
２２ｂが形成される。
【００５９】さらに、このエピタキシャル成長の際に、
ＳＴＩ１４内に形成された複数のスリット３６の内壁上
に残っているポリシリコン膜３８を核としてエピタキシ
ャル成長が進み、まずそれぞれのスリット３６の内部を
埋めるようにシリコン膜が成長し、さらにこれがスリッ
ト３６の上部に突出し、これらが一体化するようにシリ
コン膜の成長が進むことで、複数のスリット２６に沿う
ように配線層１８の第３の部分１８ｃが形成される。そ
して、この第３の部分２２ｃは、最終的には上記第１の
部分２２ａ及び第２の部分２２ｂと一体化される。
ＳＴＩ１４内に形成された複数のスリット３６の内壁上
に残っているポリシリコン膜３８を核としてエピタキシ
ャル成長が進み、まずそれぞれのスリット３６の内部を
埋めるようにシリコン膜が成長し、さらにこれがスリッ
ト３６の上部に突出し、これらが一体化するようにシリ
コン膜の成長が進むことで、複数のスリット２６に沿う
ように配線層１８の第３の部分１８ｃが形成される。そ
して、この第３の部分２２ｃは、最終的には上記第１の
部分２２ａ及び第２の部分２２ｂと一体化される。
【００６０】次に、キャップ材２１が存在する場合に
は、希フッ酸によってこのキャップ材２１を除去し、配
線層２２の上からｎ型不純物及びｐ型不純物が拡散され
て、ｎ型拡散領域１７を構成する深い接合深さを有する
第２の拡散領域１７ｂ及びｐ型拡散領域１９を構成する
深い接合深さを有する第２の拡散領域１９ｂが形成され
る。
は、希フッ酸によってこのキャップ材２１を除去し、配
線層２２の上からｎ型不純物及びｐ型不純物が拡散され
て、ｎ型拡散領域１７を構成する深い接合深さを有する
第２の拡散領域１７ｂ及びｐ型拡散領域１９を構成する
深い接合深さを有する第２の拡散領域１９ｂが形成され
る。
【００６１】この後は、図９の断面図に示す場合と同様
に、配線層２２上に例えばＴｉ、Ｃｏ、Ｎｉ、Ｐｄなど
の金属膜が形成された後、加熱処理が行われることで配
線層２２の上部に金属シリサイド層４０が形成される。
このとき、ゲート電極１８の上部にも金属膜が形成さ
れ、その後、ゲート電極１８の上部に金属シリサイド層
４０が形成される。なお、配線層２２を形成する際の選
択成長時に、シリコンの代わりに例えばシリコンとゲル
マニウムからなる合金を成長させた場合には、シリサイ
ド層４０に相当するものとしてシリコンとゲルマニウム
からなる合金をシリサイド化した層が形成される。
に、配線層２２上に例えばＴｉ、Ｃｏ、Ｎｉ、Ｐｄなど
の金属膜が形成された後、加熱処理が行われることで配
線層２２の上部に金属シリサイド層４０が形成される。
このとき、ゲート電極１８の上部にも金属膜が形成さ
れ、その後、ゲート電極１８の上部に金属シリサイド層
４０が形成される。なお、配線層２２を形成する際の選
択成長時に、シリコンの代わりに例えばシリコンとゲル
マニウムからなる合金を成長させた場合には、シリサイ
ド層４０に相当するものとしてシリコンとゲルマニウム
からなる合金をシリサイド化した層が形成される。
【００６２】上記第２の実施の形態の半導体装置及びそ
の製造方法によれば、第１の実施の形態と同様な効果が
得られる上に、さらに、配線層２２の第１の部分２２ａ
と第２の部分２２ｂとを接続する第３の部分２２ｃの幅
が図１の場合よりも広くなるので、ｎ型拡散領域１７と
ｐ型拡散領域１９とを接続する配線層２２の配線抵抗を
図１の場合よりも低くすることができるという効果が得
られる。
の製造方法によれば、第１の実施の形態と同様な効果が
得られる上に、さらに、配線層２２の第１の部分２２ａ
と第２の部分２２ｂとを接続する第３の部分２２ｃの幅
が図１の場合よりも広くなるので、ｎ型拡散領域１７と
ｐ型拡散領域１９とを接続する配線層２２の配線抵抗を
図１の場合よりも低くすることができるという効果が得
られる。
【００６３】図１４は、この発明の第３の実施の形態に
よる半導体装置の一部の構成を示す斜視図である。この
第３の実施の形態の半導体装置は、前記図１０に示す第
２の実施の形態による半導体装置とは一部の構成が異な
るだけなので、図１０と対応する箇所には同じ符号を付
してその説明は省略し、図１０と異なる点のみを以下に
説明する。
よる半導体装置の一部の構成を示す斜視図である。この
第３の実施の形態の半導体装置は、前記図１０に示す第
２の実施の形態による半導体装置とは一部の構成が異な
るだけなので、図１０と対応する箇所には同じ符号を付
してその説明は省略し、図１０と異なる点のみを以下に
説明する。
【００６４】図１４に示す半導体装置が図１０に示す半
導体装置と異なる点は、ＳＴＩ１４上に別のＭＯＳトラ
ンジスタのゲート電極１８が設けられる点と、配線層２
２の第３の部分２２ｃ上にコンタクトプラグ４１が設け
られ、上記別のＭＯＳトランジスタのゲート電極１８上
にコンタクトプラグ４２が設けられ、さらに上記両コン
タクトプラグ４１、４２と接続された上層の配線層４３
が設けられることで第３の部分２２ｃと上記別のＭＯＳ
トランジスタのゲート電極１８とが互いに接続される点
である。
導体装置と異なる点は、ＳＴＩ１４上に別のＭＯＳトラ
ンジスタのゲート電極１８が設けられる点と、配線層２
２の第３の部分２２ｃ上にコンタクトプラグ４１が設け
られ、上記別のＭＯＳトランジスタのゲート電極１８上
にコンタクトプラグ４２が設けられ、さらに上記両コン
タクトプラグ４１、４２と接続された上層の配線層４３
が設けられることで第３の部分２２ｃと上記別のＭＯＳ
トランジスタのゲート電極１８とが互いに接続される点
である。
【００６５】次に、図１４に示すような構成の半導体装
置の製造方法について説明する。
置の製造方法について説明する。
【００６６】基板１１上にＳＴＩ１４が形成されるまで
の工程は、第１の実施の形態による図２ないし図５に示
す工程と同様なのでこれらの説明は省略する。
の工程は、第１の実施の形態による図２ないし図５に示
す工程と同様なのでこれらの説明は省略する。
【００６７】ＳＴＩ１４が基板１１上に形成された後
は、図１５の斜視図に示すように、前記複数のスリット
を形成するために、これら複数のスリットのパターンに
対応したパターンを有するようにレジストパターニング
が行われ、続いてこのレジストを用いた反応性イオンエ
ッチングによりＳＴＩ１４内の埋め込み用絶縁膜３５が
30〜100ｎｍエッチバックされることで複数のスリット
３６が形成される。本例では３個のスリット３６が形成
される場合を例示している。これらのスリット３６の幅
Ｗはそれぞれ、第１の実施の形態の場合と同様に例えば
0.03〜0.1μｍにされる。
は、図１５の斜視図に示すように、前記複数のスリット
を形成するために、これら複数のスリットのパターンに
対応したパターンを有するようにレジストパターニング
が行われ、続いてこのレジストを用いた反応性イオンエ
ッチングによりＳＴＩ１４内の埋め込み用絶縁膜３５が
30〜100ｎｍエッチバックされることで複数のスリット
３６が形成される。本例では３個のスリット３６が形成
される場合を例示している。これらのスリット３６の幅
Ｗはそれぞれ、第１の実施の形態の場合と同様に例えば
0.03〜0.1μｍにされる。
【００６８】次に、ｐ，ｎ両チャネルのＭＯＳトランジ
スタのチャネル領域となる部分にしきい値調整用の不純
物イオンが注入され、続いて熱酸化法あるいはＬＰ−Ｃ
ＶＤ法によって、全面に0.5〜3.0ｎｍの膜厚でゲート絶
縁膜３７が形成される。続いて、全面に50〜200ｎｍの
膜厚でポリシリコン膜３８が堆積され、次に、光リソグ
ラフィー法、Ｘ線リソグラフィー法、あるいは電子ビー
ムリソグラフィー法によって、上記ポリシリコン膜３８
をパターニングするためのエッチング用マスクが形成さ
れ、続いてこのマスクを用いた反応性イオンエッチング
（ＲＩＥ）法により、上記ポリシリコン膜３８がエッチ
ングされることで、図１６の斜視図に示すようにゲート
電極１８が形成される。このエッチングの後に、ＳＴＩ
１４上にもゲート電極１８が形成される。さらに、複数
の各スリット３６の内壁上にもそれぞれポリシリコン膜
３８が残る。この際に、図１６の斜視図に示すように、
図７に示す場合と同様、各ゲート電極１８の上部にシリ
コン窒化膜からなるキャップ材２１が残されるようにし
てもよい。このシリコン窒化膜からなるキャップ材２１
は、この後に行なわれるエピタキシャル成長の際のブロ
ックとして使用できる。また、上記キャップ材２１を形
成しないで、その後、ゲート電極１８上でエピタキシャ
ル成長を行わせるようにしてもよい。
スタのチャネル領域となる部分にしきい値調整用の不純
物イオンが注入され、続いて熱酸化法あるいはＬＰ−Ｃ
ＶＤ法によって、全面に0.5〜3.0ｎｍの膜厚でゲート絶
縁膜３７が形成される。続いて、全面に50〜200ｎｍの
膜厚でポリシリコン膜３８が堆積され、次に、光リソグ
ラフィー法、Ｘ線リソグラフィー法、あるいは電子ビー
ムリソグラフィー法によって、上記ポリシリコン膜３８
をパターニングするためのエッチング用マスクが形成さ
れ、続いてこのマスクを用いた反応性イオンエッチング
（ＲＩＥ）法により、上記ポリシリコン膜３８がエッチ
ングされることで、図１６の斜視図に示すようにゲート
電極１８が形成される。このエッチングの後に、ＳＴＩ
１４上にもゲート電極１８が形成される。さらに、複数
の各スリット３６の内壁上にもそれぞれポリシリコン膜
３８が残る。この際に、図１６の斜視図に示すように、
図７に示す場合と同様、各ゲート電極１８の上部にシリ
コン窒化膜からなるキャップ材２１が残されるようにし
てもよい。このシリコン窒化膜からなるキャップ材２１
は、この後に行なわれるエピタキシャル成長の際のブロ
ックとして使用できる。また、上記キャップ材２１を形
成しないで、その後、ゲート電極１８上でエピタキシャ
ル成長を行わせるようにしてもよい。
【００６９】上記ゲート絶縁膜３７としては、シリコン
酸化膜ばかりでなくシリコン酸窒化膜、シリコン窒化
膜、さらには高誘電体膜であるＴａ2 Ｏ5 からなる膜
等、あらゆる種類の絶縁膜を用いることができる。
酸化膜ばかりでなくシリコン酸窒化膜、シリコン窒化
膜、さらには高誘電体膜であるＴａ2 Ｏ5 からなる膜
等、あらゆる種類の絶縁膜を用いることができる。
【００７０】また、ゲート電極１８上でエピタキシャル
成長を行わせない場合には、ポリシリコン膜の代わりに
ＴｉＮ、ＷＮをバリアメタルとして用いさらにＷを用い
たメタルゲート構造のゲート電極を形成するようにして
もよい。また、ゲート電極１８をシリコン・ゲルマニウ
ム合金を用いて形成するようにしてもよい。
成長を行わせない場合には、ポリシリコン膜の代わりに
ＴｉＮ、ＷＮをバリアメタルとして用いさらにＷを用い
たメタルゲート構造のゲート電極を形成するようにして
もよい。また、ゲート電極１８をシリコン・ゲルマニウ
ム合金を用いて形成するようにしてもよい。
【００７１】この後、熱酸化法によって、0.5〜６ｎｍ
の膜厚の後酸化膜が全面に形成された後、ｎ型及びｐ型
の不純物イオンがｐ型ウエル領域１２及びｐ型ウエル領
域１３に選択的に導入されることでｎ型拡散領域１７を
構成する浅い接合深さを有する第１の拡散領域１７ａ及
びｐ型拡散領域１９を構成する浅い接合深さを有する第
１の拡散領域１９ａが形成される。
の膜厚の後酸化膜が全面に形成された後、ｎ型及びｐ型
の不純物イオンがｐ型ウエル領域１２及びｐ型ウエル領
域１３に選択的に導入されることでｎ型拡散領域１７を
構成する浅い接合深さを有する第１の拡散領域１７ａ及
びｐ型拡散領域１９を構成する浅い接合深さを有する第
１の拡散領域１９ａが形成される。
【００７２】次に、図１７の斜視図に示すように、ＬＰ
−ＣＶＤ法によって全面にゲート側壁材の堆積が行わ
れ、続いて反応性イオンエッチングによりエッチバック
されることで、各ゲート電極１８の側壁上にゲート側壁
２０が形成される。上記ゲート側壁材としてはシリコン
酸化膜、シリコン窒化膜、あるいはその組み合わせから
なる膜が使用できる。
−ＣＶＤ法によって全面にゲート側壁材の堆積が行わ
れ、続いて反応性イオンエッチングによりエッチバック
されることで、各ゲート電極１８の側壁上にゲート側壁
２０が形成される。上記ゲート側壁材としてはシリコン
酸化膜、シリコン窒化膜、あるいはその組み合わせから
なる膜が使用できる。
【００７３】次に、自然酸化膜除去のために水素雰囲気
中で高温処理が行われた後、エピタキシャル成長法によ
り単結晶シリコンの選択成長が行われる。例えば、水素
雰囲気中で全体が650〜800℃に加熱され、ＳｉＨ4 、Ｓ
ｉＨ2 Ｃｌ2 、ＳｉＨＣｌ3等の反応ガスが水素ととも
に供給されることで、基板１１上のシリコンが露出して
いる部分に単結晶シリコン膜が形成される。また選択成
長の際に、シリコン以外にシリコンとゲルマニウムから
なる合金を成長させることもできる。
中で高温処理が行われた後、エピタキシャル成長法によ
り単結晶シリコンの選択成長が行われる。例えば、水素
雰囲気中で全体が650〜800℃に加熱され、ＳｉＨ4 、Ｓ
ｉＨ2 Ｃｌ2 、ＳｉＨＣｌ3等の反応ガスが水素ととも
に供給されることで、基板１１上のシリコンが露出して
いる部分に単結晶シリコン膜が形成される。また選択成
長の際に、シリコン以外にシリコンとゲルマニウムから
なる合金を成長させることもできる。
【００７４】このエピタキシャル成長により、図１８の
斜視図に示すように、ｎ型拡散領域１７及びｐ型拡散領
域１９上に単結晶シリコン膜からなる配線層２２が形成
され、特にＳＴＩ１４を挟んでその両側に位置するｎ型
拡散領域１７上には配線層２２の第１の部分２２ａが形
成され、ｐ型拡散領域１９上には配線層２２の第２の部
分２２ｂが形成される。
斜視図に示すように、ｎ型拡散領域１７及びｐ型拡散領
域１９上に単結晶シリコン膜からなる配線層２２が形成
され、特にＳＴＩ１４を挟んでその両側に位置するｎ型
拡散領域１７上には配線層２２の第１の部分２２ａが形
成され、ｐ型拡散領域１９上には配線層２２の第２の部
分２２ｂが形成される。
【００７５】さらに、このエピタキシャル成長の際に、
ＳＴＩ１４内に形成された複数のスリット３６の内壁上
に残っているポリシリコン膜３８を核としてエピタキシ
ャル成長が進み、まずそれぞれのスリット３６の内部を
埋めるようにシリコン膜が成長し、さらにこれがスリッ
ト３６の上部に突出し、これらが一体化するようにシリ
コン膜の成長が進むことで、複数のスリット３６に沿う
ように配線層２２の第３の部分２２ｃが形成される。そ
して、この第３の部分２２ｃは、最終的には上記第１の
部分２２ａ及び第２の部分２２ｂと一体化される。
ＳＴＩ１４内に形成された複数のスリット３６の内壁上
に残っているポリシリコン膜３８を核としてエピタキシ
ャル成長が進み、まずそれぞれのスリット３６の内部を
埋めるようにシリコン膜が成長し、さらにこれがスリッ
ト３６の上部に突出し、これらが一体化するようにシリ
コン膜の成長が進むことで、複数のスリット３６に沿う
ように配線層２２の第３の部分２２ｃが形成される。そ
して、この第３の部分２２ｃは、最終的には上記第１の
部分２２ａ及び第２の部分２２ｂと一体化される。
【００７６】次に、キャップ材２１が存在する場合に
は、希フッ酸によってこのキャップ材２１を除去し、配
線層２２の上からｎ型不純物及びｐ型不純物が拡散され
て、ｎ型拡散領域１７を構成する深い接合深さを有する
第２の拡散領域１７ｂ及びｐ型拡散領域１９を構成する
深い接合深さを有する第２の拡散領域１９ｂが形成され
る。このとき、同時にゲート電極１８の上部にも不純物
が導入される。
は、希フッ酸によってこのキャップ材２１を除去し、配
線層２２の上からｎ型不純物及びｐ型不純物が拡散され
て、ｎ型拡散領域１７を構成する深い接合深さを有する
第２の拡散領域１７ｂ及びｐ型拡散領域１９を構成する
深い接合深さを有する第２の拡散領域１９ｂが形成され
る。このとき、同時にゲート電極１８の上部にも不純物
が導入される。
【００７７】この後は、図９の断面図に示す場合と同様
に、配線層２２上に例えばＴｉ、Ｃｏ、Ｎｉ、Ｐｄなど
の金属膜が形成された後、加熱処理が行われることで配
線層２２の上部に金属シリサイド層４０が形成される。
このとき、ゲート電極１８の上部にも金属膜が形成さ
れ、その後、ゲート電極１８の上部に金属シリサイド層
４０が形成される。
に、配線層２２上に例えばＴｉ、Ｃｏ、Ｎｉ、Ｐｄなど
の金属膜が形成された後、加熱処理が行われることで配
線層２２の上部に金属シリサイド層４０が形成される。
このとき、ゲート電極１８の上部にも金属膜が形成さ
れ、その後、ゲート電極１８の上部に金属シリサイド層
４０が形成される。
【００７８】なお、配線層２２を形成する際の選択成長
時に、シリコンの代わりに例えばシリコンとゲルマニウ
ムからなる合金を成長させた場合には、シリサイド層４
０に相当するものとしてシリコンとゲルマニウムからな
る合金をシリサイド化した層が形成される。
時に、シリコンの代わりに例えばシリコンとゲルマニウ
ムからなる合金を成長させた場合には、シリサイド層４
０に相当するものとしてシリコンとゲルマニウムからな
る合金をシリサイド化した層が形成される。
【００７９】続いて、全面に層間絶縁膜が堆積された
後、この層間絶縁膜に対し、前記配線層２２の第３の部
分２２ｃに対応する位置及びＳＴＩ１４上に形成された
ゲート電極１８に対応する位置にそれぞれ開口部が形成
され、さらにこれらの開口部を埋めるように上層配線用
の金属が全面に堆積され、続いて上層配線用の金属がパ
ターニングされることで、図１４に示されるようなコン
タクトプラグ４１、４２と上層の配線層４３が形成され
る。
後、この層間絶縁膜に対し、前記配線層２２の第３の部
分２２ｃに対応する位置及びＳＴＩ１４上に形成された
ゲート電極１８に対応する位置にそれぞれ開口部が形成
され、さらにこれらの開口部を埋めるように上層配線用
の金属が全面に堆積され、続いて上層配線用の金属がパ
ターニングされることで、図１４に示されるようなコン
タクトプラグ４１、４２と上層の配線層４３が形成され
る。
【００８０】上記第３の実施の形態の半導体装置及びそ
の製造方法によれば、第１の実施の形態と同様な効果が
得られる上に、さらに、配線層２２の第３の部分２２ｃ
の幅が広いので、この部分にコンタクトを設ける際に、
容易にこれを設けることができるという効果が得られ
る。
の製造方法によれば、第１の実施の形態と同様な効果が
得られる上に、さらに、配線層２２の第３の部分２２ｃ
の幅が広いので、この部分にコンタクトを設ける際に、
容易にこれを設けることができるという効果が得られ
る。
【００８１】図１９は、この発明の第４の実施の形態に
よる半導体装置の一部の構成を示す斜視図である。この
第４の実施の形態の半導体装置は、前記図１４に示す第
３の実施の形態による半導体装置とは一部の構成が異な
るだけなので、図１４と対応する箇所には同じ符号を付
してその説明は省略し、図１４と異なる点のみを以下に
説明する。
よる半導体装置の一部の構成を示す斜視図である。この
第４の実施の形態の半導体装置は、前記図１４に示す第
３の実施の形態による半導体装置とは一部の構成が異な
るだけなので、図１４と対応する箇所には同じ符号を付
してその説明は省略し、図１４と異なる点のみを以下に
説明する。
【００８２】図１９に示す半導体装置が図１４に示す半
導体装置と異なる点は、前記ＳＴＩ１４上に設けられる
配線層２２の第３の部分２２ｃが、前記ＳＴＩ１４内の
複数のスリット３６に沿うように設けられ、かつＳＴＩ
１４上に設けられた前記別のゲート電極１８を跨ぐよう
に設けられてこのゲート電極１８と電気的に接続され、
さらに前記配線層２２の第１、第２の部分２２ａ、２２
ｂと一体化されている点である。
導体装置と異なる点は、前記ＳＴＩ１４上に設けられる
配線層２２の第３の部分２２ｃが、前記ＳＴＩ１４内の
複数のスリット３６に沿うように設けられ、かつＳＴＩ
１４上に設けられた前記別のゲート電極１８を跨ぐよう
に設けられてこのゲート電極１８と電気的に接続され、
さらに前記配線層２２の第１、第２の部分２２ａ、２２
ｂと一体化されている点である。
【００８３】次に、図１９に示すような構成の半導体装
置の製造方法について説明する。
置の製造方法について説明する。
【００８４】基板１１上にＳＴＩ１４が形成されるまで
の工程は、第１の実施の形態による図２ないし図５に示
す工程と同様なのでこれらの説明は省略する。
の工程は、第１の実施の形態による図２ないし図５に示
す工程と同様なのでこれらの説明は省略する。
【００８５】さらに、ＳＴＩ１４内に複数のスリット３
６が形成され、ゲート電極１８、ｎ型拡散領域１７、ｐ
型拡散領域１９を構成する深い接合深さを有する第２の
拡散領域１７ｂ、１９ｂが形成されるまでの工程は、基
本的には第３の実施の形態による図１５ないし図１７に
示す工程と同様なのでこれらの説明も省略する。ただ
し、図１７の場合と異なる点は、図２０の斜視図に示す
ように、ＳＴＩ１４上に形成されるゲート電極１８は、
複数のスリット３６を横断するようにＳＴＩ１４の延長
方向と同じ方向に延長して形成される。この場合にも、
ゲート電極１８を形成するためのポリシリコン膜３８を
堆積する際に、複数のスリット３６の各内壁上にもポリ
シリコン膜３８が堆積される。
６が形成され、ゲート電極１８、ｎ型拡散領域１７、ｐ
型拡散領域１９を構成する深い接合深さを有する第２の
拡散領域１７ｂ、１９ｂが形成されるまでの工程は、基
本的には第３の実施の形態による図１５ないし図１７に
示す工程と同様なのでこれらの説明も省略する。ただ
し、図１７の場合と異なる点は、図２０の斜視図に示す
ように、ＳＴＩ１４上に形成されるゲート電極１８は、
複数のスリット３６を横断するようにＳＴＩ１４の延長
方向と同じ方向に延長して形成される。この場合にも、
ゲート電極１８を形成するためのポリシリコン膜３８を
堆積する際に、複数のスリット３６の各内壁上にもポリ
シリコン膜３８が堆積される。
【００８６】図２０の斜視図に示すように、ＬＰ−ＣＶ
Ｄ法によって全面にゲート側壁材の堆積が行われ、続い
て反応性イオンエッチングによりエッチバックされるこ
とで、各ゲート電極１８の側壁上にゲート側壁２０が形
成される。上記ゲート側壁材としてはシリコン酸化膜、
シリコン窒化膜、あるいはその組み合わせからなる膜が
使用できる。続いて、ｎ型、ｐ型の不純物イオンがｐ型
ウエル領域１２、ｎ型ウエル領域１３に選択的に導入さ
れることで、ｎ型拡散領域１７及びｐ型拡散領域１９を
構成する深い接合深さを有する第２の拡散領域１７ｂ及
び１９ｂが形成される。
Ｄ法によって全面にゲート側壁材の堆積が行われ、続い
て反応性イオンエッチングによりエッチバックされるこ
とで、各ゲート電極１８の側壁上にゲート側壁２０が形
成される。上記ゲート側壁材としてはシリコン酸化膜、
シリコン窒化膜、あるいはその組み合わせからなる膜が
使用できる。続いて、ｎ型、ｐ型の不純物イオンがｐ型
ウエル領域１２、ｎ型ウエル領域１３に選択的に導入さ
れることで、ｎ型拡散領域１７及びｐ型拡散領域１９を
構成する深い接合深さを有する第２の拡散領域１７ｂ及
び１９ｂが形成される。
【００８７】次に、図２１の斜視図に示すように、ＳＴ
Ｉ１４上のゲート電極１８と複数のスリット３６とが交
差する位置でゲート側壁２０が選択的に除去される。
Ｉ１４上のゲート電極１８と複数のスリット３６とが交
差する位置でゲート側壁２０が選択的に除去される。
【００８８】この後、エピタキシャル成長法が行われる
ことで配線層２２が形成される。
ことで配線層２２が形成される。
【００８９】次に、キャップ材２１が存在する場合に
は、希フッ酸によってこのキャップ材２１を除去し、配
線層２２の上からｎ型不純物及びｐ型不純物が拡散され
て、ｎ型拡散領域１７を構成する深い接合深さを有する
第２の拡散領域１７ｂ及びｐ型拡散領域１９を構成する
深い接合深さを有する第２の拡散領域１９ｂが形成され
る。このとき、同時にゲート電極１８にも不純物が導入
される。
は、希フッ酸によってこのキャップ材２１を除去し、配
線層２２の上からｎ型不純物及びｐ型不純物が拡散され
て、ｎ型拡散領域１７を構成する深い接合深さを有する
第２の拡散領域１７ｂ及びｐ型拡散領域１９を構成する
深い接合深さを有する第２の拡散領域１９ｂが形成され
る。このとき、同時にゲート電極１８にも不純物が導入
される。
【００９０】さらに図９に示す工程と同様に、上記配線
層２２上に例えばＴｉ、Ｃｏ、Ｎｉ、Ｐｄなどの金属膜
が形成された後、加熱処理が行われることで配線層２２
の上部に金属シリサイド層４０が形成されることによ
り、図１９に示す構造が得られる。このとき、ゲート電
極１８の上部にも金属膜が形成され、その後、ゲート電
極１８の上部に金属シリサイド層４０が形成される。な
お、配線層２２を形成する際の選択成長時に、シリコン
の代わりに例えばシリコンとゲルマニウムからなる合金
を成長させた場合には、シリサイド層４０に相当するも
のとしてシリコンとゲルマニウムからなる合金をシリサ
イド化した層が形成される。
層２２上に例えばＴｉ、Ｃｏ、Ｎｉ、Ｐｄなどの金属膜
が形成された後、加熱処理が行われることで配線層２２
の上部に金属シリサイド層４０が形成されることによ
り、図１９に示す構造が得られる。このとき、ゲート電
極１８の上部にも金属膜が形成され、その後、ゲート電
極１８の上部に金属シリサイド層４０が形成される。な
お、配線層２２を形成する際の選択成長時に、シリコン
の代わりに例えばシリコンとゲルマニウムからなる合金
を成長させた場合には、シリサイド層４０に相当するも
のとしてシリコンとゲルマニウムからなる合金をシリサ
イド化した層が形成される。
【００９１】上記第４の実施の形態の半導体装置及びそ
の製造方法によれば、第１の実施の形態と同様な効果が
得られる上に、さらに、図１４中のコンタクトプラグ４
１、４２及び上層の配線層４３と同様の機能を配線層２
２の第３の部分２２ｃに持たすことができるので、コン
タクトプラグや上層の配線層を用いずにｎ型拡散領域１
７及びｐ型拡散領域１９と別のＭＯＳトランジスタのゲ
ート電極１８とが接続できるという効果が得られる。
の製造方法によれば、第１の実施の形態と同様な効果が
得られる上に、さらに、図１４中のコンタクトプラグ４
１、４２及び上層の配線層４３と同様の機能を配線層２
２の第３の部分２２ｃに持たすことができるので、コン
タクトプラグや上層の配線層を用いずにｎ型拡散領域１
７及びｐ型拡散領域１９と別のＭＯＳトランジスタのゲ
ート電極１８とが接続できるという効果が得られる。
【００９２】なお、この発明は上記各実施の形態に限定
されるものではなく種々の変形が可能であることはいう
までもない。例えば上記各実施の形態では、配線層２２
によって接続されるＭＯＳトランジスタの拡散領域が互
いに異なる導電型である場合を説明したが、チャネル型
が同じＭＯＳトランジスタの同じ導電型の拡散領域同士
が配線層２２によって接続されるようにしてもよい。
されるものではなく種々の変形が可能であることはいう
までもない。例えば上記各実施の形態では、配線層２２
によって接続されるＭＯＳトランジスタの拡散領域が互
いに異なる導電型である場合を説明したが、チャネル型
が同じＭＯＳトランジスタの同じ導電型の拡散領域同士
が配線層２２によって接続されるようにしてもよい。
【００９３】また、上記各実施の形態では、配線層２２
を用いて異なるＭＯＳトランジスタのソース、ドレイン
となる一対の拡散領域同士を接続する場合について説明
したが、これはＳＴＩによって互いに分離され、基板内
に形成された拡散領域からなり配線として使用される一
対の導電層同士を、上記配線層２２を用いて接続する場
合にも容易に適用することができる。
を用いて異なるＭＯＳトランジスタのソース、ドレイン
となる一対の拡散領域同士を接続する場合について説明
したが、これはＳＴＩによって互いに分離され、基板内
に形成された拡散領域からなり配線として使用される一
対の導電層同士を、上記配線層２２を用いて接続する場
合にも容易に適用することができる。
【００９４】また、上記各実施の形態では、基板として
ｐ型基板を用いる場合について説明したが、これはｎ型
基板を用いるようにしてもよい。
ｐ型基板を用いる場合について説明したが、これはｎ型
基板を用いるようにしてもよい。
【００９５】
【発明の効果】以上説明したようにこの発明によれば、
分離領域によって互いに隔てられた拡散領域同士を配線
によって接続する際に、接合リークを生じる恐れがない
半導体装置及びその製造方法を提供することができる。
分離領域によって互いに隔てられた拡散領域同士を配線
によって接続する際に、接合リークを生じる恐れがない
半導体装置及びその製造方法を提供することができる。
【図１】この発明の第１の実施の形態による半導体装置
の一部の構成を示す斜視図。
の一部の構成を示す斜視図。
【図２】図１に示す半導体装置の製造する際の最初の製
造工程を示す断面図。
造工程を示す断面図。
【図３】図２に続く製造工程を示す断面図。
【図４】図３に続く製造工程を示す断面図。
【図５】図４に続く製造工程を示す断面図。
【図６】図５に続く製造工程を示す斜視図。
【図７】図６に続く製造工程を示す斜視図。
【図８】図７に続く製造工程を示す斜視図。
【図９】図１中のＡ−Ａ´線に沿った詳細な断面構造を
示す図。
示す図。
【図１０】この発明の第２の実施の形態による半導体装
置の一部の構成を示す斜視図。
置の一部の構成を示す斜視図。
【図１１】図１０に示す半導体装置の製造する際の途中
の製造工程を示す斜視図。
の製造工程を示す斜視図。
【図１２】図１１に続く製造工程を示す斜視図。
【図１３】図１２に続く製造工程を示す斜視図。
【図１４】この発明の第３の実施の形態による半導体装
置の一部の構成を示す斜視図。
置の一部の構成を示す斜視図。
【図１５】図１４に示す半導体装置の製造する際の途中
の製造工程を示す斜視図。
の製造工程を示す斜視図。
【図１６】図１５に続く製造工程を示す斜視図。
【図１７】図１６に続く製造工程を示す斜視図。
【図１８】図１７に続く製造工程を示す斜視図。
【図１９】この発明の第４の実施の形態による半導体装
置の一部の構成を示す斜視図。
置の一部の構成を示す斜視図。
【図２０】図１９に示す半導体装置の製造する際の途中
の製造工程を示す斜視図。
の製造工程を示す斜視図。
【図２１】図２０に続く製造工程を示す斜視図。
【図２２】従来の半導体装置の一例を示す断面図。
【図２３】図２２とは異なる従来の半導体装置の一例を
示す断面図。
示す断面図。
１１…ｐ型のシリコン半導体基板、
１２…ｐ型ウエル領域、
１３…ｎ型ウエル領域、
１４…ＳＴＩ、
１５…ｎチャネルＭＯＳトランジスタ、
１６…ｐチャネルＭＯＳトランジスタ、
１７…ｎ型拡散領域、
１８…ゲート電極、
１９…ｐ型拡散領域、
２０…ゲート側壁、
２１…キャップ材、
２２…配線層、
２２ａ…配線層の第１の部分、
２２ｂ…配線層の第２の部分、
２２ｃ…配線層の第３の部分、
３１…シリコン窒化膜、
３２…シリコン酸化膜、
３３…積層膜、
３４…素子分離用溝、
３５…埋め込み用絶縁膜、
３６…スリット、
３７…ゲート絶縁膜、
３８…ポリシリコン膜、
４０…金属シリサイド層、
４１、４２…コンタクトプラグ、
４３…上層の配線層。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/768 Ｈ０１Ｌ 21/76 Ｌ
21/8234 27/10 ３８１
21/8244 27/08 １０２Ｄ
27/08 ３３１ 21/88 Ｑ
27/088 Ｋ
27/092
27/11
Ｆターム(参考） 4M104 AA01 BB01 BB30 BB33 BB36
CC01 CC05 DD04 DD23 DD26
DD46 DD55 DD65 DD78 DD84
FF14 FF18 GG09 GG10 GG14
GG16 HH14 HH20
5F032 AA35 AA44 AA77 BB08 CA03
CA17 DA02 DA23 DA24 DA25
DA33 DA34
5F033 HH03 HH04 HH06 HH25 HH27
JJ01 JJ03 JJ04 JJ06 JJ25
JJ27 KK01 LL04 MM05 MM07
MM13 MM15 NN03 NN07 NN12
PP07 PP33 QQ00 QQ08 QQ09
QQ13 QQ31 QQ48 QQ58 QQ59
QQ65 QQ70 QQ73 QQ74 QQ94
RR04 RR06 SS13 TT08 VV16
WW01 XX00 XX01 XX03
5F048 AB01 AC01 AC03 BA01 BA11
BB04 BB05 BB08 BB09 BC06
BE03 BF01 BF06 BF15 BF16
BF18 BG01 BG13 DA25 DA27
5F083 BS46 GA06 JA05 JA06 JA19
JA35 JA39 JA40 JA53 MA01
MA06 MA16 MA19 NA01 PR25
Claims (25)
- 【請求項１】 半導体基板上に互いに離間して形成さ
れ、それぞれ拡散領域を有する第１、第２のトランジス
タと、 前記半導体基板上に形成され、前記第１、第２のトラン
ジスタの相互間に設けられて前記第１、第２のトランジ
スタを分離し、前記第１、第２のトランジスタの前記拡
散領域相互間で連続するように設けられ所定の幅を有す
る少なくとも１つのスリットを有する分離領域と、 前記少なくとも１つのスリット内に設けられた導電膜
と、 前記第１、第２のトランジスタの前記各拡散領域上にそ
れぞれ設けられ、前記各拡散領域と電気的に接続された
第１、第２の部分と、前記分離領域の前記スリットに沿
うようにして前記分離領域上に設けられ、前記第１、第
２の部分と一体化された第３の部分とからなる配線層と
を具備したことを特徴とする半導体装置。 - 【請求項２】 半導体基板上に互いに離間して形成さ
れ、それぞれゲート電極と拡散領域とを有する第１、第
２のＭＯＳトランジスタと、 前記半導体基板上に形成され、前記第１、第２のＭＯＳ
トランジスタの相互間に設けられて前記第１、第２のＭ
ＯＳトランジスタを分離し、前記第１、第２のＭＯＳト
ランジスタの前記拡散領域相互間で連続するように設け
られ所定の幅を有する少なくとも１つのスリットを有す
る分離領域と、 前記少なくとも１つのスリット内に設けられた導電膜
と、 前記分離領域上に設けられたゲート電極と、 前記第１、第２のＭＯＳトランジスタの前記各拡散領域
上にそれぞれ設けられ、前記各拡散領域と電気的に接続
された第１、第２の部分と、前記分離領域の前記少なく
とも１つのスリットに沿いかつ前記分離領域上に設けら
れた前記ゲート電極を跨ぐように設けられてこのゲート
電極と電気的に接続され、前記第１、第２の部分と一体
化された第３の部分とからなる配線層とを具備したこと
を特徴とする半導体装置。 - 【請求項３】 前記少なくとも１つのスリットは１つの
スリットであることを特徴とする請求項１または２記載
の半導体装置。 - 【請求項４】 前記少なくとも１つのスリットは、互い
に並行するように設けられた複数のスリットであること
を特徴とする請求項１または２記載の半導体装置。 - 【請求項５】 前記スリットの幅の最小値が加工精度の
最小寸法にされ、最大値が前記スリットが前記配線層の
前記第３の部分によって実質的に埋め込むことができる
最大の値にされていることを特徴とする請求項３または
４記載の半導体装置。 - 【請求項６】 前記スリットの幅の最小値が0.03μｍに
され、最大値が0.1μｍにされていることを特徴とする
請求項５記載の半導体装置。 - 【請求項７】 前記少なくとも１つのスリットは、その
底部が前記分離領域の底部にまでは達しないように設け
られていることを特徴とする請求項１または２記載の半
導体装置。 - 【請求項８】 前記導電膜がシリコンを含む膜からなる
ことを特徴とする請求項１または２記載の半導体装置。 - 【請求項９】 前記シリコンを含む膜が多結晶シリコン
であることを特徴とする請求項８記載の半導体装置。 - 【請求項１０】 前記配線層は、下層がシリコン層、上
層が金属シリサイド層からなる積層構造を有することを
特徴とする請求項１または２記載の半導体装置。 - 【請求項１１】 前記配線層は、下層がシリコン・ゲル
マニウム合金層、上層がシリコン・ゲルマニウム合金を
シリサイド化した層からなる積層構造を有することを特
徴とする請求項１または２記載の半導体装置。 - 【請求項１２】 前記配線層の前記第３の部分上に設け
られたコンタクト部を具備したことを特徴とする請求項
１記載の半導体装置。 - 【請求項１３】 半導体基板上に互いに離間して形成さ
れた第１、第２の導電層と、 前記半導体基板上に形成され、前記第１、第２の導電層
の相互間に設けられて前記第１、第２の導電層を分離
し、前記第１、第２の導電層相互間で連続するように設
けられた少なくとも１つのスリットを有する分離領域
と、 前記少なくとも１つのスリット内に設けられた導電膜
と、 前記第１、第２の導電層上にそれぞれ設けられ、前記第
１、第２の導電層のそれぞれと電気的に接続された第
１、第２の部分と、前記分離領域の前記スリットに沿う
ようにして前記分離領域上に設けられ、前記第１、第２
の部分と一体化された第３の部分とからなる配線層とを
具備したことを特徴とする半導体装置。 - 【請求項１４】 半導体基板上に分離領域を形成するこ
とで前記分離領域によって互いに分離された第１、第２
の素子領域を前記半導体基板に形成し、 前記分離領域内に前記第１、第２の素子領域相互間で連
続するように、所定の幅を有する少なくとも１つのスリ
ットを形成し、 エピタキシャル成長させる際の核となり得る材料からな
る導電膜を全面に堆積した後、前記導電膜を選択的に除
去して前記第１、第２の素子領域の一部領域上にそれぞ
れ残すと共に前記少なくとも１つのスリット内に残し、 前記第１、第２の素子領域の一部領域上にそれぞれ残さ
れた前記導電膜の周囲をエピタキシャル成長させる際の
ブロックとなる材料で覆った後、エピタキシャル成長法
により、前記第１の素子領域上に第１の部分を有し、前
記第２の素子領域上に第２の部分を有し、前記分離領域
の前記スリットに沿うように前記分離領域上に位置し前
記第１、第２の部分と一体化された第３の部分とを有す
る配線層を形成することを特徴とする半導体装置の製造
方法。 - 【請求項１５】 半導体基板上に分離領域を形成するこ
とで前記分離領域によって互いに分離された第１、第２
の素子領域を前記半導体基板に形成し、 前記分離領域内に前記第１、第２の素子領域相互間で連
続するように、所定の幅を有する少なくとも１つのスリ
ットを形成し、 エピタキシャル成長させる際の核となり得る材料からな
る導電膜を全面に堆積した後、前記導電膜を選択的に除
去して前記第１、第２の素子領域の一部領域上及び前記
分離領域の一部領域上にそれぞれ残すと共に前記少なく
とも１つのスリット内に残し、 前記第１、第２の素子領域の一部領域上及び前記分離領
域の一部領域上にそれぞれ残された前記導電膜の周囲を
エピタキシャル成長させる際のブロックとなる材料で覆
い、 前記分離領域の一部領域上に残された前記導電膜を覆う
前記ブロックとなる材料のうち前記分離領域内に形成さ
れた前記少なくとも１つのスリット近傍に位置する部分
の前記ブロックとなる材料を選択的に除去し、 エピタキシャル成長法により、前記第１の素子領域上に
第１の部分を有し、前記第２の素子領域上に第２の部分
を有し、前記分離領域内の前記スリットに沿いかつ前記
ブロックとなる材料が除去された前記分離領域の一部領
域上の前記導電膜を跨ぐように連続して前記第１、第２
の部分と一体化された第３の部分とを有する配線層を形
成することを特徴とする半導体装置の製造方法。 - 【請求項１６】 前記分離領域内に前記少なくとも１つ
のスリットを形成する際に１つのスリットを形成するこ
とを特徴とする請求項１４または１５記載の半導体装置
の製造方法。 - 【請求項１７】 前記分離領域内に前記少なくとも１つ
のスリットを形成する際に、互いに並行するように複数
のスリットを形成することを特徴とする請求項１４また
は１５記載の半導体装置の製造方法。 - 【請求項１８】 前記スリットは、その幅の最小値が加
工精度の最小寸法となり、最大値が前記スリットが前記
配線層の前記第３の部分によって実質的に埋め込むこと
ができる最大の値となるよう形成されることを特徴とす
る請求項１６または１７記載の半導体装置の製造方法。 - 【請求項１９】 前記スリットは、その幅の最小値が0.
03μｍとなり、最大値が0.1μｍとなるように形成され
ることを特徴とする請求項１８記載の半導体装置の製造
方法。 - 【請求項２０】 前記分離領域内に前記少なくとも１つ
のスリットを形成する際に、その底部が前記分離領域の
底部にまでは達しないように形成されることを特徴とす
る請求項１４または１５記載の半導体装置の製造方法。 - 【請求項２１】 前記導電膜はシリコンを含む膜で形成
されることを特徴とする請求項１４または１５記載の半
導体装置の製造方法。 - 【請求項２２】 前記シリコンを含む膜が多結晶シリコ
ンで形成されることを特徴とする請求項１４または１５
記載の半導体装置の製造方法。 - 【請求項２３】 前記配線層は、下層がシリコン層、上
層が金属シリサイド層からなる積層構造を有するように
形成されることを特徴とする請求項１４または１５記載
の半導体装置の製造方法。 - 【請求項２４】 前記配線層は、下層がシリコン・ゲル
マニウム合金層、上層がシリコン・ゲルマニウム合金を
シリサイド化した層からなる積層構造を有するように形
成されることを特徴とする請求項１４または１５記載の
半導体装置の製造方法。 - 【請求項２５】 前記配線層の前記第３の部分上にコン
タクト部を形成することを特徴とする請求項１４記載の
半導体装置の製造方法。
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|---|---|---|---|
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