JP2004247735A - 選択的エピタキシャル成長を利用した半導体素子の局部配線形成方法 - Google Patents

選択的エピタキシャル成長を利用した半導体素子の局部配線形成方法 Download PDF

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Abstract

【課題】 選択的エピタキシャル成長を利用した半導体素子の局部配線形成方法を提供する。
【解決手段】 局部配線が形成される半導体基板上の領域であって選択的エピタキシャル成長シード層(140)のない領域上に選択的エピタキシャル成長シード層パターン(140P)を形成した後、選択的エピタキシャル成長を実施し、形成された選択的エピタキシャル層(150)の抵抗を下げて局部配線を完成する。本発明により、単純かつ容易な工程で局部配線を形成できる。
【選択図】 図４

Description

本発明は、半導体素子の製造方法に係り、特に局部配線を含む半導体素子の製造方法に関する。
半導体素子のサイズ及びデザインルールが漸次縮小されて微細化されることによって素子の集積度が高まっており、半導体素子を構成する重要な要素であるＭＯＳＦＥＴ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）のスケールも漸次縮小されている。しかし、ＭＯＳＦＥＴのスケール縮小はゲート有効チャンネル長さを縮小させてソースとドレーン間のパンチスルー及び短チャンネル効果を誘発させる。このようなパンチスルー及び短チャンネル効果を改善するためにエレベーティッドソース／ドレーン技術が導入されている。また、効率的な回路レイアウトのために局部配線が使われている。
特許文献１及び特許文献２にエレベーティッドソース／ドレーン及び局部配線の形成方法が開示されている。
特許文献１は、ロードロックＬＰＣＶＤ−Ｓｉ方法によって露出されたソース／ドレーン領域上には単結晶シリコン膜を、酸化膜及びポリゲート上には多結晶シリコン膜を形成した後、局部配線が形成される領域以外に形成された多結晶シリコン膜をエッチングした後、シリサイド化工程を実施してシリサイド化された局部配線とシリサイド化されたソース／ドレーンとを形成する。
特許文献２は、ゲート電極を被覆する絶縁膜を形成した後、非晶質シリコン膜を全面に形成し、非晶質シリコン膜をアニーリングして選択的エピタキシャル層を形成した後、局部配線が形成される領域以外の非晶質シリコン膜を除去し、シリサイド化工程を実施してシリサイド化された局部配線とシリサイド化されたソース／ドレーンとを形成する。
米国特許第５,８９３,７４１号公報 特開２０００−１１４２６２号公報
ところが、特許文献１では局部配線が形成される領域以外の多結晶シリコンを除去する時、ソース／ドレーン上の単結晶シリコンは損傷させずに多結晶シリコンのみを選択的に除去せねばならず、特許文献２でも局部配線が形成される領域以外の非晶質シリコンを除去する時、ソース／ドレーン上の単結晶シリコンは損傷させずに非晶質シリコンのみを選択的に除去せねばならない。
しかし、現実的に、単結晶シリコンを損傷させずに多結晶シリコンまたは非晶質シリコンのみを選択的に除去することが難しいために前記特許に開示されている方法適用に限界がある。
本発明が解決しようとする技術的課題は、単純化されて適用が容易である局部配線を含む半導体素子の製造方法を提供しようとするところにある。
前記技術的課題を達成するために、本発明による局部配線を含む半導体素子の製造方法によれば、局部配線が形成される半導体基板上の領域であって選択的エピタキシャル成長シード層のない領域上に選択的エピタキシャル成長シード層パターンを形成する。次いで、選択的エピタキシャル成長を実施し、形成された選択的エピタキシャル層の抵抗を下げて局部配線を完成する。
その他の実施の形態の具体的な事項は詳細なる説明及び図面に含まれている。
本発明によれば、単純で、かつ容易な方法で局部配線が形成できる。また、局部配線の形成と共にエレベーティッドソース／ドレーンを同時に形成することによってトランジスタのパンチスルー及び短チャンネル効果が改善できる。
以下、添付した図面を参照して本発明による局部配線を含む半導体素子の製造方法に関する実施の形態を説明する。しかし、本発明は以下で開示される実施の形態に限定されるものでなく相異なる多様な形態で具現され、ただ本実施の形態は本発明の開示を完全にし、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は特許請求の範囲によって定義されるのみである。図面で各層及び物質の形態及び厚さは説明の便宜のために誇張または概略化されたものである。明細書全体にかけて同一参照符号は同一部材を指す。
以下、本実施の形態では局部配線を含む半導体素子の一例として、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を例に挙げて説明する。ＳＲＡＭの場合、局部配線は隣接するトランジスタ間のソース／ドレーンを連結するか、隣接するトランジスタ間のソース／ドレーンとゲートとを連結するために使われる配線を指す。
図１は、完全ＣＭＯＳ ＳＲＡＭの等価回路図である。完全ＣＭＯＳ ＳＲＡＭの１セルは２個のＰＭＯＳトランジスタと４個のＮＭＯＳトランジスタで構成される。完全ＣＭＯＳ ＳＲＡＭは工程が単純であり、スタンバイ電流が少なく、低電圧動作が可能であり、ソフトエラー耐性がよく、多様なモバイル機器、多様なディスクドライバなどに広く使われる。図１で、ＷＬは、ワードラインを、ＢＬ及び／ＢＬは、ビットラインを、ＶＣＣラインは、電源電圧ラインを、ＶＳＳラインは、グラウンドラインをそれぞれ指す。
図２は、図１の完全ＣＭＯＳ ＳＲＡＭを製造するための活性領域パターン、ゲート電極パターン及び各配線を同時に示すレイアウトである。点線で表示された矩形が１セルを限定する。１１０は、活性領域パターンを、１２０は、ゲートパターンを、ＬＩ１とＬＩ３は、トランジスタのソース／ドレーンと隣接トランジスタのソース／ドレーンとを連結するための局部配線を、ＬＩ２とＬＩ４は、トランジスタのソース／ドレーンと隣接トランジスタのゲートとを連結するための局部配線をそれぞれ指す。
図３ないし図７は、トランジスタのソース／ドレーンと隣接トランジスタのソース／ドレーンとを連結するための局部配線ＬＩ１、ＬＩ３を製造する方法を説明するための断面図である。
図３を参照すれば、活性領域パターン（図２の１１０）を定義するマスクを使用して半導体基板１００をパターニングして浅いトレンチ素子分離領域ＳＴＩを形成する。まず、半導体基板１００を３００Åないし１００００Å深さにエッチングしてトレンチ１１１を形成する。次いで、トレンチ１１１を形成するためのドライエッチング工程によって半導体基板１００が受けた損傷を回復させるために熱処理工程を実施して熱酸化膜（図示せず）を形成する。次に、ストレス緩衝膜で窒化膜ライナー（図示せず）を４０ないし５０Å厚さに形成した後、トレンチ１１１内部を絶縁膜１１５で埋め込んだ後、絶縁膜１１５の膜質を細かくするための熱処理工程を実施する。次いで、絶縁膜を化学機械的ポリシング工程またはエッチバッグ工程で平坦化してＳＴＩを完成して活性領域を定義する。
次いで、ＳＴＩによって定義された活性領域上にゲート酸化膜１２２及びポリシリコン膜１２４を順に積層した後、ゲートパターン（図２の１２０）が定義されているマスクを使用してポリシリコン膜１２４及びゲート酸化膜１２２をパターニングしてゲートＧを形成する。次いで、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）領域１３０形成のためのイオン注入を実施した後、ゲートＧ側壁に絶縁スペーサＳを形成する。ＬＤＤ領域形成のためのイオン注入はヒ素イオンを１０１４ないし１０１５濃度で２０ないし４０ＫｅＶで注入して実施する。次いで、結果物全面に選択的エピタキシャル成長シード層１４０を形成する。選択的エピタキシャル成長シード層１４０としては、ＳｉｘＯｙＮｚ層が形成できる。ＳｉｘＯｙＮｚ膜の場合、効果的なシード層として作用するためにはｘは、５５、ｙは、１５、ｚは、３０であることが望ましい。
図４を参照すれば、選択的エピタキシャル成長シード層１４０（図３参照）をパターニングして局部配線が形成されねばならないが、選択的エピタキシャル成長シード層のない絶縁領域、例えば、ＳＴＩ領域上にのみ選択的エピタキシャル成長シード層パターン１４０Ｐを形成する。
次いで、選択的エピタキシャル層１５０を形成する。真空チャンバ内に基板１００をローディングした後、チャンバ内の温度を８５０ないし９５０℃とし、Ｓｉソースガス、例えば、ＳｉＨ４またはＳｉ２Ｈ６ガスを１分ないし２分間供給すれば、活性領域を構成するシリコン基板１００、選択的エピタキシャル成長シード層パターン１４０Ｐ上部及びゲートＧ上部にのみ選択的エピタキシャル層１５０が形成され、絶縁スペーサＳ上には選択的エピタキシャル層が形成されない。次いで、選択的エピタキシャル層１５０の抵抗を下げて導電性を帯びせるようにするためのイオン注入１５５を実施して局部配線ＬＩ１、ＬＩ３（図２参照）を形成する。イオン注入１５５はリンイオンを１０１２ないし１０１３濃度で２０ないし５０ＫｅＶで注入するか、ヒ素イオンを１０１４ないし１０１５濃度で２０ないし４０ＫｅＶで注入する。
次いで、図５に示されているように、ソース／ドレーン領域形成のためのイオン注入１５７を実施する。イオン注入１５７はヒ素イオンを１０１４ないし１０１５濃度で２０ないし４０ＫｅＶで注入する。
図６を参照すれば、基板１００全面に高融点金属層１６０を形成する。高融点金属としては、コバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、タングステン（Ｗ）、モリブデン（Ｍｏ）などが挙げられる。
次いで、図７に示されているように、多様な急速熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ：ＲＴＡ）を通じてシリサイド化を進行した後、未反応の高融点金属層１６０を除去する。その結果、シリサイド化されたソース／ドレーンを連結する局部配線ＬＩ１、ＬＩ３とシリサイド化されたゲートとを完成する。シリサイド化によって局部配線ＬＩ１、ＬＩ３の抵抗をより効果的に下げられる。
本実施の形態では、ソース／ドレーン形成のためのイオン注入１５７を選択的エピタキシャル層１５０を形成した後に行ったが、イオン注入１５７は選択的エピタキシャル層１５０形成前後のいつでも可能である。例えば、ゲートＧ側壁に絶縁スペーサＳを形成した直後にソース／ドレーン形成のためのイオン注入１５７を行うこともできる。
また、本実施の形態では選択的エピタキシャル層にイオン注入してシリサイド化して局部配線ＬＩ１、ＬＩ３を完成したが、選択的エピタキシャル層へのイオン注入のみでも局部配線として使用でき、イオン注入なしにシリサイド化することだけでも局部配線として使用できる。
図８ないし図１０は、トランジスタのソース／ドレーンと隣接トランジスタのゲートとを連結するための局部配線ＬＩ２、ＬＩ４を製造する方法を説明するための断面図である。隣接するトランジスタのソース／ドレーンを連結するための局部配線ＬＩ１、ＬＩ３の製造方法と同じ工程についてはその説明を省略する。
図８を参照すれば、ＳＴＩ、ゲートＧ及び側壁スペーサＳが形成されている半導体基板１００全面に絶縁膜を形成した後、これをパターニングしてトランジスタのソース／ドレーンと隣接トランジスタのゲートＧとを露出させる絶縁膜パターン１２８Ｐを形成する。次いで、絶縁膜パターン１２８Ｐが形成されている基板１００全面に選択的エピタキシャル成長シード層１４０を形成する。選択的エピタキシャル成長シード層１４０としては、ＳｉｘＯｙＮｚ層が形成できる。ＳｉｘＯｙＮｚ膜の場合、効果的なシード層として作用するためにはｘは５５、ｙは１５、ｚは３０であることが望ましい。
図９を参照すれば、選択的エピタキシャル成長シード層１４０（図８参照）をパターニングして絶縁膜パターン１２８Ｐ上に選択的エピタキシャル成長シード層パターン１４０Ｐを形成する。
次いで、図１０に示されているように活性領域を構成するシリコン基板１００、選択的エピタキシャル成長シード層パターン１４０Ｐ上部及び露出されたゲートＧ上部に選択的エピタキシャル層を形成した後、この抵抗を下げてトランジスタのゲートとこれと隣接したトランジスタのソース／ドレーンとを連結する局部配線ＬＩ２、ＬＩ４を形成する。エピタキシャル層の抵抗を下げる方法としては、適切なイオン注入、シリサイド化またはこれらの組合せが使用できる。
以上、トランジスタのソース／ドレーンと隣接トランジスタのソース／ドレーンとを連結する局部配線ＬＩ１、ＬＩ３を形成する実施の形態とトランジスタのソース／ドレーンと隣接トランジスタのゲートとを連結する局部配線ＬＩ２、ＬＩ４を形成する実施の形態とを別々に述べたが、これらを適切に結合して最も単純化された工程でＳＲＡＭ素子の局部配線ＬＩ１ないしＬＩ４を形成するのに使用できることは当業者に自明である。
以上、本発明を望ましい実施の形態を挙げて詳細に述べたが、本発明は前記実施の形態に限定されず、各膜の厚さ、サイズ、構成物質、これらの形成方法などは本発明の技術的思想内で当業者によって様々な変形が可能であることは当然である。
本発明は半導体素子の製造に利用される。特に、本発明は局部配線の形成と共にエレベーティッドソース／ドレーンを同時に形成できるためにトランジスタのパンチスルー及び短チャンネル効果が改善された半導体素子が製造できる。
完全ＣＭＯＳ ＳＲＡＭの等価回路図である。 図１の完全ＣＭＯＳ ＳＲＡＭを製造するための活性領域パターン、ゲート電極パターン及び各配線を示すレイアウトである。 トランジスタのソース／ドレーンと隣接トランジスタのソース／ドレーンとを連結するための局部配線を製造する方法を説明するための断面図である。 トランジスタのソース／ドレーンと隣接トランジスタのソース／ドレーンとを連結するための局部配線を製造する方法を説明するための断面図である。 トランジスタのソース／ドレーンと隣接トランジスタのソース／ドレーンとを連結するための局部配線を製造する方法を説明するための断面図である。 トランジスタのソース／ドレーンと隣接トランジスタのソース／ドレーンとを連結するための局部配線を製造する方法を説明するための断面図である。 トランジスタのソース／ドレーンと隣接トランジスタのソース／ドレーンとを連結するための局部配線を製造する方法を説明するための断面図である。 トランジスタのソース／ドレーンと隣接トランジスタのゲートとを連結するための局部配線を製造する方法を説明するための断面図である。 トランジスタのソース／ドレーンと隣接トランジスタのゲートとを連結するための局部配線を製造する方法を説明するための断面図である。 トランジスタのソース／ドレーンと隣接トランジスタのゲートとを連結するための局部配線を製造する方法を説明するための断面図である。
符号の説明
１００ 半導体基板
１１１ トレンチ
１１５ 絶縁膜
１２２ ゲート酸化膜
１２４ ポリシリコン膜
Ｇ ゲート
１３０ ＬＤＤ領域
１４０ 選択的エピタキシャル成長シード層
１５０ 選択的エピタキシャル層
１５５ イオン注入
Ｓ 絶縁スペーサ
ＳＴＩ トレンチ素子分離領域

Claims (8)

  1. 局部配線が形成される半導体基板上の領域であって選択的エピタキシャル成長シード層のない領域上に選択的エピタキシャル成長シード層パターンを形成する段階と、
    前記結果物に対して選択的エピタキシャル成長を実施して選択的エピタキシャル層を形成する段階と、
    前記選択的エピタキシャル層の抵抗を下げて前記局部配線として完成する段階と、を含むことを特徴とする局部配線を含む半導体素子の製造方法。
  2. 前記選択的エピタキシャル成長シード層パターンを形成する段階前に、
    前記半導体基板に浅いトレンチ素子分離領域を形成して活性領域を定義する段階と、
    前記活性領域上にそれぞれゲートを形成する段階と、
    前記ゲート側壁にスペーサを形成する段階と、をさらに具備し、
    前記選択的エピタキシャル成長シード層パターンを形成する段階は、
    前記浅いトレンチ素子分離領域上に前記選択的エピタキシャル成長シード層パターンを形成する段階であり、
    前記選択的エピタキシャル層を形成する段階は、
    前記活性領域、前記選択的エピタキシャル成長シード層パターン、及び前記ゲート上に前記選択的エピタキシャル層を形成する段階であり、
    前記局部配線はトランジスタのソース／ドレーンと隣接トランジスタのソース／ドレーンとを連結する局部配線であることを特徴とする請求項１に記載の局部配線を含む半導体素子の製造方法。
  3. 前記選択的エピタキシャル成長シード層パターンを形成する段階前に、
    前記半導体基板に浅いトレンチ素子分離領域を形成して活性領域を定義する段階と、
    前記活性領域上に相互隣接した第１及び第２ゲートを形成する段階と、
    前記第１及び第２ゲート側壁にスペーサを形成する段階と、
    前記第１ゲートが形成されている活性領域と前記第２ゲートとを露出させる絶縁膜パターンとを形成する段階と、をさらに具備し、
    前記選択的エピタキシャル成長シード層パターンを形成する段階は、
    前記絶縁膜パターン上に前記選択的エピタキシャル成長シード層パターンを形成する段階であり、
    前記選択的エピタキシャル層を形成する段階は、
    前記第１ゲートが形成されている活性領域、前記選択的エピタキシャル成長シード層パターン、及び前記第２ゲート上に前記選択的エピタキシャル層を形成する段階であり、
    前記局部配線はトランジスタのソース／ドレーンと隣接トランジスタのゲートとを連結する局部配線であることを特徴とする請求項１に記載の局部配線を含む半導体素子の製造方法。
  4. 前記選択的エピタキシャル層の抵抗を下げて前記局部配線として完成する段階は、
    前記選択的エピタキシャル層にイオンを注入して抵抗を下げる段階であることを特徴とする請求項１ないし請求項３のうち何れか１項に記載の局部配線を含む半導体素子の製造方法。
  5. 前記選択的エピタキシャル層の抵抗を下げて前記局部配線として完成する段階は、
    前記選択的エピタキシャル層をシリサイド化して抵抗を下げる段階であることを特徴とする請求項１ないし請求項３のうち何れか１項に記載の局部配線を含む半導体素子の製造方法。
  6. 前記選択的エピタキシャル層の抵抗を下げて前記局部配線として完成する段階は、
    前記選択的エピタキシャル層にイオンを注入する段階と、
    前記選択的エピタキシャル層をシリサイド化する段階と、を含むことを特徴とする請求項１ないし請求項３のうち何れか１項に記載の局部配線を含む半導体素子の製造方法。
  7. 前記選択的エピタキシャル成長シード層パターンはＳｉｘＯｙＮｚ層パターンであることを特徴とする請求項１ないし請求項３のうち何れか１項に記載の局部配線を含む半導体素子の製造方法。
  8. 前記選択的エピタキシャル成長シード層パターンはＳｉｘＯｙＮｚ層パターンであり、ｘは５５、ｙは１５、ｚは３０であることを特徴とする請求項７に記載の局部配線を含む半導体素子の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100653853B1 (ko) * 2005-05-24 2006-12-05 네오폴리((주)) 비금속 씨드 에피 성장을 이용한 비정질 반도체 박막의결정화 방법 및 이를 이용한 다결정 박막 트랜지스터의제조방법
JP2013546158A (ja) * 2010-09-06 2013-12-26 ユ−ジーン テクノロジー カンパニー．リミテッド 半導体素子の製造方法
CN107017256A (zh) * 2016-01-15 2017-08-04 台湾积体电路制造股份有限公司 半导体器件中的局部互连件及其制造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102566090B (zh) 2010-12-22 2014-12-10 李冰 一种光波导开关
WO2012083862A1 (en) 2010-12-22 2012-06-28 Bing Li Waveguide photodetector and forming method thereof
CN102565932B (zh) 2011-01-14 2014-10-08 李冰 色散校正的阵列波导光栅

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187266A (ja) * 1997-09-09 1999-03-30 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2000114262A (ja) * 1998-10-05 2000-04-21 Toshiba Corp 半導体装置及びその製造方法
JP2001217319A (ja) * 2000-02-04 2001-08-10 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2003197768A (ja) * 2001-12-25 2003-07-11 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5166771A (en) * 1990-01-12 1992-11-24 Paradigm Technology, Inc. Self-aligning contact and interconnect structure
US5118639A (en) * 1990-05-29 1992-06-02 Motorola, Inc. Process for the formation of elevated source and drain structures in a semiconductor device
US5893741A (en) 1997-02-07 1999-04-13 National Science Council Method for simultaneously forming local interconnect with silicided elevated source/drain MOSFET's
EP1280189A1 (en) * 2001-07-16 2003-01-29 Alcatel Process for selective epitaxial growth and bipolar transistor made by using such process

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187266A (ja) * 1997-09-09 1999-03-30 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2000114262A (ja) * 1998-10-05 2000-04-21 Toshiba Corp 半導体装置及びその製造方法
JP2001217319A (ja) * 2000-02-04 2001-08-10 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2003197768A (ja) * 2001-12-25 2003-07-11 Toshiba Corp 半導体装置及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100653853B1 (ko) * 2005-05-24 2006-12-05 네오폴리((주)) 비금속 씨드 에피 성장을 이용한 비정질 반도체 박막의결정화 방법 및 이를 이용한 다결정 박막 트랜지스터의제조방법
JP2013546158A (ja) * 2010-09-06 2013-12-26 ユ−ジーン テクノロジー カンパニー．リミテッド 半導体素子の製造方法
CN107017256A (zh) * 2016-01-15 2017-08-04 台湾积体电路制造股份有限公司 半导体器件中的局部互连件及其制造方法
KR101810319B1 (ko) * 2016-01-15 2017-12-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 내에 국소 상호접속부를 제조하기 위한 방법
US9881872B2 (en) 2016-01-15 2018-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a local interconnect in a semiconductor device
US10157845B2 (en) 2016-01-15 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a local interconnect in a semiconductor device

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