JP2003202592A - 液晶表示パネル - Google Patents
液晶表示パネルInfo
- Publication number
- JP2003202592A JP2003202592A JP2002000149A JP2002000149A JP2003202592A JP 2003202592 A JP2003202592 A JP 2003202592A JP 2002000149 A JP2002000149 A JP 2002000149A JP 2002000149 A JP2002000149 A JP 2002000149A JP 2003202592 A JP2003202592 A JP 2003202592A
- Authority
- JP
- Japan
- Prior art keywords
- line
- capacitance
- voltage
- liquid crystal
- bus line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】
【課題】画素毎に補助容量を備えたアクティブマトリク
ス駆動方式の液晶表示パネルにおいて、行毎に設けられ
た補助容量線に所定電位を供給するための共通補助容量
線に、寄生容量等を介して補助容量線に混入したノイズ
を吸収して補助容量線の電圧を安定化させるため容量を
付加することで、補助容量線の電圧変動を低減させ、表
示ムラやクロストークの発生を防止する。 【解決手段】画素毎に設けられた補助容量Ｃｓの共通側
を形成するために行毎に設けられた補助容量線（水平Ｃ
ｓライン）４に対して所定電位（補助容量線電圧Ｖｃ
ｓ）を供給するための共通補助容量線（垂直Ｃｓライ
ン）５に、電圧安定化用の容量Ｃｃｓを付加する。この
容量Ｃｃｓは共通補助容量線（垂直Ｃｓライン）５を利
用して形成する。この容量ＣｃｓはＭＯＳ構造で形成し
てもよい。
ス駆動方式の液晶表示パネルにおいて、行毎に設けられ
た補助容量線に所定電位を供給するための共通補助容量
線に、寄生容量等を介して補助容量線に混入したノイズ
を吸収して補助容量線の電圧を安定化させるため容量を
付加することで、補助容量線の電圧変動を低減させ、表
示ムラやクロストークの発生を防止する。 【解決手段】画素毎に設けられた補助容量Ｃｓの共通側
を形成するために行毎に設けられた補助容量線（水平Ｃ
ｓライン）４に対して所定電位（補助容量線電圧Ｖｃ
ｓ）を供給するための共通補助容量線（垂直Ｃｓライ
ン）５に、電圧安定化用の容量Ｃｃｓを付加する。この
容量Ｃｃｓは共通補助容量線（垂直Ｃｓライン）５を利
用して形成する。この容量ＣｃｓはＭＯＳ構造で形成し
てもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、各画素に蓄積容量
を備えたアクティブマトリクス駆動方式の液晶表示パネ
ルに関する。
を備えたアクティブマトリクス駆動方式の液晶表示パネ
ルに関する。
【０００２】
【従来の技術】図９は従来の液晶表示パネルの等価回路
図、図１０は従来の液晶表示パネルの１表示画素分の等
価回路図である。従来の液晶表示パネル１０１は、図示
しない一方の透明ガラス基板に、複数のデータバスライ
ン（信号線）１０２が平行に形成され、それらに対して
絶縁膜を介して複数のゲートバスライン（走査線）１０
３が交差して形成されている。ゲートバスライン１０３
と平行に各蓄積容量線（行毎の蓄積容量線）１０４が配
置され、これらの蓄積容量線１０４の端部側であってデ
ータバスライン１０２と平行に共通蓄積容量線１０５が
配置されている。
図、図１０は従来の液晶表示パネルの１表示画素分の等
価回路図である。従来の液晶表示パネル１０１は、図示
しない一方の透明ガラス基板に、複数のデータバスライ
ン（信号線）１０２が平行に形成され、それらに対して
絶縁膜を介して複数のゲートバスライン（走査線）１０
３が交差して形成されている。ゲートバスライン１０３
と平行に各蓄積容量線（行毎の蓄積容量線）１０４が配
置され、これらの蓄積容量線１０４の端部側であってデ
ータバスライン１０２と平行に共通蓄積容量線１０５が
配置されている。
【０００３】各蓄積容量線１０４はそれぞれ共通蓄積容
量線１０５に電気的に接続されている。図示しない蓄積
容量線駆動回路から供給される所定の電位は、共通蓄積
容量線１０５を介して各蓄積容量線１０４へ供給される
ようになっている。
量線１０５に電気的に接続されている。図示しない蓄積
容量線駆動回路から供給される所定の電位は、共通蓄積
容量線１０５を介して各蓄積容量線１０４へ供給される
ようになっている。
【０００４】各データバスライン１０２と各ゲートバス
ライン１０３とで画定される領域に各画素が形成され
る。図示しない一方の透明ガラス基板上であって各画素
が形成された表示領域の周辺領域に、各データバスライ
ン１０２を駆動する各データドライバ（信号線駆動回
路）１０６および各ゲートバスライン１０３を駆動する
各ゲートドライバ（走査線駆動回路）１０７が設けられ
ている。
ライン１０３とで画定される領域に各画素が形成され
る。図示しない一方の透明ガラス基板上であって各画素
が形成された表示領域の周辺領域に、各データバスライ
ン１０２を駆動する各データドライバ（信号線駆動回
路）１０６および各ゲートバスライン１０３を駆動する
各ゲートドライバ（走査線駆動回路）１０７が設けられ
ている。
【０００５】図１０に示すように、データバスライン１
０２とゲートバスライン１０３との交点近傍に薄膜トラ
ンジスタ（以下ＴＦＴと記す）１０８が形成されてい
る。ＴＦＴ１０８のドレイン電極Ｄはデータバスライン
１０２に接続され、ＴＦＴ１０８のゲート電極Ｇはゲー
トバスライン１０３に接続され、ＴＦＴ１０８のソース
電極Ｓは画素電極１０９に接続されている。画素電極１
０９と対向電極１１０との間には液晶層１１１が挟持さ
れ、液晶容量Ｃｌｃが形成されている。また、画素電極
１０９に並列に蓄積容量Ｃｓが接続されている。この蓄
積容量Ｃｓは、画素電極１０９と蓄積容量線１０４との
間に形成されている。対向電極１１０は、図示しない他
方の透明ガラス基板に形成されている。そして、この対
向電極１１０には対向電極電圧Ｖｃｏｍが供給される。
０２とゲートバスライン１０３との交点近傍に薄膜トラ
ンジスタ（以下ＴＦＴと記す）１０８が形成されてい
る。ＴＦＴ１０８のドレイン電極Ｄはデータバスライン
１０２に接続され、ＴＦＴ１０８のゲート電極Ｇはゲー
トバスライン１０３に接続され、ＴＦＴ１０８のソース
電極Ｓは画素電極１０９に接続されている。画素電極１
０９と対向電極１１０との間には液晶層１１１が挟持さ
れ、液晶容量Ｃｌｃが形成されている。また、画素電極
１０９に並列に蓄積容量Ｃｓが接続されている。この蓄
積容量Ｃｓは、画素電極１０９と蓄積容量線１０４との
間に形成されている。対向電極１１０は、図示しない他
方の透明ガラス基板に形成されている。そして、この対
向電極１１０には対向電極電圧Ｖｃｏｍが供給される。
【０００６】従来のアクティブマトリクス駆動方式の液
晶表示パネルは、複数のゲートバスライン１０３の一つ
を選択し、選択されたゲートバスライン１０３に接続さ
れたＴＦＴ１０８がオン状態になるよう走査信号が与え
られた状態で、各データバスライン（信号線）１０２に
信号電圧をそれぞれ供給することで、選択された行の各
液晶容量Ｃｌｃに各画素の信号電圧を供給する。液晶容
量Ｃｌｃはその容量が小さいために信号電圧の保持特性
が不充分である。そこで、液晶容量Ｃｌｃに並列に蓄積
容量Ｃｓを接続して、１垂直期間内に亘って画素電極に
書き込まれた電圧が変動しないようにしている。これに
より、１垂直期間内に輝度が変化しないようにして、い
わゆるフリッカ等が発生するのを防止している。
晶表示パネルは、複数のゲートバスライン１０３の一つ
を選択し、選択されたゲートバスライン１０３に接続さ
れたＴＦＴ１０８がオン状態になるよう走査信号が与え
られた状態で、各データバスライン（信号線）１０２に
信号電圧をそれぞれ供給することで、選択された行の各
液晶容量Ｃｌｃに各画素の信号電圧を供給する。液晶容
量Ｃｌｃはその容量が小さいために信号電圧の保持特性
が不充分である。そこで、液晶容量Ｃｌｃに並列に蓄積
容量Ｃｓを接続して、１垂直期間内に亘って画素電極に
書き込まれた電圧が変動しないようにしている。これに
より、１垂直期間内に輝度が変化しないようにして、い
わゆるフリッカ等が発生するのを防止している。
【０００７】また、ゲートバスライン１０３がオン（Ｔ
ＦＴのゲートしきい値電圧以上の電圧）からオフ（ＴＦ
Ｔのゲートしきい値電圧以下の電圧）に変化した際に、
ＴＦＴ１０８のゲート−ソース間の寄生容量（Ｃｇｓ）
やゲートバスライン１０３と画素電極１０９との間の寄
生容量（Ｃｇｐ）によって、画素電極（液晶容量）１０
９にチャージされた電位が変動し、パネル内部の輝度ム
ラやフリッカ等の原因となることがある。これに対して
も蓄積容量Ｃｓを設けることでその影響を低減させるこ
とができる。
ＦＴのゲートしきい値電圧以上の電圧）からオフ（ＴＦ
Ｔのゲートしきい値電圧以下の電圧）に変化した際に、
ＴＦＴ１０８のゲート−ソース間の寄生容量（Ｃｇｓ）
やゲートバスライン１０３と画素電極１０９との間の寄
生容量（Ｃｇｐ）によって、画素電極（液晶容量）１０
９にチャージされた電位が変動し、パネル内部の輝度ム
ラやフリッカ等の原因となることがある。これに対して
も蓄積容量Ｃｓを設けることでその影響を低減させるこ
とができる。
【０００８】
【発明が解決しようとする課題】図１１は従来の液晶表
示パネルの課題を示す図であり、図１１（ａ）は蓄積容
量線１０４とデータバスライン１０２との交差部分に形
成された寄生容量Ｃｋとその寄生容量Ｃｋを介して蓄積
容量線１０４にノイズが混入する状態を示す説明用の等
価回路図、図１１（ｂ）はデータバスライン１０２の信
号電圧変化の一例を示す図である。図１２は蓄積容量線
の電圧変動が最大となる表示パターンの具体例を示す図
である。
示パネルの課題を示す図であり、図１１（ａ）は蓄積容
量線１０４とデータバスライン１０２との交差部分に形
成された寄生容量Ｃｋとその寄生容量Ｃｋを介して蓄積
容量線１０４にノイズが混入する状態を示す説明用の等
価回路図、図１１（ｂ）はデータバスライン１０２の信
号電圧変化の一例を示す図である。図１２は蓄積容量線
の電圧変動が最大となる表示パターンの具体例を示す図
である。
【０００９】図１１に示すように、蓄積容量線１０４は
データバスライン１０２と直交するように配設されてい
るため、蓄積容量線１０４とデータバスライン１０２と
の交差部分に寄生容量Ｃｋが形成される。このためデー
タバスライン１０２の電圧変化が寄生容量Ｃｋを介して
蓄積容量線１０４へ伝達される。この結果、蓄積容量線
１０４にノイズが混入することになり、蓄積容量線１０
４の電圧が変動する。蓄積容量線１０４の電圧が変動す
ることで画素電極１０９の電圧が変動し、表示ムラが生
ずる。
データバスライン１０２と直交するように配設されてい
るため、蓄積容量線１０４とデータバスライン１０２と
の交差部分に寄生容量Ｃｋが形成される。このためデー
タバスライン１０２の電圧変化が寄生容量Ｃｋを介して
蓄積容量線１０４へ伝達される。この結果、蓄積容量線
１０４にノイズが混入することになり、蓄積容量線１０
４の電圧が変動する。蓄積容量線１０４の電圧が変動す
ることで画素電極１０９の電圧が変動し、表示ムラが生
ずる。
【００１０】また図１１には示していないが、ＴＦＴ１
０８を介して画素電極１０９に供給される信号電圧の変
化によっても、上記と同様に蓄積容量線１０４の電圧が
変動し、表示ムラが生ずることがある。
０８を介して画素電極１０９に供給される信号電圧の変
化によっても、上記と同様に蓄積容量線１０４の電圧が
変動し、表示ムラが生ずることがある。
【００１１】特に、図１２に示すように、各画素毎に
「明」と「暗」とが交互に繰り返される（いわゆる市松
模様）を表示する際に、蓄積容量線１０４の電圧変動が
大きくなり、表示ムラやクロストークが顕著になる。
「明」と「暗」とが交互に繰り返される（いわゆる市松
模様）を表示する際に、蓄積容量線１０４の電圧変動が
大きくなり、表示ムラやクロストークが顕著になる。
【００１２】図１１（ａ）に示すように、各データドラ
イバ（信号線駆動回路）１０６が正極性の信号と負極性
の信号を交互に供給する構成において、図１２に示した
市松模様の表示を行なう場合には、図１１（ｂ）に示す
ように、各データバスライン１０２の電圧変化方向が全
て同じとなるので、各寄生容量Ｃｋを介して蓄積容量線
１０４に混入するノイズが全て同位相となり、蓄積容量
線１０４の電圧変動が最大となる。
イバ（信号線駆動回路）１０６が正極性の信号と負極性
の信号を交互に供給する構成において、図１２に示した
市松模様の表示を行なう場合には、図１１（ｂ）に示す
ように、各データバスライン１０２の電圧変化方向が全
て同じとなるので、各寄生容量Ｃｋを介して蓄積容量線
１０４に混入するノイズが全て同位相となり、蓄積容量
線１０４の電圧変動が最大となる。
【００１３】本発明はこのような課題を解決するために
なされたもので、蓄積容量線の電圧変動を低減させ、表
示品質の劣化を防止することのできる液晶表示パネルを
提供することを目的とする。
なされたもので、蓄積容量線の電圧変動を低減させ、表
示品質の劣化を防止することのできる液晶表示パネルを
提供することを目的とする。
【００１４】
【課題を解決するための手段】上記目的は、基板上にマ
トリクス状に配置された画素領域と、前記画素領域に形
成された蓄積容量と、複数の前記蓄積容量に接続された
蓄積容量線と、複数の前記蓄積容量線に所定の電位を供
給するための共通蓄積容量線と、前記共通蓄積容量線に
接続された補助容量とを有することを特徴とする液晶表
示パネルによって達成される。
トリクス状に配置された画素領域と、前記画素領域に形
成された蓄積容量と、複数の前記蓄積容量に接続された
蓄積容量線と、複数の前記蓄積容量線に所定の電位を供
給するための共通蓄積容量線と、前記共通蓄積容量線に
接続された補助容量とを有することを特徴とする液晶表
示パネルによって達成される。
【００１５】上記本発明の液晶表示パネルにおいて、前
記補助容量は、前記共通蓄積容量線を利用して形成され
ていることを特徴とする。上記本発明の液晶表示パネル
において、前記蓄積容量及び前記補助容量は、ＭＯＳ構
造で形成されていることを特徴とする。
記補助容量は、前記共通蓄積容量線を利用して形成され
ていることを特徴とする。上記本発明の液晶表示パネル
において、前記蓄積容量及び前記補助容量は、ＭＯＳ構
造で形成されていることを特徴とする。
【００１６】上記本発明の液晶表示パネルにおいて、前
記蓄積容量はｎ−ＭＯＳ構造で形成され、前記補助容量
はｐ−ＭＯＳ構造で形成されていることを特徴とする。
上記本発明の液晶表示パネルにおいて、前記蓄積容量は
ｐ−ＭＯＳ構造で形成され、前記補助容量はｎ−ＭＯＳ
構造で形成されていることを特徴とする。
記蓄積容量はｎ−ＭＯＳ構造で形成され、前記補助容量
はｐ−ＭＯＳ構造で形成されていることを特徴とする。
上記本発明の液晶表示パネルにおいて、前記蓄積容量は
ｐ−ＭＯＳ構造で形成され、前記補助容量はｎ−ＭＯＳ
構造で形成されていることを特徴とする。
【００１７】本発明による液晶表示パネルは、蓄積容量
線に所定の電位を供給するための共通蓄積容量線に電圧
安定化用の補助容量を追加したので、データバスライン
と蓄積容量線との交差部分での寄生容量を介して蓄積容
量線に混入したノイズを電圧安定化用の補助容量によっ
て吸収することができる。また、画素電極に供給される
信号電圧の変化に伴って蓄積容量線の電圧が変動した際
にも、その電圧変動を電圧安定化用の補助容量によって
吸収することができる。これにより、蓄積容量線の電圧
変動が抑制されるので、表示ムラや横方向クロストーク
の発生を防止でき、良好な表示品質を得ることができ
る。
線に所定の電位を供給するための共通蓄積容量線に電圧
安定化用の補助容量を追加したので、データバスライン
と蓄積容量線との交差部分での寄生容量を介して蓄積容
量線に混入したノイズを電圧安定化用の補助容量によっ
て吸収することができる。また、画素電極に供給される
信号電圧の変化に伴って蓄積容量線の電圧が変動した際
にも、その電圧変動を電圧安定化用の補助容量によって
吸収することができる。これにより、蓄積容量線の電圧
変動が抑制されるので、表示ムラや横方向クロストーク
の発生を防止でき、良好な表示品質を得ることができ
る。
【００１８】なお、画素の蓄積容量をＭＯＳ構造で形成
する場合には、共通蓄積容量線に追加する電圧安定化用
の補助容量もＭＯＳ構造にすることで、電圧安定化用の
補助容量をより大ききなものとすることができ、蓄積容
量線の電圧変動を効果的に抑制できる。また、画素の蓄
積容量をｎ−ＭＯＳ構造とした場合は電圧安定化用の補
助容量をｐ−ＭＯＳ構造とし、画素の蓄積容量をｐ−Ｍ
ＯＳ構造とした場合は電圧安定化用の容量をｎ−ＭＯＳ
構造とすることで、共通蓄積容量線に供給する電圧をゲ
ートバスラインのオフ電圧またはオン電圧とすることが
できる。これにより、新たな電圧を供給する必要がなく
なり、回路構成および液晶表示パネルの構造が簡略化で
きる。
する場合には、共通蓄積容量線に追加する電圧安定化用
の補助容量もＭＯＳ構造にすることで、電圧安定化用の
補助容量をより大ききなものとすることができ、蓄積容
量線の電圧変動を効果的に抑制できる。また、画素の蓄
積容量をｎ−ＭＯＳ構造とした場合は電圧安定化用の補
助容量をｐ−ＭＯＳ構造とし、画素の蓄積容量をｐ−Ｍ
ＯＳ構造とした場合は電圧安定化用の容量をｎ−ＭＯＳ
構造とすることで、共通蓄積容量線に供給する電圧をゲ
ートバスラインのオフ電圧またはオン電圧とすることが
できる。これにより、新たな電圧を供給する必要がなく
なり、回路構成および液晶表示パネルの構造が簡略化で
きる。
【００１９】
【発明の実施の形態】本発明の一実施の形態による液晶
表示パネルについて図１乃至図８を用いて説明する。図
１は本実施の形態による液晶表示パネルの等価回路図で
ある。本実施の形態による液晶表示パネル１は、図示し
ない一方の透明ガラス基板上に、平行に並ぶ複数のデー
タバスライン（信号線）２と、それらに不図示の絶縁膜
を介して交差する複数のゲートバスライン（走査線）３
とが形成されている。ゲートバスライン３と平行に複数
の蓄積容量線（行毎の蓄積容量線：水平蓄積容量線）４
が形成され、さらに各蓄積容量線４の一端部側にデータ
バスライン２と平行に共通蓄積容量線５が形成されてい
る。各蓄積容量線（行毎の蓄積容量線）４はそれぞれ共
通蓄積容量線５と電気的に接続されている。そして、図
示しない蓄積容量線駆動回路から供給される所定の電位
（蓄積容量線電圧Ｖｃｓ）を、共通蓄積容量線（垂直蓄
積容量線）５を介して各蓄積容量線（行毎の蓄積容量
線：水平蓄積容量線）４に供給するようになっている。
表示パネルについて図１乃至図８を用いて説明する。図
１は本実施の形態による液晶表示パネルの等価回路図で
ある。本実施の形態による液晶表示パネル１は、図示し
ない一方の透明ガラス基板上に、平行に並ぶ複数のデー
タバスライン（信号線）２と、それらに不図示の絶縁膜
を介して交差する複数のゲートバスライン（走査線）３
とが形成されている。ゲートバスライン３と平行に複数
の蓄積容量線（行毎の蓄積容量線：水平蓄積容量線）４
が形成され、さらに各蓄積容量線４の一端部側にデータ
バスライン２と平行に共通蓄積容量線５が形成されてい
る。各蓄積容量線（行毎の蓄積容量線）４はそれぞれ共
通蓄積容量線５と電気的に接続されている。そして、図
示しない蓄積容量線駆動回路から供給される所定の電位
（蓄積容量線電圧Ｖｃｓ）を、共通蓄積容量線（垂直蓄
積容量線）５を介して各蓄積容量線（行毎の蓄積容量
線：水平蓄積容量線）４に供給するようになっている。
【００２０】各データバスライン２と各ゲートバスライ
ン３とで画定される各領域に各画素がそれぞれ形成され
ている。図示しない一方の透明ガラス基板上であって各
画素が形成された表示領域の周辺領域に、各データバス
ライン２を駆動する各データドライバ（信号線駆動回
路）６および各ゲートバスライン３を駆動する各ゲート
ドライバ（走査線駆動回路）７が設けられている。
ン３とで画定される各領域に各画素がそれぞれ形成され
ている。図示しない一方の透明ガラス基板上であって各
画素が形成された表示領域の周辺領域に、各データバス
ライン２を駆動する各データドライバ（信号線駆動回
路）６および各ゲートバスライン３を駆動する各ゲート
ドライバ（走査線駆動回路）７が設けられている。
【００２１】そして、データバスライン２とゲートバス
ライン３との交点位置近傍に薄膜トランジスタ（ＴＦ
Ｔ）８が形成されている。ＴＦＴ８のドレイン電極
（Ｄ）はデータバスライン２に接続され、ＴＦＴ８のゲ
ート電極（Ｇ）はゲートバスライン３に接続され、ＴＦ
Ｔ８のソース電極（Ｓ）は画素電極９に接続されてい
る。画素電極９と対向電極１０との間には液晶層１１が
挟持され、これにより液晶容量Ｃｌｃが形成されてい
る。また、画素電極９に並列に蓄積容量Ｃｓが接続され
ている。この蓄積容量Ｃｓは、画素電極９と蓄積容量線
４との間に形成されている。対向電極１０は、図示しな
い他方の透明ガラス基板に形成されている。この対向電
極１０には対向電極電圧Ｖｃｏｍが供給されるようにな
っている。
ライン３との交点位置近傍に薄膜トランジスタ（ＴＦ
Ｔ）８が形成されている。ＴＦＴ８のドレイン電極
（Ｄ）はデータバスライン２に接続され、ＴＦＴ８のゲ
ート電極（Ｇ）はゲートバスライン３に接続され、ＴＦ
Ｔ８のソース電極（Ｓ）は画素電極９に接続されてい
る。画素電極９と対向電極１０との間には液晶層１１が
挟持され、これにより液晶容量Ｃｌｃが形成されてい
る。また、画素電極９に並列に蓄積容量Ｃｓが接続され
ている。この蓄積容量Ｃｓは、画素電極９と蓄積容量線
４との間に形成されている。対向電極１０は、図示しな
い他方の透明ガラス基板に形成されている。この対向電
極１０には対向電極電圧Ｖｃｏｍが供給されるようにな
っている。
【００２２】さらに、本実施の形態による液晶表示パネ
ル１は、共通蓄積容量線（垂直蓄積容量線）５に電圧安
定化用の補助容量Ｃｃｓが接続されている。この電圧安
定化用の補助容量Ｃｃｓは、各行の水平蓄積容量線毎に
対応して設けられている。この電圧安定化用の補助容量
Ｃｃｓの他端（共通側）には所定の電位（電圧安定化用
補助容量の共通側電極電圧：Ｖｃｃｓ）が供給される。
上記の所定の電位（電圧安定化用補助容量の共通側電極
電圧：Ｖｃｃｓ）としては、グランド電位や蓄積容量線
電圧Ｖｃｓよりも例えば３Ｖ程度高い電位を用いること
ができる。電圧安定化用の補助容量Ｃｃｓの容量値は、
１行分の蓄積容量Ｃｓの合計容量値以上にするのが望ま
しい。なお、電圧安定化用の補助容量Ｃｃｓの容量値を
大きくすると電圧安定化用の補助容量Ｃｃｓを形成する
ために広い領域が必要になるので、電圧安定化用の補助
容量Ｃｃｓの容量値は１行分の蓄積容量Ｃｓの合計容量
値よりも少なくしてもよい。
ル１は、共通蓄積容量線（垂直蓄積容量線）５に電圧安
定化用の補助容量Ｃｃｓが接続されている。この電圧安
定化用の補助容量Ｃｃｓは、各行の水平蓄積容量線毎に
対応して設けられている。この電圧安定化用の補助容量
Ｃｃｓの他端（共通側）には所定の電位（電圧安定化用
補助容量の共通側電極電圧：Ｖｃｃｓ）が供給される。
上記の所定の電位（電圧安定化用補助容量の共通側電極
電圧：Ｖｃｃｓ）としては、グランド電位や蓄積容量線
電圧Ｖｃｓよりも例えば３Ｖ程度高い電位を用いること
ができる。電圧安定化用の補助容量Ｃｃｓの容量値は、
１行分の蓄積容量Ｃｓの合計容量値以上にするのが望ま
しい。なお、電圧安定化用の補助容量Ｃｃｓの容量値を
大きくすると電圧安定化用の補助容量Ｃｃｓを形成する
ために広い領域が必要になるので、電圧安定化用の補助
容量Ｃｃｓの容量値は１行分の蓄積容量Ｃｓの合計容量
値よりも少なくしてもよい。
【００２３】本実施の形態による液晶表示パネル１は、
共通蓄積容量線５に電圧安定化用の補助容量Ｃｃｓを接
続する構成としたので、各蓄積容量線４に混入したノイ
ズを吸収でき、各蓄積容量線４の電圧を安定化できる。
各蓄積容量線４の電圧を安定化することで、画素電極９
の電圧変動を小さくでき、結果として表示領域における
横方向のクロストークの発生を防止できる。
共通蓄積容量線５に電圧安定化用の補助容量Ｃｃｓを接
続する構成としたので、各蓄積容量線４に混入したノイ
ズを吸収でき、各蓄積容量線４の電圧を安定化できる。
各蓄積容量線４の電圧を安定化することで、画素電極９
の電圧変動を小さくでき、結果として表示領域における
横方向のクロストークの発生を防止できる。
【００２４】図２は本実施の形態による他の液晶表示パ
ネルの等価回路図である。図２に示す液晶表示パネル２
１は低温ポリシリコン製造プロセスにより作成されたも
ので、図中の点線で囲まれた部分のうち対向電極１０を
除く構成が、図示しない一方の透明ガラス基板上に形成
されている。この液晶表示パネル２１は、図示しない一
方の透明ガラス基板に、絶縁膜を介して交差状に形成さ
れた複数のデータバスライン２ａ〜２ｎの組及び複数の
ゲートバスライン３ａ〜３ｉの組とを有している。ま
た、ゲートバスライン３ａ〜３ｉと平行に各蓄積容量線
（行毎の蓄積容量線：水平蓄積容量線）４ａ〜４ｉが形
成され、さらに各蓄積容量線４ａ〜４ｉの左右両端部側
にデータバスライン２ａ〜２ｎと平行に共通蓄積容量線
５Ｌ，５Ｒがそれぞれ形成されている。
ネルの等価回路図である。図２に示す液晶表示パネル２
１は低温ポリシリコン製造プロセスにより作成されたも
ので、図中の点線で囲まれた部分のうち対向電極１０を
除く構成が、図示しない一方の透明ガラス基板上に形成
されている。この液晶表示パネル２１は、図示しない一
方の透明ガラス基板に、絶縁膜を介して交差状に形成さ
れた複数のデータバスライン２ａ〜２ｎの組及び複数の
ゲートバスライン３ａ〜３ｉの組とを有している。ま
た、ゲートバスライン３ａ〜３ｉと平行に各蓄積容量線
（行毎の蓄積容量線：水平蓄積容量線）４ａ〜４ｉが形
成され、さらに各蓄積容量線４ａ〜４ｉの左右両端部側
にデータバスライン２ａ〜２ｎと平行に共通蓄積容量線
５Ｌ，５Ｒがそれぞれ形成されている。
【００２５】各蓄積容量線（行毎の蓄積容量線：水平蓄
積容量線）４は各共通蓄積容量線５Ｌ，５Ｒにそれぞれ
電気的に接続されている。そして、図示しない蓄積容量
線駆動回路から供給される所定の電位（蓄積容量線電圧
Ｖｃｓ）が、左右の共通蓄積容量線（垂直蓄積容量線）
５Ｌ，５Ｒを介して各蓄積容量線（行毎の蓄積容量線：
水平蓄積容量線）４ａ〜４ｉへ供給されるようになって
いる。各共通蓄積容量線（垂直蓄積容量線）５Ｌ，５Ｒ
には、電圧安定化用の補助容量ＣｃｓＬ，ＣｃｓＲがそ
れぞれ接続されている。これらの電圧安定化用の補助容
量ＣｃｓＬ，ＣｃｓＲは、各蓄積容量線４ａ〜４ｉに行
毎に対応して設けられている。
積容量線）４は各共通蓄積容量線５Ｌ，５Ｒにそれぞれ
電気的に接続されている。そして、図示しない蓄積容量
線駆動回路から供給される所定の電位（蓄積容量線電圧
Ｖｃｓ）が、左右の共通蓄積容量線（垂直蓄積容量線）
５Ｌ，５Ｒを介して各蓄積容量線（行毎の蓄積容量線：
水平蓄積容量線）４ａ〜４ｉへ供給されるようになって
いる。各共通蓄積容量線（垂直蓄積容量線）５Ｌ，５Ｒ
には、電圧安定化用の補助容量ＣｃｓＬ，ＣｃｓＲがそ
れぞれ接続されている。これらの電圧安定化用の補助容
量ＣｃｓＬ，ＣｃｓＲは、各蓄積容量線４ａ〜４ｉに行
毎に対応して設けられている。
【００２６】各データバスライン２ａ〜２ｎと各ゲート
バスライン３ａ〜３ｉとで画定される各領域に各画素が
形成されている。図示しない一方の透明ガラス基板上で
あって各画素が形成された表示領域の周辺の例えば上側
の領域に、データバスライン２ａ〜２ｎの総数と同数の
アナログスイッチ回路（ＳＷ）２２ａ〜２２ｎが設けら
れている。また、上記表示領域の周辺の左右の領域に一
対のシフトレジスタ２３Ｌ，２３Ｒ及びゲートバスライ
ン３ａ〜３ｉの総数と同数のゲートバスラインバッファ
回路２４Ｌａ〜２４Ｌｉ，２４Ｒａ〜２４Ｒｉがそれぞ
れ設けられている。
バスライン３ａ〜３ｉとで画定される各領域に各画素が
形成されている。図示しない一方の透明ガラス基板上で
あって各画素が形成された表示領域の周辺の例えば上側
の領域に、データバスライン２ａ〜２ｎの総数と同数の
アナログスイッチ回路（ＳＷ）２２ａ〜２２ｎが設けら
れている。また、上記表示領域の周辺の左右の領域に一
対のシフトレジスタ２３Ｌ，２３Ｒ及びゲートバスライ
ン３ａ〜３ｉの総数と同数のゲートバスラインバッファ
回路２４Ｌａ〜２４Ｌｉ，２４Ｒａ〜２４Ｒｉがそれぞ
れ設けられている。
【００２７】液晶表示パネル２１の外周部に設けられた
データ駆動回路領域には、第１および第２のデータドラ
イバ（信号線駆動回路）６ａ，６ｂが形成され、各デー
タドライバ６ａ，６ｂから出力される階調電圧を供給す
るデータバスライン２ａ〜２ｎの選択を制御するデータ
バスライン選択制御信号ＲＣ１〜ＲＣｍを生成・出力す
るデータバスライン選択制御回路（図示しない）が形成
されている。
データ駆動回路領域には、第１および第２のデータドラ
イバ（信号線駆動回路）６ａ，６ｂが形成され、各デー
タドライバ６ａ，６ｂから出力される階調電圧を供給す
るデータバスライン２ａ〜２ｎの選択を制御するデータ
バスライン選択制御信号ＲＣ１〜ＲＣｍを生成・出力す
るデータバスライン選択制御回路（図示しない）が形成
されている。
【００２８】第１のデータドライバ６ａから出力された
階調電圧は、奇数番目のアナログスイッチ回路２２ａ，
…，２２ｎ−１の入力端子へそれぞれ供給される。第２
のデータドライバ６ｂから出力された階調電圧は、偶数
番目のアナログスイッチ回路２２ｂ，…，２２ｎの入力
端子へそれぞれ供給される。第１のアナログスイッチ回
路２２ａの出力端子は第１のデータバスライン２ａに接
続され、以下同様に第２，…，第ｎ−１，第ｎ番目のア
ナログスイッチ回路２２ｂ，…２２ｎ−１，２２ｎの出
力端子は、第２，…，第ｎ−１，第ｎ番目のデータバス
ライン２ｂ，…，２ｎ−１，２ｎにそれぞれ接続され
る。第１のデータバスライン選択制御信号ＲＣ１は、第
１および第２のアナログスイッチ回路２２ａ，２２ｂの
スイッチング制御端子にそれぞれ供給される。以下同様
に第ｍ番目（ｍ＝ｎ／２）のデータバスライン選択制御
信号ＲＣｍは、第ｎ−１番目および第ｎ番目のアナログ
スイッチ回路２２ｎ−１，２２ｎのスイッチング制御端
子にそれぞれ供給される。
階調電圧は、奇数番目のアナログスイッチ回路２２ａ，
…，２２ｎ−１の入力端子へそれぞれ供給される。第２
のデータドライバ６ｂから出力された階調電圧は、偶数
番目のアナログスイッチ回路２２ｂ，…，２２ｎの入力
端子へそれぞれ供給される。第１のアナログスイッチ回
路２２ａの出力端子は第１のデータバスライン２ａに接
続され、以下同様に第２，…，第ｎ−１，第ｎ番目のア
ナログスイッチ回路２２ｂ，…２２ｎ−１，２２ｎの出
力端子は、第２，…，第ｎ−１，第ｎ番目のデータバス
ライン２ｂ，…，２ｎ−１，２ｎにそれぞれ接続され
る。第１のデータバスライン選択制御信号ＲＣ１は、第
１および第２のアナログスイッチ回路２２ａ，２２ｂの
スイッチング制御端子にそれぞれ供給される。以下同様
に第ｍ番目（ｍ＝ｎ／２）のデータバスライン選択制御
信号ＲＣｍは、第ｎ−１番目および第ｎ番目のアナログ
スイッチ回路２２ｎ−１，２２ｎのスイッチング制御端
子にそれぞれ供給される。
【００２９】したがって、第１のデータバスライン選択
制御信号ＲＣ１が供給されると、第１および第２のアナ
ログスイッチ回路２２ａ，２２ｂがそれぞれ導通状態と
なり、第１のデータドライバ６ａから出力された階調電
圧は第１番目のデータバスライン２ａへ供給され、第２
のデータドライバ６ｂから出力された階調電圧は第２番
目のデータバスライン２ｂへ供給される。以下同様に第
ｍ番目のデータバスライン選択制御信号ＲＣｍが供給さ
れると、第ｎ−１番目および第ｎ番目のアナログスイッ
チ回路２２ｎ−１，２２ｎがそれぞれ導通状態となり、
第１のデータドライバ６ａから出力された階調電圧は第
ｎ−１番目のデータバスライン２ｎ−１へ供給され、第
２のデータドライバ６ｂから出力された階調電圧は第ｎ
番目のデータバスライン２ｎへ供給される。
制御信号ＲＣ１が供給されると、第１および第２のアナ
ログスイッチ回路２２ａ，２２ｂがそれぞれ導通状態と
なり、第１のデータドライバ６ａから出力された階調電
圧は第１番目のデータバスライン２ａへ供給され、第２
のデータドライバ６ｂから出力された階調電圧は第２番
目のデータバスライン２ｂへ供給される。以下同様に第
ｍ番目のデータバスライン選択制御信号ＲＣｍが供給さ
れると、第ｎ−１番目および第ｎ番目のアナログスイッ
チ回路２２ｎ−１，２２ｎがそれぞれ導通状態となり、
第１のデータドライバ６ａから出力された階調電圧は第
ｎ−１番目のデータバスライン２ｎ−１へ供給され、第
２のデータドライバ６ｂから出力された階調電圧は第ｎ
番目のデータバスライン２ｎへ供給される。
【００３０】このように、各データドライバ６ａ，６ｂ
と各データバスライン２ａ〜２ｎとの間にアナログスイ
ッチ回路２２ａ〜２２ｎを設け、各データバスライン２
ａ〜２ｎに対する階調電圧の供給を時分割方式で行なう
構成にすることで、液晶表示パネル２１と液晶表示パネ
ル２１の外部に設けられたデータ駆動回路基板等との間
の信号線数を低減することができる。なお、図２では２
本のデータバスラインに対して同時に階調電圧を供給す
る構成を示したが、３以上のデータバスラインに対して
同時に階調電圧を供給する構成としてもよい。
と各データバスライン２ａ〜２ｎとの間にアナログスイ
ッチ回路２２ａ〜２２ｎを設け、各データバスライン２
ａ〜２ｎに対する階調電圧の供給を時分割方式で行なう
構成にすることで、液晶表示パネル２１と液晶表示パネ
ル２１の外部に設けられたデータ駆動回路基板等との間
の信号線数を低減することができる。なお、図２では２
本のデータバスラインに対して同時に階調電圧を供給す
る構成を示したが、３以上のデータバスラインに対して
同時に階調電圧を供給する構成としてもよい。
【００３１】各シフトレジスタ２４Ｌ，２４Ｒは、垂直
走査制御信号ＳＣに基づいて垂直走査信号（ゲート駆動
信号）を生成する。一方のシフトレジスタ２４Ｌから出
力された各垂直走査信号（ゲート駆動信号）は、各ゲー
トバッファ回路２４Ｌａ〜２４Ｌｉを介して各ゲートバ
スライン３ａ〜３ｉにそれぞれ供給される。他方のシフ
トレジスタ２４Ｒから出力された各垂直走査信号（ゲー
ト駆動信号）は、各ゲートバッファ回路２４Ｒａ〜２４
Ｒｉを介して各ゲートバスライン３ａ〜３ｉにそれぞれ
供給される。１本のゲートバスライン３に対してその左
右両端側から走査信号を供給することで、水平方向（横
方向）の画素数が多くゲートバスライン長が長くなる大
型の液晶表示パネルにおいても走査信号の鈍りを低減さ
せることができる。
走査制御信号ＳＣに基づいて垂直走査信号（ゲート駆動
信号）を生成する。一方のシフトレジスタ２４Ｌから出
力された各垂直走査信号（ゲート駆動信号）は、各ゲー
トバッファ回路２４Ｌａ〜２４Ｌｉを介して各ゲートバ
スライン３ａ〜３ｉにそれぞれ供給される。他方のシフ
トレジスタ２４Ｒから出力された各垂直走査信号（ゲー
ト駆動信号）は、各ゲートバッファ回路２４Ｒａ〜２４
Ｒｉを介して各ゲートバスライン３ａ〜３ｉにそれぞれ
供給される。１本のゲートバスライン３に対してその左
右両端側から走査信号を供給することで、水平方向（横
方向）の画素数が多くゲートバスライン長が長くなる大
型の液晶表示パネルにおいても走査信号の鈍りを低減さ
せることができる。
【００３２】また、各データバスライン２と各ゲートバ
スライン３とで画定される各領域には、各画素がそれぞ
れ形成されているが、各画素部の構成は図１に示した液
晶表示装置１と同じであり、薄膜トランジスタ（ＴＦ
Ｔ）８と液晶容量Ｃｌｃと蓄積容量Ｃｓとを備えてい
る。
スライン３とで画定される各領域には、各画素がそれぞ
れ形成されているが、各画素部の構成は図１に示した液
晶表示装置１と同じであり、薄膜トランジスタ（ＴＦ
Ｔ）８と液晶容量Ｃｌｃと蓄積容量Ｃｓとを備えてい
る。
【００３３】図２に示した液晶表示パネル２１には、各
共通蓄積容量線（垂直蓄積容量線）５Ｌ，５Ｒに複数の
電圧安定化用の補助容量ＣｃｓＬ，ＣｃｓＲがそれぞれ
接続されている。これらの電圧安定化用の補助容量Ｃｃ
ｓＬ，ＣｃｓＲは、各行の水平蓄積容量線毎に対応して
設けられている。これらの電圧安定化用の補助容量Ｃｃ
ｓＬ，ＣｃｓＲの他端（共通側）には所定の電位（電圧
安定化用補助容量の共通側電極電圧：Ｖｃｃｓ）が供給
されるようになっている。上記の所定の電位（電圧安定
化用補助容量の共通側電極電圧：Ｖｃｃｓ）としては、
グランド電位や蓄積容量線電圧Ｖｃｓよりも例えば３Ｖ
程度高い電位を用いることができる。
共通蓄積容量線（垂直蓄積容量線）５Ｌ，５Ｒに複数の
電圧安定化用の補助容量ＣｃｓＬ，ＣｃｓＲがそれぞれ
接続されている。これらの電圧安定化用の補助容量Ｃｃ
ｓＬ，ＣｃｓＲは、各行の水平蓄積容量線毎に対応して
設けられている。これらの電圧安定化用の補助容量Ｃｃ
ｓＬ，ＣｃｓＲの他端（共通側）には所定の電位（電圧
安定化用補助容量の共通側電極電圧：Ｖｃｃｓ）が供給
されるようになっている。上記の所定の電位（電圧安定
化用補助容量の共通側電極電圧：Ｖｃｃｓ）としては、
グランド電位や蓄積容量線電圧Ｖｃｓよりも例えば３Ｖ
程度高い電位を用いることができる。
【００３４】図２に示した液晶表示パネル２１は、左右
の共通蓄積容量線５Ｌ，５Ｒに電圧安定化用の補助容量
ＣｃｓＬ，ＣｃｓＲをそれぞれ接続する構造としたの
で、電圧安定化用の補助容量ＣｃｓＬ，ＣｃｓＲの容量
値は、１行分の蓄積容量Ｃｓの合計容量値の１／２以上
にするのが望ましい。なお、電圧安定化用の補助容量Ｃ
ｃｓＬ，ＣｃｓＲの容量値を大きくすると電圧安定化用
の補助容量ＣｃｓＬ，ＣｃｓＲを形成するために広い領
域が必要になるので、電圧安定化用の補助容量Ｃｃｓ
Ｌ，ＣｃｓＲの容量値は１行分の蓄積容量Ｃｓの合計容
量値の１／２より少なくしてもよい。
の共通蓄積容量線５Ｌ，５Ｒに電圧安定化用の補助容量
ＣｃｓＬ，ＣｃｓＲをそれぞれ接続する構造としたの
で、電圧安定化用の補助容量ＣｃｓＬ，ＣｃｓＲの容量
値は、１行分の蓄積容量Ｃｓの合計容量値の１／２以上
にするのが望ましい。なお、電圧安定化用の補助容量Ｃ
ｃｓＬ，ＣｃｓＲの容量値を大きくすると電圧安定化用
の補助容量ＣｃｓＬ，ＣｃｓＲを形成するために広い領
域が必要になるので、電圧安定化用の補助容量Ｃｃｓ
Ｌ，ＣｃｓＲの容量値は１行分の蓄積容量Ｃｓの合計容
量値の１／２より少なくしてもよい。
【００３５】図２に示した本実施の形態による他の液晶
表示パネル２１は、各共通蓄積容量線５Ｌ，５Ｒに電圧
安定化用の補助容量ＣｃｓＬ，ＣｃｓＲをそれぞれ接続
する構成としたので、各蓄積容量線４ａ〜４ｉに混入し
たノイズを吸収でき、各蓄積容量線４ａ〜４ｉの電圧を
安定化できる。各蓄積容量線４ａ〜４ｉの電圧を安定化
することで、画素電極９の電圧変動を小さくでき、結果
として横方向のクロストークの発生を防止できる。
表示パネル２１は、各共通蓄積容量線５Ｌ，５Ｒに電圧
安定化用の補助容量ＣｃｓＬ，ＣｃｓＲをそれぞれ接続
する構成としたので、各蓄積容量線４ａ〜４ｉに混入し
たノイズを吸収でき、各蓄積容量線４ａ〜４ｉの電圧を
安定化できる。各蓄積容量線４ａ〜４ｉの電圧を安定化
することで、画素電極９の電圧変動を小さくでき、結果
として横方向のクロストークの発生を防止できる。
【００３６】図３は本実施の形態による液晶表示パネル
の第１実施例の要部構造を示す配線配置構成図、図４
（ａ）は画素領域部分（図３のＡ−Ａ線）の断面図、図
４（ｂ）は共通蓄積容量線を利用して形成した容量部
（図３のＢ−Ｂ線）の断面図である。
の第１実施例の要部構造を示す配線配置構成図、図４
（ａ）は画素領域部分（図３のＡ−Ａ線）の断面図、図
４（ｂ）は共通蓄積容量線を利用して形成した容量部
（図３のＢ−Ｂ線）の断面図である。
【００３７】図３に示すように第１実施例による液晶表
示パネル３１は、透明ガラス基板上に平行に並ぶ複数の
ゲートバスライン３３が形成され、それらと不図示の絶
縁膜を介して交差して複数のデータバスライン３２が形
成されている。また、ゲートバスライン３３に平行に複
数の蓄積容量線（水平Ｃｓバスライン）３４が配置さ
れ、さらに、データバスライン３２に平行に共通蓄積容
量線（垂直Ｃｓバスライン）３５が配置されている。
示パネル３１は、透明ガラス基板上に平行に並ぶ複数の
ゲートバスライン３３が形成され、それらと不図示の絶
縁膜を介して交差して複数のデータバスライン３２が形
成されている。また、ゲートバスライン３３に平行に複
数の蓄積容量線（水平Ｃｓバスライン）３４が配置さ
れ、さらに、データバスライン３２に平行に共通蓄積容
量線（垂直Ｃｓバスライン）３５が配置されている。
【００３８】ゲートバスライン３３とデータバスライン
３２との交点近傍位置にＴＦＴ３６が配置されている。
ゲートバスライン３３とデータバスライン３２とで区画
された領域に画素電極（透明電極）３７が配置されてい
る。ＴＦＴ３６のドレイン電極はデータバスライン３２
に接続され、ＴＦＴ３６のソース電極はデータ層３８に
接続され、このデータ層３８を介して画素電極（透明電
極）３７へ接続されている。データ層３８は蓄積容量線
（水平Ｃｓバスライン）３４に対向する位置まで延設さ
れており、図４（ａ）に示すように、第１層間膜３９を
介して蓄積容量線（水平Ｃｓバスライン）３４とデータ
層３８とが対向配置されることで、各画素毎の蓄積容量
Ｃｓが形成されている。図３において、蓄積容量Ｃｓが
形成された領域を一点鎖線で示す。なお、一点鎖線で示
した蓄積容量Ｃｓが形成された領域は、特定の１画素に
ついてのみ図示している。
３２との交点近傍位置にＴＦＴ３６が配置されている。
ゲートバスライン３３とデータバスライン３２とで区画
された領域に画素電極（透明電極）３７が配置されてい
る。ＴＦＴ３６のドレイン電極はデータバスライン３２
に接続され、ＴＦＴ３６のソース電極はデータ層３８に
接続され、このデータ層３８を介して画素電極（透明電
極）３７へ接続されている。データ層３８は蓄積容量線
（水平Ｃｓバスライン）３４に対向する位置まで延設さ
れており、図４（ａ）に示すように、第１層間膜３９を
介して蓄積容量線（水平Ｃｓバスライン）３４とデータ
層３８とが対向配置されることで、各画素毎の蓄積容量
Ｃｓが形成されている。図３において、蓄積容量Ｃｓが
形成された領域を一点鎖線で示す。なお、一点鎖線で示
した蓄積容量Ｃｓが形成された領域は、特定の１画素に
ついてのみ図示している。
【００３９】図３において、第１層間膜３９（図４
（ａ）参照）に開口されたコンタクトホール４０を介し
てポリシリコン層４４のソース領域とＴＦＴ３６のソー
ス電極とが接続されている。また、第２層間膜４２（図
４（ａ）参照）に開口されたコンタクトホール４１を介
してデータ層３８と画素電極（透明電極）３７とが接続
されている。さらに、データバスライン３２下層まで延
設されたポリシリコン層４４は、第１層間膜３９に開口
されたコンタクトホール９２を介してデータバスライン
３２に接続されている。
（ａ）参照）に開口されたコンタクトホール４０を介し
てポリシリコン層４４のソース領域とＴＦＴ３６のソー
ス電極とが接続されている。また、第２層間膜４２（図
４（ａ）参照）に開口されたコンタクトホール４１を介
してデータ層３８と画素電極（透明電極）３７とが接続
されている。さらに、データバスライン３２下層まで延
設されたポリシリコン層４４は、第１層間膜３９に開口
されたコンタクトホール９２を介してデータバスライン
３２に接続されている。
【００４０】図４（ａ）に示すように画素領域部分は次
のように形成される。まず、透明ガラス基板４３上にポ
リシリコン層４４を形成する。次に、ポリシリコン層４
４の上に酸化膜４５を形成する。次に、酸化膜４５上の
ゲートバスライン（ゲート層）３３および蓄積容量線
（水平Ｃｓバスライン）３４を形成する。ついで、ゲー
トバスライン（ゲート層）３３および蓄積容量線（水平
Ｃｓバスライン）３４の上に第１層間膜３９を形成す
る。次に、ポリシリコン層４４上の第１層間膜３９を開
口し、コンタクトホール４０を形成する。次に、第１層
間膜３９の上にデータ層３８及びＴＦＴ３６のソース電
極を形成する。データ層３８はＴＦＴ３６のソース電極
から蓄積容量線（水平Ｃｓバスライン）３４までの領域
に形成する。第１層間膜３９を介して蓄積容量線（水平
Ｃｓバスライン）３４とデータ層３８とが対向配置され
ることで蓄積容量Ｃｓが形成される。ついで、データ層
３８および第１層間膜３９の上に第２層間膜４２を形成
し、データ層３８上の第２層間膜４２を開口してコンタ
クトホール４１を形成する。次に、第２層間膜４２の上
に画素電極（透明電極）３７を形成する。
のように形成される。まず、透明ガラス基板４３上にポ
リシリコン層４４を形成する。次に、ポリシリコン層４
４の上に酸化膜４５を形成する。次に、酸化膜４５上の
ゲートバスライン（ゲート層）３３および蓄積容量線
（水平Ｃｓバスライン）３４を形成する。ついで、ゲー
トバスライン（ゲート層）３３および蓄積容量線（水平
Ｃｓバスライン）３４の上に第１層間膜３９を形成す
る。次に、ポリシリコン層４４上の第１層間膜３９を開
口し、コンタクトホール４０を形成する。次に、第１層
間膜３９の上にデータ層３８及びＴＦＴ３６のソース電
極を形成する。データ層３８はＴＦＴ３６のソース電極
から蓄積容量線（水平Ｃｓバスライン）３４までの領域
に形成する。第１層間膜３９を介して蓄積容量線（水平
Ｃｓバスライン）３４とデータ層３８とが対向配置され
ることで蓄積容量Ｃｓが形成される。ついで、データ層
３８および第１層間膜３９の上に第２層間膜４２を形成
し、データ層３８上の第２層間膜４２を開口してコンタ
クトホール４１を形成する。次に、第２層間膜４２の上
に画素電極（透明電極）３７を形成する。
【００４１】そして、図示しない対向電極を備えた図示
しない透明ガラス基板を透明ガラス基板４３に対向配置
し、図示しない対向電極を備えた図示しない透明ガラス
基板と画素電極（透明電極）３７および第２層間膜４２
との間に液晶を封入することで液晶表示部が形成され
る。
しない透明ガラス基板を透明ガラス基板４３に対向配置
し、図示しない対向電極を備えた図示しない透明ガラス
基板と画素電極（透明電極）３７および第２層間膜４２
との間に液晶を封入することで液晶表示部が形成され
る。
【００４２】図３に示すように、各蓄積容量線（水平Ｃ
ｓバスライン）３４に所定の電位（Ｃｓ電位）を供給す
るための共通蓄積容量線（垂直Ｃｓバスライン）３５を
利用して、電圧安定化用の補助容量Ｃｃｓが各蓄積容量
線（水平Ｃｓバスライン）３４毎に形成される。
ｓバスライン）３４に所定の電位（Ｃｓ電位）を供給す
るための共通蓄積容量線（垂直Ｃｓバスライン）３５を
利用して、電圧安定化用の補助容量Ｃｃｓが各蓄積容量
線（水平Ｃｓバスライン）３４毎に形成される。
【００４３】図４（ｂ）に示すように、透明ガラス基板
４３の上に補助容量Ｃｃｓの一方の電極となるＣｃｓ配
線（ゲート層）４６を形成し、このＣｃｓ配線（ゲート
層）４６の上に酸化膜４５を形成し、さらに酸化膜４５
の上に共通蓄積容量線（垂直Ｃｓバスライン）３５を形
成することで、酸化膜４５を介してＣｃｓ配線（ゲート
層）４６と共通蓄積容量線（垂直Ｃｓバスライン）３５
とが対向配置された補助容量Ｃｃｓが形成されている。
共通蓄積容量線（垂直Ｃｓバスライン）３５の上に、第
１層間膜３９が形成されている。第１層間膜３９の上
に、補助容量Ｃｃｓの一方の電極となるＣｃｓ配線（ゲ
ート層）４６に所定の電位を供給するための垂直Ｃｃｓ
配線（データ層）４７が形成されている。垂直Ｃｃｓ配
線４７は、コンタクトホール９０を介してＣｃｓ配線４
６に接続されている。垂直Ｃｃｓ配線４７は、図３に示
すように、共通蓄積容量線（垂直Ｃｓバスライン）３５
の側方に共通蓄積容量線（垂直Ｃｓバスライン）３５と
平行に配置されている。垂直Ｃｃｓ配線４７および共通
蓄積容量線（垂直Ｃｓバスライン）３５の上に、第２層
間膜４２が形成されている。
４３の上に補助容量Ｃｃｓの一方の電極となるＣｃｓ配
線（ゲート層）４６を形成し、このＣｃｓ配線（ゲート
層）４６の上に酸化膜４５を形成し、さらに酸化膜４５
の上に共通蓄積容量線（垂直Ｃｓバスライン）３５を形
成することで、酸化膜４５を介してＣｃｓ配線（ゲート
層）４６と共通蓄積容量線（垂直Ｃｓバスライン）３５
とが対向配置された補助容量Ｃｃｓが形成されている。
共通蓄積容量線（垂直Ｃｓバスライン）３５の上に、第
１層間膜３９が形成されている。第１層間膜３９の上
に、補助容量Ｃｃｓの一方の電極となるＣｃｓ配線（ゲ
ート層）４６に所定の電位を供給するための垂直Ｃｃｓ
配線（データ層）４７が形成されている。垂直Ｃｃｓ配
線４７は、コンタクトホール９０を介してＣｃｓ配線４
６に接続されている。垂直Ｃｃｓ配線４７は、図３に示
すように、共通蓄積容量線（垂直Ｃｓバスライン）３５
の側方に共通蓄積容量線（垂直Ｃｓバスライン）３５と
平行に配置されている。垂直Ｃｃｓ配線４７および共通
蓄積容量線（垂直Ｃｓバスライン）３５の上に、第２層
間膜４２が形成されている。
【００４４】図４（ｂ）に示すように、第１実施例によ
る液晶表示パネル３１は、透明ガラス基板４３上にゲー
ト層にて補助容量Ｃｃｓの共通側のＣｃｓ配線４６を形
成し、第１層間膜３９を挟んで共通蓄積容量線（垂直Ｃ
ｓバスライン）３５の配線を形成することで、共通蓄積
容量線（垂直Ｃｓバスライン）３５に付加した補助容量
Ｃｃｓを作成することができる。よって、液晶表示パネ
ルを製作するための工程数を増すことなく、共通蓄積容
量線（垂直Ｃｓバスライン）３５に補助容量Ｃｃｓを付
加することができる。
る液晶表示パネル３１は、透明ガラス基板４３上にゲー
ト層にて補助容量Ｃｃｓの共通側のＣｃｓ配線４６を形
成し、第１層間膜３９を挟んで共通蓄積容量線（垂直Ｃ
ｓバスライン）３５の配線を形成することで、共通蓄積
容量線（垂直Ｃｓバスライン）３５に付加した補助容量
Ｃｃｓを作成することができる。よって、液晶表示パネ
ルを製作するための工程数を増すことなく、共通蓄積容
量線（垂直Ｃｓバスライン）３５に補助容量Ｃｃｓを付
加することができる。
【００４５】なお、補助容量Ｃｃｓの容量値をより大き
くするには、垂直方向に配線した共通蓄積容量線（垂直
Ｃｓバスライン）３５の幅を太くしたり、第１層間膜３
９の膜厚を薄くすることで対応することができる。ま
た、補助容量Ｃｃｓの共通側は所定の電位に固定するだ
けでよいので、例えばゲートバッファの電源や液晶を挟
んだ対向電極（コモン電極）と同じ電圧を用いるように
してもよい。
くするには、垂直方向に配線した共通蓄積容量線（垂直
Ｃｓバスライン）３５の幅を太くしたり、第１層間膜３
９の膜厚を薄くすることで対応することができる。ま
た、補助容量Ｃｃｓの共通側は所定の電位に固定するだ
けでよいので、例えばゲートバッファの電源や液晶を挟
んだ対向電極（コモン電極）と同じ電圧を用いるように
してもよい。
【００４６】図５は本実施の形態による液晶表示パネル
の第２実施例の要部構造を示す配線配置構成図、図６
（ａ）は画素領域部分（図５のＣ−Ｃ線）の断面図、図
６（ｂ）は共通蓄積容量線を利用して形成した容量部
（図５のＤ−Ｄ線）の断面図である。
の第２実施例の要部構造を示す配線配置構成図、図６
（ａ）は画素領域部分（図５のＣ−Ｃ線）の断面図、図
６（ｂ）は共通蓄積容量線を利用して形成した容量部
（図５のＤ−Ｄ線）の断面図である。
【００４７】図５に示すように第２実施例による液晶表
示パネル５１は、透明ガラス基板上に平行に並ぶ複数の
ゲートバスライン５３が形成され、それらと不図示の絶
縁膜を介して交差して複数のデータバスライン５２が形
成されている。また、ゲートバスライン５３に平行に複
数の蓄積容量線（水平Ｃｓバスライン）５４が配置さ
れ、さらに、データバスライン５２に平行に共通蓄積容
量線（垂直Ｃｓバスライン）５５が配置されている。
示パネル５１は、透明ガラス基板上に平行に並ぶ複数の
ゲートバスライン５３が形成され、それらと不図示の絶
縁膜を介して交差して複数のデータバスライン５２が形
成されている。また、ゲートバスライン５３に平行に複
数の蓄積容量線（水平Ｃｓバスライン）５４が配置さ
れ、さらに、データバスライン５２に平行に共通蓄積容
量線（垂直Ｃｓバスライン）５５が配置されている。
【００４８】ゲートバスライン５３とデータバスライン
５２との交点近傍位置にＴＦＴ５６が配置されている。
ＴＦＴ５６のドレイン電極はデータバスライン５２に接
続され、ＴＦＴ５６のソース電極はデータ層５８に接続
され、このデータ層５８を介して画素電極（透明電極）
５７へ接続されている。ゲートバスライン５３とデータ
バスライン５２とで区画された領域に画素電極（透明電
極）５７が配置されている。データ層５８は蓄積容量線
（水平Ｃｓバスライン）５４の近傍まで延設されてい
る。
５２との交点近傍位置にＴＦＴ５６が配置されている。
ＴＦＴ５６のドレイン電極はデータバスライン５２に接
続され、ＴＦＴ５６のソース電極はデータ層５８に接続
され、このデータ層５８を介して画素電極（透明電極）
５７へ接続されている。ゲートバスライン５３とデータ
バスライン５２とで区画された領域に画素電極（透明電
極）５７が配置されている。データ層５８は蓄積容量線
（水平Ｃｓバスライン）５４の近傍まで延設されてい
る。
【００４９】図６において、第１層間膜５９（図６
（ａ）参照）に開口されたコンタクトホール６０を介し
てポリシリコン層６４ａのソース領域とＴＦＴ５６のソ
ース電極とが接続されている。また、第２層間膜６２
（図６（ａ）参照）に開口されたコンタクトホール６１
を介してデータ層５８と画素電極（透明電極）５７とが
接続されている。さらに、データバスライン５２下層ま
で延設されたポリシリコン層６４は、第１層間膜５９に
開口されたコンタクトホール９２を介してデータバスラ
イン５２に接続されている。
（ａ）参照）に開口されたコンタクトホール６０を介し
てポリシリコン層６４ａのソース領域とＴＦＴ５６のソ
ース電極とが接続されている。また、第２層間膜６２
（図６（ａ）参照）に開口されたコンタクトホール６１
を介してデータ層５８と画素電極（透明電極）５７とが
接続されている。さらに、データバスライン５２下層ま
で延設されたポリシリコン層６４は、第１層間膜５９に
開口されたコンタクトホール９２を介してデータバスラ
イン５２に接続されている。
【００５０】図６（ａ）に示すように画素領域部分は次
のように形成される。まず、透明ガラス基板６３上にＴ
ＦＴ５６の動作半導体層となるポリシリコン層６４ａお
よび蓄積容量Ｃｓの一方の電極となるポリシリコン層６
４ｂを形成する。次に、ポリシリコン層６４ａ，６４ｂ
の上に酸化膜６５ａ，６５ｂを形成し、酸化膜６５ａの
上にゲートバスライン（ゲート層）５３を形成してＴＦ
Ｔ５６を形成し、同時に、酸化膜６５ｂの上に蓄積容量
線（水平Ｃｓバスライン）５４を形成する。酸化膜６５
ｂを介してポリシリコン層６４ｂと蓄積容量線（水平Ｃ
ｓバスライン）５４とが対向配置されることで蓄積容量
Ｃｓが形成される。図５において、蓄積容量Ｃｓが形成
された領域を一点鎖線で示す。なお、一点鎖線で示した
蓄積容量Ｃｓが形成された領域は、特定の１画素につい
てのみ図示している。
のように形成される。まず、透明ガラス基板６３上にＴ
ＦＴ５６の動作半導体層となるポリシリコン層６４ａお
よび蓄積容量Ｃｓの一方の電極となるポリシリコン層６
４ｂを形成する。次に、ポリシリコン層６４ａ，６４ｂ
の上に酸化膜６５ａ，６５ｂを形成し、酸化膜６５ａの
上にゲートバスライン（ゲート層）５３を形成してＴＦ
Ｔ５６を形成し、同時に、酸化膜６５ｂの上に蓄積容量
線（水平Ｃｓバスライン）５４を形成する。酸化膜６５
ｂを介してポリシリコン層６４ｂと蓄積容量線（水平Ｃ
ｓバスライン）５４とが対向配置されることで蓄積容量
Ｃｓが形成される。図５において、蓄積容量Ｃｓが形成
された領域を一点鎖線で示す。なお、一点鎖線で示した
蓄積容量Ｃｓが形成された領域は、特定の１画素につい
てのみ図示している。
【００５１】ついで、図６（ａ）に示すように、ゲート
バスライン５３および蓄積容量線５４の上に第１層間膜
５９を形成する。次に、ポリシリコン層６４ａ上の第１
層間膜５９を開口し、コンタクトホール６０を形成す
る。次に、第１層間膜５９の上にデータ層５８を形成す
る。データ層５８はＴＦＴ５６のソース電極から蓄積容
量線（水平Ｃｓバスライン）５４の近傍までの領域に形
成する。ついで、データ層５８および第１層間膜５９の
上に第２層間膜６２を形成し、データ層５８上の第２層
間膜６２を開口してコンタクトホール６１を形成する。
次に、第２層間膜６２の上に画素電極（透明電極）５７
を形成する。
バスライン５３および蓄積容量線５４の上に第１層間膜
５９を形成する。次に、ポリシリコン層６４ａ上の第１
層間膜５９を開口し、コンタクトホール６０を形成す
る。次に、第１層間膜５９の上にデータ層５８を形成す
る。データ層５８はＴＦＴ５６のソース電極から蓄積容
量線（水平Ｃｓバスライン）５４の近傍までの領域に形
成する。ついで、データ層５８および第１層間膜５９の
上に第２層間膜６２を形成し、データ層５８上の第２層
間膜６２を開口してコンタクトホール６１を形成する。
次に、第２層間膜６２の上に画素電極（透明電極）５７
を形成する。
【００５２】そして、図示しない対向電極を備えた図示
しない透明ガラス基板を透明ガラス基板６３に対向配置
し、図示しない対向電極を備えた図示しない透明ガラス
基板と画素電極（透明電極）５７および第２層間膜６２
との間に液晶を封入することで液晶表示部が形成され
る。
しない透明ガラス基板を透明ガラス基板６３に対向配置
し、図示しない対向電極を備えた図示しない透明ガラス
基板と画素電極（透明電極）５７および第２層間膜６２
との間に液晶を封入することで液晶表示部が形成され
る。
【００５３】図５に示すように、各蓄積容量線（水平Ｃ
ｓバスライン）５４に所定の電位（Ｃｓ電位）を供給す
るための共通蓄積容量線（垂直Ｃｓバスライン）５５を
利用して、電圧安定化用の補助容量Ｃｃｓが各蓄積容量
線（水平Ｃｓバスライン）５４毎に形成される。
ｓバスライン）５４に所定の電位（Ｃｓ電位）を供給す
るための共通蓄積容量線（垂直Ｃｓバスライン）５５を
利用して、電圧安定化用の補助容量Ｃｃｓが各蓄積容量
線（水平Ｃｓバスライン）５４毎に形成される。
【００５４】図６（ｂ）に示すように、透明ガラス基板
６３の上に補助容量Ｃｃｓの一方の電極（共通電極）と
なるＣｃｓ配線（ポリシリコン層）６６を形成し、この
Ｃｃｓ配線（ポリシリコン層）６６の上に酸化膜６５ｃ
を形成し、さらに酸化膜６５ｃの上に共通蓄積容量線
（垂直Ｃｓバスライン）（ゲート層）５５を形成するこ
とで、酸化膜６５ｃを介してＣｃｓ配線（ポリシリコン
層）６６と共通蓄積容量線（垂直Ｃｓバスライン）５５
とが対向配置された補助容量Ｃｃｓが形成されている。
共通蓄積容量線（垂直Ｃｓバスライン）５５の上に、第
１層間膜５９が形成されている。第１層間膜５９の上
に、補助容量Ｃｃｓの一方の電極（共通電極）となるＣ
ｃｓ配線（データ層）６６に所定の電位を供給するため
の垂直Ｃｃｓ配線（データ層）が形成されている。垂直
Ｃｃｓ配線６７は、コンタクトホール９０を介してＣｃ
ｓ配線６６に接続されている。垂直Ｃｃｓ配線（データ
層）６７は、図５に示すように、共通蓄積容量線（垂直
Ｃｓバスライン）５５の側方に共通蓄積容量線（垂直Ｃ
ｓバスライン）５５と平行に配置している。垂直Ｃｃｓ
配線６７および共通蓄積容量線５５の上に、第２層間膜
６２が形成されている。
６３の上に補助容量Ｃｃｓの一方の電極（共通電極）と
なるＣｃｓ配線（ポリシリコン層）６６を形成し、この
Ｃｃｓ配線（ポリシリコン層）６６の上に酸化膜６５ｃ
を形成し、さらに酸化膜６５ｃの上に共通蓄積容量線
（垂直Ｃｓバスライン）（ゲート層）５５を形成するこ
とで、酸化膜６５ｃを介してＣｃｓ配線（ポリシリコン
層）６６と共通蓄積容量線（垂直Ｃｓバスライン）５５
とが対向配置された補助容量Ｃｃｓが形成されている。
共通蓄積容量線（垂直Ｃｓバスライン）５５の上に、第
１層間膜５９が形成されている。第１層間膜５９の上
に、補助容量Ｃｃｓの一方の電極（共通電極）となるＣ
ｃｓ配線（データ層）６６に所定の電位を供給するため
の垂直Ｃｃｓ配線（データ層）が形成されている。垂直
Ｃｃｓ配線６７は、コンタクトホール９０を介してＣｃ
ｓ配線６６に接続されている。垂直Ｃｃｓ配線（データ
層）６７は、図５に示すように、共通蓄積容量線（垂直
Ｃｓバスライン）５５の側方に共通蓄積容量線（垂直Ｃ
ｓバスライン）５５と平行に配置している。垂直Ｃｃｓ
配線６７および共通蓄積容量線５５の上に、第２層間膜
６２が形成されている。
【００５５】図５および図６（ａ），図６（ｂ）に示し
たように、第２実施例による液晶表示パネル５１は、画
素の蓄積容量Ｃｓおよび共通蓄積容量線（垂直Ｃｓバス
ライン）５５に付加した補助容量ＣｃｓをＭＯＳ容量に
て作成したものである。ポリシリコン層６４ｂ，６６に
てＭＯＳ容量を作成することで、第１実施例で示したよ
うにゲート層−層間膜−データ層にて作成した容量より
もＭＯＳ容量の方が単位面積当りの容量を大きくでき
る。
たように、第２実施例による液晶表示パネル５１は、画
素の蓄積容量Ｃｓおよび共通蓄積容量線（垂直Ｃｓバス
ライン）５５に付加した補助容量ＣｃｓをＭＯＳ容量に
て作成したものである。ポリシリコン層６４ｂ，６６に
てＭＯＳ容量を作成することで、第１実施例で示したよ
うにゲート層−層間膜−データ層にて作成した容量より
もＭＯＳ容量の方が単位面積当りの容量を大きくでき
る。
【００５６】なお、ＭＯＳ容量の場合はポリシリコン層
とゲート層との間に所定電圧以上（３ボルト程度）の電
位差が必要となるため、ｎ−ＭＯＳ構造の容量を作成し
たときには画素電極の最大電圧よりも高い電圧を印加す
る必要がある。さらに、共通蓄積容量線（垂直Ｃｓバス
ライン）５５に付加したＭＯＳ容量（Ｃｃｓ）をｎ−Ｍ
ＯＳ容量で作成した際には、蓄積容量線（Ｃｓバスライ
ン）に供給する電圧（Ｖｃｓ）よりもさらに高い電圧が
必要となる。現構成はポリシリコンプロセスにての実施
例であるが、片チャンネル（ｎ−ＭＯＳまたはｐ−ＭＯ
Ｓ）の場合はこのような構成となる。また、アモルファ
スシリコンの場合はｎ−ＭＯＳのみのプロセスが一般的
であり同様なことがいえる。
とゲート層との間に所定電圧以上（３ボルト程度）の電
位差が必要となるため、ｎ−ＭＯＳ構造の容量を作成し
たときには画素電極の最大電圧よりも高い電圧を印加す
る必要がある。さらに、共通蓄積容量線（垂直Ｃｓバス
ライン）５５に付加したＭＯＳ容量（Ｃｃｓ）をｎ−Ｍ
ＯＳ容量で作成した際には、蓄積容量線（Ｃｓバスライ
ン）に供給する電圧（Ｖｃｓ）よりもさらに高い電圧が
必要となる。現構成はポリシリコンプロセスにての実施
例であるが、片チャンネル（ｎ−ＭＯＳまたはｐ−ＭＯ
Ｓ）の場合はこのような構成となる。また、アモルファ
スシリコンの場合はｎ−ＭＯＳのみのプロセスが一般的
であり同様なことがいえる。
【００５７】図７は本実施の形態による液晶表示パネル
の第３実施例の要部構造を示す配置配線図である。図７
に示す液晶表示パネル７１は、画素の蓄積容量Ｃｓをｎ
−ＣＨ（ｎチャネル）のＭＯＳ容量で形成し、共通蓄積
容量線（垂直Ｃｓバスライン）６７に付加する補助容量
Ｃｃｓをｐ−ＣＨ（ｐチャネル）のＭＯＳ容量で形成し
たものである。図７に示す液晶表示パネル７１の配置配
線構造は、図５に示した液晶表示パネル５１の配置配線
構造とほとんど変わらないが、蓄積容量Ｃｓの一方の電
極となるポリシリコン層７２がｎ−ＣＨ（ｎチャネル）
のポリシリコンで形成され、共通蓄積容量線（垂直Ｃｓ
バスライン）６７に付加する補助容量Ｃｃｓの一方の電
極となるポリシリコン層７３がｐ−ＣＨ（ｐチャネル）
のポリシリコンで形成される。
の第３実施例の要部構造を示す配置配線図である。図７
に示す液晶表示パネル７１は、画素の蓄積容量Ｃｓをｎ
−ＣＨ（ｎチャネル）のＭＯＳ容量で形成し、共通蓄積
容量線（垂直Ｃｓバスライン）６７に付加する補助容量
Ｃｃｓをｐ−ＣＨ（ｐチャネル）のＭＯＳ容量で形成し
たものである。図７に示す液晶表示パネル７１の配置配
線構造は、図５に示した液晶表示パネル５１の配置配線
構造とほとんど変わらないが、蓄積容量Ｃｓの一方の電
極となるポリシリコン層７２がｎ−ＣＨ（ｎチャネル）
のポリシリコンで形成され、共通蓄積容量線（垂直Ｃｓ
バスライン）６７に付加する補助容量Ｃｃｓの一方の電
極となるポリシリコン層７３がｐ−ＣＨ（ｐチャネル）
のポリシリコンで形成される。
【００５８】蓄積容量Ｃｓをｎ−ＭＯＳ構造とし、蓄積
容量Ｃｓに所定の電圧を供給するための共通蓄積容量線
（垂直Ｃｓバスライン）６７に付加する補助容量Ｃｃｓ
をｐ−ＭＯＳ構造とすることで、蓄積容量Ｃｓの他方の
電極を形成する蓄積容量線（水平Ｃｓバスライン）６４
に供給する蓄積容量線電圧Ｖｃｓは、画素電極の最大電
圧＋３ボルト程度とすることができ、共通蓄積容量線
（垂直Ｃｓバスライン）６７に付加する補助容量Ｃｃｓ
の共通側に印加する電圧Ｖｃｃｓは、蓄積容量線電圧Ｖ
ｃｓ−３ボルト程度とすることができる。したがって、
補助容量Ｃｃｓの共通側に印加する電圧Ｖｃｃｓとして
ゲートのオフ電圧などを利用できるため、ゲートバッフ
ァの電源配線を共用でき、配線領域を小さくできるメリ
ットがある。
容量Ｃｓに所定の電圧を供給するための共通蓄積容量線
（垂直Ｃｓバスライン）６７に付加する補助容量Ｃｃｓ
をｐ−ＭＯＳ構造とすることで、蓄積容量Ｃｓの他方の
電極を形成する蓄積容量線（水平Ｃｓバスライン）６４
に供給する蓄積容量線電圧Ｖｃｓは、画素電極の最大電
圧＋３ボルト程度とすることができ、共通蓄積容量線
（垂直Ｃｓバスライン）６７に付加する補助容量Ｃｃｓ
の共通側に印加する電圧Ｖｃｃｓは、蓄積容量線電圧Ｖ
ｃｓ−３ボルト程度とすることができる。したがって、
補助容量Ｃｃｓの共通側に印加する電圧Ｖｃｃｓとして
ゲートのオフ電圧などを利用できるため、ゲートバッフ
ァの電源配線を共用でき、配線領域を小さくできるメリ
ットがある。
【００５９】図８は本実施の形態による液晶表示パネル
の第３実施例の要部構造を示す配置配線図である。図８
に示す液晶表示パネル８１は、画素の蓄積容量Ｃｓをｐ
−ＣＨ（ｐチャネル）のＭＯＳ容量で形成し、共通蓄積
容量線（垂直Ｃｓバスライン）６７に付加する補助容量
Ｃｃｓをｎ−ＣＨ（ｎチャネル）のＭＯＳ容量で形成し
たものである。図８に示す液晶表示パネル８１の配置配
線構造は、図５に示した液晶表示パネル５１の配置配線
構造とほとんど変わらないが、蓄積容量Ｃｓの一方の電
極となるポリシリコン層８２がｐ−ＣＨ（ｐチャネル）
のポリシリコンで形成され、共通蓄積容量線（垂直Ｃｓ
バスライン）６７に付加する補助容量Ｃｃｓの一方の電
極となるポリシリコン層８３がｎ−ＣＨ（ｎチャネル）
のポリシリコンで形成される。
の第３実施例の要部構造を示す配置配線図である。図８
に示す液晶表示パネル８１は、画素の蓄積容量Ｃｓをｐ
−ＣＨ（ｐチャネル）のＭＯＳ容量で形成し、共通蓄積
容量線（垂直Ｃｓバスライン）６７に付加する補助容量
Ｃｃｓをｎ−ＣＨ（ｎチャネル）のＭＯＳ容量で形成し
たものである。図８に示す液晶表示パネル８１の配置配
線構造は、図５に示した液晶表示パネル５１の配置配線
構造とほとんど変わらないが、蓄積容量Ｃｓの一方の電
極となるポリシリコン層８２がｐ−ＣＨ（ｐチャネル）
のポリシリコンで形成され、共通蓄積容量線（垂直Ｃｓ
バスライン）６７に付加する補助容量Ｃｃｓの一方の電
極となるポリシリコン層８３がｎ−ＣＨ（ｎチャネル）
のポリシリコンで形成される。
【００６０】蓄積容量Ｃｓをｐ−ＭＯＳ構造とし、蓄積
容量Ｃｓに所定の電圧を供給するための共通蓄積容量線
（垂直Ｃｓバスライン）６７に付加する補助容量Ｃｃｓ
をｎ−ＭＯＳ構造とすることで、第３実施例と同じメリ
ットが得られる。
容量Ｃｓに所定の電圧を供給するための共通蓄積容量線
（垂直Ｃｓバスライン）６７に付加する補助容量Ｃｃｓ
をｎ−ＭＯＳ構造とすることで、第３実施例と同じメリ
ットが得られる。
【００６１】蓄積容量Ｃｓをｎ−ＭＯＳ構造とするかｐ
−ＭＯＳ構造とするか、また、付加する補助容量Ｃｃｓ
をｐ−ＭＯＳ構造とするかｎ−ＭＯＳ構造とするかの選
択は、電源配線などのレイアウト構成により適宜決める
ことができる。
−ＭＯＳ構造とするか、また、付加する補助容量Ｃｃｓ
をｐ−ＭＯＳ構造とするかｎ−ＭＯＳ構造とするかの選
択は、電源配線などのレイアウト構成により適宜決める
ことができる。
【００６２】そして、第１〜第４の実施の形態による液
晶表示パネル３１，５１，７１，８１を用いて液晶表示
装置を構成することで、例えば図１４に示したように表
示ムラやクロストークが顕著になりやすいパターンを表
示する場合でも、蓄積容量線（水平Ｃｓバスライン）の
電圧変動を抑制し、表示ムラやクロストークが発生しな
い高品質の画像を表示することができる。
晶表示パネル３１，５１，７１，８１を用いて液晶表示
装置を構成することで、例えば図１４に示したように表
示ムラやクロストークが顕著になりやすいパターンを表
示する場合でも、蓄積容量線（水平Ｃｓバスライン）の
電圧変動を抑制し、表示ムラやクロストークが発生しな
い高品質の画像を表示することができる。
【００６３】本発明は、上記実施の形態に限らず種々の
変形が可能である。例えば、上記実施の形態では、ＴＦ
Ｔ８，３６，５６の動作半導体層としてポリシリコン層
４４，６４ａを用いているが、本発明はこれに限らず、
ＴＦＴ８，３６，５６の動作半導体層としてアモルファ
スシリコン層を用いてもよい。
変形が可能である。例えば、上記実施の形態では、ＴＦ
Ｔ８，３６，５６の動作半導体層としてポリシリコン層
４４，６４ａを用いているが、本発明はこれに限らず、
ＴＦＴ８，３６，５６の動作半導体層としてアモルファ
スシリコン層を用いてもよい。
【００６４】
【発明の効果】以上説明したように本発明による液晶表
示パネルは、各画素毎に蓄積容量を備えたアクティブマ
トリクス駆動方式の液晶表示パネルにおいて、各行毎に
設けられた蓄積容量線に対して所定の電位を供給するた
めの共通蓄積容量線に電圧安定化用の補助容量を追加し
たので、データバスラインと蓄積容量線との交差部分に
生ずる寄生容量を介して蓄積容量線に混入したノイズを
電圧安定化用の補助容量によって吸収することができ
る。また、画素電極に供給される信号電圧の変化に伴っ
て蓄積容量線の電圧が変動した際にも、その電圧変動を
電圧安定化用の補助容量によって吸収することができ
る。これにより、蓄積容量線の電圧変動が抑制されるの
で、表示ムラや横方向クロストークの発生を防止でき、
良好な表示品質を得ることができる。
示パネルは、各画素毎に蓄積容量を備えたアクティブマ
トリクス駆動方式の液晶表示パネルにおいて、各行毎に
設けられた蓄積容量線に対して所定の電位を供給するた
めの共通蓄積容量線に電圧安定化用の補助容量を追加し
たので、データバスラインと蓄積容量線との交差部分に
生ずる寄生容量を介して蓄積容量線に混入したノイズを
電圧安定化用の補助容量によって吸収することができ
る。また、画素電極に供給される信号電圧の変化に伴っ
て蓄積容量線の電圧が変動した際にも、その電圧変動を
電圧安定化用の補助容量によって吸収することができ
る。これにより、蓄積容量線の電圧変動が抑制されるの
で、表示ムラや横方向クロストークの発生を防止でき、
良好な表示品質を得ることができる。
【００６５】なお、画素の蓄積容量をＭＯＳ構造で形成
する場合には、共通蓄積容量線に追加する電圧安定化用
の補助容量もＭＯＳ構造にすることで、電圧安定化用の
補助容量をより大ききなものとすることができ、蓄積容
量線の電圧変動を効果的に抑制できる。また、画素の蓄
積容量をｎ−ＭＯＳ構造とした場合は電圧安定化用の補
助容量をｐ−ＭＯＳ構造とし、画素の蓄積容量をｐ−Ｍ
ＯＳ構造とした場合は電圧安定化用の補助容量をｎ−Ｍ
ＯＳ構造とすることで、共通蓄積容量線に供給する電圧
をゲートバスラインのオフ電圧またはオン電圧とするこ
とができる。これにより、新たな電圧を供給する必要が
なくなり、回路構成および液晶表示パネルの構造が簡略
化できる。
する場合には、共通蓄積容量線に追加する電圧安定化用
の補助容量もＭＯＳ構造にすることで、電圧安定化用の
補助容量をより大ききなものとすることができ、蓄積容
量線の電圧変動を効果的に抑制できる。また、画素の蓄
積容量をｎ−ＭＯＳ構造とした場合は電圧安定化用の補
助容量をｐ−ＭＯＳ構造とし、画素の蓄積容量をｐ−Ｍ
ＯＳ構造とした場合は電圧安定化用の補助容量をｎ−Ｍ
ＯＳ構造とすることで、共通蓄積容量線に供給する電圧
をゲートバスラインのオフ電圧またはオン電圧とするこ
とができる。これにより、新たな電圧を供給する必要が
なくなり、回路構成および液晶表示パネルの構造が簡略
化できる。
【図１】本発明の一実施の形態による液晶表示パネルの
等価回路図である。
等価回路図である。
【図２】本発明の一実施の形態による他の液晶表示パネ
ルの等価回路図である。
ルの等価回路図である。
【図３】本発明の一実施の形態による液晶表示パネルの
第１実施例の要部構造を示す配線配置構成図である。
第１実施例の要部構造を示す配線配置構成図である。
【図４】図４（ａ）は画素領域部分（図３のＡ−Ａ線）
の断面図、図４（ｂ）は共通蓄積容量線を利用して形成
した容量部（図３のＢ−Ｂ線）の断面図である。
の断面図、図４（ｂ）は共通蓄積容量線を利用して形成
した容量部（図３のＢ−Ｂ線）の断面図である。
【図５】本発明の一実施の形態による液晶表示パネルの
第２実施例の要部構造を示す配線配置構成図である。
第２実施例の要部構造を示す配線配置構成図である。
【図６】図６（ａ）は画素領域部分（図５のＣ−Ｃ線）
の断面図、図６（ｂ）は共通蓄積容量線を利用して形成
した容量部（図５のＤ−Ｄ線）の断面図である。
の断面図、図６（ｂ）は共通蓄積容量線を利用して形成
した容量部（図５のＤ−Ｄ線）の断面図である。
【図７】本発明の一実施の形態による液晶表示パネルの
第３実施例の要部構造を示す配置配線図である。
第３実施例の要部構造を示す配置配線図である。
【図８】本発明の一実施の形態による液晶表示パネルの
第３実施例の要部構造を示す配置配線図である。
第３実施例の要部構造を示す配置配線図である。
【図９】従来の液晶表示パネルの等価回路図である。
【図１０】従来の液晶表示パネルの表示画素の等価回路
図である。
図である。
【図１１】従来の液晶表示パネルの課題を示す図であ
り、図１１（ａ）は蓄積容量線とデータバスライン（信
号線）との交差部分に形成された寄生容量Ｃｋとその寄
生容量Ｃｋを介して蓄積容量線にノイズが混入する状態
を示す説明用の等価回路図、図１１（ｂ）はデータバス
ライン（信号線）の信号電圧変化の一例を示す図であ
る。
り、図１１（ａ）は蓄積容量線とデータバスライン（信
号線）との交差部分に形成された寄生容量Ｃｋとその寄
生容量Ｃｋを介して蓄積容量線にノイズが混入する状態
を示す説明用の等価回路図、図１１（ｂ）はデータバス
ライン（信号線）の信号電圧変化の一例を示す図であ
る。
【図１２】従来の液晶表示パネルの課題を示す図であ
り、蓄積容量線の電圧変動が最大となる表示パターンの
具体例を示す図である。
り、蓄積容量線の電圧変動が最大となる表示パターンの
具体例を示す図である。
１，２１，３１，５１，７１，８１ 液晶表示パネル
２，２ａ〜２ｎ，３２，５２ データバスライン（信号
線） ３，３ａ〜３ｉ，３３，５３ ゲートバスライン（走査
線） ４，４ａ〜４ｉ，３４，５４ 蓄積容量線（水平Ｃｓバ
スライン） ５，５Ｌ，５Ｒ，３５，５５ 共通蓄積容量線（垂直Ｃ
ｓバスライン） ６ データドライバ（信号線駆動回路） ７ ゲートドライバ（走査線駆動回路） ８，３６，５６ ＴＦＴ（薄膜トランジスタ） ９，３７，５７ 画素電極（透明電極） １０ 対向電極 １１ 液晶層 ２２ａ〜２２ｎ アナログスイッチ回路 ２３Ｌ，２３Ｒ シフトレジスタ ２４Ｌａ〜２４Ｌｉ，２４Ｒａ〜２４Ｒｉ ゲートバス
ラインバッファ回路 ３８，５８ データ層 ３９，５９ 第１層間膜 ４０，４１，６０，６１、９０，９２ コンタクトホー
ル ４２，６２ 第２層間膜 ４３，６３ 透明ガラス基板 ４４，６４ａ，６４ｂ ポリシリコン層 ４５，６５ａ，６５ｂ，６５ｃ 酸化膜 ４６ Ｃｃｓ配線（ゲート層） ４７ 垂直Ｃｃｓ配線 ６６ Ｃｃｓ配線（ポリシリコン層） ６７ 垂直Ｃｃｓ配線（データ層） ７２ 蓄積容量Ｃｓの一方の電極となるポリシリコン層
（ｎ−ＣＨ） ７３ 補助容量Ｃｃｓの一方の電極となるポリシリコン
層（ｐ−ＣＨ） ８２ 蓄積容量Ｃｓの一方の電極となるポリシリコン層
（ｐ−ＣＨ） ８３ 補助容量Ｃｃｓの一方の電極となるポリシリコン
層（ｎ−ＣＨ） Ｃｃｓ，ＣｃｓＬ，ＣｃｓＲ 共通蓄積容量線に付加し
た電圧安定化用の補助容量 Ｃｌｃ 液晶容量 Ｃｓ 蓄積容量 ＲＣ１〜ＲＣｍ データバスライン選択制御信号 ＳＣ 垂直走査信号 Ｖｃｃｓ 電圧安定化用の補助容量の共通側電極電圧 Ｖｃｏｍ 対向電極電圧 Ｖｃｓ 蓄積容量線電圧
線） ３，３ａ〜３ｉ，３３，５３ ゲートバスライン（走査
線） ４，４ａ〜４ｉ，３４，５４ 蓄積容量線（水平Ｃｓバ
スライン） ５，５Ｌ，５Ｒ，３５，５５ 共通蓄積容量線（垂直Ｃ
ｓバスライン） ６ データドライバ（信号線駆動回路） ７ ゲートドライバ（走査線駆動回路） ８，３６，５６ ＴＦＴ（薄膜トランジスタ） ９，３７，５７ 画素電極（透明電極） １０ 対向電極 １１ 液晶層 ２２ａ〜２２ｎ アナログスイッチ回路 ２３Ｌ，２３Ｒ シフトレジスタ ２４Ｌａ〜２４Ｌｉ，２４Ｒａ〜２４Ｒｉ ゲートバス
ラインバッファ回路 ３８，５８ データ層 ３９，５９ 第１層間膜 ４０，４１，６０，６１、９０，９２ コンタクトホー
ル ４２，６２ 第２層間膜 ４３，６３ 透明ガラス基板 ４４，６４ａ，６４ｂ ポリシリコン層 ４５，６５ａ，６５ｂ，６５ｃ 酸化膜 ４６ Ｃｃｓ配線（ゲート層） ４７ 垂直Ｃｃｓ配線 ６６ Ｃｃｓ配線（ポリシリコン層） ６７ 垂直Ｃｃｓ配線（データ層） ７２ 蓄積容量Ｃｓの一方の電極となるポリシリコン層
（ｎ−ＣＨ） ７３ 補助容量Ｃｃｓの一方の電極となるポリシリコン
層（ｐ−ＣＨ） ８２ 蓄積容量Ｃｓの一方の電極となるポリシリコン層
（ｐ−ＣＨ） ８３ 補助容量Ｃｃｓの一方の電極となるポリシリコン
層（ｎ−ＣＨ） Ｃｃｓ，ＣｃｓＬ，ＣｃｓＲ 共通蓄積容量線に付加し
た電圧安定化用の補助容量 Ｃｌｃ 液晶容量 Ｃｓ 蓄積容量 ＲＣ１〜ＲＣｍ データバスライン選択制御信号 ＳＣ 垂直走査信号 Ｖｃｃｓ 電圧安定化用の補助容量の共通側電極電圧 Ｖｃｏｍ 対向電極電圧 Ｖｃｓ 蓄積容量線電圧
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2H092 JA24 JA34 JA37 JA41 JA46
JB22 JB31 JB69 KA04 NA01
PA06
5C094 AA03 AA23 AA53 BA03 BA43
CA19 DA09 DB01 EA04 EA07
FB19
Claims (5)
- 【請求項１】基板上にマトリクス状に配置された画素領
域と、 前記画素領域に形成された蓄積容量と、 複数の前記蓄積容量に接続された蓄積容量線と、 複数の前記蓄積容量線に所定の電位を供給するための共
通蓄積容量線と、 前記共通蓄積容量線に接続された補助容量とを有するこ
とを特徴とする液晶表示パネル。 - 【請求項２】請求項１記載の液晶表示パネルにおいて、 前記補助容量は、前記共通蓄積容量線を利用して形成さ
れていることを特徴とする液晶表示パネル。 - 【請求項３】請求項１又は２に記載の液晶表示パネルに
おいて、 前記蓄積容量及び前記補助容量は、ＭＯＳ構造で形成さ
れていることを特徴とする液晶表示パネル。 - 【請求項４】請求項３記載の液晶表示パネルにおいて、 前記蓄積容量はｎ−ＭＯＳ構造で形成され、前記補助容
量はｐ−ＭＯＳ構造で形成されていることを特徴とする
液晶表示パネル。 - 【請求項５】請求項３記載の液晶表示パネルにおいて、 前記蓄積容量はｐ−ＭＯＳ構造で形成され、前記補助容
量はｎ−ＭＯＳ構造で形成されていることを特徴とする
液晶表示パネル。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002000149A JP3992984B2 (ja) | 2002-01-04 | 2002-01-04 | 液晶表示パネル |
| TW091122191A TWI307074B (en) | 2002-01-04 | 2002-09-26 | Liquid crystal display panel |
| US10/267,613 US6873378B2 (en) | 2002-01-04 | 2002-10-09 | Liquid crystal display panel |
| KR1020020061695A KR100812479B1 (ko) | 2002-01-04 | 2002-10-10 | 액정 표시 패널 |
| CNB021461260A CN1251171C (zh) | 2002-01-04 | 2002-10-29 | 液晶显示板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002000149A JP3992984B2 (ja) | 2002-01-04 | 2002-01-04 | 液晶表示パネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003202592A true JP2003202592A (ja) | 2003-07-18 |
| JP3992984B2 JP3992984B2 (ja) | 2007-10-17 |
Family
ID=19190448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002000149A Expired - Fee Related JP3992984B2 (ja) | 2002-01-04 | 2002-01-04 | 液晶表示パネル |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6873378B2 (ja) |
| JP (1) | JP3992984B2 (ja) |
| KR (1) | KR100812479B1 (ja) |
| CN (1) | CN1251171C (ja) |
| TW (1) | TWI307074B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9401122B2 (en) | 2010-06-15 | 2016-07-26 | Samsung Display Co., Ltd. | Display panel |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4269582B2 (ja) * | 2002-05-31 | 2009-05-27 | ソニー株式会社 | 液晶表示装置およびその制御方法、ならびに携帯端末 |
| JP4352937B2 (ja) * | 2004-03-03 | 2009-10-28 | セイコーエプソン株式会社 | 電源回路、電気光学装置および電子機器 |
| KR101026982B1 (ko) * | 2004-06-03 | 2011-04-11 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판과 제조방법 |
| KR101100882B1 (ko) * | 2004-11-05 | 2012-01-02 | 삼성전자주식회사 | 액정 표시 장치 및 그 구동 장치 |
| JP2006154088A (ja) * | 2004-11-26 | 2006-06-15 | Sanyo Electric Co Ltd | アクティブマトリクス型液晶表示装置 |
| KR101208724B1 (ko) * | 2005-01-03 | 2012-12-06 | 삼성디스플레이 주식회사 | 어레이 기판 및 이를 구비한 표시 패널 |
| KR101112551B1 (ko) * | 2005-02-07 | 2012-02-15 | 삼성전자주식회사 | 액정 표시 장치 및 그 구동 방법 |
| KR20060111265A (ko) * | 2005-04-22 | 2006-10-26 | 삼성전자주식회사 | 박막 트랜지스터 기판, 이의 제조 방법 및 이를 갖는 표시장치 |
| CN100461248C (zh) * | 2005-09-29 | 2009-02-11 | 中华映管股份有限公司 | 共同电压修正电路与方法 |
| KR101204365B1 (ko) * | 2006-01-16 | 2012-11-26 | 삼성디스플레이 주식회사 | 액정 표시 패널 및 그 제조 방법 |
| KR20080009889A (ko) * | 2006-07-25 | 2008-01-30 | 삼성전자주식회사 | 액정 표시 장치 |
| KR101374088B1 (ko) * | 2007-03-08 | 2014-03-14 | 삼성디스플레이 주식회사 | 어레이 기판 및 이를 갖는 표시패널 |
| GB0712859D0 (en) * | 2007-07-03 | 2007-08-08 | Liquavista Bv | Electrowetting system and method for operating it |
| US8791928B2 (en) * | 2007-11-06 | 2014-07-29 | Hannstar Display Corp. | Pixel driving method, pixel driving device and liquid crystal display using thereof |
| GB0814079D0 (en) * | 2008-08-01 | 2008-09-10 | Liquavista Bv | Electrowetting system |
| CN102640042B (zh) * | 2009-12-04 | 2015-08-05 | 夏普株式会社 | 液晶显示装置 |
| CN104024933B (zh) * | 2011-10-31 | 2016-05-25 | 夏普株式会社 | 薄膜晶体管阵列基板和液晶显示装置 |
| CN104142591B (zh) * | 2014-07-11 | 2017-07-18 | 合肥鑫晟光电科技有限公司 | 一种阵列基板及制作方法、一种显示装置 |
| US12051370B2 (en) | 2021-02-02 | 2024-07-30 | Google Llc | Power line design modification to mitigate vertical band crosstalk |
| CN115793302A (zh) * | 2022-11-30 | 2023-03-14 | 惠科股份有限公司 | 公共电极输出电路、显示面板及显示装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3014291B2 (ja) * | 1995-03-10 | 2000-02-28 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 液晶表示パネル、液晶表示装置及び液晶表示パネルの製造方法 |
| JPH08320466A (ja) * | 1995-03-17 | 1996-12-03 | Sharp Corp | アクティブマトリクス基板及びその欠陥修正方法 |
| JP3406772B2 (ja) * | 1996-03-28 | 2003-05-12 | 株式会社東芝 | アクティブマトリクス型液晶表示装置 |
| KR100604268B1 (ko) * | 1999-06-03 | 2006-07-24 | 엘지.필립스 엘시디 주식회사 | 액티브 매트릭스 액정표시장치 및 그 구동방법 |
-
2002
- 2002-01-04 JP JP2002000149A patent/JP3992984B2/ja not_active Expired - Fee Related
- 2002-09-26 TW TW091122191A patent/TWI307074B/zh not_active IP Right Cessation
- 2002-10-09 US US10/267,613 patent/US6873378B2/en not_active Expired - Lifetime
- 2002-10-10 KR KR1020020061695A patent/KR100812479B1/ko not_active Expired - Fee Related
- 2002-10-29 CN CNB021461260A patent/CN1251171C/zh not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9401122B2 (en) | 2010-06-15 | 2016-07-26 | Samsung Display Co., Ltd. | Display panel |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1251171C (zh) | 2006-04-12 |
| KR20030060052A (ko) | 2003-07-12 |
| JP3992984B2 (ja) | 2007-10-17 |
| KR100812479B1 (ko) | 2008-03-10 |
| US20030128306A1 (en) | 2003-07-10 |
| CN1430199A (zh) | 2003-07-16 |
| TWI307074B (en) | 2009-03-01 |
| US6873378B2 (en) | 2005-03-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3992984B2 (ja) | 液晶表示パネル | |
| US6982690B2 (en) | Display apparatus with a driving circuit in which every three adjacent pixels are coupled to the same data line | |
| US8941572B2 (en) | Liquid crystal panel and liquid crystal display device having the same | |
| US20090102824A1 (en) | Active matrix substrate and display device using the same | |
| JP5342004B2 (ja) | 液晶表示装置 | |
| US7701520B2 (en) | Liquid crystal panel and display device with data bus lines and auxiliary capacitance bus lines both extending in the same direction | |
| TWI489188B (zh) | 具有增加開口率之液晶顯示器 | |
| JP3063670B2 (ja) | マトリクス表示装置 | |
| US6825822B2 (en) | Display apparatus with a time domain multiplex driving circuit | |
| US20070013631A1 (en) | Liquid crystal display driving methodology with improved power consumption | |
| US7619693B2 (en) | Liquid crystal display device | |
| WO2011061964A1 (ja) | 液晶表示装置用基板、液晶表示装置、および液晶表示装置の駆動方法 | |
| JP5136350B2 (ja) | 液晶表示装置 | |
| WO2011013262A1 (ja) | 液晶表示素子、液晶表示装置、及び、液晶表示素子の表示方法 | |
| JPH11352520A (ja) | アクティブ駆動装置 | |
| JP3297334B2 (ja) | 液晶表示装置 | |
| JPH09189897A (ja) | アクティブマトリクス型液晶表示装置およびその駆動方法 | |
| JP2005128101A (ja) | 液晶表示装置 | |
| JP3803020B2 (ja) | 液晶表示装置 | |
| JP2011232443A (ja) | 液晶表示装置 | |
| JP3297335B2 (ja) | 液晶表示装置 | |
| JP3533476B2 (ja) | 液晶表示装置 | |
| JPH1090718A (ja) | 液晶表示装置 | |
| JP4455714B2 (ja) | 薄膜トランジスタ基板及びそれを用いた液晶表示パネル | |
| JP3436753B2 (ja) | 液晶マトリクス表示装置及びその駆動方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041224 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20041224 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050712 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050713 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050722 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061102 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061205 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070112 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070403 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070510 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070724 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070725 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100803 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120803 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120803 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130803 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |