JPH11352520A - アクティブ駆動装置 - Google Patents
アクティブ駆動装置Info
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- JPH11352520A JPH11352520A JP10173838A JP17383898A JPH11352520A JP H11352520 A JPH11352520 A JP H11352520A JP 10173838 A JP10173838 A JP 10173838A JP 17383898 A JP17383898 A JP 17383898A JP H11352520 A JPH11352520 A JP H11352520A
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Abstract
(57)【要約】
【課題】 画素の開口率が高く、高密度実装が可能で歩
留まりの良好なアクティブ駆動装置を提供する。 【解決手段】 ２本のゲートラインの対を複数対備え、
対をなすゲートライン１２nA、１２nBの間に列をなす画
素電極１３が配置されている。この列をなすそれぞれの
画素電極１３に向けて、ゲートライン１２nAからゲート
電極１２Ｇと蓄積容量電極部１２Ｃが交互に突出するよ
うに形成され、他方のゲートライン１２nBからはゲート
ライン１２nAと互い違いになるように蓄積容量電極部１
２Ｃとゲート電極１２Ｇとが交互に形成されている。ド
レインライン１５は隣接する２行の画素電極１３に対し
て１本の割合で形成されている。ドレインライン１５の
両側の画素電極１３に対しては、異なるタイミングで信
号電圧が印加される。このように、信号線の占有する面
積を半減することができ、削減された面積分だけ画素の
開口率の向上でき、また信号線の本数を減少させること
により、製造歩留まりを向上でき、ドライバＩＣの実装
を容易にできる。
留まりの良好なアクティブ駆動装置を提供する。 【解決手段】 ２本のゲートラインの対を複数対備え、
対をなすゲートライン１２nA、１２nBの間に列をなす画
素電極１３が配置されている。この列をなすそれぞれの
画素電極１３に向けて、ゲートライン１２nAからゲート
電極１２Ｇと蓄積容量電極部１２Ｃが交互に突出するよ
うに形成され、他方のゲートライン１２nBからはゲート
ライン１２nAと互い違いになるように蓄積容量電極部１
２Ｃとゲート電極１２Ｇとが交互に形成されている。ド
レインライン１５は隣接する２行の画素電極１３に対し
て１本の割合で形成されている。ドレインライン１５の
両側の画素電極１３に対しては、異なるタイミングで信
号電圧が印加される。このように、信号線の占有する面
積を半減することができ、削減された面積分だけ画素の
開口率の向上でき、また信号線の本数を減少させること
により、製造歩留まりを向上でき、ドライバＩＣの実装
を容易にできる。
Description
【０００１】
【発明の属する技術分野】この発明はアクティブ駆動装
置に関し、さらに詳しくは、アクティブ素子に薄膜トラ
ンジスタ（以下、ＴＦＴという）を用いたアクティブ駆
動装置に関する。
置に関し、さらに詳しくは、アクティブ素子に薄膜トラ
ンジスタ（以下、ＴＦＴという）を用いたアクティブ駆
動装置に関する。
【０００２】
【従来の技術】従来のアクティブ駆動装置は、液晶表示
パネル等の表示装置に利用され、図４に示すような構造
のものが知られている。図４は、ＴＦＴや画素電極など
が形成された所謂ＴＦＴ基板の要部平面図である。液晶
表示パネルは、相対向するＴＦＴ基板とコモン基板との
間に液晶を封止して構成されている。ＴＦＴ基板におい
ては、例えばガラスでなる後透明基板の上に、走査線と
してのゲートライン１Ｇと補助容量電極１Ｃとが同一金
属膜をエッチングすることにより所定のパターンをなす
ように形成されている。これらゲートライン１Ｇと補助
容量電極１Ｃが形成された表示領域の全面には、絶縁膜
が形成され、その上にマトリクス状をなすように画素電
極２がＩＴＯ（indium tin oxide）またはＩｎ2Ｏ3（Ｚ
ｎＯ）m（但しｍ＞０）で形成されている。この画素電
極２は、補助容量電極１Ｃに３辺で重なるように配置さ
れている。ゲートライン１Ｇの所定位置には、ゲート絶
縁膜を介して半導体層３が形成され、この半導体層３に
画素電極２と接続するソース電極４と、信号線としてド
レインライン５に接続されたドレイン電極５Ｄと、が形
成されており、ＴＦＴ６が構成されている。このような
従来の液晶表示装置を等価回路で示すと図５に示す通り
である。同図に示すように、従来のアクティブ駆動装置
では、１画素あたりの構成要素として、ゲートライン１
Ｇ、ドレインライン５、ＴＦＴ６、液晶画素容量ＣＬ、
補助容量Ｃｓ、共通電極７、及び補助容量電極１Ｃがあ
る。
パネル等の表示装置に利用され、図４に示すような構造
のものが知られている。図４は、ＴＦＴや画素電極など
が形成された所謂ＴＦＴ基板の要部平面図である。液晶
表示パネルは、相対向するＴＦＴ基板とコモン基板との
間に液晶を封止して構成されている。ＴＦＴ基板におい
ては、例えばガラスでなる後透明基板の上に、走査線と
してのゲートライン１Ｇと補助容量電極１Ｃとが同一金
属膜をエッチングすることにより所定のパターンをなす
ように形成されている。これらゲートライン１Ｇと補助
容量電極１Ｃが形成された表示領域の全面には、絶縁膜
が形成され、その上にマトリクス状をなすように画素電
極２がＩＴＯ（indium tin oxide）またはＩｎ2Ｏ3（Ｚ
ｎＯ）m（但しｍ＞０）で形成されている。この画素電
極２は、補助容量電極１Ｃに３辺で重なるように配置さ
れている。ゲートライン１Ｇの所定位置には、ゲート絶
縁膜を介して半導体層３が形成され、この半導体層３に
画素電極２と接続するソース電極４と、信号線としてド
レインライン５に接続されたドレイン電極５Ｄと、が形
成されており、ＴＦＴ６が構成されている。このような
従来の液晶表示装置を等価回路で示すと図５に示す通り
である。同図に示すように、従来のアクティブ駆動装置
では、１画素あたりの構成要素として、ゲートライン１
Ｇ、ドレインライン５、ＴＦＴ６、液晶画素容量ＣＬ、
補助容量Ｃｓ、共通電極７、及び補助容量電極１Ｃがあ
る。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のアクティブ駆動装置では、上述したように１
画素あたりの構成要素として、ゲートライン１Ｇ、ドレ
インライン５、ＴＦＴ６、液晶画素容量ＣＬ、補助容量
Ｃｓ、共通電極７、及び画素電極２の３辺に重なる補助
容量電極１Ｃを有するため、高精細化（狭ピッチ）で高
開口率を実現しようとした場合、各パターンの最小寸法
サイズ、最小間隔などの制約があった。また、ＴＦＴ基
板において各種配線数が多いため、高精細化を進めた場
合、歩留まりの確保や高密度実装が困難となるという問
題があった。
うな従来のアクティブ駆動装置では、上述したように１
画素あたりの構成要素として、ゲートライン１Ｇ、ドレ
インライン５、ＴＦＴ６、液晶画素容量ＣＬ、補助容量
Ｃｓ、共通電極７、及び画素電極２の３辺に重なる補助
容量電極１Ｃを有するため、高精細化（狭ピッチ）で高
開口率を実現しようとした場合、各パターンの最小寸法
サイズ、最小間隔などの制約があった。また、ＴＦＴ基
板において各種配線数が多いため、高精細化を進めた場
合、歩留まりの確保や高密度実装が困難となるという問
題があった。
【０００４】この発明は、画素の開口率が高く、高密度
実装が可能で歩留まりの良好なアクティブ駆動装置を提
供することを目的としている。
実装が可能で歩留まりの良好なアクティブ駆動装置を提
供することを目的としている。
【０００５】
【課題を解決するための手段】請求項１記載の発明は、
基板に複数の画素電極が配置され、各走査線と各信号線
とが交差する部分に、それぞれ対応する前記画素電極に
接続されたスイッチング素子が配置されたアクティブ駆
動装置であって、前記走査線は、平行をなす２本を１対
として複数対が平行に形成されると共に、それぞれの対
をなす２本の前記走査線間に、当該走査線の延在方向に
沿って１列をなす複数の前記画素電極が配置され、且つ
前記各信号線は、前記走査線の延在方向に相隣接する２
つの画素電極と接続されていることを特徴としている。
基板に複数の画素電極が配置され、各走査線と各信号線
とが交差する部分に、それぞれ対応する前記画素電極に
接続されたスイッチング素子が配置されたアクティブ駆
動装置であって、前記走査線は、平行をなす２本を１対
として複数対が平行に形成されると共に、それぞれの対
をなす２本の前記走査線間に、当該走査線の延在方向に
沿って１列をなす複数の前記画素電極が配置され、且つ
前記各信号線は、前記走査線の延在方向に相隣接する２
つの画素電極と接続されていることを特徴としている。
【０００６】請求項１記載の発明では、信号線が列をな
す画素電極の相隣接する２つ対して１本の割合で形成さ
れているため、即ち配置された画素電極の２行に対して
信号線が１本でよいため、信号線の占有する面積を半減
することができる。このため、削減された面積分だけ画
素の開口率の向上を図ることが可能になる。また、信号
線の本数を減少させることにより、製造歩留まりを向上
でき、ドライバＩＣの実装を容易にできる。
す画素電極の相隣接する２つ対して１本の割合で形成さ
れているため、即ち配置された画素電極の２行に対して
信号線が１本でよいため、信号線の占有する面積を半減
することができる。このため、削減された面積分だけ画
素の開口率の向上を図ることが可能になる。また、信号
線の本数を減少させることにより、製造歩留まりを向上
でき、ドライバＩＣの実装を容易にできる。
【０００７】請求項２記載の発明は、請求項１記載のア
クティブ駆動装置であって、前記走査線はゲートライン
であり、前記信号線はソースラインまたはドレインライ
ンであり、前記スイッチング素子は薄膜トランジスタで
あることを特徴としている。
クティブ駆動装置であって、前記走査線はゲートライン
であり、前記信号線はソースラインまたはドレインライ
ンであり、前記スイッチング素子は薄膜トランジスタで
あることを特徴としている。
【０００８】請求項３記載の発明は、請求項２記載のア
クティブ駆動装置であって、対をなす前記ゲートライン
どうしは、両ゲートラインで挟まれる前記画素電極毎
に、一方の前記ゲートラインにゲート電極が形成され他
方の前記ゲートラインに当該画素電極と絶縁膜を介して
部分的に重なる蓄積容量電極部が形成されており、各ゲ
ートラインでは前記画素電極の列に沿って前記ゲート電
極と前記蓄積容量電極部とが、交互に形成されているこ
とを特徴としている。
クティブ駆動装置であって、対をなす前記ゲートライン
どうしは、両ゲートラインで挟まれる前記画素電極毎
に、一方の前記ゲートラインにゲート電極が形成され他
方の前記ゲートラインに当該画素電極と絶縁膜を介して
部分的に重なる蓄積容量電極部が形成されており、各ゲ
ートラインでは前記画素電極の列に沿って前記ゲート電
極と前記蓄積容量電極部とが、交互に形成されているこ
とを特徴としている。
【０００９】請求項３記載の発明では、１画素電極に着
目した場合、対をなすゲートラインの一方が蓄積容量電
極部として作用し、他方がゲート電極として作用する。
目した場合、対をなすゲートラインの一方が蓄積容量電
極部として作用し、他方がゲート電極として作用する。
【００１０】請求項４記載の発明は、請求項１〜請求項
３のいずれかに記載のアクティブ駆動装置であって、前
記信号線には、当該信号線の両側に位置する前記スイッ
チング素子に対して時間分割で信号電圧が印加されるこ
とを特徴としている。
３のいずれかに記載のアクティブ駆動装置であって、前
記信号線には、当該信号線の両側に位置する前記スイッ
チング素子に対して時間分割で信号電圧が印加されるこ
とを特徴としている。
【００１１】請求項４記載の発明では、上記した作用に
加えて、信号線が半減したにも拘わらず信号線に印加す
る信号電圧を時間分割することで、表示に必要な画素電
極をすべて表示させることが可能となる。
加えて、信号線が半減したにも拘わらず信号線に印加す
る信号電圧を時間分割することで、表示に必要な画素電
極をすべて表示させることが可能となる。
【００１２】
【発明の実施の形態】以下、この発明に係るアクティブ
駆動装置の詳細を図面に示す実施形態に基づいて説明す
る。図１は本発明の実施形態のアクティブ駆動装置を示
す要部平面図であり、図２は本実施形態のアクティブ駆
動装置をＴＦＴ基板として用いた液晶表示パネルの等価
回路図であり、図３（ａ）は従来の液晶表示パネルの駆
動タイミングチャートと図３（ｂ）は本実施形態の液晶
表示パネルの駆動タイミングチャートとを比較して示し
ている。なお、液晶表示パネルのＴＦＴ基板に対向する
コモン基板側の構造は従来と同様の構成であるためその
説明を省略する。
駆動装置の詳細を図面に示す実施形態に基づいて説明す
る。図１は本発明の実施形態のアクティブ駆動装置を示
す要部平面図であり、図２は本実施形態のアクティブ駆
動装置をＴＦＴ基板として用いた液晶表示パネルの等価
回路図であり、図３（ａ）は従来の液晶表示パネルの駆
動タイミングチャートと図３（ｂ）は本実施形態の液晶
表示パネルの駆動タイミングチャートとを比較して示し
ている。なお、液晶表示パネルのＴＦＴ基板に対向する
コモン基板側の構造は従来と同様の構成であるためその
説明を省略する。
【００１３】図１を用いてＴＦＴ基板側の構成を説明す
る。ガラスでなるＴＦＴ基板１１の上に、互いに平行な
対をなすゲートライン１２nA、１２nB（ｎは自然数）が
複数対、互いに平行に形成されている。同図に示すよう
に、互いに隣り合うゲートラインの対どうしの隣接する
ゲートライン１２(n-1)Bとゲートライン１２nAとは、近
接して形成されている。これらゲートラインは、ＴＦＴ
基板１１の上に成膜した導電性膜をフォトリソグラフィ
ー技術を用いて同時に形成される。なお、これらゲート
ラインは、図示しないゲート絶縁膜で覆われている。
る。ガラスでなるＴＦＴ基板１１の上に、互いに平行な
対をなすゲートライン１２nA、１２nB（ｎは自然数）が
複数対、互いに平行に形成されている。同図に示すよう
に、互いに隣り合うゲートラインの対どうしの隣接する
ゲートライン１２(n-1)Bとゲートライン１２nAとは、近
接して形成されている。これらゲートラインは、ＴＦＴ
基板１１の上に成膜した導電性膜をフォトリソグラフィ
ー技術を用いて同時に形成される。なお、これらゲート
ラインは、図示しないゲート絶縁膜で覆われている。
【００１４】また、それぞれの対をなすゲートラインど
うしの間には、透明なＩＴＯでなる、略長方形状の画素
電極１３がゲートラインの延在方向に沿って１列をなす
ように配置されている。それぞれの対をなすゲートライ
ンからは、これらのラインに挟まれた列をなす画素電極
１３へ向けて交互にゲート電極１２Ｇと蓄積容量電極部
１２Ｃが突出するように形成されており、１つの画素電
極１３に着目したときに、図１に示すように、対を構成
する一方のゲートライン１２nAからゲート電極１２Ｇが
突出している場合には、他方のゲートライン１２nBから
蓄積容量電極部１２Ｃが突出し、逆に一方のゲートライ
ン１２nAから蓄積容量電極部１２Ｃが突出している場合
には、他方のゲートライン１２nBからゲート電極１２Ｇ
が突出するようになっている。なお、蓄積容量電極部１
２Ｃは、これが属するゲートラインに近接する、画素電
極１３の一辺の縁部に、絶縁膜を介して重なるように形
成されている。
うしの間には、透明なＩＴＯでなる、略長方形状の画素
電極１３がゲートラインの延在方向に沿って１列をなす
ように配置されている。それぞれの対をなすゲートライ
ンからは、これらのラインに挟まれた列をなす画素電極
１３へ向けて交互にゲート電極１２Ｇと蓄積容量電極部
１２Ｃが突出するように形成されており、１つの画素電
極１３に着目したときに、図１に示すように、対を構成
する一方のゲートライン１２nAからゲート電極１２Ｇが
突出している場合には、他方のゲートライン１２nBから
蓄積容量電極部１２Ｃが突出し、逆に一方のゲートライ
ン１２nAから蓄積容量電極部１２Ｃが突出している場合
には、他方のゲートライン１２nBからゲート電極１２Ｇ
が突出するようになっている。なお、蓄積容量電極部１
２Ｃは、これが属するゲートラインに近接する、画素電
極１３の一辺の縁部に、絶縁膜を介して重なるように形
成されている。
【００１５】さらに、ゲートラインと交差する方向に
は、信号線としての複数のドレインライン１５が形成さ
れている。特に、本実施形態では、ドレインライン１５
の両側に位置する同一列の２つの画素電極１３に対応す
る半導体層１４のドレイン領域に接続するように突出す
るドレイン電極１５Ｄ、１５Ｄが各画素列毎に形成され
ている。このため、ドレインライン１５は、列方向に並
ぶ２つの画素電極１３、１３に対して１本の割合で配置
・形成されている。また、各半導体層１４のソース領域
には、それぞれの半導体層１４が対応する画素電極１３
に接続するソース電極１６が接続されている。この結
果、ゲート電極１２Ｇと、図示しないゲート絶縁膜と、
半導体層１４と、ソース電極１６と、ドレイン電極１５
Ｄとで、それぞれの画素電極１３のスイッチング素子と
してのＴＦＴ１７が構成されている。
は、信号線としての複数のドレインライン１５が形成さ
れている。特に、本実施形態では、ドレインライン１５
の両側に位置する同一列の２つの画素電極１３に対応す
る半導体層１４のドレイン領域に接続するように突出す
るドレイン電極１５Ｄ、１５Ｄが各画素列毎に形成され
ている。このため、ドレインライン１５は、列方向に並
ぶ２つの画素電極１３、１３に対して１本の割合で配置
・形成されている。また、各半導体層１４のソース領域
には、それぞれの半導体層１４が対応する画素電極１３
に接続するソース電極１６が接続されている。この結
果、ゲート電極１２Ｇと、図示しないゲート絶縁膜と、
半導体層１４と、ソース電極１６と、ドレイン電極１５
Ｄとで、それぞれの画素電極１３のスイッチング素子と
してのＴＦＴ１７が構成されている。
【００１６】以上、ＴＦＴ基板１１側の構成を説明した
が、コモン基板側の構造は従来と同様の構成であり、両
基板の対向面には配向膜が形成され、両基板をシール材
を介して貼り合わせて液晶を封止することにより本実施
形態の液晶表示パネルが構成されている。また、本実施
形態の液晶表示パネルでは、カラーフィルタや偏光板な
どが適宜配置されている。
が、コモン基板側の構造は従来と同様の構成であり、両
基板の対向面には配向膜が形成され、両基板をシール材
を介して貼り合わせて液晶を封止することにより本実施
形態の液晶表示パネルが構成されている。また、本実施
形態の液晶表示パネルでは、カラーフィルタや偏光板な
どが適宜配置されている。
【００１７】図２は本実施形態の液晶表示パネルの等価
回路図である。同図中、符号１８はコモン基板側のコモ
ン電極（ＶCOM）、１９は液晶画素容量（ＣLC）、２０
は蓄積容量（ＣS）を示している。同図に示すように、
本実施形態では、１本のドレインライン１５を両側の画
素で共有する構造である。また、蓄積容量２０は、図１
に示すように隣りのゲートラインに形成した蓄積容量電
極部１２Ｃ、ゲート絶縁膜、及び蓄積容量電極部１２Ｃ
に重なるゲート電極１３から構成される。
回路図である。同図中、符号１８はコモン基板側のコモ
ン電極（ＶCOM）、１９は液晶画素容量（ＣLC）、２０
は蓄積容量（ＣS）を示している。同図に示すように、
本実施形態では、１本のドレインライン１５を両側の画
素で共有する構造である。また、蓄積容量２０は、図１
に示すように隣りのゲートラインに形成した蓄積容量電
極部１２Ｃ、ゲート絶縁膜、及び蓄積容量電極部１２Ｃ
に重なるゲート電極１３から構成される。
【００１８】次に、図３に示すタイミングチャートを用
いて本実施形態の液晶表示パネルの駆動方法について従
来の液晶表示パネルの駆動方法と対比して説明する。ま
ず、従来の図５に示す構成の液晶表示パネルにおいて
は、あるゲートラインとあるドレインラインとを選ぶと
その組み合わせは１つしかなかったため、図３（ａ）に
示すように、ゲートラインを単純マトリクスと同様に時
間分割して走査している。この走査のタイミングを合わ
せて選択されたゲートラインに対応するドレインライン
群にデータ信号電圧が印加されるようになっている。本
実施形態では、同一のソースライン１５で両側が画素に
書込みを行うため、図３（ｂ）に示すように、ドレイン
ラインを時間分割による駆動を行う。即ち、従来のゲー
トライン１Ｇ(n-1)に対応するドレインライン５のデー
タ信号の立ち上げから立ち下げ上げまでの期間に、ゲー
トライン１２(n-1)Aの信号とゲートライン１２(n-1)Bの
信号の２つを順次立ち上げ、これらのタイミングに合わ
せてドレインライン１５に画素の駆動状態に合わせた信
号電圧をそれぞれ入力する。次の対をなすゲートライン
１２nA、１２nBにおいても同様の駆動動作を行わせる。
このように、逐次、対をなすゲートラインを走査し、こ
のときのタイミングに合わせてすべのドレインラインに
それぞれの画素の駆動状態に応じた電圧を印加していけ
ば、必要な画素をすべて表示することが可能となる。こ
のようにして１フレームを表示し、それを繰り返して動
画を表示させることができる。
いて本実施形態の液晶表示パネルの駆動方法について従
来の液晶表示パネルの駆動方法と対比して説明する。ま
ず、従来の図５に示す構成の液晶表示パネルにおいて
は、あるゲートラインとあるドレインラインとを選ぶと
その組み合わせは１つしかなかったため、図３（ａ）に
示すように、ゲートラインを単純マトリクスと同様に時
間分割して走査している。この走査のタイミングを合わ
せて選択されたゲートラインに対応するドレインライン
群にデータ信号電圧が印加されるようになっている。本
実施形態では、同一のソースライン１５で両側が画素に
書込みを行うため、図３（ｂ）に示すように、ドレイン
ラインを時間分割による駆動を行う。即ち、従来のゲー
トライン１Ｇ(n-1)に対応するドレインライン５のデー
タ信号の立ち上げから立ち下げ上げまでの期間に、ゲー
トライン１２(n-1)Aの信号とゲートライン１２(n-1)Bの
信号の２つを順次立ち上げ、これらのタイミングに合わ
せてドレインライン１５に画素の駆動状態に合わせた信
号電圧をそれぞれ入力する。次の対をなすゲートライン
１２nA、１２nBにおいても同様の駆動動作を行わせる。
このように、逐次、対をなすゲートラインを走査し、こ
のときのタイミングに合わせてすべのドレインラインに
それぞれの画素の駆動状態に応じた電圧を印加していけ
ば、必要な画素をすべて表示することが可能となる。こ
のようにして１フレームを表示し、それを繰り返して動
画を表示させることができる。
【００１９】本実施形態では、このような駆動方法をと
ることにより、ドレインライン１５が同列の２画素あた
り１本で済むことになり、ドレインライン数を従来の半
分に減らすことができる。また、従来のような補助容量
電極ラインを設ける必要がないため、これらの減少分の
面積を画素開口部に割り当てることや、画素面積を縮小
させたときの配線密度を緩和させることができる。この
ため、本実施形態では、液晶表示パネルの高開口率化を
可能とし、特に高精細化した場合の開口率の低下を抑制
することができるという利点がある。また、ドレインラ
イン１５の数を半減させたことにより、ドレインドライ
バと画素とを結ぶ結線数も半減でき、製造歩留まりの向
上や高密度実装が可能となるなどの利点がある。
ることにより、ドレインライン１５が同列の２画素あた
り１本で済むことになり、ドレインライン数を従来の半
分に減らすことができる。また、従来のような補助容量
電極ラインを設ける必要がないため、これらの減少分の
面積を画素開口部に割り当てることや、画素面積を縮小
させたときの配線密度を緩和させることができる。この
ため、本実施形態では、液晶表示パネルの高開口率化を
可能とし、特に高精細化した場合の開口率の低下を抑制
することができるという利点がある。また、ドレインラ
イン１５の数を半減させたことにより、ドレインドライ
バと画素とを結ぶ結線数も半減でき、製造歩留まりの向
上や高密度実装が可能となるなどの利点がある。
【００２０】以上、実施形態について説明したが、本発
明はこれに限定されるものではなく、構成の要旨に付随
する各種の変更が可能である。
明はこれに限定されるものではなく、構成の要旨に付随
する各種の変更が可能である。
【００２１】
【発明の効果】以上の説明から明らかなように、この発
明によれば、画素の開口率を向上できると共に、高精細
な表示を行うことのできるアクティブ駆動装置を実現で
きるという効果がある。また、電極配線の点数を大幅に
削減できるため、歩留まりを向上させることができる。
明によれば、画素の開口率を向上できると共に、高精細
な表示を行うことのできるアクティブ駆動装置を実現で
きるという効果がある。また、電極配線の点数を大幅に
削減できるため、歩留まりを向上させることができる。
【図１】本発明に係るアクティブ駆動装置の実施形態を
示す要部平面図。
示す要部平面図。
【図２】本実施形態のアクティブ駆動装置を用いた液晶
表示パネルの等価回路図。
表示パネルの等価回路図。
【図３】（ａ）は従来の液晶表示パネルの駆動波形を示
すタイミングチャートであり、（ｂ）は本実施形態の液
晶表示パネルの駆動波形を示すタイミングチャート。
すタイミングチャートであり、（ｂ）は本実施形態の液
晶表示パネルの駆動波形を示すタイミングチャート。
【図４】従来のアクティブ駆動装置の要部平面図。
【図５】従来の液晶表示装置の等価回路図。
１１ ＴＦＴ基板 １２ ゲートライン １２Ｇ ゲート電極 １２Ｃ 蓄積容量電極部 １３ 画素電極 １５ ドレインライン １７ ＴＦＴ
Claims (4)
- 【請求項１】 基板に複数の画素電極が配置され、各走
査線と各信号線とが交差する部分に、それぞれ対応する
前記画素電極に接続されたスイッチング素子が配置され
たアクティブ駆動装置であって、 前記走査線は、平行をなす２本を１対として複数対が平
行に形成されると共に、それぞれの対をなす２本の前記
走査線間に、当該走査線の延在方向に沿って１列をなす
複数の前記画素電極が配置され、且つ前記各信号線は、
前記走査線の延在方向に相隣接する２つの画素電極と接
続されていることを特徴とするアクティブ駆動装置。 - 【請求項２】 前記走査線はゲートラインであり、前記
信号線はソースラインまたはドレインラインであり、前
記スイッチング素子は薄膜トランジスタであることを特
徴とする請求項１記載のアクティブ駆動装置。 - 【請求項３】 対をなす前記ゲートラインどうしは、両
ゲートラインで挟まれる前記画素電極毎に、一方の前記
ゲートラインにゲート電極が形成され他方の前記ゲート
ラインに当該画素電極と絶縁膜を介して部分的に重なる
蓄積容量電極部が形成されており、各ゲートラインでは
前記画素電極の列に沿って前記ゲート電極と前記蓄積容
量電極部とが、交互に形成されていることを特徴とする
請求項２記載のアクティブ駆動装置。 - 【請求項４】 前記信号線には、当該信号線の両側に位
置する前記スイッチング素子に対して時間分割で信号電
圧が印加されることを特徴とする請求項１〜請求項３の
いずれかに記載のアクティブ駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10173838A JPH11352520A (ja) | 1998-06-08 | 1998-06-08 | アクティブ駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10173838A JPH11352520A (ja) | 1998-06-08 | 1998-06-08 | アクティブ駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11352520A true JPH11352520A (ja) | 1999-12-24 |
Family
ID=15968104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10173838A Abandoned JPH11352520A (ja) | 1998-06-08 | 1998-06-08 | アクティブ駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11352520A (ja) |
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