JP2003204045A - ４つの状態を取り得るメモリセルを有するメモリデバイス - Google Patents
４つの状態を取り得るメモリセルを有するメモリデバイスInfo
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Abstract
(57)【要約】
【課題】高いテ゛ータ記憶密度の構成と比較的低コストとを可
能にするメモリセルを有するメモリテ゛ハ゛イスの提供。 【解決手段】メモリテ゛ハ゛イスは、書換え可能エレメント(134,23
4)、及びその書換え可能エレメント(134,234)に直列のライトワンス
エレメント(136,236)を有するメモリセル(130,230)を含む。書換え
可能エレメント(134,234)は、高抵抗状態と低抵抗状態との間
でフ゜ロク゛ラム可能である。ライトワンスエレメント(136,236)は、高抵
抗状態から低抵抗状態にフ゜ロク゛ラム可能であるアンチヒュース゛エレメ
ントとすることができるか、又は低抵抗状態から高抵抗状
態にフ゜ロク゛ラム可能であるヒュース゛エレメントとすることができ
る。書換え可能エレメント(134,234)の2つの取り得る状態及
びライトワンスエレメント(136,236)の2つの取り得る状態によっ
て、メモリセル(130,230)は4つの異なるヒ゛ットを格納すること
が可能になる。
能にするメモリセルを有するメモリテ゛ハ゛イスの提供。 【解決手段】メモリテ゛ハ゛イスは、書換え可能エレメント(134,23
4)、及びその書換え可能エレメント(134,234)に直列のライトワンス
エレメント(136,236)を有するメモリセル(130,230)を含む。書換え
可能エレメント(134,234)は、高抵抗状態と低抵抗状態との間
でフ゜ロク゛ラム可能である。ライトワンスエレメント(136,236)は、高抵
抗状態から低抵抗状態にフ゜ロク゛ラム可能であるアンチヒュース゛エレメ
ントとすることができるか、又は低抵抗状態から高抵抗状
態にフ゜ロク゛ラム可能であるヒュース゛エレメントとすることができ
る。書換え可能エレメント(134,234)の2つの取り得る状態及
びライトワンスエレメント(136,236)の2つの取り得る状態によっ
て、メモリセル(130,230)は4つの異なるヒ゛ットを格納すること
が可能になる。
Description
【発明の詳細な説明】
【０００１】関連特許出願
同一の譲受人に譲渡された以下の出願は、いくつかの共
通の開示を含む場合があり、本特許出願に関連する場合
がある。「MEMORY DEVICE HAVING DUAL TUNNEL JUNCTIO
N MEMORY CELLS」と題する米国特許出願第０９／９５
１，３７８号、及び「MEMORY DEVICE HAVING MEMORY CE
LLS WITH MAGNETIC TUNNEL JUNCTION AND TUNNEL JUNCT
ION IN SERIES」と題する米国特許出願第０９／９８
３，４０４号。 【０００２】 【発明の属する技術分野】本発明の技術分野は、データ
を格納するためのメモリデバイスである。より具体的に
は、本発明の技術分野は、４つの異なるビットを格納す
ることができるメモリセルを有するメモリデバイスであ
る。 【０００３】 【従来の技術】メモリデバイスは、民生電子機器製品に
よって用いられる命令などのデータを格納するために、
民生電子機器製品において利用される。データを格納す
るために電力を必要としないため、不揮発性メモリデバ
イスが望ましい。それゆえ、不揮発性メモリデバイスに
格納されるデータは、電源が使い尽くされたり、または
メモリデバイスから取り外されたりした場合でも保存さ
れる。また、消費者は小型で低コストの製品を好むた
め、不揮発性、高密度および低コストの要件が、メモリ
デバイスの設計を進める際の主な要因である。また、よ
り小型の電源を用いることができ、民生電子機器製品の
サイズが小型化されるため、低電力消費であることも望
ましい。 【０００４】不揮発性メモリデバイスは典型的には、ワ
ンタイムプログラマブル（ＯＴＰ）またはリプログラマ
ブルメモリセルを有する。リプログラマブル、すなわち
「書換え可能な」メモリセルは、二値状態間で切り替え
られることができる。ＯＴＰ、すなわち「ライトワン
ス」メモリセルの状態は、一旦セルがプログラミングさ
れたなら永久的である。ＯＴＰメモリデバイスは一般
に、ヒューズ、アンチヒューズ（anti-fuse）、電荷蓄
積またはマスクリードオンリーメモリ（マスクＲＯＭ）
のうちの１つとして分類され得る。 【０００５】ヒューズメモリセルは、プログラミング中
に、セルの両端に電圧を印加し、セルが「溶断」される
ようにすることによりプログラミングされる。ヒューズ
メモリセルの二値状態は、読出しプロセス中に測定され
るセルの抵抗として検出され得る。従来のヒューズメモ
リデバイスは、各ヒューズエレメントのために必要な接
触領域が基板の大きな面積を占めるので、アレイ密度が
小さい。また、従来のヒューズメモリセルは多くの場合
に、ダイオードまたはトランジスタのような分離素子を
含み、それがさらにセルサイズを増加させる。分離ダイ
オードおよびトランジスタは電流容量を制限されてお
り、ヒューズメモリセルをプログラミングするために必
要な書込み電流によって損傷を受ける場合がある。さら
に、分離ダイオードおよびトランジスタは典型的にはシ
リコンベースの能動素子であり、シリコン結晶基板上に
形成するのが最も容易である。このタイプの分離素子
は、ヒューズＯＴＰアレイの多数の層を積み重ねること
を不可能にし、実現可能なデバイス容量を減少させる可
能性がある。微晶質およびアモルファスのダイオードお
よびトランジスタのようなシリコンベースの分離素子は
積み重ねることを可能にする場合もあるが、製造が複雑
になり、コストの上昇を招く。 【０００６】従来のアンチヒューズメモリセルは典型的
には、金属−誘電体−金属のスタックを含む。従来のア
ンチヒューズメモリセルは、セルの両端に書込み電位を
かけることによりプログラミングされる。書込み電位が
アンチヒューズをトリガーし、プログラミングされたメ
モリセルの抵抗を減少させる。従来のアンチヒューズメ
モリセルは、ヒューズ／トランジスタセルの欠点と同じ
欠点の多くを有している。たとえば、従来のアンチヒュ
ーズメモリセルは、シリコンベースの分離素子を必要と
し、そのためアレイ密度が低下する可能性がある。 【０００７】一般的な従来の電荷蓄積メモリはＥＰＲＯ
Ｍである。ＥＰＲＯＭメモリは、ファウラー−ノルトハ
イムトンネル効果を用いて、基板からメモリセル内の浮
遊ゲートまで電荷を移動させる。ＥＰＲＯＭメモリは大
きな書込み電圧を必要とし、ＥＰＲＯＭデバイスの書込
み速度はトンネル電流密度によって制限される。 【０００８】マスクＲＯＭメモリは、ユーザレベル
（「現場でのプログラミング」）ではなく、製造時にプ
ログラミングされる。それゆえ、マスクＲＯＭデバイス
の各バッチは特定用途向けである。大部分の製造プロセ
スの場合のように、大量生産によってコストが削減され
る。それゆえ、マスクＲＯＭ製品の費用対効果を大きく
するためには、特定用途向けメモリに対して大きな需要
がなければならない。大量に処理するための要件によっ
て、多くの用途に関してマスクＲＯＭは非常にコストが
高くなる。 【０００９】図１は、ワード線１４とビット線１６との
交点に配置される抵抗性メモリセル１２を有する従来の
ＭＲＡＭメモリアレイ１０を示す。ワード線１４はメモ
リアレイ１０の行に沿って水平方向に延在し、ビット線
１６はメモリアレイ１０の列に沿って垂直方向に延在す
る。各メモリセル１２は、「１」および「０」の二値状
態を格納することができる。図２は従来のＭＲＡＭメモ
リセル１２を示す。メモリセル１２は、ピン止め層（pi
nned layer）２４と自由層１８とを含む。ピン止め層２
４は矢印２６によって示される固定された向きの磁化を
有する。双方向の矢印２８によって示される自由層１８
の磁化は、自由層１８の「磁化容易軸」に沿って、２つ
の方向のいずれかに向けられることができる。自由層１
８およびピン止め層２４の磁化が同じ向きである場合に
は、メモリセル１２の向きは「平行」である。その磁化
が対向する向きである場合には、その向きは「反平行」
である。それらの２つの向きはそれぞれ、「１」および
「０」の二値状態に対応する。 【００１０】自由層１８およびピン止め層２４は、絶縁
性トンネル障壁層２０によって分離される。絶縁性トン
ネル障壁層２０によって、自由層１８とピン止め層２４
との間に、量子力学的トンネル効果が生じることが可能
になる。そのトンネル効果は電子スピン依存性であり、
メモリセル１２の抵抗が、自由層１８およびピン止め層
２４の磁化の相対的な向きの関数になる。メモリセル１
２の抵抗は、その向きが平行である場合には、Ｒ−ΔＲ
／２の「低い」値を有し、その向きが反平行である場合
には、Ｒ＋ΔＲ／２の「高い」値を有することができ
る。 【００１１】メモリアレイ１０内の各メモリセル１２
は、書込み動作によって変更される二値状態を有するこ
とができる。選択されたメモリセル１２において交差す
るワード線１４およびビット線１６に供給される書込み
電流ＩｘおよびＩｙが、自由層１８の磁化を、ピン止め
層２４に対して平行と反平行との間で切り替える。ビッ
ト線１６に電流Ｉｙが流れる結果として磁界Ｈｘが生
じ、ワード線１４に電流Ｉｘが流れる結果として磁界Ｈ
ｙが生じる。磁界ＨｘおよびＨｙは合成されて、メモリ
セル１２の磁化の向きを平行から反平行に切り替える。
電流−Ｉｙが電流Ｉｘとともに加えられ、メモリセル１
２を平行に戻すことができる。メモリセル１２の状態を
平行から反平行に、またはその反対に切り替えるため
に、Ｈｘおよび＋／−Ｈｙによって生成される合成磁界
は、メモリセル１２の臨界切替え磁界Ｈｃよりも大きく
なる。メモリセル１２の二値状態を判定するために、メ
モリセルの磁化の変化に起因する抵抗の変化を読み取る
ことができる。 【００１２】ＭＲＡＭメモリは安定したデータ記憶およ
び再プログラミング性を提供するが、従来のＭＲＡＭで
は、２つの状態しか格納することができない。データ記
憶が１つのＭＲＡＭメモリセル当たり２ビットの状態に
制限されることにより、従来のＭＲＡＭメモリアレイの
データ記憶密度が制限されている。 【００１３】 【特許文献１】米国特許第６，２５９，６４４号明細
書。 【００１４】 【発明が解決しようとする課題】したがって、高いデー
タ記憶密度の構成と比較的低コストとを可能にするメモ
リセルを有するメモリデバイスが必要とされている。 【００１５】 【課題を解決するための手段】第１の態様によれば、メ
モリアレイは、ワード線およびビット線の交差部分に配
置される複数のメモリセルを含む。メモリセルはそれぞ
れ、直列に２つの記憶エレメントを有する。一方の記憶
エレメントは書換え可能エレメントであり、他方はライ
トワンスエレメントである。書換え可能エレメントは、
高抵抗状態と低抵抗状態との間でプログラム可能であ
る。ライトワンスエレメントは、高抵抗状態から低抵抗
状態にプログラム可能であるアンチヒューズエレメント
とすることができるか、または低抵抗状態から高抵抗状
態にプログラム可能であるヒューズエレメントとするこ
とができる。 【００１６】第１の態様によれば、書換え可能エレメン
トの２つの取り得る状態およびライトワンスエレメント
の２つの取り得る状態によって、メモリセルは４つの異
なる状態を取ることができるようになり、それゆえ４ビ
ットのデータを格納することが可能になる。 【００１７】また第１の態様によれば、それらのメモリ
セルは、ダイオード／トランジスタ分離素子を有する従
来のメモリセルより小さい。この態様はさらに、アレイ
密度を増加させる。 【００１８】また第１の態様によれば、そのメモリデバ
イスは、アンチヒューズエレメントにおいて比較的薄い
トンネル障壁を用いることにより、低プログラミング電
圧で動作することができる。 【００１９】また第１の態様によれば、そのメモリデバ
イスは、書換え可能エレメントが存在するため、等電位
読出し方法を用いることができる点で有利である。 【００２０】また第１の態様によれば、メモリセルを分
離するために、シリコンベースの能動分離ダイオードお
よび／またはトランジスタは必要とされない。それゆ
え、そのメモリデバイスは、積み重ねられたメモリエレ
メントを含み、アレイ密度を増加させることができる。 【００２１】他の態様および利点は、添付図面に関連し
てなされる以下の詳細な説明から明らかになるであろ
う。 【００２２】 【発明の実施の形態】詳細な説明は添付図面を参照し、
図面においては、同じ参照番号は類似の要素を指す。 【００２３】４ビットを格納することができるメモリセ
ルを有するメモリデバイスが、好適な実施形態および図
面を用いて説明される。 【００２４】図３はメモリアレイ１００の概略的な斜視
図である。メモリアレイ１００は、それぞれライトワン
スエレメントおよび書換え可能エレメントを有するメモ
リセル１３０を含む。メモリアレイ１００では、ワード
線１１０が水平な行方向に延在し、ビット線１２０が垂
直な列方向に延在する。ワード線１１０は、メモリセル
１３０においてビット線１２０と交差する。各メモリセ
ル１３０は、４つのメモリ状態またはビットのうちの１
つを格納することができる。図３には、例示の目的で、
２４個のメモリセル１３０において交差する、４行のワ
ード線１１０および６列のビット線１２０が示される。
実際には、たとえば、１０２４×１０２４以上のメモリ
セルからなるアレイが使用され得る。図３では、メモリ
セル１３０は、２つの抵抗性エレメントとして記号によ
り示される。各抵抗性エレメントはメモリセル１３０内
の記憶エレメントに対応する。 【００２５】図４は、図１に示されるようなメモリアレ
イ１００と、関連する読出し／書込み回路とを含むメモ
リデバイス１０の概略図である。メモリデバイス１０
は、メモリアレイ１００と、メモリアレイ１００の行１
〜６に結合される行デコーダ３００と、行１〜６に結合
されるスイッチバンク３０２と、メモリアレイ１００の
列１〜７に結合される列デコーダ４００と、列１〜７に
結合されるスイッチバンク４０２と、読出し動作中にメ
モリセル１３０の二値状態を検出するためのセンス増幅
器５００とを含む。 【００２６】行デコーダ３００は、書込み電位Ｖｗ、書
込み電流Ｉｗ、書込み電流Ｉｘまたは読出し電位Ｖｒの
いずれかを、選択されたメモリセル１３０を含む行に選
択的に加えるための複数のスイッチを含むことができ
る。同様に、列デコーダ４００は、書込み動作中に、選
択されたメモリセル１３０を含む選択された列を接地に
結合するための複数のスイッチを含むことができる。ス
イッチバンク４０２は、書込み電流Ｉｙを、選択された
メモリセル１３０を含む列に選択的に加えるための複数
のスイッチを含むことができる。スイッチバンク３０２
は、選択されたメモリセル１３０を含む列を選択的に接
地に結合するための複数のスイッチを含むことができ
る。 【００２７】図５Ａ〜図５Ｄは、メモリセル１３０のた
めの４つの状態を示す。図５Ａ〜図５Ｄにおいて、メモ
リセル１３０のエレメントが、書換え可能エレメント１
３４と、書換え可能エレメント１３４と直列にライトワ
ンスエレメント１３６とを含むものとして概略的に示さ
れる。図５Ａ〜図５Ｄでは、書換え可能エレメント１３
４は、磁気ランダムアクセスメモリ（ＭＲＡＭ）として
示される。たとえば、フラッシュメモリエレメント、強
誘電性（ＦＥＲＡＭ）メモリエレメント、および他の書
換え可能エレメントのような他の書換え可能エレメント
を用いてもよい。ライトワンスエレメント１３６は、磁
気トンネル接合（ＭＴＪ）として示される。たとえば、
ダイヤモンドライクカーボン（ＤＬＣ）の薄い層、Ｔｉ
／Ｔａ／Ｘ（ただしＸは金属）の層、Ｔｉ／ＴａＮ／Ｔ
ｉＷの層および他のエレメントのような他のアンチヒュ
ーズライトワンスエレメントを用いてもよい。 【００２８】メモリセル１３０は、ワード線１１０とビ
ット線１２０との交差部分、すなわち交点に配置され
る。書換え可能エレメント１３４およびライトワンスエ
レメント１３６によって、メモリセル１３０は、４つの
異なる状態またはビットのうちの１つを格納することが
可能になる。ビットは、１、２、３、４の値または任意
の他の値を任意に割り当てられることができる。各状態
は、メモリセル１３０の異なる抵抗に対応する。４つの
ビット状態を以下に説明する。 【００２９】メモリセル１３０の第１の状態が図５Ａに
示されており、それは「１」の状態値を割り当てられる
ことができる。図６では、状態１が、メモリセル１３０
の抵抗値としても示される。状態１では、ＭＲＡＭ書換
え可能エレメント１３４は低抵抗状態、すなわち平行状
態にあり、ＭＴＪライトワンスエレメント１３６は高抵
抗状態にある。メモリセル１３０内の任意の導体からの
抵抗が最小であるものと仮定すると、メモリセル１３０
の抵抗は、書換え可能エレメント１３４およびライトワ
ンスエレメント１３６の抵抗の和に概ね等しい。状態１
では、メモリセル１３０の合成抵抗はＲ１である。 【００３０】メモリセル１３０の第２の状態が図５Ｂに
示されており、それは「２」の状態値を割り当てられる
ことができる。状態２では、ＭＲＡＭ書換え可能エレメ
ント１３４は高抵抗状態、すなわち反平行状態にある。
ＭＴＪライトワンスエレメント１３６は高抵抗状態にあ
る。メモリセル１３０の合成抵抗はＲ２である。 【００３１】メモリセル１３０の第３の状態が図５Ｃに
示されており、それは「３」の状態値を割り当てられる
ことができる。状態３では、ＭＲＡＭ書換え可能エレメ
ント１３４は低抵抗状態、すなわち平行状態にある。Ｍ
ＴＪライトワンスエレメント１３６は低抵抗状態にあ
る。メモリセル１３０の合成抵抗はＲ３である。図５Ｃ
に示される実施形態では、低抵抗状態は短絡状態であ
る。短絡は短絡Ｓとして記号によって示される。 【００３２】メモリセル１３０の第４の状態が図５Ｄに
示されており、それは「４」の状態値を割り当てられる
ことができる。状態４では、ＭＲＡＭ書換え可能エレメ
ント１３４は高抵抗状態、すなわち反平行状態にある。
ＭＴＪライトワンスエレメント１３６は低抵抗状態にあ
る。メモリセル１３０の合成抵抗はＲ４である。図５Ｄ
に示される実施形態では、ライトワンスエレメント１３
６の低抵抗状態は短絡状態である。 【００３３】メモリセル１３０のための抵抗値Ｒ１、Ｒ
２、Ｒ３、およびＲ４は読出し動作中に検出可能であ
り、メモリセル１３０が取る状態１〜４のいずれかを示
す。状態１〜４は、書込みプロセスによってメモリセル
１３０にプログラミングされ得る。一般に、メモリセル
１３０は、ライトワンスエレメント１３６のプログラミ
ング、すなわち書込み前には、状態１および２のいずれ
か一方を取ることができる。ライトワンスエレメント１
３６をプログラミングした後、メモリセル１３０は状態
３および４のいずれか一方を取ることができる。 【００３４】図７Ａはメモリセル１３０を含むメモリア
レイ１００の一部の断面図である。図７Ｂはメモリアレ
イ１００の一部の平面図である。図７Ａでは、書換え可
能エレメント１３４はＭＲＡＭエレメントであり、ライ
トワンスエレメント１３６はＭＴＪエレメントである。
メモリセル１３０は基板１６０上に配置され、ワード線
１１０とビット線１２０との間に挟まれる。ビット線１
２０は絶縁体層１６２上に配置されることができ、その
絶縁体層１６２はメモリアレイ１００の基板１６０上に
配置される。絶縁体層１６２は、たとえば、ＳｉＯｘ、
ＳｉＮｘ、ＳｉＯｘＮｙ、ＡｌＯｘ、ＴａＯｘ、ＴｉＯ
ｘ、ＡｌＮｘおよび他の非導電性材料とすることができ
る。絶縁体層１６２は、たとえば、堆積プロセスによっ
て形成され得る。基板１６０は、たとえば半導体基板と
することができる。基板１６０は電子回路を含むことが
でき、絶縁体層１６２は回路をメモリセル１３０から絶
縁する。代案として、ビット線１２０は基板１６０上に
直接的に配置され得る。絶縁体１６４は、絶縁層１６２
上に、かつメモリセル１３０の間に配置され得る。絶縁
体１６４は、例示のために、図７Ｂには示されていな
い。絶縁体１６４は、たとえば、ＳｉＯｘ、ＳｉＮｘ、
ＳｉＯｘＮｙ、ＡｌＯｘ、ＴａＯｘ、ＴｉＯｘ、ＡｌＮ
ｘおよび他の非導電性材料とすることができる。絶縁体
１６４は、たとえば、堆積プロセスによって形成され得
る。 【００３５】図８Ａ〜図８Ｄは、メモリセル１３０を詳
細に示しており、メモリセル１３０が取ることができる
４つの状態を示す。 【００３６】図８Ａおよび図８Ｂを参照すると、書換え
可能エレメント１３４はピン止め層１３８と自由層１４
０とを含む。自由層１４０およびピン止め層１３８は、
トンネル障壁層１３９によって分離される。ピン止め層
１３８は、矢印１４２によって示される、固定された磁
化の向きを有する。自由層１４０の２つの可能な磁化の
向きは、矢印１４４（図８Ａ）および１４４’（図８
Ｂ）によって示される。磁化は、自由層１４０の「磁化
容易軸」に沿って２つの対向する平行方向のうちの一方
に向けられる。自由層１４０は、たとえば、ＮｉＦｅお
よびＮｉＦｅＣｏのような強磁性材料から形成され得
る。ピン止め層１３８は、ＭＲＡＭデバイスにおいてピ
ン止め層を形成するための任意の既知のプロセスによっ
て、多数の層として形成され得る。たとえば、ピン止め
層１３８は、ＮｉＦｅまたはＮｉＦｅＣｏからなるシー
ド層（seed layer）と、反強磁性金属層と、反強磁性層
上に配置されるＮｉＦｅまたはＮｉＦｅＣｏの層とから
なることができる。トンネル障壁層１３９は、ＳｉＯ
ｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、ＡｌＯｘ、ＴａＯｘ、Ｔ
ｉＯｘ、ＡｌＮｘおよび他の絶縁体のような材料から形
成され得る。 【００３７】図８Ａのメモリセル１３０は平行な向きに
あり、それは図６に示される状態１に対応する。図８Ｂ
のメモリセル１３０は反平行の向きを有し、それは状態
２に対応する。 【００３８】状態１のメモリセル１３０はプログラミン
グされていない。従来のＭＲＡＭデバイスの場合のよう
に、選択されたメモリセル１３０を状態１から状態２に
切り替えるために、選択されたメモリセル１３０におい
て交差するワード線１１０およびビット線１２０に、そ
れぞれ書込み電流Ｉｘおよび書込み電流Ｉｙが供給され
る。２つの書込み電流ＩｘおよびＩｙによって生成され
る合成磁界が、自由層１４０の磁化を、ピン止め層１３
８に対して平行から反平行に切り替える。書込み電流Ｉ
ｙが逆方向（すなわち、電流−Ｉｙ）に加えられて、メ
モリセルを状態２から状態１に戻すことができる。 【００３９】書込み電流Ｉｘは、行デコーダ３００内の
スイッチを閉じて、選択されたメモリセル１３０を含む
行を書込み電流Ｉｘに結合することにより、選択された
メモリセル１３０に加えられ得る。同時に、選択された
行は、スイッチバンク３０２内のスイッチを閉じること
により接地に結合される。書込み電流Ｉｙは、列デコー
ダ４００内のスイッチを閉じて、選択されたメモリセル
１３０を含む列を書込み電流Ｉｙに結合することによ
り、選択されたメモリセル１３０に加えられ得る。同時
に、選択された列は、スイッチバンク４０２内のスイッ
チを閉じることにより接地に結合される。 【００４０】ライトワンスエレメント１３６をプログラ
ミングすることにより、メモリセル１３０は、状態３と
状態４との間で切り替えられることが可能になり、その
プログラミングはメモリセル１３０の全抵抗を下方にシ
フトする効果を有する。書換え可能エレメント１３４
は、たとえば、状態１の間に、Ｒ−ΔＲ／２の低抵抗値
を有することができる（図６を参照）。状態２の書換え
可能エレメント１３４の高抵抗はＲ＋ΔＲ／２とするこ
とができる。ライトワンスエレメント１３６の抵抗は、
たとえば、状態１および状態２においてＲとすることが
できる。この場合、状態１のメモリセル１３０の抵抗は
２Ｒ−ΔＲ／２であり、状態２のメモリセル１３０の抵
抗は２Ｒ＋ΔＲ／２である。ライトワンスエレメント１
３６の構造は以下に説明される。 【００４１】図８Ａ〜図８Ｄに示される実施形態では、
ライトワンスエレメント１３６はＭＴＪである。図８Ｃ
および図８Ｄを参照すると、ライトワンスエレメント１
３６は、第１の導体１４６と、トンネル障壁１４８と、
第２の導体１５０とからなる。第１および第２の導体１
４６および１５０は、たとえば、アルミニウム、銅、
銀、金、それらの合金および他の導体のような任意の導
電性材料から形成されることができ、たとえば、堆積プ
ロセスによって形成され得る。トンネル障壁１４８は、
たとえば、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、ＡｌＯ
ｘ、ＴａＯｘ、ＴｉＯｘ、ＡｌＮｘおよび他の誘電体材
料のような材料から形成されることができ、堆積プロセ
スによって形成され得る。 【００４２】プログラミング前に、ライトワンスエレメ
ント１３６は、たとえばＲの抵抗を有することができ
る。ライトワンスエレメント１３６は、メモリセル１３
０に書込み電圧Ｖｗを印加することにより、プログラミ
ング中に短絡され得る。ライトワンスエレメントを短絡
した後、状態３および状態４の場合の抵抗値は、それぞ
れＲ−ΔＲ／２およびＲ＋ΔＲ／２によって近似される
ことができる。メモリセル１３０の抵抗の下方へのシフ
トは図６に示される。 【００４３】ライトワンスエレメント１３６は、駆動源
電位（すなわち、書込み電圧Ｖｗ）をメモリセル１３０
に印加することにより短絡される。書込み電圧Ｖｗによ
って、導体１４６、１５０のうちの一方の導電性材料
が、障壁層１４８を通って他方の導体に拡散する。図８
Ｃおよび図８Ｄに示されるように、書込み電圧Ｖｗが印
加されるとき、導電経路ＣＰが、第２の導体１５０から
第１の導体１４６まで形成される。ライトワンスエレメ
ント１３６を短絡することにより、ライトワンスエレメ
ント１３６の抵抗が、Ｒの高抵抗値から低抵抗値に変化
する。低抵抗値は、たとえば、プログラミング前のライ
トワンスエレメント１３６の抵抗より一桁以上低い値に
することができる。 【００４４】書込み電圧Ｖｗは、行デコーダ３００内の
スイッチを閉じて、選択されたメモリセル１３０を含む
行を書込み電圧Ｖｗに結合することにより、選択された
メモリセル１３０に印加され得る。同時に、選択された
メモリセル１３０は、列デコーダ４００内のスイッチを
閉じることにより接地に結合され得る。またライトワン
スエレメント１３６は、選択されたメモリセル１３０に
書込み電流Ｉｗを加えることによりプログラミングされ
得る。書込み電圧Ｖｗを用いることと書込み電流Ｉｗを
用いることとの違いは単に、アレイをプログラミングす
るために使用される書込み回路の機能であり（たとえ
ば、電圧源対電流源）、この２つの方法は同様の結果を
生じる。 【００４５】一旦ライトワンスエレメント１３６がプロ
グラミングされたなら、書換え可能エレメント１３４
は、平行状態と反平行状態との間で切り替えられ、メモ
リセルをそれぞれ状態３および状態４にすることができ
る。図８Ｃのメモリセル１３０は状態３にあり、図８Ｄ
のメモリセル１３０は状態４にある。ライトワンスエレ
メント１３６が短絡される場合には、メモリセル１３０
の抵抗は、書換え可能エレメント１３４の抵抗によって
近似され得る。それゆえ、状態３のメモリセル１３０の
抵抗はＲ−ΔＲ／２によって近似されることができ、状
態４のメモリセル１３０の抵抗はＲ＋ΔＲ／２である。
メモリセル１３０の状態１〜４の抵抗は、読出し動作中
に検出可能である。 【００４６】図９Ａ〜図９Ｃは、メモリセル１３０’を
有するメモリアレイ１００’の代替の実施形態を示す。
図９Ａおよび図９Ｂは、メモリセル１３０’を含むメモ
リアレイ１００’の一部の側断面図である。図９Ｃは、
メモリセル１３０’を有するメモリアレイ１００’の部
分の平面図である。図８Ａ〜図８Ｄに示される実施形態
の場合のように、メモリセル１３０’は、書換え可能エ
レメント１３４と直列にライトワンスエレメント１３６
を含む。書換え可能エレメント１３４はＭＲＡＭエレメ
ントとすることができ、ライトワンスエレメント１３６
は、トンネル接合（ＴＪ）のようなアンチヒューズエレ
メントとすることができる。メモリセル１３０’は、書
換え可能エレメント１３４の磁化の向きに応じて、状態
１および状態２を取ることができ、ライトワンスエレメ
ント１３６がプログラミングされ、ライトワンスエレメ
ント１３６内に導電経路ＣＰが形成された後に、状態３
および状態４を取ることができる。 【００４７】メモリアレイ１００’は、図３に示される
メモリアレイ１００と同様とすることができ、図４に示
されるメモリデバイス１０において使用され得る。しか
しながら、図９Ａ〜図９Ｃに示される実施形態では、メ
モリアレイ１００’は、ビット線１２０と平行に延在
し、かつビット線１２０から間隔をおいて配置される中
間導体１２２の付加的な列を含む。中間導体１２２とビ
ット線１２０との平行な配列が図９Ｃに示される。中間
導体１２２がメモリアレイ１００’の列に沿って延在す
る場合には、列デコーダ４００（図４を参照）およびス
イッチバンク４０２は、中間導体１２２の選択された列
をＩｙ、Ｖｗ、Ｉｗに、または接地に結合するために、
追加の１組のスイッチを設けられることができる。 【００４８】中間導体１２２は、メモリセル１３０’内
の中間電極として機能する。この実施形態では、書込み
電圧Ｖｗまたは書込み電流Ｉｗは、書換え可能エレメン
ト１３４を書込み電流Ｉｗまたは書込み電圧Ｖｗにさら
すことなく、ライトワンスエレメント１３６に加えられ
ることができる。具体的には、選択されたメモリセル１
３０’内のライトワンスエレメント１３６をプログラミ
ングするために、書込み電圧Ｖｗまたは書込み電流Ｉｗ
がビット線１２０に加えられることができ、中間導体１
２２が接地に結合され得る。ワード線１１０はグランド
から切り離され、それによりライトワンスエレメント１
３６のプログラミング中に、書換え可能エレメント１３
４に電流が流れるのを防ぐことができる。 【００４９】同様に、書込み電流＋／−Ｉｙが中間導体
１２２に流れ、かつ書込み電流Ｉｘがワード線１１０に
流れて、書換え可能エレメント１３４の磁化の向きを変
化させ、それにより選択されたメモリセル１３０’を、
状態１と状態２との間で、または状態３と状態４との間
で切り替えることができる。 【００５０】またメモリセル１３０’は、書換え可能エ
レメント１３４とライトワンスエレメント１３６とに直
列に抵抗性エレメント１５２も含むことができる。抵抗
性エレメント１５２は図６において、状態１〜４の抵抗
を上方にシフトするが、メモリセル実施形態の全般的な
動作を変更することはない。抵抗性エレメント１５２
は、たとえば、ダイヤモンドライクカーボン（ＤＬＣ）
の層、Ｔｉ／Ｔａ／Ｘ（ただしＸは金属）の層、Ｔｉ／
ＴａＮ／ＴｉＷの層のような材料および他の材料から形
成され得る。抵抗性エレメント１５２の材料および／ま
たは厚みは、抵抗性エレメント１５２がメモリセル１３
０’のプログラミング中にアンチヒューズとして動作し
ないように選択される。 【００５１】図９Ａ〜図９Ｃに示される実施形態では、
中間導体は、ビット線１２０ではなく、代わりにワード
線１１０と平行に延在し、かつワード線１１０から間隔
をおいて配置されることができる。この構成では、ライ
トワンスエレメント１３６ではなく、書換え可能エレメ
ント１３４が、中間導体とビット線１２０との間に配置
され、結果として、書換え可能エレメント１３４をプロ
グラミングするために、直交電流を加えることができ
る。中間導体がメモリアレイ１００’の行に沿って延在
する場合には、行デコーダ３００およびスイッチバンク
３０２は、中間導体１２２の選択された列をＩｙ、Ｖ
ｗ、Ｉｗ、Ｖｒに、または接地に結合するために、追加
の１組のスイッチを設けられることができる。 【００５２】上述の実施形態は、ライトワンスエレメン
トを短絡することに関して説明された。メモリセルの抵
抗は、第１のトンネル接合誘電体にわたって、導電性エ
レメントを部分的に拡散することにより変更される場合
もある。これは「部分的溶断」と呼ばれる。トンネル接
合の部分的溶断によって、トンネル接合が完全に短絡す
ることなく、トンネル接合の抵抗が低減される。 【００５３】図１０Ａは、代替のメモリセル２３０を有
するアレイ２００の一部の側断面図である。図１０Ｂ
は、図１０Ａに示されるアレイ２００の部分の平面図で
ある。図１０Ａおよび図１０Ｂに示されるアレイ２００
は、図３および図４に示されるアレイ１００と構成にお
いて同様とすることができ、図４に示されるメモリデバ
イス１０に組み込まれることができる。 【００５４】メモリセル２３０は、ライトワンスエレメ
ント２３６と直列に書換え可能エレメント２３４を含
む。メモリセル２３０は、ワード線２１０とビット線２
２０との間に挟まれ、絶縁体２６４が、メモリセル２３
０の間に配置されることができる。絶縁体２６４は、例
示のために、図１０Ｂには示されない。 【００５５】図１０Ａおよび図１０Ｂに示される実施形
態では、ライトワンスエレメント２３６はヒューズエレ
メントである。メモリセル２３０は、ライトワンスエレ
メントと書換え可能エレメントとの組み合わせがメモリ
セル２３０内の４つの状態を与えるという点で、先に説
明されたメモリセル１３０と類似する。しかしながら、
選択されたメモリセル２３０内のヒューズライトワンス
エレメント２３６がプログラミングされるとき、選択さ
れたメモリセル２３０の抵抗は、減少するのではなく増
加する。 【００５６】書換え可能エレメント２３４は、たとえ
ば、ＭＲＡＭエレメントのようなエレメントとすること
ができる。ＭＲＡＭエレメント２３４は、ピン止め層２
３８と自由層２４０とを含む。自由層２４０およびピン
止め層２３８は、トンネル障壁層２３９によって分離さ
れる。自由層２４０の磁化の向きは、矢印２４４および
２４４’によって示され、ピン止め層２３８の磁化の向
きは、矢印２４２によって示される。 【００５７】ヒューズライトワンスエレメント２３６
は、端子２４６、２５０間に挟まれるヒューズ層２４８
を含む。ヒューズ層２４８は、たとえば薄膜抵抗とする
ことができ、たとえば、Ｓｉ、Ｇｅのような半導体材
料、またはＡｌ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔおよびそれら
の合金のような導体から形成され得る。たとえば、Ｉ
ｎ、Ｚｎ、Ｓｎ、Ｐｂのような低融点材料、耐火金属
（たとえば、Ｔａ、Ｗ）、およびＮｉ、Ｃｒおよびその
合金のような遷移金属が使用されてもよい。端子２４
６、２５０は、たとえば、Ａｌ、Ｃｕ、Ａｇ、Ａｕ、Ｐ
ｔおよび他の導体のような任意の導電性材料から形成さ
れることができ、堆積プロセスによって形成され得る。
ライトワンスエレメント２３６は、並列、または「シャ
ント」抵抗２５２を含むこともできる。シャント抵抗２
５２は、ライトワンスエレメント２３６がプログラミン
グされる際に、メモリセル２３０にわたる開回路を防
ぐ。シャント抵抗２５２は、半導体処理において用いら
れる材料のような抵抗性材料から形成され得る。そのよ
うな材料の例には、窒化物、シリサイド、ドープド酸化
物および他の半導体材料が含まれる。 【００５８】メモリセル２３０は状態１〜４のいずれか
１つを取ることができる。メモリセル２３０の抵抗状態
が図１１に示される。ライトワンスエレメント２３６を
プログラミングする前に、メモリセルは状態１および状
態２のいずれか一方を取ることができる。ライトワンス
エレメント２３６をプログラミングすることにより、メ
モリセル２３０は、状態３と状態４との間で切り替えら
れることが可能になる。書換え可能エレメント２３４
は、たとえば、状態１の低抵抗値（平行）と、状態２の
高抵抗値（反平行）とを有することができる。 【００５９】図１０Ａおよび図１０Ｂに示される実施形
態では、ライトワンスエレメント２３６はヒューズエレ
メントである。プログラミング前に、ライトワンスエレ
メント２３６は、相対的に低い抵抗を有することができ
る。ライトワンスエレメント２３６は、メモリセル２３
０に書込み電圧Ｖｗまたは書込み電流Ｉｗを供給するこ
とにより、プログラミング中に溶断され得る。書込み電
圧Ｖｗまたは書込み電流Ｉｗを加えることにより、ヒュ
ーズ層２４８が破壊され、端子２４６、２５０間の回路
が開放状態になる。ヒューズ層２４８が完全に溶断され
る場合には、ライトワンスエレメント２３６の抵抗は高
抵抗状態に上昇し、シャント抵抗２５２の抵抗に概ね等
しくなることができる。ライトワンスエレメントの抵抗
は、ヒューズ層２４８の「部分的溶断」によっても増加
し、その場合には、ヒューズ層２４８のある導電性部分
は無傷のままである。 【００６０】ヒューズ層２４８を溶断することにより、
メモリセル２３０の全抵抗が増加する。抵抗の上方への
シフトが図１１に示される。ライトワンスエレメント２
３６をプログラミングした後、メモリセル２３０は状態
３と状態４との間で切り替えられることができる。 【００６１】図１０Ａおよび図１０Ｂに示されるアレイ
２００は中間導体２２２を含む。中間導体２２２は、ビ
ット線２２０に平行に延在し、かつビット線２２０から
間隔をおいて配置される。中間導体２２２は、メモリセ
ル２３０内の中間電極として機能する。それゆえ、書換
え可能エレメント２３４を電流Ｉｗまたは電圧Ｖｗにさ
らすことなく、書込み電圧Ｖｗまたは書込み電流Ｉｗが
ライトワンスエレメント２３６に加えられることができ
る。ライトワンスエレメント２３６は、ビット線２２０
に書込み電圧Ｖｗまたは書込み電流Ｉｗを加えることに
よりプログラミングされることができ、中間導体２２２
は接地に結合されることができる。ワード線２１０は接
地から切り離され、書換え可能エレメント２３４に電流
が流れるのを防ぐことができる。同様に、書込み電流＋
／−Ｉｙが中間導体２２２に流され、書込み電流Ｉｘが
ワード線２１０に流されて、書換え可能エレメント２３
４の磁化の向きを変更することができる。 【００６２】図１０Ａおよび図１０Ｂに示される実施形
態では、中間導体は、ビット線２２０に平行にではな
く、代わりにワード線２１０に平行に延在し、かつワー
ド線２１０から間隔をおいて配置されることもできる。
この構成では、ライトワンスエレメント２３６ではな
く、書換え可能エレメント２３４が、中間導体とビット
線２２０との間に配置され、書換え可能エレメント２３
４をプログラミングするために、直交電流が加えられる
ことができる。 【００６３】中間導体２２２がメモリアレイ２００の列
に沿って延在する場合には、列デコーダ４００（図４を
参照）およびスイッチバンク４０２は、中間導体２２２
の選択された列をＩｙ、Ｖｗ、Ｉｗに、または接地に結
合するために、追加の１組のスイッチを設けられること
ができる。中間導体２２２がメモリアレイ２００の行に
沿って延在する場合には、行デコーダ３００およびスイ
ッチバンク３０２は、中間導体の選択された列をＩｙ、
Ｖｗ、Ｉｗ、Ｖｒに、または接地に結合するために、追
加の１組のスイッチを設けられることができる。 【００６４】ここで、メモリアレイ２００を形成する方
法が図１２Ａ〜図１２Ｃに関連して説明される。 【００６５】図１２Ａを参照すると、製造されているメ
モリアレイ２００内の１つのメモリセル２３０が示され
ており、メモリアレイ２００は、基板２６０上に絶縁体
層２６２を堆積することにより形成され得る。絶縁体層
は、たとえば、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、Ａ
ｌＯｘ、ＴａＯｘ、ＴｉＯｘ、ＡｌＮｘおよび他の非導
電性材料とすることができる。絶縁体層２６２は、たと
えば、堆積プロセスによって形成され得る。基板２６０
は、たとえば、半導体基板とすることができる。ワード
線２１０が絶縁体層２６２上に形成される。 【００６６】その後、書換え可能エレメント２３４が、
ワード線２１０上に形成される。書換え可能エレメント
２３４がＭＲＡＭエレメントである場合には、エレメン
ト２３４は、ＭＲＡＭ記憶エレメントを製造するための
任意の既知の方法によって形成され得る。 【００６７】その後、中間導体２２２が、書換え可能エ
レメント２３４上に形成される。中間導体２２２は、た
とえば、堆積プロセスによって形成され得る。 【００６８】次に、ライトワンスエレメント６００が書
換え可能エレメント２３４上に形成される。ライトワン
スエレメント６００は、一連の堆積プロセスによって形
成され得る。 【００６９】図１２Ｂを参照すると、抵抗性材料２５０
がライトワンスエレメント６００上に堆積され、ライト
ワンスエレメント２３６が完成する。その後、製造され
ているアレイは絶縁体２６４によって覆われる。絶縁体
２６４は、たとえば、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮ
ｙ、ＡｌＯｘ、ＴａＯｘ、ＴｉＯｘ、ＡｌＮｘおよび他
の非導電性材料とすることができる。絶縁体層２６４
は、たとえば、堆積プロセスによって形成され得る。 【００７０】図１２Ｃを参照すると、バイア６０２が、
ライトワンスエレメント２３６上の絶縁体２６４に開け
られる。バイア６０２は、たとえば、エッチングによっ
て形成され得る。その後、導電性のビット線２２０がバ
イア６０２上に形成される。 【００７１】ここで、上述のメモリセル実施形態をプロ
グラミングするために使用される書込み動作が、図１３
に関連して説明される。書込み動作において説明される
ステップは、メモリセル１３０、１３０’または２３０
の任意の実施形態を含むアレイをプログラミングするた
めに使用され得る。図１３に示される書込み動作では、
選択されたメモリセルは最初に状態１にある。 【００７２】ステップＳ１０では、コントローラまたは
他の処理装置（図示せず）が、選択されたメモリセルが
状態２にプログラミングされることになるか、状態３ま
たは状態４にプログラミングされることになるかを判定
する。選択されたメモリセルが状態２にプログラミング
されることになる場合には、書込み電流ＩｘおよびＩｙ
が、選択されたメモリセルに加えられる。書込み電流Ｉ
ｘおよびＩｙは、合成磁界を生成し、選択されたメモリ
セル内のＭＲＡＭ書換え可能エレメントの磁化の向きを
切り替える直交電流とすることができる。メモリアレイ
１００が中間導体を含む場合には、書込み電流Ｉｘまた
はＩｙのいずれか一方は、選択されたメモリセルを通過
する中間導体に生成され得る。ここで、選択されたメモ
リセルは状態２になり、セルのプログラミングはステッ
プＳ３０において終了される。 【００７３】選択されたメモリセルが状態３または状態
４にプログラミングされることになる場合には、選択さ
れたセル内のライトワンスエレメントが最初にプログラ
ミングされる。ステップＳ２４では、書込み電圧Ｖｗま
たは書込み電流Ｉｗが、選択されたメモリセルに加えら
れ、選択されたメモリセルがプログラミングされる。メ
モリアレイ１００が中間導体を含む場合には、書込み電
圧Ｖｗまたは書込み電流Ｉｗが、選択されたメモリセル
を通過する中間導体に加えられ、ライトワンスエレメン
トのみが書込み電圧Ｖｗまたは書込み電流Ｉｗにさらさ
れるようにすることができる。代案として、中間導体は
接地に接続されることができ、書込み電流Ｉｗまたは書
込み電圧Ｖｗは、選択されたメモリセルと交差するワー
ド線に加えられることができる。 【００７４】選択されたメモリセルがアンチヒューズラ
イトワンスエレメントを含む場合には、アンチヒューズ
エレメントが溶断され、短絡されて、選択されたメモリ
セルの抵抗が減少できる。選択されたメモリセルがヒュ
ーズライトワンスエレメントを含む場合には、ヒューズ
エレメントが溶断され、選択されたメモリセルの抵抗が
増加する。ここで、選択されたメモリセルは状態３にあ
る。状態３が選択されたメモリセルの所望の状態である
場合には、セルのプログラミングはステップＳ３０にお
いて終了される。 【００７５】選択されたメモリセルが状態４にプログラ
ミングされることになる場合には、上記のステップＳ２
０において説明されたように、ステップＳ２８におい
て、書込み電流ＩｘおよびＩｙが、選択されたメモリセ
ルに加えられる。セルのプログラミングはステップＳ３
０において終了される。 【００７６】上記の方法は、最初に状態１にある選択さ
れたメモリセルのプログラミングを説明する。上述のメ
モリセル実施形態は、ライトワンスエレメントをプログ
ラミングする前に、状態１と状態２との間で切り替えら
れることができる。たとえば、選択されたメモリセルに
書込み電流Ｉｘおよび−Ｉｙを加えることにより、状態
２のメモリセルを状態１に切り替えることができる。同
様に、メモリセル内のライトワンスエレメントをプログ
ラミングした後に、選択されたメモリセルを状態３と状
態４との間で切り替えることができる。 【００７７】ここで、図４を参照して、メモリセル１０
の読出しプロセスを説明する。メモリデバイス１０は、
Tran等に付与された特許文献１（その内容が参照により
本明細書に組み込まれる）に開示されるような、等電位
読出しプロセスを用いることができる点で有利である。
等電位読出しプロセスは、選択されたメモリセル１３０
に関連して以下に概要が述べられるが、説明されるプロ
セスは、本明細書に説明される代替のメモリセル実施形
態を用いるメモリデバイス１０にも適する。 【００７８】選択されたメモリセル１３０の状態を判定
する（すなわち、読み出す）ために、読出し電位Ｖｒ
が、選択されたメモリセル１３０の行に対応するワード
線１１０に印加され、選択されたメモリセル１３０の列
に対応するビット線１２０が、列デコーダ４００を通し
てセンス増幅器５００に結合される。センス増幅器５０
０は、たとえば、仮想グランドにすることができる。メ
モリアレイ１００内の全ての他のビット線１２０には、
等電位が印加され得る。センス増幅器５００は、選択さ
れたビット線１２０からの電流をセンシングし、選択さ
れたメモリセル１３０の二値状態を判定する。その状態
は、センス増幅器５００からの出力に結合される処理装
置（図示せず）によって検出され得る。なお、センス増
幅器５００の出力は選択されたメモリセル１３０の抵抗
を示す。代案として、センス増幅器５００は、選択され
たメモリセル１３０の状態を判定し、その状態を処理装
置に出力するための回路を含むことができる。 【００７９】選択されたメモリセル１３０は、それぞれ
セル１３０の異なる抵抗値に対応する状態１〜４のうち
のいずれかを取ることができる。アンチヒューズ実施形
態の抵抗値を開示する図６に示されるように、それらの
状態は、大きい順に２、１、４、３となることができ
る。それゆえ、センス増幅器５００によってセンシング
される読出し電流は、大きい順にそれぞれの状態３、
４、１、２について、それぞれＩ３、Ｉ４、Ｉ１、Ｉ２
になるであろう。ヒューズ実施形態の抵抗値を開示する
図１１に示されるように、それらの状態は、大きい順
に、４、３、２、１となることができる。それゆえ、セ
ンス増幅器５００によってセンシングされる読出し電流
は、大きい順にそれぞれの状態１、２、３、４につい
て、それぞれＩ１、Ｉ２、Ｉ３、Ｉ４になるであろう。 【００８０】メモリデバイス１０が、図９Ａ〜図１０Ｂ
に示されるメモリアレイセルの場合のように中間導体を
含む場合には、中間導体は、読出し方式において使用さ
れ得る。たとえば、等電位方式の均衡を保つために、図
９Ａ〜図９Ｃに示されるように、中間導体１２２に電圧
が印加され得る。 【００８１】別の代替の読出し方法は、中間導体を用い
てライトワンスエレメントおよび書換え可能エレメント
を別々に読み出すことを含む。 【００８２】上述の実施形態によれば、メモリデバイス
１０は、メモリアレイ内のメモリセルを分離するため
に、ダイオードまたはトランジスタのような、シリコン
ベースの能動分離素子を必要としない。それゆえ、メモ
リデバイス１０は、積み重ねられたメモリエレメントを
含み、アレイ密度を高めることができる。ＭＲＡＭ、ヒ
ューズおよびアンチヒューズデバイスは比較的小さくす
ることができ、それによりアレイ１００の実現可能なア
レイ密度をさらに高めることができる。 【００８３】上述の実施形態によれば、状態１〜４がメ
モリセルに格納されることができる。しかしながら、こ
の規定は任意であり、任意の記号で表された値を用い
て、先に説明されたメモリセルの状態を示すことができ
る。 【００８４】本明細書において、用語「行」および
「列」、または「ワード」および「ビット」はメモリア
レイ内の固定された向きを意味しない。さらに、これら
の用語は必ずしも直交する関係を意味しない。 【００８５】図４に示されるセンス増幅器５００は、メ
モリデバイス１０内のメモリセルの二値状態を検出する
ためのセンシングデバイスの一例である。実際には、た
とえば、トランスインピーダンスセンス増幅器、電荷注
入センス増幅器、差動センス増幅器またはデジタル差動
センス増幅器のような他のセンシングデバイスを用いる
ことができる。１つのセンス増幅器５００が図４に示さ
れる。実際には、より多くのセンシングデバイスがメモ
リアレイに結合され得る。たとえば、メモリアレイ内の
各ビット線に対して１つのセンス増幅器を含むことがで
きる。 【００８６】上述のメモリデバイス実施形態は、幅広い
用途に使用され得る。１つの用途は、記憶モジュールを
有するコンピューティングデバイスである。その記憶モ
ジュールは、長期記憶のために１つまたは複数のメモリ
アレイを含むことができる。その記憶モジュールは、ラ
ップトップコンピュータ、パーソナルコンピュータおよ
びサーバのような装置に使用され得る。 【００８７】メモリデバイス１０が典型的な実施形態に
関連して説明されたが、当業者には数多くの変更形態が
容易に明らかになるであろう。本開示は、その変形形態
を網羅することを意図している。 【００８８】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施形態を示す。 １．メモリアレイ（100、200）であって、複数のメモリ
セル（130、230）と、前記メモリセル（130、230）に結
合される複数のワード線（110、210）と、前記メモリセ
ル（130、230）に結合される複数のビット線（120、22
0）とを含み、前記ワード線（110、210）が、前記メモ
リセル（130、230）において前記ビット線（120、220）
と交差し、メモリセル（130、230）が、ライトワンスエ
レメント（136、236）と、前記ライトワンスエレメント
（136、236）と直列の書換え可能エレメント（134、23
4）とからなる、メモリアレイ（100、200）。 ２．前記ライトワンスエレメント（136、236）がプログ
ラミングされる前に、前記メモリセル（130、230）が、
第１の状態と第２の状態との間でプログラミング可能で
ある、上記１に記載のメモリアレイ（100、200）。 ３．前記ライトワンスエレメント（136、236）がプログ
ラミングされた後に、前記メモリセル（130、230）が、
第３の状態と第４の状態との間でプログラミング可能で
ある、上記２に記載のメモリアレイ（100、200）。 ４．前記ライトワンスエレメント（136）がアンチヒュ
ーズエレメントからなる、上記３に記載のメモリアレイ
（100）。 ５．前記書換え可能エレメント（134、234）が磁気ラン
ダムアクセスメモリエレメントからなる、上記４に記載
のメモリアレイ（100）。 ６．前記ライトワンスエレメント（236）がヒューズエ
レメントからなる、上記３に記載のメモリアレイ（20
0）。 ７．前記書換え可能エレメント（134、234）が磁気ラン
ダムアクセスメモリエレメントからなる、上記６に記載
のメモリアレイ（100、200）。 ８．前記書換え可能エレメント（134、234）が高抵抗状
態と低抵抗状態との間でプログラミング可能である、上
記１に記載のメモリアレイ（100、200）。 ９．前記ライトワンスエレメント（136）が高抵抗状態
から低抵抗状態にプログラミング可能である、上記８に
記載のメモリアレイ（100）。 １０．前記ライトワンスエレメント（236）が低抵抗状
態から高抵抗状態にプログラミング可能である、上記８
に記載のメモリアレイ（200）。 【００８９】 【発明の効果】本発明によって、高いデータ記憶密度の
構成と比較的低コストとを可能にするメモリセルを有す
るメモリデバイスが提供される。
通の開示を含む場合があり、本特許出願に関連する場合
がある。「MEMORY DEVICE HAVING DUAL TUNNEL JUNCTIO
N MEMORY CELLS」と題する米国特許出願第０９／９５
１，３７８号、及び「MEMORY DEVICE HAVING MEMORY CE
LLS WITH MAGNETIC TUNNEL JUNCTION AND TUNNEL JUNCT
ION IN SERIES」と題する米国特許出願第０９／９８
３，４０４号。 【０００２】 【発明の属する技術分野】本発明の技術分野は、データ
を格納するためのメモリデバイスである。より具体的に
は、本発明の技術分野は、４つの異なるビットを格納す
ることができるメモリセルを有するメモリデバイスであ
る。 【０００３】 【従来の技術】メモリデバイスは、民生電子機器製品に
よって用いられる命令などのデータを格納するために、
民生電子機器製品において利用される。データを格納す
るために電力を必要としないため、不揮発性メモリデバ
イスが望ましい。それゆえ、不揮発性メモリデバイスに
格納されるデータは、電源が使い尽くされたり、または
メモリデバイスから取り外されたりした場合でも保存さ
れる。また、消費者は小型で低コストの製品を好むた
め、不揮発性、高密度および低コストの要件が、メモリ
デバイスの設計を進める際の主な要因である。また、よ
り小型の電源を用いることができ、民生電子機器製品の
サイズが小型化されるため、低電力消費であることも望
ましい。 【０００４】不揮発性メモリデバイスは典型的には、ワ
ンタイムプログラマブル（ＯＴＰ）またはリプログラマ
ブルメモリセルを有する。リプログラマブル、すなわち
「書換え可能な」メモリセルは、二値状態間で切り替え
られることができる。ＯＴＰ、すなわち「ライトワン
ス」メモリセルの状態は、一旦セルがプログラミングさ
れたなら永久的である。ＯＴＰメモリデバイスは一般
に、ヒューズ、アンチヒューズ（anti-fuse）、電荷蓄
積またはマスクリードオンリーメモリ（マスクＲＯＭ）
のうちの１つとして分類され得る。 【０００５】ヒューズメモリセルは、プログラミング中
に、セルの両端に電圧を印加し、セルが「溶断」される
ようにすることによりプログラミングされる。ヒューズ
メモリセルの二値状態は、読出しプロセス中に測定され
るセルの抵抗として検出され得る。従来のヒューズメモ
リデバイスは、各ヒューズエレメントのために必要な接
触領域が基板の大きな面積を占めるので、アレイ密度が
小さい。また、従来のヒューズメモリセルは多くの場合
に、ダイオードまたはトランジスタのような分離素子を
含み、それがさらにセルサイズを増加させる。分離ダイ
オードおよびトランジスタは電流容量を制限されてお
り、ヒューズメモリセルをプログラミングするために必
要な書込み電流によって損傷を受ける場合がある。さら
に、分離ダイオードおよびトランジスタは典型的にはシ
リコンベースの能動素子であり、シリコン結晶基板上に
形成するのが最も容易である。このタイプの分離素子
は、ヒューズＯＴＰアレイの多数の層を積み重ねること
を不可能にし、実現可能なデバイス容量を減少させる可
能性がある。微晶質およびアモルファスのダイオードお
よびトランジスタのようなシリコンベースの分離素子は
積み重ねることを可能にする場合もあるが、製造が複雑
になり、コストの上昇を招く。 【０００６】従来のアンチヒューズメモリセルは典型的
には、金属−誘電体−金属のスタックを含む。従来のア
ンチヒューズメモリセルは、セルの両端に書込み電位を
かけることによりプログラミングされる。書込み電位が
アンチヒューズをトリガーし、プログラミングされたメ
モリセルの抵抗を減少させる。従来のアンチヒューズメ
モリセルは、ヒューズ／トランジスタセルの欠点と同じ
欠点の多くを有している。たとえば、従来のアンチヒュ
ーズメモリセルは、シリコンベースの分離素子を必要と
し、そのためアレイ密度が低下する可能性がある。 【０００７】一般的な従来の電荷蓄積メモリはＥＰＲＯ
Ｍである。ＥＰＲＯＭメモリは、ファウラー−ノルトハ
イムトンネル効果を用いて、基板からメモリセル内の浮
遊ゲートまで電荷を移動させる。ＥＰＲＯＭメモリは大
きな書込み電圧を必要とし、ＥＰＲＯＭデバイスの書込
み速度はトンネル電流密度によって制限される。 【０００８】マスクＲＯＭメモリは、ユーザレベル
（「現場でのプログラミング」）ではなく、製造時にプ
ログラミングされる。それゆえ、マスクＲＯＭデバイス
の各バッチは特定用途向けである。大部分の製造プロセ
スの場合のように、大量生産によってコストが削減され
る。それゆえ、マスクＲＯＭ製品の費用対効果を大きく
するためには、特定用途向けメモリに対して大きな需要
がなければならない。大量に処理するための要件によっ
て、多くの用途に関してマスクＲＯＭは非常にコストが
高くなる。 【０００９】図１は、ワード線１４とビット線１６との
交点に配置される抵抗性メモリセル１２を有する従来の
ＭＲＡＭメモリアレイ１０を示す。ワード線１４はメモ
リアレイ１０の行に沿って水平方向に延在し、ビット線
１６はメモリアレイ１０の列に沿って垂直方向に延在す
る。各メモリセル１２は、「１」および「０」の二値状
態を格納することができる。図２は従来のＭＲＡＭメモ
リセル１２を示す。メモリセル１２は、ピン止め層（pi
nned layer）２４と自由層１８とを含む。ピン止め層２
４は矢印２６によって示される固定された向きの磁化を
有する。双方向の矢印２８によって示される自由層１８
の磁化は、自由層１８の「磁化容易軸」に沿って、２つ
の方向のいずれかに向けられることができる。自由層１
８およびピン止め層２４の磁化が同じ向きである場合に
は、メモリセル１２の向きは「平行」である。その磁化
が対向する向きである場合には、その向きは「反平行」
である。それらの２つの向きはそれぞれ、「１」および
「０」の二値状態に対応する。 【００１０】自由層１８およびピン止め層２４は、絶縁
性トンネル障壁層２０によって分離される。絶縁性トン
ネル障壁層２０によって、自由層１８とピン止め層２４
との間に、量子力学的トンネル効果が生じることが可能
になる。そのトンネル効果は電子スピン依存性であり、
メモリセル１２の抵抗が、自由層１８およびピン止め層
２４の磁化の相対的な向きの関数になる。メモリセル１
２の抵抗は、その向きが平行である場合には、Ｒ−ΔＲ
／２の「低い」値を有し、その向きが反平行である場合
には、Ｒ＋ΔＲ／２の「高い」値を有することができ
る。 【００１１】メモリアレイ１０内の各メモリセル１２
は、書込み動作によって変更される二値状態を有するこ
とができる。選択されたメモリセル１２において交差す
るワード線１４およびビット線１６に供給される書込み
電流ＩｘおよびＩｙが、自由層１８の磁化を、ピン止め
層２４に対して平行と反平行との間で切り替える。ビッ
ト線１６に電流Ｉｙが流れる結果として磁界Ｈｘが生
じ、ワード線１４に電流Ｉｘが流れる結果として磁界Ｈ
ｙが生じる。磁界ＨｘおよびＨｙは合成されて、メモリ
セル１２の磁化の向きを平行から反平行に切り替える。
電流−Ｉｙが電流Ｉｘとともに加えられ、メモリセル１
２を平行に戻すことができる。メモリセル１２の状態を
平行から反平行に、またはその反対に切り替えるため
に、Ｈｘおよび＋／−Ｈｙによって生成される合成磁界
は、メモリセル１２の臨界切替え磁界Ｈｃよりも大きく
なる。メモリセル１２の二値状態を判定するために、メ
モリセルの磁化の変化に起因する抵抗の変化を読み取る
ことができる。 【００１２】ＭＲＡＭメモリは安定したデータ記憶およ
び再プログラミング性を提供するが、従来のＭＲＡＭで
は、２つの状態しか格納することができない。データ記
憶が１つのＭＲＡＭメモリセル当たり２ビットの状態に
制限されることにより、従来のＭＲＡＭメモリアレイの
データ記憶密度が制限されている。 【００１３】 【特許文献１】米国特許第６，２５９，６４４号明細
書。 【００１４】 【発明が解決しようとする課題】したがって、高いデー
タ記憶密度の構成と比較的低コストとを可能にするメモ
リセルを有するメモリデバイスが必要とされている。 【００１５】 【課題を解決するための手段】第１の態様によれば、メ
モリアレイは、ワード線およびビット線の交差部分に配
置される複数のメモリセルを含む。メモリセルはそれぞ
れ、直列に２つの記憶エレメントを有する。一方の記憶
エレメントは書換え可能エレメントであり、他方はライ
トワンスエレメントである。書換え可能エレメントは、
高抵抗状態と低抵抗状態との間でプログラム可能であ
る。ライトワンスエレメントは、高抵抗状態から低抵抗
状態にプログラム可能であるアンチヒューズエレメント
とすることができるか、または低抵抗状態から高抵抗状
態にプログラム可能であるヒューズエレメントとするこ
とができる。 【００１６】第１の態様によれば、書換え可能エレメン
トの２つの取り得る状態およびライトワンスエレメント
の２つの取り得る状態によって、メモリセルは４つの異
なる状態を取ることができるようになり、それゆえ４ビ
ットのデータを格納することが可能になる。 【００１７】また第１の態様によれば、それらのメモリ
セルは、ダイオード／トランジスタ分離素子を有する従
来のメモリセルより小さい。この態様はさらに、アレイ
密度を増加させる。 【００１８】また第１の態様によれば、そのメモリデバ
イスは、アンチヒューズエレメントにおいて比較的薄い
トンネル障壁を用いることにより、低プログラミング電
圧で動作することができる。 【００１９】また第１の態様によれば、そのメモリデバ
イスは、書換え可能エレメントが存在するため、等電位
読出し方法を用いることができる点で有利である。 【００２０】また第１の態様によれば、メモリセルを分
離するために、シリコンベースの能動分離ダイオードお
よび／またはトランジスタは必要とされない。それゆ
え、そのメモリデバイスは、積み重ねられたメモリエレ
メントを含み、アレイ密度を増加させることができる。 【００２１】他の態様および利点は、添付図面に関連し
てなされる以下の詳細な説明から明らかになるであろ
う。 【００２２】 【発明の実施の形態】詳細な説明は添付図面を参照し、
図面においては、同じ参照番号は類似の要素を指す。 【００２３】４ビットを格納することができるメモリセ
ルを有するメモリデバイスが、好適な実施形態および図
面を用いて説明される。 【００２４】図３はメモリアレイ１００の概略的な斜視
図である。メモリアレイ１００は、それぞれライトワン
スエレメントおよび書換え可能エレメントを有するメモ
リセル１３０を含む。メモリアレイ１００では、ワード
線１１０が水平な行方向に延在し、ビット線１２０が垂
直な列方向に延在する。ワード線１１０は、メモリセル
１３０においてビット線１２０と交差する。各メモリセ
ル１３０は、４つのメモリ状態またはビットのうちの１
つを格納することができる。図３には、例示の目的で、
２４個のメモリセル１３０において交差する、４行のワ
ード線１１０および６列のビット線１２０が示される。
実際には、たとえば、１０２４×１０２４以上のメモリ
セルからなるアレイが使用され得る。図３では、メモリ
セル１３０は、２つの抵抗性エレメントとして記号によ
り示される。各抵抗性エレメントはメモリセル１３０内
の記憶エレメントに対応する。 【００２５】図４は、図１に示されるようなメモリアレ
イ１００と、関連する読出し／書込み回路とを含むメモ
リデバイス１０の概略図である。メモリデバイス１０
は、メモリアレイ１００と、メモリアレイ１００の行１
〜６に結合される行デコーダ３００と、行１〜６に結合
されるスイッチバンク３０２と、メモリアレイ１００の
列１〜７に結合される列デコーダ４００と、列１〜７に
結合されるスイッチバンク４０２と、読出し動作中にメ
モリセル１３０の二値状態を検出するためのセンス増幅
器５００とを含む。 【００２６】行デコーダ３００は、書込み電位Ｖｗ、書
込み電流Ｉｗ、書込み電流Ｉｘまたは読出し電位Ｖｒの
いずれかを、選択されたメモリセル１３０を含む行に選
択的に加えるための複数のスイッチを含むことができ
る。同様に、列デコーダ４００は、書込み動作中に、選
択されたメモリセル１３０を含む選択された列を接地に
結合するための複数のスイッチを含むことができる。ス
イッチバンク４０２は、書込み電流Ｉｙを、選択された
メモリセル１３０を含む列に選択的に加えるための複数
のスイッチを含むことができる。スイッチバンク３０２
は、選択されたメモリセル１３０を含む列を選択的に接
地に結合するための複数のスイッチを含むことができ
る。 【００２７】図５Ａ〜図５Ｄは、メモリセル１３０のた
めの４つの状態を示す。図５Ａ〜図５Ｄにおいて、メモ
リセル１３０のエレメントが、書換え可能エレメント１
３４と、書換え可能エレメント１３４と直列にライトワ
ンスエレメント１３６とを含むものとして概略的に示さ
れる。図５Ａ〜図５Ｄでは、書換え可能エレメント１３
４は、磁気ランダムアクセスメモリ（ＭＲＡＭ）として
示される。たとえば、フラッシュメモリエレメント、強
誘電性（ＦＥＲＡＭ）メモリエレメント、および他の書
換え可能エレメントのような他の書換え可能エレメント
を用いてもよい。ライトワンスエレメント１３６は、磁
気トンネル接合（ＭＴＪ）として示される。たとえば、
ダイヤモンドライクカーボン（ＤＬＣ）の薄い層、Ｔｉ
／Ｔａ／Ｘ（ただしＸは金属）の層、Ｔｉ／ＴａＮ／Ｔ
ｉＷの層および他のエレメントのような他のアンチヒュ
ーズライトワンスエレメントを用いてもよい。 【００２８】メモリセル１３０は、ワード線１１０とビ
ット線１２０との交差部分、すなわち交点に配置され
る。書換え可能エレメント１３４およびライトワンスエ
レメント１３６によって、メモリセル１３０は、４つの
異なる状態またはビットのうちの１つを格納することが
可能になる。ビットは、１、２、３、４の値または任意
の他の値を任意に割り当てられることができる。各状態
は、メモリセル１３０の異なる抵抗に対応する。４つの
ビット状態を以下に説明する。 【００２９】メモリセル１３０の第１の状態が図５Ａに
示されており、それは「１」の状態値を割り当てられる
ことができる。図６では、状態１が、メモリセル１３０
の抵抗値としても示される。状態１では、ＭＲＡＭ書換
え可能エレメント１３４は低抵抗状態、すなわち平行状
態にあり、ＭＴＪライトワンスエレメント１３６は高抵
抗状態にある。メモリセル１３０内の任意の導体からの
抵抗が最小であるものと仮定すると、メモリセル１３０
の抵抗は、書換え可能エレメント１３４およびライトワ
ンスエレメント１３６の抵抗の和に概ね等しい。状態１
では、メモリセル１３０の合成抵抗はＲ１である。 【００３０】メモリセル１３０の第２の状態が図５Ｂに
示されており、それは「２」の状態値を割り当てられる
ことができる。状態２では、ＭＲＡＭ書換え可能エレメ
ント１３４は高抵抗状態、すなわち反平行状態にある。
ＭＴＪライトワンスエレメント１３６は高抵抗状態にあ
る。メモリセル１３０の合成抵抗はＲ２である。 【００３１】メモリセル１３０の第３の状態が図５Ｃに
示されており、それは「３」の状態値を割り当てられる
ことができる。状態３では、ＭＲＡＭ書換え可能エレメ
ント１３４は低抵抗状態、すなわち平行状態にある。Ｍ
ＴＪライトワンスエレメント１３６は低抵抗状態にあ
る。メモリセル１３０の合成抵抗はＲ３である。図５Ｃ
に示される実施形態では、低抵抗状態は短絡状態であ
る。短絡は短絡Ｓとして記号によって示される。 【００３２】メモリセル１３０の第４の状態が図５Ｄに
示されており、それは「４」の状態値を割り当てられる
ことができる。状態４では、ＭＲＡＭ書換え可能エレメ
ント１３４は高抵抗状態、すなわち反平行状態にある。
ＭＴＪライトワンスエレメント１３６は低抵抗状態にあ
る。メモリセル１３０の合成抵抗はＲ４である。図５Ｄ
に示される実施形態では、ライトワンスエレメント１３
６の低抵抗状態は短絡状態である。 【００３３】メモリセル１３０のための抵抗値Ｒ１、Ｒ
２、Ｒ３、およびＲ４は読出し動作中に検出可能であ
り、メモリセル１３０が取る状態１〜４のいずれかを示
す。状態１〜４は、書込みプロセスによってメモリセル
１３０にプログラミングされ得る。一般に、メモリセル
１３０は、ライトワンスエレメント１３６のプログラミ
ング、すなわち書込み前には、状態１および２のいずれ
か一方を取ることができる。ライトワンスエレメント１
３６をプログラミングした後、メモリセル１３０は状態
３および４のいずれか一方を取ることができる。 【００３４】図７Ａはメモリセル１３０を含むメモリア
レイ１００の一部の断面図である。図７Ｂはメモリアレ
イ１００の一部の平面図である。図７Ａでは、書換え可
能エレメント１３４はＭＲＡＭエレメントであり、ライ
トワンスエレメント１３６はＭＴＪエレメントである。
メモリセル１３０は基板１６０上に配置され、ワード線
１１０とビット線１２０との間に挟まれる。ビット線１
２０は絶縁体層１６２上に配置されることができ、その
絶縁体層１６２はメモリアレイ１００の基板１６０上に
配置される。絶縁体層１６２は、たとえば、ＳｉＯｘ、
ＳｉＮｘ、ＳｉＯｘＮｙ、ＡｌＯｘ、ＴａＯｘ、ＴｉＯ
ｘ、ＡｌＮｘおよび他の非導電性材料とすることができ
る。絶縁体層１６２は、たとえば、堆積プロセスによっ
て形成され得る。基板１６０は、たとえば半導体基板と
することができる。基板１６０は電子回路を含むことが
でき、絶縁体層１６２は回路をメモリセル１３０から絶
縁する。代案として、ビット線１２０は基板１６０上に
直接的に配置され得る。絶縁体１６４は、絶縁層１６２
上に、かつメモリセル１３０の間に配置され得る。絶縁
体１６４は、例示のために、図７Ｂには示されていな
い。絶縁体１６４は、たとえば、ＳｉＯｘ、ＳｉＮｘ、
ＳｉＯｘＮｙ、ＡｌＯｘ、ＴａＯｘ、ＴｉＯｘ、ＡｌＮ
ｘおよび他の非導電性材料とすることができる。絶縁体
１６４は、たとえば、堆積プロセスによって形成され得
る。 【００３５】図８Ａ〜図８Ｄは、メモリセル１３０を詳
細に示しており、メモリセル１３０が取ることができる
４つの状態を示す。 【００３６】図８Ａおよび図８Ｂを参照すると、書換え
可能エレメント１３４はピン止め層１３８と自由層１４
０とを含む。自由層１４０およびピン止め層１３８は、
トンネル障壁層１３９によって分離される。ピン止め層
１３８は、矢印１４２によって示される、固定された磁
化の向きを有する。自由層１４０の２つの可能な磁化の
向きは、矢印１４４（図８Ａ）および１４４’（図８
Ｂ）によって示される。磁化は、自由層１４０の「磁化
容易軸」に沿って２つの対向する平行方向のうちの一方
に向けられる。自由層１４０は、たとえば、ＮｉＦｅお
よびＮｉＦｅＣｏのような強磁性材料から形成され得
る。ピン止め層１３８は、ＭＲＡＭデバイスにおいてピ
ン止め層を形成するための任意の既知のプロセスによっ
て、多数の層として形成され得る。たとえば、ピン止め
層１３８は、ＮｉＦｅまたはＮｉＦｅＣｏからなるシー
ド層（seed layer）と、反強磁性金属層と、反強磁性層
上に配置されるＮｉＦｅまたはＮｉＦｅＣｏの層とから
なることができる。トンネル障壁層１３９は、ＳｉＯ
ｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、ＡｌＯｘ、ＴａＯｘ、Ｔ
ｉＯｘ、ＡｌＮｘおよび他の絶縁体のような材料から形
成され得る。 【００３７】図８Ａのメモリセル１３０は平行な向きに
あり、それは図６に示される状態１に対応する。図８Ｂ
のメモリセル１３０は反平行の向きを有し、それは状態
２に対応する。 【００３８】状態１のメモリセル１３０はプログラミン
グされていない。従来のＭＲＡＭデバイスの場合のよう
に、選択されたメモリセル１３０を状態１から状態２に
切り替えるために、選択されたメモリセル１３０におい
て交差するワード線１１０およびビット線１２０に、そ
れぞれ書込み電流Ｉｘおよび書込み電流Ｉｙが供給され
る。２つの書込み電流ＩｘおよびＩｙによって生成され
る合成磁界が、自由層１４０の磁化を、ピン止め層１３
８に対して平行から反平行に切り替える。書込み電流Ｉ
ｙが逆方向（すなわち、電流−Ｉｙ）に加えられて、メ
モリセルを状態２から状態１に戻すことができる。 【００３９】書込み電流Ｉｘは、行デコーダ３００内の
スイッチを閉じて、選択されたメモリセル１３０を含む
行を書込み電流Ｉｘに結合することにより、選択された
メモリセル１３０に加えられ得る。同時に、選択された
行は、スイッチバンク３０２内のスイッチを閉じること
により接地に結合される。書込み電流Ｉｙは、列デコー
ダ４００内のスイッチを閉じて、選択されたメモリセル
１３０を含む列を書込み電流Ｉｙに結合することによ
り、選択されたメモリセル１３０に加えられ得る。同時
に、選択された列は、スイッチバンク４０２内のスイッ
チを閉じることにより接地に結合される。 【００４０】ライトワンスエレメント１３６をプログラ
ミングすることにより、メモリセル１３０は、状態３と
状態４との間で切り替えられることが可能になり、その
プログラミングはメモリセル１３０の全抵抗を下方にシ
フトする効果を有する。書換え可能エレメント１３４
は、たとえば、状態１の間に、Ｒ−ΔＲ／２の低抵抗値
を有することができる（図６を参照）。状態２の書換え
可能エレメント１３４の高抵抗はＲ＋ΔＲ／２とするこ
とができる。ライトワンスエレメント１３６の抵抗は、
たとえば、状態１および状態２においてＲとすることが
できる。この場合、状態１のメモリセル１３０の抵抗は
２Ｒ−ΔＲ／２であり、状態２のメモリセル１３０の抵
抗は２Ｒ＋ΔＲ／２である。ライトワンスエレメント１
３６の構造は以下に説明される。 【００４１】図８Ａ〜図８Ｄに示される実施形態では、
ライトワンスエレメント１３６はＭＴＪである。図８Ｃ
および図８Ｄを参照すると、ライトワンスエレメント１
３６は、第１の導体１４６と、トンネル障壁１４８と、
第２の導体１５０とからなる。第１および第２の導体１
４６および１５０は、たとえば、アルミニウム、銅、
銀、金、それらの合金および他の導体のような任意の導
電性材料から形成されることができ、たとえば、堆積プ
ロセスによって形成され得る。トンネル障壁１４８は、
たとえば、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、ＡｌＯ
ｘ、ＴａＯｘ、ＴｉＯｘ、ＡｌＮｘおよび他の誘電体材
料のような材料から形成されることができ、堆積プロセ
スによって形成され得る。 【００４２】プログラミング前に、ライトワンスエレメ
ント１３６は、たとえばＲの抵抗を有することができ
る。ライトワンスエレメント１３６は、メモリセル１３
０に書込み電圧Ｖｗを印加することにより、プログラミ
ング中に短絡され得る。ライトワンスエレメントを短絡
した後、状態３および状態４の場合の抵抗値は、それぞ
れＲ−ΔＲ／２およびＲ＋ΔＲ／２によって近似される
ことができる。メモリセル１３０の抵抗の下方へのシフ
トは図６に示される。 【００４３】ライトワンスエレメント１３６は、駆動源
電位（すなわち、書込み電圧Ｖｗ）をメモリセル１３０
に印加することにより短絡される。書込み電圧Ｖｗによ
って、導体１４６、１５０のうちの一方の導電性材料
が、障壁層１４８を通って他方の導体に拡散する。図８
Ｃおよび図８Ｄに示されるように、書込み電圧Ｖｗが印
加されるとき、導電経路ＣＰが、第２の導体１５０から
第１の導体１４６まで形成される。ライトワンスエレメ
ント１３６を短絡することにより、ライトワンスエレメ
ント１３６の抵抗が、Ｒの高抵抗値から低抵抗値に変化
する。低抵抗値は、たとえば、プログラミング前のライ
トワンスエレメント１３６の抵抗より一桁以上低い値に
することができる。 【００４４】書込み電圧Ｖｗは、行デコーダ３００内の
スイッチを閉じて、選択されたメモリセル１３０を含む
行を書込み電圧Ｖｗに結合することにより、選択された
メモリセル１３０に印加され得る。同時に、選択された
メモリセル１３０は、列デコーダ４００内のスイッチを
閉じることにより接地に結合され得る。またライトワン
スエレメント１３６は、選択されたメモリセル１３０に
書込み電流Ｉｗを加えることによりプログラミングされ
得る。書込み電圧Ｖｗを用いることと書込み電流Ｉｗを
用いることとの違いは単に、アレイをプログラミングす
るために使用される書込み回路の機能であり（たとえ
ば、電圧源対電流源）、この２つの方法は同様の結果を
生じる。 【００４５】一旦ライトワンスエレメント１３６がプロ
グラミングされたなら、書換え可能エレメント１３４
は、平行状態と反平行状態との間で切り替えられ、メモ
リセルをそれぞれ状態３および状態４にすることができ
る。図８Ｃのメモリセル１３０は状態３にあり、図８Ｄ
のメモリセル１３０は状態４にある。ライトワンスエレ
メント１３６が短絡される場合には、メモリセル１３０
の抵抗は、書換え可能エレメント１３４の抵抗によって
近似され得る。それゆえ、状態３のメモリセル１３０の
抵抗はＲ−ΔＲ／２によって近似されることができ、状
態４のメモリセル１３０の抵抗はＲ＋ΔＲ／２である。
メモリセル１３０の状態１〜４の抵抗は、読出し動作中
に検出可能である。 【００４６】図９Ａ〜図９Ｃは、メモリセル１３０’を
有するメモリアレイ１００’の代替の実施形態を示す。
図９Ａおよび図９Ｂは、メモリセル１３０’を含むメモ
リアレイ１００’の一部の側断面図である。図９Ｃは、
メモリセル１３０’を有するメモリアレイ１００’の部
分の平面図である。図８Ａ〜図８Ｄに示される実施形態
の場合のように、メモリセル１３０’は、書換え可能エ
レメント１３４と直列にライトワンスエレメント１３６
を含む。書換え可能エレメント１３４はＭＲＡＭエレメ
ントとすることができ、ライトワンスエレメント１３６
は、トンネル接合（ＴＪ）のようなアンチヒューズエレ
メントとすることができる。メモリセル１３０’は、書
換え可能エレメント１３４の磁化の向きに応じて、状態
１および状態２を取ることができ、ライトワンスエレメ
ント１３６がプログラミングされ、ライトワンスエレメ
ント１３６内に導電経路ＣＰが形成された後に、状態３
および状態４を取ることができる。 【００４７】メモリアレイ１００’は、図３に示される
メモリアレイ１００と同様とすることができ、図４に示
されるメモリデバイス１０において使用され得る。しか
しながら、図９Ａ〜図９Ｃに示される実施形態では、メ
モリアレイ１００’は、ビット線１２０と平行に延在
し、かつビット線１２０から間隔をおいて配置される中
間導体１２２の付加的な列を含む。中間導体１２２とビ
ット線１２０との平行な配列が図９Ｃに示される。中間
導体１２２がメモリアレイ１００’の列に沿って延在す
る場合には、列デコーダ４００（図４を参照）およびス
イッチバンク４０２は、中間導体１２２の選択された列
をＩｙ、Ｖｗ、Ｉｗに、または接地に結合するために、
追加の１組のスイッチを設けられることができる。 【００４８】中間導体１２２は、メモリセル１３０’内
の中間電極として機能する。この実施形態では、書込み
電圧Ｖｗまたは書込み電流Ｉｗは、書換え可能エレメン
ト１３４を書込み電流Ｉｗまたは書込み電圧Ｖｗにさら
すことなく、ライトワンスエレメント１３６に加えられ
ることができる。具体的には、選択されたメモリセル１
３０’内のライトワンスエレメント１３６をプログラミ
ングするために、書込み電圧Ｖｗまたは書込み電流Ｉｗ
がビット線１２０に加えられることができ、中間導体１
２２が接地に結合され得る。ワード線１１０はグランド
から切り離され、それによりライトワンスエレメント１
３６のプログラミング中に、書換え可能エレメント１３
４に電流が流れるのを防ぐことができる。 【００４９】同様に、書込み電流＋／−Ｉｙが中間導体
１２２に流れ、かつ書込み電流Ｉｘがワード線１１０に
流れて、書換え可能エレメント１３４の磁化の向きを変
化させ、それにより選択されたメモリセル１３０’を、
状態１と状態２との間で、または状態３と状態４との間
で切り替えることができる。 【００５０】またメモリセル１３０’は、書換え可能エ
レメント１３４とライトワンスエレメント１３６とに直
列に抵抗性エレメント１５２も含むことができる。抵抗
性エレメント１５２は図６において、状態１〜４の抵抗
を上方にシフトするが、メモリセル実施形態の全般的な
動作を変更することはない。抵抗性エレメント１５２
は、たとえば、ダイヤモンドライクカーボン（ＤＬＣ）
の層、Ｔｉ／Ｔａ／Ｘ（ただしＸは金属）の層、Ｔｉ／
ＴａＮ／ＴｉＷの層のような材料および他の材料から形
成され得る。抵抗性エレメント１５２の材料および／ま
たは厚みは、抵抗性エレメント１５２がメモリセル１３
０’のプログラミング中にアンチヒューズとして動作し
ないように選択される。 【００５１】図９Ａ〜図９Ｃに示される実施形態では、
中間導体は、ビット線１２０ではなく、代わりにワード
線１１０と平行に延在し、かつワード線１１０から間隔
をおいて配置されることができる。この構成では、ライ
トワンスエレメント１３６ではなく、書換え可能エレメ
ント１３４が、中間導体とビット線１２０との間に配置
され、結果として、書換え可能エレメント１３４をプロ
グラミングするために、直交電流を加えることができ
る。中間導体がメモリアレイ１００’の行に沿って延在
する場合には、行デコーダ３００およびスイッチバンク
３０２は、中間導体１２２の選択された列をＩｙ、Ｖ
ｗ、Ｉｗ、Ｖｒに、または接地に結合するために、追加
の１組のスイッチを設けられることができる。 【００５２】上述の実施形態は、ライトワンスエレメン
トを短絡することに関して説明された。メモリセルの抵
抗は、第１のトンネル接合誘電体にわたって、導電性エ
レメントを部分的に拡散することにより変更される場合
もある。これは「部分的溶断」と呼ばれる。トンネル接
合の部分的溶断によって、トンネル接合が完全に短絡す
ることなく、トンネル接合の抵抗が低減される。 【００５３】図１０Ａは、代替のメモリセル２３０を有
するアレイ２００の一部の側断面図である。図１０Ｂ
は、図１０Ａに示されるアレイ２００の部分の平面図で
ある。図１０Ａおよび図１０Ｂに示されるアレイ２００
は、図３および図４に示されるアレイ１００と構成にお
いて同様とすることができ、図４に示されるメモリデバ
イス１０に組み込まれることができる。 【００５４】メモリセル２３０は、ライトワンスエレメ
ント２３６と直列に書換え可能エレメント２３４を含
む。メモリセル２３０は、ワード線２１０とビット線２
２０との間に挟まれ、絶縁体２６４が、メモリセル２３
０の間に配置されることができる。絶縁体２６４は、例
示のために、図１０Ｂには示されない。 【００５５】図１０Ａおよび図１０Ｂに示される実施形
態では、ライトワンスエレメント２３６はヒューズエレ
メントである。メモリセル２３０は、ライトワンスエレ
メントと書換え可能エレメントとの組み合わせがメモリ
セル２３０内の４つの状態を与えるという点で、先に説
明されたメモリセル１３０と類似する。しかしながら、
選択されたメモリセル２３０内のヒューズライトワンス
エレメント２３６がプログラミングされるとき、選択さ
れたメモリセル２３０の抵抗は、減少するのではなく増
加する。 【００５６】書換え可能エレメント２３４は、たとえ
ば、ＭＲＡＭエレメントのようなエレメントとすること
ができる。ＭＲＡＭエレメント２３４は、ピン止め層２
３８と自由層２４０とを含む。自由層２４０およびピン
止め層２３８は、トンネル障壁層２３９によって分離さ
れる。自由層２４０の磁化の向きは、矢印２４４および
２４４’によって示され、ピン止め層２３８の磁化の向
きは、矢印２４２によって示される。 【００５７】ヒューズライトワンスエレメント２３６
は、端子２４６、２５０間に挟まれるヒューズ層２４８
を含む。ヒューズ層２４８は、たとえば薄膜抵抗とする
ことができ、たとえば、Ｓｉ、Ｇｅのような半導体材
料、またはＡｌ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔおよびそれら
の合金のような導体から形成され得る。たとえば、Ｉ
ｎ、Ｚｎ、Ｓｎ、Ｐｂのような低融点材料、耐火金属
（たとえば、Ｔａ、Ｗ）、およびＮｉ、Ｃｒおよびその
合金のような遷移金属が使用されてもよい。端子２４
６、２５０は、たとえば、Ａｌ、Ｃｕ、Ａｇ、Ａｕ、Ｐ
ｔおよび他の導体のような任意の導電性材料から形成さ
れることができ、堆積プロセスによって形成され得る。
ライトワンスエレメント２３６は、並列、または「シャ
ント」抵抗２５２を含むこともできる。シャント抵抗２
５２は、ライトワンスエレメント２３６がプログラミン
グされる際に、メモリセル２３０にわたる開回路を防
ぐ。シャント抵抗２５２は、半導体処理において用いら
れる材料のような抵抗性材料から形成され得る。そのよ
うな材料の例には、窒化物、シリサイド、ドープド酸化
物および他の半導体材料が含まれる。 【００５８】メモリセル２３０は状態１〜４のいずれか
１つを取ることができる。メモリセル２３０の抵抗状態
が図１１に示される。ライトワンスエレメント２３６を
プログラミングする前に、メモリセルは状態１および状
態２のいずれか一方を取ることができる。ライトワンス
エレメント２３６をプログラミングすることにより、メ
モリセル２３０は、状態３と状態４との間で切り替えら
れることが可能になる。書換え可能エレメント２３４
は、たとえば、状態１の低抵抗値（平行）と、状態２の
高抵抗値（反平行）とを有することができる。 【００５９】図１０Ａおよび図１０Ｂに示される実施形
態では、ライトワンスエレメント２３６はヒューズエレ
メントである。プログラミング前に、ライトワンスエレ
メント２３６は、相対的に低い抵抗を有することができ
る。ライトワンスエレメント２３６は、メモリセル２３
０に書込み電圧Ｖｗまたは書込み電流Ｉｗを供給するこ
とにより、プログラミング中に溶断され得る。書込み電
圧Ｖｗまたは書込み電流Ｉｗを加えることにより、ヒュ
ーズ層２４８が破壊され、端子２４６、２５０間の回路
が開放状態になる。ヒューズ層２４８が完全に溶断され
る場合には、ライトワンスエレメント２３６の抵抗は高
抵抗状態に上昇し、シャント抵抗２５２の抵抗に概ね等
しくなることができる。ライトワンスエレメントの抵抗
は、ヒューズ層２４８の「部分的溶断」によっても増加
し、その場合には、ヒューズ層２４８のある導電性部分
は無傷のままである。 【００６０】ヒューズ層２４８を溶断することにより、
メモリセル２３０の全抵抗が増加する。抵抗の上方への
シフトが図１１に示される。ライトワンスエレメント２
３６をプログラミングした後、メモリセル２３０は状態
３と状態４との間で切り替えられることができる。 【００６１】図１０Ａおよび図１０Ｂに示されるアレイ
２００は中間導体２２２を含む。中間導体２２２は、ビ
ット線２２０に平行に延在し、かつビット線２２０から
間隔をおいて配置される。中間導体２２２は、メモリセ
ル２３０内の中間電極として機能する。それゆえ、書換
え可能エレメント２３４を電流Ｉｗまたは電圧Ｖｗにさ
らすことなく、書込み電圧Ｖｗまたは書込み電流Ｉｗが
ライトワンスエレメント２３６に加えられることができ
る。ライトワンスエレメント２３６は、ビット線２２０
に書込み電圧Ｖｗまたは書込み電流Ｉｗを加えることに
よりプログラミングされることができ、中間導体２２２
は接地に結合されることができる。ワード線２１０は接
地から切り離され、書換え可能エレメント２３４に電流
が流れるのを防ぐことができる。同様に、書込み電流＋
／−Ｉｙが中間導体２２２に流され、書込み電流Ｉｘが
ワード線２１０に流されて、書換え可能エレメント２３
４の磁化の向きを変更することができる。 【００６２】図１０Ａおよび図１０Ｂに示される実施形
態では、中間導体は、ビット線２２０に平行にではな
く、代わりにワード線２１０に平行に延在し、かつワー
ド線２１０から間隔をおいて配置されることもできる。
この構成では、ライトワンスエレメント２３６ではな
く、書換え可能エレメント２３４が、中間導体とビット
線２２０との間に配置され、書換え可能エレメント２３
４をプログラミングするために、直交電流が加えられる
ことができる。 【００６３】中間導体２２２がメモリアレイ２００の列
に沿って延在する場合には、列デコーダ４００（図４を
参照）およびスイッチバンク４０２は、中間導体２２２
の選択された列をＩｙ、Ｖｗ、Ｉｗに、または接地に結
合するために、追加の１組のスイッチを設けられること
ができる。中間導体２２２がメモリアレイ２００の行に
沿って延在する場合には、行デコーダ３００およびスイ
ッチバンク３０２は、中間導体の選択された列をＩｙ、
Ｖｗ、Ｉｗ、Ｖｒに、または接地に結合するために、追
加の１組のスイッチを設けられることができる。 【００６４】ここで、メモリアレイ２００を形成する方
法が図１２Ａ〜図１２Ｃに関連して説明される。 【００６５】図１２Ａを参照すると、製造されているメ
モリアレイ２００内の１つのメモリセル２３０が示され
ており、メモリアレイ２００は、基板２６０上に絶縁体
層２６２を堆積することにより形成され得る。絶縁体層
は、たとえば、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、Ａ
ｌＯｘ、ＴａＯｘ、ＴｉＯｘ、ＡｌＮｘおよび他の非導
電性材料とすることができる。絶縁体層２６２は、たと
えば、堆積プロセスによって形成され得る。基板２６０
は、たとえば、半導体基板とすることができる。ワード
線２１０が絶縁体層２６２上に形成される。 【００６６】その後、書換え可能エレメント２３４が、
ワード線２１０上に形成される。書換え可能エレメント
２３４がＭＲＡＭエレメントである場合には、エレメン
ト２３４は、ＭＲＡＭ記憶エレメントを製造するための
任意の既知の方法によって形成され得る。 【００６７】その後、中間導体２２２が、書換え可能エ
レメント２３４上に形成される。中間導体２２２は、た
とえば、堆積プロセスによって形成され得る。 【００６８】次に、ライトワンスエレメント６００が書
換え可能エレメント２３４上に形成される。ライトワン
スエレメント６００は、一連の堆積プロセスによって形
成され得る。 【００６９】図１２Ｂを参照すると、抵抗性材料２５０
がライトワンスエレメント６００上に堆積され、ライト
ワンスエレメント２３６が完成する。その後、製造され
ているアレイは絶縁体２６４によって覆われる。絶縁体
２６４は、たとえば、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮ
ｙ、ＡｌＯｘ、ＴａＯｘ、ＴｉＯｘ、ＡｌＮｘおよび他
の非導電性材料とすることができる。絶縁体層２６４
は、たとえば、堆積プロセスによって形成され得る。 【００７０】図１２Ｃを参照すると、バイア６０２が、
ライトワンスエレメント２３６上の絶縁体２６４に開け
られる。バイア６０２は、たとえば、エッチングによっ
て形成され得る。その後、導電性のビット線２２０がバ
イア６０２上に形成される。 【００７１】ここで、上述のメモリセル実施形態をプロ
グラミングするために使用される書込み動作が、図１３
に関連して説明される。書込み動作において説明される
ステップは、メモリセル１３０、１３０’または２３０
の任意の実施形態を含むアレイをプログラミングするた
めに使用され得る。図１３に示される書込み動作では、
選択されたメモリセルは最初に状態１にある。 【００７２】ステップＳ１０では、コントローラまたは
他の処理装置（図示せず）が、選択されたメモリセルが
状態２にプログラミングされることになるか、状態３ま
たは状態４にプログラミングされることになるかを判定
する。選択されたメモリセルが状態２にプログラミング
されることになる場合には、書込み電流ＩｘおよびＩｙ
が、選択されたメモリセルに加えられる。書込み電流Ｉ
ｘおよびＩｙは、合成磁界を生成し、選択されたメモリ
セル内のＭＲＡＭ書換え可能エレメントの磁化の向きを
切り替える直交電流とすることができる。メモリアレイ
１００が中間導体を含む場合には、書込み電流Ｉｘまた
はＩｙのいずれか一方は、選択されたメモリセルを通過
する中間導体に生成され得る。ここで、選択されたメモ
リセルは状態２になり、セルのプログラミングはステッ
プＳ３０において終了される。 【００７３】選択されたメモリセルが状態３または状態
４にプログラミングされることになる場合には、選択さ
れたセル内のライトワンスエレメントが最初にプログラ
ミングされる。ステップＳ２４では、書込み電圧Ｖｗま
たは書込み電流Ｉｗが、選択されたメモリセルに加えら
れ、選択されたメモリセルがプログラミングされる。メ
モリアレイ１００が中間導体を含む場合には、書込み電
圧Ｖｗまたは書込み電流Ｉｗが、選択されたメモリセル
を通過する中間導体に加えられ、ライトワンスエレメン
トのみが書込み電圧Ｖｗまたは書込み電流Ｉｗにさらさ
れるようにすることができる。代案として、中間導体は
接地に接続されることができ、書込み電流Ｉｗまたは書
込み電圧Ｖｗは、選択されたメモリセルと交差するワー
ド線に加えられることができる。 【００７４】選択されたメモリセルがアンチヒューズラ
イトワンスエレメントを含む場合には、アンチヒューズ
エレメントが溶断され、短絡されて、選択されたメモリ
セルの抵抗が減少できる。選択されたメモリセルがヒュ
ーズライトワンスエレメントを含む場合には、ヒューズ
エレメントが溶断され、選択されたメモリセルの抵抗が
増加する。ここで、選択されたメモリセルは状態３にあ
る。状態３が選択されたメモリセルの所望の状態である
場合には、セルのプログラミングはステップＳ３０にお
いて終了される。 【００７５】選択されたメモリセルが状態４にプログラ
ミングされることになる場合には、上記のステップＳ２
０において説明されたように、ステップＳ２８におい
て、書込み電流ＩｘおよびＩｙが、選択されたメモリセ
ルに加えられる。セルのプログラミングはステップＳ３
０において終了される。 【００７６】上記の方法は、最初に状態１にある選択さ
れたメモリセルのプログラミングを説明する。上述のメ
モリセル実施形態は、ライトワンスエレメントをプログ
ラミングする前に、状態１と状態２との間で切り替えら
れることができる。たとえば、選択されたメモリセルに
書込み電流Ｉｘおよび−Ｉｙを加えることにより、状態
２のメモリセルを状態１に切り替えることができる。同
様に、メモリセル内のライトワンスエレメントをプログ
ラミングした後に、選択されたメモリセルを状態３と状
態４との間で切り替えることができる。 【００７７】ここで、図４を参照して、メモリセル１０
の読出しプロセスを説明する。メモリデバイス１０は、
Tran等に付与された特許文献１（その内容が参照により
本明細書に組み込まれる）に開示されるような、等電位
読出しプロセスを用いることができる点で有利である。
等電位読出しプロセスは、選択されたメモリセル１３０
に関連して以下に概要が述べられるが、説明されるプロ
セスは、本明細書に説明される代替のメモリセル実施形
態を用いるメモリデバイス１０にも適する。 【００７８】選択されたメモリセル１３０の状態を判定
する（すなわち、読み出す）ために、読出し電位Ｖｒ
が、選択されたメモリセル１３０の行に対応するワード
線１１０に印加され、選択されたメモリセル１３０の列
に対応するビット線１２０が、列デコーダ４００を通し
てセンス増幅器５００に結合される。センス増幅器５０
０は、たとえば、仮想グランドにすることができる。メ
モリアレイ１００内の全ての他のビット線１２０には、
等電位が印加され得る。センス増幅器５００は、選択さ
れたビット線１２０からの電流をセンシングし、選択さ
れたメモリセル１３０の二値状態を判定する。その状態
は、センス増幅器５００からの出力に結合される処理装
置（図示せず）によって検出され得る。なお、センス増
幅器５００の出力は選択されたメモリセル１３０の抵抗
を示す。代案として、センス増幅器５００は、選択され
たメモリセル１３０の状態を判定し、その状態を処理装
置に出力するための回路を含むことができる。 【００７９】選択されたメモリセル１３０は、それぞれ
セル１３０の異なる抵抗値に対応する状態１〜４のうち
のいずれかを取ることができる。アンチヒューズ実施形
態の抵抗値を開示する図６に示されるように、それらの
状態は、大きい順に２、１、４、３となることができ
る。それゆえ、センス増幅器５００によってセンシング
される読出し電流は、大きい順にそれぞれの状態３、
４、１、２について、それぞれＩ３、Ｉ４、Ｉ１、Ｉ２
になるであろう。ヒューズ実施形態の抵抗値を開示する
図１１に示されるように、それらの状態は、大きい順
に、４、３、２、１となることができる。それゆえ、セ
ンス増幅器５００によってセンシングされる読出し電流
は、大きい順にそれぞれの状態１、２、３、４につい
て、それぞれＩ１、Ｉ２、Ｉ３、Ｉ４になるであろう。 【００８０】メモリデバイス１０が、図９Ａ〜図１０Ｂ
に示されるメモリアレイセルの場合のように中間導体を
含む場合には、中間導体は、読出し方式において使用さ
れ得る。たとえば、等電位方式の均衡を保つために、図
９Ａ〜図９Ｃに示されるように、中間導体１２２に電圧
が印加され得る。 【００８１】別の代替の読出し方法は、中間導体を用い
てライトワンスエレメントおよび書換え可能エレメント
を別々に読み出すことを含む。 【００８２】上述の実施形態によれば、メモリデバイス
１０は、メモリアレイ内のメモリセルを分離するため
に、ダイオードまたはトランジスタのような、シリコン
ベースの能動分離素子を必要としない。それゆえ、メモ
リデバイス１０は、積み重ねられたメモリエレメントを
含み、アレイ密度を高めることができる。ＭＲＡＭ、ヒ
ューズおよびアンチヒューズデバイスは比較的小さくす
ることができ、それによりアレイ１００の実現可能なア
レイ密度をさらに高めることができる。 【００８３】上述の実施形態によれば、状態１〜４がメ
モリセルに格納されることができる。しかしながら、こ
の規定は任意であり、任意の記号で表された値を用い
て、先に説明されたメモリセルの状態を示すことができ
る。 【００８４】本明細書において、用語「行」および
「列」、または「ワード」および「ビット」はメモリア
レイ内の固定された向きを意味しない。さらに、これら
の用語は必ずしも直交する関係を意味しない。 【００８５】図４に示されるセンス増幅器５００は、メ
モリデバイス１０内のメモリセルの二値状態を検出する
ためのセンシングデバイスの一例である。実際には、た
とえば、トランスインピーダンスセンス増幅器、電荷注
入センス増幅器、差動センス増幅器またはデジタル差動
センス増幅器のような他のセンシングデバイスを用いる
ことができる。１つのセンス増幅器５００が図４に示さ
れる。実際には、より多くのセンシングデバイスがメモ
リアレイに結合され得る。たとえば、メモリアレイ内の
各ビット線に対して１つのセンス増幅器を含むことがで
きる。 【００８６】上述のメモリデバイス実施形態は、幅広い
用途に使用され得る。１つの用途は、記憶モジュールを
有するコンピューティングデバイスである。その記憶モ
ジュールは、長期記憶のために１つまたは複数のメモリ
アレイを含むことができる。その記憶モジュールは、ラ
ップトップコンピュータ、パーソナルコンピュータおよ
びサーバのような装置に使用され得る。 【００８７】メモリデバイス１０が典型的な実施形態に
関連して説明されたが、当業者には数多くの変更形態が
容易に明らかになるであろう。本開示は、その変形形態
を網羅することを意図している。 【００８８】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施形態を示す。 １．メモリアレイ（100、200）であって、複数のメモリ
セル（130、230）と、前記メモリセル（130、230）に結
合される複数のワード線（110、210）と、前記メモリセ
ル（130、230）に結合される複数のビット線（120、22
0）とを含み、前記ワード線（110、210）が、前記メモ
リセル（130、230）において前記ビット線（120、220）
と交差し、メモリセル（130、230）が、ライトワンスエ
レメント（136、236）と、前記ライトワンスエレメント
（136、236）と直列の書換え可能エレメント（134、23
4）とからなる、メモリアレイ（100、200）。 ２．前記ライトワンスエレメント（136、236）がプログ
ラミングされる前に、前記メモリセル（130、230）が、
第１の状態と第２の状態との間でプログラミング可能で
ある、上記１に記載のメモリアレイ（100、200）。 ３．前記ライトワンスエレメント（136、236）がプログ
ラミングされた後に、前記メモリセル（130、230）が、
第３の状態と第４の状態との間でプログラミング可能で
ある、上記２に記載のメモリアレイ（100、200）。 ４．前記ライトワンスエレメント（136）がアンチヒュ
ーズエレメントからなる、上記３に記載のメモリアレイ
（100）。 ５．前記書換え可能エレメント（134、234）が磁気ラン
ダムアクセスメモリエレメントからなる、上記４に記載
のメモリアレイ（100）。 ６．前記ライトワンスエレメント（236）がヒューズエ
レメントからなる、上記３に記載のメモリアレイ（20
0）。 ７．前記書換え可能エレメント（134、234）が磁気ラン
ダムアクセスメモリエレメントからなる、上記６に記載
のメモリアレイ（100、200）。 ８．前記書換え可能エレメント（134、234）が高抵抗状
態と低抵抗状態との間でプログラミング可能である、上
記１に記載のメモリアレイ（100、200）。 ９．前記ライトワンスエレメント（136）が高抵抗状態
から低抵抗状態にプログラミング可能である、上記８に
記載のメモリアレイ（100）。 １０．前記ライトワンスエレメント（236）が低抵抗状
態から高抵抗状態にプログラミング可能である、上記８
に記載のメモリアレイ（200）。 【００８９】 【発明の効果】本発明によって、高いデータ記憶密度の
構成と比較的低コストとを可能にするメモリセルを有す
るメモリデバイスが提供される。
【図面の簡単な説明】
【図１】従来のＭＲＡＭメモリアレイを示す図である。
【図２】従来のＭＲＡＭメモリセルの二値状態を示す図
である。 【図３】第１の実施形態によるメモリアレイの概略的な
斜視図である。 【図４】図３に示されるようなメモリアレイと、関連す
る読出し／書込み回路とを含むメモリデバイスの概略図
である。 【図５Ａ】第１の状態のメモリセルの第１の実施形態の
概略図である。 【図５Ｂ】第２の状態のメモリセルの第１の実施形態の
概略図である。 【図５Ｃ】第３の状態のメモリセルの第１の実施形態の
概略図である。 【図５Ｄ】第４の状態のメモリセルの第１の実施形態の
概略図である。 【図６】図５Ａ〜図５Ｄに示されるメモリセルの抵抗値
を示す図である。 【図７Ａ】図３および図４に示されるメモリアレイの一
部の断面図である。 【図７Ｂ】図７Ａに示されるメモリアレイの部分の平面
図である。 【図８Ａ】メモリセルの第１の実施形態の細部と、メモ
リセルが取ることができる４つのうちの１つの状態とを
示す図である。 【図８Ｂ】メモリセルの第１の実施形態の細部と、メモ
リセルが取ることができる４つのうちの１つの状態とを
示す図である。 【図８Ｃ】メモリセルの第１の実施形態の細部と、メモ
リセルが取ることができる４つのうちの１つの状態とを
示す図である。 【図８Ｄ】メモリセルの第１の実施形態の細部と、メモ
リセルが取ることができる４つのうちの１つの状態とを
示す図である。 【図９Ａ】代替の実施形態によるメモリセルを含むメモ
リアレイの一部の断面図である。 【図９Ｂ】図９Ａに示されるメモリアレイの一部の断面
図である。 【図９Ｃ】図９Ａおよび図９Ｂに示されるメモリアレイ
の部分の平面図である。 【図１０Ａ】別の代替の実施形態によるメモリセルを有
するメモリアレイの一部の側断面図である。 【図１０Ｂ】図１０Ａに示されるアレイの部分の平面図
である。 【図１１】図１０Ａに示されるメモリセルの抵抗値を示
す図である。 【図１２Ａ】図１０Ａおよび図１０Ｂに示されるアレイ
を形成する方法を示す図である。 【図１２Ｂ】図１０Ａおよび図１０Ｂに示されるアレイ
を形成する方法を示す図である。 【図１２Ｃ】図１０Ａおよび図１０Ｂに示されるアレイ
を形成する方法を示す図である。 【図１３】書込み動作を示すフローチャートである。 【符号の説明】 10 メモリデバイス 100、200 メモリアレイ 110、210 ワード線 120、220 ビット線 130、230 メモリセル 134、234 書換え可能エレメント 136、236 ライトワンスエレメント
である。 【図３】第１の実施形態によるメモリアレイの概略的な
斜視図である。 【図４】図３に示されるようなメモリアレイと、関連す
る読出し／書込み回路とを含むメモリデバイスの概略図
である。 【図５Ａ】第１の状態のメモリセルの第１の実施形態の
概略図である。 【図５Ｂ】第２の状態のメモリセルの第１の実施形態の
概略図である。 【図５Ｃ】第３の状態のメモリセルの第１の実施形態の
概略図である。 【図５Ｄ】第４の状態のメモリセルの第１の実施形態の
概略図である。 【図６】図５Ａ〜図５Ｄに示されるメモリセルの抵抗値
を示す図である。 【図７Ａ】図３および図４に示されるメモリアレイの一
部の断面図である。 【図７Ｂ】図７Ａに示されるメモリアレイの部分の平面
図である。 【図８Ａ】メモリセルの第１の実施形態の細部と、メモ
リセルが取ることができる４つのうちの１つの状態とを
示す図である。 【図８Ｂ】メモリセルの第１の実施形態の細部と、メモ
リセルが取ることができる４つのうちの１つの状態とを
示す図である。 【図８Ｃ】メモリセルの第１の実施形態の細部と、メモ
リセルが取ることができる４つのうちの１つの状態とを
示す図である。 【図８Ｄ】メモリセルの第１の実施形態の細部と、メモ
リセルが取ることができる４つのうちの１つの状態とを
示す図である。 【図９Ａ】代替の実施形態によるメモリセルを含むメモ
リアレイの一部の断面図である。 【図９Ｂ】図９Ａに示されるメモリアレイの一部の断面
図である。 【図９Ｃ】図９Ａおよび図９Ｂに示されるメモリアレイ
の部分の平面図である。 【図１０Ａ】別の代替の実施形態によるメモリセルを有
するメモリアレイの一部の側断面図である。 【図１０Ｂ】図１０Ａに示されるアレイの部分の平面図
である。 【図１１】図１０Ａに示されるメモリセルの抵抗値を示
す図である。 【図１２Ａ】図１０Ａおよび図１０Ｂに示されるアレイ
を形成する方法を示す図である。 【図１２Ｂ】図１０Ａおよび図１０Ｂに示されるアレイ
を形成する方法を示す図である。 【図１２Ｃ】図１０Ａおよび図１０Ｂに示されるアレイ
を形成する方法を示す図である。 【図１３】書込み動作を示すフローチャートである。 【符号の説明】 10 メモリデバイス 100、200 メモリアレイ 110、210 ワード線 120、220 ビット線 130、230 メモリセル 134、234 書換え可能エレメント 136、236 ライトワンスエレメント
フロントページの続き
(72)発明者 ルン・ティー・トラン
アメリカ合衆国カリフォルニア州95070,
サラトガ，ウッドブリー・コート・5085
Ｆターム(参考） 5F083 CR12 CR14 ER22 FR05 FZ10
GA09 JA06 JA35 JA36 JA37
JA38 JA39 JA40 LA03 LA04
LA05 ZA21
Claims (1)
- 【特許請求の範囲】 【請求項１】 メモリアレイ（100、200）であって、 複数のメモリセル（130、230）と、 前記メモリセル（130、230）に結合される複数のワード
線（110、210）と、 前記メモリセル（130、230）に結合される複数のビット
線（120、220）とを含み、前記ワード線（110、210）
が、前記メモリセル（130、230）において前記ビット線
（120、220）と交差し、メモリセル（130、230）が、 ライトワンスエレメント（136、236）と、 前記ライトワンスエレメント（136、236）と直列の書換
え可能エレメント（134、234）とからなる、メモリアレ
イ（100、200）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/992,426 US6483734B1 (en) | 2001-11-26 | 2001-11-26 | Memory device having memory cells capable of four states |
| US09/992426 | 2001-11-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003204045A true JP2003204045A (ja) | 2003-07-18 |
Family
ID=25538333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002336800A Pending JP2003204045A (ja) | 2001-11-26 | 2002-11-20 | ４つの状態を取り得るメモリセルを有するメモリデバイス |
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| Country | Link |
|---|---|
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