JP2003208787A - ランダムアクセスメモリ及びその読み出し、書き込み、及びリフレッシュ方法 - Google Patents
ランダムアクセスメモリ及びその読み出し、書き込み、及びリフレッシュ方法Info
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Abstract
(57)【要約】
【課題】 ユニ−トランジスタランダムアクセスメモリ
装置及びそれの読み出し、書き込み、そしてリフレッシ
ュ方法を提供する。 【解決手段】 ツインセル構造を採用するスタティック
ランダムアクセスメモリ装置を制御する方法を提供す
る。先ず、第１セルトランジスタと第２セルトランジス
タに連結されたワードラインが活性化される。その後、
第１セルトランジスタを通じて第１セルキャパシタに連
結された第１ビットラインと、第２セルトランジスタを
通じて第２セルキャパシタに連結された第２ビットライ
ンとの電圧差が感知増幅回路を通じて感知増幅される。
第１及び第２ビットラインの中いずれか一つの電圧が所
定の基準電圧と一致する時、活性化されたワードライン
が非活性化される。
装置及びそれの読み出し、書き込み、そしてリフレッシ
ュ方法を提供する。 【解決手段】 ツインセル構造を採用するスタティック
ランダムアクセスメモリ装置を制御する方法を提供す
る。先ず、第１セルトランジスタと第２セルトランジス
タに連結されたワードラインが活性化される。その後、
第１セルトランジスタを通じて第１セルキャパシタに連
結された第１ビットラインと、第２セルトランジスタを
通じて第２セルキャパシタに連結された第２ビットライ
ンとの電圧差が感知増幅回路を通じて感知増幅される。
第１及び第２ビットラインの中いずれか一つの電圧が所
定の基準電圧と一致する時、活性化されたワードライン
が非活性化される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するものであり、より詳しくは一つのメモリユニット
として二つのメモリセルを用いたスタティックランダム
アクセスメモリ（static random access memory）に関
するものである。
関するものであり、より詳しくは一つのメモリユニット
として二つのメモリセルを用いたスタティックランダム
アクセスメモリ（static random access memory）に関
するものである。
【０００２】
【従来の技術】図１は、単一のＤＲＡＭセル構造を示す
図である。図１では、単に２個のＤＲＡＭセルＭＣ１，
ＭＣ２又はメモリセルが示されている。図１に示すよう
に、各ＤＲＡＭセルＭＣ１，ＭＣ２は一つのセルトラン
ジスタ（one cell transistor）（ＴＲ）と、一つのセ
ルキャパシタ（one cell capacitor）（Ｃ）とを備えて
いる。ＤＲＡＭセルＭＣ１の場合、セルトランジスタＴ
ＲのゲートはワードラインＷＬ１に連結され、セルトラ
ンジスタＴＲの電流経路は、ビットラインＢＬとセルキ
ャパシタＣの一電極との間に形成される。このセルキャ
パシタＣの他の電極はＶｐ電圧に連結されている。一
方、ＤＲＡＭセルＭＣ２の場合、セルトランジスタＴＲ
のゲートはワードラインＷＬ２に連結され、セルトラン
ジスタＴＲの電流経路はビットラインＢＬＢとセルキャ
パシタＣの一電極との間に形成される。このセルキャパ
シタＣの他の電極はＶｐ電圧に連結されている。ビット
ラインＢＬ，ＢＬＢは感知増幅器（sense amplifier）
１２に連結されている。
図である。図１では、単に２個のＤＲＡＭセルＭＣ１，
ＭＣ２又はメモリセルが示されている。図１に示すよう
に、各ＤＲＡＭセルＭＣ１，ＭＣ２は一つのセルトラン
ジスタ（one cell transistor）（ＴＲ）と、一つのセ
ルキャパシタ（one cell capacitor）（Ｃ）とを備えて
いる。ＤＲＡＭセルＭＣ１の場合、セルトランジスタＴ
ＲのゲートはワードラインＷＬ１に連結され、セルトラ
ンジスタＴＲの電流経路は、ビットラインＢＬとセルキ
ャパシタＣの一電極との間に形成される。このセルキャ
パシタＣの他の電極はＶｐ電圧に連結されている。一
方、ＤＲＡＭセルＭＣ２の場合、セルトランジスタＴＲ
のゲートはワードラインＷＬ２に連結され、セルトラン
ジスタＴＲの電流経路はビットラインＢＬＢとセルキャ
パシタＣの一電極との間に形成される。このセルキャパ
シタＣの他の電極はＶｐ電圧に連結されている。ビット
ラインＢＬ，ＢＬＢは感知増幅器（sense amplifier）
１２に連結されている。
【０００３】図１のＤＲＡＭセル構造において、ワード
ラインＷＬ１が選択される時、ＤＲＡＭセルＭＣ１のセ
ルキャパシタＣに貯蔵されたセルデータはチャージシェ
アリング（charge sharing）を通じてビットラインＢＬ
に伝達される。よく知られたように、ビットラインＢ
Ｌ，ＢＬＢは、感知動作が遂行される以前にアレイ用電
源電圧ＡＩＶＣの半分、即ち、１／２×ＡＩＶＣ電圧に
プリチャージされる。チャージシェアリングを通じてビ
ットラインＢＬの電位が増加又は減少される。いま、
“１”のデータがメモリセルＭＣ１に貯蔵される時は、
ビットラインＢＬの電位が増加され、“０”のデータが
メモリセルＭＣ１に貯蔵される時は、ビットラインＢＬ
の電位が減少される。この際、感知増幅器１２はビット
ラインＢＬ，ＢＬＢの間の電圧差を感知増幅する。
ラインＷＬ１が選択される時、ＤＲＡＭセルＭＣ１のセ
ルキャパシタＣに貯蔵されたセルデータはチャージシェ
アリング（charge sharing）を通じてビットラインＢＬ
に伝達される。よく知られたように、ビットラインＢ
Ｌ，ＢＬＢは、感知動作が遂行される以前にアレイ用電
源電圧ＡＩＶＣの半分、即ち、１／２×ＡＩＶＣ電圧に
プリチャージされる。チャージシェアリングを通じてビ
ットラインＢＬの電位が増加又は減少される。いま、
“１”のデータがメモリセルＭＣ１に貯蔵される時は、
ビットラインＢＬの電位が増加され、“０”のデータが
メモリセルＭＣ１に貯蔵される時は、ビットラインＢＬ
の電位が減少される。この際、感知増幅器１２はビット
ラインＢＬ，ＢＬＢの間の電圧差を感知増幅する。
【０００４】よく知られたように、ＤＲＡＭセル構造の
特性上、漏れ電流によりセルデータの損失が相存してセ
ルキャパシタに貯蔵された電荷が減少される。これによ
り、正常的な感知動作が不可能になる程度までビットラ
イン間の電位差が小さくなりリフレッシュフェイルを誘
発する。このためＤＲＡＭセル構造では、その貯蔵され
たデータを維持するために、よく知られたリフレッシュ
動作が必要となる。一つのセルキャパシタと一つのセル
トランジスタとを有するＤＲＡＭセルのリフレッシュ周
期は、“１”のセルデータのリフレッシュ時間ｔＲＥＦ
（メモリセルに貯蔵されたデータが維持されることがで
きる最大時間）を基準に決定される。
特性上、漏れ電流によりセルデータの損失が相存してセ
ルキャパシタに貯蔵された電荷が減少される。これによ
り、正常的な感知動作が不可能になる程度までビットラ
イン間の電位差が小さくなりリフレッシュフェイルを誘
発する。このためＤＲＡＭセル構造では、その貯蔵され
たデータを維持するために、よく知られたリフレッシュ
動作が必要となる。一つのセルキャパシタと一つのセル
トランジスタとを有するＤＲＡＭセルのリフレッシュ周
期は、“１”のセルデータのリフレッシュ時間ｔＲＥＦ
（メモリセルに貯蔵されたデータが維持されることがで
きる最大時間）を基準に決定される。
【０００５】このようなＤＲＡＭセル構造を採用した半
導体メモリで低電力を具現できる最も良い方法は、リフ
レッシュ周期又はリフレッシュ時間を長くすることであ
る。リフレッシュ時間又はリフレッシュ周期は、このよ
うなツインセル構造を採用することにより延ばすことが
できる。この分野によく知られたツインセル構造が図２
に示されている。
導体メモリで低電力を具現できる最も良い方法は、リフ
レッシュ周期又はリフレッシュ時間を長くすることであ
る。リフレッシュ時間又はリフレッシュ周期は、このよ
うなツインセル構造を採用することにより延ばすことが
できる。この分野によく知られたツインセル構造が図２
に示されている。
【０００６】先ず、図２を参照すると、ツインセルは二
つのＤＲＡＭセルＭＣ１，ＭＣ２とを有し、各ＤＲＡＭ
セルは、一つのセルトランジスタＴＲと一つのセルキャ
パシタＣとを備えている。ＤＲＡＭセルＭＣ１の場合、
セルトランジスタＴＲのゲートはワードラインＷＬ１に
連結され、セルトランジスタＴＲの電流経路はビットラ
インＢＬとセルキャパシタＣの一電極との間に形成され
る。このセルキャパシタＣの他の電極はＶｐ電圧に連結
されている。またＤＲＡＭセルＭＣ２の場合、セルトラ
ンジスタＴＲのゲートはワードラインＷＬ１に連結さ
れ、セルトランジスタＴＲの電流経路は、ビットライン
ＢＬＢとセルキャパシタＣの一電極との間に形成され
る。このセルキャパシタＣの他の電極はＶｐ電圧に連結
されている。ビットラインＢＬ，ＢＬＢは、感知増幅器
２２に連結されており、ツインセルを構成するＤＲＡＭ
セルは相補的にデータを貯蔵する。例えば、ＤＲＡＭセ
ルＭＣ１が“１”のセルデータを貯蔵する時、ＤＲＡＭ
セルＭＣ２は“０”のセルデータを貯蔵する。これと反
対に、ＤＲＡＭセルＭＣ１が“０”のセルデータを貯蔵
する時は、ＤＲＡＭセルＭＣ２は“１”のセルデータを
貯蔵する。
つのＤＲＡＭセルＭＣ１，ＭＣ２とを有し、各ＤＲＡＭ
セルは、一つのセルトランジスタＴＲと一つのセルキャ
パシタＣとを備えている。ＤＲＡＭセルＭＣ１の場合、
セルトランジスタＴＲのゲートはワードラインＷＬ１に
連結され、セルトランジスタＴＲの電流経路はビットラ
インＢＬとセルキャパシタＣの一電極との間に形成され
る。このセルキャパシタＣの他の電極はＶｐ電圧に連結
されている。またＤＲＡＭセルＭＣ２の場合、セルトラ
ンジスタＴＲのゲートはワードラインＷＬ１に連結さ
れ、セルトランジスタＴＲの電流経路は、ビットライン
ＢＬＢとセルキャパシタＣの一電極との間に形成され
る。このセルキャパシタＣの他の電極はＶｐ電圧に連結
されている。ビットラインＢＬ，ＢＬＢは、感知増幅器
２２に連結されており、ツインセルを構成するＤＲＡＭ
セルは相補的にデータを貯蔵する。例えば、ＤＲＡＭセ
ルＭＣ１が“１”のセルデータを貯蔵する時、ＤＲＡＭ
セルＭＣ２は“０”のセルデータを貯蔵する。これと反
対に、ＤＲＡＭセルＭＣ１が“０”のセルデータを貯蔵
する時は、ＤＲＡＭセルＭＣ２は“１”のセルデータを
貯蔵する。
【０００７】また他のツインセル構造を示す図３を参照
すると、各ＤＲＡＭセルＭＣ１〜ＭＣ４は、一つのセル
トランジスタＴＲと一つのセルキャパシタＣとを備えて
いる。ＤＲＡＭセルＭＣ１の場合、セルトランジスタＴ
ＲのゲートはワードラインＷＬ１に連結され、セルトラ
ンジスタＴＲの電流経路はビットラインＢＬ１とセルキ
ャパシタＣの一電極との間に形成される。ＤＲＡＭセル
ＭＣ２の場合、セルトランジスタＴＲのゲートはワード
ラインＷＬ１に連結され、セルトランジスタＴＲの電流
経路はビットラインＢＬ３とセルキャパシタＣの一電極
との間に形成される。これらビットラインＢＬ１，ＢＬ
３は感知増幅器３２に連結され、ＤＲＡＭセルＭＣ１，
ＭＣ２は一つのツインセルを構成する。ＤＲＡＭセルＭ
Ｃ３の場合、セルトランジスタＴＲのゲートはワードラ
インＷＬ２に連結され、セルトランジスタＴＲの電流経
路は、ビットラインＢＬ２とセルキャパシタＣの一電極
との間に形成される。またＤＲＡＭセルＭＣ４の場合、
セルトランジスタＴＲのゲートはワードラインＷＬ２に
連結され、セルトランジスタＴＲの電流経路はビットラ
インＢＬ４とセルキャパシタＣの一電極との間に形成さ
れる。ここでビットラインＢＬ２，ＢＬ４は感知増幅器
３４に連結され、ＤＲＡＭセルＭＣ３，ＭＣ４は一つの
ツインセルを構成する。このようにして各ツインセルを
構成するＤＲＡＭセルは相補的にデータを貯蔵する。こ
のような構成により、ツインセル構造を採用した半導体
メモリ装置は、単一セル構造を採用した半導体メモリ装
置よりも長いリフレッシュ周期又は時間を有する。これ
を以下詳細に説明する。
すると、各ＤＲＡＭセルＭＣ１〜ＭＣ４は、一つのセル
トランジスタＴＲと一つのセルキャパシタＣとを備えて
いる。ＤＲＡＭセルＭＣ１の場合、セルトランジスタＴ
ＲのゲートはワードラインＷＬ１に連結され、セルトラ
ンジスタＴＲの電流経路はビットラインＢＬ１とセルキ
ャパシタＣの一電極との間に形成される。ＤＲＡＭセル
ＭＣ２の場合、セルトランジスタＴＲのゲートはワード
ラインＷＬ１に連結され、セルトランジスタＴＲの電流
経路はビットラインＢＬ３とセルキャパシタＣの一電極
との間に形成される。これらビットラインＢＬ１，ＢＬ
３は感知増幅器３２に連結され、ＤＲＡＭセルＭＣ１，
ＭＣ２は一つのツインセルを構成する。ＤＲＡＭセルＭ
Ｃ３の場合、セルトランジスタＴＲのゲートはワードラ
インＷＬ２に連結され、セルトランジスタＴＲの電流経
路は、ビットラインＢＬ２とセルキャパシタＣの一電極
との間に形成される。またＤＲＡＭセルＭＣ４の場合、
セルトランジスタＴＲのゲートはワードラインＷＬ２に
連結され、セルトランジスタＴＲの電流経路はビットラ
インＢＬ４とセルキャパシタＣの一電極との間に形成さ
れる。ここでビットラインＢＬ２，ＢＬ４は感知増幅器
３４に連結され、ＤＲＡＭセルＭＣ３，ＭＣ４は一つの
ツインセルを構成する。このようにして各ツインセルを
構成するＤＲＡＭセルは相補的にデータを貯蔵する。こ
のような構成により、ツインセル構造を採用した半導体
メモリ装置は、単一セル構造を採用した半導体メモリ装
置よりも長いリフレッシュ周期又は時間を有する。これ
を以下詳細に説明する。
【０００８】図４は、ツインセル構造を有するＳＲＡＭ
装置のリフレッシュ動作を説明するための動作タイミン
グ図である。ここでは前述の図２及び図４を参照して、
このＳＲＡＭ装置のリフレッシュ動作を説明する。
装置のリフレッシュ動作を説明するための動作タイミン
グ図である。ここでは前述の図２及び図４を参照して、
このＳＲＡＭ装置のリフレッシュ動作を説明する。
【０００９】ワードラインＷＬ１が活性化される以前
に、ビットラインＢＬ，ＢＬＢは、プリチャージ電圧Ｖ
ＢＬ（１／２×ＡＩＶＣ）にプリチャージされる。この
際、ＤＲＡＭセルＭＣ１には“１”のセルデータが貯蔵
され、ＤＲＡＭセルＭＣ２には“０”のセルデータが貯
蔵されると仮定する。この仮定によると、ＤＲＡＭセル
ＭＣ１のセルノードＣＮ１（即ち、セルキャパシタＣと
セルトランジスタＴＲの接続ノード）は、“１”のセル
データに対応する電源電圧ＡＩＶＣを有し、ＤＲＡＭセ
ルＭＣ２のセルノードＣＮ２は、“０”のセルデータに
対応する接地電圧ＧＮＤとなる。
に、ビットラインＢＬ，ＢＬＢは、プリチャージ電圧Ｖ
ＢＬ（１／２×ＡＩＶＣ）にプリチャージされる。この
際、ＤＲＡＭセルＭＣ１には“１”のセルデータが貯蔵
され、ＤＲＡＭセルＭＣ２には“０”のセルデータが貯
蔵されると仮定する。この仮定によると、ＤＲＡＭセル
ＭＣ１のセルノードＣＮ１（即ち、セルキャパシタＣと
セルトランジスタＴＲの接続ノード）は、“１”のセル
データに対応する電源電圧ＡＩＶＣを有し、ＤＲＡＭセ
ルＭＣ２のセルノードＣＮ２は、“０”のセルデータに
対応する接地電圧ＧＮＤとなる。
【００１０】ここでワードラインＷＬ１が活性化される
ことにより、ビットラインＢＬとＤＲＡＭセルＭＣ１の
セルキャパシタＣとの間、及びビットラインＢＬＢとＤ
ＲＡＭセルＭＣ２のセルキャパシタＣとの間に各々チャ
ージシェアリングが生ずる。そうしたチャージシェアリ
ングの結果、図４に示されたように、ビットラインＢＬ
の電圧はＶｃｓ（チャージシェアリングされたビットラ
イン電圧で、プリチャージ電圧ＶＢＬを差し引いた電
圧）だけ増加され、ビットラインＢＬＢの電圧は電圧Ｖ
ＢＬからＶｃｓだけ減少される。その後、感知増幅器２
２はビットラインＢＬ，ＢＬＢの間の電圧差を感知増幅
する。その結果、ビットラインＢＬの電圧は漸次的に電
源電圧ＡＩＶＣまで増加され、一方、ビットラインＢＬ
Ｂの電圧は接地電圧ＧＮＤまで低下する。この際、セル
ノードＣＮ１，ＣＮ２にはそれぞれ、ビットラインＢ
Ｌ，ＢＬＢの電圧により本来のセルデータが再貯蔵され
る（restored）。そしてワードラインＷＬ１が非活性化
された後、ビットラインＢＬ，ＢＬＢは、ＶＢＬ電圧に
プリチャージされる。
ことにより、ビットラインＢＬとＤＲＡＭセルＭＣ１の
セルキャパシタＣとの間、及びビットラインＢＬＢとＤ
ＲＡＭセルＭＣ２のセルキャパシタＣとの間に各々チャ
ージシェアリングが生ずる。そうしたチャージシェアリ
ングの結果、図４に示されたように、ビットラインＢＬ
の電圧はＶｃｓ（チャージシェアリングされたビットラ
イン電圧で、プリチャージ電圧ＶＢＬを差し引いた電
圧）だけ増加され、ビットラインＢＬＢの電圧は電圧Ｖ
ＢＬからＶｃｓだけ減少される。その後、感知増幅器２
２はビットラインＢＬ，ＢＬＢの間の電圧差を感知増幅
する。その結果、ビットラインＢＬの電圧は漸次的に電
源電圧ＡＩＶＣまで増加され、一方、ビットラインＢＬ
Ｂの電圧は接地電圧ＧＮＤまで低下する。この際、セル
ノードＣＮ１，ＣＮ２にはそれぞれ、ビットラインＢ
Ｌ，ＢＬＢの電圧により本来のセルデータが再貯蔵され
る（restored）。そしてワードラインＷＬ１が非活性化
された後、ビットラインＢＬ，ＢＬＢは、ＶＢＬ電圧に
プリチャージされる。
【００１１】図５は、ツインセル構造を有するＳＲＡＭ
装置のリフレッシュ動作を説明するための動作タイミン
グ図である。当業者によく知られたように、読み出し動
作はビットライン上の感知データが入出力ラインに伝達
されるという点を除外するとリフレッシュ動作と同一で
ある。
装置のリフレッシュ動作を説明するための動作タイミン
グ図である。当業者によく知られたように、読み出し動
作はビットライン上の感知データが入出力ラインに伝達
されるという点を除外するとリフレッシュ動作と同一で
ある。
【００１２】図５に示すように、チャージシェアリング
動作後、ビットラインＢＬ，ＢＬＢの間の電圧差が充分
に増幅され、列選択ラインＣＳＬが活性化される。この
ように列選択ラインＣＳＬが活性化されることにより、
入出力ラインとビットラインＢＬ，ＢＬＢが電気的に連
結される。大きいローディングキャパシタンスを有する
入出力ラインが内部電源電圧ＡＩＶＣにプリチャージさ
れているので、図５に示すように、接地電圧ＧＮＤ方向
に立下がったビットラインＢＬＢ、及びセルノードＣＮ
１の電圧は特定電圧レベルにクランプされる。この際、
ビットラインＢＬ及びセルノードＣＮ１の電圧は、列選
択ラインＣＳＬの活性化に影響を殆ど受けない。そして
列選択ラインＣＳＬが非活性化された後、ビットライン
ＢＬＢ及びセルノードＣＮ２の電圧は、接地電圧ＧＮＤ
方向に立下る。ビットラインＢＬ，ＢＬＢの電圧により
“１”及び“０”のセルデータがセルノードＣＮ１，Ｃ
Ｎ２にそれぞれ再貯蔵されると、ワードラインＷＬ１が
非活性化され、ビットラインＢＬ，ＢＬＢは、ＶＢＬ電
圧にプリチャージされる。
動作後、ビットラインＢＬ，ＢＬＢの間の電圧差が充分
に増幅され、列選択ラインＣＳＬが活性化される。この
ように列選択ラインＣＳＬが活性化されることにより、
入出力ラインとビットラインＢＬ，ＢＬＢが電気的に連
結される。大きいローディングキャパシタンスを有する
入出力ラインが内部電源電圧ＡＩＶＣにプリチャージさ
れているので、図５に示すように、接地電圧ＧＮＤ方向
に立下がったビットラインＢＬＢ、及びセルノードＣＮ
１の電圧は特定電圧レベルにクランプされる。この際、
ビットラインＢＬ及びセルノードＣＮ１の電圧は、列選
択ラインＣＳＬの活性化に影響を殆ど受けない。そして
列選択ラインＣＳＬが非活性化された後、ビットライン
ＢＬＢ及びセルノードＣＮ２の電圧は、接地電圧ＧＮＤ
方向に立下る。ビットラインＢＬ，ＢＬＢの電圧により
“１”及び“０”のセルデータがセルノードＣＮ１，Ｃ
Ｎ２にそれぞれ再貯蔵されると、ワードラインＷＬ１が
非活性化され、ビットラインＢＬ，ＢＬＢは、ＶＢＬ電
圧にプリチャージされる。
【００１３】前述したように、ツインセルを構成するＤ
ＲＡＭセルは相補的なデータを貯蔵するので、単一セル
構造と比較すると、ビットラインの間には２倍の電圧差
が生ずる。即ち、図４及び図５に示すように、“１”の
セルデータを貯蔵するＤＲＡＭセルＭＣ１に連結される
ビットラインＢＬは、チャージシェアリングを通じて電
圧ＶＢＬよりもＶｃｓだけ増加される。一方、“０”の
セルデータを貯蔵するＤＲＡＭセルＭＣ２に連結される
ビットラインＢＬＢは、チャージシェアリングを通じて
電圧ＶＢＬよりもＶｃｓだけ減少される。これを感知増
幅器２２からみたとき、ビットラインＢＬ，ＢＬＢ間の
電圧差は２Ｖｃｓになる。このように漏れ電流により
“１”のセルデータが貯蔵されたＤＲＡＭセルのセルノ
ードの電位が、ビットラインプリチャージ電圧ＶＢＬよ
りも低くなっても正常的な感知動作が可能であるため、
ツインセル構造の場合、リフレッシュ周期又は時間を定
義する必要がなくなる。従って、ツインセル構造を採用
した半導体メモリ装置のリフレッシュ時間又は周期は、
大幅に増加させる（例えば数秒まで）ことができる。例
えば、単一セル構造の場合は、従来は１００〜２００ｍ
ｓのリフレッシュ時間を有しているが、ツインセル構造
の場合は、数秒のリフレッシュ周期又はリフレッシュ時
間ｔＲＥＦで間に合う。また、このような理由から、ツ
インセル構造を採用したメモリ装置のスタンバイ電流
（stand-by current）をも画期的に減少することができ
る。
ＲＡＭセルは相補的なデータを貯蔵するので、単一セル
構造と比較すると、ビットラインの間には２倍の電圧差
が生ずる。即ち、図４及び図５に示すように、“１”の
セルデータを貯蔵するＤＲＡＭセルＭＣ１に連結される
ビットラインＢＬは、チャージシェアリングを通じて電
圧ＶＢＬよりもＶｃｓだけ増加される。一方、“０”の
セルデータを貯蔵するＤＲＡＭセルＭＣ２に連結される
ビットラインＢＬＢは、チャージシェアリングを通じて
電圧ＶＢＬよりもＶｃｓだけ減少される。これを感知増
幅器２２からみたとき、ビットラインＢＬ，ＢＬＢ間の
電圧差は２Ｖｃｓになる。このように漏れ電流により
“１”のセルデータが貯蔵されたＤＲＡＭセルのセルノ
ードの電位が、ビットラインプリチャージ電圧ＶＢＬよ
りも低くなっても正常的な感知動作が可能であるため、
ツインセル構造の場合、リフレッシュ周期又は時間を定
義する必要がなくなる。従って、ツインセル構造を採用
した半導体メモリ装置のリフレッシュ時間又は周期は、
大幅に増加させる（例えば数秒まで）ことができる。例
えば、単一セル構造の場合は、従来は１００〜２００ｍ
ｓのリフレッシュ時間を有しているが、ツインセル構造
の場合は、数秒のリフレッシュ周期又はリフレッシュ時
間ｔＲＥＦで間に合う。また、このような理由から、ツ
インセル構造を採用したメモリ装置のスタンバイ電流
（stand-by current）をも画期的に減少することができ
る。
【００１４】このようなツインセル構造を採用した半導
体メモリ装置の代表的なものにＤＲＡＭ装置がある。し
かし、スタティックランダムアクセスメモリ装置（以
下、ＳＲＡＭ装置という）も、このようなツインセル構
造を用いて具現することができる。ツインセル構造を採
用したＳＲＡＭ装置が“2M×16bit Uni-Transistor Ran
dom Access Memory”というタイトルの三星電子株式会
社の製品番号“Ｋ１Ｓ３２１６１５Ｍ”（２００１年５
月）のデータシートに記載されており、いわゆるＵtＲ
ＡＭと呼ばれる。このようなツインセル構造を採用した
ＳＲＡＭ装置は、内部的にＤＲＡＭ装置と同一に構成さ
れる反面、外部で提供されるコマンドはＳＲＡＭ装置と
同一である。このようなツインセル構造を採用したＳＲ
ＡＭ装置はＤＲＡＭ装置とは違ってリフレッシュ動作の
ための別途の外部命令を有さない。即ち、ツインセル構
造を採用したＳＲＡＭ装置のリフレッシュ動作は、外部
のリフレッシュ命令なしで、内部に具現されたリフレッ
シュ制御手段を通じて自動的に遂行される。よく知られ
たように、リフレッシュ動作は感知されたデータが外部
へ出力されない点を除外すると読み出し動作と実質的に
同一である。
体メモリ装置の代表的なものにＤＲＡＭ装置がある。し
かし、スタティックランダムアクセスメモリ装置（以
下、ＳＲＡＭ装置という）も、このようなツインセル構
造を用いて具現することができる。ツインセル構造を採
用したＳＲＡＭ装置が“2M×16bit Uni-Transistor Ran
dom Access Memory”というタイトルの三星電子株式会
社の製品番号“Ｋ１Ｓ３２１６１５Ｍ”（２００１年５
月）のデータシートに記載されており、いわゆるＵtＲ
ＡＭと呼ばれる。このようなツインセル構造を採用した
ＳＲＡＭ装置は、内部的にＤＲＡＭ装置と同一に構成さ
れる反面、外部で提供されるコマンドはＳＲＡＭ装置と
同一である。このようなツインセル構造を採用したＳＲ
ＡＭ装置はＤＲＡＭ装置とは違ってリフレッシュ動作の
ための別途の外部命令を有さない。即ち、ツインセル構
造を採用したＳＲＡＭ装置のリフレッシュ動作は、外部
のリフレッシュ命令なしで、内部に具現されたリフレッ
シュ制御手段を通じて自動的に遂行される。よく知られ
たように、リフレッシュ動作は感知されたデータが外部
へ出力されない点を除外すると読み出し動作と実質的に
同一である。
【００１５】ツインセル構造を採用した従来ＳＲＡＭ装
置の場合、外部のリフレッシュ命令なしでリフレッシュ
動作が遂行されるので、読み出し／書き込み命令を実行
中でも、少なくとも一つの周期のリフレッシュ動作が保
障されなければならない。このリフレッシュ動作が各周
期で実施されないと、読み出し／書き込み動作と同時に
リフレッシュ動作が遂行され、これは貯蔵されたデータ
の損失原因になる。このため、ツインセル構造を採用し
たＳＲＡＭ装置ではアクセス時間が長くなり、単一セル
のＤＲＡＭと比べて動作速度が低下するという問題があ
る。
置の場合、外部のリフレッシュ命令なしでリフレッシュ
動作が遂行されるので、読み出し／書き込み命令を実行
中でも、少なくとも一つの周期のリフレッシュ動作が保
障されなければならない。このリフレッシュ動作が各周
期で実施されないと、読み出し／書き込み動作と同時に
リフレッシュ動作が遂行され、これは貯蔵されたデータ
の損失原因になる。このため、ツインセル構造を採用し
たＳＲＡＭ装置ではアクセス時間が長くなり、単一セル
のＤＲＡＭと比べて動作速度が低下するという問題があ
る。
【００１６】
【発明が解決しようとする課題】本発明の目的は、アク
セス時間及びアクセス速度を向上させ得るＤＲＡＭセル
構造を有するＳＲＡＭ装置を提供することにある。
セス時間及びアクセス速度を向上させ得るＤＲＡＭセル
構造を有するＳＲＡＭ装置を提供することにある。
【００１７】本発明の他の目的は、ＤＲＡＭセル構造を
有するＳＲＡＭ装置のワードライン制御方法を提供する
ことにある。
有するＳＲＡＭ装置のワードライン制御方法を提供する
ことにある。
【００１８】本発明の他の目的は、ＤＲＡＭセル構造を
有するＳＲＡＭ装置の読み出し、書き込み、そしてリフ
レッシュ方法を提供することにある。
有するＳＲＡＭ装置の読み出し、書き込み、そしてリフ
レッシュ方法を提供することにある。
【００１９】
【課題を解決するための手段】上述した目的を達成する
ための本発明の特徴によると、スタティックランダムア
クセスメモリを制御する方法が提供される。そうした制
御方法において、先ず第１セルトランジスタと第２セル
トランジスタとに連結されたワードラインが活性化され
る。第１セルトランジスタを通じて第１セルキャパシタ
に連結された第１ビットラインと、第２セルトランジス
タを通じて第２セルキャパシタに連結された第２ビット
ラインとの電圧差が感知増幅回路を通じて感知増幅され
る。その後、第１及び第２ビットラインの中いずれか一
つの電圧が所定の基準電圧に到達すると、その活性化さ
れたワードラインが非活性化される。
ための本発明の特徴によると、スタティックランダムア
クセスメモリを制御する方法が提供される。そうした制
御方法において、先ず第１セルトランジスタと第２セル
トランジスタとに連結されたワードラインが活性化され
る。第１セルトランジスタを通じて第１セルキャパシタ
に連結された第１ビットラインと、第２セルトランジス
タを通じて第２セルキャパシタに連結された第２ビット
ラインとの電圧差が感知増幅回路を通じて感知増幅され
る。その後、第１及び第２ビットラインの中いずれか一
つの電圧が所定の基準電圧に到達すると、その活性化さ
れたワードラインが非活性化される。
【００２０】本実施形態では、第１セルトランジスタと
第１セルキャパシタは第１メモリセルを形成し、第２セ
ルトランジスタと第２セルキャパシタは第２メモリセル
を形成し、第１及び第２メモリセルはツインセルを構成
する。そして、第１及び第２メモリセルは互いに相補デ
ータを貯蔵する。
第１セルキャパシタは第１メモリセルを形成し、第２セ
ルトランジスタと第２セルキャパシタは第２メモリセル
を形成し、第１及び第２メモリセルはツインセルを構成
する。そして、第１及び第２メモリセルは互いに相補デ
ータを貯蔵する。
【００２１】又本実施形態において、基準電圧は読み出
し／書き込み動作モードでは略０Ｖであり、リフレッシ
ュ動作モードでは、アレイ用電源電圧より０．３Ｖ乃至
０．４Ｖだけ低い電圧である。
し／書き込み動作モードでは略０Ｖであり、リフレッシ
ュ動作モードでは、アレイ用電源電圧より０．３Ｖ乃至
０．４Ｖだけ低い電圧である。
【００２２】本発明の他の特徴によると、スタティック
ランダムアクセスメモリ装置のリフレッシュ動作を制御
する方法が提供される。こうした方法において、先ず第
１セルトランジスタと第２セルトランジスタとに連結さ
れたワードラインが活性化される。第１セルトランジス
タを通じて第１セルキャパシタに連結された第１ビット
ラインと、第２セルトランジスタを通じて第２セルキャ
パシタに連結された第２ビットラインとの電圧差が感知
増幅回路を通じて感知増幅される。第１及び第２ビット
ラインの中、ハイレベルデータに対応する、いずれか一
つの電圧が所定の基準電圧に到達したかが判別される。
その判別結果として、ハイレベルデータに対応するビッ
トラインの電圧が所定の基準電圧に到達すると、その活
性化されたワードラインが非活性化される。
ランダムアクセスメモリ装置のリフレッシュ動作を制御
する方法が提供される。こうした方法において、先ず第
１セルトランジスタと第２セルトランジスタとに連結さ
れたワードラインが活性化される。第１セルトランジス
タを通じて第１セルキャパシタに連結された第１ビット
ラインと、第２セルトランジスタを通じて第２セルキャ
パシタに連結された第２ビットラインとの電圧差が感知
増幅回路を通じて感知増幅される。第１及び第２ビット
ラインの中、ハイレベルデータに対応する、いずれか一
つの電圧が所定の基準電圧に到達したかが判別される。
その判別結果として、ハイレベルデータに対応するビッ
トラインの電圧が所定の基準電圧に到達すると、その活
性化されたワードラインが非活性化される。
【００２３】本発明の又他の特徴によると、スタティッ
クランダムアクセスメモリ装置の読み出し動作を制御す
る方法が提供される。この方法によれば、第１セルトラ
ンジスタと第２セルトランジスタとに連結されたワード
ラインを活性化させる工程と、第１セルトランジスタを
通じて第１セルキャパシタに連結された第１ビットライ
ンと、第２セルトランジスタを通じて第２セルキャパシ
タに連結された第２ビットラインとの電圧差を感知増幅
する工程と、第１及び第２ビットライン上の電圧を対応
する入出力ラインに各々伝達する工程と、第１及び第２
ビットラインの中、ローレベルデータに対応する、ビッ
トラインの電圧が所定の基準電圧（例えば、０Ｖ）にな
ると、その活性化されたワードラインを非活性化させる
工程とを含む。
クランダムアクセスメモリ装置の読み出し動作を制御す
る方法が提供される。この方法によれば、第１セルトラ
ンジスタと第２セルトランジスタとに連結されたワード
ラインを活性化させる工程と、第１セルトランジスタを
通じて第１セルキャパシタに連結された第１ビットライ
ンと、第２セルトランジスタを通じて第２セルキャパシ
タに連結された第２ビットラインとの電圧差を感知増幅
する工程と、第１及び第２ビットライン上の電圧を対応
する入出力ラインに各々伝達する工程と、第１及び第２
ビットラインの中、ローレベルデータに対応する、ビッ
トラインの電圧が所定の基準電圧（例えば、０Ｖ）にな
ると、その活性化されたワードラインを非活性化させる
工程とを含む。
【００２４】本発明の又他の特徴によると、スタティッ
クランダムアクセスメモリ装置の書き込み動作を制御す
る方法であって、第１セルトランジスタと第２セルトラ
ンジスタとに連結されたワードラインを活性化させる工
程と、第１及び第２入出力ライン上のデータビットを第
１及び第２ビットラインに各々伝達する工程と、第１セ
ルトランジスタを通じて第１セルキャパシタに連結され
た第１ビットラインと、第２セルトランジスタを通じて
第２セルキャパシタに連結された第２ビットラインとの
電圧差を感知増幅する工程と、第１及び第２ビットライ
ンの中、ローレベルデータに対応する、ビットラインの
電圧が所定の基準電圧になると、その活性化されたワー
ドラインを非活性化させる工程とを含む。
クランダムアクセスメモリ装置の書き込み動作を制御す
る方法であって、第１セルトランジスタと第２セルトラ
ンジスタとに連結されたワードラインを活性化させる工
程と、第１及び第２入出力ライン上のデータビットを第
１及び第２ビットラインに各々伝達する工程と、第１セ
ルトランジスタを通じて第１セルキャパシタに連結され
た第１ビットラインと、第２セルトランジスタを通じて
第２セルキャパシタに連結された第２ビットラインとの
電圧差を感知増幅する工程と、第１及び第２ビットライ
ンの中、ローレベルデータに対応する、ビットラインの
電圧が所定の基準電圧になると、その活性化されたワー
ドラインを非活性化させる工程とを含む。
【００２５】本発明の又他の特徴によると、スタティッ
クランダムアクセスメモリは、行と列とのマトリックス
状に配列される複数のツインセルを含むメモリセルアレ
イを有し、各ツインセルは第１メモリセルと第２メモリ
セルとを具備し、第１メモリセルは所定の行に連結され
る第１セルトランジスタと第１セルトランジスタを通じ
て第１ビットラインに連結される第１セルキャパシタと
を具備し、第２メモリセルは行に共通に連結される第２
セルトランジスタと第２セルトランジスタを通じて第２
ビットラインに連結される第２セルキャパシタとを具備
し、第１及び第２ビットラインは列の中いずれか一つに
対応する。又、このメモリは、行アドレスに応答して行
の中いずれか一つを活性化させる行選択回路と、感知イ
ネーブル信号に応答して各選択列の第１及び第２ビット
ラインの間の電圧差を感知増幅する感知増幅回路とを含
む。更に、このメモリは、リフレッシュ動作モードの
間、各選択列の第１及び第２ビットラインの中いずれか
一つの電圧が所定の基準電圧になるかどうかを検出する
検出手段を含む。この検出手段は、各選択列の第１及び
第２ビットラインの中いずれか一つの電圧が前記所定の
基準電圧と一致すると、その活性化された行を非活性化
させる。
クランダムアクセスメモリは、行と列とのマトリックス
状に配列される複数のツインセルを含むメモリセルアレ
イを有し、各ツインセルは第１メモリセルと第２メモリ
セルとを具備し、第１メモリセルは所定の行に連結され
る第１セルトランジスタと第１セルトランジスタを通じ
て第１ビットラインに連結される第１セルキャパシタと
を具備し、第２メモリセルは行に共通に連結される第２
セルトランジスタと第２セルトランジスタを通じて第２
ビットラインに連結される第２セルキャパシタとを具備
し、第１及び第２ビットラインは列の中いずれか一つに
対応する。又、このメモリは、行アドレスに応答して行
の中いずれか一つを活性化させる行選択回路と、感知イ
ネーブル信号に応答して各選択列の第１及び第２ビット
ラインの間の電圧差を感知増幅する感知増幅回路とを含
む。更に、このメモリは、リフレッシュ動作モードの
間、各選択列の第１及び第２ビットラインの中いずれか
一つの電圧が所定の基準電圧になるかどうかを検出する
検出手段を含む。この検出手段は、各選択列の第１及び
第２ビットラインの中いずれか一つの電圧が前記所定の
基準電圧と一致すると、その活性化された行を非活性化
させる。
【００２６】本実施形態において、この検出手段は、基
準電圧を発生する基準電圧発生回路と、基準ワードライ
ンに連結され、ハイレベルデータを貯蔵する基準メモリ
セルと、リフレッシュイネーブル信号に応答して基準ワ
ードラインを駆動する駆動回路と、リフレッシュ動作モ
ードにおいて、感知イネーブル信号に応答して検出イネ
ーブル信号を発生する信号発生回路と、基準メモリセル
の基準トランジスタと基準キャパシタとのセルノードに
連結され、セルノードの電圧が基準電圧に到達するかを
検出する電圧検出回路とを含み、セルノードの電圧が基
準電圧と一致すると、その活性化された行は電圧検出回
路により非活性化される。ここで、基準ワードライン
は、セルノードがアレイ用電源電圧まで充電された後に
非活性化される。又、このメモリは列ゲート回路を付加
的に含み、この列ゲート回路は読み出し動作時、各選択
列の第１及び第２ビットライン上の増幅された電圧を対
応する入出力ラインに伝達し、書き込み動作時、入出力
ライン上のデータビットを各選択列の第１及び第２ビッ
トラインに伝達する。ここで、活性化された行は、読み
出し及び書き込み動作時、各選択列の第１及び第２ビッ
トラインの中、ローレベルデータに対応する、ビットラ
インの電圧が所定の基準電圧になると、非活性化され
る。
準電圧を発生する基準電圧発生回路と、基準ワードライ
ンに連結され、ハイレベルデータを貯蔵する基準メモリ
セルと、リフレッシュイネーブル信号に応答して基準ワ
ードラインを駆動する駆動回路と、リフレッシュ動作モ
ードにおいて、感知イネーブル信号に応答して検出イネ
ーブル信号を発生する信号発生回路と、基準メモリセル
の基準トランジスタと基準キャパシタとのセルノードに
連結され、セルノードの電圧が基準電圧に到達するかを
検出する電圧検出回路とを含み、セルノードの電圧が基
準電圧と一致すると、その活性化された行は電圧検出回
路により非活性化される。ここで、基準ワードライン
は、セルノードがアレイ用電源電圧まで充電された後に
非活性化される。又、このメモリは列ゲート回路を付加
的に含み、この列ゲート回路は読み出し動作時、各選択
列の第１及び第２ビットライン上の増幅された電圧を対
応する入出力ラインに伝達し、書き込み動作時、入出力
ライン上のデータビットを各選択列の第１及び第２ビッ
トラインに伝達する。ここで、活性化された行は、読み
出し及び書き込み動作時、各選択列の第１及び第２ビッ
トラインの中、ローレベルデータに対応する、ビットラ
インの電圧が所定の基準電圧になると、非活性化され
る。
【００２７】
【発明の実施の形態】以下、添付図面を参照して本発明
の好適な実施の形態を詳細に説明する。
の好適な実施の形態を詳細に説明する。
【００２８】図６は、本発明の実施の形態に係るＳＲＡ
Ｍ装置のリフレッシュ動作を説明するための流れ図であ
り、図７は本実施の形態に係るＳＲＡＭ装置のリフレッ
シュ動作時における、セルノードの電圧変化及びビット
ラインの電圧変化を示す図である。尚、本実施の形態に
係るＳＲＡＭ装置は、２つのＤＲＡＭセルを含むツイン
セル構造を有する。例えば、本実施の形態に係るＳＲＡ
Ｍ装置は、前述の図２及び図３に示されたような一つの
ツインセル構造を有する。しかし、これら図２及び図３
に示す内容及び、他のツインセル構造が採用されること
ができることはこの当業者には自明である。従って、こ
こでは便宜上、図２に示されたツインセル構造が採用さ
れるという仮定の下で、ＳＲＡＭ装置のリフレッシュ動
作を図６及び図７を参照して詳細に説明するが、このよ
うな構成は本願発明を限定するものではない。
Ｍ装置のリフレッシュ動作を説明するための流れ図であ
り、図７は本実施の形態に係るＳＲＡＭ装置のリフレッ
シュ動作時における、セルノードの電圧変化及びビット
ラインの電圧変化を示す図である。尚、本実施の形態に
係るＳＲＡＭ装置は、２つのＤＲＡＭセルを含むツイン
セル構造を有する。例えば、本実施の形態に係るＳＲＡ
Ｍ装置は、前述の図２及び図３に示されたような一つの
ツインセル構造を有する。しかし、これら図２及び図３
に示す内容及び、他のツインセル構造が採用されること
ができることはこの当業者には自明である。従って、こ
こでは便宜上、図２に示されたツインセル構造が採用さ
れるという仮定の下で、ＳＲＡＭ装置のリフレッシュ動
作を図６及び図７を参照して詳細に説明するが、このよ
うな構成は本願発明を限定するものではない。
【００２９】前述したように、ツインセル構造を採用し
たＳＲＡＭ装置（又は、ＵtＲＡＭ）は、別途の外部命
令なしで内部的にリフレッシュ動作を遂行する。このリ
フレッシュ動作は、感知されたデータを外部へ出力しな
いという点を除いて、読み出し動作と実質的に同一であ
る。プリチャージ区間中、ビットラインＢＬ，ＢＬＢ
は、ビットラインプリチャージ電圧ＶＢＬ（１／２×Ａ
ＩＶＣ）にプリチャージされる。ツインセルを構成する
ＤＲＡＭセルＭＣ１，ＭＣ２の中一つ（例えば、ＭＣ
１）には“１”のセルデータが貯蔵され、他のＤＲＡＭ
セル（例えば、ＭＣ２）には“０”のセルデータが貯蔵
される。或いは一方、ＤＲＡＭセルＭＣ１には“０”の
セルデータが貯蔵され、ＤＲＡＭセルＭＣ２には“１”
のセルデータが貯蔵されることは自明である。ここでは
便宜上、前者を基準にしてリフレッシュ動作を説明す
る。このような仮定に基づいて、図７に示すように、Ｄ
ＲＡＭセルＭＣ１のセルノードＣＮ１は、アレイ用電源
電圧ＡＩＶＣを有し、ＤＲＡＭセルＭＣ２のセルノード
ＣＮ２は接地電圧ＧＮＤを有する。
たＳＲＡＭ装置（又は、ＵtＲＡＭ）は、別途の外部命
令なしで内部的にリフレッシュ動作を遂行する。このリ
フレッシュ動作は、感知されたデータを外部へ出力しな
いという点を除いて、読み出し動作と実質的に同一であ
る。プリチャージ区間中、ビットラインＢＬ，ＢＬＢ
は、ビットラインプリチャージ電圧ＶＢＬ（１／２×Ａ
ＩＶＣ）にプリチャージされる。ツインセルを構成する
ＤＲＡＭセルＭＣ１，ＭＣ２の中一つ（例えば、ＭＣ
１）には“１”のセルデータが貯蔵され、他のＤＲＡＭ
セル（例えば、ＭＣ２）には“０”のセルデータが貯蔵
される。或いは一方、ＤＲＡＭセルＭＣ１には“０”の
セルデータが貯蔵され、ＤＲＡＭセルＭＣ２には“１”
のセルデータが貯蔵されることは自明である。ここでは
便宜上、前者を基準にしてリフレッシュ動作を説明す
る。このような仮定に基づいて、図７に示すように、Ｄ
ＲＡＭセルＭＣ１のセルノードＣＮ１は、アレイ用電源
電圧ＡＩＶＣを有し、ＤＲＡＭセルＭＣ２のセルノード
ＣＮ２は接地電圧ＧＮＤを有する。
【００３０】リフレッシュ動作が始まると、ＤＲＡＭセ
ルＭＣ１，ＭＣ２の各セルトランジスタＴＲに連結され
たワードラインＷＬ１が活性化される（Ｓ１００）。こ
れによりＤＲＡＭセルＭＣ１，ＭＣ２の各セルトランジ
スタＴＲがターンオンし、ＤＲＡＭセルＭＣ１，ＭＣ２
のセルキャパシタＣのそれぞれは、このターンオンされ
た各セルトランジスタＴＲを通じて、対応するビットラ
インＢＬ，ＢＬＢのそれぞれと電気的に連結される。こ
のチャージシェアリングの結果として、図７に示すよう
に、ビットラインＢＬの電圧は、電圧ＶＢＬよりもＶｃ
ｓだけ増加され、一方、ビットラインＢＬＢの電圧は、
ＶＢＬよりもＶｃｓだけ減少される。こうしてビットラ
インＢＬ，ＢＬＢの間の電圧差が充分に生ずると、感知
増幅器２２が活性化される（Ｓ１２０）。こうしてビッ
トラインＢＬの電圧がアレイ用電源電圧ＡＩＶＣの方向
に増加され、一方、ビットラインＢＬＢの電圧が接地電
圧ＧＮＤの方向に減少される。これと同時に、ビットラ
インＢＬ，ＢＬＢの電圧は、ＤＲＡＭセルＭＣ１，ＭＣ
２のセルノードＣＮ１，ＣＮ２に伝達される。これは再
貯蔵動作が遂行されることを意味する。
ルＭＣ１，ＭＣ２の各セルトランジスタＴＲに連結され
たワードラインＷＬ１が活性化される（Ｓ１００）。こ
れによりＤＲＡＭセルＭＣ１，ＭＣ２の各セルトランジ
スタＴＲがターンオンし、ＤＲＡＭセルＭＣ１，ＭＣ２
のセルキャパシタＣのそれぞれは、このターンオンされ
た各セルトランジスタＴＲを通じて、対応するビットラ
インＢＬ，ＢＬＢのそれぞれと電気的に連結される。こ
のチャージシェアリングの結果として、図７に示すよう
に、ビットラインＢＬの電圧は、電圧ＶＢＬよりもＶｃ
ｓだけ増加され、一方、ビットラインＢＬＢの電圧は、
ＶＢＬよりもＶｃｓだけ減少される。こうしてビットラ
インＢＬ，ＢＬＢの間の電圧差が充分に生ずると、感知
増幅器２２が活性化される（Ｓ１２０）。こうしてビッ
トラインＢＬの電圧がアレイ用電源電圧ＡＩＶＣの方向
に増加され、一方、ビットラインＢＬＢの電圧が接地電
圧ＧＮＤの方向に減少される。これと同時に、ビットラ
インＢＬ，ＢＬＢの電圧は、ＤＲＡＭセルＭＣ１，ＭＣ
２のセルノードＣＮ１，ＣＮ２に伝達される。これは再
貯蔵動作が遂行されることを意味する。
【００３１】その後、ハイレベルデータに対応するビッ
トラインＢＬの電圧が所定の基準電圧ＶREFに到達した
かの可否が判別される（Ｓ１４０）。もしハイレベルデ
ータに対応するビットラインＢＬの電圧が所定の基準電
圧ＶREFに到達しなければ、ワードラインＷＬ１は続け
て活性化されて再貯蔵動作が遂行される。そしてハイレ
ベルデータに対応するビットラインＢＬの電圧が、所定
の基準電圧ＶREFに到達すると、その活性化されたワー
ドラインＷＬ１は非活性化される（Ｓ１６０）。これは
リフレッシュ動作が完了したことを意味する。ここで、
基準電圧ＶREFはアレイ用電源電圧ＡＩＶＣの約８０％
に相応する電圧に設定される。この電圧は、例えばアレ
イ用電源電圧ＡＩＶＣより０．３Ｖ乃至０．４Ｖだけ低
い電圧である。
トラインＢＬの電圧が所定の基準電圧ＶREFに到達した
かの可否が判別される（Ｓ１４０）。もしハイレベルデ
ータに対応するビットラインＢＬの電圧が所定の基準電
圧ＶREFに到達しなければ、ワードラインＷＬ１は続け
て活性化されて再貯蔵動作が遂行される。そしてハイレ
ベルデータに対応するビットラインＢＬの電圧が、所定
の基準電圧ＶREFに到達すると、その活性化されたワー
ドラインＷＬ１は非活性化される（Ｓ１６０）。これは
リフレッシュ動作が完了したことを意味する。ここで、
基準電圧ＶREFはアレイ用電源電圧ＡＩＶＣの約８０％
に相応する電圧に設定される。この電圧は、例えばアレ
イ用電源電圧ＡＩＶＣより０．３Ｖ乃至０．４Ｖだけ低
い電圧である。
【００３２】本実施の形態に係るＳＲＡＭ装置のリフレ
ッシュ動作によると、ハイレベルデータに対応するＤＲ
ＡＭセルＭＣ１のセルノードＣＮ１がアレイ用電源電圧
ＡＩＶＣまで充分に再充電されない時点で、ワードライ
ンＷＬ１が非活性化される。これはリフレッシュ周期又
はリフレッシュ時間に影響を及ぼすリフレッシュ電流、
スタンバイ電流を減少できることを意味しており、更に
は、これによりワードラインの活性化時間を短縮でき
る。より詳しく説明すると次の通りである。
ッシュ動作によると、ハイレベルデータに対応するＤＲ
ＡＭセルＭＣ１のセルノードＣＮ１がアレイ用電源電圧
ＡＩＶＣまで充分に再充電されない時点で、ワードライ
ンＷＬ１が非活性化される。これはリフレッシュ周期又
はリフレッシュ時間に影響を及ぼすリフレッシュ電流、
スタンバイ電流を減少できることを意味しており、更に
は、これによりワードラインの活性化時間を短縮でき
る。より詳しく説明すると次の通りである。
【００３３】一つのメモリセルから構成される単一セル
構造の場合、“１”のセルデータが貯蔵されたＤＲＡＭ
セルのセルノード電圧が“ＡＩＶＣ−Ｖx”（ＶxはＡＩ
ＶＣよりも低い所定電圧）になる時、リフレッシュフェ
イルが起こると仮定する。この仮定によると、二つのメ
モリセルから構成されるツインセル構造の場合、リフレ
ッシュフェイルが起こるＤＲＡＭセルのセルノード電圧
は、“（ＡＩＶＣ／２）＋Ｖx”又は“ＶＢＬ＋Ｖx”に
なる。即ち、単一セル構造の場合、“１”のセルデータ
が貯蔵されたＤＲＡＭセルのセルノード電圧が、漏れ電
流により、電源電圧ＡＩＶＣよりもＶxだけ低下すると
リフレッシュフェイルが起こるのに対してツインセル構
造の場合、“１”のセルデータが貯蔵されたＤＲＡＭセ
ルのセルノード電圧が漏れ電流により“（ＡＩＶＣ／
２）＋Ｖx”又は“ＶＢＬ＋Ｖx”まで低下するとリフレ
ッシュフェイルが起こる。これはツインセル構造を採用
したＳＲＡＭ装置では、リフレッシュの周期を長く設定
できることを意味している。その結果、リフレッシュ電
流又はスタンバイ電流が減少される。セルノード電圧が
低くなる程、漏れ電流量が指数関数的に減少するので、
リフレッシュ周期及び時間の立場から見る時、理論的に
ツインセル構造を有するＳＲＡＭ装置は、単一セル構造
の場合に比べて、数十倍以上リフレッシュの周期を長く
できるという効果を有する。
構造の場合、“１”のセルデータが貯蔵されたＤＲＡＭ
セルのセルノード電圧が“ＡＩＶＣ−Ｖx”（ＶxはＡＩ
ＶＣよりも低い所定電圧）になる時、リフレッシュフェ
イルが起こると仮定する。この仮定によると、二つのメ
モリセルから構成されるツインセル構造の場合、リフレ
ッシュフェイルが起こるＤＲＡＭセルのセルノード電圧
は、“（ＡＩＶＣ／２）＋Ｖx”又は“ＶＢＬ＋Ｖx”に
なる。即ち、単一セル構造の場合、“１”のセルデータ
が貯蔵されたＤＲＡＭセルのセルノード電圧が、漏れ電
流により、電源電圧ＡＩＶＣよりもＶxだけ低下すると
リフレッシュフェイルが起こるのに対してツインセル構
造の場合、“１”のセルデータが貯蔵されたＤＲＡＭセ
ルのセルノード電圧が漏れ電流により“（ＡＩＶＣ／
２）＋Ｖx”又は“ＶＢＬ＋Ｖx”まで低下するとリフレ
ッシュフェイルが起こる。これはツインセル構造を採用
したＳＲＡＭ装置では、リフレッシュの周期を長く設定
できることを意味している。その結果、リフレッシュ電
流又はスタンバイ電流が減少される。セルノード電圧が
低くなる程、漏れ電流量が指数関数的に減少するので、
リフレッシュ周期及び時間の立場から見る時、理論的に
ツインセル構造を有するＳＲＡＭ装置は、単一セル構造
の場合に比べて、数十倍以上リフレッシュの周期を長く
できるという効果を有する。
【００３４】一般的に、感知増幅器２２は、ビットライ
ン電圧を接地電圧に低下させるＮＭＯＳドライバ又はプ
ルダウンＮＭＯＳトランジスタと、ビットライン電圧を
アレイ用電源電圧に立ち上がらせるＰＭＯＳドライバ又
はプルアップ用ＰＭＯＳトランジスタを含む。チップサ
イズの問題により、ＰＭＯＳドライバのサイズを大きく
設計することができない。同じサイズの場合、ＰＭＯＳ
トランジスタの電流駆動能力はＮＭＯＳトランジスタの
電流駆動能力に比べて劣るので、感知動作時、ビットラ
インのプルアップ動作は、ビットラインのプルダウン動
作よりも速くできる。ツインセル構造の場合、“１”の
セルデータが貯蔵されたＤＲＡＭセルのセルノードの電
圧が“ＶＢＬ＋Ｖx”まで低下しても感知フェイルが起
こらないためには、“０”のセルデータが貯蔵されたＤ
ＲＡＭセルのセルノードの電圧がアクセス動作以前に、
接地電圧ＧＮＤに再貯蔵されなければならない。“０”
のセルデータが貯蔵されたＤＲＡＭセルと連結されたビ
ットライン（例えば、ＢＬＢ）と、“１”のセルデータ
が貯蔵されたＤＲＡＭセルと連結されたビットライン
（例えば、ＢＬ）の電圧が変化していく過程で、図７で
分かるように、接地電圧ＧＮＤに再充電されるセルノー
ド（例えば、ＣＮ１）の再充電動作は、アレイ用電源電
圧ＡＩＶＣに再充電されるセルノード（例えば、ＣＮ
２）の再充電動作より速い。
ン電圧を接地電圧に低下させるＮＭＯＳドライバ又はプ
ルダウンＮＭＯＳトランジスタと、ビットライン電圧を
アレイ用電源電圧に立ち上がらせるＰＭＯＳドライバ又
はプルアップ用ＰＭＯＳトランジスタを含む。チップサ
イズの問題により、ＰＭＯＳドライバのサイズを大きく
設計することができない。同じサイズの場合、ＰＭＯＳ
トランジスタの電流駆動能力はＮＭＯＳトランジスタの
電流駆動能力に比べて劣るので、感知動作時、ビットラ
インのプルアップ動作は、ビットラインのプルダウン動
作よりも速くできる。ツインセル構造の場合、“１”の
セルデータが貯蔵されたＤＲＡＭセルのセルノードの電
圧が“ＶＢＬ＋Ｖx”まで低下しても感知フェイルが起
こらないためには、“０”のセルデータが貯蔵されたＤ
ＲＡＭセルのセルノードの電圧がアクセス動作以前に、
接地電圧ＧＮＤに再貯蔵されなければならない。“０”
のセルデータが貯蔵されたＤＲＡＭセルと連結されたビ
ットライン（例えば、ＢＬＢ）と、“１”のセルデータ
が貯蔵されたＤＲＡＭセルと連結されたビットライン
（例えば、ＢＬ）の電圧が変化していく過程で、図７で
分かるように、接地電圧ＧＮＤに再充電されるセルノー
ド（例えば、ＣＮ１）の再充電動作は、アレイ用電源電
圧ＡＩＶＣに再充電されるセルノード（例えば、ＣＮ
２）の再充電動作より速い。
【００３５】“１”のセルデータが貯蔵されたＤＲＡＭ
セルのセルノードの電圧を低下させる漏れ電流が、セル
ノード電圧に応じて指数関数的に減少するので、セルノ
ードがアレイ用電源電圧に再充電される時に必要なリフ
レッシュ周期は、セルノードがアレイ用電源電圧より
０．３Ｖ乃至０．４Ｖ程度の低い電圧に再充電される時
に必要なリフレッシュの周期と殆ど同一である。感知増
幅器２２による感知動作が遂行される時、“１”のセル
データが貯蔵されたＤＲＡＭセルのセルノードがアレイ
用電源電圧ＡＩＶＣに再充電される再貯蔵動作（active
restore operation）の最終過程では、感知増幅器２２
のＰＭＯＳドライバのソース−ドレーン電圧差が小さい
ので、再貯蔵動作の初期過程より少ない量の充電電流に
より再貯蔵動作が遅くなる。そうした理由で、図７に示
されたように、アレイ用電源電圧ＡＩＶＣに再充電され
る時点と、０．３Ｖ乃至０．４Ｖ程度の低い電圧に再充
電される時点の間には相当な時間差が生ずる。
セルのセルノードの電圧を低下させる漏れ電流が、セル
ノード電圧に応じて指数関数的に減少するので、セルノ
ードがアレイ用電源電圧に再充電される時に必要なリフ
レッシュ周期は、セルノードがアレイ用電源電圧より
０．３Ｖ乃至０．４Ｖ程度の低い電圧に再充電される時
に必要なリフレッシュの周期と殆ど同一である。感知増
幅器２２による感知動作が遂行される時、“１”のセル
データが貯蔵されたＤＲＡＭセルのセルノードがアレイ
用電源電圧ＡＩＶＣに再充電される再貯蔵動作（active
restore operation）の最終過程では、感知増幅器２２
のＰＭＯＳドライバのソース−ドレーン電圧差が小さい
ので、再貯蔵動作の初期過程より少ない量の充電電流に
より再貯蔵動作が遅くなる。そうした理由で、図７に示
されたように、アレイ用電源電圧ＡＩＶＣに再充電され
る時点と、０．３Ｖ乃至０．４Ｖ程度の低い電圧に再充
電される時点の間には相当な時間差が生ずる。
【００３６】本実施の形態に係るＳＲＡＭ装置のツイン
セル構造の場合、“０”のセルデータが貯蔵されたＤＲ
ＡＭセルのセルノードには接地電圧が再充電され、
“１”のセルデータが貯蔵されたＤＲＡＭセルのセルノ
ードにはアレイ用電源電圧ＡＩＶＣの８０％程度が再充
電されるので、リフレッシュ時間の大きい損失なしで、
ワードラインの活性化時間を大きく短縮することができ
る。
セル構造の場合、“０”のセルデータが貯蔵されたＤＲ
ＡＭセルのセルノードには接地電圧が再充電され、
“１”のセルデータが貯蔵されたＤＲＡＭセルのセルノ
ードにはアレイ用電源電圧ＡＩＶＣの８０％程度が再充
電されるので、リフレッシュ時間の大きい損失なしで、
ワードラインの活性化時間を大きく短縮することができ
る。
【００３７】図８は、本実施の形態に係るＳＲＡＭ装置
の読み出し動作を説明するための流れ図であり、図９
は、本実施の形態に係るＳＲＡＭ装置の読み出し動作時
のセルノードの電圧変化及びビットラインの電圧変化を
示す図面である。前述したように、読み出し動作は、ビ
ットライン上に電圧又はデータビットが対応する入出力
ラインに伝達されるという点を除外すると、リフレッシ
ュ動作と実質的に同一である。本実施の形態に係るＳＲ
ＡＭ装置において、リフレッシュ動作とは違って、読み
出し動作時に活性化されたワードラインは、ローレベル
データに対応するビットラインの電圧が基準電圧（例え
ば、０Ｖ）になる時点で非活性化される。ツインセル構
造の場合、前述したように、“１”のセルデータが貯蔵
されたＤＲＡＭセルのセルノードが“ＶＢＬ＋Ｖx”ま
で低下しても感知フェイルが起こらないように、“０”
のセルデータが貯蔵されたＤＲＡＭセルのセルノードに
は接地電圧が再充電されなければならない。
の読み出し動作を説明するための流れ図であり、図９
は、本実施の形態に係るＳＲＡＭ装置の読み出し動作時
のセルノードの電圧変化及びビットラインの電圧変化を
示す図面である。前述したように、読み出し動作は、ビ
ットライン上に電圧又はデータビットが対応する入出力
ラインに伝達されるという点を除外すると、リフレッシ
ュ動作と実質的に同一である。本実施の形態に係るＳＲ
ＡＭ装置において、リフレッシュ動作とは違って、読み
出し動作時に活性化されたワードラインは、ローレベル
データに対応するビットラインの電圧が基準電圧（例え
ば、０Ｖ）になる時点で非活性化される。ツインセル構
造の場合、前述したように、“１”のセルデータが貯蔵
されたＤＲＡＭセルのセルノードが“ＶＢＬ＋Ｖx”ま
で低下しても感知フェイルが起こらないように、“０”
のセルデータが貯蔵されたＤＲＡＭセルのセルノードに
は接地電圧が再充電されなければならない。
【００３８】先ず、図９を参照すると、プリチャージ区
間中、ビットラインＢＬ，ＢＬＢはビットラインのプリ
チャージ電圧ＶＢＬ（１／２×ＡＩＶＣ）にプリチャー
ジされる。ツインセルを構成するＤＲＡＭセルＭＣ１，
ＭＣ２の中一つ（例えば、ＭＣ１）には“１”のセルデ
ータが貯蔵され、他のＤＲＡＭセル（例えば、ＭＣ２）
には“０”のセルデータが貯蔵されると仮定する。この
仮定によると、図９に示すように、ＤＲＡＭセルＭＣ１
のセルノードＣＮ１は、アレイ用電源電圧ＡＩＶＣを有
し、ＤＲＡＭセルＭＣ２のセルノードＣＮ２は、接地電
圧ＧＮＤを有する。
間中、ビットラインＢＬ，ＢＬＢはビットラインのプリ
チャージ電圧ＶＢＬ（１／２×ＡＩＶＣ）にプリチャー
ジされる。ツインセルを構成するＤＲＡＭセルＭＣ１，
ＭＣ２の中一つ（例えば、ＭＣ１）には“１”のセルデ
ータが貯蔵され、他のＤＲＡＭセル（例えば、ＭＣ２）
には“０”のセルデータが貯蔵されると仮定する。この
仮定によると、図９に示すように、ＤＲＡＭセルＭＣ１
のセルノードＣＮ１は、アレイ用電源電圧ＡＩＶＣを有
し、ＤＲＡＭセルＭＣ２のセルノードＣＮ２は、接地電
圧ＧＮＤを有する。
【００３９】そして読み出し動作が始まると、ＤＲＡＭ
セルＭＣ１，ＭＣ２の各セルトランジスタＴＲに連結さ
れたワードラインＷＬ１が活性化される（Ｓ２００）。
これによりＤＲＡＭセルＭＣ１，ＭＣ２の各セルトラン
ジスタＴＲがターンオンされ、ＤＲＡＭセルＭＣ１，Ｍ
Ｃ２の各セルキャパシタＣは、このターンオンされたセ
ルトランジスタＴＲを通じて、対応するビットラインＢ
Ｌ，ＢＬＢと電気的に連結される。チャージシェアリン
グの結果として、図９に示すように、ビットラインＢＬ
の電圧は、ＶＢＬよりもＶｃｓだけ増加され、ビットラ
インＢＬＢの電圧は、ＶＢＬよりもＶｃｓだけ減少され
る。ビットラインＢＬ，ＢＬＢの間の電圧差が充分に生
ずると、感知増幅器２２が活性化される（Ｓ２４０）。
これによりビットラインＢＬの電圧がアレイ用電源電圧
ＡＩＶＣの方向に増加し、ビットラインＢＬＢの電圧が
接地電圧ＧＮＤの方向に減少する。これと同時に、ビッ
トラインＢＬ，ＢＬＢの電圧が、ＤＲＡＭセルＭＣ１，
ＭＣ２のセルノードＣＮ１，ＣＮ２に伝達される。これ
は再貯蔵動作が遂行されることを意味する。
セルＭＣ１，ＭＣ２の各セルトランジスタＴＲに連結さ
れたワードラインＷＬ１が活性化される（Ｓ２００）。
これによりＤＲＡＭセルＭＣ１，ＭＣ２の各セルトラン
ジスタＴＲがターンオンされ、ＤＲＡＭセルＭＣ１，Ｍ
Ｃ２の各セルキャパシタＣは、このターンオンされたセ
ルトランジスタＴＲを通じて、対応するビットラインＢ
Ｌ，ＢＬＢと電気的に連結される。チャージシェアリン
グの結果として、図９に示すように、ビットラインＢＬ
の電圧は、ＶＢＬよりもＶｃｓだけ増加され、ビットラ
インＢＬＢの電圧は、ＶＢＬよりもＶｃｓだけ減少され
る。ビットラインＢＬ，ＢＬＢの間の電圧差が充分に生
ずると、感知増幅器２２が活性化される（Ｓ２４０）。
これによりビットラインＢＬの電圧がアレイ用電源電圧
ＡＩＶＣの方向に増加し、ビットラインＢＬＢの電圧が
接地電圧ＧＮＤの方向に減少する。これと同時に、ビッ
トラインＢＬ，ＢＬＢの電圧が、ＤＲＡＭセルＭＣ１，
ＭＣ２のセルノードＣＮ１，ＣＮ２に伝達される。これ
は再貯蔵動作が遂行されることを意味する。
【００４０】その後、列選択ラインＣＳＬが活性化され
ることにより、ビットラインＢＬ，ＢＬＢ上の各電圧が
スイッチングトランジスタ（図示せず）を通じて、対応
する入出力ラインに伝達される。この際、図９に示すよ
うに、大きいローディングキャパシタンスを有する入出
力ラインが内部電源電圧ＡＩＶＣにプリチャージされて
いるので、図示されたように、接地電圧ＧＮＤの方向に
立下がったビットラインＢＬＢ及びセルノードＣＮ１の
電圧が特定電圧レベルにクランプされる。この際、ビッ
トラインＢＬ及びセルノードＣＮ１の電圧は、列選択ラ
インＣＳＬの活性化にほとんど影響されない。列選択ラ
インＣＳＬが非活性化された後、ローレベルデータに対
応するビットラインＢＬＢの電圧が所定の基準電圧ＶＲ
ＥＦに到達する時、活性化されたワードラインＷＬ１が
非活性化される（Ｓ２６０）。
ることにより、ビットラインＢＬ，ＢＬＢ上の各電圧が
スイッチングトランジスタ（図示せず）を通じて、対応
する入出力ラインに伝達される。この際、図９に示すよ
うに、大きいローディングキャパシタンスを有する入出
力ラインが内部電源電圧ＡＩＶＣにプリチャージされて
いるので、図示されたように、接地電圧ＧＮＤの方向に
立下がったビットラインＢＬＢ及びセルノードＣＮ１の
電圧が特定電圧レベルにクランプされる。この際、ビッ
トラインＢＬ及びセルノードＣＮ１の電圧は、列選択ラ
インＣＳＬの活性化にほとんど影響されない。列選択ラ
インＣＳＬが非活性化された後、ローレベルデータに対
応するビットラインＢＬＢの電圧が所定の基準電圧ＶＲ
ＥＦに到達する時、活性化されたワードラインＷＬ１が
非活性化される（Ｓ２６０）。
【００４１】本実施の形態に係るＳＲＡＭ装置の読み出
し動作によると、ローレベルデータに対応するＤＲＡＭ
セルＭＣ２のセルノードＣＮ２が接地電圧に再充電され
る時点で、ワードラインＷＬ１が非活性化される。読み
出し動作時、“０”のセルデータが貯蔵されるＤＲＡＭ
セルのセルノードＣＮ２が充分に再充電される時点は、
“１”のセルデータが貯蔵されるＤＲＡＭセルのセルノ
ードＣＮ１が、アレイ用電源電圧ＡＩＶＣの８０％まで
再充電される時点より遅く、そして“１”のセルデータ
が貯蔵されるＤＲＡＭセルノードがアレイ用電源電圧Ａ
ＩＶＣまで充分に再充電される時点より早い。この理由
により、“０”のセルデータが貯蔵されるＤＲＡＭセル
のセルノードが接地電圧に充分に再充電される時点でワ
ードラインを非活性化させると、ツインセル構造のワー
ドライン活性化の期間は、単一セル構造のワードライン
の活性化期間よりも短くなる。その結果、ワードライン
の活性化時間を短縮することができる。
し動作によると、ローレベルデータに対応するＤＲＡＭ
セルＭＣ２のセルノードＣＮ２が接地電圧に再充電され
る時点で、ワードラインＷＬ１が非活性化される。読み
出し動作時、“０”のセルデータが貯蔵されるＤＲＡＭ
セルのセルノードＣＮ２が充分に再充電される時点は、
“１”のセルデータが貯蔵されるＤＲＡＭセルのセルノ
ードＣＮ１が、アレイ用電源電圧ＡＩＶＣの８０％まで
再充電される時点より遅く、そして“１”のセルデータ
が貯蔵されるＤＲＡＭセルノードがアレイ用電源電圧Ａ
ＩＶＣまで充分に再充電される時点より早い。この理由
により、“０”のセルデータが貯蔵されるＤＲＡＭセル
のセルノードが接地電圧に充分に再充電される時点でワ
ードラインを非活性化させると、ツインセル構造のワー
ドライン活性化の期間は、単一セル構造のワードライン
の活性化期間よりも短くなる。その結果、ワードライン
の活性化時間を短縮することができる。
【００４２】本実施の形態に係るＳＲＡＭ装置のアクセ
ス時間及びアクセス速度は、前述したリフレッシュ及び
読み出し方法により短縮することができる。より詳しく
説明すると次の通りである。前述したように、ツインセ
ル構造を採用したＳＲＡＭ装置は、外部命令なしで内部
的にリフレッシュ動作を遂行する。そのため、読み出し
／書き込み命令が入力されても、一つのサイクルのリフ
レッシュ時間が保障されなければならない。即ち、読み
出し／書き込み動作のための外部命令が入力される時、
内部的に遂行されるリフレッシュ動作が保障された後、
実質的なアクセス動作が遂行される。その結果、一回の
アクセス動作のために、２回のアクセス動作に相応する
時間が必要となる。
ス時間及びアクセス速度は、前述したリフレッシュ及び
読み出し方法により短縮することができる。より詳しく
説明すると次の通りである。前述したように、ツインセ
ル構造を採用したＳＲＡＭ装置は、外部命令なしで内部
的にリフレッシュ動作を遂行する。そのため、読み出し
／書き込み命令が入力されても、一つのサイクルのリフ
レッシュ時間が保障されなければならない。即ち、読み
出し／書き込み動作のための外部命令が入力される時、
内部的に遂行されるリフレッシュ動作が保障された後、
実質的なアクセス動作が遂行される。その結果、一回の
アクセス動作のために、２回のアクセス動作に相応する
時間が必要となる。
【００４３】従来技術によるＳＲＡＭ装置の場合、図１
０に示すように、一回のアクセス動作のためには、リフ
レッシュ動作のためのワードラインの活性化時間Ｔ１
と、読み出し／書き込み動作に対するワードラインの活
性化時間Ｔ３が必要である。
０に示すように、一回のアクセス動作のためには、リフ
レッシュ動作のためのワードラインの活性化時間Ｔ１
と、読み出し／書き込み動作に対するワードラインの活
性化時間Ｔ３が必要である。
【００４４】これに対して本実施の形態に係るＳＲＡＭ
装置の場合、一回のアクセス動作のためには、リフレッ
シュ動作のためのワードラインの活性化時間Ｔ２と、読
み出し／書き込み動作に対するワードラインの活性化時
間Ｔ４が必要である。
装置の場合、一回のアクセス動作のためには、リフレッ
シュ動作のためのワードラインの活性化時間Ｔ２と、読
み出し／書き込み動作に対するワードラインの活性化時
間Ｔ４が必要である。
【００４５】本実施の形態に係るＳＲＡＭ装置のワード
ラインの活性化期間は、従来技術によるＳＲＡＭ装置の
それより短いので、リフレッシュ動作のためのワードラ
インの活性化時間が△Ｔ１時間だけ短縮され、更に、読
み出し／書き込み動作のためのワードラインの活性化時
間が△Ｔ２時間だけ短縮される。これにより、本実施の
形態に係るＳＲＡＭ装置の行アクセス時間は、合計（△
Ｔ１＋△Ｔ２）時間だけ短縮される。その結果、アクセ
ス速度を向上することができる。尚、図面に示していな
いが、読み出し動作だけではなく、書き込み動作におい
ても同様な効果を得ることができることは明らかであ
る。
ラインの活性化期間は、従来技術によるＳＲＡＭ装置の
それより短いので、リフレッシュ動作のためのワードラ
インの活性化時間が△Ｔ１時間だけ短縮され、更に、読
み出し／書き込み動作のためのワードラインの活性化時
間が△Ｔ２時間だけ短縮される。これにより、本実施の
形態に係るＳＲＡＭ装置の行アクセス時間は、合計（△
Ｔ１＋△Ｔ２）時間だけ短縮される。その結果、アクセ
ス速度を向上することができる。尚、図面に示していな
いが、読み出し動作だけではなく、書き込み動作におい
ても同様な効果を得ることができることは明らかであ
る。
【００４６】図１１は、本実施の形態に係るＳＲＡＭ装
置の構成を示すブロック図で、図１２は図１１に示され
たＳＲＡＭ装置の動作タイミング図である。
置の構成を示すブロック図で、図１２は図１１に示され
たＳＲＡＭ装置の動作タイミング図である。
【００４７】先ず、図１１を参照すると、本実施の形態
に係るＳＲＡＭ装置は、複数のツインセルを備えたメモ
リセルアレイ１１０を含む。各ツインセルは二つのＤＲ
ＡＭセルから構成され、各ＤＲＡＭセルは一つのセルト
ランジスタと一つのセルキャパシタとを備えている。本
実施の形態に係るＳＲＡＭ装置は、行選択回路（rowsel
ecting circuit）１２０、感知増幅及び列ゲート回路
（sense amplifier andcolumn gate circuit）１４０、
列選択回路（column selecting circuit）１３０、そし
て制御ロジック（control logic）１５０を含む。行選
択回路１２０はメモリセルアレイ１１０に配列される行
（又はワードライン）の中いずれか一つを選択し、その
選択された行を活性化させる。感知増幅及び列ゲート回
路１４０は、制御ロジック１５０から感知イネーブル信
号ＰＬＡに応答して、選択された行に連結されるツイン
セルに貯蔵されたデータを感知及び増幅し、列選択回路
１４０の制御下で、その感知されたデータを入出力ライ
ンＩ／Ｏiへ出力する。制御ロジック１５０は、外部か
らの制御信号／ＣＳ，／ＯＥ，／ＷＥ（／は負論理を示
す）を受け入れ、感知イネーブル信号ＰＬＡとリフレッ
シュイネーブル信号ＲＦｅｎを発生する。
に係るＳＲＡＭ装置は、複数のツインセルを備えたメモ
リセルアレイ１１０を含む。各ツインセルは二つのＤＲ
ＡＭセルから構成され、各ＤＲＡＭセルは一つのセルト
ランジスタと一つのセルキャパシタとを備えている。本
実施の形態に係るＳＲＡＭ装置は、行選択回路（rowsel
ecting circuit）１２０、感知増幅及び列ゲート回路
（sense amplifier andcolumn gate circuit）１４０、
列選択回路（column selecting circuit）１３０、そし
て制御ロジック（control logic）１５０を含む。行選
択回路１２０はメモリセルアレイ１１０に配列される行
（又はワードライン）の中いずれか一つを選択し、その
選択された行を活性化させる。感知増幅及び列ゲート回
路１４０は、制御ロジック１５０から感知イネーブル信
号ＰＬＡに応答して、選択された行に連結されるツイン
セルに貯蔵されたデータを感知及び増幅し、列選択回路
１４０の制御下で、その感知されたデータを入出力ライ
ンＩ／Ｏiへ出力する。制御ロジック１５０は、外部か
らの制御信号／ＣＳ，／ＯＥ，／ＷＥ（／は負論理を示
す）を受け入れ、感知イネーブル信号ＰＬＡとリフレッ
シュイネーブル信号ＲＦｅｎを発生する。
【００４８】続けて図１１を参照すると、本実施の形態
に係るＳＲＡＭ装置は、基準メモリセルＲＭＣを含み、
この基準メモリセルＲＭＣは、一つのセルトランジスタ
と一つのセルキャパシタとを備えている。このセルトラ
ンジスタのゲートは、基準ワードラインＲＷＬに連結さ
れ、それの電流経路は、基準ビットラインＲＢＬとセル
キャパシタの一方の電極との間に形成される。本実施の
形態において、基準メモリセルＲＭＣには、“１”のセ
ルデータが常に貯蔵される。ビットラインＲＢＬ，ＲＢ
ＬＢには、感知増幅及び列ゲート回路１４０が連結され
ている。尚、図示していないが、パワーアップ時、基準
メモリセルＲＭＣには、感知増幅及び列ゲート回路１４
０を通じて、常に“１”のセルデータが記入される。こ
こで、基準ビットラインＲＢＬに連結される一つの基準
メモリセルＲＭＣのみが示されているが、基準ビットラ
インＲＢＬＢにも同様の基準メモリセルが連結されるこ
とは明らかである。又、この基準メモリセルは、ツイン
セル構造の代わりに単一セル構造で構成できることは当
業者には自明である。
に係るＳＲＡＭ装置は、基準メモリセルＲＭＣを含み、
この基準メモリセルＲＭＣは、一つのセルトランジスタ
と一つのセルキャパシタとを備えている。このセルトラ
ンジスタのゲートは、基準ワードラインＲＷＬに連結さ
れ、それの電流経路は、基準ビットラインＲＢＬとセル
キャパシタの一方の電極との間に形成される。本実施の
形態において、基準メモリセルＲＭＣには、“１”のセ
ルデータが常に貯蔵される。ビットラインＲＢＬ，ＲＢ
ＬＢには、感知増幅及び列ゲート回路１４０が連結され
ている。尚、図示していないが、パワーアップ時、基準
メモリセルＲＭＣには、感知増幅及び列ゲート回路１４
０を通じて、常に“１”のセルデータが記入される。こ
こで、基準ビットラインＲＢＬに連結される一つの基準
メモリセルＲＭＣのみが示されているが、基準ビットラ
インＲＢＬＢにも同様の基準メモリセルが連結されるこ
とは明らかである。又、この基準メモリセルは、ツイン
セル構造の代わりに単一セル構造で構成できることは当
業者には自明である。
【００４９】基準ワードラインＲＷＬは、駆動回路（dr
iver circuit）１７０に連結され、駆動回路１７０は、
制御ロジック１５０からのリフレッシュイネーブル信号
ＲＦｅｎに応答して基準ワードラインＲＷＬを駆動す
る。この際、図１２に示すように、メモリセルアレイ１
１０のワードライン（例えば、ＷＬ１）は、行選択回路
１２０を通じて活性化される。この基準ワードラインＲ
ＷＬが活性化されることにより、基準ビットラインＲＢ
Ｌ，ＲＢＬＢの電圧は、チャージシェアリングを通じて
可変である。例えば、“１”のセルデータが貯蔵された
基準メモリセルに連結された基準ビットラインＲＢＬの
電圧が増加される反面、“０”のセルデータが貯蔵され
た基準メモリセルに連結された基準ビットラインＲＢＬ
Ｂの電圧は減少される。
iver circuit）１７０に連結され、駆動回路１７０は、
制御ロジック１５０からのリフレッシュイネーブル信号
ＲＦｅｎに応答して基準ワードラインＲＷＬを駆動す
る。この際、図１２に示すように、メモリセルアレイ１
１０のワードライン（例えば、ＷＬ１）は、行選択回路
１２０を通じて活性化される。この基準ワードラインＲ
ＷＬが活性化されることにより、基準ビットラインＲＢ
Ｌ，ＲＢＬＢの電圧は、チャージシェアリングを通じて
可変である。例えば、“１”のセルデータが貯蔵された
基準メモリセルに連結された基準ビットラインＲＢＬの
電圧が増加される反面、“０”のセルデータが貯蔵され
た基準メモリセルに連結された基準ビットラインＲＢＬ
Ｂの電圧は減少される。
【００５０】再び、図１１を参照すると、信号発生回路
（signal generating circuit）１８０は、リフレッシ
ュイネーブル信号ＲＦｅｎと、感知イネーブル信号ＰＬ
Ａに応答して、検出イネーブル信号ＤＥＴｅｎを活性化
させる。例えば、基準ワードラインＲＷＬが活性化され
た後、感知イネーブル信号ＰＬＡ（図１２の感知時点で
活性化される）が活性化される時、検出イネーブル信号
ＤＥＴｅｎがローレベルからハイレベルへ遷移される。
その結果、図１２に示すように、リフレッシュ動作が遂
行される時、感知時点で検出イネーブル信号ＤＥＴｅｎ
が活性化される。図１１に示された検出回路（detectio
n circuit）２００は、基準メモリセルＲＭＣのセルノ
ードに連結され、基準メモリセルＲＭＣのセルノードの
電圧が基準電圧発生回路（reference voltage generati
ng circuit）１９０からの基準電圧ＶＲＥＦと一致する
か否かを検出する。ここで基準電圧ＶＲＥＦは、アレイ
用電源電圧ＡＩＶＣより０．３Ｖ乃至０．４Ｖだけ低い
電圧に決定される。しかし、メモリ装置の工程変数及び
ローディング値に応じた最適の電圧値としても良いこと
はもちろんである。
（signal generating circuit）１８０は、リフレッシ
ュイネーブル信号ＲＦｅｎと、感知イネーブル信号ＰＬ
Ａに応答して、検出イネーブル信号ＤＥＴｅｎを活性化
させる。例えば、基準ワードラインＲＷＬが活性化され
た後、感知イネーブル信号ＰＬＡ（図１２の感知時点で
活性化される）が活性化される時、検出イネーブル信号
ＤＥＴｅｎがローレベルからハイレベルへ遷移される。
その結果、図１２に示すように、リフレッシュ動作が遂
行される時、感知時点で検出イネーブル信号ＤＥＴｅｎ
が活性化される。図１１に示された検出回路（detectio
n circuit）２００は、基準メモリセルＲＭＣのセルノ
ードに連結され、基準メモリセルＲＭＣのセルノードの
電圧が基準電圧発生回路（reference voltage generati
ng circuit）１９０からの基準電圧ＶＲＥＦと一致する
か否かを検出する。ここで基準電圧ＶＲＥＦは、アレイ
用電源電圧ＡＩＶＣより０．３Ｖ乃至０．４Ｖだけ低い
電圧に決定される。しかし、メモリ装置の工程変数及び
ローディング値に応じた最適の電圧値としても良いこと
はもちろんである。
【００５１】もし基準メモリセルＲＭＣのセルノードの
電圧が基準電圧発生回路１９０からの基準電圧ＶＲＥＦ
より低ければ、検出回路２００はローレベルのワードラ
インの非活性化信号ＷＬｄｉｓを出力する。これはワー
ドラインＷＬ１が続けて活性化状態に維持されることを
意味している。そして基準メモリセルＲＭＣのセルノー
ドの電圧が、基準電圧発生回路１９０からの基準電圧Ｖ
ＲＥＦと一致すると、検出回路２００は、ハイレベルの
ワードライン非活性化信号ＷＬｄｉｓを出力する。これ
により選択された行又はワードラインＷＬ１は、図１２
に示すように検出回路２００から出力されるハイレベル
のワードラインの非活性化信号ＷＬｄｉｓにより非活性
化される。以後、“１”のセルデータが貯蔵された基準
メモリセルのセルノードがアレイ用電源電圧ＡＩＶＣま
で充分に再充電された後、基準ワードラインＲＷＬが自
動的に非活性化される。この基準ワードラインＲＷＬの
非活性化により、検出イネーブル信号ＤＥＴｅｎとワー
ドライン非活性化信号ＷＬｄｉｓが順次に非活性化され
る。即ち、リフレッシュ動作が終了される。
電圧が基準電圧発生回路１９０からの基準電圧ＶＲＥＦ
より低ければ、検出回路２００はローレベルのワードラ
インの非活性化信号ＷＬｄｉｓを出力する。これはワー
ドラインＷＬ１が続けて活性化状態に維持されることを
意味している。そして基準メモリセルＲＭＣのセルノー
ドの電圧が、基準電圧発生回路１９０からの基準電圧Ｖ
ＲＥＦと一致すると、検出回路２００は、ハイレベルの
ワードライン非活性化信号ＷＬｄｉｓを出力する。これ
により選択された行又はワードラインＷＬ１は、図１２
に示すように検出回路２００から出力されるハイレベル
のワードラインの非活性化信号ＷＬｄｉｓにより非活性
化される。以後、“１”のセルデータが貯蔵された基準
メモリセルのセルノードがアレイ用電源電圧ＡＩＶＣま
で充分に再充電された後、基準ワードラインＲＷＬが自
動的に非活性化される。この基準ワードラインＲＷＬの
非活性化により、検出イネーブル信号ＤＥＴｅｎとワー
ドライン非活性化信号ＷＬｄｉｓが順次に非活性化され
る。即ち、リフレッシュ動作が終了される。
【００５２】本実施の形態に係るＳＲＡＭ装置におい
て、前述したように、リフレッシュ動作が遂行される
時、活性化されるワードラインＷＬ１は、基準メモリセ
ルＲＭＣから検出されるセルノード電圧が、電源電圧Ａ
ＩＶＣの略８０％に到達する時、自動的に非活性化され
る。従って、従来技術によるＳＲＡＭ装置と比較する
と、リフレッシュ動作に対するワードラインの活性化期
間を短縮できる。
て、前述したように、リフレッシュ動作が遂行される
時、活性化されるワードラインＷＬ１は、基準メモリセ
ルＲＭＣから検出されるセルノード電圧が、電源電圧Ａ
ＩＶＣの略８０％に到達する時、自動的に非活性化され
る。従って、従来技術によるＳＲＡＭ装置と比較する
と、リフレッシュ動作に対するワードラインの活性化期
間を短縮できる。
【００５３】上述の実施の形態は、ＤＲＡＭ装置にも適
用できることは明らかであろう。また、本実施の形態に
係る回路の構成及び動作を前述した説明及び図面により
示したが、これは例を上げて説明したことに過ぎなく、
本発明の技術的思想及び範囲を外さない範囲内で多様な
変化及び変更が可能なことは勿論である。
用できることは明らかであろう。また、本実施の形態に
係る回路の構成及び動作を前述した説明及び図面により
示したが、これは例を上げて説明したことに過ぎなく、
本発明の技術的思想及び範囲を外さない範囲内で多様な
変化及び変更が可能なことは勿論である。
【００５４】以上説明したように本実施の形態によれ
ば、ハイレベルデータに対応するＤＲＡＭセルのセルノ
ードがアレイ用電源電圧の８０％程度まで再充電される
時点でリフレッシュ動作時に選択されたワードラインを
非活性化させることにより、リフレッシュ電流又はスタ
ンバイ電流を減少できるだけでなく、ワードラインの活
性化の時間を短縮することができる。
ば、ハイレベルデータに対応するＤＲＡＭセルのセルノ
ードがアレイ用電源電圧の８０％程度まで再充電される
時点でリフレッシュ動作時に選択されたワードラインを
非活性化させることにより、リフレッシュ電流又はスタ
ンバイ電流を減少できるだけでなく、ワードラインの活
性化の時間を短縮することができる。
【００５５】また、ローレベルデータに対応するＤＲＡ
Ｍセルのセルノードが接地電圧に充分に再充電される時
点で、読み出し／書き込み動作時に選択されたワードラ
インを非活性化させることにより、ワードラインの活性
化期間を短縮することができる。その結果、一回の読み
出し／書き込み動作のために、２回のアクセス動作に相
応する時間が要求されるツインセル構造を有するＳＲＡ
Ｍ装置であっても、アクセス時間を短縮でき、アクセス
速度が早くなる。
Ｍセルのセルノードが接地電圧に充分に再充電される時
点で、読み出し／書き込み動作時に選択されたワードラ
インを非活性化させることにより、ワードラインの活性
化期間を短縮することができる。その結果、一回の読み
出し／書き込み動作のために、２回のアクセス動作に相
応する時間が要求されるツインセル構造を有するＳＲＡ
Ｍ装置であっても、アクセス時間を短縮でき、アクセス
速度が早くなる。
【００５６】
【発明の効果】以上説明したように本発明によれば、ツ
インセル構造を採用したスタティックランダムアクセス
メモリであっても、そのメモリへのアクセス時間を短く
できるという効果がある。
インセル構造を採用したスタティックランダムアクセス
メモリであっても、そのメモリへのアクセス時間を短く
できるという効果がある。
【図１】一般的なメモリセルアレイ構造を示す図であ
る。
る。
【図２】一般的なツインセルアレイ構造を示す図であ
る。
る。
【図３】一般的なツインセルアレイ構造を示す図であ
る。
る。
【図４】図２及び図３に示されたツインセルのリフレッ
シュ動作のタイミング図である。
シュ動作のタイミング図である。
【図５】図２及び図３に示されたツインセルの読み出し
動作のタイミング図である。
動作のタイミング図である。
【図６】本実施の形態に係るＳＲＡＭ装置によるリフレ
ッシュ動作を説明するためのフローチャートである。
ッシュ動作を説明するためのフローチャートである。
【図７】本実施の形態に係るＳＲＡＭ装置のリフレッシ
ュ動作時におけるセルノードの電圧変化及びビットライ
ンの電圧変化を示す図である。
ュ動作時におけるセルノードの電圧変化及びビットライ
ンの電圧変化を示す図である。
【図８】本実施の形態に係るＳＲＡＭ装置による読み出
し動作を示すフローチャートである。
し動作を示すフローチャートである。
【図９】本実施の形態に係るＳＲＡＭ装置の読み出し動
作時におけるセルノードの電圧変化及びビットラインの
電圧変化を示す図である。
作時におけるセルノードの電圧変化及びビットラインの
電圧変化を示す図である。
【図１０】本実施の形態と従来技術によるＳＲＡＭ装置
のアクセス時間を説明するための図である。
のアクセス時間を説明するための図である。
【図１１】本実施の形態に係るＳＲＡＭ装置のブロック
図である。
図である。
【図１２】図１１に示されたＳＲＡＭ装置の動作タイミ
ング図である。
ング図である。
１１０ メモリセルアレイ
１２０ 行選択回路
１３０ 列選択回路
１４０，１６０ 感知増幅及び列ゲート回路
１５０ 制御ロジック
１７０ 駆動回路
１８０ 信号発生回路
１９０ 基準電圧発生回路
２００ 検出回路
Claims (23)
- 【請求項１】 スタティックランダムアクセスメモリの
データアクセス方法であって、 第１セルトランジスタと第２セルトランジスタとに連結
されたワードラインを活性化させる工程と、 前記第１セルトランジスタを通じて第１セルキャパシタ
に連結された第１ビットラインと、前記第２セルトラン
ジスタを通じて第２セルキャパシタに連結された第２ビ
ットラインとの電圧差を感知増幅する工程と、 前記第１又は第２ビットラインの電圧が所定の基準電圧
に到達する時に前記活性化されたワードラインを非活性
化させる工程と、を有することを特徴とする方法。 - 【請求項２】 前記第１セルトランジスタと前記第１セ
ルキャパシタは第１メモリセルを形成し、前記第２セル
トランジスタと前記第２セルキャパシタは第２メモリセ
ルを形成し、前記第１及び第２メモリセルはツインセル
を構成することを特徴とする請求項１に記載の方法。 - 【請求項３】 前記第１及び第２メモリセルは互いに相
補データを貯蔵することを特徴とする請求項２に記載の
方法。 - 【請求項４】 前記所定の基準電圧は、読み出し／書き
込み動作モードでは略０Ｖであることを特徴とする請求
項１乃至３のいずれか１項に記載の方法。 - 【請求項５】 前記所定の基準電圧は、リフレッシュ動
作モードでは、アレイ用電源電圧より０．３Ｖ乃至０．
４Ｖだけ低い電圧であることを特徴とする請求項１乃至
４のいずれか１項に記載の方法。 - 【請求項６】 スタティックランダムアクセスメモリに
おいてデータをリフレッシュする方法であって、 第１セルトランジスタと第２セルトランジスタとに連結
されたワードラインを活性化させる工程と、 前記第１セルトランジスタを通じて第１セルキャパシタ
に連結された第１ビットラインと、前記第２セルトラン
ジスタを通じて第２セルキャパシタに連結された第２ビ
ットラインとの電圧差を感知増幅する工程と、 前記第１及び第２ビットラインの中、ハイレベルデータ
に対応する、いずれか一つの電圧が所定の基準電圧に到
達したかを判別する工程と、 前記ハイレベルデータに対応するビットラインの電圧が
前記所定の基準電圧に到達した時に、前記活性化された
ワードラインを非活性化させる工程と、を有することを
特徴とする方法。 - 【請求項７】 前記第１セルトランジスタと前記第１セ
ルキャパシタは第１メモリセルを形成し、前記第２セル
トランジスタと前記第２セルキャパシタは第２メモリセ
ルを形成し、前記第１及び第２メモリセルはツインセル
を構成することを特徴とする請求項６に記載の方法。 - 【請求項８】 前記第１及び第２メモリセルは互いに相
補データを貯蔵することを特徴とする請求項７に記載の
方法。 - 【請求項９】 前記所定の基準電圧は、リフレッシュ動
作モードでは、アレイ用電源電圧より０．３Ｖ乃至０．
４Ｖだけ低い電圧であることを特徴とする請求項６乃至
８のいずれか１項に記載の方法。 - 【請求項１０】 スタティックランダムアクセスメモリ
のデータを読み出す方法であって、 第１セルトランジスタと第２セルトランジスタとに連結
されたワードラインを活性化させる工程と、 前記第１セルトランジスタを通じて第１セルキャパシタ
に連結された第１ビットラインと、前記第２セルトラン
ジスタを通じて第２セルキャパシタに連結された第２ビ
ットラインとの電圧差を感知増幅する工程と、 前記第１及び第２ビットライン上の電圧を対応する入出
力ラインに各々伝達する工程と、 前記第１及び第２ビットラインの中、ローレベルデータ
に対応する、ビットラインの電圧が所定の基準電圧に到
達した時、前記活性化されたワードラインを非活性化さ
せる工程と、 を有することを特徴とする方法。 - 【請求項１１】 前記第１セルトランジスタと前記第１
セルキャパシタは第１メモリセルを形成し、前記第２セ
ルトランジスタと前記第２セルキャパシタは第２メモリ
セルを形成し、前記第１及び第２メモリセルはツインセ
ルを構成することを特徴とする請求項１０に記載の方
法。 - 【請求項１２】 前記第１及び第２メモリセルは、互い
に相補データを貯蔵することを特徴とする請求項１１に
記載の方法。 - 【請求項１３】 前記所定の基準電圧は、略０Ｖである
ことを特徴とする請求項１０乃至１２のいずれか１項に
記載の方法。 - 【請求項１４】 スタティックランダムアクセスメモリ
にデータを書き込む方法であって、 第１セルトランジスタと第２セルトランジスタとに連結
されたワードラインを活性化させる工程と、 第１及び第２入出力ライン上のデータビットを第１及び
第２ビットラインに各々伝達する工程と、 前記第１セルトランジスタを通じて第１セルキャパシタ
に連結された前記第１ビットラインと、前記第２セルト
ランジスタを通じて第２セルキャパシタに連結された前
記第２ビットラインとの電圧差を感知増幅する工程と、 前記第１及び第２ビットラインの中、ローレベルデータ
に対応する、ビットラインの電圧が所定の基準電圧に到
達した時、前記活性化されたワードラインを非活性化さ
せる工程と、を有することを特徴とする方法。 - 【請求項１５】 前記第１セルトランジスタと前記第１
セルキャパシタは第１メモリセルを形成し、前記第２セ
ルトランジスタと前記第２セルキャパシタは第２メモリ
セルを形成し、前記第１及び第２メモリセルはツインセ
ルを構成することを特徴とする請求項１４に記載の方
法。 - 【請求項１６】 前記第１及び第２メモリセルは、互い
に相補データを貯蔵することを特徴とする請求項１５に
記載の方法。 - 【請求項１７】 前記所定の基準電圧は、略０Ｖである
ことを特徴とする請求項１４乃至１６のいずれか１項に
記載の方法。 - 【請求項１８】 行と列とのマトリックス状に配列され
る複数のツインセルを含むメモリセルアレイであって、
前記複数のツインセルのそれぞれは第１メモリセルと第
２メモリセルとを含み、前記第１メモリセルは所定の行
に連結される第１セルトランジスタと前記第１セルトラ
ンジスタを通じて第１ビットラインに連結される第１セ
ルキャパシタとを具備し、前記第２メモリセルは前記行
に共通に連結される第２セルトランジスタと前記第２セ
ルトランジスタを通じて第２ビットラインに連結される
第２セルキャパシタとを具備し、前記第１及び第２ビッ
トラインは前記列の中いずれか一つに対応し、 行のアドレスに応答して前記行の中いずれか一つを活性
化させる行選択回路と、 感知イネーブル信号に応答して各選択列の前記第１及び
第２ビットラインの間の電圧差を感知増幅する感知増幅
回路と、 リフレッシュ動作モードの間、前記各選択列の第１及び
第２ビットラインの中いずれか一つの電圧が所定の基準
電圧に到達したかを検出する検出手段とを有し、 前記検出手段は前記各選択列の第１及び第２ビットライ
ンの中いずれか一つの電圧が前記所定の基準電圧に到達
した時、前記活性化された行を非活性化させることを特
徴とするスタティックランダムアクセスメモリ。 - 【請求項１９】 前記検出手段は、 前記所定の基準電圧を発生する基準電圧発生回路と、 基準ワードラインに連結され、ハイレベルデータを貯蔵
する基準メモリセルと、 リフレッシュイネーブル信号に応答して前記基準ワード
ラインを駆動する駆動回路と、 前記リフレッシュ動作モード時、前記感知イネーブル信
号に応答して検出イネーブル信号を発生する信号発生回
路と、 前記基準メモリセルの基準トランジスタと基準キャパシ
タとのセルノードに連結され、前記セルノードの電圧が
前記所定の基準電圧に到達したかを検出する電圧検出回
路を含み、前記セルノードの電圧が前所定の記基準電圧
に到達すると、前記活性化された行を前記電圧検出回路
により非活性化することを特徴とする請求項１８に記載
のスタティックランダムアクセスメモリ。 - 【請求項２０】 前記所定の基準電圧は、アレイ用電源
電圧より０．３Ｖ乃至０．４Ｖだけ低い電圧であること
を特徴とする請求項１８又は１９に記載のスタティック
ランダムアクセスメモリ。 - 【請求項２１】 前記基準ワードラインは、前記セルノ
ードがアレイ用電源電圧まで充電された後非活性化され
ることを特徴とする請求項１９に記載のスタティックラ
ンダムアクセスメモリ。 - 【請求項２２】 行と列とのマトリックス状に配列され
る複数のツインセルを含むメモリセルアレイであって、
前記複数のツインセルのそれぞれは第１メモリセルと第
２メモリセルとを含み、前記第１メモリセルは所定の行
に連結される第１セルトランジスタと前記第１セルトラ
ンジスタを通じて第１ビットラインに連結される第１セ
ルキャパシタとを具備し、前記第２メモリセルは前記行
に共通に連結される第２セルトランジスタと前記第２セ
ルトランジスタを通じて第２ビットラインに連結される
第２セルキャパシタとを具備し、前記第１及び第２ビッ
トラインは前記列の中いずれか一つに対応し、 行のアドレスに応答して前記行の中いずれか一つを活性
化させる行選択回路と、 感知イネーブル信号に応答して各選択列の第１及び第２
ビットライン間の電圧差を感知増幅する感知増幅回路
と、 読み出し動作時、各選択列の第１及び第２ビットライン
上の増幅された電圧を対応する入出力ラインに伝達し、
書き込み動作時、前記入出力ライン上のデータビットを
各選択列の第１及び第２ビットラインに伝達する列ゲー
ト回路とを有し、 前記活性化された行は、前記読み出し及び書き込み動作
時、前記各選択列の第１及び第２ビットラインの中、ロ
ーレベルデータに対応する、ビットラインの電圧が所定
の基準電圧に到達した時に非活性化されることを特徴と
するスタティックランダムアクセスメモリ。 - 【請求項２３】 前記所定の基準電圧は、略０Ｖである
ことを特徴とする請求項２２に記載のスタティックラン
ダムアクセスメモリ。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR10-2002-0001874A KR100419992B1 (ko) | 2002-01-12 | 2002-01-12 | 유니-트랜지스터 랜덤 액세스 메모리 장치 및 그것의읽기, 쓰기 그리고 리프레쉬 방법 |
| KR2002-001874 | 2002-01-12 |
Publications (2)
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|---|---|
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| JP4331484B2 JP4331484B2 (ja) | 2009-09-16 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003003458A Expired - Fee Related JP4331484B2 (ja) | 2002-01-12 | 2003-01-09 | ランダムアクセスメモリ及びその読み出し、書き込み、及びリフレッシュ方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6738282B2 (ja) |
| JP (1) | JP4331484B2 (ja) |
| KR (1) | KR100419992B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001143463A (ja) * | 1999-08-31 | 2001-05-25 | Fujitsu Ltd | １対のセルにデータを記憶するｄｒａｍ |
| US7292492B2 (en) | 2005-07-26 | 2007-11-06 | Fujitsu Limited | SRAM, semiconductor memory device, method for maintaining data in SRAM, and electronic device |
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