JPH0737995A - ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 リフレッシュサイクルを長くしても大きなセ
ンスマージンを得ることを可能としたＤＲＡＭを提供す
ること。 【構成】 マトリクス配置された複数個のダイナミック
型メモリセルＭＣと、複数本のビット線ＢＬと、基準信
号電荷を保持する複数個のダミーセルＤＣと、ダミービ
ット線ＤＢＬと、ビット線ＢＬ及びダミービット線ＤＢ
Ｌと交差して配置されメモリセルＭＣと該セルに対応す
るダミーセルＤＣの選択を行う複数本のワード線ＷＬ
と、同一のＷＬで選択されるメモリセルＭＣ及びダミー
セルＤＣの情報からメモリセルＭＣのデータを検知する
センスアンプとを備えたＤＲＡＭにおいて、メモリセル
ＭＣを構成するｎＭＯＳトランジスタをカットオフする
際のワード線の電位を、メモリセルＭＣに書き込まれる
“０”レベルの電位よりも低く設定したことを特徴とす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミック型半導体
記憶装置（ＤＲＡＭ）に係わり、特に６４Ｍビット以降
の超高密度のＤＲＡＭに関する。

【０００２】

【従来の技術】１トランジスタ／１キャパシタのダイナ
ミック型メモリセルをマトリクス状に配置形成したＤＲ
ＡＭにおいては、各メモリセルの情報電荷を読み出す際
に、メモリセルに比べて十分に容量の大きいビット線を
介して読み出す。このため、情報の“Ｈ”，“Ｌ”を正
しく増幅するためには、高感度のセンス方式が必要とな
る。

【０００３】通常のＤＲＡＭにおいては、読み出しを行
うメモリセルが接続されたビット線と、これに対応する
ダミーセルが接続されたダミービット線との電圧レベル
を比較増幅する方式が用いられる。ダミーセルには、メ
モリセルから読み出される“Ｈ”レベルと“Ｌ”レベル
の中間電位を発生するように通常（１／２）Ｖccが書き
込まれている。

【０００４】従来の（１／２）Ｖccプリチャージ方式の
ＤＲＡＭの構成を図８に示し、このＤＲＡＭのセンス動
作を図９に従って簡単に説明する。図９（ａ）に示すよ
うに待機時において、ビット線対ＢＬ，／ＢＬは、制御
信号／ＥＱＬ＝“Ｈ”によりＶBL＝（１／２）Ｖccに固
定されている。セル情報読み出し動作が開始されると、
制御信号／ＥＱＬ＝“Ｌ”とし、ビット線対ＢＬ，／Ｂ
Ｌをフローティング状態にした後、選択されたワード線
ＷＬを立ち上げ、このワード線ＷＬにより選択されたメ
モリセル情報をビット線対の一方、例えばＢＬに読み出
す。このビット線ＢＬと対をなすビット線／ＢＬには、
ダミーワード線ＤＷＬを立ち上げることでダミーセルの
信号を読み出す。ダミーセルには、予めＶDC＝（１／
２）Ｖccなるレベルを書き込んでおく。

【０００５】これにより、読み出した後のビット線／Ｂ
Ｌのレベルは、ビット線ＢＬに“１”情報が読み出され
た場合と“０”情報が読み出された場合の中間電位にな
る。そこで、これらビット線対ＢＬ，／ＢＬの電位差を
センスアンプにより増幅することによって、“０”読み
と“１”読みのセンスマージンは等しくなる。

【０００６】しかしながら、この種のＤＲＡＭにあって
は次のような問題があった。メモリセルの蓄積ノードは
ワード線ＷＬが閉じられた後はフローティングになるた
め、そこに蓄えられた電荷は時間と共にリークにより減
少する。所定時間毎に情報の再書き込みを行うリフレッ
シュが必要とされる所以である。

【０００７】ところが、ダミーセルは通常２本のダミー
ワード線により１つのワード線が選択される毎に半分ず
つ選択され、その度に再書き込みがなされているため、
ほぼ（１／２）Ｖccなるレベルに固定されている。この
ため、メモリセルの情報を正しく読み出すためには、例
えば図９（ｂ）に示すように、メモリセル電位がＶccか
ら（１／２）Ｖcc＋ΔＶまで減衰する時間Δｔ以上放置
することはできない。これは、ＤＲＡＭのリフレッシュ
サイクルを伸ばすことに対し、大きな障害となる。

【０００８】

【発明が解決しようとする課題】このように従来のＤＲ
ＡＭのダミーセル方式では、メモリセルの書き込みレベ
ルが時間と共に減衰した場合に“１”或いは“０”のい
ずれかの読み出しマージンが著しく低下し、その結果リ
フレッシュサイクルを十分に長くすることができないと
いう問題があった。

【０００９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、リフレッシュサイクル
を長くしても大きなセンスマージンを得ることを可能と
したＤＲＡＭを提供することにある。

【００１０】

【課題を解決するための手段】本発明の骨子は、ダミー
セルの電荷の減衰特性をメモリセルのそれと同期させる
ことで、リフレッシュサイクルを長くしても大きなセン
スマージンを得ることにある。

【００１１】即ち本発明は、マトリクス状に配置された
複数個のダイナミック型メモリセルと、これらのメモリ
セルの信号を読み出す際の基準信号電荷を保持する複数
個のダミーセルと、メモリセルと情報のやりとりを行う
複数本のビット線と、これらのビット線に平行に配置さ
れてダミーセルと情報のやりとりを行うダミービット線
と、ビット線及びダミービット線と交差して配置されメ
モリセルと該セルに対応するダミーセルの選択を行う複
数本のワード線と、同一ワード線で選択されるメモリセ
ル及びダミーセルの情報からメモリセルのデータを検知
するセンスアンプとを備えたダイナミック型半導体記憶
装置において、メモリセルを構成するｎＭＯＳトランジ
スタをカットオフしている際のワード線の電位を、該メ
モリセルに書き込まれる“０”レベルの電位よりも低く
設定したことを特徴とする。

【００１２】また、本発明の望ましい実施態様として
は、次のものが上げられる。 (1) メモリセルを構成するｎＭＯＳトランジスタをカッ
トオフしている際のワード線の電位が、基板電位と同じ
か又はそれ以下に設定されること。 (2) メモリセルに書き込まれる“０”レベルの電位が、
外部より与えられる接地電位以上に設定されること。 (3) メモリセルを構成するｎＭＯＳトランジスタのしき
い値電圧が、電源電圧の１／３以下であること。 (4) センスアンプは、ダミービット線を参照入力端子と
し、同じワード線で選択されるメモリセル情報が読み出
されるそれぞれのビット線をデータ入力端子とするカレ
ントミラー型差動増幅器により構成されていること。

【００１３】

【作用】本発明によれば、各ワード線にダミーセルが設
けられ、メモリセルの電位は、これと同じワード線に接
続されたダミーセルの電位を参照して検出される。そし
て、同じワード線に接続されたメモリセル及びダミーセ
ルは同時にリフレッシュされる。このため、ダミーセル
は常にそれが参照されるメモリセルと同じ時間放置され
ることになり、ダミーセルの電位はメモリセルの電位と
同様の減衰特性を示す。その結果、従来のダミーセル方
式に比べ、高いセンスマージンを長い時間保つことがで
きる。

【００１４】これに加え本発明では、メモリセルトラン
ジスタをカットオフする際のワード線の電位を、メモリ
セルに書き込まれる“０”レベルの電位よりも低く設定
することで、“０”読みと“１”読みの電荷の減衰特性
をより近いものにすることができ、その結果高いセンス
マージンをさらに長い時間保つことができる。

【００１５】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の第１の実施例に係わるＤＲＡＭ
のセルアレイ部構成を示す図である。複数のメモリセル
ＭＣ（ＭＣ１，ＭＣ２…）がマトリックス状に配置さ
れ、これらと情報電荷のやりとりを行う複数本のビット
線ＢＬ（ＢＬ１，／ＢＬ１，…）が平行に配置されてい
る。メモリセルＭＣはよく知られているような１トラン
ジスタ／１キャパシタ構造のものであり、セルアレイは
折り返し形ビット線構成に対応したセル配置となってい
る。

【００１６】メモリセルＭＣを選択するワード線ＷＬ
（ＷＬ１，ＷＬ２）には、それぞれダミーセルＤＣ（Ｄ
Ｃ１，ＤＣ２）が接続されている。ダミーセルＤＣはメ
モリセルＭＣと同じ構造であり、ビット線ＢＬと平行に
配置されたダミービット線ＤＢＬ（ＤＢＬ１，／ＤＢＬ
１）との間で電荷のやりとりを行うようになっている。

【００１７】各ビット線ＢＬ及びダミービット線ＤＢＬ
には、セルデータを増幅するためのセンスアンプ、ビッ
ト線ＢＬをプリチャージするためのプリチャージ回路、
データを外部に転送するための転送回路及びセルアレイ
との接続回路等から構成されるセンスアンプ回路が接続
されている。

【００１８】なお、本実施例で用いたセンスアンプは、
同一のワード線で選択されるメモリセルとダミーセルの
情報を比較してメモリセルのデータを検知するもので、
本発明者らが既に提案したもの（特願平３−３２８８０
８号）と同様の構成であり、その具体的構成は図２に示
すようになっている。

【００１９】各ビット線ＢＬにはそれぞれ、ｎＭＯＳド
ライバトランジスタＱn1とｐＭＯＳ負荷トランジスタＱ
p1からなるインバータ型回路１０（１０₁₁，１０₂₁，
…）が接続されている。同様に各ビット線／ＢＬにはそ
れぞれ、ｎＭＯＳドライバトランジスタＱn2とｐＭＯＳ
負荷トランジスタＱp2からなるインバータ型回路１０
（１０₁₂，１０₂₂，…）が接続されている。

【００２０】ダミービット線ＤＢＬには、ｎＭＯＳドラ
イバトランジスタＱn11 とｐＭＯＳ負荷トランジスタＱ
p11 からなるインバータ型回路１１₁ が接続されてい
る。同様に、ダミービット線／ＤＢＬには、ｎＭＯＳド
ライバトランジスタＱn12 とｐＭＯＳ負荷トランジスタ
Ｑp12 からなるインバータ型回路１１₂ が接続されてい
る。

【００２１】ｐＭＯＳ負荷トランジスタＱp11 のゲート
・ドレインは共通接続され、同様にｐＭＯＳ負荷トラン
ジスタＱp12 のゲート・ドレインは共通接続されてい
る。各ビット線ＢＬのインバータ型回路１０とダミービ
ット線ＤＢＬのインバータ型回路１１₁ とが対をなし
て、それらのｐＭＯＳ負荷トランジスタのゲートを共通
接続したカレントミラー型差動増幅器を構成している。
さらに、各ビット線／ＢＬのインバータ型回路１０とダ
ミービット線／ＤＢＬのインバータ型回路１１₂ とが対
をなして、それらのｐＭＯＳ負荷トランジスタのゲート
を共通接続したカレントミラー型差動増幅器を構成して
いる。そして、これらがビット線センスアンプとなって
いる。

【００２２】ここで、ダミービット線ＤＢＬに設けられ
たインバータ型回路１１のトランジスタＱn11 ，Ｑp11
の寸法は、各ビット線ＢＬに設けられたインバータ型回
路１０の対応するトランジスタの寸法のＫ倍（Ｋ＞１）
に設定される。ダミービット線／ＤＢＬに関しても同様
である。さらに、ダミービット線ＤＢＬ，／ＤＢＬに
は、差動増幅回路の参照入力電位を与えるダミーセル電
位発生回路１４が設けられている。

【００２３】各ビット線ＢＬ，／ＢＬ及びダミービット
線ＤＢＬ，／ＤＢＬには、基準電位を与えるビット線電
位発生回路１３がトランスファゲートを介して接続され
ている。各ビット線ＢＬ，／ＢＬにはまた、センスアン
プ出力をフィードバックして再書き込みを行うためのリ
ストア回路１２（１２₁ ，１２₂ ，…）が設けられてい
る。各ビット線センスアンプはそれぞれのビット線Ｂ
Ｌ，／ＢＬとダミービット線ＤＢＬ，／ＤＢＬの電位を
比較し、それを反転した電圧を出力端子ＯＵＴに出力で
きる。各ビット線ＢＬ，／ＢＬ毎に設けられたリストア
回路１２は、このセンスアンプの出力ＯＵＴの反転電圧
を再度ビット線に書き込むための回路である。

【００２４】センスアンプの出力ＯＵＴは、カラム選択
線ＣＳＬを選択的に立ち上げることにより、入出力線Ｉ
Ｏに接続され外部に情報が転送される。また、書き込み
データは、入出力線ＩＯ線からＯＵＴ端子に転送され、
リストア回路１２により強制的にビット線に書き込まれ
る。

【００２５】本実施例の回路動作を、図３のタイミング
図を用いて説明する。まず、／ＲＡＳ＝“Ｈ”のプリチ
ャージ状態においては、ビット線プリチャージ信号ＥＱ
Ｌ＝“Ｈ”とし、各ビット線ＢＬ、及びダミービット線
ＤＢＬは、全てビット線電位発生回路１３の出力に接続
されて、ＶBLの基準電位にプリチャージされている。こ
こで、プリチャージ電位ＶBLは特に限定しないが、例え
ば（１／２）Ｖccとする。

【００２６】次に、／ＲＡＳ＝“Ｌ”でアクティブサイ
クルに入ると（ｔ１）、ＥＱＬ＝“Ｌ”となって（ｔ
２）、各ビット線ＢＬ及びダミービット線ＤＢＬはフロ
ーティング状態になる。そして、セルアレイ選択信号に
より選択されたセルアレイだけがセンスアンプと接続さ
れた状態になる。その後、１本のワード線ＷＬが立ち上
がる（ｔ３）。これにより、メモリセル情報が各ビット
線ＢＬに読み出される。この時、ダミーセルＤＣの情報
もダミービット線ＤＢＬに読み出される。このワード線
ＷＬの立ち上げにより各センスアンプはそれぞれのビッ
ト線電位とダミービット線電位を比較増幅して、各出力
端子に出力する。また、ここで出力されたデータはセル
にそのまま書き込まれる。

【００２７】なお、ワード線ＷＬに与える電位として、
特にメモリセルトランジスタをカットオフする際には、
“０”書き込み電位よりも低い電位とする。これは、後
述するように、メモリセルＭＣとダミーセルＤＣにおけ
るそれぞれの記憶ノードの減衰過程を同様にするためで
ある。

【００２８】次に、ダミーセル書き込み信号ＤＣＷが
“Ｈ”となり（ｔ５）、ダミービット線ＤＢＬ及びダミ
ーセルＤＣはダミーセル書き込みレベルＶDCにセットさ
れる。ここで、ＶDCのレベルは例えば（１／２）Ｖccと
する。その後／ＲＡＳ＝“Ｈ”となりプリチャージ状態
にはいると、ワード線ＷＬが立ち下がり、続いて各制御
信号がリセットされる。

【００２９】これら一連の動作により各ビット線ＢＬは
ＶBLにプリチャージされ、メモリセルＭＣの記憶ノード
はリフレッシュされ、さらにダミーセルＣＤの記憶ノー
ドはＶDCにセットされる。そして、次にワード線ＷＬが
再度選択されるまでそのワード線ＷＬに接続されている
メモリセルＭＣとダミーセルＤＣの記憶ノードの電位
は、同様の減衰過程をとることになる。

【００３０】図４は、この実施例でのメモリセルとダミ
ーセルの記憶ノードの電位減衰過程を示している。図４
（ａ）に示すようにメモリセル（“１”書き込みのセ
ル）とダミーセルは同様の減衰過程をとることになる。
このため、ダミーセル電位ＶDCをＶccの１／２に設定し
ておけば、メモリセル電位の低下に伴いダミーセル電位
も低下するため、メモリセル電位とダミーセル電位の差
がΔＶになるまでの時間Δｔが長くなる。

【００３１】但しこのままでは、“０”書き込み側のメ
モリセルの電位Ｖssが一定なので、ダミーセル電位がＶ
ss＋ΔＶ′まで減衰する時間Δｔ′以上放置することは
できず、ＤＲＡＭのリフレッシュサイクルを伸ばすにも
限度がある。

【００３２】そこで本実施例では、メモリセルトランジ
スタをカットオフする際のワード線の電位を、メモリセ
ルに書き込まれる“０”レベルの電位よりも低く設定す
ることで、図４（ｂ）に示すように、“０”書き込み側
のメモリセルの電位も減衰することになり、メモリセル
（“１”及び“０”書き込みのセル）とダミーセルの記
憶ノードの電位は、同様の減衰過程をとることになる。
このため、どの時刻においてもダミーセルの電位はメモ
リセルの“１”情報と“０”情報のほぼ中間レベルに設
定されていることになる。その結果、センスマージンが
同じであれば、リフレッシュ間隔を長くすることがで
き、ポーズ特性の良い消費電流の小さいＤＲＡＭを得る
ことができる。

【００３３】このように本実施例によれば、メモリセル
ＭＣの電位をこれと同じワード線ＷＬに接続されたダミ
ーセルＤＣの電位を参照して検出し、同じワード線ＷＬ
に接続されたメモリセルＭＣ及びダミーセルＤＣを同時
にリフレッシュすると共に、メモリセルトランジスタを
カットオフする際のワード線ＷＬの電位を、メモリセル
ＭＣに書き込まれる“０”レベルの電位よりも低く設定
している。従って、ダミーセルＤＣの電位はメモリセル
ＭＣの電位と同様の減衰特性を示すことになり、“０”
読みと“１”読みの電荷の減衰特性をより近いものにす
ることができ、その結果高いセンスマージンを長い時間
保つことができる。

【００３４】図５は本発明の第２の実施例を説明するた
めのもので、（ａ）はビット線ＢＬとワード線ＷＬの動
作波形を示し、（ｂ）はメモリセルＭＣとダミーセルＤ
Ｃの記憶ノードの電位減衰過程を示している。

【００３５】この例では、ワード線ＷＬのカットオフす
る際の電位を、ＤＲＡＭ内部で従来から用いられている
最も低い電位である基板電位Ｖsub に設定することで、
メモリセルＭＣの“０”情報が減衰して、緩和するまで
の時間を長くすることができ、その結果セルのポーズ時
間をより長くすることができる。

【００３６】図６は本発明の第３の実施例を説明するた
めのもので、（ａ）はビット線ＢＬとワード線ＷＬの動
作波形を示し、（ｂ）はメモリセルＭＣとダミーセルＤ
Ｃの記憶ノードの電位減衰過程を示している。

【００３７】この例では、メモリセルＭＣに書き込まれ
る“０”レベルの電位を、ＤＲＡＭの接地電位以上に設
定することで、メモリセルＭＣの“０”情報が減衰し
て、飽和するまでの時間をより長くすることができ、そ
の結果セルのポーズ時間をより長くすることができる。

【００３８】ところで、第２，第３の実施例において
は、ワード線ＷＬの電位は接地電位以下から、電源電圧
以上の間のかなり大きい振幅が必要である。このこと
は、ＤＲＡＭの信頼性上好ましくない場合も考えられ
る。

【００３９】この点を改良したものが第４の実施例であ
り、そのビット線ＢＬとワード線ＷＬの動作波形を図７
（ａ）に示し、メモリセルＭＣとダミーセルＤＣの記憶
ノードの電位減衰過程を図７（ｂ）に示す。

【００４０】この例においては、ワード線ＷＬのしきい
値電圧を低く設定することにより、メモリセルＭＣに
“１”レベルを書き込むために必要とされるワード線Ｗ
Ｌの昇圧電位を低く抑えることができる。例えば、ワー
ド線ＷＬのしきい値電圧を０Ｖに設定しても何ら悪影響
はないが、この時ワード線ＷＬの“１”レベルを書き込
むための電位を電源電圧Ｖccと同じにすることも可能で
ある。

【００４１】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、折り返しビット線方式
のＤＲＡＭについて説明したが、オープンビット線方式
のＤＲＡＭにも同様に適用することができる。また、セ
ンスアンプの構成は図２に何等限定されるものではな
く、同一ワード線に接続されたメモリセルとダミーセル
のデータを比較照合できる構成であればよい。また、セ
ルアレイがｐＭＯＳで形成されてもよいし、セル配置も
自由である。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。

【００４２】

【発明の効果】以上述べたように本発明によれば、同一
のワード線でメモリセルと参照されるダミーセルが選択
されることから、ダミーセルの基準電位をメモリセルの
書き込み電位と同様に減衰させることができる。これに
加えて、メモリセルトランジスタをカットオフする際の
ワード線の電位を該メモリセルに書き込まれる“０”レ
ベルの電位よりも低く設定することで、“０”読みと
“１”読みの電荷の減衰特性をより近いものにすること
ができる。その結果、高いセンスマージンを長い時間保
持することができるＤＲＡＭが得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係わるＤＲＡＭのセル
アレイ部構成を示す図。

【図２】同実施例の具体的回路構成を示す図。

【図３】同実施例の回路動作を説明するためのタイミン
グ図。

【図４】同実施例のメモリセルとダミーセルの記憶ノー
ドの電位減衰過程を示す図。

【図５】第２の実施例の回路動作及び記憶ノードの電位
減衰過程を示す図。

【図６】第３の実施例の回路動作及び記憶ノードの電位
減衰過程を示す図。

【図７】第４の実施例の回路動作及び記憶ノードの電位
減衰過程を示す図。

【図８】従来の (1/2)Ｖccプリチャージ方式のＤＲＡＭ
のセルアレイ構成を示す図。

【図９】従来のＤＲＡＭの回路動作及び記憶ノードの電
位減衰過程を示す図。

【符号の説明】

ＭＣ…メモリセル ＤＣ…ダミーセル ＢＬ，／ＢＬ…ビット線 ＤＢＬ，／ＤＢＬ…ダミービット線 ＷＬ…ワード線 １０…インバータ型回路 １１…インバータ型回路 １２…リストア回路 １３…ビット線電位発生回路 １４…ダミーセル電位発生回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】マトリクス状に配置された複数個のダイナ
   ミック型メモリセルと、これらのメモリセルの信号を読
   み出す際の基準信号電荷を保持する複数個のダミーセル
   と、前記メモリセルと情報のやりとりを行う複数本のビ
   ット線と、これらのビット線に平行に配置されて前記ダ
   ミーセルと情報のやりとりを行うダミービット線と、前
   記ビット線及びダミービット線と交差して配置されメモ
   リセルと該セルに対応するダミーセルの選択を行う複数
   本のワード線と、同一ワード線で選択されるメモリセル
   及びダミーセルの情報からメモリセルのデータを検知す
   るセンスアンプとを備えたダイナミック型半導体記憶装
   置において、 前記メモリセルを構成するｎＭＯＳトランジスタをカッ
   トオフしている際のワード線の電位を、該メモリセルに
   書き込まれる“０”レベルの電位よりも低く設定してな
   ることを特徴とするダイナミック型半導体記憶装置。
2. 【請求項２】前記トランジスタをカットオフしている際
   のワード線の電位が、基板電位と同じ又はそれ以下に設
   定されることを特徴とする請求項１記載のダイナミック
   型半導体記憶装置。