JP2003209187A - 電子素子又は電子装置。 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】高速アクセスと高密度化のための１トランジス
タ１キャパシタ型ランダム・アクセス・メモリ（ＲＡ
Ｍ）を含む、電子素子又は電子装置の新規なデバイス構
造を提供する。 【解決手段】平面形状が正六角形の単位メモリセルが基
板１に密に配置される。各単位メモリセルは基板表面の
正六角形の中心にビット拡散領域２′を、外周に沿って
基板に形成された「浅い溝」５′の側面にトランジスタ
を、その「浅い溝」の底部から幅を狭めて形成された
「深い溝」７′の側面にキャパシタを、「深い溝」の底
面或いはその近傍にセル間絶縁部領域をそれぞれ順次連
続して有する。又多数の単位セルを六角形の平面形状に
配置し、単位セルの平面形状を六角形とし、多数の単位
セルが集積されたセル・アレイ内のビット線８の配線方
法に於いて、隣接の単位セル間を接続して成るセル・ア
レイを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，１トランジスタ１キャ
パシタ（以下１Ｔｒ１Ｃと略記）の素子を含む単位セル
を有する電子素子又は電子装置に関し、特には高速・高
密度ダイナミック・ランダム・アクセス・メモリ（以下
ＤＲＡＭと略記）のデバイス構造に関する。

【０００２】

【従来の技術】従来より、１Ｔｒ１Ｃ型のメモリセルを
有する高密度ＤＲＡＭは構成要素が少なくセル面積の微
小化が容易であるため広く使用されている。近年、ＤＲ
ＡＭに於いては高密度化及び高速化が追求され素子の微
細化に加えてレイアウトの最適化が要求されている。し
かるに、１Ｔｒ１Ｃ型メモリセルに於いては、記憶情報
の破壊防止、或いは情報判定の容易さ維持のために、メ
モリセルのキャパシタンスの減少は極力避けなければな
らない。さらにメモリアクセスの高速化のために、ビッ
トラインに付随するキャパシタンスを極力小さくしなけ
ればならない。このため関連の技術として、多数のメモ
リセルを正六角形の平面形状に配置することを特徴と
し、その単位メモリセルの平面形状を正六角形とし、そ
の正六角形の中心にビット拡散領域を設け、このビット
拡散領域に連続して外周部側に順次、トランジスタ、キ
ャパシタ、セル間絶縁部領域、をそれぞれ構成したこと
を特徴としていた。さらに、その平面形状を正六角形と
した単位メモリセルの外周に沿って一定の間隔で基板を
掘り溝を形成し、溝の側面部と底面部に、キャパシタと
セル間絶縁部領域をそれぞれ形成していた。このような
構成によって、メモリセル面積の微小化とメモリアクセ
スの高速化を同時に図っていた。例えば第４図及び第５
図に示す構成ではｐ型半導体基板５１に、平面形状を正
六角形とした単位メモリセルの外周に沿って、溝５７’
を掘りキャパシタ・プレート電極５７を埋め込み、溝側
面にキャパシタを溝底面にはチャネルストップ５３又は
５１’によるセル間絶縁部領域を形成していた。ここ
で、５２、５２’はそれぞれｎ，ｎ＋拡散層、５４はゲ
ート絶縁膜、５５はコンタクト窓、５６はワード線或い
はゲート電極、５８はビット線、５９はキャパシタ絶縁
膜、５０、５０’は層間絶縁膜である。 以
上は、本願発明者政本により、日本国特許出願番号２−
２５１９６に述べられている。

【０００３】

【発明が解決しようとする問題点】前記関連技術の構成
で、高速アクセスと高密度化を同時に達成できたが、さ
らなる高密度化のためにゲート電極の平面面積をさらに
微小化し、且つメモリアクセスのさらなる高速化のため
に、ビット線に付随するキャパシタンスをさらに小さく
することが要求された。本発明はこれらの要求に基づい
て為されたもので、前記関連技術の構成と比較して高速
化及び高密度化を一層推し進める新規なデバイス構造を
提供するためのものである。

【０００４】

【問題を解決するための手段】本発明の１トランジスタ
１キャパシタ型のＲＡＭは平面形状が正六角形の単位メ
モリセルが基板上に密に配置されることを特徴とし、且
つその各単位メモリセルは、基板表面の正六角形の中心
にビット拡散領城を、外周に沿って基板に形成された
「浅い溝」の側面にトランジスタを、該「浅い溝」の底
面に形成された該トランジスタのソース又はドレイン
を、該「浅い溝」の底部に幅を狭めて形成された「深い
溝」の側面にキャパシタを、該「深い溝」の底面、或い
は底面近傍にセル間絶縁部領域を、それぞれ順次連続し
て有することを第一の特徴としている。さらに、多数の
メモリセルを集積したメモリセル・ブロックの外周部に
ワード線及びキャパシタ・プレート電極の配線接続部を
設ける。 ここで、キャパシタ・プレート電極の配線接
続部は、メモリセル・プロック内の最外周で「深い溝」
の幅がメモリセル・アレイ内のその幅よりもおおきく、
該「深い溝」の側面上のキャパシタ絶縁膜上に埋
め込まれたキャパシタ・プレート電極が、その上部の一
部から、該「浅い溝」の側面の絶縁膜上を経て、基板表
面の絶縁膜上にまで、延在して形成され、該ランダム・
アクセス・メモリの周辺回路からの配線が基板表面の該
絶縁膜上で該キャパシタ・プレート電極と接続してい
る。一方、単位メモリセルに於いて、該「浅い溝」の側
面に形成したトランジスタのゲート電極を、絶縁物によ
り溝の中に埋め込んで、平坦化した溝の上に、該ビット
拡散領城の上面より低い位置で、ビット線を配線して成
ることを第二の特徴としている。又、単位メモリセル内
のビット線コンタクト（ビット線とビット拡散領城との
境界面）がビット拡散領域の上端面から「浅い溝」の側
面の一部にまで延在して形成されていることを第三の特
徴としている。次ぎに、多数のメモリセルを集積したメ
モリセルアレイ内のビット線の配線方法に於いて、最短
距離の隣接単位メモリセル間を接続して成ることを第四
の特徴としている。

【０００５】

【作 用】本発明は前記の構成により、関連技術と比較
してメモリセルの平面面積を大幅に縮小すると共に、ビ
ット線に付随するキャパシタンスを最小化することによ
りメモリアクセスの高速化を可能にした。則ち関連技術
に於いてはトランジスタは通常のプレーナ型であったた
めに，平面面積の微小化に製造上の制限があった。これ
に対して、本発明はメモリセルの構成を平面的には関連
技術を踏襲しつつ、トランジスタを縦型に形成したこと
により、トランジスタの平面面積を著しく縮小しただけ
でなく、メモリセル構成要素が同心状に配置されている
ため、特に、セル間絶縁部領域の平面面積を半減させ
た。これらは例えばその一実施例として第２図に示され
ている。さらに、トランジスタのゲート電極或いはワー
ド線を、絶縁物により前記「浅い溝」の中に埋め込ん
で、平坦化した溝の上にビット線を配線してビット線の
凹凸を極力小さくしたために、ビット拡散領域を正六角
形の中心に配置したことと相乗して、ビット線に付随す
るキャパシタンスを最小化した。これを実現するための
一例として、第３図にその概略的な断面図を示してい
る。則ち、多数のメモリセルを集積したメモリセル・ブ
ロックの外周部に、ワード線及びキャパシタ・プレート
電極の配線接続部を設けている。これによって、メモリ
セル・アレイ内のゲート電極及びワード線とキャパシタ
・プレート電極は「それぞれの溝」の中に、絶縁物によ
って埋め込まれており、基板表面にのみ配線されたビッ
ト線からは、遠く隔てられる。このためビット線と他の
配線との結合容量を小さくすると共に、ビット線間の浮
遊容量（クロストーク）を同時に小さくしている。さら
に、ビット線の配線方法に於いて、最短距離に位置する
単位メモリセル間を、接続することにより、ビット線コ
ンタクト間の配線長を最短にし且つビット線間の距離を
倍増するので、ビット線間のクロス・トークを極限まで
減少させることができる。この一実施例が第１図に示さ
れたものである。又、トランジスタを縦型に形成したこ
とによりビット拡散領域の空之層に付随するキャパシタ
ンスを半減しただけでなく、ビット拡散領域とビット線
とのコンタクト面積に関する制限を取り除くことができ
た。 則ち、第１図（ｂ）、第２図（ｂ）に示されて
いるように、ビット拡散領域２’とビット線８とのコン
タクト面積は基板の最上部表面と溝の側面にも若干形成
される。この後者のコンタクト面積は前記「浅い溝」の
深さを増やすことによって、その平面面積を増やすこと
なく、増大することが可能である。これは２５６Ｍｂｉ
ｔ以上の大容量メモリを達成する上で極めて重要であ
る。何故なら、このコンタクト面積はビットラインのコ
ンタクト抵抗を低くするのに充分の大きさにできるから
である。

【０００６】逆に、ビット拡散領域の平面面積を縮小で
きるので「浅い溝」の幅を広げることができる。又、
「浅い溝」の底面にトランジスタのソース又はドレイン
の拡散層を形成しているので「深い溝」の溝幅を狭くし
てその差を大きくすることができる。従って、より広い
「浅い溝」によってゲート電極に付随するキャパシタン
スを低減できるので高速化に、より狭い「深い溝」によ
ってセル間絶縁部領域の平面面積を縮小できるので高密
度化及びメモリセルキャパシタンスの低減防止など電気
的特性の向上に、それぞれ貢献すると言うこともでき
る。 以上述べてきたように、本発明により、メモリア
クセスの高速化とメモリの高密度化従って大容量化が実
現可能となる。

【０００７】

【実施例】本発明の実施例を示す概略図を第１図、第２
図、第３図にそれぞれ示す。第１図（ａ）は本発明の一
実施例をメモリセルアレイの平面構成により概略的に示
した図である。第１図（ｂ）は第１図（ａ）のＡ−Ａ’
線断面図の一部を、第１図（ｃ）は第１図（ａ）のＢ−
Ｂ’線断面図の一部を、それぞれ概略的に示した図であ
る。第２図は本発明の他の実施例を第１図に対比して示
した図であり、第１図の実施例とはビット線の配線方法
が異なるだけである。従ってビット線の配線を変えるだ
けでオープンビット線方式にもフォールデッドビット線
方式にも容易に対応できる。又ビット線の配線以外は共
通に使用できるのでデバイス設計・開発の時間を短縮す
ることができデバイス製造の習熟度を上げる事ができ
る。第３図は本発明の一実施例のメモリセル・プロック
周辺の配線接続部とメモリセル・アレイの一部とをその
概略的な断面図により示した図である。説明を容易にす
るために、各図の同一構成要素は共通の番号で示されて
いる。ここで、１はｐ型の半導体基板、２はｎ形不純物
拡散層（トランジスタのソース、ドレイン及びキャパシ
タの電荷蓄積電極）、２’はｎ＋形不純物拡散層（ビッ
ト拡散領域）、３はｐ＋形不純物拡散層（溝底面部のチ
ャネルストップ）、４はゲート絶縁膜、６はゲート電極
或いはワード線、７はＤｏｐｅｄ−ｐｏｌｙ−Ｓｉ或い
はＰｏｌｉｃｉｄｅ等の低抵抗材料（「深い溝」の側面
キャパシタのプレート電極及び底面セル間絶縁部のフィ
ールド・プレート）、７’、５’はそれぞれ基板を掘っ
て形成した「深い溝」と「浅い溝」である。 ８は
Ａｌ等で形成されるビット線で前記２’のビット拡散領
域と電気的に接続される。１１はワード線の配線接続部
のコンタクト、１２はキャパシタ・プレート電極の配線
接続部のコンタクト、１３は絶縁物で形成された表面保
護膜或いは層間絶縁膜である。

【０００８】ここで，本実施例の製造方法について簡単
に説明する。ｐ型基板１にＲＩＥ等により「浅い溝」を
掘り、この溝の表面にＣＶＤ或いは熱酸化等により適当
な膜厚（例えば０．４Ｆ程度、Ｆ；デザイン最小寸法）
の酸化膜を形成し、引き続きＲＩＥにより「浅い溝」底
面の酸化膜及び基板を異方的にエッチングして、自己整
合的に「浅い溝」５’よりも幅を一定間隔だけ狭めた
「深い溝」７’を所定の位置に形成する。次に「深い
溝」の側面にｎ形不純物層２を斜めイオン注入等により
形成した後、「深い溝」の底面部にｎ形不純物層が形成
されないように、「深い溝」の底面部を選択的にＲＩＥ
等によりエッチングする。そして「深い溝」の側面部に
はキャパシタ絶縁膜９を「深い溝」の底面には素子分離
用の絶縁膜を形成した後に、溝底面部だけにイオン注入
することにより３のｐ＋形拡散層を形成する。次に溝全
体をＤｏｐｅｄ−ｐｏｌｙ−Ｓｉ或いはＰｏｌｉｃｉｄ
ｅ等の低抵抗材料で埋め込み適度にエッチバックして平
坦化した後、さらにエッチバックしてキャパシタ・プレ
ート７を形成する。この際、第３図に示したキャパシタ
・プレート電極の配線接続部の引きだし部分に対してマ
スクが必要となる。

【０００９】次にｎ＋形拡散層或いはビット拡散領域
２’を形成するために全面イオン注入し、前記「浅い
溝」の側面に形成した酸化膜を緩衝弗酸等により除去し
た後、「浅い溝」の底面部に選択的にイオン注入してｎ
形拡散層或いはトランジスタのソース／ドレイン領域２
を形成する。しかる後、「浅い溝」の側面にゲート酸化
膜４を、「浅い溝」の底面部と埋め込み電極７の上部表
面に層間絶縁膜１０を、通常の工程により形成してゲー
ト電極材料を全面に堆積した後、ゲート電極のマスク材
料を溝の中に埋め込み平坦化して、これを適当な深さま
でエッチバックする。 この際、第３図に示したワード
線の配線接続部に対してマスクが必要となる。 次に、
ゲート電極材料の表面が露出した部分を適当な厚さだけ
エッチングし、ワード線の所定の位置をマスクして前記
ゲート電極のマスク材料とゲート電極材料をエッチング
して、所望のゲート電極及びワード線６を形成する。引
き続き、斜めイオン注入等によりゲート電極をマスクと
してｎ形拡散層或いはトランジスタのソース／ドレイン
領域２を形成した後、 層間絶縁膜１０をＣＶＤ等で堆
積し、溝の中のゲート電極を埋め込んで平坦化した後エ
ッチバックして、ビット拡散領域及びワード線とキャパ
シタプレート電極の配線接続部のコンタクト部分１１、
１２を露出させる。この際、第３図に示したキャパシタ
プレート電極の配線接続部のコンタクト部分に対してマ
スクが必要となる。 最後にビット線８をＡｌ等の低抵
抗材料にて通常の工程により形成した後、表面保護膜或
いは層間絶縁膜１３を形成する。以下、通常の工程と同
じであり説明は省くものとする。

【００１０】以上、本実施例の説明では前記「浅い溝」
と「深い溝」との形成法に於いて、「浅い溝」を先に形
成した後に、それよりも幅を一定間隔だけ狭めた「深い
溝」を形成している。それとは逆に、「深い溝」を先に
形成した後に、それよりも幅を一定間隔だけ広めた「浅
い溝」を形成しても、関連する工程を適当に変更して所
望の構造を得ることができるが、詳しい説明は省略す
る。又、前記Ｐ＋形拡散層のチャネルストップ３とその
工程を省くために「深い溝」７’の底面部の深さの位置
にＰ＋形拡散層を基板全面に形成したり、関連技術の説
明で示された第５図（ｂ）のようにエピタキシャル基板
を使用しても当然、所望の構造を得ることができる。同
様に、本実施例ではｐ型基板を用いて説明したが、ｎ型
基板を使用しても説明の全領域の不純物の型を逆転して
所望の結果が得られる。

【００１１】

【発明の効果】以上述べてきた本発明の一実施例の結果
を関連技術と比較して表１、表２に示す。表１は同一デ
ザインルールの単位メモリセルに関する平面占有面積を
示したもので、この表から、トランジスタを縦型に形成
したことによるゲート電極の平面面積の著しい減少が明
らかであり、次にセル間絶縁部領域の平面面積に於い
て、その減少が顕著である。単位メモリセル全体では、
約３．５倍の高密度化が達成されている。 表２は５１２セルのビット線キャパシタンスの一実施例
を示している。この表から、ビット拡散領域の空乏層キ
ャパシタンス（ビット拡散容量）に於いても、ビット線
の配線に伴うキャパシタンス（ビット配線容量）に於い
ても、本発明により関連技術と比較して半減しており、
ビット線キャパシタンス全体で約２．３倍の改善が達成
されている。

【００１２】このように、ビット線キャパシタンスの最
小化が達成されたことによりメモリセルからビット線へ
の信号伝達を大きく且つ、センスアンプによるそのセン
ス時間を小さくすることが可能となる。又、ビット線の
長さをより長くレイアウトでき、逆に、ワード線の長さ
をその分だけ短くできるので、その効果は大である。何
故ならメモリアクセス時間の主たる因子の一つであるワ
ード線のＲＣ遅延時間はワード線の長さの２乗に比例し
て大きくなるからである。従って、トランジスタのゲー
ト容量とゲート電極及びワード線の抵抗とによる遅延時
間を適正化（例えばゲート電極材料としてＭｏ、Ｗ、Ｔ
ｉ、Ｔａ等の耐熱性金属、或いはそれらのシリサイド等
の低抵抗材料を使用する、将来的には超伝導材料を使用
して抵抗をゼロとしても良い）して、既に前述したよう
に高密度又は大容量のみならずメモリアクセスの高速な
ＲＡＭの実現が可能となる。

【００１３】以上、述べてきた発明の効果はトランジス
タを関連技術のプレーナ型から縦型に形成したことに依
るところが大きい。しかし、本発明は只単純にトランジ
スタを縦型にしただけではない。トランジスタを縦型に
形成する際に、溝幅の異なる「浅い溝」と「深い溝」を
形成し、しかも、そのデバイス構造を特許請求の範囲の
項に記述した如く、新規な構造にしたために、（１）ゲ
ート配線間容量の著しい増加を抑制し、ワード線遅延時
間を小さく維持して、（２）「深い溝」に形成したメモ
リセルキャパシタンスの著しい減少も可能な限り抑制し
て、前記（３）メモリセル面積の大幅な縮小（約１／
３．５）と、（４）ビット線キャパシタンスの（１／２
以下の）減少とを、達成することができたところに本発
明の重要なポイントがある。則ち、溝幅の広い「浅い
溝」はゲート配線間の容量の増加を抑制し、ワード線に
伴う直列抵抗をより低い値に維持し、従ってワード線の
遅延時間を小さく維持する、ために極めて重要である。
又、溝幅のより狭い「深い溝」はメモリセルキャパシタ
ンスの減少を可能な限り抑制し、従ってその溝の深さを
できるだけ小さくすることができただけでなく、セル間
絶縁部の平面面積を最小化することにも貢献した。この
ように、本発明の新規なる構造による効果は極めて大き
いと言える。

【００１４】以上のように、本発明の説明はＲＡＭに限
定して為されているが１Ｔｒ１Ｃの素子を含む単位セル
を有する凡ての電子素子或いは電子装置に適用可能であ
ることは言を待たない。又、本発明の方法と装置の実施
例が特定の半導体メモリの構造に関連して開示されてい
るが、本発明の精神から逸脱することなく技術的選択の
結果として詳細の多くの変更が可能であることが理解さ
れるべきである。

【図面の簡単な説明】

【第１図】（ａ）は本発明の一実施例のメモリセルアレ
イの概略を示した平面図、（ｂ）は第１図（ａ）のＡ−
Ａ’線の概略断面図、（ｃ）は第１図（ａ）のＢ−Ｂ’
線の概略断面図である。

【第２図】（ａ）は本発明の他の実施例のメモリセルア
レイの概略を示す平面図、（ｂ）は第２図（ａ）のＡ−
Ａ’線の概略断面図、（ｃ）は第２図（ａ）のＢ−Ｂ’
線の概略断面図である。

【第３図】本発明の一実施例のメモリセル・ブロック周
辺の配線接続部と、メモリセルアレイの一部とを示した
概略断面図であり、図中の領域Ｉはメモリセルアレイの
一部、領域ＩＩはワード線の配線接続部、領域ＩＩＩは
キャパシタプレート電極の配線接続部、をそれぞれ示し
ている。

【第４図】関連技術の一実施例であり、メモリセルアレ
イの概略を示す平面図である。

【第５図】（ａ）は一実施例を示す第４図Ａ−Ａ’線の
概略断面図、（ｂ）は他の実施例を示す第４図Ａ−Ａ’
線の概略断面図である。

【符号の説明】

１・・・・半導体基板 ２・・・・ｎ形不純物層（ソース／ドレイン、キャパシ
タ蓄積電極） ２’・・・ｎ＋形不純物層（ビット拡散領域） ３・・・・ｐ＋形不純物層 ４・・・・ゲート絶縁膜 ５’・・・「浅い溝」 ６・・・・ゲート電極又はワード線 ７・・・・キャパシタプレート電極 ７’・・・「深い溝」 ８・・・・ビット線 ９・・・・キャパシタ絶縁膜 １０・・・・層間絶縁膜 １１・・・・コンタクト（ワード線配線接続部） １２・・・・コンタクト（キャパシタ・プレート電極配
線接続部） １３・・・・表面保護膜、又は層間絶縁膜

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【手続補正書】

【提出日】平成１３年６月２２日（２００１．６．２
２）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１

【補正方法】変更

【補正内容】

Claims (6)

【特許請求の範囲】
1. 【請求項１】多数の単位メモリセルを正六角形の平面形
   状に配置し、該単位セルの平面形状を正六角形としたこ
   とを特徴とし、且つ、該多数の該単位セルが集積された
   セル・アレイ内の、ビット線の配線方法に於いて、隣接
   の該単位セル間を接続して成ることを特徴とする該セル
   ・アレイを有する電子素子或いは電子装置。
2. 【請求項２】該ビット線の配線が折れ線で成されている
   ことを特徴とする請求項１に記載の電子素子或いは電子
   装置。
3. 【請求項３】１トランジスタ１キャパシタ型の素子を少
   なくとも含む該単位セルを有することを特徴とする請求
   項１又は請求項２に記載の電子素子或いは電子装置。
4. 【請求項４】１トランジスタ１キャパシタ型のランダム
   ・アクセス・メモリであることを特徴とする請求項１又
   は請求項２又は請求項３に記載の電子素子或いは電子装
   置。
5. 【請求項５】該ビット線が行方向に複数の該単位セルを
   配線する複数の該ビット線を含み、少なくとも一つのワ
   ード線が列方向に絶縁膜を介して該複数の該ビット線に
   交差して複数の該単位セルを配線している複数の該ワー
   ド線を含むことを特徴とする請求項１に記載の電子素子
   或いは電子装置。
6. 【請求項６】該正六角形が六角形であることを特徴とす
   る前各請求項のいずれかに記載の電子素子或いは電子装
   置。