JP2003209189A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
- Publication number
- JP2003209189A JP2003209189A JP2002008907A JP2002008907A JP2003209189A JP 2003209189 A JP2003209189 A JP 2003209189A JP 2002008907 A JP2002008907 A JP 2002008907A JP 2002008907 A JP2002008907 A JP 2002008907A JP 2003209189 A JP2003209189 A JP 2003209189A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- film
- region
- integrated circuit
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 半導体集積回路装置のソフトエラー耐性の向
上を図り、また、半導体集積回路装置の高性能化、高集
積化を図る。 【解決手段】 情報転送用ＭＩＳＦＥＴと容量素子から
成るメモリセルの容量素子Ｃを、ＳＯＩ基板中の半導体
領域１ｃと、その中に形成された溝７の表面の酸化シリ
コン膜９と、溝７内であって酸化シリコン膜９上に埋め
込まれた多結晶シリコン膜１１とで構成し、情報転送用
ＭＩＳＦＥＴを、多結晶シリコン膜１１と、この上に形
成された単結晶シリコン膜１３よりなる柱と、その上部
に形成されたｎ+型半導体領域２７と、単結晶シリコン
膜１３よりなる柱の側壁に形成されたゲート絶縁膜１９
と、これを介して形成された多結晶シリコン膜２１とで
構成し、ｎ+型半導体領域２７の上部に、ビット線ＢＬ
を形成する。その結果、ソフトエラー耐性の向上を図る
ことができ、装置の高性能化または高集積化を図ること
ができる。
上を図り、また、半導体集積回路装置の高性能化、高集
積化を図る。 【解決手段】 情報転送用ＭＩＳＦＥＴと容量素子から
成るメモリセルの容量素子Ｃを、ＳＯＩ基板中の半導体
領域１ｃと、その中に形成された溝７の表面の酸化シリ
コン膜９と、溝７内であって酸化シリコン膜９上に埋め
込まれた多結晶シリコン膜１１とで構成し、情報転送用
ＭＩＳＦＥＴを、多結晶シリコン膜１１と、この上に形
成された単結晶シリコン膜１３よりなる柱と、その上部
に形成されたｎ+型半導体領域２７と、単結晶シリコン
膜１３よりなる柱の側壁に形成されたゲート絶縁膜１９
と、これを介して形成された多結晶シリコン膜２１とで
構成し、ｎ+型半導体領域２７の上部に、ビット線ＢＬ
を形成する。その結果、ソフトエラー耐性の向上を図る
ことができ、装置の高性能化または高集積化を図ること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）等に代表される情報転送用Ｍ
ＩＳＦＥＴ（Metal Insulator Semiconductor Field Ef
fect Transistor）と情報蓄積用容量素子が直列に接続
されたメモリセルを有する半導体集積回路装置に適用し
て有効な技術に関するものである。
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）等に代表される情報転送用Ｍ
ＩＳＦＥＴ（Metal Insulator Semiconductor Field Ef
fect Transistor）と情報蓄積用容量素子が直列に接続
されたメモリセルを有する半導体集積回路装置に適用し
て有効な技術に関するものである。
【０００２】
【従来の技術】ＤＲＡＭ等のメモリセルは、前述したよ
うに、情報転送用ＭＩＳＦＥＴと情報蓄積用容量素子が
直列に接続された構成を有する。
うに、情報転送用ＭＩＳＦＥＴと情報蓄積用容量素子が
直列に接続された構成を有する。
【０００３】
【発明が解決しようとする課題】この情報蓄積用容量素
子（キャパシタ）の構造としては、いわゆるトレンチキ
ャパシタを利用するものやスタックトキャパシタを利用
するものがある。このトレンチキャパシタは、例えば、
半導体基板中に溝を形成し、この溝内部にキャパシタを
配置するものであり、また、スタックトキャパシタは、
情報転送用ＭＩＳＦＥＴ等の半導体素子上に重なるよう
キャパシタを配置したものである。
子（キャパシタ）の構造としては、いわゆるトレンチキ
ャパシタを利用するものやスタックトキャパシタを利用
するものがある。このトレンチキャパシタは、例えば、
半導体基板中に溝を形成し、この溝内部にキャパシタを
配置するものであり、また、スタックトキャパシタは、
情報転送用ＭＩＳＦＥＴ等の半導体素子上に重なるよう
キャパシタを配置したものである。
【０００４】これらのキャパシタ構造のうち、トレンチ
キャパシタにおいては、キャパシタを形成した後にＭＩ
ＳＦＥＴを形成することができ、キャパシタ形成時にか
かる熱負荷がＭＩＳＦＥＴに影響しないため、例えば、
情報転送用ＭＩＳＦＥＴや周辺回路を構成するＭＩＳＦ
ＥＴの閾値電位等の特性のばらつきを低減することがで
きる。また、ビット線とキャパシタの双方が半導体基板
上に形成されるスタック構造の場合と比較し、これらの
間の寄生容量が低減されるため、高速動作を図ることが
できる。
キャパシタにおいては、キャパシタを形成した後にＭＩ
ＳＦＥＴを形成することができ、キャパシタ形成時にか
かる熱負荷がＭＩＳＦＥＴに影響しないため、例えば、
情報転送用ＭＩＳＦＥＴや周辺回路を構成するＭＩＳＦ
ＥＴの閾値電位等の特性のばらつきを低減することがで
きる。また、ビット線とキャパシタの双方が半導体基板
上に形成されるスタック構造の場合と比較し、これらの
間の寄生容量が低減されるため、高速動作を図ることが
できる。
【０００５】しかしながら、トレンチキャパシタを用い
た場合には、スタックトキャパシタを用いた場合よりソ
フトエラー耐性が悪い傾向にあった。また、トレンチキ
ャパシタの隣にＭＩＳＦＥＴを形成した場合には、集積
化が困難であった。
た場合には、スタックトキャパシタを用いた場合よりソ
フトエラー耐性が悪い傾向にあった。また、トレンチキ
ャパシタの隣にＭＩＳＦＥＴを形成した場合には、集積
化が困難であった。
【０００６】本発明の目的は、半導体集積回路装置のソ
フトエラー耐性の向上を図ることにある。
フトエラー耐性の向上を図ることにある。
【０００７】また、本発明の他の目的は、半導体集積回
路装置の高性能化を図ることにある。
路装置の高性能化を図ることにある。
【０００８】また、本発明の他の目的は、半導体集積回
路装置の高集積化を図ることにある。
路装置の高集積化を図ることにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１１】（１）本発明の半導体集積回路装置は、情
報転送用ＭＩＳＦＥＴと容量素子から成るメモリセルを
有する半導体集積回路装置であって、前記容量素子は、
（ａ）半導体基板中の溝表面に形成された第１絶縁膜
と、（ｂ）前記溝内であって前記第１絶縁膜上に埋め込
まれた第１半導体膜と、を有し、前記情報転送用ＭＩＳ
ＦＥＴは、前記（ｂ）の第１半導体膜と、（ｃ）前記第
１半導体膜上に形成された第２半導体柱と、（ｄ）前記
第２半導体柱上に形成された第３半導体領域と、（ｅ）
前記第２半導体柱の側壁に形成された第２絶縁膜と、
（ｆ）前記第２絶縁膜を介して前記第２半導体柱の側壁
に形成された第２導電性膜と、を有し、（ｇ）前記第３
半導体領域上には、第３導電性膜が形成されている。
報転送用ＭＩＳＦＥＴと容量素子から成るメモリセルを
有する半導体集積回路装置であって、前記容量素子は、
（ａ）半導体基板中の溝表面に形成された第１絶縁膜
と、（ｂ）前記溝内であって前記第１絶縁膜上に埋め込
まれた第１半導体膜と、を有し、前記情報転送用ＭＩＳ
ＦＥＴは、前記（ｂ）の第１半導体膜と、（ｃ）前記第
１半導体膜上に形成された第２半導体柱と、（ｄ）前記
第２半導体柱上に形成された第３半導体領域と、（ｅ）
前記第２半導体柱の側壁に形成された第２絶縁膜と、
（ｆ）前記第２絶縁膜を介して前記第２半導体柱の側壁
に形成された第２導電性膜と、を有し、（ｇ）前記第３
半導体領域上には、第３導電性膜が形成されている。
【００１２】（２）本発明の半導体集積回路装置は、半
導体基板のメモリセル形成領域に形成された情報転送用
ＭＩＳＦＥＴと容量素子から成るメモリセルおよび周辺
回路形成領域に形成されたＭＩＳＦＥＴを有する半導体
集積回路装置であって、前記容量素子は、（ａ）半導体
基板中の溝表面に形成された第１絶縁膜と、（ｂ）前記
溝内であって前記第１絶縁膜上に埋め込まれた第１半導
体膜と、を有し、前記情報転送用ＭＩＳＦＥＴは、前記
（ｂ）の第１半導体膜と、（ｃ）前記第１半導体膜上に
形成された第２半導体柱と、（ｄ）前記第２半導体柱上
に形成された第３半導体領域と、（ｅ）前記第２半導体
柱の側壁に形成された第２絶縁膜と、（ｆ）前記第２絶
縁膜を介して前記第２半導体柱の側壁に形成された第２
導電性膜と、を有し、（ｇ）前記第３半導体領域上に
は、第３導電性膜が形成され、前記周辺回路形成領域に
形成されたＭＩＳＦＥＴは、（ｈ）前記半導体基板上に
形成された第３絶縁膜と、（ｉ）前記第３絶縁膜上に形
成された第３導電性膜と、（ｊ）前記第３導電性膜の両
側の前記半導体基板中に形成された第４半導体領域と、
を有する。
導体基板のメモリセル形成領域に形成された情報転送用
ＭＩＳＦＥＴと容量素子から成るメモリセルおよび周辺
回路形成領域に形成されたＭＩＳＦＥＴを有する半導体
集積回路装置であって、前記容量素子は、（ａ）半導体
基板中の溝表面に形成された第１絶縁膜と、（ｂ）前記
溝内であって前記第１絶縁膜上に埋め込まれた第１半導
体膜と、を有し、前記情報転送用ＭＩＳＦＥＴは、前記
（ｂ）の第１半導体膜と、（ｃ）前記第１半導体膜上に
形成された第２半導体柱と、（ｄ）前記第２半導体柱上
に形成された第３半導体領域と、（ｅ）前記第２半導体
柱の側壁に形成された第２絶縁膜と、（ｆ）前記第２絶
縁膜を介して前記第２半導体柱の側壁に形成された第２
導電性膜と、を有し、（ｇ）前記第３半導体領域上に
は、第３導電性膜が形成され、前記周辺回路形成領域に
形成されたＭＩＳＦＥＴは、（ｈ）前記半導体基板上に
形成された第３絶縁膜と、（ｉ）前記第３絶縁膜上に形
成された第３導電性膜と、（ｊ）前記第３導電性膜の両
側の前記半導体基板中に形成された第４半導体領域と、
を有する。
【００１３】前記半導体基板は、第１半導体部、前記第
１半導体部上の絶縁体部および前記絶縁体部上の第２半
導体部を有する半導体基板であり、前記溝は、前記第１
半導体部まで到達する溝であってもよい。また、前記第
２導電性膜は、前記第２半導体柱の側壁の全周に渡って
形成されていなくてもよい。
１半導体部上の絶縁体部および前記絶縁体部上の第２半
導体部を有する半導体基板であり、前記溝は、前記第１
半導体部まで到達する溝であってもよい。また、前記第
２導電性膜は、前記第２半導体柱の側壁の全周に渡って
形成されていなくてもよい。
【００１４】（３）本発明の半導体集積回路装置の製造
方法は、半導体基板の第１領域に形成された情報転送用
ＭＩＳＦＥＴと容量素子から成るメモリセルおよび第２
領域に形成されたＭＩＳＦＥＴを有する半導体集積回路
装置の製造方法であって、前記容量素子は、（ａ）第１
領域の半導体基板中に溝を形成し、前記溝の表面に第１
絶縁膜を形成する工程と、（ｂ）前記溝内の前記第１絶
縁膜上に第１半導体膜を埋め込む工程と、（ｃ）前記第
１半導体膜上に第２半導体柱を形成する工程と、（ｄ）
前記第２半導体柱の側壁および第２領域の半導体基板上
に第２絶縁膜を形成する工程と、（ｅ）前記第２半導体
柱の側壁および前記第２領域の半導体基板上に第２絶縁
膜を介して第２導電性膜を形成する工程と、（ｆ）前記
第２半導体柱の主表面および前記第２領域の第２導電性
膜の両側に第３半導体領域を形成する工程と、を有す
る。
方法は、半導体基板の第１領域に形成された情報転送用
ＭＩＳＦＥＴと容量素子から成るメモリセルおよび第２
領域に形成されたＭＩＳＦＥＴを有する半導体集積回路
装置の製造方法であって、前記容量素子は、（ａ）第１
領域の半導体基板中に溝を形成し、前記溝の表面に第１
絶縁膜を形成する工程と、（ｂ）前記溝内の前記第１絶
縁膜上に第１半導体膜を埋め込む工程と、（ｃ）前記第
１半導体膜上に第２半導体柱を形成する工程と、（ｄ）
前記第２半導体柱の側壁および第２領域の半導体基板上
に第２絶縁膜を形成する工程と、（ｅ）前記第２半導体
柱の側壁および前記第２領域の半導体基板上に第２絶縁
膜を介して第２導電性膜を形成する工程と、（ｆ）前記
第２半導体柱の主表面および前記第２領域の第２導電性
膜の両側に第３半導体領域を形成する工程と、を有す
る。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００１６】本発明の実施の形態であるＤＲＡＭの製造
方法を図１〜図４０を用いて工程順に説明する。図１〜
図４０は、本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図もしくは要部平面
図である。
方法を図１〜図４０を用いて工程順に説明する。図１〜
図４０は、本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図もしくは要部平面
図である。
【００１７】図１は、本発明の実施の形態である半導体
集積回路装置の製造方法を示す基板の要部断面図であ
る。この図の左側部分はＤＲＡＭのメモリセルが形成さ
れる領域（メモリセル形成領域）を示し、右側部分は周
辺回路形成領域を示している。まず、図１に示すよう
に、半導体領域１ａ上に例えば絶縁膜として酸化シリコ
ン膜１ｂが形成され、さらに、その上部にｐ型の半導体
領域１ｃが形成された半導体基板１、いわゆるＳＯＩ基
板を準備する。このＳＯＩ基板（半導体領域１ｃ）１の
メモリセル形成領域と周辺回路形成領域とは、素子分離
２により絶縁され、また、周辺回路形成領域に形成され
る素子間も素子分離２により絶縁される。この素子分離
２は、半導体領域１ｃの熱酸化もしくは半導体領域１ｃ
に形成された素子分離溝内に酸化シリコン膜を埋め込む
ことにより形成することができる。
集積回路装置の製造方法を示す基板の要部断面図であ
る。この図の左側部分はＤＲＡＭのメモリセルが形成さ
れる領域（メモリセル形成領域）を示し、右側部分は周
辺回路形成領域を示している。まず、図１に示すよう
に、半導体領域１ａ上に例えば絶縁膜として酸化シリコ
ン膜１ｂが形成され、さらに、その上部にｐ型の半導体
領域１ｃが形成された半導体基板１、いわゆるＳＯＩ基
板を準備する。このＳＯＩ基板（半導体領域１ｃ）１の
メモリセル形成領域と周辺回路形成領域とは、素子分離
２により絶縁され、また、周辺回路形成領域に形成され
る素子間も素子分離２により絶縁される。この素子分離
２は、半導体領域１ｃの熱酸化もしくは半導体領域１ｃ
に形成された素子分離溝内に酸化シリコン膜を埋め込む
ことにより形成することができる。
【００１８】図２および図３は、本発明の実施の形態で
ある半導体集積回路装置の製造方法を示す基板の要部断
面図であり、図２の右側部分は周辺回路形成領域を示し
ている。また、図２の左側部分および図３はＤＲＡＭの
メモリセル形成領域を示し、それぞれ、実施の形態であ
る半導体集積回路装置の製造方法を示す基板の要部平面
図である図４のＡ−Ａ断面、Ｂ−Ｂ断面に対応する。以
降の図においても、周辺回路形成領域とメモリセル形成
領域が示されている断面図のメモリセル形成領域は、平
面図のＡ−Ａ断面部と対応し、メモリセル形成領域のみ
が示されている断面図は、平面図のＢ−Ｂ断面部と対応
する。
ある半導体集積回路装置の製造方法を示す基板の要部断
面図であり、図２の右側部分は周辺回路形成領域を示し
ている。また、図２の左側部分および図３はＤＲＡＭの
メモリセル形成領域を示し、それぞれ、実施の形態であ
る半導体集積回路装置の製造方法を示す基板の要部平面
図である図４のＡ−Ａ断面、Ｂ−Ｂ断面に対応する。以
降の図においても、周辺回路形成領域とメモリセル形成
領域が示されている断面図のメモリセル形成領域は、平
面図のＡ−Ａ断面部と対応し、メモリセル形成領域のみ
が示されている断面図は、平面図のＢ−Ｂ断面部と対応
する。
【００１９】次いで、図２〜図４に示すように、半導体
基板１のメモリセル形成領域上に、選択的に窒化シリコ
ン膜３を形成し、この窒化シリコン膜３をマスクとして
半導体基板１（半導体領域１ｃ、酸化シリコン膜１ｂお
よび半導体領域１ａ）をエッチングすることにより溝７
を形成する。この溝７の側壁には、半導体領域１ｃ、酸
化シリコン膜１ｂおよび半導体領域１ａが露出し、この
溝７の底部には、半導体領域１ａが露出している。
基板１のメモリセル形成領域上に、選択的に窒化シリコ
ン膜３を形成し、この窒化シリコン膜３をマスクとして
半導体基板１（半導体領域１ｃ、酸化シリコン膜１ｂお
よび半導体領域１ａ）をエッチングすることにより溝７
を形成する。この溝７の側壁には、半導体領域１ｃ、酸
化シリコン膜１ｂおよび半導体領域１ａが露出し、この
溝７の底部には、半導体領域１ａが露出している。
【００２０】次いで、図５および図６に示すように、こ
の溝７の表面を熱酸化することにより溝７の表面に露出
している半導体領域１ａおよび半導体領域１ｃの表面上
に酸化シリコン膜９を形成する。この酸化シリコン膜９
のうち、半導体領域１ａ上に形成される酸化シリコン膜
９は、後述する情報蓄積用容量素子Ｃの容量絶縁膜とな
る。
の溝７の表面を熱酸化することにより溝７の表面に露出
している半導体領域１ａおよび半導体領域１ｃの表面上
に酸化シリコン膜９を形成する。この酸化シリコン膜９
のうち、半導体領域１ａ上に形成される酸化シリコン膜
９は、後述する情報蓄積用容量素子Ｃの容量絶縁膜とな
る。
【００２１】次いで、溝７内を含む窒化シリコン膜３上
に、リン（Ｐ）等の不純物をドープした多結晶シリコン
膜１１をＣＶＤ（Chemical Vapor Deposition）法で堆
積する。続いて、この多結晶シリコン膜１１をエッチバ
ックすることにより、少なくとも半導体領域１ｃの側面
が露出するようその表面を後退させる。図５および図６
においては、酸化シリコン膜１ｂの表面より低くなるよ
う、多結晶シリコン膜１１をエッチバックしている。
に、リン（Ｐ）等の不純物をドープした多結晶シリコン
膜１１をＣＶＤ（Chemical Vapor Deposition）法で堆
積する。続いて、この多結晶シリコン膜１１をエッチバ
ックすることにより、少なくとも半導体領域１ｃの側面
が露出するようその表面を後退させる。図５および図６
においては、酸化シリコン膜１ｂの表面より低くなるよ
う、多結晶シリコン膜１１をエッチバックしている。
【００２２】ここまでの工程で、メモリセル形成領域
に、半導体領域１ａを下部電極とし、多結晶シリコン膜
１１を上部電極とし、酸化シリコン膜９を容量絶縁膜と
した情報蓄積用容量素子Ｃが形成される。
に、半導体領域１ａを下部電極とし、多結晶シリコン膜
１１を上部電極とし、酸化シリコン膜９を容量絶縁膜と
した情報蓄積用容量素子Ｃが形成される。
【００２３】次いで、図７および図８に示すように、半
導体領域１ｃの側面から単結晶シリコン膜を選択成長さ
せることにより、溝７の内部であって、多結晶シリコン
膜１１の上部に、単結晶シリコン膜１３を形成する。こ
の際、この単結晶シリコン膜１３の表面は、窒化シリコ
ン膜３の表面より低くなっている。
導体領域１ｃの側面から単結晶シリコン膜を選択成長さ
せることにより、溝７の内部であって、多結晶シリコン
膜１１の上部に、単結晶シリコン膜１３を形成する。こ
の際、この単結晶シリコン膜１３の表面は、窒化シリコ
ン膜３の表面より低くなっている。
【００２４】次いで、図９および図１０に示すように、
単結晶シリコン膜１３および窒化シリコン膜３上に酸化
シリコン膜１５を堆積し、窒化シリコン膜３の表面が露
出するまで、ＣＭＰ（Chemical Mechanical Polishin
g）法で研磨もしくはエッチバックすることにより単結
晶シリコン膜１３の上部に酸化シリコン膜１５を埋め込
む。
単結晶シリコン膜１３および窒化シリコン膜３上に酸化
シリコン膜１５を堆積し、窒化シリコン膜３の表面が露
出するまで、ＣＭＰ（Chemical Mechanical Polishin
g）法で研磨もしくはエッチバックすることにより単結
晶シリコン膜１３の上部に酸化シリコン膜１５を埋め込
む。
【００２５】次いで、図１１および図１２に示すよう
に、窒化シリコン膜３をドライエッチングにより除去
し、半導体領域１ｃの表面を露出させる。
に、窒化シリコン膜３をドライエッチングにより除去
し、半導体領域１ｃの表面を露出させる。
【００２６】次いで、図１３に示すように、周辺回路形
成領域上にフォトレジスト膜（以下、単に「レジスト
膜」という）Ｒ１を形成し、図１４および図１５に示す
ように、レジスト膜Ｒ１および酸化シリコン膜１５をマ
スクとして半導体領域１ｃをエッチングすることによ
り、メモリセル形成領域の酸化シリコン膜１ｂの表面を
露出させる。その結果、図１４および図１５に示すよう
に、多結晶シリコン膜１１上に、単結晶シリコン１３膜
からなるシリコン柱が形成される。このシリコン柱の上
部には、酸化シリコン膜１５が残存する。
成領域上にフォトレジスト膜（以下、単に「レジスト
膜」という）Ｒ１を形成し、図１４および図１５に示す
ように、レジスト膜Ｒ１および酸化シリコン膜１５をマ
スクとして半導体領域１ｃをエッチングすることによ
り、メモリセル形成領域の酸化シリコン膜１ｂの表面を
露出させる。その結果、図１４および図１５に示すよう
に、多結晶シリコン膜１１上に、単結晶シリコン１３膜
からなるシリコン柱が形成される。このシリコン柱の上
部には、酸化シリコン膜１５が残存する。
【００２７】次いで、図１６および図１７に示すよう
に、熱酸化処理を行うことにより単結晶シリコン膜１３
からなるシリコン柱の側壁に、ゲート絶縁膜１９を形成
する。また、この際、周辺回路形成領域の半導体領域１
ｃの表面にもゲート絶縁膜１９が形成される。
に、熱酸化処理を行うことにより単結晶シリコン膜１３
からなるシリコン柱の側壁に、ゲート絶縁膜１９を形成
する。また、この際、周辺回路形成領域の半導体領域１
ｃの表面にもゲート絶縁膜１９が形成される。
【００２８】次いで、図１８および図１９に示すよう
に、半導体基板１の上部に、リン（Ｐ）をドープした多
結晶シリコン膜２１をＣＶＤ法で堆積する。次いで、図
２０〜図２２に示すように、メモリセル形成領域をエッ
チバックすることにより多結晶シリコン膜２１を単結晶
シリコン膜１３からなるシリコン柱の間に残存させる。
に、半導体基板１の上部に、リン（Ｐ）をドープした多
結晶シリコン膜２１をＣＶＤ法で堆積する。次いで、図
２０〜図２２に示すように、メモリセル形成領域をエッ
チバックすることにより多結晶シリコン膜２１を単結晶
シリコン膜１３からなるシリコン柱の間に残存させる。
【００２９】次いで、図２３〜図２５に示すように、メ
モリセル形成領域および周辺回路形成領域のゲート電極
Ｇを残存させる領域にレジスト膜Ｒ２を形成する。次い
で、レジスト膜Ｒ２をマスクとして多結晶シリコン膜２
１をドライエッチングすることにより、メモリセル形成
領域および周辺回路形成領域の多結晶シリコン膜２１よ
りなるゲート電極Ｇを形成する。メモリセル形成領域の
ゲート電極Ｇは、ワード線（ＷＬ）となる。
モリセル形成領域および周辺回路形成領域のゲート電極
Ｇを残存させる領域にレジスト膜Ｒ２を形成する。次い
で、レジスト膜Ｒ２をマスクとして多結晶シリコン膜２
１をドライエッチングすることにより、メモリセル形成
領域および周辺回路形成領域の多結晶シリコン膜２１よ
りなるゲート電極Ｇを形成する。メモリセル形成領域の
ゲート電極Ｇは、ワード線（ＷＬ）となる。
【００３０】ここで、図２５の平面図に示すように、メ
モリセル形成領域においてゲート電極Ｇ（ワード線Ｗ
Ｌ）は、Ｙ方向に延在し、一定の間隔毎に配置される。
例えば、酸化シリコン膜１５の幅が最小加工寸法（Ｆ：
featuresize）に対応する場合、このゲート電極Ｇ（ワ
ード線ＷＬ）の幅を最小加工寸法（Ｆ）とすることで、
メモリセルの占有面積の縮小化や高集積化を図ることが
できる。例えば、メモリセルの占有面積を４×Ｆ2とす
ることができる。これに対し、一般的なスタックトキャ
パシタを利用した場合は、６〜８Ｆ2となる。
モリセル形成領域においてゲート電極Ｇ（ワード線Ｗ
Ｌ）は、Ｙ方向に延在し、一定の間隔毎に配置される。
例えば、酸化シリコン膜１５の幅が最小加工寸法（Ｆ：
featuresize）に対応する場合、このゲート電極Ｇ（ワ
ード線ＷＬ）の幅を最小加工寸法（Ｆ）とすることで、
メモリセルの占有面積の縮小化や高集積化を図ることが
できる。例えば、メモリセルの占有面積を４×Ｆ2とす
ることができる。これに対し、一般的なスタックトキャ
パシタを利用した場合は、６〜８Ｆ2となる。
【００３１】しなしながら、ゲート電極Ｇ（ワード線Ｗ
Ｌ）を加工する際のマスク合わせ時に、マスクずれが生
じる（図２４、図２５参照）。従って、ゲート電極Ｇ
（ワード線ＷＬ）は、酸化シリコン膜１５のＸ方向の端
部のいずれかを覆うこととなる。その結果、酸化シリコ
ン膜１５の下に位置する多結晶シリコン膜１３からなる
シリコン柱のいずれか一方の側面においてチャネルが形
成されることとなる。
Ｌ）を加工する際のマスク合わせ時に、マスクずれが生
じる（図２４、図２５参照）。従って、ゲート電極Ｇ
（ワード線ＷＬ）は、酸化シリコン膜１５のＸ方向の端
部のいずれかを覆うこととなる。その結果、酸化シリコ
ン膜１５の下に位置する多結晶シリコン膜１３からなる
シリコン柱のいずれか一方の側面においてチャネルが形
成されることとなる。
【００３２】このように、本実施の形態においては、ゲ
ート電極Ｇ（ワード線ＷＬ）のマスクずれを利用し、ゲ
ート電極Ｇ（ワード線ＷＬ）をゲート絶縁膜１９を介し
て多結晶シリコン膜１３と接する構造とすることができ
る。また、マスクずれを回避するためたの合わせ余裕を
考慮する必要がなく、微細なメモリセルを形成すること
ができる。
ート電極Ｇ（ワード線ＷＬ）のマスクずれを利用し、ゲ
ート電極Ｇ（ワード線ＷＬ）をゲート絶縁膜１９を介し
て多結晶シリコン膜１３と接する構造とすることができ
る。また、マスクずれを回避するためたの合わせ余裕を
考慮する必要がなく、微細なメモリセルを形成すること
ができる。
【００３３】次いで、図２６に示すように、周辺回路形
成領域のゲート電極Ｇの両側に、ｎ型不純物（リン）を
注入することによってｎ-型半導体領域２３を形成す
る。
成領域のゲート電極Ｇの両側に、ｎ型不純物（リン）を
注入することによってｎ-型半導体領域２３を形成す
る。
【００３４】次いで、図２７および図２８に示すよう
に、半導体基板１の上部に窒化シリコン膜２５をＣＶＤ
法で堆積し、異法的にエッチングを行うことにより周辺
回路形成領域上のゲート電極Ｇの側壁にサイドウォール
膜ＳＷを形成する。この際、メモリセル形成領域の酸化
シリコン膜１５の側壁にもサイドウォール膜ＳＷが形成
される。
に、半導体基板１の上部に窒化シリコン膜２５をＣＶＤ
法で堆積し、異法的にエッチングを行うことにより周辺
回路形成領域上のゲート電極Ｇの側壁にサイドウォール
膜ＳＷを形成する。この際、メモリセル形成領域の酸化
シリコン膜１５の側壁にもサイドウォール膜ＳＷが形成
される。
【００３５】次いで、図２９および図３０に示すよう
に、周辺回路形成領域のｐ型の半導体領域１ｃにｎ型不
純物（リンまたはヒ素）をイオン打ち込みすることによ
ってｎ +型半導体領域２７（ソース、ドレイン）を形成
する。また、この際、メモリセル形成領域の単結晶シリ
コン膜１３からなるシリコン柱の上部に、酸化シリコン
膜１５を介してｎ型不純物（リンまたはヒ素）をイオン
打ち込みすることによってｎ+型半導体領域２７（ソー
ス、ドレイン）を形成する。
に、周辺回路形成領域のｐ型の半導体領域１ｃにｎ型不
純物（リンまたはヒ素）をイオン打ち込みすることによ
ってｎ +型半導体領域２７（ソース、ドレイン）を形成
する。また、この際、メモリセル形成領域の単結晶シリ
コン膜１３からなるシリコン柱の上部に、酸化シリコン
膜１５を介してｎ型不純物（リンまたはヒ素）をイオン
打ち込みすることによってｎ+型半導体領域２７（ソー
ス、ドレイン）を形成する。
【００３６】ここまでの工程で、周辺回路形成領域にＬ
ＤＤ(Lightly Doped Drain)構造のソース、ドレインを
備えたｎチャネル型ＭＩＳＦＥＴＱｎが形成される。な
お、本実施の形態においては、周辺回路形成領域にｎチ
ャネル型ＭＩＳＦＥＴを形成したが、図示しない、半導
体領域１ｃ中にｎ型の不純物を注入しｎ型とした後、か
かる領域上にｐチャネル型ＭＩＳＦＥＴを形成してもよ
い。このｐチャネル型ＭＩＳＦＥＴの形成工程は、注入
する不純物の導電型が異なる以外は、ｎチャネル型ＭＩ
ＳＦＥＴと同様に形成することができるため、その説明
を省略する。
ＤＤ(Lightly Doped Drain)構造のソース、ドレインを
備えたｎチャネル型ＭＩＳＦＥＴＱｎが形成される。な
お、本実施の形態においては、周辺回路形成領域にｎチ
ャネル型ＭＩＳＦＥＴを形成したが、図示しない、半導
体領域１ｃ中にｎ型の不純物を注入しｎ型とした後、か
かる領域上にｐチャネル型ＭＩＳＦＥＴを形成してもよ
い。このｐチャネル型ＭＩＳＦＥＴの形成工程は、注入
する不純物の導電型が異なる以外は、ｎチャネル型ＭＩ
ＳＦＥＴと同様に形成することができるため、その説明
を省略する。
【００３７】また、このように周辺回路形成領域に、ｎ
チャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴを
形成する場合には、これらのゲート電極Ｇを構成する多
結晶シリコン膜中にそれぞれｎ型不純物、ｐ型不純物を
注入することにより、いわゆるデュアルゲート構造の相
補型ＭＩＳＦＥＴを形成してもよい。
チャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴを
形成する場合には、これらのゲート電極Ｇを構成する多
結晶シリコン膜中にそれぞれｎ型不純物、ｐ型不純物を
注入することにより、いわゆるデュアルゲート構造の相
補型ＭＩＳＦＥＴを形成してもよい。
【００３８】また、メモリセル形成領域には、情報蓄積
用容量素子Ｃと直列に接続される情報転送用ＭＩＳＦＥ
ＴＱｔが形成される。このＭＩＳＦＥＴＱｔのソース、
ドレインは、リン（Ｐ）等のｎ型の不純物をドープした
多結晶シリコン膜１１とｎ+型半導体領域２７で構成さ
れ、チャネルは、単結晶シリコン膜１３からなるシリコ
ン柱の中に形成される。即ち、多結晶シリコン膜１１
は、情報転送用ＭＩＳＦＥＴＱｔのソース、ドレイン領
域と、情報蓄積用容量素子Ｃの下部電極とを兼ねてい
る。
用容量素子Ｃと直列に接続される情報転送用ＭＩＳＦＥ
ＴＱｔが形成される。このＭＩＳＦＥＴＱｔのソース、
ドレインは、リン（Ｐ）等のｎ型の不純物をドープした
多結晶シリコン膜１１とｎ+型半導体領域２７で構成さ
れ、チャネルは、単結晶シリコン膜１３からなるシリコ
ン柱の中に形成される。即ち、多結晶シリコン膜１１
は、情報転送用ＭＩＳＦＥＴＱｔのソース、ドレイン領
域と、情報蓄積用容量素子Ｃの下部電極とを兼ねてい
る。
【００３９】次いで、図２９および図３０に示すよう
に、半導体基板１の上部に、コバルト（Ｃｏ）膜を堆積
し、熱処理を施すことによりＣｏ膜とゲート電極Ｇとの
接触部およびＣｏ膜と半導体領域１ｃとの接触部におい
てシリサイド化反応を起こさせ、これらの接触部におい
てコバルトシリサイド膜２９を形成する。Ｃｏ膜の他、
例えば、チタン（Ｔｉ）膜を用いて、チタンシリサイド
膜を形成してもよい。このシリサイド膜２９は、ｎチャ
ネル型ＭＩＳＦＥＴのソース、ドレイン領域を低抵抗化
し、また、ｎチャネル型ＭＩＳＦＥＴや情報転送用ＭＩ
ＳＦＥＴＱｔのゲート電極Ｇを低抵抗化するために形成
される。
に、半導体基板１の上部に、コバルト（Ｃｏ）膜を堆積
し、熱処理を施すことによりＣｏ膜とゲート電極Ｇとの
接触部およびＣｏ膜と半導体領域１ｃとの接触部におい
てシリサイド化反応を起こさせ、これらの接触部におい
てコバルトシリサイド膜２９を形成する。Ｃｏ膜の他、
例えば、チタン（Ｔｉ）膜を用いて、チタンシリサイド
膜を形成してもよい。このシリサイド膜２９は、ｎチャ
ネル型ＭＩＳＦＥＴのソース、ドレイン領域を低抵抗化
し、また、ｎチャネル型ＭＩＳＦＥＴや情報転送用ＭＩ
ＳＦＥＴＱｔのゲート電極Ｇを低抵抗化するために形成
される。
【００４０】次いで、図３１および図３２に示すよう
に、周辺回路形成領域をレジスト膜Ｒ３で覆い、メモリ
セル形成領域の酸化シリコン膜１５をエッチングにより
除去する。次いで、図３３および図３４に示すように、
半導体基板１上に窒化シリコン膜３１を堆積する。これ
は、後述するコンタクトホールＣ１を形成する際のエッ
チングストッパー膜となる。
に、周辺回路形成領域をレジスト膜Ｒ３で覆い、メモリ
セル形成領域の酸化シリコン膜１５をエッチングにより
除去する。次いで、図３３および図３４に示すように、
半導体基板１上に窒化シリコン膜３１を堆積する。これ
は、後述するコンタクトホールＣ１を形成する際のエッ
チングストッパー膜となる。
【００４１】次いで、図３５〜図３７に示すように、窒
化シリコン膜３１の上部に、ＣＶＤ法により酸化シリコ
ン膜３３を堆積し、メモリセル形成領域および周辺回路
形成領域のｎ+型半導体領域２７上の酸化シリコン膜３
３および窒化シリコン膜３１を除去することによりコン
タクトホールＣ１を形成する。この窒化シリコン膜３１
は、コンタクトホールＣ１を形成する際のエッチングス
トッパーとしての役割を果たす。このように、窒化シリ
コン膜を利用することによりコンタクトホールＣ１を自
己整合的に形成することができる。
化シリコン膜３１の上部に、ＣＶＤ法により酸化シリコ
ン膜３３を堆積し、メモリセル形成領域および周辺回路
形成領域のｎ+型半導体領域２７上の酸化シリコン膜３
３および窒化シリコン膜３１を除去することによりコン
タクトホールＣ１を形成する。この窒化シリコン膜３１
は、コンタクトホールＣ１を形成する際のエッチングス
トッパーとしての役割を果たす。このように、窒化シリ
コン膜を利用することによりコンタクトホールＣ１を自
己整合的に形成することができる。
【００４２】次いで、コンタクトホールＣ１内を含む酸
化シリコン膜３３上に、タングステン（Ｗ）膜をＣＶＤ
法により堆積した後、Ｗ膜の上部を酸化シリコン膜３３
の表面が露出するまでＣＭＰ法により研磨し、メモリセ
ル形成領域のｎ+型半導体領域２７上にプラグＰ１を形
成する。また、周辺回路形成領域のｎ+型半導体領域２
７上にプラグＰ１を形成する。
化シリコン膜３３上に、タングステン（Ｗ）膜をＣＶＤ
法により堆積した後、Ｗ膜の上部を酸化シリコン膜３３
の表面が露出するまでＣＭＰ法により研磨し、メモリセ
ル形成領域のｎ+型半導体領域２７上にプラグＰ１を形
成する。また、周辺回路形成領域のｎ+型半導体領域２
７上にプラグＰ１を形成する。
【００４３】次いで、図３８〜図４０に示すように、プ
ラグＰ１および酸化シリコン膜３３上に、タングステン
（Ｗ）膜をＣＶＤ法により堆積した後、エッチングする
ことにより、メモリセル形成領域にビット線ＢＬを形成
する。また、周辺回路形成領域のプラグＰ１上に第１層
配線Ｍ１を形成する。
ラグＰ１および酸化シリコン膜３３上に、タングステン
（Ｗ）膜をＣＶＤ法により堆積した後、エッチングする
ことにより、メモリセル形成領域にビット線ＢＬを形成
する。また、周辺回路形成領域のプラグＰ１上に第１層
配線Ｍ１を形成する。
【００４４】図４０に示すように、ビット線ＢＬは、Ｘ
方向に延在し、ワード線ＷＬは、Ｙ方向（Ｘ方向と垂直
な方向）に延在している。
方向に延在し、ワード線ＷＬは、Ｙ方向（Ｘ方向と垂直
な方向）に延在している。
【００４５】このように本実施の形態によれば、ＳＯＩ
基板を用い、トレンチキャパシタ（Ｃ）とその上部に形
成された縦型ＭＩＳＦＥＴとでメモリセルを構成したの
で、メモリセル形成領域においては、溝７内に形成され
た多結晶シリコン膜１１を基板から絶縁することができ
るため、ファネリングによる電荷捕獲現象の発生を防止
することができる。このファネリングとは、α線が基板
（例えば、シリコン基板）内に入射した場合に、基板内
に発生するプラズマ柱をいう。その結果、ソフトエラー
耐性が向上する。
基板を用い、トレンチキャパシタ（Ｃ）とその上部に形
成された縦型ＭＩＳＦＥＴとでメモリセルを構成したの
で、メモリセル形成領域においては、溝７内に形成され
た多結晶シリコン膜１１を基板から絶縁することができ
るため、ファネリングによる電荷捕獲現象の発生を防止
することができる。このファネリングとは、α線が基板
（例えば、シリコン基板）内に入射した場合に、基板内
に発生するプラズマ柱をいう。その結果、ソフトエラー
耐性が向上する。
【００４６】また、周辺回路形成領域においては、周辺
回路を形成するＭＩＳＦＥＴの接合容量を低減すること
ができ、回路動作の高速化を図ることができる。また、
微細化、高集積化が可能となる。
回路を形成するＭＩＳＦＥＴの接合容量を低減すること
ができ、回路動作の高速化を図ることができる。また、
微細化、高集積化が可能となる。
【００４７】また、前述したように、メモリセルを形成
するための工程と周辺回路を形成するための工程とを共
通化することができるため、製造工程の短縮化、製品の
低コスト化を図ることができる。共通化できる工程は、
例えば、ゲート絶縁膜１９、ゲート電極Ｇもしくはサイ
ドウォール膜ＳＷの形成等である。
するための工程と周辺回路を形成するための工程とを共
通化することができるため、製造工程の短縮化、製品の
低コスト化を図ることができる。共通化できる工程は、
例えば、ゲート絶縁膜１９、ゲート電極Ｇもしくはサイ
ドウォール膜ＳＷの形成等である。
【００４８】また、ビット線ＢＬの下に位置するプラグ
Ｐ１が埋め込まれるコンタクトホールＣ１を周辺回路形
成領域のＭＩＳＦＥＴのそれと同様に自己整合的に形成
することができるため、メモリセル面積の縮小化を図る
ことができる。
Ｐ１が埋め込まれるコンタクトホールＣ１を周辺回路形
成領域のＭＩＳＦＥＴのそれと同様に自己整合的に形成
することができるため、メモリセル面積の縮小化を図る
ことができる。
【００４９】また、情報蓄積用容量素子Ｃを形成するた
めのマスクは２枚（図１の窒化シリコン膜３および図１
３のレジスト膜Ｒ１を形成するためのマスク）であり、
マスク枚数の低減を図ることができる。
めのマスクは２枚（図１の窒化シリコン膜３および図１
３のレジスト膜Ｒ１を形成するためのマスク）であり、
マスク枚数の低減を図ることができる。
【００５０】また、多結晶シリコン膜１３よりなるシリ
コン柱を、半導体領域１ｃの側面から単結晶シリコン膜
を選択成長させることにより形成したので、移動度の低
下を防止することができる。
コン柱を、半導体領域１ｃの側面から単結晶シリコン膜
を選択成長させることにより形成したので、移動度の低
下を防止することができる。
【００５１】さらに、ゲート電極Ｇ上には、コバルトシ
リサイド膜２９が形成されているので、ワード線ＷＬを
低抵抗化することができる。また、このコバルトシリサ
イド膜２９は、周辺回路形成領域のそれと共通のプロセ
スで形成することができるため、製造工程の短縮化、製
品の低コスト化を図ることができる。
リサイド膜２９が形成されているので、ワード線ＷＬを
低抵抗化することができる。また、このコバルトシリサ
イド膜２９は、周辺回路形成領域のそれと共通のプロセ
スで形成することができるため、製造工程の短縮化、製
品の低コスト化を図ることができる。
【００５２】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００５３】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００５４】情報転送用ＭＩＳＦＥＴと容量素子から成
るメモリセルを有する半導体集積回路装置であって、容
量素子を、半導体基板と、半導体基板中の溝表面に形成
された第１絶縁膜と、溝内であって第１絶縁膜上に埋め
込まれた第１半導体膜とで構成し、情報転送用ＭＩＳＦ
ＥＴを、前記第１半導体膜と、第１半導体膜上に形成さ
れた第２半導体柱と、第２半導体柱上に形成された第３
半導体領域と、第２半導体柱の側壁に形成された第２絶
縁膜と、第２絶縁膜を介して第２半導体柱の側壁に形成
された第２導電性膜とで構成し、さらに、第３半導体領
域上に、第３導電性膜を形成したので、半導体集積回路
装置のソフトエラー耐性の向上を図ることができる。ま
た、半導体集積回路装置の高性能化または高集積化を図
ることができる。
るメモリセルを有する半導体集積回路装置であって、容
量素子を、半導体基板と、半導体基板中の溝表面に形成
された第１絶縁膜と、溝内であって第１絶縁膜上に埋め
込まれた第１半導体膜とで構成し、情報転送用ＭＩＳＦ
ＥＴを、前記第１半導体膜と、第１半導体膜上に形成さ
れた第２半導体柱と、第２半導体柱上に形成された第３
半導体領域と、第２半導体柱の側壁に形成された第２絶
縁膜と、第２絶縁膜を介して第２半導体柱の側壁に形成
された第２導電性膜とで構成し、さらに、第３半導体領
域上に、第３導電性膜を形成したので、半導体集積回路
装置のソフトエラー耐性の向上を図ることができる。ま
た、半導体集積回路装置の高性能化または高集積化を図
ることができる。
【図１】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部平面図である。
の製造方法を示す基板の要部平面図である。
【図５】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図１５】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図１７】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図１８】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図１９】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図２０】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図２１】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図２２】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部平面図である。
置の製造方法を示す基板の要部平面図である。
【図２３】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図２４】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図２５】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部平面図である。
置の製造方法を示す基板の要部平面図である。
【図２６】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図２７】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図２８】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図２９】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図３０】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図３１】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図３２】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図３３】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図３４】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図３５】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図３６】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図３７】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部平面図である。
置の製造方法を示す基板の要部平面図である。
【図３８】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図３９】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図４０】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部平面図である。
置の製造方法を示す基板の要部平面図である。
１ 半導体基板
１ａ 半導体領域
１ｂ 酸化シリコン膜
１ｃ 半導体領域
２ 素子分離
３ 窒化シリコン膜
７ 溝
９ 酸化シリコン膜
１１ 多結晶シリコン膜
１３ 単結晶シリコン膜
１５ 酸化シリコン膜
１９ ゲート絶縁膜
２１ 多結晶シリコン膜
２３ ｎ-型半導体領域
２５ 窒化シリコン膜
２７ ｎ+型半導体領域
２９ シリサイド膜
３１ 窒化シリコン膜
３３ 酸化シリコン膜
ＢＬ ビット線
Ｃ 情報蓄積用容量素子
Ｃ１ コンタクトホール
Ｇ ゲート電極
Ｍ１ 第１層配線
Ｐ１ プラグ
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｔ 情報転送用ＭＩＳＦＥＴ
Ｒ１ レジスト膜
Ｒ２ レジスト膜
Ｒ３ レジスト膜
ＳＷ サイドウォール膜
ＷＬ ワード線
Claims (5)
- 【請求項１】 情報転送用ＭＩＳＦＥＴと容量素子から
成るメモリセルを有する半導体集積回路装置であって、 前記容量素子は、 （ａ）半導体基板中の溝表面に形成された第１絶縁膜
と、 （ｂ）前記溝内であって前記第１絶縁膜上に埋め込まれ
た第１半導体膜と、を有し、 前記情報転送用ＭＩＳＦＥＴは、 前記（ｂ）の第１半導体膜と、 （ｃ）前記第１半導体膜上に形成された第２半導体柱
と、 （ｄ）前記第２半導体柱上に形成された第３半導体領域
と、 （ｅ）前記第２半導体柱の側壁に形成された第２絶縁膜
と、 （ｆ）前記第２絶縁膜を介して前記第２半導体柱の側壁
に形成された第２導電性膜と、を有し、 （ｇ）前記第３半導体領域上には、第３導電性膜が形成
されていることを特徴とする半導体集積回路装置。 - 【請求項２】 半導体基板のメモリセル形成領域に形成
された情報転送用ＭＩＳＦＥＴと容量素子から成るメモ
リセルおよび周辺回路形成領域に形成されたＭＩＳＦＥ
Ｔを有する半導体集積回路装置であって、 前記容量素子は、 （ａ）半導体基板中の溝表面に形成された第１絶縁膜
と、 （ｂ）前記溝内であって前記第１絶縁膜上に埋め込まれ
た第１半導体膜と、を有し、 前記情報転送用ＭＩＳＦＥＴは、 前記（ｂ）の第１半導体膜と、 （ｃ）前記第１半導体膜上に形成された第２半導体柱
と、 （ｄ）前記第２半導体柱上に形成された第３半導体領域
と、 （ｅ）前記第２半導体柱の側壁に形成された第２絶縁膜
と、 （ｆ）前記第２絶縁膜を介して前記第２半導体柱の側壁
に形成された第２導電性膜と、を有し、 （ｇ）前記第３半導体領域上には、第３導電性膜が形成
され、 前記周辺回路形成領域に形成されたＭＩＳＦＥＴは、 （ｈ）前記半導体基板上に形成された第３絶縁膜と、 （ｉ）前記第３絶縁膜上に形成された第３導電性膜と、 （ｊ）前記第３導電性膜の両側の前記半導体基板中に形
成された第４半導体領域と、を有することを特徴とする
半導体集積回路装置。 - 【請求項３】 前記半導体基板は、第１半導体部、前記
第１半導体部上の絶縁体部および前記絶縁体部上の第２
半導体部を有する半導体基板であり、 前記溝は、前記第１半導体部まで到達する溝であること
を特徴とする請求項１または２記載の半導体集積回路装
置。 - 【請求項４】 前記第２導電性膜は、前記第２半導体柱
の側壁の全周に渡って形成されていないことを特徴とす
る請求項１または２記載の半導体集積回路装置。 - 【請求項５】 半導体基板の第１領域に形成された情報
転送用ＭＩＳＦＥＴと容量素子から成るメモリセルおよ
び第２領域に形成されたＭＩＳＦＥＴを有する半導体集
積回路装置の製造方法であって、 前記容量素子は、 （ａ）第１領域の半導体基板中に溝を形成し、前記溝の
表面に第１絶縁膜を形成する工程と、 （ｂ）前記溝内の前記第１絶縁膜上に第１半導体膜を埋
め込む工程と、 （ｃ）前記第１半導体膜上に第２半導体柱を形成する工
程と、 （ｄ）前記第２半導体柱の側壁および第２領域の半導体
基板上に第２絶縁膜を形成する工程と、 （ｅ）前記第２半導体柱の側壁および前記第２領域の半
導体基板上に第２絶縁膜を介して第２導電性膜を形成す
る工程と、 （ｆ）前記第２半導体柱の主表面および前記第２領域の
第２導電性膜の両側に第３半導体領域を形成する工程
と、を有することを特徴とする半導体集積回路装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002008907A JP2003209189A (ja) | 2002-01-17 | 2002-01-17 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002008907A JP2003209189A (ja) | 2002-01-17 | 2002-01-17 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003209189A true JP2003209189A (ja) | 2003-07-25 |
Family
ID=27647045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002008907A Pending JP2003209189A (ja) | 2002-01-17 | 2002-01-17 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003209189A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7586149B2 (en) | 2005-10-05 | 2009-09-08 | Samsung Electronics Co., Ltd. | Circuit device including vertical transistors connected to buried bitlines and method of manufacturing the same |
-
2002
- 2002-01-17 JP JP2002008907A patent/JP2003209189A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7586149B2 (en) | 2005-10-05 | 2009-09-08 | Samsung Electronics Co., Ltd. | Circuit device including vertical transistors connected to buried bitlines and method of manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100945511B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| US7566620B2 (en) | DRAM including a vertical surround gate transistor | |
| US8461642B2 (en) | Semiconductor device having a nonvolatile memory cell with field effect transistors | |
| US20080093645A1 (en) | Fabrication Process For Increased Capacitance In An Embedded DRAM Memory | |
| JP3731998B2 (ja) | 埋込型メモリ論理素子及びその製造方法 | |
| JP2004214379A (ja) | 半導体装置、ダイナミック型半導体記憶装置及び半導体装置の製造方法 | |
| US8946821B2 (en) | SRAM integrated circuits and methods for their fabrication | |
| US8530288B2 (en) | Methods of forming memory arrays and semiconductor constructions | |
| JP2000183313A (ja) | 半導体集積回路装置およびその製造方法 | |
| US7132751B2 (en) | Memory cell using silicon carbide | |
| US20040007764A1 (en) | Semiconductor memory devices including different thickness dielectric layers for the cell transistors and refresh transistors thereof, and methods for fabricating same | |
| JP4290921B2 (ja) | 半導体集積回路装置 | |
| JPH1117129A (ja) | 半導体集積回路装置の製造方法 | |
| JP3093575B2 (ja) | 半導体装置及びその製造方法 | |
| US6900500B2 (en) | Buried transistors for silicon on insulator technology | |
| US7208799B2 (en) | Floating body cell dynamic random access memory with optimized body geometry | |
| JP2001267576A (ja) | 半導体集積回路装置 | |
| JP2003209189A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2877069B2 (ja) | スタティック型半導体メモリ装置 | |
| CN116266575B (zh) | 存储器元件及其制备方法 | |
| JP3234010B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2003273249A (ja) | 半導体集積回路装置の製造方法 | |
| KR960003863B1 (ko) | 불순물이 도프된 매입영역을 가진 반도체장치 및 그 제조방법 | |
| KR20060077065A (ko) | 시스템온칩소자 및 그의 제조 방법 | |
| JP2000323652A (ja) | 半導体装置及び半導体装置の製造方法 |