JP2003209258A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JP2003209258A JP2003209258A JP2002008442A JP2002008442A JP2003209258A JP 2003209258 A JP2003209258 A JP 2003209258A JP 2002008442 A JP2002008442 A JP 2002008442A JP 2002008442 A JP2002008442 A JP 2002008442A JP 2003209258 A JP2003209258 A JP 2003209258A
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Abstract
(57)【要約】
【課題】 本願発明の課題は、しきい値電圧を任意にか
つ精度よく制御し得る電界効果トランジスタ構造を提供
することである。 【解決手段】 ポリシリコンにより構成されるゲート電
極領域を構成し、ソース及びドレイン領域とは反対導電
型の完全空乏化された領域をゲート領域中かつゲート酸
化膜に接して形成し、それと接触する残りのゲート領域
は、高濃度かつソース領域及びドレイン領域とは同じ導
電型で構成することにより、しきい値電圧を制御する。
つ精度よく制御し得る電界効果トランジスタ構造を提供
することである。 【解決手段】 ポリシリコンにより構成されるゲート電
極領域を構成し、ソース及びドレイン領域とは反対導電
型の完全空乏化された領域をゲート領域中かつゲート酸
化膜に接して形成し、それと接触する残りのゲート領域
は、高濃度かつソース領域及びドレイン領域とは同じ導
電型で構成することにより、しきい値電圧を制御する。
Description
【０００１】
【発明の属する技術分野】本願発明は、絶縁ゲート電界
効果トランジスタに関し、特に微細電界効果トランジス
タのしきい値電圧制御に関する。
効果トランジスタに関し、特に微細電界効果トランジス
タのしきい値電圧制御に関する。
【０００２】
【従来の技術】微小なチャネル長を有する絶縁ゲート電
界効果トランジスタを実現するためには、いわゆる短チ
ャネル効果（チャネル長を短くした場合のしきい値電圧
の急激な低下）の防止が必須である。そのための一つの
素子構造として、図４のような完全空乏型SOI電界効果
トランジスタがある。図において、１は、絶縁層を上部
に持つ基板、２、３、４は、それぞれ基板上の半導体結
晶層の一部に形成されたソース領域、ドレイン領域およ
びチャネル領域であり、５は、ゲート絶縁膜、６は、ゲ
ート電極である。LGは、ゲート長を示し、チャネル長と
ほぼ等価である。Tsは、半導体結晶層の厚さである。LG
を例えば50nm程度あるいはそれ以下である極微細電界効
果トランジスタの場合は、Tsを10nm、あるいは、それ以
下とし、チャネル領域が動作状態において完全空乏化す
るようにし、短チャネル効果の防止を図る。このような
素子において問題となる重要な点は、しきい値電圧をい
かに制御するかという点である。通常は、チャネル領域
内の不純物濃度を制御して行われるが、半導体自体の耐
圧の制限で、その濃度の上限は、１０18cm-3程度に制限
されている。その場合、ゲート絶縁膜としてSiO2を用
い、その厚さを2nmとし、さらに、ゲート電極としてn型
高濃度ポリシリコンを用いると、しきい値電圧は、約-
0.2Vとなりデプレッシヨン型となる。また、ゲート電極
にｐ型高濃度ポリシリコンを用いると約＋0.9Vとなる。
従って、適当なしきい値電圧、例えば+0.2Vないし+0.3
Ｖを実現することは出来ない。従来は、適当な仕事関数
を有する金属を使用することで制御は出来るが、仕事関
数値が飛び飛びのため細かな制御はできなかった。ま
た、SiGeなどを用い、SiとGeの割合を適当に選択し、仕
事関数を適当な値に選ぶことは出来るが、プロセスが複
雑になるのが欠点であった。
界効果トランジスタを実現するためには、いわゆる短チ
ャネル効果（チャネル長を短くした場合のしきい値電圧
の急激な低下）の防止が必須である。そのための一つの
素子構造として、図４のような完全空乏型SOI電界効果
トランジスタがある。図において、１は、絶縁層を上部
に持つ基板、２、３、４は、それぞれ基板上の半導体結
晶層の一部に形成されたソース領域、ドレイン領域およ
びチャネル領域であり、５は、ゲート絶縁膜、６は、ゲ
ート電極である。LGは、ゲート長を示し、チャネル長と
ほぼ等価である。Tsは、半導体結晶層の厚さである。LG
を例えば50nm程度あるいはそれ以下である極微細電界効
果トランジスタの場合は、Tsを10nm、あるいは、それ以
下とし、チャネル領域が動作状態において完全空乏化す
るようにし、短チャネル効果の防止を図る。このような
素子において問題となる重要な点は、しきい値電圧をい
かに制御するかという点である。通常は、チャネル領域
内の不純物濃度を制御して行われるが、半導体自体の耐
圧の制限で、その濃度の上限は、１０18cm-3程度に制限
されている。その場合、ゲート絶縁膜としてSiO2を用
い、その厚さを2nmとし、さらに、ゲート電極としてn型
高濃度ポリシリコンを用いると、しきい値電圧は、約-
0.2Vとなりデプレッシヨン型となる。また、ゲート電極
にｐ型高濃度ポリシリコンを用いると約＋0.9Vとなる。
従って、適当なしきい値電圧、例えば+0.2Vないし+0.3
Ｖを実現することは出来ない。従来は、適当な仕事関数
を有する金属を使用することで制御は出来るが、仕事関
数値が飛び飛びのため細かな制御はできなかった。ま
た、SiGeなどを用い、SiとGeの割合を適当に選択し、仕
事関数を適当な値に選ぶことは出来るが、プロセスが複
雑になるのが欠点であった。
【０００３】
【発明が解決しようとする課題】本願発明の課題は、上
記欠点を除去し、しきい値電圧を任意にかつ精度よく制
御し得る電界効果トランジスタ構造を提供することであ
る。
記欠点を除去し、しきい値電圧を任意にかつ精度よく制
御し得る電界効果トランジスタ構造を提供することであ
る。
【０００４】
【課題を解決するための手段】ポリシリコンによりゲー
ト電極領域を構成し、ソース及びドレイン領域とは反対
導電型の完全空乏化された領域をゲート領域中かつゲー
ト酸化膜に接して形成し、それと接触する残りのゲート
領域は、高濃度かつソース領域及びドレイン領域とは同
じ導電型で構成することにより、しきい値電圧を制御す
る。
ト電極領域を構成し、ソース及びドレイン領域とは反対
導電型の完全空乏化された領域をゲート領域中かつゲー
ト酸化膜に接して形成し、それと接触する残りのゲート
領域は、高濃度かつソース領域及びドレイン領域とは同
じ導電型で構成することにより、しきい値電圧を制御す
る。
【０００５】
【発明の原理及び作用】n形電界効果トランジスタを例
にとって説明すると、本発明によれば、ゲート電極領域
に構成された完全空乏化された領域は、p型であり、そ
の領域内には負の電荷が存在することになる。そのた
め、実質的にチャネル表面は、キャリヤである電子を誘
起しない方向にバイアスされる。従って、しきい値電圧
は、正の方向に移動することになる。その大きさは、完
全空乏化されたp形ゲート電極領域の濃度、すなわち全
体の不純物量によって精密に制御できる。濃度が大きけ
ればより正の方向に移動することになる。p形ゲート電
極領域は、これと接触する高濃度n形ゲート電極領域と
のビルトイン電圧で完全空乏化するようにその厚さと濃
度を選定すればよい。しきい値電圧が制御できる原理
は、ゲート酸化膜と接している完全空乏形のp形ゲート
電極領域の接触界面での電位分布が、n形高濃度ゲート
電極領域全体がゲート酸化膜に接している場合に比べて
負となっていることによるが、その程度は、完全空乏化
p形ゲート電極領域の厚さ及び不純物濃度で精密に制御
でき、従って、しきい値電圧も精密に制御できることに
なる。
にとって説明すると、本発明によれば、ゲート電極領域
に構成された完全空乏化された領域は、p型であり、そ
の領域内には負の電荷が存在することになる。そのた
め、実質的にチャネル表面は、キャリヤである電子を誘
起しない方向にバイアスされる。従って、しきい値電圧
は、正の方向に移動することになる。その大きさは、完
全空乏化されたp形ゲート電極領域の濃度、すなわち全
体の不純物量によって精密に制御できる。濃度が大きけ
ればより正の方向に移動することになる。p形ゲート電
極領域は、これと接触する高濃度n形ゲート電極領域と
のビルトイン電圧で完全空乏化するようにその厚さと濃
度を選定すればよい。しきい値電圧が制御できる原理
は、ゲート酸化膜と接している完全空乏形のp形ゲート
電極領域の接触界面での電位分布が、n形高濃度ゲート
電極領域全体がゲート酸化膜に接している場合に比べて
負となっていることによるが、その程度は、完全空乏化
p形ゲート電極領域の厚さ及び不純物濃度で精密に制御
でき、従って、しきい値電圧も精密に制御できることに
なる。
【０００６】
【実施例１】図１に、本発明の第１の実施例を示す。n
形電界効果トランジスタを例にとって説明する。図にお
いて、１は、基板、２、３、４は、それぞれn形高濃度
ソース領域、n形高濃度ドレイン領域、低濃度p形または
n形チャネル領域であり、５は、ゲート絶縁膜である。
７及び８でゲート電極領域を構成し、７は、高濃度n形
半導体ゲート電極領域（第２の領域）、８は、濃度を適
度に調整された完全空乏化されたp形半導体ゲート電極
領域（第１の領域）であり、ゲート絶縁膜に接して設け
られる。Tは、その厚さであり、その値は、p形不純物濃
度を勘案してn形ゲート電極領域７との間で生じるビル
トイン電圧により完全空乏するように設定される。その
厚さTは、ゲート絶縁膜の一部とも見なし得るから出来
るだけ薄い方が望ましい。
形電界効果トランジスタを例にとって説明する。図にお
いて、１は、基板、２、３、４は、それぞれn形高濃度
ソース領域、n形高濃度ドレイン領域、低濃度p形または
n形チャネル領域であり、５は、ゲート絶縁膜である。
７及び８でゲート電極領域を構成し、７は、高濃度n形
半導体ゲート電極領域（第２の領域）、８は、濃度を適
度に調整された完全空乏化されたp形半導体ゲート電極
領域（第１の領域）であり、ゲート絶縁膜に接して設け
られる。Tは、その厚さであり、その値は、p形不純物濃
度を勘案してn形ゲート電極領域７との間で生じるビル
トイン電圧により完全空乏するように設定される。その
厚さTは、ゲート絶縁膜の一部とも見なし得るから出来
るだけ薄い方が望ましい。
【０００７】
【実施例２】図２は、本発明第2の実施例を示す。図に
おいて、１ないし８は、図1と同様の領域を示すが、高
濃度ゲート電極領域7（第２の領域）によってp形ゲート
電極領域8（第１の領域）が上部も含み囲まれた構成と
なっている。Dは、高濃度ゲート領域7の厚みであり、H
は、ゲート領域全体の高さを示す。高濃度ゲート電極領
域7の形状は、跨線橋状あるいはコップを伏せたような
形状をしていても良い。p形ゲート電極領域8は、その一
部においてゲート絶縁膜5と接触している。この場合、p
形ゲート電極領域8の不純物濃度、高濃度ゲート電極領
域7の厚みD、ゲート電極領域全体の高さHを調整するこ
とによって、p形ゲート電極領域8のゲート絶縁膜5と接
触している界面部分のソース領域からドレイン領域に向
かう方向での電位分布を制御することによってしきい値
電圧を制御する。
おいて、１ないし８は、図1と同様の領域を示すが、高
濃度ゲート電極領域7（第２の領域）によってp形ゲート
電極領域8（第１の領域）が上部も含み囲まれた構成と
なっている。Dは、高濃度ゲート領域7の厚みであり、H
は、ゲート領域全体の高さを示す。高濃度ゲート電極領
域7の形状は、跨線橋状あるいはコップを伏せたような
形状をしていても良い。p形ゲート電極領域8は、その一
部においてゲート絶縁膜5と接触している。この場合、p
形ゲート電極領域8の不純物濃度、高濃度ゲート電極領
域7の厚みD、ゲート電極領域全体の高さHを調整するこ
とによって、p形ゲート電極領域8のゲート絶縁膜5と接
触している界面部分のソース領域からドレイン領域に向
かう方向での電位分布を制御することによってしきい値
電圧を制御する。
【０００８】
【実施例３】図3は、本発明の他の実施例を示し、図に
おいて１ないし８は、図1と同様領域を示す。この場
合、p形ゲート電極領域8は、高濃度ゲート電極領域7に
よって挟まれた構造、あるいは、その周囲を囲まれた構
造をしており、ゲート絶縁膜5と接触する部分を有する
のは前２図と同様である。この場合もしきい値電圧が制
御できる原理は、上に述べた原理と同じである。
おいて１ないし８は、図1と同様領域を示す。この場
合、p形ゲート電極領域8は、高濃度ゲート電極領域7に
よって挟まれた構造、あるいは、その周囲を囲まれた構
造をしており、ゲート絶縁膜5と接触する部分を有する
のは前２図と同様である。この場合もしきい値電圧が制
御できる原理は、上に述べた原理と同じである。
【０００９】上記各実施例において、n形高濃度ゲート
電極領域7の抵抗値をさらに下げるため、その表面の一
部を金属シリサイド化しても良い。さらに、ｐ形ゲート
電極領域8と整流性接触を有するならば、n形高濃度ゲー
ト電極領域７全体を金属シリサイド化しても良く、さら
に進めて金属と代替しても良い。
電極領域7の抵抗値をさらに下げるため、その表面の一
部を金属シリサイド化しても良い。さらに、ｐ形ゲート
電極領域8と整流性接触を有するならば、n形高濃度ゲー
ト電極領域７全体を金属シリサイド化しても良く、さら
に進めて金属と代替しても良い。
【００１０】
【発明の効果】しきい値電圧が制御できる原理は、ゲー
ト酸化膜と接している完全空乏形のp形ゲート電極領域
の接触界面での電位分布が、n形高濃度ゲート電極領域
全体がゲート酸化膜に接している場合に比べて負となっ
ていることによるが、その程度は完全空乏化p形ゲート
電極領域の厚さ、及び不純物濃度で精密に制御でき、従
ってしきい値電圧も精密に制御でいることになる。
ト酸化膜と接している完全空乏形のp形ゲート電極領域
の接触界面での電位分布が、n形高濃度ゲート電極領域
全体がゲート酸化膜に接している場合に比べて負となっ
ていることによるが、その程度は完全空乏化p形ゲート
電極領域の厚さ、及び不純物濃度で精密に制御でき、従
ってしきい値電圧も精密に制御でいることになる。
【図１】 本発明の第１の実施例
【図２】 本発明の第2の実施例
【図３】 本発明の第3の実施例
【図４】 従来の電界効果トランジスタの例
１ 基板
２ ソース領域
３ ドレイン領域
４ チャネル領域
５ ゲート絶縁膜
６ ゲート電極領域
７ 高濃度半導体からなるゲート電極領域（第２の領
域）（当該電界効果トランジスタの導電形とは同一の導
電形） ８ 半導体からなるゲート電極領域（第１の領域） （当該電界効果トランジスタの導電形とは反対導電形）
域）（当該電界効果トランジスタの導電形とは同一の導
電形） ８ 半導体からなるゲート電極領域（第１の領域） （当該電界効果トランジスタの導電形とは反対導電形）
フロントページの続き
Ｆターム(参考） 4M104 BB01 BB39 CC05 EE03 FF06
FF13 FF14 GG09 HH20
5F110 AA08 CC02 EE05 EE09 EE10
EE14 GG02 GG12
Claims (4)
- 【請求項１】 ソース領域、ドレイン領域、チャネル領
域、ゲート絶縁膜及びゲート電極領域から成る絶縁ゲー
ト電界効果トランジスタにおいて、該ゲート電極領域
は、該ゲート絶縁膜に接し、かつ、一方の極性の空乏化
した半導体から成る第１の領域と該第１の領域に接し、
かつ、他方の極性の高不純物濃度半導体層から成る第２
の領域とにより構成されていることを特徴とする電界効
果トランジスタ。 - 【請求項２】 ソース領域、ドレイン領域、チャネル領
域、ゲート絶縁膜及びゲート電極領域から成る絶縁ゲー
ト電界効果トランジスタにおいて、該ゲート電極領域
は、該ゲート絶縁膜に接する半導体から成る第１の領域
と該第１の領域に接する金属から成る第２の領域とによ
り構成されていることを特徴とする電界効果トランジス
タ。 - 【請求項３】 請求項１又は２に記載の電界効果トラン
ジスタにおいて、上記第２の領域は、上記第１の領域を
囲むように設けられ、かつ、ソース領域側及びドレイン
領域側において一部ゲート絶縁膜と接触するように設け
られていることを特徴とする電界効果トランジスタ。 - 【請求項４】 請求項１又は２に記載の電界効果トラン
ジスタにおいて、上記第２の領域は、上記第１の領域を
挟むように設けられ、かつ、ソース領域側およびドレイ
ン領域側において一部ゲート絶縁膜と接触するように設
けられていることを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002008442A JP2003209258A (ja) | 2002-01-17 | 2002-01-17 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002008442A JP2003209258A (ja) | 2002-01-17 | 2002-01-17 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003209258A true JP2003209258A (ja) | 2003-07-25 |
Family
ID=27646699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002008442A Pending JP2003209258A (ja) | 2002-01-17 | 2002-01-17 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003209258A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005021267A1 (ja) * | 2003-08-28 | 2005-03-10 | Sony Corporation | 液体吐出ヘッド、液体吐出装置及び液体吐出ヘッドの製造方法 |
| WO2006135039A1 (ja) * | 2005-06-17 | 2006-12-21 | Tohoku University | 半導体装置 |
| CN102683393A (zh) * | 2011-03-13 | 2012-09-19 | 精工电子有限公司 | 半导体装置及基准电压生成电路 |
-
2002
- 2002-01-17 JP JP2002008442A patent/JP2003209258A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005021267A1 (ja) * | 2003-08-28 | 2005-03-10 | Sony Corporation | 液体吐出ヘッド、液体吐出装置及び液体吐出ヘッドの製造方法 |
| JP2005067163A (ja) * | 2003-08-28 | 2005-03-17 | Sony Corp | 液体吐出ヘッド、液体吐出装置及び液体吐出ヘッドの製造方法 |
| WO2006135039A1 (ja) * | 2005-06-17 | 2006-12-21 | Tohoku University | 半導体装置 |
| JP2007027677A (ja) * | 2005-06-17 | 2007-02-01 | Tohoku Univ | 半導体装置 |
| CN100595896C (zh) * | 2005-06-17 | 2010-03-24 | 国立大学法人东北大学 | 半导体装置 |
| US7898033B2 (en) | 2005-06-17 | 2011-03-01 | Tohoku University | Semiconductor device |
| KR101247876B1 (ko) | 2005-06-17 | 2013-03-26 | 고에키자이단호진 고쿠사이카가쿠 신고우자이단 | 반도체 장치 |
| CN102683393A (zh) * | 2011-03-13 | 2012-09-19 | 精工电子有限公司 | 半导体装置及基准电压生成电路 |
| JP2012191089A (ja) * | 2011-03-13 | 2012-10-04 | Seiko Instruments Inc | 半導体装置および基準電圧生成回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20050826 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20050906 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060104 |