JPH05343686A

JPH05343686A - 半導体装置およびその製造方法

Info

Publication number: JPH05343686A
Application number: JP4144639A
Authority: JP
Inventors: Yasuo Yamaguchi; 泰男山口; Tadashi Nishimura; 正西村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-06-04
Filing date: 1992-06-04
Publication date: 1993-12-24

Abstract

(57)【要約】【目的】チャネル長が短くなってもパンチスルー現象
を抑制でき、かつ素子の安定な動作を実現できる製造容
易な半導体装置およびその製造方法を提供する。【構成】ｐ型のシリコン基板１の表面上には埋込酸化
膜３が形成されている。埋込酸化膜３の表面上にはシリ
コン層４が形成されている。シリコン層４は、チャネル
形成領域４ａとチャネル形成領域４ａを挟んで形成され
る一対のソース・ドレイン領域４ｂより構成されてい
る。チャネル形成領域４ａの表面上にはゲート誘電体薄
膜５を介してゲート電極６が形成されている。また、チ
ャネル形成領域４ａの下であって、埋込酸化膜３を介し
てシリコン基板２の表面には基板ゲート電極１が形成さ
れている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に絶縁基板上の半導体層に形成され
たＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄ
ｕｃｔｏｒ）型電界効果トランジスタ（以下、ＳＯＩ−
ＭＯＳＦＥＴとする）を含む半導体装置およびその製造
方法に関するものである。

【０００２】

【従来の技術】まず、従来のＳＯＩ−ＭＯＳＦＥＴの構
成について説明する。

【０００３】図１２は、従来のＳＯＩ−ＭＯＳＦＥＴの
構成を概略的に示す平面図である。また、図１３は、図
１２のＣ−Ｃ線に沿う断面図、図１４は、図１２のＤ−
Ｄ線に沿う断面図である。

【０００４】主に図１２と図１３（ａ）を参照して、シ
リコン基板１０２の表面上には、埋込酸化膜（Ｓｉ
Ｏ₂）１０３が形成されている。この埋込酸化膜１０３
の表面上には、シリコン層１０４が島状に形成されてい
る。シリコン層１０４内には、チャネル形成領域１０４
ａと一対のソース・ドレイン領域１０４ｂが形成されて
いる。この一対のソース・ドレイン領域１０４ｂは、チ
ャネル形成領域１０４ａを挟み込むように互いに間隔を
有して形成されている。チャネル形成領域１０４ａは、
たとえば１０^{1 6}〜１０^{1 7}／ｃｍ³の比較的低いｐ型
不純物濃度を有している。また、ソース・ドレイン領域
１０４ｂは、たとえば１０^{1 9}〜１０^{2 1}／ｃｍ³の比
較的高いｎ型不純物濃度を有している。チャネル形成領
域１０４ａの上には、ゲート誘電体薄膜１０５を介して
ゲート電極１０６が形成されている。これらシリコン層
１０４とゲート誘電体薄膜１０５およびゲート電極１０
６によりトランジスタが形成されている。このトランジ
スタを覆うように、埋込酸化膜１０３の表面上には層間
絶縁膜１０７が形成されている。層間絶縁膜１０７には
コンタクトホール１０７ａが形成されている。このコン
タクトホール１０７ａからは、ソース・ドレイン領域１
０４ｂの一部表面が露出している。この露出するソース
・ドレイン領域の表面と接するように、低抵抗の配線層
１０８が層間絶縁膜１０７の表面上に形成されている。

【０００５】図１２と図１３（ｂ）を参照して、島状に
形成されたシリコン層１０４を縦断するようにゲート電
極１０６は埋込酸化膜１０３の表面上に形成されてい
る。このシリコン層１０４およびゲート電極１０６を覆
うように、層間絶縁膜１０７は埋込酸化膜１０３の表面
上に形成されている。この層間絶縁膜１０７には、コン
タクトホール１０７ｂが形成されている。このコンタク
トホール１０７ｂからは、ゲート電極１０６の一部表面
が露出している。この露出するゲート電極１０６の表面
に接するように、低抵抗の配線層１０９が形成されてい
る。

【０００６】次に、ＭＯＳＦＥＴの動作原理について説
明する。

【０００７】図１３（ａ）を参照して、ゲート電極１０
６に正の電圧が印加される。このとき、ｐ型領域からな
るチャネル形成領域１０４ａの上層部にｎ型キャリア
（電子）が誘起される。すなわち、チャネル形成領域１
０４ａの表面は反転し、ソース・ドレイン領域１０４ｂ
と同電形となる。これにより、ソース・ドレイン領域の
間に電流を流すことが可能になる。また、チャネル形成
領域１０４ａの上層部に誘起されるｎ型キャリア濃度
は、ゲート電極１０５に印加される電圧によって変化す
る。このため、ソース・ドレイン領域１０４ｂを流れる
電流量はゲート電極１０５に印加される電圧によって制
御することができる。このようにしてＭＯＳＦＥＴが動
作する。

【０００８】このＭＯＳＦＥＴがＳＯＩ基板上に形成さ
れたＳＯＩ−ＭＯＳＦＥＴでは、配線層１０８とシリコ
ン基板１０２との間の距離が埋込酸化膜１０３の厚み分
だけ長くなる。このため、配線−基板間の容量、いわゆ
る配線容量が低減され、回路の動作速度が高速化され
る。また、ＭＯＳトランジスタが他のトランジスタと絶
縁膜によって完全に絶縁されている。よって、ソフトエ
ラーやラッチアップの抑制された高信頼性のデバイスを
得ることが可能となる。これらがＳＯＩ−ＭＯＳＦＥＴ
の通常のバルクシリコン上に形成されたトランジスタに
対する特徴、優位点である。

【０００９】

【発明が解決しようとする課題】従来のＳＯＩ−ＭＯＳ
ＦＥＴは上記のように構成されているため、チャネル長
がサブミクロンになってくると、パンチスルー現象が生
じる。このパンチスルー現象とは、ドレイン空乏層がゲ
ート電極の下に大きく食い込み、ゲート電極下の空乏層
の電荷をゲート電極の力で制御することができなくなる
現象をいう。このパンチスルー現象が生じると、ゲート
を閉じたオフ状態においても、電流がソース・ドレイン
間を流れてしまい、正常なトランジスタ動作を維持する
ことができなくなる。

【００１０】このパンチスルー現象を抑制できるＳＯＩ
−ＭＯＳＦＥＴの構成は、ＩＥＥＥ，ＩＥＤＭ１９９
１，６８３〜６８６ページに示されている。以下、この
先行技術文献に示されているＳＯＩ−ＭＯＳＦＥＴの構
成および製造方法について説明する。

【００１１】図１４は、上記先行技術文献に示されるＳ
ＯＩ−ＭＯＳＦＥＴの概略構成を示す平面図である。ま
た、図１５（ａ）は、図１４のＥ−Ｅ線に沿う断面図、
図１５（ｂ）は、Ｆ−Ｆ線に沿う断面図である。

【００１２】主に図１４と図１５（ａ）を参照して、シ
リコン基板２０２の表面上には、埋込酸化膜２０３が形
成されている。この埋込酸化膜２０３は、酸化膜２０３
ａと第２のゲート誘電体薄膜２０３ｂからなっている。
この埋込酸化膜２０３内には、第２のゲート電極２０１
が形成されている。埋込酸化膜２０３の表面上には、シ
リコン層２０４が島状に形成されている。このシリコン
層２０４には、チャネル形成領域２０４ａと一対のソー
ス・ドレイン領域２０４ｂが形成されている。この一対
のソース・ドレイン領域２０４ｂは、チャネル形成領域
２０４ａを挟んで互いに間隔を有するように形成されて
いる。チャネル形成領域２０４ａは、たとえば１０^{1 5}
〜１０^{1 7}／ｃｍ³の比較的低いｐ型不純物濃度を有し
ている。また、ソース・ドレイン領域２０４ｂは、たと
えば１０^{1 9}〜１０^{2 1}／ｃｍ³の比較的高いｎ型不純
物濃度を有している。このシリコン層２０４の表面上に
は、チャネル形成領域２０４ａと対向するように第１の
ゲート誘電体薄膜２０５を介して第１のゲート電極２０
６が形成されている。シリコン層２０４および第１のゲ
ート電極２０６を覆うように、層間絶縁膜２０７が形成
されている。この層間絶縁膜２０７には、コンタクトホ
ール２０７ａが形成されている。このコンタクトホール
２０７ａからは、ソース・ドレイン領域２０４ｂの一部
表面が露出している。この露出するソース・ドレイン領
域２０４ｂの表面と接するように、低抵抗の半導体層２
０８が層間絶縁膜２０７の表面上に形成されている。

【００１３】図１４と図１５（ｂ）を参照して、第２の
ゲート電極２０１は、島状のシリコン層２０４の下を第
２のゲート誘電体薄膜２０３ｂを介して延びている。ま
た、第１のゲート電極２０６は、シリコン層２０４の表
面上を第１の誘電体薄膜２０５を介して縦断するように
延びている。この第１のゲート電極２０１と第２のゲー
ト電極２０６は、直接、接している。このため、第１の
ゲート電極２０１と第２のゲート電極２０６は電気的に
接続されている。第２のゲート電極２０６とシリコン層
２０４を覆うように、層間絶縁膜２０７が形成されてい
る。この層間絶縁膜２０７には、コンタクトホール２０
７ｂが形成されている。このコンタクトホール２０７ｂ
からは、第１のゲート電極２０６の一部表面が露出して
いる。この露出する第１のゲート電極２０６の表面と接
するように、層間絶縁膜２０７の表面上には低抵抗の配
線層２０９が形成されている。

【００１４】次に、このＳＯＩ−ＭＯＳＦＥＴの製造方
法について説明する。

【００１５】図１６〜図２４は、上記のＳＯＩ−ＭＯＳ
ＦＥＴの製造方法を工程順に示す図１４のＥ−Ｅ線に沿
う概略断面図である。

【００１６】図１６を参照して、シリコン基板２０４の
表面上には、第２のゲート誘電体薄膜２０３ｂが比較的
薄く形成される。この第２のゲート誘電体薄膜２０３ｂ
の表面上には、第２のゲート２０１が形成される。

【００１７】図１７を参照して、この第２のゲート電極
２０１を覆うように、第２のゲート誘電体薄膜２０３ｂ
の表面上には酸化膜２０３ａが形成される。

【００１８】図１８を参照して、酸化膜２０３ａの段差
を有する表面が、研磨により平坦化される。この平坦化
された酸化膜２０３ａと第２のゲート誘電体薄膜２０３
ｂとにより、埋込酸化膜２０３が形成される。

【００１９】図１９を参照して、ウェハの貼り合わせに
より、埋込酸化膜２０３の表面上にはシリコン基板２０
２が貼り合わせられる。

【００２０】図２０を参照して、貼り合わせられたウェ
ハは反転させられる。

【００２１】図２１を参照して、この反転により、上面
となったシリコン層２０４は、研磨により薄膜化され
る。

【００２２】図２２を参照して、シリコン層２０４が島
状に形成される。この島状に形成されたシリコン層２０
４の表面上に第１の誘電体薄膜２０５が形成される。こ
の第１の誘電体薄膜２０５の表面上には、第２のゲート
電極２０１と対向する位置に第１のゲート電極２０６が
形成される。この第１のゲート電極２０６をマスクとし
て、シリコン層２０４に不純物が注入される。この注入
により、シリコン層２０４内には互いに間隔を有する一
対のソース・ドレイン領域２０４ｂが形成される。ま
た、この一対のソース・ドレイン領域２０４ｂの間に
は、チャネル形成領域２０４ａが形成される。

【００２３】図２３を参照して、シリコン層２０４およ
び第１のゲート電極２０６を覆うように、埋込酸化膜２
０３の表面上には層間絶縁膜２０７が形成される。この
層間絶縁膜２０７には、コンタクトホール２０７ａが形
成される。このコンタクトホール２０７ａからは、ソー
ス・ドレイン領域２０４の一部表面が露出する。

【００２４】図２４を参照して、露出するソース・ドレ
イン領域２０４ｂの表面と接するように、層間絶縁膜２
０７の表面上には低抵抗の配線層２０８が形成される。

【００２５】上記のように、上記先行技術文献に示され
たＳＯＩ−ＭＯＳＦＥＴは製造される。

【００２６】上記先行技術文献に示されるＳＯＩ−ＭＯ
ＳＦＥＴは、第１のゲート電極２０６と第２のゲート電
極２０１の二重ゲート構造を有している。この二重ゲー
ト構造を有するＳＯＩ−ＭＯＳＦＥＴの利点について以
下に説明する。

【００２７】図１３を参照して、一対のソース・ドレイ
ン領域１０４ｂに対してゲートが１つしかない場合、短
チャネルになるとチャネル形成領域１０４ａの深いとこ
ろ（埋込酸化膜１０３との界面付近）でドレイン電界に
よる空乏層が延びポテンシャルが上昇する。これによっ
て、ゲート電圧がオフ状態のときでもソース・ドレイン
間に電流が流れ、ゲート電極１０５の制御性がなくな
る、いわゆるパンチスルー現象が生じやすくなる。これ
に対して、図１５に示すような二重ゲート構造を有する
ＳＯＩ−ＭＯＳＦＥＴでは、ゲートのオフ状態ではシリ
コン層２０４の下層を第２のゲート電極２０１によりオ
フできる。このように、下部電極２０１を設けたことに
より、チャネル形成領域２０４ａの下層の制御性を格段
に向上することができる。したがって、短チャネルにな
ってもパンチスルーを制御でき、安定な動作が可能とな
る。

【００２８】さらに、二重ゲート構造では、チャネル形
成領域２０４ａの上・下の両面に反転層を形成できる。
このため、ソースとドレイン間を流すことのできる電流
量がほぼ２倍となり、電流駆動能力が倍増される。これ
により、ＭＯＳトランジスタの動作速度が改善されると
いう特徴をも有する。

【００２９】しかしながら、図１５に示す二重ゲート構
造を有するＳＯＩ−ＭＯＳＦＥＴにおいては、以下のよ
うな欠点を有している。図１５を参照して、一般に、Ｍ
ＯＳデバイスは、ゲート電圧により抵抗が可変される抵
抗体とみなすことができる。すなわち、ＭＯＳデバイス
においては、Ｐ＝ＩＶだけの電力が消費される。この消
費された電力は主に熱となるため、ＭＯＳデバイスには
発熱が生じる。バルクデバイスにおいては、ＭＯＳデバ
イスにおいて生じた熱はシリコン基板に速やかに逃げ
る。このため、ＭＯＳデバイスそのものの温度上昇はわ
ずかである。これに対して、ＳＯＩデバイスの場合、素
子が完全に絶縁膜に覆われている。このため、ＭＯＳデ
バイスで発生した熱は、発散しがたくなる。熱が発散し
がたいと、この熱により、キャリアの散乱が激しくなり
モビリティが低下する。このように、熱が発散しがたい
と、電流駆動能力が低下し、素子の動作速度が低下する
恐れがある。

【００３０】さらに、図１５に示す二重ゲートを有する
ＳＯＩ−ＭＯＳＦＥＴの製造方法においては、第２ゲー
ト電極２０１を形成した後に、絶縁層２０３ａを堆積し
その後、研磨工程で平坦化、さらにシリコン層を貼りつ
けるという非常に複雑な方法となる。

【００３１】本発明は上記のような問題点を解決するた
めになされたもので、チャネル長が短くなってもパンチ
スルー現象を抑制することができ、かつ安定な素子の動
作を実現できる製造容易な半導体装置およびその製造方
法を提供することを目的とする。

【００３２】

【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、第１の絶縁層と、半導体層と、一対のソ
ース・ドレイン領域と、ゲート電極と、導電領域とを備
えている。半導体基板は主表面を有し、かつ第１導電型
である。第１の絶縁層は半導体基板の主表面上に形成さ
れている。半導体層は、第１の絶縁層上に形成され、第
１の絶縁層に面する第１の主表面と、その第１の主表面
に対向する第２の主表面を有している。一対のソース・
ドレイン領域は、半導体層の第２の主表面に形成される
チャネル領域を挟んで、互いに間隔を有するように半導
体層に形成されている。ゲート電極は、チャネル領域の
上に第２の絶縁層を介在させて形成されている。導電領
域は、チャネル領域に対向する半導体層の第１の主表面
の領域の下に第１の絶縁層を介在させて半導体基板の主
表面に形成されている。また導電領域は第２導電型であ
る。

【００３３】本発明の半導体装置の製造方法において
は、第１導電型の半導体基板の主表面の上に第１の絶縁
層が形成される。第１の絶縁層の上に第１の絶縁層に面
する第１の主表面とその第１の主表面に対向する第２の
主表面を有する半導体層が形成される。半導体基板の主
表面に第２導電型の導電領域が形成される。半導体層の
第２の主表面の上に第２の絶縁層が形成される。導電領
域と対向するように第２の絶縁層の上にゲート電極が形
成される。ゲート電極と対向する半導体層の領域を挟ん
で、互いに間隔を有するように一対のソース・ドレイン
領域が半導体層に形成される。

【００３４】

【作用】本発明の半導体装置は、ゲート電極と導電領域
とを有している。このゲート電極と導電領域は、一対の
ソース・ドレイン領域に挟まれる領域の上と下に形成さ
れている。すなわち、二重ゲート構造を有している。こ
のため、一対のソース・ドレイン領域に挟まれる領域の
上側と下側の両表面の制御性が格段に向上する。よっ
て、パンチスルー現象の抑制が可能となる。

【００３５】また、導電領域は半導体基板の主表面に形
成されている。一般に半導体基板はシリコンなどよりな
っており、その熱伝導率は絶縁膜よりも高い。このた
め、デバイスにより発生した熱は、第１の絶縁膜を通し
て比較的良好に放散される。よって、キャリアの散乱が
抑制され、モビリティの低下が防がれる。したがって、
電流駆動能力も向上し、素子の動作速度への影響も比較
的小さくなる。

【００３６】本発明の半導体装置の製造方法において
は、半導体基板の主表面に導電領域が、たとえばイオン
注入法などにより形成される。このため、絶縁膜中に下
側電極が形成された構成を有する従来の二重ゲート構造
のＳＯＩ−ＭＯＳＦＥＴを形成する工程に比較して、研
磨、シリコン層の貼りつけなどの複雑な工程が不要とな
る。したがって、製造工程の大幅な簡略化を図ることが
可能となる。

【００３７】

【実施例】以下、本発明の第１の実施例について図を用
いて説明する。

【００３８】図１は、本発明の第１の実施例におけるＳ
ＯＩ−ＭＯＳＦＥＴの構成を概略的に示す平面図であ
る。また図２（ａ）は、図１のＡ−Ａ線に沿う断面図、
図２（ｂ）はＢ−Ｂ線に沿う断面図である。

【００３９】まず図１と図２（ａ）を参照して、ｐ型の
シリコン基板２の表面上には、埋込酸化膜３が形成され
ている。この埋込酸化膜３の表面上には、半導体層とし
てシリコン層４が形成されている。この構造がＳＯＩ構
造であり、典型的なシリコン層４と埋込酸化膜３の厚み
は各々１００ｎｍ、５００ｎｍである。また、トランジ
スタが微細化されるとともにこれらの膜圧は薄くなり、
たとえば０．１μｍデザインルールでは２０ｎｍ程度か
それ以下の膜厚のシリコン層４が必要とされる。シリコ
ン層４内には、チャネル形成領域４ａと一対のソース・
ドレイン領域４ｂが形成されている。この一対のソース
・ドレイン領域４ｂは、チャネル形成領域４ａを挟んで
互いに間隔を有するように形成されている。このチャネ
ル形成領域４ａは、たとえば１０^{1 6}〜１０^{1 7}／ｃｍ
³の比較的低いｐ型不純物濃度を有している。また、ソ
ース・ドレイン領域４ｂは、たとえば１０^{1 9}〜１０
^{2 1}／ｃｍ³の比較的高いｎ型不純物濃度を有してい
る。このチャネル形成領域４ａの表面上には、ゲート誘
電体薄膜５を介してゲート電極６が形成されている。こ
のゲート電極６およびシリコン層４の表面を覆うよう
に、埋込酸化膜３の表面上には層間絶縁膜７が形成され
ている。この層間絶縁膜７には、コンタクトホール７ａ
が形成されている。このコンタクトホール７ａからは、
ソース・ドレイン領域７ａの一部表面が露出している。
この露出するソース・ドレイン領域７ａの表面と接する
ように、アルミニウム（Ａｌ）などの金属層からなる配
線層８が形成されている。

【００４０】以上の構成については前述した従来例と同
様であり、本実施例は以下の点で前記従来例と異なる。
本発明の第１の実施例におけるＳＯＩ−ＭＯＳＦＥＴに
は、シリコン基板２の表面に基板ゲート電極１が形成さ
れている。この基板ゲート電極１は、チャネル形成領域
４ａと対向する位置に形成されている。また、基板ゲー
ト電極１はたとえば１０^{1 6}〜１０^{2 0}／ｃｍ³のｎ型
不純物濃度を有している。

【００４１】図１と図２（ｂ）を参照して、基板ゲート
電極１は、島状に形成されたシリコン層４の下を縦断す
るように形成されている。また、ゲート電極６はシリコ
ン層４の上を縦断するように形成されている。このゲー
ト電極６とシリコン層４の表面を覆うように、層間絶縁
膜７が形成されている。この基板ゲート電極１とゲート
電極６は、埋込酸化膜３、ゲート電極６および層間絶縁
膜７を貫通して設けられたゲート用配線層９により電気
的に接続されている。このゲート用配線層９により、基
板ゲート電極１には、ゲート電極６へのバイアスが同時
に印加されるようになっている。

【００４２】ｎ型の基板ゲート電極１は、ｐ型のシリコ
ン基板１と逆導電型で、また正のバイアスが印加される
ため、シリコン基板１とは常に逆バイアスとなる。この
ため、基板ゲート電極１とシリコン基板２の領域は、ｐ
−ｎ分離されることになる。このため、基板ゲート電極
１とシリコン基板２は電気的に完全に分離される。基板
ゲート電極１は、ゲート電極６と同期して、チャネル形
成領域４ａの下部にチャネルを形成することができる。

【００４３】次に、本発明の第１の実施例における製造
方法について説明する。

【００４４】図３〜図７は、本発明の第１の実施例にお
けるＳＯＩ−ＭＯＳＦＥＴの製造方法を工程順に示す図
１のＡ−Ａ線に沿う断面図（ａ）、図１のＢ−Ｂ線に沿
う断面図（ｂ）である。まず図３（ａ），（ｂ）を参照
して、シリコン基板２の表面に酸素イオンが注入され、
次に高温のアニール処理によって結晶性を回復するＳＩ
ＭＯＸ法によってＳＯＩ基板が形成される。条件とし
て、酸素イオンを２００ｋｅＶ、４×１０^{1 7}／ｃｍ²
で注入し、１３００℃の熱処理を行なうと、約８００Å
の埋込酸化膜３と約４０００Åのシリコン層４が形成さ
れる。次に、シリコン層４が５００Å程度の厚みに薄膜
化される。また、ウェハ直接接合法を用いた場合、２０
０Å程度の極薄膜の埋込酸化膜３の形成も可能である。
ＳＯＩ基板形成後、たとえばイオン注入法によって基板
ゲート電極１が形成される。なお、貼り合わせ法を用い
た場合、予め接合前に基板ゲート電極１を形成して貼り
合わせることも可能である。

【００４５】図４（ａ），（ｂ）を参照して、シリコン
層４が島状に加工される。熱酸化により、シリコン層４
の表面上にはゲート誘電体薄膜５が形成される。減圧Ｃ
ＶＤ法によって、表面全面にリンを含むポリシリコンが
堆積される。この堆積されたポリシリコンに写真製版と
異方性エッチングが施される。これにより、ポリシリコ
ンよりなるゲート電極６が形成される。このゲート電極
６をマスクとしたイオン注入法などにより、シリコン層
４には一対のソース・ドレイン領域４ｂが形成される。
この一対のソース・ドレイン領域４ｂに挟まれる領域に
は、チャネル形成領域４ａが形成される。このチャネル
形成領域４ａは、基板ゲート電極１とゲート電極６の間
に位置することとなる。

【００４６】図５を（ａ），（ｂ）を参照して、ゲート
電極６およびシリコン層４の表面を覆うように埋込酸化
膜３の表面上には層間絶縁膜７が形成される。この層間
絶縁膜７の表面上にはレジスト１１が塗布される。この
レジスト１１は、露光処理によりコンタクトパターン１
１ａが形成される。このレジスト１１をマスクとして、
層間絶縁膜７にエッチングが施される。このエッチング
により、層間絶縁膜７にはコンタクトホール７ａが形成
される。このコンタクトホール７ａからは、ソース・ド
レイン領域４ｂの一部表面が露出する。

【００４７】図６（ａ），（ｂ）を参照して、フォトレ
ジスト１１が除去される。この後、表面全面にフォトレ
ジスト１２が塗布される。このフォトレジスト１２に
は、露光処理によってコンタクトホール形成用パターン
１２ａが形成される。このレジスト１２をマスクとし
て、層間絶縁膜７、ゲート電極６および埋込酸化膜３に
連続してエッチング処理が施される。これにより、層間
絶縁膜７、ゲート電極６および埋込酸化膜３を貫通して
設けられるコンタクトホール１５が形成される。このコ
ンタクトホール１５からは、基板ゲート電極１の一部表
面が露出する。

【００４８】図７（ａ），（ｂ）を参照して、コンタク
トホール７ａおよび１５を介して各々露出する表面と接
するようにアルミニウム（Ａｌ）などからなる低抵抗金
属の配線層８および９が形成される。

【００４９】上記のように本発明の第１の実施例におけ
るＳＯＩ−ＭＯＳＦＥＴは製造される。

【００５０】次に、本発明の第１の実施例におけるＳＯ
Ｉ−ＭＯＳＦＥＴについての電流駆動能力について説明
する。

【００５１】図８（ａ）は、図１３に示す片面ゲート構
造を有する従来のトランジスタのドレイン電圧Ｖ_D−ド
レイン電流Ｉ_D特性を示したものである。また、図８
（ｂ）は、本発明の第１の実施例におけるトランジスタ
のドレイン電圧Ｖ_D−ドレイン電流Ｉ_D特性を示したも
のである。実験条件としては、チャネル長を０．３μ
ｍ、チャネル幅を１０μｍとして、ゲートには１〜５Ｖ
の範囲で電圧Ｖ_Gを印加することにより測定した。この
図８（ａ）、（ｂ）より明らかなとおり、従来例では
０．３μｍの短チャネルとなった場合、パンチスルー現
象によって動作耐圧が劣化し不安定なトランジスタ動作
になっていることがわかる。これに対して、本実施例で
は０．３μｍの短チャネルになった場合でもパンチスル
ーが抑制され、それとともに電流駆動能力も倍増してい
ることがわかる。

【００５２】このように本発明の第１の実施例における
ＳＯＩ−ＭＯＳＦＥＴでは、電流駆動能力の向上および
素子の安定な動作を図ることが可能となる。

【００５３】また、その製造方法において複雑な工程が
不要となり、容易に製造することが可能となる。

【００５４】なお、本発明のＳＯＩ−ＭＯＳＦＥＴは第
１の実施例の構成に限られず、図９、図１０および図１
１に示す第２、第３および第４の実施例に示す構造でも
よい。

【００５５】以下、第２、第３および第４の実施例につ
いて説明する。

【００５６】図９は、本発明の第２の実施例におけるＳ
ＯＩ−ＭＯＳＦＥＴの概略構成を示す図１のＢ−Ｂ線に
沿う断面図である。図９を参照して、第２の実施例のＳ
ＯＩ−ＭＯＳＦＥＴの構成は、第１の実施例の構成とほ
ぼ同様である。ただ、基板ゲート電極１、ゲート電極２
６および配線層２８のコンタクト構成が異なる。すなわ
ち、シリコン基板２の表面には、基板ゲート電極１が形
成されている。またシリコン基板２の表面上には埋込酸
化膜３が形成されている。この埋込酸化膜３には、ゲー
トコンタクトホール２７ａが形成されている。このゲー
トコンタクトホール２７ａからは、基板ゲート電極１の
一部表面が露出している。埋込酸化膜３の表面上には、
シリコン層４が形成されている。このシリコン層４の上
を縦断するようにゲート誘電体薄膜５を介して、かつ露
出する基板ゲート電極１と接するようにゲート電極２６
が形成されている。このゲート電極２６およびシリコン
層４を被覆するように層間絶縁膜７が形成されている。
この層間絶縁膜７には、ゲートコンタクトホール２７ｂ
が形成されている。このゲートコンタクトホール２７ｂ
からは、ゲート電極２６の一部表面が露出している。こ
の露出するゲート電極２６の表面と接するように配線層
２８が形成されている。

【００５７】次に、本発明の第３の実施例におけるＳＯ
Ｉ−ＭＯＳＦＥＴの構成について説明する。

【００５８】図１０は、本発明の第３の実施例における
ＳＯＩ−ＭＯＳＦＥＴの概略構成を示す図１のＢ−Ｂ線
に沿う断面図である。図１０を参照して、第３の実施例
におけるＳＯＩ−ＭＯＳＦＥＴの構成は、第１の実施例
の構成とほぼ同様である。ただ、基板ゲート電極１、ゲ
ート電極３６および配線層３８のコンタクト構成が異な
る。すなわち、シリコン基板２の表面には基板ゲート電
極１が形成されている。またシリコン基板２の表面上に
は埋込酸化膜３が形成されている。この埋込酸化膜３の
表面上にはシリコン層４が形成されている。このシリコ
ン層４の上を縦断するようにゲート誘電体薄膜５を介し
てゲート電極３６が形成されている。このゲート電極３
６およびシリコン層４を被覆するように層間絶縁膜７が
形成されている。層間絶縁膜７から埋込酸化膜３には、
ゲートコンタクトホール３７が形成されている。このゲ
ートコンタクトホール３７からは、基板ゲート電極１の
一部表面が露出している。なお、ゲートコンタクトホー
ル３７は、埋込酸化膜３に形成された第１のコンタクト
ホール３７ａと層間絶縁膜７に形成された第２のコンタ
クトホール３７ｂからなっている。第２のコンタクトホ
ール３７ｂからは、ゲート電極３６の一部表面が露出し
ている。この露出するゲート電極３６の側面に沿うよう
に第１のコンタクトホール３７ａが形成されている。こ
のコンタクトホール３７から露出する基板ゲート電極１
の表面と接するように配線層３８が形成されている。

【００５９】次に、本発明の第４の実施例におけるＳＯ
Ｉ−ＭＯＳＦＥＴの構成について説明する。

【００６０】図１１は、本発明の第４の実施例における
ＳＯＩ−ＭＯＳＦＥＴの概略構成を示す図１のＢ−Ｂ線
に沿う断面図である。図１１を参照して、本発明の第４
の実施例におけるＳＯＩ−ＭＯＳＦＥＴの構成は、第１
の実施例とほぼ同様である。ただ、基板ゲート電極１、
ゲート電極６および配線層４８とのコンタクト構成が異
なっている。すなわち、シリコン基板２の表面には、基
板ゲート電極１が形成されている。またシリコン基板２
の表面上には埋込酸化膜３が形成されている。埋込酸化
膜３の表面上にはシリコン層４が形成されている。シリ
コン層４の表面上にはゲート誘電体薄膜５を介してシリ
コン層４を縦断するようにゲート電極６が形成されてい
る。このゲート電極６およびシリコン層４を被覆するよ
うに層間絶縁膜７が形成されている。この層間絶縁膜
７、ゲート電極６および埋込酸化膜３を貫通するように
ゲートコンタクトホール１５が設けられている。このゲ
ートコンタクトホール１５からは、基板ゲート電極１の
一部表面が露出している。このように、基板ゲート電極
１の表面を露出させるためには、埋込酸化膜３、ゲート
電極６および層間絶縁膜７の３層を貫通する必要があ
る。このため、ゲートコンタクトホール１５の深さは比
較的深くなる。したがって、スパッタ法などで配線層を
形成した場合、ゲートコンタクトホール１５の側面にお
いて配線層の断線などを生じるおそれがある。このよう
に断線が生じた場合トランジスタが動作しない恐れがあ
る。そこで、選択タングステン５０などを用いてゲート
コンタクトホール１５の埋込を行なう。これにより、各
層間の接続が良好となり、トランジスタの性能の向上を
図ることが可能となる。なお、これらの埋込には、シリ
コン（Ｓｉ）表面に選択的に成長する選択タングステン
やエピタキシャルシリコンなどの他に、ＣＶＤ法により
全面に膜を形成した後、ゲートコンタクトホール１５の
中だけ残るようにエッチバックする方法とがある。この
ように形成された選択タングステン５０と電気的に接続
するように配線層４８が形成されている。

【００６１】上記第１〜第４の実施例については、ｐ型
基板上に形成したＮＭＯＳ−ＦＥＴについて述べたが、
ＰＭＯＳ−ＦＥＴについてもｎ型基板上にＮＭＯＳと導
電型が逆になるような構成で形成すれば同様な効果があ
るのはいうまでもない。さらに、基板に代えてウェルを
設けて電圧を固定しても同様の効果が得られる。

【００６２】さらに、ＮＭＯＳとＰＭＯＳとを混在させ
たＣＭＯＳ構成においてもＮＭＯＳ，ＰＭＯＳのどちら
かの少なくとも一方を本実施例の構成にすれば同様の効
果が認められる。

【００６３】上記実施例では半導体としてシリコンを用
いたが、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡ
ｓ）など他の半導体材料を用いても同様の効果があるの
は言うまでもない。

【００６４】

【発明の効果】本発明の半導体装置は、ゲート電極と導
電領域とを有している。このゲート電極と導電領域は、
一対のソース・ドレイン領域に挟まれるチャネル形成領
域の上と下に形成されている。すなわち、二重ゲート構
造を有している。このため、チャネル形成領域の上層と
下層とを制御することが可能となる。したがって、パン
チスルー現象の抑制を図ることが可能となり、かつ電流
駆動能力の向上を図ることも可能となる。

【００６５】また、導電領域は半導体基板の主表面に形
成されている。一般に半導体基板はシリコンなどよりな
っており、その熱伝導率は絶縁膜よりも高い。このた
め、デバイスにより発生した熱は、第１の絶縁膜を通し
て比較的良好に放散される。したがって、電流駆動能力
が向上し、素子の動作速度への影響も比較的小さくな
る。

【００６６】本発明の半導体装置の製造方法において
は、半導体基板の主表面に導電領域が、たとえばイオン
注入法などにより生成される。このため、研磨やシリコ
ン層の貼り付け等の複雑な工程を省略化することができ
る。したがって、製造方法の簡略化を図ることが可能と
なる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるＳＯＩ−ＭＯＳ
ＦＥＴの構成を概略的に示す平面図である。

【図２】図１のＡ−Ａ線に沿う断面図（ａ）、図１のＢ
−Ｂ線に沿う断面図（ｂ）である。

【図３】本発明の第１の実施例におけるＳＯＩ−ＭＯＳ
ＦＥＴの製造方法の第１工程を概略的に示す図１のＡ−
Ａ線に沿う断面図（ａ）およびＢ−Ｂ線に沿う断面図
（ｂ）である。

【図４】本発明の第１の実施例におけるＳＯＩ−ＭＯＳ
ＦＥＴの製造方法の第２工程を概略的に示す図１のＡ−
Ａ線に沿う断面図（ａ）およびＢ−Ｂ線に沿う断面図
（ｂ）である。

【図５】本発明の第１の実施例におけるＳＯＩ−ＭＯＳ
ＦＥＴの製造方法の第３工程を概略的に示す図１のＡ−
Ａ線に沿う断面図（ａ）およびＢ−Ｂ線に沿う断面図
（ｂ）である。

【図６】本発明の第１の実施例におけるＳＯＩ−ＭＯＳ
ＦＥＴの製造方法の第４工程を概略的に示す図１のＡ−
Ａ線に沿う断面図（ａ）およびＢ−Ｂ線に沿う断面図
（ｂ）である。

【図７】本発明の第１の実施例におけるＳＯＩ−ＭＯＳ
ＦＥＴの製造方法の第５工程を概略的に示す図１のＡ−
Ａ線に沿う断面図（ａ）およびＢ−Ｂ線に沿う断面図
（ｂ）である。

【図８】片面ゲート構造を有する従来例（ａ）と二重ゲ
ート構造を有する本発明の第１の実施例（ｂ）のドレイ
ン電圧Ｖ_Dとドレイン電流Ｉ_Dの関係を示す図である。

【図９】本発明の第２の実施例におけるＳＯＩ−ＭＯＳ
ＦＥＴの構成を概略的に示す図１のＢ−Ｂ線に沿う断面
図である。

【図１０】本発明の第３の実施例におけるＳＯＩ−ＭＯ
ＳＦＥＴの構成を概略的に示す図１のＢ−Ｂ線に沿う断
面図である。

【図１１】本発明の第４の実施例におけるＳＯＩ−ＭＯ
ＳＦＥＴの構成を概略的に示す図１のＢ−Ｂ線に沿う断
面図である。

【図１２】従来のＳＯＩ−ＭＯＳＦＥＴの構成を概略的
に示す平面図である。

【図１３】図１２のＣ−Ｃ線に沿う断面図（ａ）、図１
２のＤ−Ｄ線に沿う断面図（ｂ）である。

【図１４】先行技術文献に示されたＳＯＩ−ＭＯＳＦＥ
Ｔの構成を概略的に示す平面図である。

【図１５】図１４のＥ−Ｅ線に沿う断面図（ａ）、図１
４のＦ−Ｆ線に沿う断面図（ｂ）である。

【図１６】先行技術文献に示されたＳＯＩ−ＭＯＳＦＥ
Ｔの製造方法の第１工程を概略的に示す図１４のＦ−Ｆ
線に沿う断面図である。

【図１７】先行技術文献に示されたＳＯＩ−ＭＯＳＦＥ
Ｔの製造方法の第２工程を概略的に示す図１４のＦ−Ｆ
線に沿う断面図である。

【図１８】先行技術文献に示されたＳＯＩ−ＭＯＳＦＥ
Ｔの製造方法の第３工程を概略的に示す図１４のＦ−Ｆ
線に沿う断面図である。

【図１９】先行技術文献に示されたＳＯＩ−ＭＯＳＦＥ
Ｔの製造方法の第４工程を概略的に示す図１４のＦ−Ｆ
線に沿う断面図である。

【図２０】先行技術文献に示されたＳＯＩ−ＭＯＳＦＥ
Ｔの製造方法の第５工程を概略的に示す図１４のＦ−Ｆ
線に沿う断面図である。

【図２１】先行技術文献に示されたＳＯＩ−ＭＯＳＦＥ
Ｔの製造方法の第６工程を概略的に示す図１４のＦ−Ｆ
線に沿う断面図である。

【図２２】先行技術文献に示されたＳＯＩ−ＭＯＳＦＥ
Ｔの製造方法の第７工程を概略的に示す図１４のＦ−Ｆ
線に沿う断面図である。

【図２３】先行技術文献に示されたＳＯＩ−ＭＯＳＦＥ
Ｔの製造方法の第８工程を概略的に示す図１４のＦ−Ｆ
線に沿う断面図である。

【図２４】先行技術文献に示されたＳＯＩ−ＭＯＳＦＥ
Ｔの製造方法の第９工程を概略的に示す図１４のＦ−Ｆ
線に沿う断面図である。

【符号の説明】

１基板ゲート電極２シリコン基板３埋込酸化膜４シリコン層４ａチャネル形成領域４ｂソース・ドレイン領域５ゲート誘電体薄膜６ゲート電極

Claims

【特許請求の範囲】

【請求項１】主表面を有する第１導電型の半導体基板
と、前記半導体基板の主表面の上に形成された第１の絶縁層
と、前記第１の絶縁層の上に形成され、前記第１の絶縁層に
面する第１の主表面と、その第１の主表面に対向する第
２の主表面を有する半導体層と、前記半導体層の第２の主表面に形成されるチャネル領域
を挟んで互いに間隔を有するように前記半導体層に形成
された一対のソース・ドレイン領域と、前記チャネル領域の上に第２の絶縁層を介在させて形成
されたゲート電極と、前記チャネル領域に対向する前記半導体層の第１の主表
面の領域の下に前記第１の絶縁層を介在させて前記半導
体基板の主表面に形成された第２導電型の導電領域とを
備えた、半導体装置。
【請求項２】第１導電型の半導体基板の主表面の上に
第１の絶縁層を形成する工程と、前記第１の絶縁層の上に、前記第１の絶縁層に面する第
１の主表面とその第１の主表面に対向する第２の主表面
を有する半導体層を形成する工程と、前記半導体基板の主表面に第２導電型の導電領域を形成
する工程と、前記半導体層の第２の主表面の上に第２の絶縁層を形成
する工程と、前記導電領域と対向するように前記第２の絶縁層の上に
ゲート電極を形成する工程と、前記ゲート電極と対向する前記半導体層の領域を挟ん
で、互いに間隔を有するように一対のソース・ドレイン
領域を前記半導体層に形成する工程とを備えた、半導体
装置の製造方法。