JP2003223794A - 不揮発性半導体装置の昇圧回路 - Google Patents

Abstract

(57)【要約】 【課題】 電源オン時やリセット時などにおける初期ア
クセス可能時間を短縮させることが可能な不揮発性半導
体記憶装置の昇圧回路を提供する。 【解決手段】 駆動制御回路２６６は、電源オン／リセ
ット信号ＯＮ／ＲＳを外部から入力し、この信号ＯＮ／
ＲＳに基づいて、電源オン時やリセット時には、スタン
バイモードであっても、ウィークチャージポンプ２６４
ではなく、供給可能な電流容量の大きいストロングチャ
ージポンプ２６２を駆動して、昇圧電圧ＨＶを０Ｖから
スタンバイ電圧まで速やかに上げるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置の電圧発生回路に係り、特に、電源電圧を動作モ
ードに応じて昇圧させる昇圧回路に関するものである。

【０００２】

【背景技術】半導体記憶装置においては、一般的に、メ
モリセルがマトリクス状に配列されて構成されるメモリ
セルアレイに対して、行方向と列方向のアドレスを指定
することで、各メモリセルに対するリード（読み出
し）、プログラム（書き込み）、イレース（消去）等を
行うようになっている。

【０００３】各メモリセルに接続された行方向の信号線
と列方向の信号線とに印加する電圧を制御することで、
特定のメモリセルにアクセスしてリード、プログラム及
びイレースのうち所定の動作をすることが可能である。
即ち、所定のメモリセルを選択するためには、他のメモ
リセルに印加する電圧とは異なる電圧を電源電圧から発
生させて印加させればよい。

【０００４】ところで、近年、電気的な消去が可能で不
揮発性を有する不揮発性半導体記憶装置として、ＭＯＮ
ＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductorまた
は-substrate）型が開発されている。このＭＯＮＯＳ型
不揮発性半導体記憶装置は、文献（Y.Hayashi,et al,20
00 Symposiumon VLSI Technology Digest of Technical
Papers p.122-p.123）に詳述されているように、各メ
モリセルがそれぞれ２つのメモリ素子を有する。

【０００５】この文献にも記載されているように、この
ようなＭＯＮＯＳ型不揮発性半導体記憶装置の各メモリ
素子に対して、各メモリセルの数に応じた信号線（制御
線）でアクセスするためには、各信号線（制御線）に応
じた複数種類の電圧値を制御電圧として与える必要があ
る。しかも、メモリ素子に対する各動作（リード、プロ
グラム、イレースおよびスタンバイ）モード毎に、その
動作モードに応じた種々の制御電圧を与える必要があ
る。

【０００６】このような制御電圧は、電圧発生回路によ
って発生される。一般に、電圧発生回路は、電源電圧を
各動作モードに応じて昇圧させる昇圧回路と、昇圧した
電圧から、各動作モードに応じて、必要な複数種類の制
御電圧を生成する制御電圧生成回路と、を備えている。
このうち、昇圧回路では、プログラム（書き込み）モー
ド時およびイレース（消去）モード時において、例え
ば、１．８Ｖの電源電圧を高電圧の８．０Ｖに昇圧して
出力し、リード（読み出し）モード時およびスタンバイ
（待機）モード時においては、低電圧の５．０Ｖに昇圧
して出力する。MONOS型のメモリセルではリード時にも
電源電圧よりも高い電圧を必要とする一方、スタンバイ
状態からリード状態になる場合のアクセス時間を短くす
るためにスタンバイ時にも電源電圧よりも高い電圧を発
生させておく必要がある。なお、スタンバイモード時に
おけるこの５．０Ｖの昇圧電圧を、以下、スタンバイ電
圧という場合がある。

【０００７】ところで、上記した動作モードのうち、リ
ードモード，プログラムモード，イレースモードなどの
アクティブモード時では、メモリ素子に対するアクセス
が発生するので、メモリセルアレイで必要とされる電力
は大きいが、メモリ素子に対するアクセスが発生しない
スタンバイモード時は、消費電流を抑えることが望まし
い。

【０００８】そこで、負荷（メモリセルアレイなど）に
供給可能な電流容量の大きい第１の昇圧部と、第１の昇
圧部に比較して、供給可能な電流容量は小さいが、消費
電流の少ない第２の昇圧部と、を備えた昇圧回路が提案
されており、アクティブモード時には、供給可能な電流
容量の大きい第１の昇圧部を用いて、電源電圧を昇圧さ
せることにより、メモリセルアレイで必要とされる電力
を十分賄うようにし、スタンバイモード時には、第１の
昇圧部は停止させ、供給可能な電流容量は小さいが、消
費電流は少ない第２の昇圧部を用いて、電源電圧を昇圧
させることにより、スタンバイモード時における昇圧回
路での消費電流を低減するようにしていた。

【０００９】

【発明が解決しようとする課題】しかしながら、このよ
うな昇圧回路では、不揮発性半導体記憶装置の電源オン
時やリセット時などにおいて、次のような問題があっ
た。

【００１０】すなわち、不揮発性半導体記憶装置の電源
オン時やリセット時の直後は、通常、スタンバイモード
であるので、上記した昇圧回路では、第１の昇圧部は停
止したままで、第２の昇圧部が駆動されることになる。
しかし、電源オン時やリセット時において、昇圧回路か
ら出力される昇圧電圧は初め電源電圧に近い電圧である
ので、これを速やかにスタンバイ電圧（例えば、５．０
Ｖ）まで上げる必要があるが、第２の昇圧部では、供給
可能な電流容量が小さいため、昇圧電圧を電源電圧から
スタンバイ電圧まで上げるのに、長時間を要していた。
このため、電源オン時やリセット時から、メモリ素子へ
のアクセスが可能な状態になるまでの時間（初期アクセ
ス可能時間）が長くなってしまうという問題があった。

【００１１】従って、本発明の目的は、上記した従来技
術の問題点を解決し、電源オン時やリセット時などにお
ける初期アクセス可能時間を短縮させることが可能な不
揮発性半導体記憶装置の昇圧回路を提供することにあ
る。

【００１２】

【課題を解決するための手段およびその作用・効果】上
記した目的の少なくとも一部を達成するために、本発明
の昇圧回路は、複数の不揮発性メモリ素子によって構成
されたメモリセルアレイを備え、動作モードとして、前
記不揮発性メモリへのアクセスを行う複数のアクティブ
モードと、前記不揮発性メモリ素子へのアクセスを行わ
ずに待機するスタンバイモードと、を有する不揮発性半
導体記憶装置に用いられ、電源電圧を昇圧して、前記動
作モードに応じた昇圧電圧を出力する昇圧回路であっ
て、前記メモリセルへ供給可能な電流容量が比較的大き
く、前記アクティブモード時に駆動され、前記電源電圧
を各アクティブモードに応じた電圧に昇圧して、前記昇
圧電圧として出力する第１の昇圧部と、前記メモリセル
へ供給可能な電流容量が前記第１の昇圧部よりも小さ
く、前記スタンバイモード時に駆動され、前記電源電圧
をスタンバイモードに応じたスタンバイ電圧に昇圧し
て、前記昇圧電圧として出力する第２の昇圧部と、前記
第１および第２の昇圧部の駆動を制御することが可能な
駆動制御部と、を備え、前記不揮発性半導体記憶装置の
電源オン時またはリセット時には、前記駆動制御部は、
前記動作モードがスタンバイモードであっても、前記第
１の昇圧部を駆動して、前記昇圧電圧を前記スタンバイ
電圧まで上昇させることを要旨とする。

【００１３】このように、電源オン時またはリセット時
に、前記第１の昇圧部を駆動させ、電源電圧の昇圧を行
うことにより、第１の昇圧部は第２の昇圧部に比較し
て、供給可能な電流容量が大きいため、昇圧電圧を例え
ば電源電圧からスタンバイ電圧まで急速に上昇させるこ
とができる。従って、スタンバイ電圧に到達するまでの
時間を非常に短くできるため、電源オン時やリセット時
から、メモリ素子へのアクセスが可能な状態になるまで
の時間（初期アクセス可能時間）を大幅に短縮すること
ができる。

【００１４】本発明の昇圧回路において、前記昇圧電圧
が前記スタンバイ電圧に到達したことを検出したら、前
記駆動制御部は、前記第１の昇圧部を停止させると共
に、前記第２の昇圧部を駆動することが好ましい。

【００１５】昇圧電圧がスタンバイ電圧に到達したら、
スタンバイモードの間、このスタンバイ電圧を維持する
だけで良いので、供給可能な電流容量の小さい第２の昇
圧部を駆動して、電源電圧の昇圧を行わせても、問題は
ない。しかも、供給可能な電流容量が大きい分、消費電
流も大きい第１の昇圧部を停止させて、供給可能な電流
容量が小さい分、消費電流も小さい第２の昇圧部を駆動
させることにより、スタンバイモード時における昇圧回
路での消費電流を低減することができる。

【００１６】本発明の昇圧回路において、該昇圧回路が
用いられる前記不揮発性半導体記憶装置は、前記不揮発
性メモリ素子が、１つのワードゲートと、２つのコント
ロールゲートによって制御されるツインメモリセルを構
成していても良い。

【００１７】このような構成によれば、ツインメモリセ
ルによるメモリセルアレイに対して、例えば、リード、
プログラムまたはイレースなどの複数の動作モードによ
る動作が可能である。

【００１８】本発明の昇圧回路において、該昇圧回路が
用いられる前記不揮発性半導体記憶装置は、前記不揮発
性メモリ素子が、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化
膜（Ｏ）から成り、電荷のトラップサイトとして機能す
るＯＮＯ膜を備えるようにしても良い。

【００１９】このような構成によれば、ＭＯＮＯＳ型不
揮発性メモリを用いた装置において、電源電圧の昇圧を
行うことができる。

【００２０】本発明の昇圧回路において、前記第１およ
び第２の昇圧部は、それぞれ、発振動作を行って、クロ
ック信号を出力する発振回路と、該発振回路からの前記
クロック信号に基づいて、前記電源電圧を昇圧し、前記
昇圧電圧を出力するチャージポンプ回路と、該チャージ
ポンプ回路からの前記昇圧電圧が、前記動作モードに応
じた所定の設定電圧になるように前記発振回路の発振動
作を制御するレベルセンス回路と、を備えると共に、前
記駆動制御部は、前記第１または第２の昇圧回路を停止
させる際、その昇圧回路の備える前記発振回路の発振動
作を停止させることが好ましい。

【００２１】このような構成を採ることにより、昇圧部
を必要に応じて容易に停止させることができる。

【００２２】なお、本発明は、上記した昇圧回路として
の態様に限ることなく、その昇圧回路を備えた電圧発生
回路としての態様や、その昇圧回路を備えた不揮発性半
導体装置としての態様で実現することも可能である。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態を実施
例に基づいて以下の順序で説明する。 Ａ．不揮発性半導体記憶装置の構成および動作： Ｂ．メモリセルの構成および動作： Ｃ．電圧発生回路の構成および動作： Ｄ．昇圧回路の構成および動作： Ｄ−１．電源オン時またはリセット時の動作： Ｄ−２．スタンバイ電圧到達後の動作： Ｄ−３．動作モード切り換え時の動作： Ｄ−４．実施例の効果： Ｅ．変形例：

【００２４】Ａ．不揮発性半導体記憶装置の構成および
動作：図１は一般的な不揮発性半導体記憶装置の全体構
成を示す概略ブロック図である。この不揮発性半導体記
憶装置１０は、主として、メモリセルアレイ１２と、プ
リデコーダ１４と、行デコーダ１６と、列デコーダ１８
と、列選択回路２０と、Ｉ／Ｏ回路２２と、コントロー
ルロジック２４と、電圧発生回路２６と、を備えてい
る。なお、この他、アドレスバッファ、入出力バッフ
ァ、コントロールバッファ、センスアンプ等の種々の回
路も備えているが、説明を簡略化するために、図１では
省略されている。

【００２５】プリデコーダ１４と、行デコーダ１６と、
列デコーダ１８とは、メモリセルアレイ１２内の選択対
象の不揮発性メモリ素子（選択セル）を特定するアドレ
ス信号をデコードするものである。なお、図１では、２
１ビットのアドレス信号ＡＤ［２０−０］がプリデコー
ダ１４に入力される例を示している。

【００２６】列選択回路２０は、列デコーダ１８によっ
て特定される選択セルに対応するビット線を選択し、Ｉ
／Ｏ回路２２内のセンスアンプ等の回路に接続するもの
である。Ｉ／Ｏ回路２２は、読み出されたデータの出力
または書き込みデータの入力を実行するものである。

【００２７】コントロールロジック２４は、図示しない
各種制御入力に基づいて各種制御信号、例えば、電圧発
生回路２６に対する制御信号を生成するものである。

【００２８】電圧発生回路２６は、コントロールロジッ
ク２４に制御されて、メモリセルアレイ１２に与えられ
る複数種類の制御電圧を発生するものである。

【００２９】Ｂ．メモリセルの構成および動作：次に、
メモリセルアレイ１２を構成する記憶素子として用いら
れるツインメモリセルの構成及びその動作について説明
する。図２はツインメモリセルの構造を模式的に示した
断面図である。

【００３０】図２に示すように、Ｐ型ウェル１０２上に
は、複数のツインメモリセル１００（…，１００
［ｉ］，１００［ｉ＋１］，…：ｉは１以上の正数）が
Ｂ方向（以下、行方向またはワード線方向という）に配
列されて構成されている。ツインメモリセル１００は、
列方向（図２の紙面に垂直な方向）（以下、ビット線方
向ともいう）にも複数配列されており、メモリセルアレ
イ１２は、ツインメモリセル１００がマトリクス状に配
列されて構成される。

【００３１】各ツインメモリセル１００は、Ｐ型ウェル
１０２上にゲート絶縁膜を介して形成されるワードゲー
ト１０４と、第１のコントロールゲート１０６Ａを有す
る第１のメモリ素子（ＭＯＮＯＳメモリ素子）１０８Ａ
と、第２のコントロールゲート１０６Ｂを有する第２の
メモリ素子（ＭＯＮＯＳメモリ素子）１０８Ｂとによっ
て構成される。

【００３２】第１，第２のメモリ素子１０８Ａ，１０８
Ｂの各々は、Ｐ型ウェル１０２上に、酸化膜（Ｏ）、窒
化膜（Ｎ）及び酸化膜（Ｏ）を積層したＯＮＯ膜１０９
を有し、ＯＮＯ膜１０９にて電荷をトラップすることが
可能である。第１，第２のメモリ素子１０８Ａ，１０８
Ｂの各ＯＮＯ膜１０９上には、それぞれ第１，第２のコ
ントロールゲート１０６Ａ，１０６Ｂが形成されてい
る。第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０
８Ｂの動作状態は、ＭＯＮＯＳのＭ（金属）に相当する
ポリシリコンにて形成される第１，第２のコントロール
ゲート１０６Ａ，１０６Ｂによって、それぞれ制御され
る。なお、第１，第２のコントロールゲート１０６Ａ，
１０６Ｂは、シリサイドなどの導電材で構成することも
できる。

【００３３】第１，第２のメモリ素子１０８Ａ，１０８
Ｂ相互間には、電気的に絶縁されて、例えばポリシリコ
ンを含む材料によって形成されたワードゲート１０４が
形成されている。ワードゲート１０４に印加される電圧
によって、各ツインメモリセル１００の第１，第２のメ
モリ素子１０８Ａ，１０８Ｂが選択されるか否かが決定
される。

【００３４】このように、１つのツインメモリセル１０
０は、スプリットゲート（第１，第２のコントロールゲ
ート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮ
ＯＳメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２
のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂに対して１
つのワードゲート１０４が共用される。

【００３５】第１，第２のＭＯＮＯＳメモリ素子１０８
Ａ，１０８Ｂは、独立して電荷のトラップサイトとして
機能する。電荷のトラップを制御するワードゲート１０
４は、図２に示すように、Ｂ方向（行方向）に間隔をお
いて配列されて、ポリサイド等で形成される１本のワー
ド線ＷＬに共通接続されている。ワード線ＷＬに所定の
制御電圧を供給することで、同一行の各ツインメモリセ
ル１００の第１及び第２のメモリ素子１０８Ａ，１０８
Ｂの少なくとも１つを選択可能とすることができる。

【００３６】各コントロールゲート１０６Ａ，１０６Ｂ
は、列方向に沿って延び、同一列に配列された複数のツ
インメモリセル１００にて共用されて、コントロールゲ
ート線として機能する。行方向に隣接するツインメモリ
セル１００同士の相互に隣接するコントロールゲート１
０６Ａ，１０６Ｂは、サブコントロールゲート線ＳＣＧ
（…，ＳＣＧ［ｉ］，ＳＣＧ［ｉ＋１］，…）に共通接
続されている。サブコントロールゲート線ＳＣＧは、例
えばワードゲート１０４、コントロールゲート１０６
Ａ，１０６Ｂ及びワード線ＷＬよりも上層の金属層で形
成される。各サブコントロールゲート線ＳＣＧに独立し
て制御電圧を印加することによって、後述するように、
各メモリセル１００の２つのメモリ素子１０８Ａ及びメ
モリ素子１０８Ｂを独立して制御することができる。

【００３７】行方向に隣接するメモリセル１００同士の
相互に隣接するメモリ素子１０８Ａ，１０８Ｂ相互間に
は、Ｐ型ウェル１０２内において不純物層１１０（…，
１１０［ｉ］，１１０［ｉ＋１］，…）が形成されてい
る。これらの不純物層１１０は、例えばＰ型ウェル１０
２内に形成されたｎ型不純物層であり、列方向に沿って
延び、同一列に配列された複数のツインメモリセル１０
０にて共用されて、ビット線ＢＬ（…，ＢＬ［ｉ］，Ｂ
Ｌ［ｉ＋１］，…）として機能する。

【００３８】ビット線ＢＬに対する制御電圧の印加及び
電流検出によって、ワード線ＷＬ及びサブコントロール
ゲート線ＳＣＧによって選択された各メモリセル１００
の一方のメモリ素子に対して、電荷（情報）のリード
（読み出し）及びプログラム（書き込み）が可能とな
る。

【００３９】Ｃ．電圧発生回路の構成および動作：この
ようなメモリセルアレイに与えられる制御電圧として
は、リードモード，プログラムモード，イレースモー
ド，スタンバイモードなどの各動作モードに応じて、異
なった種々の電圧が必要となるため、電圧発生回路２６
は各動作モードにおいて必要な種々の制御電圧を発生す
る。

【００４０】図３は本発明の一実施例としての昇圧回路
を含む電圧発生回路２６を示すブロック図である。図３
に示すように、電圧発生回路２６は、本実施例の昇圧回
路２６０と、制御電圧生成回路２６８とを備えている。

【００４１】このうち、制御電圧生成回路２６８は、昇
圧回路２６０から出力される昇圧電圧ＨＶを利用して、
コントロールロジック２４からの制御信号に基づき、各
動作モードにおいて必要な複数種類の電圧を生成する。
制御電圧生成回路２６８は、種々の一般的なレギュレー
タ回路（図示せず）により構成される。

【００４２】一方、昇圧回路２６０は、コントロールロ
ジック２４からの制御信号などに基づいて、電源電圧Ｖ
ｄｄを、各動作モードに応じて昇圧して、所望の昇圧電
圧ＨＶを出力する。具体的には、昇圧回路２６０は、プ
ログラム（書き込み）モード時およびイレース（消去）
モード時において、例えば、１．８Ｖの電源電圧Ｖｄｄ
を高電圧の８．０Ｖに昇圧して出力し、リード（読み出
し）モード時およびスタンバイ（待機）モード時におい
ては、低電圧の５．０Ｖに昇圧して出力する。

【００４３】本実施例の昇圧回路２６０は、図３に示す
ように、ストロングチャージポンプ２６２と、ウィーク
チャージポンプ２６４と、駆動制御回路２６６と、を備
えている。そして、コントロールロジック２４からの制
御信号などに基づいて、駆動制御回路２６６が、ストロ
ングチャージポンプ２６２およびウィークチャージポン
プ２６４を制御し、リードモード，プログラムモード，
イレースモードなどのアクティブモード時には、ストロ
ングチャージポンプ２６２を駆動して、電源電圧Ｖｄｄ
を各動作モードに応じた電圧にそれぞれ昇圧し、スタン
バイモード時には、ウィークチャージポンプ２６４を駆
動して、電源電圧Ｖｄｄをスタンバイ電圧に昇圧し、そ
れぞれ、共通の昇圧電圧ＨＶとして出力する。

【００４４】ストロングチャージポンプ２６２は、負荷
に供給可能な電流容量が大きく、リードモード，プログ
ラムモード，イレースモードなどのアクティブモード時
に、それぞれ、メモリセルアレイにおいて必要とされる
電力を十分に賄うことができる能力を持っている。一
方、ウィークチャージポンプ２６４は、ストロングチャ
ージポンプ２６２に比べて供給可能な電流容量が小さ
く、昇圧電圧としてスタンバイ電圧は維持できるもの
の、アクティブモード時にメモリセルアレイで必要とさ
れる電力を賄うほどの能力は持っていない。しかしなが
ら、ウィークチャージポンプ２６４は、ストロングチャ
ージポンプ２６２に比べ、供給可能な電流容量が小さい
分、消費される電流が少なくて済む。

【００４５】また、駆動制御回路２６６は、コントロー
ルロジック２４からの制御信号などをチャージポンプ２
６２，２６４に与えている。

【００４６】ところで、前述したとおり、半導体記憶装
置の電源オン時やリセット時においては、通常、スタン
バイモードであるので、ウィークチャージポンプ２６４
の方が駆動されることになるが、ウィークチャージポン
プ２６４では、供給可能な電流容量が小さいため、昇圧
電圧ＨＶを電源電圧からスタンバイ電圧まで上げるの
に、長時間を要することになる。

【００４７】そこで、本実施例では、駆動制御回路２６
６が、電源オン時やリセット時を示す電源オン／リセッ
ト信号ＯＮ／ＲＳを外部から入力し、この信号ＯＮ／Ｒ
Ｓに基づいて、電源オン時やリセット時には、例え、ス
タンバイモードであっても、ウィークチャージポンプ２
６４ではなく、供給可能な電流容量の大きいストロング
チャージポンプ２６２を駆動して、昇圧電圧ＨＶを電源
電圧からスタンバイ電圧まで速やかに上げるようにして
いる。

【００４８】従って、図３におけるストロングチャージ
ポンプ２６２は、本発明の第１の昇圧部に、ウィークチ
ャージポンプ２６４は第２の昇圧部に、駆動制御回路２
６６は駆動制御部に、それぞれ相当することになる。

【００４９】Ｄ．昇圧回路の構成および動作：図４は図
３における昇圧回路２６０の具体的な構成を示す回路図
である。図４に示すように、昇圧回路２６０を構成する
ストロングチャージポンプ２６２は、主として、発振回
路３００と、チャージポンプ回路３１０と、レベルセン
サ３２０と、を備えている。

【００５０】このうち、発振回路３００は、アンドゲー
ト３３８からのイネーブル信号ＥＮＢ１に応じて、チャ
ージポンプ回路３１０に供給するクロック信号ＯＳＣＫ
を出力する。例えば、イネーブル信号ＥＮＢ１がローレ
ベル（非アクティブ）であれば、発振回路３００の発振
動作が停止され、イネーブル信号ＥＮＢ１がハイレベル
（アクティブ）であれば、発振回路３００の発振動作が
開始される。

【００５１】チャージポンプ回路３１０は、発振回路３
００から供給されるクロック信号ＯＳＣＫに基づいて、
電源電圧Ｖｄｄを昇圧し、昇圧電圧ＨＶを出力する。こ
のチャージポンプ回路３１０としては、リード，プログ
ラム，イレースモード時などのアクティブモード時に、
発生した電圧を後段の負荷（メモリセルアレイ１２な
ど）に供給するだけの十分な電流容量を有するものが用
いられている。

【００５２】レベルセンサ３２０は、コントロールロジ
ック２４から駆動制御回路２６６を介して供給されるリ
ード信号ＲＤ、プログラム信号ＰＧＭおよびイレース信
号ＥＲＳと、駆動制御回路２６６から供給される検出信
号ＰＷＵＰと、に基づいて、チャージポンプ回路３１０
の出力電圧（昇圧電圧）ＨＶが、電源オン時またはリセ
ット時（スタンバイモード時）およびリードモード時に
は５．０Ｖより高いか低いか、プログラムモード時およ
びイレースモード時には８．０Ｖより高いか低いかを検
出し、その検出信号ＡＣＴをアンドゲート３３８にフィ
ードバックする。

【００５３】従って、図４における発振回路３００が本
発明における発振回路に、チャージポンプ回路３１０が
本発明におけるチャージポンプ回路に、レベルセンサ３
２０がレベルセンス回路に、それぞれ相当することにな
る。

【００５４】レベルセンサ３２０は、コンパレータ３２
２を有している。コンパレータ３２２の負入力端子
（−）には、基準電圧Ｖｒｆが入力されている。一方、
コンパレータ３２２の正入力端子（＋）には、昇圧電圧
ＨＶを分圧した検出電圧ＨＶｒｆが入力されている。

【００５５】検出電圧ＨＶｒｆは、第１の抵抗３２４
と、第２の抵抗３２６およびこれに直列に接続された第
１のトランジスタ３３０とで構成された第１の分圧回
路、または、第１の抵抗３２４と、第３の抵抗３２８お
よびこれに直列に接続された第２のトランジスタ３３２
とで構成された第２の分圧回路によって昇圧電圧ＨＶを
分圧した電圧である。

【００５６】第１のトランジスタ３３０のゲート入力端
子には、オアゲート３３４の出力端子に接続されてい
る。オアゲート３３４の入力端子には、リードモード時
であることを示すリード信号ＲＤと、後述する駆動制御
回路２６６からの検出信号ＰＷＵＰが入力される。第１
のトランジスタ３３０は、リード信号ＲＤと、検出信号
ＰＷＵＰのいずれかがハイレベル（アクティブ）である
場合にオンとなるスイッチとして機能する。同様に、第
２のトランジスタ３３２のゲート入力端子には、オアゲ
ート３３６の出力端子が接続されている。オアゲート３
３６の入力端子には、プログラムモード時であることを
示すプログラム信号ＰＧＭと、イレースモード時である
ことを示すイレース信号ＥＲＳが入力される。第２のト
ランジスタ３３２は、プログラム信号ＰＧＭと、イレー
ス信号ＥＲＳのいずれかがハイレベル（アクティブ）で
ある場合にオンとなるスイッチとして機能する。

【００５７】リード信号ＲＤまたは検出信号ＰＷＵＰが
ハイレベル（アクティブ）となって、第１のトランジス
タ３３０がオンとなった場合には、第１の抵抗３２４
と、第２の抵抗３２６によって昇圧電圧ＨＶが分圧され
て、検出電圧ＨＶｒｆとしてコンパレータ３２２に入力
される。また、プログラム信号ＰＧＭまたはイレース信
号ＥＲＳがハイレベル（アクティブ）となって、第２の
トランジスタ３３２がオンとなった場合には、第１の抵
抗３２４と、第３の抵抗３２８によって昇圧電圧ＨＶが
分圧されて、検出電圧ＨＶｒｆとしてコンパレータ３２
２に入力される。

【００５８】発振回路３００と、チャージポンプ回路３
１０と、レベルセンサ３２０とで構成されるフィードバ
ック回路は、検出電圧ＨＶｒｆと基準電圧Ｖｒｆとが等
しくなるように動作する。

【００５９】ここで、第１ないし第３の抵抗３２４，３
２６，３２８の抵抗値をＲ１，Ｒｒ，Ｒｐとし、第１，
第２のトランジスタ３３０，３３２のオン抵抗を無視す
ると、下式の関係が成立する。

【００６０】 ＨＶ［ｌｏｗ］＝Ｖｒｆ・（１＋Ｒ１／Ｒｒ） …（１） ＨＶ［ｈｉｇｈ］＝Ｖｒｆ・（１＋Ｒ１／Ｒｐ） …（２）

【００６１】上記（１），（２）式からわかるように、
第１ないし第３の抵抗３２４，３２６，３２８の抵抗値
Ｒ１，Ｒｒ，Ｒｐを調整することにより、第１のトラン
ジスタ３３０をオンするときの低電圧の昇圧電圧ＨＶ
［ｌｏｗ］と、第２のトランジスタ３３２をオンすると
きの高電圧の昇圧電圧ＨＶ［ｈｉｇｈ］を、独立して設
定することができる。本実施例では、前述したとおり、
電源オン時またはリセット時（スタンバイモード時）、
リードモード時には、第１のトランジスタ３３０をオン
として、低電圧の昇圧電圧ＨＶ［ｌｏｗ］が５．０Ｖと
なるように設定している。また、プログラムモード時、
イレースモード時には、第２のトランジスタ３３２をオ
ンとして、高電圧の昇圧電圧ＨＶ［ｈｉｇｈ］が８．０
Ｖとなるように設定している。

【００６２】以上のように、昇圧回路２６０は、レベル
センサ３２０によって検出される昇圧電圧ＨＶの電圧レ
ベルに応じて、発振回路３００の発振動作が制御され
て、チャージポンプ回路３１０の動作が制御される。こ
れにより、チャージポンプ回路３１０の出力電圧（昇圧
電圧）ＨＶが、電源オン時またはリセット時（スタンバ
イモード時）およびリードモード時に対応する低電圧の
昇圧電圧ＨＶ［ｌｏｗ］として５．０Ｖ、プログラムモ
ード時およびイレースモード時に対応する高電圧の昇圧
電圧ＨＶ［ｈｉｇｈ］として８．０Ｖとなるように動作
する。

【００６３】一方、昇圧回路２６０を構成するウィーク
チャージポンプ２６４も、基本的には、ストロングチャ
ージポンプ２６２と同様に、発振回路（図示せず）と、
チャージポンプ回路（図示せず）と、レベルセンサ（図
示せず）と、を備えている。

【００６４】但し、ウィークチャージポンプ２６４にお
いては、発振回路は、駆動制御回路２６６のインバータ
４０８からのイネーブル信号ＥＮＢ２が入力されてお
り、このイネーブル信号ＥＮＢ２に応じて、チャージポ
ンプ回路に供給するクロック信号を出力する。また、チ
ャージポンプ回路は、ストロングチャージポンプ２６２
のチャージポンプ回路３１０に比較し、後段の負荷（メ
モリセルアレイ１２など）に供給可能な電流容量の小さ
いものが用いられており、発振回路からのクロック信号
に基づいて、電源電圧Ｖｄｄを昇圧して、昇圧電圧ＨＶ
を出力する。また、レベルセンサは、チャージポンプ回
路の出力電圧（昇圧電圧）ＨＶが、単に、スタンバイ電
圧（５．０Ｖ）より高いか低いかを検出している。

【００６５】なお、これらチャージポンプ２６２，２６
４の出力端と基準電位点（ＧＮＤ）との間には、プール
キャパシタＣｈｖが設けられている。プールキャパシタ
Ｃｈｖは、昇圧電圧ＨＶをプールするようになってい
る。

【００６６】また、駆動制御回路２６６は、立ち上がり
期間検出回路４００と、オアゲート４０２と、インバー
タ４０４〜４０８を備えている。立ち上がり期間検出回
路４００は、外部から供給される電源オン／リセット信
号ＯＮ／ＲＳとストロングチャージポンプ２６２から出
力され、インバータ４０４を介した検出信号ＡＣＴと、
に基づいて、電源オン時またはリセット時から昇圧電圧
ＨＶがスタンバイ電圧（５．０Ｖ）になるまでの期間
（立ち上がり期間）を検出し、検出信号ＰＷＵＰを出力
する。オアゲート４０２は、コントロールロジック２４
から出力され、インバータ４０６を介したスタンバイ信
号ＳＴＢと、立ち上がり期間検出回路４００からの検出
信号ＰＷＵＰとの論理和を取り、ストロングチャージポ
ンプ２６２のアンドゲート３３８に供給すると共に、イ
ンバータ４０４〜４０８を介してウィークチャージポン
プ２６４にイネーブル信号ＥＮＢ２として供給する。

【００６７】Ｄ−１．電源オン時またはリセット時の動
作：図５は電源オン時またはリセット時における主要信
号のタイミングを示すタイミングチャートである。

【００６８】図５に示すように、半導体記憶装置が電源
オンまたはリセットされたことを示す電源オン／リセッ
ト信号ＯＮ／ＲＳが、外部から駆動制御回路２６６に入
力されると、立ち上がり期間検出回路４００は、その立
ち下がりのタイミング（時刻ｔ１）をとらえて、立ち上
がり期間を示す検出信号ＰＷＵＰをハイレベル（アクテ
ィブ）にする。また、このように、半導体記憶装置が電
源オンまたはリセットされた場合、動作モードはスタン
バイモードから始まるので、コントロールロジック２４
からは、スタンバイモード時であることを示すスタンバ
イ信号ＳＴＢがハイレベル（アクティブ）となって、駆
動制御回路２６６に入力される。入力されたスタンバイ
信号ＳＴＢは、インバータ４０６で反転されてローレベ
ルとなってオアゲート４０２の一方の入力端子に入力さ
れるが、他方の入力端子に入力される検出信号ＰＷＵＰ
がハイレベルであるため、オアゲート４０２の出力端子
からはハイレベルの信号が出力され、ストロングチャー
ジポンプ２６２におけるアンドゲート３３８の一方の入
力端子に入力される。

【００６９】また、電源オンまたはリセットされたこと
により、ストロングチャージポンプ２６２のレベルセン
サ３２０では、コンパレータ３２２の負入力端子（−）
に基準電圧Ｖｒｆが供給される。一方、駆動制御回路２
６６からの検出信号ＰＷＵＰがハイレベルになったこと
により、レベルセンサ３２０では、第１のトランジスタ
３３０がオンとなって、第１の抵抗３２４と、第２の抵
抗３２６によって昇圧電圧ＨＶが分圧されて、検出電圧
ＨＶｒｆとしてコンパレータ３２２の正入力端子（＋）
に入力される。しかしながら、電源オン時またはリセッ
ト時には、初め、昇圧電圧ＨＶは電源電圧であるので、
検出電圧ＨＶｒｆが基準電圧Ｖｒｆを超えることはな
く、従って、コンパレータ３２２から出力される検出信
号ＡＣＴはハイレベルとなって、アンドゲート３３８の
他方の入力端子に入力される。

【００７０】この結果、アンドゲート３３８の出力端子
からは、イネーブル信号ＥＮＢ１がハイレベル（アクテ
ィブ）となって出力されるため、発振回路３００は、そ
の発振動作を開始する。発振動作が開始されると、チャ
ージポンプ回路３１０は、発振回路３００から供給され
るクロック信号ＯＳＣＫに基づいて、電源電圧Ｖｄｄの
昇圧動作を行うので、ストロングチャージポンプ２６２
から出力される昇圧電圧ＨＶは、電源電圧から上昇し始
める。このとき、ストロングチャージポンプ２６２のチ
ャージポンプ回路３１０は、ウィークチャージポンプ２
６４のチャージポンプ回路に比較して、供給可能な電流
容量が大きいため、昇圧電圧ＨＶはスタンバイ電圧であ
る５．０Ｖに向かって急速に上昇する。

【００７１】一方、オアゲート４０２の出力端子から出
力される信号がハイレベルであるため、その信号をイン
バータ４０８で反転して得られるイネーブル信号ＥＮＢ
２は、ローレベルとなってウィークチャージポンプ２６
４に入力される。従って、ウィークチャージポンプ２６
４の発振回路は、その発振動作を停止したままとなる。

【００７２】よって、電源オン時またはリセット時に
は、例え、スタンバイモード時であっても、ウィークチ
ャージポンプ２６４は停止したままで、ストロングチャ
ージポンプ２６２のみが駆動されることになる。

【００７３】Ｄ−２．スタンバイ電圧到達後の動作：そ
の後、昇圧電圧ＨＶが上昇し、スタンバイ電圧（５．０
Ｖ）を超えると、そのタイミング（時刻ｔ２）で、コン
パレータ３２２では、検出電圧ＨＶｒｆが基準電圧Ｖｒ
ｆを超えるので、コンパレータ３２２から出力される検
出信号ＡＣＴはローレベルとなる。

【００７４】ストロングチャージポンプ２６２から出力
された検出信号ＡＣＴは、駆動制御回路２６６のインバ
ータ４０４で反転されて、ハイレベルとなって、立ち上
がり期間検出回路４００に入力される。立ち上がり期間
検出回路４００は、この反転信号の立ち下がりのタイミ
ング（時刻ｔ２）をとらえて、検出信号ＰＷＵＰをロー
レベル（非アクティブ）にする。この結果、スタンバイ
信号ＳＴＢがハイレベル（アクティブ）であって、スタ
ンバイモードが継続していても、オアゲート４０２の出
力端子から出力される信号はローレベルとなるため、ア
ンドゲート３３８の出力端子から出力されるイネーブル
信号ＥＮＢ１は、ローレベル（非アクティブ）となる。
この結果、発振回路３００は、その発振動作を停止す
る。

【００７５】一方、オアゲート４０２の出力端子から出
力される信号がローレベルとなったことにより、その信
号をインバータ４０８で反転して得られるイネーブル信
号ＥＮＢ２は、ハイレベルとなってウィークチャージポ
ンプ２６４に入力されるため、ウィークチャージポンプ
２６４の発振回路は、その発振動作を開始する。発振動
作が開始されると、ウィークチャージポンプ２６４で
は、チャージポンプ回路が、発振回路から供給されるク
ロック信号に基づいて、電源電圧Ｖｄｄを昇圧し、昇圧
電圧ＨＶをスタンバイ電圧（５．０Ｖ）に維持する。こ
のとき、ウィークチャージポンプ２６４のチャージポン
プ回路は、ストロングチャージポンプ２６２のチャージ
ポンプ回路３１０に比較して、供給可能な電流容量が小
さいが、メモリセルアレイ１２では、メモリ素子に対す
るアクセスが発生しておらず、メモリセルアレイ１２で
必要される電力は小さいので、電流容量が小さくても問
題はない。むしろ、電流容量が小さい分、消費電流も少
ないため、スタンバイモード時における昇圧回路２６０
での消費電流を低減することができる。

【００７６】このように、昇圧電圧ＨＶがスタンバイ電
圧（５．０Ｖ）に到達すると、通常のスタンバイモード
時の動作に戻り、今度は、ストロングチャージポンプ２
６２が停止され、ウィークチャージポンプ２６４のみが
駆動されることになる。

【００７７】Ｄ−３．動作モード切り換え時の動作：そ
の後、或るタイミング（時刻ｔ３）で、動作モードがス
タンバイモードから、例えば、プログラムモードに切り
換わると、コントロールロジック２４からは、プログラ
ムモード時であることを示すプログラム信号ＰＧＭ（ア
クティブ）ととなって、駆動制御回路２６６を介してス
トロングチャージポンプ２６２に入力されると共に、駆
動制御回路２６６に入力されているスタンバイ信号ＳＴ
Ｂはローレベル（非アクティブ）となる。この結果、ス
タンバイ信号ＳＴＢは、インバータ４０６で反転されて
ハイレベルとなって、オアゲート４０２の一方の入力端
子に入力されるため、他方の入力端子に入力されている
検出信号ＰＷＵＰがローレベルであっても、オアゲート
４０２の出力端子からはハイレベルの信号が出力され
て、アンドゲート３３８の一方の入力端子に入力され
る。

【００７８】また、プログラム信号ＰＧＭがハイレベル
（アクティブ）となって入力されたことにより、ストロ
ングチャージポンプ２６２のレベルセンサ３２０では、
第２のトランジスタ３３２がオンとなって、第１の抵抗
３２４と、第３の抵抗３２８によって昇圧電圧ＨＶが分
圧されて、検出電圧ＨＶｒｆとしてコンパレータ３２２
に入力される。スタンバイモードからプログラムモード
に切り換わった直後は、検出電圧ＨＶｒｆが基準電圧Ｖ
ｒｆを超えることはないため、コンパレータ３２２から
出力される検出信号ＡＣＴはハイレベルとなって、アン
ドゲート３３８の他方の入力端子に入力される。

【００７９】この結果、アンドゲート３３８の出力端子
からは、イネーブル信号ＥＮＢ１がハイレベル（アクテ
ィブ）となって出力されるため、発振回路３００は、そ
の発振動作を再び開始する。発振動作が開始されると、
チャージポンプ回路３１０は、発振回路３００から供給
されるクロック信号ＯＳＣＫに基づいて、電源電圧Ｖｄ
ｄを昇圧するので、ストロングチャージポンプ２６２か
ら出力される昇圧電圧ＨＶは、スタンバイ電圧（５．０
Ｖ）から８．０Ｖにに向かって上昇し始める。

【００８０】一方、オアゲート４０２の出力端子から出
力される信号がハイレベルとなったことにより、その信
号をインバータ４０８で反転して得られるイネーブル信
号ＥＮＢ２は、ローレベルとなってウィークチャージポ
ンプ２６４に入力されるため、ウィークチャージポンプ
２６４の発振回路は、その発振動作を停止する。

【００８１】従って、プログラムモード時には、ストロ
ングチャージポンプ２６２のみが駆動され、ウィークチ
ャージポンプ２６４は停止することになる。

【００８２】Ｄ−４．実施例の効果：以上説明したよう
に、本実施例によれば、電源オン時またはリセット時
に、ストロングチャージポンプ２６２を駆動させ、電源
電圧Ｖｄｄの昇圧を行うことにより、ストロングチャー
ジポンプ２６２はウィークチャージポンプ２６４に比較
して、供給可能な電流容量が大きいため、昇圧電圧ＨＶ
を電源電圧からスタンバイ電圧（５．０Ｖ）まで急速に
上昇させることができる。従って、スタンバイ電圧に到
達するまでの時間を非常に短くできるため、電源オン時
やリセット時から、メモリ素子へのアクセスが可能な状
態になるまでの時間（すなわち、初期アクセス可能時
間）を大幅に短縮することができる。

【００８３】また、昇圧電圧ＨＶがスタンバイ電圧に到
達した後は、スタンバイモードの間、このスタンバイ電
圧を維持するだけで良いので、供給可能な電流容量の小
さいストロングチャージポンプ２６２を駆動して、電源
電圧Ｖｄｄの昇圧を行わせても、何ら支障はない。しか
も、供給可能な電流容量が大きい分、消費電流も大きい
ストロングチャージポンプ２６２を停止させて、供給可
能な電流容量が小さい分、消費電流も小さいウィークチ
ャージポンプ２６４を駆動させることにより、スタンバ
イモード時における昇圧回路での消費電流を低減するこ
とができる。

【００８４】Ｅ．変形例：なお、本発明は上記した実施
例や実施形態に限られるものではなく、その要旨を逸脱
しない範囲において種々の態様にて実施することが可能
である。

【００８５】例えば、不揮発性メモリ素子１０８Ａ，１
０８Ｂの構造については、ＭＯＮＯＳ構造に限定される
ものではない。１つのワードゲート１０４と第１，第２
のコントロールゲート１０６Ａ，１０６Ｂにより、２箇
所にて独立して電荷をトラップできる他の種々のツイン
メモリセルを用いた不揮発性半導体記憶装置に、本発明
を適用することができる。

【００８６】また、上記実施例では、昇圧電圧ＨＶをス
タンバイモード時およびリードモード時には５．０Ｖ
（すなわち、スタンバイ電圧を５．０Ｖ）、プログラム
モード時およびイレースモード時には８．０Ｖにしてい
たが、本発明はこのような値に限定されるものではな
く、種々の値を採ることができる。

【００８７】さらに、上記した実施例においては、駆動
制御回路２６６は、コントロールロジック２４とは別体
として構成されていたが、駆動制御回路２６６の機能を
コントロールロジック２４に持たせるようにしても良
い。この場合、コントロールロジック２４が、本発明に
おける駆動制御部に相当することになる。

【図面の簡単な説明】

【図１】一般的な不揮発性半導体記憶装置の全体構成を
示す概略ブロック図である。

【図２】ツインメモリセルの構造を模式的に示した断面
図である。

【図３】本発明の一実施例としての昇圧回路を含む電圧
発生回路２６を示すブロック図である。

【図４】図３における昇圧回路２６０の具体的な構成を
示す回路図である。

【図５】電源オン時またはリセット時における主要信号
のタイミングを示すタイミングチャートである。

【符号の説明】

１０…不揮発性半導体記憶装置 １２…メモリセルアレイ １４…プリデコーダ １６…行デコーダ １８…列デコーダ ２０…列選択回路 ２２…Ｉ／Ｏ回路 ２４…コントロールロジック ２６…電圧発生回路 １００…ツインメモリセル １０２…Ｐ型ウェル １０４…ワードゲート １０６Ａ，１０６Ｂ…コントロールゲート １０８Ａ，１０８Ｂ…不揮発性メモリ素子 １０９…ＯＮＯ膜 １１０…不純物層 ２６０…昇圧回路 ２６２…ストロングチャージポンプ ２６４…ウィークチャージポンプ ２６６…駆動制御回路 ２６８…制御電圧生成回路 ３００…発振回路 ３１０…チャージポンプ回路 ３２０…レベルセンサ ３２２…コンパレータ ３２４…第１の抵抗 ３２６…第２の抵抗 ３２８…第３の抵抗 ３３０…第１のトランジスタ ３３２…第２のトランジスタ ３３４…オアゲート ３３６…オアゲート ３３８…アンドゲート ４００…立ち上がり期間検出回路 ４０２…オアゲート ４０４〜４０８…インバータ ＡＣＴ…検出信号 ＡＤ…アドレス信号 ＢＬ…ビット線 Ｃｈｖ…プールキャパシタ ＥＲＳ…イレース信号 ＨＶ…昇圧電圧 ＨＶｒｆ…検出電圧 ＯＳＣＫ…クロック信号 ＰＧＭ…プログラム信号 ＰＷＵＰ…検出信号 ＲＤ…リード信号 ＳＣＧ…サブコントロールゲート線 ＳＴＢ…スタンバイ信号 Ｖｄｄ…電源電圧 Ｖｒｆ…基準電圧 ＷＬ…ワード線 ｔ１…時刻 ｔ２…時刻 ｔ３…時刻

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数の不揮発性メモリ素子によって構成
   されたメモリセルアレイを備え、動作モードとして、前
   記不揮発性メモリへのアクセスを行う複数のアクティブ
   モードと、前記不揮発性メモリ素子へのアクセスを行わ
   ずに待機するスタンバイモードと、を有する不揮発性半
   導体記憶装置に用いられ、電源電圧を昇圧して、前記動
   作モードに応じた昇圧電圧を出力する昇圧回路であっ
   て、 前記メモリセルへ供給可能な電流容量が比較的大きく、
   前記アクティブモード時に駆動され、前記電源電圧を各
   アクティブモードに応じた電圧に昇圧して、前記昇圧電
   圧として出力する第１の昇圧部と、 前記メモリセルへ供給可能な電流容量が前記第１の昇圧
   部よりも小さく、前記スタンバイモード時に駆動され、
   前記電源電圧をスタンバイモードに応じたスタンバイ電
   圧に昇圧して、前記昇圧電圧として出力する第２の昇圧
   部と、 前記第１および第２の昇圧部の駆動を制御することが可
   能な駆動制御部と、 を備え、 前記不揮発性半導体記憶装置の電源オン時またはリセッ
   ト時には、前記駆動制御部は、前記動作モードがスタン
   バイモードであっても、前記第１の昇圧部を駆動して、
   前記昇圧電圧を前記スタンバイ電圧まで上昇させること
   を特徴とする昇圧回路。
2. 【請求項２】 請求項１に記載の昇圧回路において、 前記昇圧電圧が前記スタンバイ電圧に到達したことを検
   出したら、前記駆動制御部は、前記第１の昇圧部を停止
   させると共に、前記第２の昇圧部を駆動することを特徴
   とする昇圧回路。
3. 【請求項３】 請求項１または請求項２に記載の昇圧回
   路において、 前記昇圧回路が用いられる前記不揮発性半導体記憶装置
   は、前記不揮発性メモリ素子が、１つのワードゲート
   と、２つのコントロールゲートによって制御されるツイ
   ンメモリセルを構成していることを特徴とする昇圧回
   路。
4. 【請求項４】 請求項１または請求項２に記載の昇圧回
   路において、 前記昇圧回路が用いられる前記不揮発性半導体記憶装置
   は、前記不揮発性メモリ素子が、酸化膜（Ｏ）、窒化膜
   （Ｎ）及び酸化膜（Ｏ）から成り、電荷のトラップサイ
   トとして機能するＯＮＯ膜を備えることを特徴とする昇
   圧回路。
5. 【請求項５】 請求項１または請求項２に記載の昇圧回
   路において、 前記駆動制御部は、前記動作モードがアクティブモード
   である時も、前記第２の昇圧部を駆動することを特徴と
   する昇圧回路。
6. 【請求項６】 請求項１または請求項２に記載の昇圧回
   路において、 前記第１および第２の昇圧部は、それぞれ、 発振動作を行って、クロック信号を出力する発振回路
   と、 該発振回路からの前記クロック信号に基づいて、前記電
   源電圧を昇圧し、前記昇圧電圧を出力するチャージポン
   プ回路と、 該チャージポンプ回路からの前記昇圧電圧が、前記動作
   モードに応じた所定の設定電圧になるように前記発振回
   路の発振動作を制御するレベルセンス回路と、 を備えると共に、 前記駆動制御部は、前記第１または第２の昇圧回路を停
   止させる際、その昇圧回路の備える前記発振回路の発振
   動作を停止させることを特徴とする昇圧回路。
7. 【請求項７】 前記不揮発性半導体装置に用いられる電
   圧発生回路であって、 請求項１または請求項２に記載の昇圧回路と、 該昇圧回路からの前記昇圧電圧から、前記不揮発性メモ
   リ素子に対し前記動作モードに応じた動作を実行させる
   ための制御電圧を生成する制御電圧生成回路と、 を備える電圧発生回路。
8. 【請求項８】 請求項１または請求項２に記載の昇圧回
   路を備えた不揮発性半導体装置。