JPH11288588A - 半導体回路装置 - Google Patents

半導体回路装置

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JPH11288588A
JPH11288588A JP10089794A JP8979498A JPH11288588A JP H11288588 A JPH11288588 A JP H11288588A JP 10089794 A JP10089794 A JP 10089794A JP 8979498 A JP8979498 A JP 8979498A JP H11288588 A JPH11288588 A JP H11288588A
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Takashi Kono
隆司 河野
Katsukichi Mitsui
克吉 光井
Kiyohiro Furuya
清広 古谷
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Abstract

(57)【要約】 【課題】 安定に所定のレベルの高電圧を発生する。 【解決手段】 活性化信号に応答して活性化され、高電
圧Ｖｐｐの基準電圧（ＶＲＥＦ）と比較するＶｐｐ検出
回路（２０ｃａ）は、初期制御回路（２０ｄ）の制御の
下に、所定期間強制的に活性状態とされる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体回路装置
に関し、特に、内部で所定の電圧レベルの内部電圧を発
生する回路の構成に関する。より特定的には、この発明
は、半導体記憶装置において、動作電源電圧よりも高い
電圧レベルの昇圧電圧を生成する昇圧電圧発生回路の構
成に関する。
【０００２】
【従来の技術】図５３は、従来の半導体回路装置の構成
を概略的に示す図である。図５３において、半導体回路
装置ＣＨは、外部から与えられる電源電圧ＶＣＣから、
この電源電圧ＶＣＣよりも高い一定の電圧レベルの高電
圧Ｖｐｐを発生するＶｐｐ発生回路ＰＧと、高電圧Ｖｐ
ｐおよび電源電圧ＶＣＣを利用して所定の動作を行なう
内部回路ＮＫを含む。この内部回路ＮＫは、Ｖｐｐ発生
回路ＰＧからの高電圧Ｖｐｐを利用するＶｐｐ利用回路
ＮＫａを含む。
【０００３】ＭＯＳトランジスタ（絶縁ゲート型電界効
果トランジスタ）を含む半導体回路装置において高密度
高集積化が進んだ場合、ＭＯＳトランジスタのサイズが
微小化される。この微小化されたＭＯＳトランジスタの
ゲート絶縁膜の信頼性を確保するためには、ＭＯＳトラ
ンジスタへ過剰な大電圧が印加されるのを防止する必要
がある。したがって、半導体回路装置の高集積化および
高密度化が進むにつれて、電源電圧ＶＣＣの電圧レベル
は低下される。これは、また、信号振幅を小さくするこ
とによる高速動作および信号線の充放電電流の低減によ
る消費電流の低減を図る。
【０００４】このような微小化されたＭＯＳトランジス
タを構成要素とする半導体回路装置において、電源電圧
ＶＣＣよりも高い電圧レベルの高電圧Ｖｐｐを利用する
のは以下の理由による。
【０００５】図５４は、従来の半導体回路装置に含まれ
るＭＯＳトランジスタの電圧印加態様を示す図である。
図５４において、ｎチャネルＭＯＳトランジスタＮＱの
ゲートＣＧに、高電圧Ｖｐｐと接地電圧（０Ｖ）ＧＮＤ
の間で変化する電圧が与えられる。入力信号ＩＮは、電
源電圧ＶＣＣと接地電圧ＧＮＤ（０Ｖ）の間で変化す
る。ｎチャネルＭＯＳトランジスタＮＱが、しきい値電
圧Ｖｔｈを有する場合、ソースからドレインに対し、ゲ
ート電圧Ｖ（ＣＧ）−Ｖｔｈの電圧を伝達することがで
きる。したがって、高電圧Ｖｐｐを、電圧ＶＣＣ＋Ｖｔ
ｈ以上の電圧レベルに設定すれば、ＭＯＳトランジスタ
Ｑのしきい値電圧損失の影響を受けることなく、電源電
圧ＶＣＣと接地電圧（０Ｖ）の間で変化する出力信号Ｏ
ＵＴを得ることができる。
【０００６】このようなｎチャネルＭＯＳトランジスタ
において、しきい値電圧損失の問題を防止し、確実に、
電源電圧ＶＣＣの振幅の信号を伝達するために、高電圧
Ｖｐｐが利用される。これにより、電源電圧ＶＣＣの電
圧レベルが低い場合においても、正確に所望の振幅の内
部信号を伝達することができる。このようなしきい値電
圧損失の影響が顕著な例は、この半導体回路装置が半導
体記憶装置の場合の、メモリセルの読出データである。
【０００７】図５５は、従来の半導体記憶装置のメモリ
セルの構成を示す図である。図５５において、メモリセ
ルＭＣが、ワード線ＷＬとビット線ＢＬの交差部に対応
して配置される。このメモリセルＭＣは、情報を記憶す
るためのキャパシタＣｍと、ワード線ＷＬ上の信号電位
に応答して導通してキャパシタＣｍとビット線ＢＬとを
接続するアクセストランジスタＱｍを含む。このアクセ
ストランジスタＱｍは、ｎチャネルＭＯＳトランジスタ
で構成される。メモリセルＭＣは、行列状に配列され、
ワード線ＷＬに１行にメモリセルが配置され、ビット線
ＢＬおよび／ＢＬに、１列のメモリセルが配置される。
図示の例では、ワード線ＷＬとビット線／ＢＬの交差部
には、メモリセルＭＣは配置されない。
【０００８】ビット線ＢＬおよび／ＢＬは、中間電圧レ
ベルにプリチャージされる。ワード線ＷＬが選択された
とき、アクセストランジスタＱｍが導通し、キャパシタ
Ｃｍに蓄積された電荷に従ってビット線ＢＬの電位が変
化する。このビット線ＢＬおよび／ＢＬの電位差が、図
示しないセンスアンプにより、差動増幅されてラッチさ
れる。ＨレベルのデータをキャパシタＣｍが格納する場
合、ビット線ＢＬは、電源電圧Ｖｃｃａ（アレイ電源電
圧）レベルに駆動される。このとき、ワード線ＷＬは、
このＨレベルの電圧Ｖｃｃａよりもさらにアクセストラ
ンジスタＱｍのしきい値電圧Ｖｔｈ高い電圧レベルに駆
動される。これにより、キャパシタＣｍには、アクセス
トランジスタＱｍのしきい値電圧の影響を受けることな
く、Ｖｃｃａレベルのデータが格納される。
【０００９】キャパシタＣｍの記憶ノード（アクセスト
ランジスタＱｍとキャパシタＣｍの接続ノード：ストレ
ージノード）に蓄積される電荷量は、このＨレベルデー
タの電圧と一定の電圧（セルプレート電圧）Ｖｃｐの差
とキャパシタＣｍの容量値により決定される。したがっ
て、微細化が進み、キャパシタＣｍの容量値が小さくな
った場合においても、このしきい値電圧損失を伴うこと
なくＨレベルデータの電圧ＶｃｃａをキャパシタＣｍに
伝達することにより、十分な量の電荷量が蓄積され、安
定に、Ｈレベルデータを保持することができる。また、
データ読出時においても、十分な大きさの電圧差（読出
電圧）をビット線ＢＬに伝達することができる。
【００１０】したがって、通常、従来の半導体記憶装置
（ダイナミック型ランダム・アクセス・メモリ）におい
ては、ワード線ＷＬは、メモリセルアレイに与えられる
電源電圧Ｖｃｃａよりも高い電圧レベルに駆動される。
したがって、このワード線ＷＬを、高電圧Ｖｐｐレベル
に駆動する回路が、高電圧Ｖｐｐを利用する。
【００１１】図５６は、Ｖｐｐ利用回路ＮＫａの他の構
成を示す図である。図５６においては、半導体記憶装置
において内部のメモリセルから読出されたデータＤおよ
び／Ｄを外部読出データＤＱに変換して出力する出力回
路ＯＢの構成が示される。図５６において、出力回路Ｏ
Ｂは、内部読出データＤの電圧レベルを高電圧Ｖｐｐレ
ベルに変換するレベル変換回路ＯＢａと、レベル変換回
路ＯＢａの出力信号がＨレベルのとき導通し、電源電圧
ＶＱレベルに外部データＤＱを駆動するｎチャネルＭＯ
ＳトランジスタＯＢｂと、補の内部メモリセル読出デー
タ／ＤがＨレベルのとき導通し、外部読出データＤＱを
接地電圧レベルに設定するｎチャネルＭＯＳトランジス
タＯＢｃを含む。
【００１２】電源電圧ＶＱが、外部読出データＤＱのＨ
レベルの電圧レベルを決定する。電源電圧ＶＱの電圧レ
ベルが低くなった場合に、ｎチャネルＭＯＳトランジス
タＯＢｂのしきい値電圧損失が生じた場合、外部読出デ
ータＤＱのＨレベルの電圧レベルが低下し、読出データ
ＤＱを受ける外部の回路において、Ｈ／Ｌレベルを正確
に判定することができなくなる。このＭＯＳトランジス
タＯＢｂにおけるしきい値電圧損失をなくすために、レ
ベル変換回路ＯＢａにより、高電圧Ｖｐｐレベルの信号
を内部読出データＤに従って生成する（内部読出データ
Ｄのレベル変換）。これにより、電源電圧ＶＱレベルの
読出データＶＱが外部へ出力され、正確なデータ読出が
可能となる。
【００１３】この図５６に示すような出力回路ＯＢにお
いて、出力ノード充放電用のＭＯＳトランジスタとして
ｎチャネルＭＯＳトランジスタを用いる構成は、高集積
化された半導体記憶装置において、ラッチアップ現象の
防止、およびＰＮ分離のための面積削減による専有面積
低減などの観点から、広く用いられている。
【００１４】
【発明が解決しようとする課題】図５７は、図５３に示
すＶｐｐ発生回路ＰＧの構成を概略的に示す図である。
図５７においては、高電圧Ｖｐｐが与えられる回路ブロ
ックをも併せて示す。
【００１５】図５７において、Ｖｐｐ発生回路ＰＧは、
活性化時高電圧Ｖｐｐを発生するＶｐｐ発生器ＰＧａ
と、高電圧Ｖｐｐのレベルを検出し、その検出結果に従
って選択的にＶｐｐ発生器ＰＧａを活性化するＶｐｐレ
ベル検出器ＰＧｂを含む。Ｖｐｐ発生器ＰＧａは、一定
の周期でクロック信号を発生するクロック信号発生器
と、このクロック信号発生器からのクロック信号に従っ
てキャパシタのチャージポンプ動作を利用して高電圧Ｖ
ｐｐを発生するチャージポンプ回路を含む。Ｖｐｐレベ
ル検出器ＰＧｂは、高電圧Ｖｐｐが所定電圧レベル以上
のとき、このＶｐｐ発生器ＰＧａの高電圧発生動作を停
止させる。通常、Ｖｐｐレベル検出器ＰＧｂは、所定の
基準電圧と高電圧Ｖｐｐとの比較結果に従って、Ｖｐｐ
発生器ＰＧａの選択的な活性化を行なう。
【００１６】Ｖｐｐ発生器ＰＧａからの高電圧Ｖｐｐ
は、内部回路ＮＫに含まれるＶｐｐ負荷ＮＫｌへ与えら
れる。Ｖｐｐ負荷ＮＫｌは、図５３に示すＶｐｐ利用回
路ＮＫａと、高電圧Ｖｐｐが伝達される信号線の寄生容
量を含む。
【００１７】半導体回路装置においては、電源投入後速
やかに、内部回路を動作可能状態に設定する必要があ
る。Ｖｐｐ負荷ＮＫｌの有する負荷が大きい場合、Ｖｐ
ｐ発生器ＰＧａは、電源投入後高速で、高電圧Ｖｐｐを
所定電圧レベルに駆動することができなくなり、応じ
て、半導体回路装置を、速いタイミングで動作可能状態
に設定することができなくなる。
【００１８】また、Ｖｐｐレベル検出器ＰＧｂは、正確
に高電圧Ｖｐｐの電圧レベルを検出することが要求され
る。高電圧Ｖｐｐの電圧レベルが必要以上に高い場合、
ＭＯＳトランジスタのゲート絶縁膜の信頼性が低下す
る。また、高電圧Ｖｐｐのレベルが低い場合、ＭＯＳト
ランジスタのしきい値電圧損失の影響を効果的に排除す
ることができなくなる。
【００１９】図５８は、この半導体回路装置の高電圧Ｖ
ｐｐに関連する部分の構成を概略的に示す図である。図
５８においては、この半導体回路装置が半導体記憶装置
の場合の構成を示す。図５８において、内部回路ＮＫ
は、行列状に配列される複数のメモリセル（図５５参
照）を含むメモリセルアレイＮＫｂと、外部からの電源
電圧ＶＤＤとＶｐｐ発生回路ＰＧからの高電圧Ｖｐｐと
を利用してメモリセルアレイＮＫｂのアドレス指定され
た行を選択状態（高電圧Ｖｐｐレベル）へ駆動する行選
択回路ＮＫａａと、メモリセルアレイの選択メモリセル
のデータを外部へ出力する出力回路ＯＢを含む。
【００２０】出力回路ＯＢへは、外部電源電圧ＶＤＤと
独立に出力用電源電圧ＶＤＱが与えられる。出力回路Ｏ
Ｂの数が多くなったとき（多ビット構成）、出力回路Ｏ
Ｂの動作時の電源電圧の変動の影響が内部回路動作に対
し悪影響を及ぼさないようにするためであり、また出力
回路ＯＢを安定に動作させるためである。Ｖｐｐ発生回
路ＰＧからの高電圧Ｖｐｐがまた出力回路ＯＢへ与えら
れる。
【００２１】電源電圧ＶＤＤおよびＶＤＱは、この半導
体回路装置（半導体記憶装置）が用いられるシステムに
応じて、その電圧レベルが定められる。たとえば、小振
幅信号を高速で伝達するためのＳＳＴＬ（スタブ・シリ
ーズ・ターミネーティッド・ロジック）において、ＳＳ
ＴＬ＿２（公称上０Ｖから２．５Ｖの範囲で切換わる信
号に従って動作する）においては、クラスＩおよびクラ
スＩＩの規格が定められており、各規格に応じて、出力
用電源電圧ＶＤＱの電圧レベルが定められ、それに応じ
て、許容最小出力電圧（外部読出電圧）の電圧レベルが
定められる。
【００２２】電源電圧ＶＤＤは内部回路動作のために用
いられており、この電源電圧ＶＤＤは、出力用電源電圧
ＶＤＱ以上であることが要求されるだけである。したが
って、電源電圧ＶＤＤおよびＶＤＱの電圧レベルが異な
る場合、出力回路ＯＢに対し、最適化された高電圧Ｖｐ
ｐを与えることができなくなる。特に、出力電源電圧Ｖ
ＤＱの電圧レベルが、各規格に応じて変更される場合、
高電圧Ｖｐｐのレベルも調整する必要があるが、従来の
構成においては、出力電源電圧ＶＤＱと独立な内部回路
動作用の電源電圧ＶＤＤに従って高電圧Ｖｐｐが生成さ
れており、出力回路用高電圧の最適化ができない。ま
た、各規格に応じて、最適な高電圧Ｖｐｐを生成するこ
とができない。
【００２３】それゆえ、この発明の目的は、高速かつ安
定に所望の電圧レベルの内部電圧を生成することのでき
る半導体回路装置を提供することである。
【００２４】この発明の他の目的は、電源投入時高速で
所望の電圧レベルに内部電圧を到達させることのできる
半導体回路装置を提供することである。
【００２５】この発明のさらに他の目的は、正確に、内
部電圧のレベルを検出し、所望の電圧レベルの基準電圧
を安定に生成することのできる半導体回路装置を提供す
ることである。
【００２６】この発明のさらに他の目的は、１つのチッ
プで、容易に、複数の規格の出力電源電圧に対応するこ
とのできる半導体回路装置を提供することである。
【００２７】
【課題を解決するための手段】請求項１に係る半導体回
路装置は、活性化時所定の電圧レベルの内部電圧を生成
する内部電圧発生手段と、活性化時所定の電圧レベルの
内部電圧のレベルを検出し、該検出結果に従って内部電
圧発生手段を選択的に活性化するための内部電圧レベル
検出手段と、内部電圧を使用する内部回路と、第１の電
源ノードに電源電圧が印加される電源投入時に所定期間
内部電圧レベル検出手段を強制的に活性化するための初
期設定手段を備える。
【００２８】請求項２に係る半導体回路装置は、請求項
１の初期設定手段が、第１の電源ノードの電源電圧の電
圧レベルに応答して電源投入が行なわれたことを示す電
源投入検出信号を出力する電源投入検出手段と、この電
源投入検出信号に応答して、内部電圧レベル検出手段を
活性化する信号を出力する手段とを含む。
【００２９】請求項３に係る半導体回路装置は、請求項
１の初期設定手段が、電源投入時、内部電圧レベル検出
手段を活性化するための電圧レベルに初期設定される信
号ノードと、この信号ノードの電圧レベルに従って内部
電圧レベル検出手段を活性化する信号を出力する手段と
を含む。
【００３０】請求項４に係る半導体回路装置は、請求項
１の初期設定手段が、電源投入時活性化される電源投入
検出信号と電源投入時に内部電圧レベル検出手段を活性
化する電圧レベルに初期設定される信号ノード上の電圧
レベルとに応答して、内部電圧レベル検出手段を活性化
する信号を出力するゲート手段を含む。
【００３１】請求項５に係る半導体回路装置は、請求項
１から４のいずれかの装置がさらに、内部回路の動作期
間を決定する内部回路活性化信号の活性化時初期設定手
段をリセットする手段をさらに備える。内部電圧レベル
検出手段は、この内部回路活性化信号の活性化時活性化
される。
【００３２】請求項６に係る半導体回路装置は、請求項
１の初期設定手段が、電源投入に応答して、所定期間を
カウントし、この所定期間のカウント動作の間内部電圧
レベル検出手段を活性化する信号を出力するタイマ手段
を備える。
【００３３】請求項７に係る半導体回路装置は、所定レ
ベルの内部電圧を発生するための内部電圧発生回路と、
この内部電圧の電圧レベルを検出するための内部電圧レ
ベル検出回路を備える。内部電圧レベル検出回路は、第
１の電源ノードと第１のノードとの間に結合され、その
ゲートに内部電圧に対応する電圧を受ける、第１導電型
の第１の絶縁ゲート型電界効果トランジスタと、この第
１のノードと第２のノードとの間に接続され、そのゲー
トに基準電圧を受ける第１導電型の第２の絶縁ゲート型
電界効果トランジスタと、第２のノードと第３のノード
との間に接続され、そのゲートに第１のノードの電圧を
受ける第１導電型の第３の絶縁ゲート型電界効果トラン
ジスタと、第２および第３のノードと第２の電源ノード
との間に結合され、第２および第３のノードと第２の電
源ノードとの間に電流を流すための電流段とを含む。
【００３４】請求項８に係る半導体回路装置は、請求項
７の電流段が、第２のノードと第２の電源ノードとの間
に結合されかつそのゲートが第３のノードに接続される
第１導電型の第４の絶縁ゲート型電界効果トランジスタ
と、第３のノードと第２の電源ノードとの間に結合され
かつそのゲートが第３のノードに接続される第１導電型
の第５の絶縁ゲート型電界効果トランジスタとを含む。
【００３５】請求項９に係る半導体回路装置は、請求項
７または８の半導体回路装置がさらに、第１の電源ノー
ドと第２の絶縁ゲート型電界効果トランジスタのゲート
との間に接続される容量素子を含む。
【００３６】請求項１０に係る半導体回路装置は、請求
項７または８の第１の電源ノードが、内部電圧と異なる
外部から与えられる電源電圧を受ける。
【００３７】請求項１１に係る半導体回路装置は、請求
項７または８の第１の電源ノードと第１の絶縁ゲート型
電界効果トランジスタのゲートは内部電圧を受ける。
【００３８】請求項１２に係る半導体回路装置は、請求
項７または８の装置が、内部電圧を抵抗分割して第１の
絶縁ゲート型電界効果トランジスタのゲートへ該抵抗分
割した内部電圧を与える分圧手段をさらに備える。
【００３９】請求項１３に係る半導体回路装置は、請求
項７または８の半導体回路装置の第１の電源ノードと第
２の電源ノードへは、互いに電圧極性の異なる電圧が与
えられる。
【００４０】請求項１４に係る半導体回路装置は、請求
項８の第１、第２および第３の絶縁ゲート型電界効果ト
ランジスタのチャネル抵抗を調整するためのトリミング
手段を備える。
【００４１】請求項１５に係る半導体回路装置は、請求
項７から１４のいずれかの半導体回路装置が、さらに、
第２および第３のノードの電圧を差動増幅して出力する
手段を備える。
【００４２】請求項１６に係る半導体回路装置は、第１
のノードと第２のノードとの間に結合され、そのゲート
に第１の信号を受ける第１導電型の第１の絶縁ゲート型
電界効果トランジスタと、第１のノードと第３のノード
との間に結合され、そのゲートに第２の信号を受ける第
１導電型の第２絶縁ゲート型電界効果トランジスタと、
第２のノードと所定電圧を供給する所定電圧供給源に結
合される第４のノードとの間に結合され、かつそのゲー
トが第２のノードに接続される第１導電型の第３の絶縁
ゲート型電界効果トランジスタと、第３のノードと第４
のノードとの間に結合されかつそのゲートが第２のノー
ドに結合される第１導電型の第４の絶縁ゲート型電界効
果トランジスタと、第２および第３のノードの電圧に従
って第１および第２の信号の電圧レベルの比較結果を示
す信号を出力する出力段とを備える。
【００４３】請求項１７に係る半導体回路装置は、請求
項１の初期設定手段が、電源ノードの電圧から生成され
る内部電源電圧が所定の電圧レベルに到達したか否かを
この電源ノードの電圧レベルに基づいて検出する電源電
圧レベル検出回路と、この電源電圧レベル検出回路の出
力信号の非活性化時、内部電圧レベル検出手段を活性化
する信号を出力する手段とを備える。
【００４４】請求項１８に係る半導体回路装置は、請求
項１７の電源電圧レベル検出回路が、電源ノードの電圧
を一方動作電源電圧として動作し、内部ノード上の電圧
信号を反転する第１のインバータと、第１のインバータ
の出力信号に応答して、内部ノードを電源ノードへ結合
する第１のゲート素子と、第１のインバータの出力信号
に応答して、第１のゲート素子と相補的に導通して内部
電源電圧を内部ノードへ伝達する第２のゲート素子と、
電源ノードの電圧を一方動作電源電圧として動作し、内
部ノードの電圧と第１のインバータの出力信号電圧とを
比較し、該比較結果を示す信号を出力する比較手段とを
備える。
【００４５】請求項１９に係る半導体回路装置は、請求
項１８の比較手段が、電源ノードに結合されかつそれぞ
れのゲートに内部ノードの電圧および第１のインバータ
の出力信号を受ける１対の第２導電型の絶縁ゲート型電
界効果トランジスタと、１対の第２導電型の絶縁ゲート
型電界効果トランジスタと第２の電源ノードとの間に結
合されかつそれぞれのゲートと一方導通ノードとが交差
結合された第１導電型の絶縁ゲート型電界効果トランジ
スタの対を含む。
【００４６】請求項２０に係る半導体回路装置は、請求
項１の初期設定手段が、第２の基準電圧との比較により
電源ノードへ与えられた電圧から生成される内部電源電
圧を受ける第１のインバータを含む。この第１のインバ
ータは第１の基準電圧を一方動作電源電圧として動作す
る。
【００４７】この請求項２０の半導体回路装置の初期設
定手段は、さらに、電源ノードの電圧を一方動作電源電
圧として動作し、第１および第２の出力ノードの電位を
ラッチするインバータラッチと、第１の出力ノードを第
１のインバータの出力信号に従って電源ノード上の電圧
と異なる論理の電圧を与える第２の電源ノードの電圧レ
ベルへ駆動する第１のドライブ素子と、第１のインバー
タの入力信号に従ってインバータラッチの第２の出力ノ
ードを第２電源ノードの電圧レベルへ駆動する第２のド
ライブ素子とを含む。第２の出力ノードから内部電圧レ
ベル検出手段を活性化するための信号が出力される。
【００４８】請求項２１に係る半導体回路装置は、請求
項７または８の半導体回路装置が、さらに、電源投入時
第１の電源ノードの電圧から生成される参照電圧を基準
電圧として与え、所定時間経過後この第１の電源ノード
の電圧から生成される内部電源電圧またはこの内部電源
電圧に対応する電圧を基準電圧として印加する印加手段
を備える。
【００４９】請求項２２に係る半導体回路装置は、請求
項２１の印加手段が、第１の電源ノードの電圧を一方動
作電源電圧として動作し、内部ノード上の電圧信号を反
転する第１のインバータと、第１のインバータの出力信
号に応答して内部ノードを第１の電源ノードへ結合する
第１のゲート素子と、第１のインバータの出力信号に応
答して、第１のゲート素子と相補的に導通して内部電源
電圧を内部ノードへ伝達する第２のゲート素子と、第１
の電源ノードを一方動作電源電圧として動作し、内部ノ
ードの電圧と第１のインバータの出力信号電圧とを比較
し、該比較結果を示す信号を出力する比較手段とを備え
る。この比較手段の出力信号に従って基準電圧の切換え
が行なわれる。
【００５０】請求項２３に係る半導体回路装置は、請求
項２１の印加手段が、第２の基準電圧を一方動作電源電
圧として動作し、第２の基準電圧との比較により第１の
電源ノードへ与えられた電圧から生成される電圧を受け
る第１のインバータと、第１の電源ノードの電圧を一方
動作電源電圧として動作し、第１および第２の出力ノー
ドの電圧をラッチするインバータラッチと、第１のイン
バータの出力信号に従って第１の出力ノードを第１の電
源ノードの電圧と異なる論理の電圧を与える第２の電源
ノードの電圧レベルへ駆動する第１のドライブ素子と、
第１のインバータの入力信号に従って、インバータラッ
チの第２の出力ノードを第２の電源ノードの電圧レベル
へ駆動する第２のドライブ素子を含む。第２の出力ノー
ドから基準電圧切換信号が出力される。
【００５１】請求項２４に係る半導体回路装置は、電源
ノードの電圧から内部電圧を発生する手段と、基準電圧
とこの内部電圧とを比較し、該比較結果に従って内部電
圧発生手段を活性化する手段と、電源ノードへの電源電
圧の印加時から所定時間この電源ノードの電圧に基づい
て生成された参照電圧を基準電圧とし、かつこの所定時
間の経過後電源ノードの電圧から生成される内部電源電
圧に対応する電圧を基準電圧として印加する基準電圧切
換手段を備える。この基準電圧切換手段は、電源ノード
の電圧レベルに基づいて内部電源電圧が所定のレベルに
到達したか否かを判定する手段と、この判定手段の出力
信号に従って基準電圧を切換える選択手段を含む。
【００５２】請求項２５に係る半導体回路装置は、請求
項２４の判定手段が、電源ノードの電圧を一方動作電源
電圧として動作し、内部ノード上の電圧信号を反転する
第１のインバータと、第１のインバータの出力信号に応
答して内部ノードを電源ノードへ結合する第１のゲート
素子と、第１のインバータの出力信号に応答して、第１
のゲート素子と相補的に導通して内部電源電圧を内部ノ
ードへ伝達する第２のゲート素子と、電源ノードの電圧
を一方動作電源電圧として動作し、内部ノードの電圧と
第１のインバータの出力信号電圧とを比較し、該比較結
果を示す信号を出力する比較手段とを備える。この比較
手段から判定手段の出力信号が出力される。
【００５３】請求項２６に係る半導体回路装置は、請求
項２４の判定手段が、第１の基準電圧を一方動作電源電
圧として動作し、第２の基準電圧との比較により電源ノ
ードに与えられた電圧から生成される内部電源電圧を受
ける第１のインバータと、第１の電源ノードの電圧を一
方動作電源電圧として動作し、第１および第２の出力ノ
ードの電圧をラッチするインバータラッチと、第１のイ
ンバータの出力信号に従って第１の出力ノードを、第１
の電源ノードの電圧と異なる論理の電圧を与える第２の
電源ノードの電圧レベルへ駆動する第１のドライブ素子
と、第１のインバータの入力信号に従ってインバータラ
ッチの第２の出力ノードを第２の電源ノードの電圧レベ
ルへ駆動する第２のドライブ素子を含む。この第２の出
力ノードから基準電圧を切換えるための信号が出力され
る。
【００５４】請求項２７に係る半導体回路装置は、電源
ノードの電圧から生成される基準電圧との比較に基づい
て電源ノードの電圧から内部電圧を生成する内部電圧発
生回路と、この内部電圧発生回路からの内部電圧が所定
のレベルに到達したか否かを電源ノードの電圧に従って
判定する判定回路と、この判定回路からの判定結果指示
信号に応答して能動状態におかれる、内部電圧を使用す
る内部回路を備える。
【００５５】請求項２８に係る半導体回路装置は、請求
項２７の判定回路が、電源ノードの電圧を一方動作電源
電圧として動作し、内部ノード上の電圧信号を反転する
第１のインバータと、この第１のインバータの出力信号
に応答して内部ノードを電源ノードへ結合する第１のゲ
ート素子と、第１のインバータの出力信号に応答して、
第１のゲート素子と相補的に導通して内部電圧を内部ノ
ードへ伝達する第２のゲート素子と、電源ノードの電圧
を一方動作電源電圧として動作し、内部ノードの電圧と
第１のインバータの出力信号電圧とを比較し、該比較結
果を示す信号を出力する比較手段とを備える。
【００５６】請求項２９に係る半導体回路装置は、請求
項２７の判定回路が、第１の基準電圧を一方動作電源電
圧として動作し、内部電圧を受ける第１のインバータ
と、電源ノードの電圧を一方動作電源電圧として動作
し、第１および第２の出力ノードの電圧をラッチするイ
ンバータラッチと、第１のインバータの出力信号に従っ
て、第１の出力ノードを第１の電源ノードの電圧と異な
る論理の電圧を与える第２の電源ノードの電圧レベルへ
駆動する第１のドライブ素子と、第１のインバータの入
力信号に従って、インバータラッチの第２の出力ノード
を第２の電源ノードの電圧レベルへ駆動する第２のドラ
イブ素子とを含む。この第２の出力ノードから判定結果
を示す信号が出力される。
【００５７】請求項３０に係る半導体回路装置は、一定
周期の主クロック信号を受けて、この主クロック信号に
同期した第１、第２および第３の制御クロック信号を発
生する手段と、第１の制御クロック信号を受けてその出
力ノードに伝達する第１の容量素子と、第２の制御クロ
ック信号を受けてその出力ノードに該受けた制御クロッ
ク信号を伝達する第２の容量素子と、第３の制御クロッ
ク信号を受けてその出力ノードに該受けた第３の制御ク
ロック信号を伝達する第３の容量素子と、電源ノードと
第１の容量素子の出力ノードとの間に接続され、第１の
容量素子の出力ノードを所定電圧にプリチャージするた
めの第１のプリチャージ素子と、第１の容量素子の出力
ノードの信号電圧に応答して第３の容量素子の出力ノー
ドを電源ノードの電圧レベルへプリチャージする第２の
プリチャージ素子と、第１の容量素子の出力ノードの信
号電圧に応答して、第２の容量素子の出力ノードを電源
ノードの電圧レベルにプリチャージする第３のプリチャ
ージ素子と、第２の容量素子の出力ノードの信号電圧に
応答して、第３の容量素子の出力ノードの信号電圧を内
部電圧出力ノードへ伝達する出力素子と、導通時第１の
容量素子の出力ノードの電圧レベルを所定電圧レベルに
クランプするクランプ素子を備える。
【００５８】請求項３１に係る半導体回路装置は、請求
項３０のクランプ素子が第３の容量素子の出力ノードの
電圧に応答して導通し、第１の容量素子の出力ノードを
電源ノードへ結合するＭＯＳトランジスタを含む。
【００５９】請求項３２係る半導体回路装置は、外部か
らの第１の電源電圧から第１の内部電圧を発生する第１
の内部電圧発生回路と、外部からの第１の電源電圧の電
圧レベルと異なる、かつ論理が同じ第２の電源電圧から
第２の内部電圧を発生する第２の内部電圧発生回路と、
この第１の内部電圧を利用して所定の動作を行なって内
部信号を生成する内部回路と、第２の内部電圧を一方動
作電源電圧として動作し、この内部回路からの内部信号
を受けて第２の電源電圧レベルの信号を外部へ出力する
出力回路とを備える。
【００６０】請求項３３に係る半導体回路装置は、請求
項３２の第１の内部電圧発生回路が、第１の電源電圧に
基づいて第１の内部電圧のレベルを検出する第１のレベ
ル検出器と、第１のレベル検出器の出力信号に応答して
選択的に活性化され、この第１の電源電圧から第１の内
部電圧を生成する第１の電圧生成器とを含む。第２の内
部電圧発生回路は、第２の電源電圧に基づいて第２の内
部電圧のレベルを検出する第２のレベル検出器と、第２
のレベル検出器の出力信号に応答して第２の電源電圧か
ら第２の内部電圧を生成する第２の内部電圧生成器を含
む。
【００６１】請求項３４に係る半導体回路装置は、請求
項３２の第１の内部電圧発生回路が、第１の電源電圧に
基づいて第１の内部電圧のレベルを検出する第１のレベ
ル検出器と、第１のレベル検出器の出力信号に応答して
選択的に活性化され、この第１の電源電圧から第１の内
部電圧を生成する第１の電圧生成器とを含む。第２の内
部電圧発生回路は、第２の電源電圧に基づいて第２の内
部電圧のレベルを検出する第２のレベル検出器と、この
第２の電圧レベル検出器の出力信号に応答して選択的に
活性化され、第１の電源電圧から第２の内部電圧を生成
する第２の内部電圧生成器とを含む。
【００６２】請求項３５に係る半導体回路装置は、請求
項３２の第１の内部電圧発生回路が、第１の電源電圧を
降圧して得られる降圧電圧に基づいて第１の内部電圧の
電圧レベルを検出する第１の電圧レベル検出器と、この
第１の電圧レベル検出器の出力信号に従って選択的に活
性化され、第１の内部電圧を生成する第１の電圧生成器
を含み、第２の内部電圧発生回路は、第２の電源電圧に
基づいて第２の内部電圧の電圧レベルを検出する第２の
電圧レベル検出器と、この第２の電圧レベル検出器の出
力信号に応答して選択的に活性化され、第２の電源電圧
から第２の内部電圧を生成する回路とを含む。
【００６３】請求項３６に係る半導体回路装置は、請求
項３２の第１の内部電圧発生回路が、第１の電源電圧に
基づいて第１の内部電圧のレベルを検出する第１の電圧
レベル検出器と、この第１の電圧レベル検出器の出力信
号に応答して選択的に活性化され、第１の電源電圧から
第１の内部電圧を生成する第１の内部電圧生成器とを含
む。第２の内部電圧発生回路は、第２の電源電圧に基づ
いて第２の内部電圧のレベルを検出する第２の電圧レベ
ル検出器と、第２の電圧レベル検出器の出力信号に応答
して選択的に活性化され、第１の電源電圧から第２の内
部電圧を生成する第２の電圧生成器を含む。
【００６４】電源投入時所定期間強制的に、選択的に活
性化される内部電圧発生手段の発生する内部電圧のレベ
ルを検出する内部電圧レベル検出手段を活性化すること
により、比較的大きな電流駆動力を有する内部電圧発生
手段を電源投入後所定期間活性化することができ、高速
で所定の電圧レベルの内部電圧を発生することができ
る。
【００６５】また、内部電圧のレベルを決定する基準電
圧を電源投入直後は外部電源電圧に基づいて生成するこ
とにより、基準電圧に応じて内部電圧を高速に安定化で
きる。
【００６６】また、発生する内部電圧のレベルを、この
発生源となる外部電源電圧のレベルに基づいて検出する
ことにより、安定な電圧レベルを基準として、内部電圧
が所望の電圧レベルに到達したか否かを正確に判定する
ことができる。
【００６７】また、同一導電型の絶縁ゲート型電界効果
トランジスタのみを用いて基準電圧と内部電圧とを比較
することにより、ほぼ同じ動作領域で絶縁ゲート型電界
効果トランジスタを動作させて、これらの内部電圧およ
び基準電圧の差に応じた信号を生成することができ、正
確な内部電圧レベル検出動作が可能となる。
【００６８】また、出力回路の電源電圧と内部回路に対
し互いに独立な電源電圧が供給される場合、それぞれの
電源電圧に応じて内部電圧を生成することにより、出力
回路の電源電圧は、この外部から与えられる電源電圧の
レベルに応じた最適な値に設定することができ、外部か
ら与えられる電源電圧レベルに応じて最適なレベルの内
部電圧を生成することができ、１つのチップで複数種類
の電源電圧のインターフェイス規格に対応することがで
きる。
【００６９】
【発明の実施の形態】［実施の形態１］［全体の構成］
図１は、この発明の実施の形態に従う半導体回路装置の
全体の構成を概略的に示す図である。図１においては、
半導体回路装置として、半導体記憶装置が示される。以
下、半導体回路装置を半導体記憶装置として説明する。
【００７０】図１において、半導体記憶装置１は、行列
状に配列される複数のメモリセルを有しかつ階層ワード
線構成を有するメモリセルアレイ２と、図示しないアド
レスバッファからのロウアドレス信号に従ってメモリセ
ルアレイ２の行を選択するための行選択回路３と、この
行選択回路３からの行選択信号に従ってメモリセルアレ
イ２の選択された行に対応するワード線（サブワード線
およびメインワード線）を選択状態へ駆動する行駆動回
路４と、選択行（サブワード線）に接続されるメモリセ
ルのデータを検知、増幅およびラッチするセンスアンプ
５と、図示しないアドレスバッファからの列アドレス信
号に従ってメモリセルアレイ２の列を選択する列選択回
路６と、列選択回路６により選択されたメモリセルのデ
ータを外部へ読出す出力回路７を含む。
【００７１】この半導体記憶装置１は、さらに、外部か
らの電源電圧（デバイス電源電圧）ＶＤＤを降圧して内
部電源電圧ＶｃｃｐおよびＶｃｃａを生成する内部電源
回路１０と、デバイス電源電圧ＶＤＤおよび外部からの
出力用電源電圧ＶＤＤＱに従って、アレイ用高電圧Ｖｐ
ｐａおよび出力用高電圧Ｖｐｐｏを発生する高電圧発生
回路１２と、デバイス電源電圧ＶＤＤおよび／または出
力用電源電圧ＶＤＤＱが投入されたことを検出する電源
投入検出回路１４を含む。半導体記憶装置１の内部動作
は、外部からの制御信号φＣを受ける制御回路８により
制御される。この制御回路８は、各種内部制御信号を生
成する。
【００７２】内部電源回路１０は、デバイス電源電圧Ｖ
ＤＤを降圧し、行選択回路３、列選択回路６および制御
回路８へ与えられる電源電圧（周辺電源電圧）Ｖｃｃｐ
を生成し、かつセンスアンプ５および図示しない読出／
書込回路（選択されたメモリセルへのデータの書込／読
出を行なう回路）に対する電源電圧（センスアンプ電源
電圧）Ｖｃｃａを生成する。周辺電源電圧Ｖｃｃｐおよ
びセンスアンプ電源電圧Ｖｃｃａは、同じ電圧レベルで
あってもよく、また周辺電源電圧Ｖｃｃｐがセンスアン
プ電源電圧Ｖｃｃａよりも高く設定されてもよい。
【００７３】周辺電源電圧Ｖｃｃｐがセンスアンプ電源
電圧Ｖｃｃａよりも高い場合、周辺回路を高速で動作さ
せることができ、またメモリセルアレイ２内におけるメ
モリセルへ高電圧が印加されるのを防止することができ
る。周辺電源電圧Ｖｃｃｐとセンスアンプ電源電圧Ｖｃ
ｃａが同じ電圧レベルの場合、センスアンプ電源電圧Ｖ
ｃｃａを別に発生することにより、センスアンプ動作時
に大きく流れる電流（ビット線充放電電流）に対し、大
きな駆動力でもって電流を供給し、センスアンプ電源電
圧Ｖｃｃａを安定に保持することができる。
【００７４】また、センスアンプ電源電圧Ｖｃｃａは、
周辺電源電圧Ｖｃｃｐほど高速応答特性が要求されな
い。周辺電源電圧Ｖｃｃｐは内部信号の論理レベルを決
定するため、高速応答して、正確なＨレベル／Ｌレベル
を決定する必要があり、一方メモリセルデータの検知、
増幅およびラッチ時においては、比較的ゆるやかな応答
特性で、センスアンプ電源電圧を元の状態に復帰させて
も、安定にメモリセルデータをラッチすることができる
ためである。応答／動作特性に応じて降圧回路を最適化
できる。
【００７５】高電圧発生回路１２は、デバイス電源電圧
ＶＤＤおよび出力用電源電圧ＶＤＤＱに従って行駆動回
路４へ与えられるアレイ高電圧Ｖｐｐａおよび出力回路
７へ与えられる出力用高電圧Ｖｐｐｏを生成する。この
高電圧発生回路１２における高電圧発生態様は、後に詳
細に説明するが、さまざまな発生態様が存在するため、
ここでは単に高電圧Ｖｐｐａ（ワード線上に伝達される
アレイ高電圧）がデバイス電源電圧ＶＤＤから生成さ
れ、出力用高電圧Ｖｐｐｏが、出力用電源電圧ＶＤＤＱ
から生成されることを簡単に述べる。
【００７６】電源投入検出回路１４は、デバイス電源電
圧ＶＤＤおよび／または出力用電源電圧ＶＤＤＱが投入
されると、所定期間電源投入検出信号ＺＰＯＲを活性状
態のＬレベルに保持し、内部回路が、不安定な電源電圧
レベルで動作するのを防止する。この電源投入検出回路
１４は、また、外部からの出力用電源電圧ＶＤＤＱの投
入を検出し、該出力用外部電源電圧ＶＤＤＱの投入時、
出力回路７の動作を停止させるように構成されてもよ
い。
【００７７】図２は、図１に示すメモリアレイ２の構成
を概略的に示す図である。図２において、メモリセルア
レイ２は、行方向に沿って複数のアレイブロックＭＡ０
〜ＭＡｎに分割される。アレイブロックＭＡ０〜ＭＡｎ
の各々は、行列状に配列される複数のメモリセル（ダイ
ナミック型メモリセル）を含む。メインワード線ＭＷＬ
が、これらのアレイブロックＭＡ０〜ＭＡｎに共通に配
設される。アレイブロックＭＡ０〜ＭＡｎそれぞれにお
いて、このメインワード線ＭＷＬに対応して、サブワー
ド線ＳＷＬ０〜ＳＷＬｎがそれぞれ配置される。１本の
メインワード線ＭＷＬに対し、１つのアレイブロックに
おいて複数本のサブワード線が対応して配置されてもよ
い。サブワード線ＳＷＬ０〜ＳＷＬｎそれぞれにおいて
対応のアレイブロックＭＡ０〜ＭＡｎにおける１行のメ
モリセルが接続される。
【００７８】メインワード線ＭＷＬとサブワード線ＳＷ
Ｌ０〜ＳＷＬｎそれぞれとの間に、メインワード線ＭＷ
Ｌ上の信号電位とブロック選択信号φＢ０〜φＢｎにそ
れぞれ応答するサブワード線ドライバＳＷＤ０〜ＳＷＤ
ｎが設けられる。サブワード線ＳＷＤ０〜ＳＷＤｎは、
メインワード線ＭＷＬが選択状態にありかつ対応のブロ
ック選択信号φＢ０〜φＢｎが選択状態のときに、対応
のサブワード線ＳＷＬ０〜ＳＷＬｎを選択状態へ駆動す
る。サブワード線ＳＷＬ０〜ＳＷＬｎの各々は、選択
時、高電圧発生回路１２からのアレイ用高電圧Ｖｐｐａ
のレベルに、対応のサブワード線ドライバＳＷＤ０〜Ｓ
ＷＤｎにより駆動される。
【００７９】メインワード線ＭＷＬは、選択時に、接地
電圧レベルに駆動されるかアレイ高電圧Ｖｐｐａの電圧
レベルに駆動される、この電圧レベルは、サブワード線
ドライバＳＷＤ０〜ＳＷＤｎの構成により決定される。
本発明の実施の形態においては、サブワード線ドライバ
ＳＷＤ０〜ＳＷＤｎは、インバータの機能を有し、選択
メインワード線ＭＷＬは、接地電圧レベルに駆動され、
非選択メインワード線は、アレイ高電圧Ｖｐｐａレベル
に保持される。
【００８０】図３（Ａ）は、図１に示す行選択回路３お
よび行駆動回路４の構成を示す図である。図３（Ａ）に
おいては、１つのメインワード線に関連する部分の構成
を代表的に示す。
【００８１】図３（Ａ）において、行選択回路３は、図
示しないアドレスバッファから与えられるロウアドレス
信号ＲＡをプリデコードし、プリデコード信号ＸＬおよ
びＺＸＫを出力するプリデコーダ３ａと、メインワード
線それぞれに対応して設けられ、プリデコーダ３ａから
のプリデコード信号ＸＬおよびＺＸＫをさらにデコード
するデコード回路３ｂを含む。プリデコーダ３ａからの
プリデコード信号ＸＬおよびＺＸＫは、周辺電源電圧Ｖ
ｃｃｐの振幅を有する。ロウデコード回路３ｂは、プリ
デコード信号ＸＬに従ってプリデコード信号ＺＸＫを行
選択信号線４ｃ上に伝達するｎチャネルＭＯＳトランジ
スタ３ｂを含む。
【００８２】行駆動回路４は、周辺電源電圧Ｖｃｃｐを
一方動作電源電圧として動作し、リセット信号ＲＳＴを
反転するＣＭＯＳインバータ４ａと、ＣＭＯＳインバー
タ４ａの出力信号の振幅をアレイ高電圧Ｖｐｐａのレベ
ルに変換するレベル変換回路４ｂと、レベル変換回路４
ｂの出力信号に従って行選択信号線４ｃを選択的にアレ
イ高電圧Ｖｐｐａのレベルにプリチャージするｐチャネ
ルＭＯＳトランジスタで構成されるプリチャージ素子４
ｄと、行選択信号線４ｃ上の信号を反転するＣＭＯＳイ
ンバータ４ｅと、ＣＭＯＳインバータ４ｅの出力信号を
反転して、メインワード線駆動信号ＺＷＬを生成するＣ
ＭＯＳインバータ４ｆと、ＣＭＯＳインバータ４ｅの出
力信号に従って、行選択信号線４ｃをアレイ高電圧Ｖｐ
ｐａのレベルに保持するｐチャネルＭＯＳトランジスタ
で構成される電圧保持素子４ｇを含む。
【００８３】ＣＭＯＳインバータ４ａは、ｐチャネルＭ
ＯＳトランジスタ４ａａとｎチャネルＭＯＳトランジス
タ４ａｂとを含む。レベル変換回路４ｂは、それぞれの
ソースがアレイ高電圧Ｖｐｐａ供給ノードに結合されか
つゲートおよびドレインが交差結合される１対のｐチャ
ネルＭＯＳトランジスタ４ｂａおよび４ｂｂと、ＣＭＯ
Ｓインバータ４ａの出力信号に従ってｐチャネルＭＯＳ
トランジスタ４ｂｂのゲートを接地電圧レベルへ放電す
るｎチャネルＭＯＳトランジスタ４ｂｃと、リセット信
号ＲＳＴに従ってｐチャネルＭＯＳトランジスタ４ｂａ
のゲートを接地電圧レベルに放電するｎチャネルＭＯＳ
トランジスタ４ｂｄを含む。
【００８４】ＣＭＯＳインバータ４ｅは、ｐチャネルＭ
ＯＳトランジスタ４ｅａおよびｎチャネルＭＯＳトラン
ジスタ４ｅｂを含み、アレイ高電圧Ｖｐｐａを一方動作
電源電圧として動作する。ＣＭＯＳインバータ４ｆは、
ｐチャネルＭＯＳトランジスタ４ｆａとｎチャネルＭＯ
Ｓトランジスタ４ｆｂを含み、アレイ高電圧Ｖｐｐａを
一方動作電源電圧として動作する。次に、この図３
（Ａ）に示す行選択回路３および行駆動回路４の動作に
ついて簡単に説明する。
【００８５】スタンバイ状態においては、リセット信号
ＲＳＴはＨレベルにあり、ＣＭＯＳインバータ４ａの出
力信号は接地電圧レベルのＬレベルである。レベル変換
回路４ｂにおいては、ＭＯＳトランジスタ４ｂｂがオン
状態にあり、ＭＯＳトランジスタ４ｂｃがオフ状態にあ
る。したがって、ｐチャネルＭＯＳトランジスタ４ｂａ
のゲートが接地電圧レベルに放電され、ＭＯＳトランジ
スタ４ｂａがオン状態となり、ｐチャネルＭＯＳトラン
ジスタ４ｂｂのゲート電圧レベルはアレイ高電圧Ｖｐｐ
ａレベルとなり、ＭＯＳトランジスタ４ｂｂはオフ状態
にある。このレベル変換回路４ｂからの接地電圧レベル
のＬレベルの信号に従って、プリチャージ素子４ｄがオ
ン状態にあり、行選択信号線４ｃをアレイ高電圧Ｖｐｐ
ａレベルにプリチャージする。
【００８６】ＣＭＯＳインバータ４ｅの出力信号は接地
電圧レベルであり、応じて電圧保持素子４ｇがオン状態
となり、また行選択信号線４ｃへアレイ高電圧Ｖｐｐａ
を伝達する。ＣＭＯＳインバータ４ｆは、このＣＭＯＳ
インバータ４ｅからの信号を反転し、アレイ高電圧Ｖｐ
ｐａレベルのメインワード線駆動信号ＺＷＬを出力す
る。したがって、スタンバイ状態においては、メインワ
ード線は、アレイ高電圧Ｖｐｐａレベルに保持される。
【００８７】１つのメモリサイクル（アクティブサイク
ル）が始まると、リセット信号ＲＳＴが、Ｌレベルとな
り、ＣＭＯＳインバータ４ａの出力信号が、周辺電源電
圧Ｖｃｃｐレベルとなる。レベル変換回路４ｂにおい
て、ＭＯＳトランジスタ４ｂｃがオン状態となり、ｐチ
ャネルＭＯＳトランジスタ４ｂｂのゲートを接地電圧レ
ベルへ放電しＭＯＳトランジスタ４ｂｂをオン状態へ移
行させる。ＭＯＳトランジスタ４ｂｄが、ＬレベルのＬ
レベルのリセット信号ＲＳＴに従ってオフ状態となり、
レベル変換回路４ｂの出力信号がアレイ高電圧Ｖｐｐａ
レベルに上昇する。レベル変換回路４ｂの出力信号がア
レイ高電圧Ｖｐｐａレベルに上昇すると、ＭＯＳトラン
ジスタ４ｂａがオフ状態となり、ＭＯＳトランジスタ４
ｂｂのゲートは、接地電圧レベルに保持される。レベル
変換回路４ｂからのＨレベル（アレイ高電圧Ｖｐｐａレ
ベル）の信号に従って、プリチャージ素子４ｄがオフ状
態となる。
【００８８】メモリサイクル（アクティブサイクル）の
開始により、プリデコーダ３ａが活性化され、与えられ
たロウアドレス信号ＲＡをプリデコードし、プリデコー
ド結果に従ってプリデコード信号ＸＬおよびＺＸＫをＨ
レベルまたはＬレベルに駆動する。対応のメインワード
線がアドレス指定されたとき、プリデコード信号ＸＬが
周辺電源電圧ＶｃｃｐレベルのＨレベルとなり、一方、
プリデコード信号ＺＸＫはＬレベルとなる。ロウデコー
ド回路３ｂがこれらのプリデコード信号ＸＬおよびＺＸ
Ｋをデコードし、そのデコード結果に従って行選択信号
線４ｃを駆動する。対応のメインワード線がアドレス指
定されて選択されたとき、ロウデコード回路３ｂにおい
て、ｎチャネルＭＯＳトランジスタ３ｂａがオン状態と
なり、行選択信号線４ｃが接地電圧レベルへ駆動される
（プリデコード信号ＺＸＫが接地電圧レベル）。この行
選択信号線４ｃの電圧レベルが低下すると、ＣＭＯＳイ
ンバータ４ｅの出力信号がアレイ高電圧Ｖｐｐａレベル
へ上昇し、電圧保持素子４ｇがオフ状態となり、行選択
信号線４ｃは、このプリデコード信号ＺＸＫに従って安
定に接地電圧レベルに駆動される。ＣＭＯＳインバータ
４ｆが、このＣＭＯＳインバータ４ｅからのＨレベルの
信号を反転し、メインワード線駆動信号ＺＷＬが、接地
電圧レベルとなる。
【００８９】一方、対応のメインワード線が非選択状態
のとき、プリデコード信号ＸＬがＬレベルまたはプリデ
コード信号ＺＸＫがＨレベルである。プリデコード信号
ＸＬがＬレベルのとき、ロウデコード回路３ｂのＭＯＳ
トランジスタ３ｂａはオフ状態にあり、行選択信号線４
ｃは、ＣＭＯＳインバータ４ｅおよび電圧保持素子４ｇ
のラッチ回路により、アレイ高電圧Ｖｐｐａのレベルを
保持する。プリデコード信号ＸＬおよびＺＸＫがともに
Ｈレベルのとき、ロウデコード回路３ｂから、行選択信
号線４ｃに、周辺電源電圧ＶｃｃｐレベルのＨレベルの
信号が伝達される。行選択信号線４ｃは、電圧保持素子
４ｇにより、アレイ高電圧Ｖｐｐａレベルに保持され、
したがって、この場合においても、メインワード線駆動
信号ＸＷＬは、アレイ高電圧Ｖｐｐａのレベルを保持す
る。このプリデコード信号ＸＬおよびＺＸＫがともにＨ
レベルのとき、ｎチャネルＭＯＳトランジスタ３ｂａ
は、そのゲートに、周辺電源電圧Ｖｃｃｐレベルの信号
を受けているため、デカップリングトランジスタとして
動作し、アレイ高電圧Ｖｐｐａが、プリデコーダ３ａに
伝達されるのを防止する。
【００９０】１つのメモリサイクルが完了すると、リセ
ット信号ＲＳＴがＨレベルへ駆動され、行選択信号線４
ｃが、アレイ電源電圧Ｖｐｐａレベルに設定される。
【００９１】なお、リセット信号ＲＳＴは、スタンバイ
状態の間、周辺電源電圧ＶｃｃｐレベルのＨレベルに保
持され、アクティブサイクルの間、接地電圧レベルに保
持される。このリセット信号ＲＳＴは、図１に示す制御
回路８から出力される。
【００９２】図３（Ｂ）は、図２に示すサブワード線ド
ライバＳＷＤ０〜ＳＷＤｎの構成を示す図である。図３
（Ｂ）においては、１つのサブワード線ＳＷＬに対応し
て設けられるサブワード線ドライバＳＷＤを代表的に示
す。図３（Ｂ）において、メインワード線ＭＷＬは、相
補なメインワード線駆動信号ＺＷＬおよびＷＬを伝達す
る１対のメインワード線ＭＷＬａおよびＭＷＬｂを含
む。図３（Ａ）に示す行駆動回路４からのメインワード
線駆動信号ＺＷＬは、メインワード線ＭＷＬｂ上に伝達
される。
【００９３】サブワード線ドライバＳＷＤは、メインワ
ード線ＭＷＬｂ上のメインワード線駆動信号ＺＷＬがＬ
レベル（接地電圧レベル）のとき導通し、プリデコード
信号ＸＪをサブワード線ＳＷＬ上に伝達するｐチャネル
ＭＯＳトランジスタ４ｈと、メインワード線ＭＷＬｂ上
のメインワード線駆動信号ＺＷＬがＨレベルのときオン
状態となり、サブワード線ＳＷＬを接地電圧レベルへ駆
動するｎチャネルＭＯＳトランジスタ４ｉと、メインワ
ード線ＭＷＬａ上のメインワード線駆動信号ＷＬがＨレ
ベルのとき導通し、プリデコード信号ＸＪをサブワード
線ＳＷＬに伝達するｎチャネルＭＯＳトランジスタ４ｊ
を含む。プリデコード信号ＸＪは、図３（Ａ）に示すプ
リデコーダ３ａが出力されるプリデコード信号を、さら
にレベル変換して得られる信号であり、アレイ高電圧Ｖ
ｐｐａの振幅を有する。次に、この図３（Ｂ）に示すサ
ブワード線ドライブ回路ＳＷＤの動作について簡単に説
明する。
【００９４】メインワード線駆動信号ＺＷＬがＨレベル
のとき、ＭＯＳトランジスタ４ｈがオフ状態、ＭＯＳト
ランジスタ４ｉがオン状態にあり、サブワード線ＳＷＬ
は、接地電圧レベルに保持される。この状態において
は、メインワード線ＭＷＬａ上のメインワード線駆動信
号ＷＬは、Ｌレベルであり、ＭＯＳトランジスタ４ｊは
オフ状態にある。
【００９５】メインワード線駆動信号ＺＷＬがＬレベル
に駆動されると、ＭＯＳトランジスタ４ｉがオフ状態と
なる。一方、メインワード線ＭＷＬａ上のメインワード
線駆動信号ＷＬがＨレベルとなり、ＭＯＳトランジスタ
４ｊがオン状態となる。プリデコード信号ＸＪが、アレ
イ高電圧ＶｐｐａレベルのＨレベルのときには、ｐチャ
ネルＭＯＳトランジスタ４ｈがオン状態となり、サブワ
ード線ＳＷＬ上に、アレイ高電圧Ｖｐｐａレベルの信号
が伝達され、この選択サブワード線ＳＷＬが、アレイ高
電圧Ｖｐｐａレベルに駆動される。一方、プリデコード
信号ＸＪが、接地電圧レベルのＬレベルのときには、ｐ
チャネルＭＯＳトランジスタ４ｈがオフ状態となり、サ
ブワード線ＳＷＬへは、ｎチャネルＭＯＳトランジスタ
４ｊを介して、接地電圧レベルのプリデコード信号ＸＪ
が伝達され、サブワード線ＳＷＬは非選択状態を維持す
る。ｎチャネルＭＯＳトランジスタ４ｊは、メインワー
ド線が選択されかつプリデコード信号ＸＪが非選択状態
のＬレベルのとき、ＭＯＳトランジスタ４ｈおよび４ｉ
がともにオフ状態となり、サブワード線ＳＷＬがフロー
ティング状態となるのを防止するために設けられる。し
たがって、このメインワード線ＭＷＬａ上に伝達される
メインワード線駆動信号ＷＬの振幅は、アレイ電源電圧
Ｖｐｐａでなく、周辺電源電圧Ｖｃｃｐの振幅であって
もよい。
【００９６】図３（Ｃ）は、プリデコード信号ＸＪの効
果を説明するための図である。図３（Ｃ）に示すよう
に、１つのメインワード線ＭＷＬに対し、複数（図３
（Ｃ）において４本）のサブワード線ＳＷＬａ〜ＳＷＬ
ｄが設けられる。サブワード線ＳＷＬａ〜ＳＷＬｄそれ
ぞれに対し、サブワード線ドライバＳＷＤａ〜ＳＷＤｄ
が設けられる。これらのサブワード線ドライバＳＷＤａ
〜ＳＷＤｄに対し、それぞれプリデコード信号ＸＪａ〜
ＸＪｄが与えられる。サブワード線ドライバＳＷＤａ〜
ＳＷＤｄは、また、共通にメインワード線ＭＷＬ上の信
号を受ける。
【００９７】サブワード線ＳＷＬａ〜ＳＷＬｄとビット
線ＢＬの交差部に、メモリセルＭＣが配置される。メモ
リセルＭＣは、１トランジスタ／１キャパシタ型の構造
を備える。
【００９８】プリデコード信号ＸＪａ〜ＸＪｄの１つが
アクティブサイクル時選択状態へ駆動される。したがっ
てメインワード線ＭＷＬが選択されると、プリデコード
信号ＸＪａ〜ＸＪｄに従って、サブワード線ＳＷＬａ〜
ＳＷＬｄのうち１つのサブワード線が選択状態へ駆動さ
れる。４本のサブワード線ＳＷＬａ〜ＳＷＬｄに対し、
１つのメインワード線駆動回路を設けるだけでよく、十
分余裕をもって、メインワード線駆動回路を配置するこ
とができる。サブワード線ドライバＳＷＤａ〜ＳＷＤｄ
が、メモリアレイの両側に交互に設けられ、隣接アレイ
間で共有される場合、さらに、メインワード線駆動回路
のピッチ条件のみならず、サブワード線ドライブ回路の
ピッチ条件を緩和することができる。
【００９９】［高電圧発生回路の構成］図４は、図１に
示す高電圧発生回路１２の構成を概略的に示す図であ
る。図４において、高電圧発生回路１２は、デバイス電
源電圧ＶＤＤに基づいて、アレイ高電圧Ｖｐｐａを発生
するアレイ高電圧発生回路１２ａと、出力用電源電圧Ｖ
ＤＤＱに基づいて出力用高電圧Ｖｐｐｏを発生する出力
高電圧発生回路１２ｂを含む。これらのアレイ高電圧発
生回路１２ａおよび出力高電圧発生回路１２ｂの内部構
成は同じである。以下の説明においては、これらのアレ
イ高電圧発生回路１２ａおよび出力高電圧発生回路１２
ｂを１つのＶｐｐ発生回路２０として説明する。また発
生される高電圧ＶｐｐａおよびＶｐｐｏも、高電圧Ｖｐ
ｐとして説明する。したがって、以下の説明において、
高電圧Ｖｐｐは、特に断らない限り、アレイ高電圧Ｖｐ
ｐａおよび出力用高電圧Ｖｐｐｏ両者を含む。
【０１００】また、電源電圧ＶＤＤおよびＶＤＤＱは、
外部から与えられる電源電圧ＥＸＶＤとして示す。した
がって、外部電源電圧ＥＸＶＤは、特に断りのない限
り、デバイス電源電圧ＶＤＤおよび出力用電源電圧ＶＤ
ＤＱのいずれであってもよい。
【０１０１】図５は、Ｖｐｐ発生回路２０の構成を概略
的に示す図である。図５において、Ｖｐｐ発生回路２０
は、外部電源電圧ＥＸＶＤから所定の電圧レベルの基準
電圧ＶＲＥＦを発生する基準電圧発生回路２０ａと、電
源投入後常時動作し、高電圧Ｖｐｐを発生するスタンバ
イ高電圧発生回路２０ｂと、活性化信号ＡＣＴおよびＺ
ＥＮの活性化時選択的に活性状態とされて、高電圧Ｖｐ
ｐを発生するアクティブ高電圧発生回路２０ｃと、外部
電源電圧ＥＸＶＤの投入時、所定期間活性化信号ＺＥＮ
を活性状態として、アクティブ高電圧発生回路２０ｃに
強制的に高電圧発生動作を行なわせる初期制御回路２０
ｄを含む。
【０１０２】スタンバイ高電圧発生回路２０ｂは、高電
圧Ｖｐｐの電圧レベルを基準電圧Ｖｒｅｆに基づいて検
出するＶｐｐ検出回路２０ｂａと、Ｖｐｐ検出回路２０
ｂａからのレベル検出信号に応答して選択的に活性化さ
れ、クロック信号を発生するクロック発生回路２０ｂｂ
と、クロック発生回路２０ｂｂからのクロック信号に従
ってチャージポンプ動作を行なって高電圧Ｖｐｐを生成
するＶｐｐポンプ回路２０ｂｃを含む。
【０１０３】Ｖｐｐ検出回路２０ｂａは、常時、高電圧
Ｖｐｐのレベルが所定電圧レベル以上にあるか否かを、
この高電圧Ｖｐｐと基準電圧Ｖｒｅｆとの差に従って検
出する。クロック発生回路２０ｂｂは、Ｖｐｐ検出回路
２０ｂａからの電圧レベル検出信号が高電圧Ｖｐｐが所
定電圧レベル以上もあることを示すときには、非活性状
態とされて、クロック発生動作を停止する。一方、Ｖｐ
ｐ検出回路２０ｂａからの電圧レベル検出信号が高電圧
Ｖｐｐが所定電圧レベルよりも低いことを示していると
きには、クロック発生回路２０ｂｂは活性化されてクロ
ック信号を生成する。Ｖｐｐポンプ回路２０ｂｃは、こ
のクロック発生回路２０ｂｂからのクロック信号に従っ
て、容量素子によるチャージポンプ動作を行ない、高電
圧Ｖｐｐを生成する。
【０１０４】このスタンバイ高電圧発生回路２０ｂは、
電源投入後常時動作し、スタンバイ状態時における高電
圧Ｖｐｐのレベルがリーク電流などにより低下するのを
防止する。したがって、このＶｐｐポンプ回路２０ｂｃ
の電荷供給力は十分小さくされており、スタンバイサイ
クル時における消費電流の低減が図られる。
【０１０５】アクティブ高電圧発生回路２０ｃは、初期
制御回路２０ｄからの活性化信号ＺＥＮと制御回路８か
らの活性化信号ＡＣＴのいずれかの活性化時活性化さ
れ、高電圧Ｖｐｐのレベルを検出するＶｐｐ検出回路２
０ｃａと、Ｖｐｐ検出回路２０ｃからの電圧レベル検出
信号と活性化信号ＺＥＮおよびＡＣＴとに応答して選択
的に活性化され、クロック信号を発生するクロック発生
回路２０ｃｂと、このクロック発生回路２０ｃｂからの
クロック信号に従ってチャージポンプ動作を行なって高
電圧Ｖｐｐを発生するＶｐｐポンプ回路２０ｃｃを含
む。
【０１０６】アクティブ高電圧発生回路２０ｃは、高電
圧Ｖｐｐを使用する回路（Ｖｐｐ負荷）の動作時に活性
化され、電圧消費により高電圧Ｖｐｐの電圧レベルが低
下すると、チャージポンプ動作を行なって高電圧Ｖｐｐ
を所定の電圧レベルへ復帰させる。
【０１０７】たとえば、活性化信号ＡＣＴが、行選択動
作に関連する回路（ＲＡＳ系回路）の活性状態を示すと
き、プリデコーダがプリデコード動作を行ない選択サブ
ワード線上に高電圧Ｖｐｐ（Ｖｐｐａ）を伝達する。こ
のとき、図３（Ａ）に示すレベル変換回路４ｂの出力信
号の電圧レベルがＬレベルからＨレベルへ変化するた
め、高電圧Ｖｐｐ（Ｖｐｐａ）が消費される。またＶｐ
ｐ負荷が出力回路のとき、この活性化信号ＡＣＴは、デ
ータ読出期間活性状態に駆動され、データ出力時におい
て、高電圧Ｖｐｐ（Ｖｐｐｏ）の消費による高電圧Ｖｐ
ｐ（Ｖｐｐｏ）の電圧レベルの低下を防止する。したが
って、このアクティブ高電圧発生回路２０ｃのＶｐｐポ
ンプ回路２０ｃｃの電荷供給力は、十分大きくされる。
【０１０８】初期制御回路２０ｄは、以下にその構成を
詳細に説明するように、電源投入時、この高電圧Ｖｐｐ
が安定な電圧レベルに到達するまで強制的にＶｐｐ検出
回路２０ｃおよびクロック発生回路２０ｃｂを活性化す
る。これにより、電源投入後大きな電荷供給力を有する
アクティブ高電圧発生回路２０ｃにより、高電圧Ｖｐｐ
が生成されるため、電源投入後高速で、高電圧Ｖｐｐが
安定状態へ駆動され、電源投入後速いタイミングで、こ
の半導体記憶装置を動作可能状態に設定することができ
る。
【０１０９】初期制御回路の構成１ 図６は、図５に示す初期制御回路２０ｄの第１の構成を
示す図である。図６において、初期制御回路２０ｄは、
図１に示す電源投入検出回路１４からの電源投入検出信
号ＺＰＯＲを遅延するＲＣ遅延回路２０ｄａと、ＲＣ遅
延回路２０ｄａの出力信号を反転するインバータ２０ｄ
ｂと、インバータ２０ｄｂの出力信号を反転して強制活
性化信号ＺＥＮを出力するインバータ２０ｄｃを含む。
インバータ２０ｄｂおよび２０ｄｃは、電源ノードＰＳ
の外部電源電圧ＥＸＶＤを一方動作電源電圧として動作
する。ＲＣ遅延回路２０ｄａは、抵抗とキャパシタとを
含み、電源投入検出信号ＺＰＯＲの立上がり速度を遅ら
せる。次に、この図６に示す初期制御回路２０ｄの動作
を図７に示す信号波形図を参照して説明する。
【０１１０】時刻ｔ０において電源が投入され、外部電
源電圧ＥＸＶＤの電圧レベルが上昇する。この電源投入
時、電源投入検出信号ＺＰＯＲは、所定時間Ｌレベルを
保持する。図７においては、電源投入直後、電源投入検
出信号ＺＰＯＲが、この外部電源電圧ＥＸＶＤに従って
少し上昇する状態が示されるが、これは論理Ｌレベルで
あり、回路動作には影響を与えない。
【０１１１】ＲＣ遅延回路２０ｄａは、この電源投入検
出信号ＺＰＯＲの立上がり速度を遅らせており、電源投
入検出信号ＺＰＯＲがＬレベルの間Ｌレベルの信号を出
力する。インバータ２０ｄｂが、ＲＣ遅延回路２０ｄａ
の出力信号を反転し、その電圧レベルが外部電源電圧Ｅ
ＸＶＤに従って上昇し、インバータ２０ｄｃが、このイ
ンバータ２０ｄｂの出力信号を反転する。したがって、
強制活性化信号ＺＥＮは、Ｌレベルの活性状態を維持す
る。この間、図５に示すＶｐｐ検出回路２０ｃａおよび
クロック発生回路２０ｃｂが活性状態とされる。
【０１１２】Ｖｐｐ検出回路２０ｃａは高電圧Ｖｐｐの
電圧レベルの検出を行なう。電源投入時、高電圧Ｖｐｐ
は、Ｌレベルにあり、クロック発生回路２０ｃｂが活性
化されて、Ｖｐｐポンプ回路２０ｃｃがチャージポンプ
動作を行なって大きな電荷供給力を持って高速で高電圧
Ｖｐｐの電圧レベルを上昇させる。
【０１１３】時刻ｔ１において外部電源電圧ＥＸＶＤが
所定の電圧レベルに到達すると、電源投入検出信号ＺＰ
ＯＲがＨレベルへ立上がる（外部電源電圧ＥＸＶＤの電
圧レベル）。次いで、時刻ｔ２において外部電源電圧Ｅ
ＸＶＤが所定の電圧レベルに到達し、その電圧レベルで
安定化する。
【０１１４】この時刻ｔ１における電源投入検出信号Ｚ
ＰＯＲの立上がりに応答して、ＲＣ遅延回路２０ｄａの
出力信号が抵抗およびキャパシタの有する時定数で緩や
かに立上がる。このときまだ、強制活性化信号ＺＥＮ
は、Ｌレベルの活性状態にあり、高電圧Ｖｐｐの電圧レ
ベルが上昇し、時刻ｔ３において、所定の電圧レベルに
到達する。高電圧Ｖｐｐが所定の電圧レベルに到達する
と、Ｖｐｐ検出回路２０ｃａが、クロック発生回路２０
ｃｐに対しクロック発生動作を停止させる信号を出力
し、高電圧発生動作が停止し、この所定電圧レベルで高
電圧Ｖｐｐが安定化する。
【０１１５】時刻ｔ４において、ＲＣ遅延回路２０ｄａ
の出力信号がインバータ２０ｄｂの入力論理しきい値よ
りも高くなり、応じて強制活性化信号ＺＥＮがＨレベル
となり、非活性化され、Ｖｐｐ検出回路２０ｃａおよび
クロック発生回路２０ｃｂが非活性化される。強制活性
化信号ＺＥＮの非活性化の後は、Ｖｐｐ検出回路２０ｃ
ａおよびクロック発生回路２０ｃｂは、内部回路活性化
信号ＡＣＴの活性／非活性に応じて選択的に活性／非活
性化される。
【０１１６】図６に示すように、電源投入後所定時間強
制的に、電荷供給力の大きなアクティブ高電圧発生回路
２０ｃを動作させて高電圧発生を行なうことにより、高
速で高電圧Ｖｐｐを所定電圧レベルに到達させることが
できる。
【０１１７】したがって、この図７において破線に示す
ように、スタンバイ高電圧発生回路のみを用いて高電圧
Ｖｐｐを発生する場合に比べて、速いタイミングで、高
電圧Ｖｐｐを所定の電圧レベルに到達させることができ
る。強制活性化信号ＺＥＮの活性化期間は、高電圧Ｖｐ
ｐが所定の電圧レベルに到達する迄に要する時間幅を少
なくとも有していればよい。
【０１１８】なお、図６に示す構成においては、ＲＣ遅
延回路２０ｄａが用いられている。しかしながら、この
ＲＣ遅延回路２０ｄａは設けられなくてもよい。単に、
電源投入検出信号ＺＰＯＲに従って強制活性化信号ＺＥ
Ｎを活性化する構成が用いられてもよい。初期設定時、
電荷供給力の大きなＶｐｐ回路２０ｃｃを所定期間動作
させることにより、スタンバイ高電圧発生回路のみを用
いる場合よりも、その高電圧Ｖｐｐの電圧レベル上昇速
度は速くなり、スタンバイ高電圧発生回路のみを用いる
場合に比べて、速いタイミングで高電圧Ｖｐｐを所定の
電圧レベルに到達させることができる。
【０１１９】図８は、図１に示す電源投入検出回路１４
の構成の一例を示す図である。図８において、電源投入
検出回路１４は、ノードＳ１と外部電源電圧ＥＸＶＤを
受ける電源ノードＰＳとの間に接続されかつそのゲート
がノードＳ２に接続されるｐチャネルＭＯＳトランジス
タＰ１と、ノードＳ１に一方端が接続される抵抗素子Ｚ
１と、抵抗素子Ｚ１の他方端と接地ノードとの間に接続
されかつそのゲートがノードＳ２に接続されるｎチャネ
ルＭＯＳトランジスタＱ１と、電源ノードＰＳとノード
Ｓ１との間に接続される結合容量素子ＣＰ１と、ノード
Ｓ２と接地ノードとの間に接続されかつそのゲートがノ
ードＳ１に接続されるｎチャネルＭＯＳトランジスタＱ
２と、電源ノードＰＳとノードＳ２との間に直列に接続
されるｐチャネルＭＯＳトランジスタＰ２と抵抗素子Ｚ
２とを含む。ｐチャネルＭＯＳトランジスタＰ２のゲー
トはノードＳ１に接続される。ノードＳ２と接地ノード
との間にさらに、ノードＳ２の電圧レベルを安定化する
ための容量素子ＣＰ２が設けられる。
【０１２０】電源投入検出回路１４は、さらに、ノード
Ｓ２上の信号を受けて反転してノードＳ３へ伝達する３
段の縦続接続されるインバータＩＶ１、ＩＶ２およびＩ
Ｖ３と、ノードＳ３と電源ノードＰＳとの間に接続され
る結合容量素子ＣＰ３と、ノードＳ３上の信号電位を反
転してノードＳ４へ伝達するインバータＩＶ４と、ノー
ドＳ４上の信号電位に従って電源投入検出信号ＺＰＯＲ
を出力する２段の縦続されるインバータＩＶ５およびＩ
Ｖ６を含む。
【０１２１】電源投入検出回路１４は、さらに、電源ノ
ードＰＳとノードＳ５との間に直列に接続されるｐチャ
ネルＭＯＳトランジスタＰ３および抵抗素子Ｚ３を含
む。ｐチャネルＭＯＳトランジスタＰ３のゲートは、ノ
ードＳ４に接続される。
【０１２２】この電源投入検出回路１４は、さらに、ノ
ードＳ５と接地ノードとの間に接続されかつそのゲート
がノードＳ４に接続されるｎチャネルＭＯＳトランジス
タＱ３と、ノードＳ５と接地ノードとの間に接続される
容量素子ＣＰ４と、ノードＳ５とノードＳ６との間に直
列に接続されるｐチャネルＭＯＳトランジスタＰ４およ
びＰ５と、ノードＳ６と接地ノードとの間に接続されか
つそのゲートがノードＳ４に接続されるｎチャネルＭＯ
ＳトランジスタＱ４と、ノードＳ１と接地ノードとの間
に接続されかつそのゲートがノードＳ６に接続されるｎ
チャネルＭＯＳトランジスタＱ５を含む。ｐチャネルＭ
ＯＳトランジスタＰ４およびＰ５の各々は、そのゲート
およびドレインが接続され、電圧降下素子として作用す
る。次に、この図８に示す電源投入検出回路１４の動作
を図９に示す動作波形図を参照して説明する。
【０１２３】時刻ｔ０において電源投入が行なわれ、電
源ノードＰＳの外部電源電圧ＥＸＶＤの電圧レベルが上
昇する。この電源投入に従って、容量素子ＣＰ１の容量
結合によりノードＳ１の電圧レベルが応じて上昇し、ｎ
チャネルＭＯＳトランジスタＱ２が導通状態へ移行し、
またｐチャネルＭＯＳトランジスタＰ２がオフ状態とな
る。このｎチャネルＭＯＳトランジスタＱ２の導通状態
への移行により、ノードＳ２が接地電圧レベルに保持さ
れる。インバータＩＶ１〜ＩＶ３により、ノードＳ３の
電圧レベルが外部電源電圧ＥＸＶＤの電圧レベルの上昇
に従って上昇する。ノードＳ３は、また容量素子ＣＰ３
の容量結合により、電源投入時その電圧レベルがＨレベ
ルに初期設定され、応じて、インバータＩＶ４により、
ノードＳ４に出力される信号はＬレベルとなり、電源投
入検出信号ＺＰＯＲはＬレベルを保持する。
【０１２４】ノードＳ４がＬレベルの間、ｐチャネルＭ
ＯＳトランジスタＰ３が導通状態にあり、抵抗素子Ｚ３
および容量素子ＣＰ４の時定数に従ってノードＳ５の電
圧がゆるやかに上昇する。
【０１２５】時刻ｔ２において、ノードＳ５の電圧レベ
ルがＭＯＳトランジスタＰ４およびＰ５の有するしきい
値電圧を超えると、ＭＯＳトランジスタＰ４およびＰ５
がともに導通状態となり、ノードＳ６の電圧レベルが上
昇し始める。ノードＳ６の電圧レベルが時刻ｔ３におい
てＭＯＳトランジスタＱ５のしきい値電圧よりも高くな
ると、ＭＯＳトランジスタＱ５が導通し、ノードＳ１を
接地電圧レベルのＬレベルへ放電する。
【０１２６】時刻ｔ３において、外部電源電圧ＥＸＶＤ
が、所定の電圧レベルよりも高くなる。
【０１２７】ノードＳ１の電圧レベルの低下に従って、
ｎチャネルＭＯＳトランジスタＱ２がオフ状態となり、
一方、ｐチャネルＭＯＳトランジスタＰ２が導通し、ノ
ードＳ２は、抵抗素子Ｚ２および容量素子ＣＰ２により
決定される時定数に従ってその電圧レベルが上昇する。
ノードＳ２の電圧レベルの上昇に従ってｐチャネルＭＯ
ＳトランジスタＰ１が非導通状態となり、ノードＳ１
は、確実に接地電圧レベルのＬレベルにＭＯＳトランジ
スタＱ５を介して放電される。
【０１２８】ノードＳ１の電圧レベルの低下に従ってＭ
ＯＳトランジスタＱ２が非導通状態となり、ノードＳ２
は、外部電源電圧ＥＸＶＤの電圧レベルの上昇に従って
上昇する。ノードＳ２の電圧レベルがインバータＩＶ１
の入力論理しきい値よりも高くなると、３段のインバー
タＩＶ１〜ＩＶ３により、ノードＳ３の電圧レベルが低
下し、応じてインバータＩＶ４の出力信号が伝達される
ノードＳ４の電圧レベルが上昇する。このノードＳ４の
電圧レベルの上昇に従って、時刻ｔ４において、電源投
入検出信号ＰＯＲがインバータＩＶ５およびＩＶ６によ
り、Ｈレベルに立上がる。
【０１２９】ノードＳ４の電圧レベルが上昇すると、ｐ
チャネルＭＯＳトランジスタＰ３がオフ状態となり、一
方、ｎチャネルＭＯＳトランジスタＱ３およびＱ４が導
通し、ノードＳ５およびＳ６が接地電圧レベルへ放電さ
れ、ＭＯＳトランジスタＱ５がオフ状態となる。これに
より、ノードＳ２の電圧レベルの上昇に従って、ＭＯＳ
トランジスタＱ１が導通し、ノードＳ１が接地電圧レベ
ルのＬレベルに保持される。ＭＯＳトランジスタＰ２お
よびＱ１ならびに抵抗素子Ｚ１およびＺ２のループによ
り、ノードＳ２は、外部電源電圧ＥＸＶＤの電圧レベル
に応じたＨレベルに保持されて、また応じて電源投入検
出信号ＺＰＯＲもＨレベルに保持される。電源投入が行
なわれる時刻ｔ０から電源投入検出信号ＺＰＯＲがＨレ
ベルに立上がる時刻ｔ４までの間、電源投入検出信号Ｚ
ＰＯＲはＬレベルであり、この間において内部ノードの
初期設定（リセット）が行なわれる。電源投入検出信号
ＺＰＯＲは、外部電源電圧ＥＸＶＤが所定の電圧レベル
に到達するかまたは一定の電圧レベルに到達しかつ安定
状態となったときにＨレベルの非活性状態となる。少な
くともこの電源投入検出信号ＺＰＯＲがＬレベルの活性
状態の間、強制活性化信号ＺＥＮが活性化され、アクテ
ィブ高電圧発生回路が活性化されて、高電圧Ｖｐｐ発生
動作を行ない、高速で高電圧Ｖｐｐを所定電圧レベルへ
駆動する。
【０１３０】電源投入時、内部ノードの初期設定を行な
うために用いられる電源投入検出信号ＺＰＯＲを用いる
ことにより、容易に電源投入後所定期間アクティブ高電
圧発生回路を強制的に活性化させることができ、その大
きな電荷供給力により、高電圧発生動作を行なわせるこ
とができる。
【０１３１】初期制御回路の構成２ 図１０（Ａ）は、図５に示す初期制御回路２０ｄの第２
の構成を示す図である。図１０（Ａ）において、初期制
御回路２０ｄは、電源ノードＰＳとノードＳ７との間に
結合される容量素子２０ｄｄと、ノードＳ７上の信号電
位を反転して強制活性化信号ＺＥＮを出力するインバー
タ２０ｄｅと、強制活性化信号ＺＥＮを反転してノード
Ｓ７へ伝達するインバータ２０ｄｆと、リセット信号Ｒ
ＥＦＥＴに応答してノードＳ７を接地電圧レベルへ駆動
するｎチャネルＭＯＳトランジスタ２０ｄｇを含む。イ
ンバータ２０ｄｅおよび２０ｄｆは、それぞれ外部電源
電圧を一方動作電源電圧として動作し、かつラッチ回路
を構成する。次に、この図１０（Ａ）に示す初期制御回
路２０ｄの動作を図１０（Ｂ）に示す信号波形図を参照
して説明する。
【０１３２】電源投入前リセット信号ＲＥＳＥＴはＬレ
ベルであり、ＭＯＳトランジスタ２０ｄｇはオフ状態に
ある。時刻ｔ０において電源投入が行なわれ、電源ノー
ドＰＳの外部電源電圧ＥＸＶＤの電圧レベルが上昇す
る。電源ノードＰＳの電圧上昇が、容量素子２０ｄｄを
介してノードＳ７へ伝達され、ノードＳ７の電圧レベル
も応じて上昇する。インバータ２０ｄｅはこのノードＳ
７の信号電圧を反転しており、したがって、強制活性化
信号ＺＥＮは、Ｌレベルの活性状態を維持する。この強
制活性化信号ＺＥＮが、インバータ２０ｄｆにより反転
されて、ノードＳ７へ伝達される。したがって、ノード
Ｓ７は、インバータ２０ｄｆおよび容量素子２０ｄｄに
より、外部電源電圧ＥＸＶＤの電圧レベル上昇に従って
上昇する。
【０１３３】所定期間が経過すると、時刻ｔ２において
リセット信号ＲＥＳＥＴが活性状態のＨレベルへ駆動さ
れ、ＭＯＳトランジスタ２０ｄｇがオン状態となり、ノ
ードＳ７を接地電圧レベルへ駆動し、応じて強制活性化
信号ＺＥＮがＨレベルとなる。このＨレベルの強制活性
化信号ＺＥＮは、インバータ２０ｄｅおよび２０ｄｆに
よりラッチされる。時刻ｔ０から時刻ｔ２の間、強制活
性化信号ＺＥＮがＬレベルの活性状態にあり、この間ア
クティブ高電圧発生回路により高電圧Ｖｐｐが生成され
る。
【０１３４】リセット信号ＲＥＳＥＴは、電源投入が行
なわれてから所定期間経過後にＨレベルとされる信号
か、または内部回路を確実に初期状態に設定するために
行なわれるダミーサイクル時に生成される内部回路活性
化信号ＡＣＴに応答してＨレベルの活性状態へ駆動され
る。
【０１３５】（変更例）図１１は、初期制御回路の第２
の構成の変更例を示す図である。図１１において、初期
制御回路２０ｄは、接地ノードとノードＳ８との間に接
続され、かつそのゲートにリセット信号ＲＥＳＴを受け
るｎチャネルＭＯＳトランジスタ２０ｄｈと、ノードＳ
８の信号を反転して強制活性化信号ＺＥＮを出力するイ
ンバータ２０ｄｉと、強制活性化信号ＺＥＮを反転して
ノードＳ８へ伝達するインバータ２０ｄｊと、インバー
タ２０ｄｊの入力ノード（インバータ２０ｄｉの出力ノ
ード）と接地ノードとの間に接続される容量素子２０ｄ
ｋを含む。インバータ２０ｄｉおよび２０ｊは、外部電
源電圧ＥＸＶＤを一方動作電源電圧として動作し、かつ
ラッチ回路を構成する。
【０１３６】この図１１に示す構成においては、容量素
子２０ｄｋにより、インバータ２０ｄｉの出力負荷は、
インバータ２０ｄｊの出力負荷よりも大きい。したがっ
て、電源投入後、外部電源電圧ＥＸＶＤの電圧レベルが
上昇するとき、初期状態（電源投入直後）においてイン
バータ２０ｄｉおよび２０ｄｊの入力ノードの電圧レベ
ルが接地電圧レベルであっても、この外部電源電圧ＥＸ
ＶＤの電圧レベル上昇に従って、インバータ２０ｄｊの
出力信号が、インバータ２０ｄｉの出力信号よりも速く
その電圧レベルが上昇する（インバータ２０ｄｉは、容
量素子２０ｄｋを充電する必要がある）。したがって、
電源投入時、インバータ２０ｄｉおよび２０ｄｊは、強
制活性化信号ＺＥＮをＬレベルに保持するラッチ状態に
設定される。所定時間が経過するか、または内部回路動
作が行なわれるとき、リセット信号ＲＥＳＥＴがＨレベ
ルとなり、ＭＯＳトランジスタ２０ｄｈがオン状態とな
り、ノードＳ８が接地電圧レベルへ駆動され、応じて強
制活性化信号ＺＥＮがＨレベルへ駆動される。この強制
活性化信号ＺＥＮは、以降、インバータ２０ｄｉおよび
２０ｄｊにより、Ｈレベルに保持される。
【０１３７】なお、この図１１に示す構成において、容
量素子２０ｄｋに代えて、高抵抗の抵抗素子が用いられ
てもよい。抵抗素子を介して微小電流が常時流れるとい
う問題はあるものの、強制活性化信号ＺＥＮを、電源投
入時、Ｌレベルの活性状態に保持することができる。
【０１３８】初期制御回路の構成３ 図１２は、図５に示す初期制御回路２０ｄの第３の構成
を示す図である。図１２において、初期制御回路２０ｄ
は、内部回路活性化信号ＡＣＴを受けるインバータ２０
ｄｋと、電源ノードＰＳとノードＳ１０との間に接続さ
れる容量素子２０ｄｌと、インバータ２０ｄｋの出力信
号とノードＳ１０上の信号電圧とを受けるＮＡＮＤ回路
２０ｄｍと、ＮＡＮＤ回路２０ｄｍの出力ノードＳ１１
と接地ノードとの間に接続される容量素子２０ｄｎと、
ノードＳ１１上に与えられるＮＡＮＤ回路２０ｄｍの出
力信号と電源投入検出信号ＺＰＯＲとを受けるＮＡＮＤ
回路２０ｄｏと、ＮＡＮＤ回路２０ｄｏの出力信号を反
転して強制活性化信号ＺＥＮを生成するインバータ２０
ｄｐと、インバータ２０ｄｐの出力する強制活性化信号
ＺＥＮを反転するインバータ２０ｄｑと、インバータ２
０ｄｑの出力信号と内部回路活性化信号ＡＣＴとを受け
て高電圧発生動作活性化信号ＺＥＮＡを出力するＮＯＲ
回路２０ｄｒを含む。
【０１３９】ＮＡＮＤ回路２０ｄｏの出力は、また、ノ
ードＳ１０に接続される。これらの回路要素は、すべて
電源ノードＰＳに与えられる外部電源電圧ＥＸＶＤを一
方動作電源電圧として動作する。内部回路活性化信号Ａ
ＣＴは、この高電圧Ｖｐｐを利用する回路が動作する期
間活性状態のＨレベルに設定される。次に、図１２に示
す初期制御回路２０ｄの動作を図１３に示す信号波形図
を参照して説明する。
【０１４０】時刻ｔ０において電源投入が行なわれ、電
源ノードの外部電源電圧ＥＸＶＤの電圧レベルが上昇す
る。この電源投入に応答して、ノードＳ１０は、容量素
子２０ｄｌにより、Ｈレベルへ引き上げられ、一方、ノ
ードＳ１１は、容量素子２０ｄｎにより、Ｌレベルに保
持される。電源投入直後においては、内部回路活性化信
号ＡＣＴはＬレベルであり、インバータ２０ｄｋの出力
信号が外部電源電圧ＥＸＶＤの電圧レベルの上昇に従っ
てＨレベルへ駆動される。したがって、ＮＡＮＤ回路２
０ｄｏの出力信号がＨレベルとなり、インバータ２０ｄ
ｐから出力される強制活性化信号ＺＥＮはＬレベルの活
性状態を維持する。インバータ２０ｄｑの出力信号が、
外部電源電圧ＥＸＶＤの電圧レベル上昇に従ってＨレベ
ルとなり、応じてＮＯＲ回路２０ｄｒからの高電圧発生
動作活性化信号ＺＥＮＡがＬレベルの活性状態に保持さ
れる。
【０１４１】時刻ｔ１において、外部電源電圧ＥＸＶＤ
が所定の電圧レベルとなると、電源投入検出信号ＺＰＯ
ＲがＨレベルへ立上がる。ＮＡＮＤ回路２０ｄｏが、こ
の電源投入検出信号ＺＰＯＲの立上がりに応答してイン
バータとして動作する。また、内部回路活性化信号ＡＣ
ＴがＬレベルであり、インバータ２０ｄｋの出力信号が
Ｈレベルであるため、ＮＡＮＤ回路２０ｄｍもインバー
タとして動作する。したがって、ノードＳ１０およびＳ
１１の電圧レベルは、これらのＮＡＮＤ回路２０ｄｍお
よび２０ｄｏで構成されるラッチ回路によりラッチさ
れ、インバータ２０ｄｐからの強制活性化信号ＺＥＮ
は、Ｌレベルを保持する。
【０１４２】一定時間が経過し、たとえばダミーサイク
ルなどを行なうために、内部回路活性化信号ＡＣＴがＨ
レベルへ駆動される。ここで、ダミーサイクルは、電源
投入後内部ノードを確実に初期状態に設定するために内
部回路を所定回数動作させるサイクルである。内部回路
活性化信号ＡＣＴがＨレベルへ駆動されると、インバー
タ２０ｄｋの出力信号がＬレベルとなり、応じてＮＡＮ
Ｄ回路２０ｄｍの出力信号がＨレベルとなる。ＮＡＮＤ
回路２０ｄｏは、その両入力の信号がともにＨレベルと
なり、ＮＡＮＤ回路２０ｄｏからノードＳ１０へ出力さ
れる信号の電圧レベルがＬレベルとなり、応じてインバ
ータ２０ｄｐからの強制活性化信号ＺＥＮがＨレベルと
なる。この状態においては、内部回路活性化信号ＡＣＴ
のＨレベルに従って、高電圧発生動作活性化信号ＺＥＮ
ＡがＬレベルの活性状態にあり、アクティブ高電圧発生
回路が高電圧発生動作を行なう。
【０１４３】内部回路活性化信号ＡＣＴがＬレベルに立
下がると、インバータ２０ｄｋの出力信号がＨレベルに
立上がる。この状態においては、ＮＡＮＤ回路２０ｄｏ
の出力信号がＬレベルであるため、強制活性化信号ＺＥ
Ｎの状態は変化しない。すなわち、ＮＡＮＤ回路２０ｄ
ｏおよび２０ｄｍによりラッチ回路が構成され、このラ
ッチ回路のラッチ状態が、内部回路活性化信号ＡＣＴの
活性化によりリセットされ、強制活性化信号ＺＥＮがＨ
レベルの非活性状態に保持される。この内部回路活性化
信号ＡＣＴがＬレベルに立下がると、ＮＯＲ回路２０ｄ
ｒは、その両入力がＬレベルとなり、高電圧発生動作活
性化信号ＺＥＮＡがＨレベルとなり、アクティブ高電圧
発生回路は、高電圧発生動作を停止する。
【０１４４】次に、再び内部回路活性化信号ＡＣＴが活
性状態のＨレベルへ駆動されても、ノードＳ１０は、Ｌ
レベルに保持されているため、強制活性化信号ＺＥＮの
状態は変化せず、Ｈレベルの非活性状態を維持する。一
方、ＮＯＲ回路２０ｄｒは、この内部回路活性化信号Ａ
ＣＴの活性化に従って、高電圧発生動作活性化信号ＺＥ
ＮＡをＬレベルの活性状態へ駆動する。以降、この内部
回路活性化信号ＡＣＴの活性化に従って、高電圧発生動
作活性化信号ＺＥＮＡが活性化される。
【０１４５】図１２に示す構成のように、ノードＳ１０
およびＳ１１に、容量素子２０ｄｌおよび２０ｄｎを設
けておくことにより、電源投入直後、ノードＳ１０およ
びＳ１１をそれぞれＨレベルおよびＬレベルに確実に駆
動することができる。また、電源電圧ＥＸＶＤの変化速
度が極めて遅く、電源投入検出信号ＺＰＯＲも、この外
部電源電圧ＥＸＶＤの電圧上昇に従って変化し、電源投
入検出信号ＺＰＯＲが活性化されない場合においても、
確実に強制活性化信号ＺＥＮを電源投入後活性状態へ駆
動することができる。
【０１４６】図１４は、内部回路活性化信号ＡＣＴの発
生態様を示す図である。図１４においては、内部回路
が、行選択に関連する回路（行系回路）の場合を示す。
行系回路は、図１に示す構成において、行選択回路３、
および行駆動回路４およびセンスアンプ２を含む。
【０１４７】この半導体記憶装置が、クロック信号ＣＬ
Ｋに同期して動作する同期型半導体記憶装置の場合、動
作モード指示は、コマンドの形で与えられる。コマンド
は、複数の外部制御信号の状態の組合せにより与えられ
る（アドレス信号ビットが含まれる場合もある）。クロ
ック信号ＣＬＫのサイクル♯ａにおいてアクティブコマ
ンドが与えられ、行選択動作が指定される。このアクテ
ィブコマンドに従って、行系回路活性化信号ＡＣＴが活
性状態へ駆動される。内部でメモリセル行の選択動作が
行なわれ、またセンスアンプによる検知増幅およびラッ
チ動作が行なわれる。メモリセルへのアクセス動作が完
了して、クロック信号ＣＬＫのサイクル♯ｂにおいてプ
リチャージコマンドが与えられると、この行系回路活性
化信号ＡＣＴがＬレベルの非活性状態へ駆動される。こ
れにより、選択状態にあったワード線（メイン／サブワ
ード線）が非選択状態へ駆動される。
【０１４８】この行系回路活性化信号ＡＣＴの活性化
時、行駆動回路において、アレイ高電圧Ｖｐｐａが消費
される。したがって、この期間アクティブ高電圧発生回
路を活性化する。
【０１４９】図１５（Ａ）に示すように、この半導体記
憶装置が４つのバンク♯０、♯１、♯２および♯３を含
む場合、図１５（Ｂ）に示すように、バンク♯０〜♯３
それぞれに対して与えられる行系回路活性化信号ＡＣＴ
０〜ＡＣＴの論理和をとるＯＲ回路ＯＲにより、内部回
路活性化信号ＡＣＴが生成され、図１２に示す初期制御
回路２０ｄへ与えられる。ここで、バンク♯０〜♯３
は、それぞれ互いに独立に、活性状態（メモリセルアレ
イの行の選択状態）へ駆動することができる。バンク♯
０〜♯３に、高電圧発生回路が共通に設けられている場
合、この図１５（Ｂ）に示す構成を利用することによ
り、高電圧発生回路を強制的に電源投入時活性状態に駆
動することができ、また最初のバンク活性化時、強制活
性化信号ＺＥＮを非活性状態にリセットすることができ
る。バンク♯０〜♯３それぞれに対して個々に高電圧発
生回路が設けられている場合、各バンク対応の行系回路
活性化信号ＡＣＴ０〜ＡＣＴ３に従って、高電圧発生回
路を活性化する構成が用いられればよい。
【０１５０】図１６は、この半導体記憶装置のデータ読
出時の動作を示すタイミングチャートである。半導体記
憶装置がクロック同期型半導体記憶装置の場合、データ
読出を指示するリードコマンドが与えられてから、ＣＡ
Ｓレイテンシと呼ばれるクロックサイクルが経過した後
に有効データが出力される。この場合、図１６に示すよ
うにクロック信号ＣＬＫのサイクル♯ｃにおいてリード
コマンドを与えると、ＣＡＳレイテンシ−２クロックサ
イクルにおいて読出回路活性化信号ＲＥＡＤが活性状態
へ駆動される。図１６においては、ＣＡＳレイテンシが
２の場合を示すため、クロックサイクル♯ｃにおいて読
出活性化信号ＲＥＡＤが活性化される。この読出活性化
信号ＲＥＡＤは、バースト長に等しいクロックサイクル
数の期間活性状態へ駆動される。ここで、バースト長
は、１つのリードコマンドが与えられたときに連続的に
読出されるデータの数を示す。このリードコマンドが与
えられると、ＣＡＳレイテンシ−１クロックサイクル
後、出力バッファイネーブル信号ＯＥＭがバースト長期
間Ｈレベルの活性状態へ駆動される。この出力バッファ
活性化信号ＯＥＭの活性化に従って、読出回路により読
出されたデータが出力バッファ（出力回路）へ与えられ
てクロック信号ＣＬＫに同期して順次読出される。クロ
ックサイクル♯ｄにおいて、バースト長データの最後の
データ（３）が読出されると、出力バッファ活性化信号
ＯＥＭが、Ｌレベルの非活性状態となる。
【０１５１】したがって、内部回路が、データの外部へ
の出力を行なう出力回路の場合、この読出回路活性化信
号ＲＥＡＤと出力バッファ活性化信号ＯＥＭの活性化の
期間活性状態となる信号を生成して、内部回路活性化信
号ＡＣＴとして利用すればよい。ここで、読出活性化信
号ＲＥＡＤは、列選択回路および選択メモリセルのデー
タを読出し増幅しかつ転送するプリアンプを活性化す
る。
【０１５２】したがって、この内部回路活性化信号ＡＣ
Ｔは、高電圧Ｖｐｐを利用する回路の動作特性に合わせ
て最適な信号が用いられればよい。
【０１５３】初期制御回路の構成４ 図１７は、図５に示す初期制御回路２０ｄの第４の構成
を概略的に示す図である。図１７において、初期制御回
路２０ｄは、電源投入検出信号ＺＰＯＲの非活性化に応
答して発振動作を行なってクロック信号ＣＫを生成する
発振回路２０ｄｚと、発振回路２０ｄｚの出力するクロ
ック信号ＣＫをカウントし、カウント値が所定値に到達
したときカウントアップ信号ＵＰを出力しかつラッチす
るカウンタ・ラッチ２０ｄｓと、カウンタ・ラッチ２０
ｄｓからのカウントアップ指示信号ＵＰと電源投入検出
信号ＺＰＯＲを受けるＮＡＮＤ回路２０ｄｔと、ＮＡＮ
Ｄ回路２０ｄｄの出力信号を反転して強制活性化信号Ｚ
ＥＮを出力するインバータ２０ｄｕを含む。このＮＡＮ
Ｄ回路２０ｄｔの出力信号はまた、発振回路２０ｄｚへ
与えられ、カウントアップ指示信号ＵＰが発生（活性
化）されると、発振回路２０ｄｚの発振動作を停止させ
る。
【０１５４】発振回路２０ｄｚは、電源投入検出信号Ｚ
ＰＯＲとＮＡＮＤ回路２０ｄｔの出力信号を受けるＡＮ
Ｄ回路３０と、ＡＮＤ回路３０の出力信号を一方入力に
受けるＮＡＮＤ回路３１と、ＮＡＮＤ回路３１の出力信
号を受ける、偶数段の縦続接続されたインバータを備え
るインバータ列３２を含む。インバータ列３２からクロ
ック信号ＣＫが出力されてカウンタ・ラッチ２０ｄｓへ
与えられる。このインバータ列３２からのクロック信号
ＣＫは、またＮＡＮＤ回路３１の他方入力へ与えられ
る。次に、この図１７に示す初期制御回路２０ｄの動作
を図１８に示す信号波形図を参照して説明する。
【０１５５】時刻ｔ０において電源投入が行なわれ、外
部電源電圧ＥＸＶＤの電圧レベルが上昇する。このと
き、電源投入検出信号ＺＰＯＲはＬレベルの活性状態に
あり、ＡＮＤ回路３０の出力信号はＬレベルであり、応
じてＮＡＮＤ回路３１の出力信号がＨレベルに固定さ
れ、発振回路２０ｄｚは発振動作は行なわない。一方、
ＮＡＮＤ回路２０ｄｔは、電源投入時その両入力がＬレ
ベルであり、その出力信号が外部電源電圧ＥＸＶＤに従
ってＨレベルに上昇し、応じて、強制活性化信号ＺＥＮ
は、Ｌレベルを維持する。
【０１５６】時刻ｔ１において、外部電源電圧ＥＸＶＤ
が、所定の電圧レベルに到達すると、電源投入検出信号
ＺＰＯＲがＨレベルに立上がり、ＡＮＤ回路３０の出力
信号がＨレベルとなる。応じて、ＮＡＮＤ回路３１が、
インバータとして動作し、偶数段のインバータを含むイ
ンバータ列３２とＮＡＮＤ回路３１により、リングオシ
レータが形成されて、発振回路２０ｄｚが発振動作を開
始する。カウンタ・ラッチ２０ｄｓは、この発振回路２
０ｄｚからのクロック信号ＣＫをカウントする。
【０１５７】時刻ｔ２において、このカウンタ・ラッチ
２０ｄｓのカウント値が所定値に到達すると、カウンタ
・ラッチ２０ｄｓからのカウントアップ指示信号ＵＰが
Ｈレベルとなりかつラッチされる。電源投入検出信号Ｚ
ＰＯＲはＨレベルであり、応じてＮＡＮＤ回路２０ｄｔ
の出力信号からＬレベルとなり、強制活性化信号ＺＥＮ
がＨレベルとなる。このＮＡＮＤ回路２０ｄｔからの出
力信号の電圧レベルの立下がりに応答して、ＡＮＤ回路
３０の出力信号がＬレベルとなり、発振回路２０ｄｚが
発振動作を停止する。したがって、電源投入が行なわれ
てから、カウンタ・ラッチ２０ｄｓにより所定期間がカ
ウントされるまでの期間、すなわち時刻ｔ０から時刻ｔ
２までの間、強制活性化信号ＺＥＮがＬレベルの活性状
態に保持され、アクティブ高電圧発生回路による高電圧
Ｖｐｐの発生動作が行なわれる。
【０１５８】初期制御回路の構成５ 図１９（Ａ）は、図５に示す初期制御回路２５ｄの第５
の構成を概略的に示す図である。図１９（Ａ）におい
て、初期制御回路２５ｄは、内部電圧発生回路３４から
の内部電圧Ｖｉｎの電圧レベルを、電源ノードＰＳに与
えられる外部電源電圧ＥＸＶＤに基づいて検出し、この
内部電圧Ｖｉｎの電圧レベルが所定電圧レベルに到達し
たとき、強制活性化信号ＺＥＮを非活性状態へ駆動す
る。
【０１５９】内部電圧発生回路３４は、電源ノードＰＳ
に与えられる外部電源電圧ＥＸＶＤから、所定の電圧レ
ベルの内部電圧Ｖｉｎを生成する。この内部電圧Ｖｉｎ
は、外部電源電圧ＥＸＶＤから生成されればよい。基準
電圧、内部電源電圧および内部高電圧のいずれでもよ
い。この電圧レベル検出回路３５は、内部電圧Ｖｉｎ
が、外部電源電圧ＥＸＶＤに対し所定の関係を満足する
電圧レベルに到達したときに、強制活性化信号ＺＥＮを
非活性化する。次に、この図１９（Ａ）に示す初期制御
回路２５ｄの動作を図１９（Ｂ）に示す信号波形図を参
照して説明する。
【０１６０】時刻ｔ０において、電源投入が行なわれ、
電源ノードＰＳの外部電源電圧ＥＸＶＤの電圧レベルが
上昇する。内部電圧発生回路３４は、この外部電源電圧
ＥＸＶＤから内部電圧Ｖｉｎを生成する。したがって、
この内部電圧Ｖｉｎは、外部電源電圧ＥＸＶＤの電圧上
昇速度に比べて遅い速度でその電圧レベルが上昇する。
【０１６１】時刻ｔ１において、外部電源電圧ＥＸＶＤ
と内部電圧Ｖｉｎの電圧レベルが所定の関係を満足する
と、電圧レベル検出回路３５は、強制活性化信号ＺＥＮ
を非活性化する。
【０１６２】速いタイミングで安定状態となる外部電源
電圧ＥＸＶＤを用いて内部電圧Ｖｉｎの電圧レベルを検
出することにより、安定な電圧レベル検出動作を行なう
ことができ、正確なタイミングで、強制活性化信号ＺＥ
Ｎを非活性化することができる。外部電源電圧ＥＸＶＤ
から比較基準電圧を生成して内部電圧Ｖｉｎとを比較す
る場合、この比較基準電圧が、所定の電圧レベルに到達
するまでに、時間を要し、内部電圧Ｖｉｎと比較基準電
圧との電圧レベルの比較を正確に行なうことができなく
なる可能性がある。回路装置内において最も速いタイミ
ングで安定化する外部電源電圧ＥＸＶＤを用いて内部電
圧Ｖｉｎの電圧レベルを検出することにより、安定な電
圧レベル検出動作が保証される。
【０１６３】「電圧レベル検出回路の構成１」図２０
は、図１９（Ａ）に示す電圧レベル検出回路３５の第１
の構成を示す図である。図２０において、電圧レベル検
出回路３５は、ノードＡ１と接地ノードの間に接続され
る容量素子３５ａと、電源ノードＰＳに与えられる外部
電源電圧ＥＸＶＤを一方動作電源電圧として動作し、ノ
ードＡ１上の信号を受けるＣＭＯＳインバータ３５ｂ
と、ノードＡ２に与えられるＣＭＯＳインバータ３５ｂ
の出力信号に従って選択的にノードＡ１と電源ノードＰ
Ｓとを結合するｐチャネルＭＯＳトランジスタ３５ｃ
と、電源ノードＰＳの外部電源電圧ＥＸＶＤを一方動作
電源電圧として動作し、ノードＡ２に与えられるＣＭＯ
Ｓインバータ３５ｂの出力信号を受けるＣＭＯＳインバ
ータ３５ｄと、ＣＭＯＳインバータ３５ｂおよび３５ｄ
の出力信号に応答して選択的に導通し、内部電圧ＩＮＶ
ＤをノードＡ１に選択的に伝達するＣＭＯＳトランスミ
ッションゲート３５ｅと、ノードＡ１およびＡ２上の信
号電圧を比較し該比較結果をラッチする比較ラッチ回路
３５ｆと、電源ノードＰＳに与えられる外部電源電圧Ｅ
ＸＶＤを一方動作電源電圧として動作し、この比較ラッ
チ回路３５ｆの出力ノードＡ３上の信号を反転して強制
活性化信号ＺＥＮを出力するＣＭＯＳインバータ３５ｇ
を含む。
【０１６４】ＣＭＯＳインバータ３５ｂ、３５ｄおよび
３５ｇは、電源ノードＰＳと接地ノードとの間に接続さ
れるｐチャネルＭＯＳトランジスタおよびｎチャネルＭ
ＯＳトランジスタを含む。ＣＭＯＳトランスミッション
ゲート３５ｅは、ＣＭＯＳインバータ３５ｂの出力信号
をゲートに受けるｎチャネルＭＯＳトランジスタと、こ
のＭＯＳトランジスタと並列に接続されかつそのゲート
にＣＭＯＳインバータ３５ｄの出力信号を受けるｐチャ
ネルＭＯＳトランジスタを含む。
【０１６５】比較ラッチ回路３５ｆは、電源ノードＰＳ
とノードＡ４との間に接続されかつそのゲートがノード
Ａ２に接続されるｐチャネルＭＯＳトランジスタＰ１０
と、電源ノードＰＳとノードＡ３との間に接続されかつ
そのゲートがノードＡ１に接続されるｐチャネルＭＯＳ
トランジスタＰ１１と、ノードＡ４と接地ノードとの間
に接続されかつそのゲートがノードＡ３に接続されるｎ
チャネルＭＯＳトランジスタＱ１０と、ノードＡ３と接
地ノードとの間に接続されかつそのゲートがノードＡ４
に接続されるｎチャネルＭＯＳトランジスタＱ１１を含
む。
【０１６６】この電圧レベル検出回路３５は、さらに、
電源ノードＰＳとノードＡ２との間に接続されかつその
ゲートに電源投入検出信号ＺＰＯＲを受けるｐチャネル
ＭＯＳトランジスタ３５ｈを含む。内部電圧ＩＮＶＤ
は、図１に示す内部電源回路１０から出力される内部電
源電圧ＶｃｃｐまたはＶｃｃａである。次に、この図２
０に示す電圧レベル検出回路３５の動作を、図２１に示
す信号波形図を参照して説明する。
【０１６７】時刻ｔ０において電源投入が行なわれ、外
部電源電圧ＥＸＶＤの電圧レベルが上昇する。電源投入
時、電源投入検出信号ＺＰＯＲがＬレベルであり、ｐチ
ャネルＭＯＳトランジスタ３５ｈがオン状態となり、ノ
ードＡ２の電圧レベルが、外部電源電圧ＥＸＶＤの電圧
レベルとともに上昇する。また、ノードＡ１の電圧レベ
ルは、ＣＭＯＳインバータ３５ｂの入力論理しきい値よ
りも低く、ＣＭＯＳインバータ３５ｂの出力信号も、外
部電源電圧ＥＸＶＤの電圧レベルに従って上昇する。一
方、ＣＭＯＳインバータ３５ｄは、ノードＡ２の電圧レ
ベルが、外部電源電圧ＥＸＶＤの電圧レベルに応じて上
昇するため、内部のｐチャネルＭＯＳトランジスタがオ
フ状態を維持し、その出力信号は接地電圧レベルのＬレ
ベルとなる。したがって、ＣＭＯＳトランスミッション
ゲート３５ｅがオン状態となり、内部電源電圧ＩＮＶＤ
がノードＡ１へ伝達される。ノードＡ１には、容量素子
３５ａが接続されており、この内部電源電圧ＩＮＶＤに
従って充電され、ノードＡ１の電圧レベルが緩やかに上
昇する。
【０１６８】内部電源電圧ＩＮＶＤは、後にその構成は
詳細に説明するが、外部電源電圧から生成される基準電
圧との比較に基づいて、外部電源電圧ＥＸＶＤから生成
され、電源投入後、外部電源電圧ＥＸＶＤの電圧レベル
に従ってその電圧レベルが上昇する。
【０１６９】比較ラッチ回路３５ｆにおいては、ノード
Ａ２の電圧レベルが、ノードＡ１の電圧レベルよりも高
いため、ｐチャネルＭＯＳトランジスタＰ１１のコンダ
クタンスが、ｐチャネルＭＯＳトランジスタＰ１０のコ
ンダクタンスよりも大きく、交差結合されたｎチャネル
ＭＯＳトランジスタＱ１０およびＱ１１により、ノード
Ａ４が、接地電圧レベルに保持され、ノードＡ３が、ｐ
チャネルＭＯＳトランジスタＰ１１からの充電電流によ
り、外部電源電圧ＥＸＶＤの電圧レベルの上昇に応じて
その電圧レベルが上昇する。したがって、電源投入直
後、ノードＡ３の電圧レベルがＣＭＯＳインバータ３５
ｇの入力論理しきい値よりも低いときには、強制活性化
信号ＺＥＮは少し電圧レベルがＣＭＯＳインバータ３５
ｇにより一旦上昇するが、すぐに、放電され、この強制
活性化信号ＺＥＮは、Ｌレベルを保持する。
【０１７０】外部電源電圧ＥＸＶＤが所定の電圧レベル
に到達するか、または所定の電圧レベルに到達しかつ安
定化すると、時刻ｔ１において、電源投入検出信号ＺＰ
ＯＲがＨレベルに立上がり、ｐチャネルＭＯＳトランジ
スタ３５ｈがオフ状態となる。この時刻ｔ１において
は、外部電源電圧ＥＸＶＤは、所定の電圧レベルで安定
化しており、ノードＡ２の電圧レベルも、外部電源電圧
ＥＸＶＤの電圧レベルで安定化する。この状態において
も、ＣＭＯＳトランスミッションゲート３５ｅはオン状
態にあり、ノードＡ１は、内部電源電圧ＩＮＶＤの電圧
レベルの上昇に応じてその電圧レベルが上昇する。比較
ラッチ回路３５ｆにおいては、ｐチャネルＭＯＳトラン
ジスタＰ１０がオフ状態にあり（ソースとゲートの電圧
が同じレベル）、ノードＡ３がＨレベルを維持する。
【０１７１】内部電源電圧ＩＮＶＤの電圧レベルの上昇
に従って、容量素子３５ａが充電され、ノードＡ１の電
圧レベルが上昇する。このノードＡ１の電圧レベルが、
時刻ｔ２においてＣＭＯＳインバータ３５ｂの入力論理
しきい値よりも高くなると、ＣＭＯＳインバータ３５ｂ
の出力信号がＬレベルに変化する。これにより、ノード
Ａ２が接地電圧レベルへ放電され、ｐチャネルＭＯＳト
ランジスタ３５ｃがオン状態となり、ノードＡ１が、外
部電源ノードＰＳに結合され、その電圧レベルが外部電
源電圧ＥＸＶＤの電圧レベルに上昇する。このノードＡ
２の電圧レベルの低下に応答して、ＣＭＯＳインバータ
３５ｄの出力信号がＨレベルとなり、ＣＭＯＳトランス
ミッションゲート３５ｅがオフ状態となり、ノードＡ１
の外部電源電圧ＥＸＶＤが、内部電源電圧ＩＮＶＤを供
給するノードへ伝達されるのを防止する。
【０１７２】ノードＡ２の電圧レベルの低下に応答し
て、比較ラッチ回路３５ｆにおいては、ｐチャネルＭＯ
ＳトランジスタＰ１０がオン状態となり、一方、ｐチャ
ネルＭＯＳトランジスタＰ１１がオフ状態となり、ノー
ドＡ４がｐチャネルＭＯＳトランジスタＰ１０により充
電されてその電圧レベルが上昇し、ノードＡ３の電圧レ
ベルが低下する。ノードＡ３およびＡ４の放電および充
電動作は、交差結合されたｎチャネルＭＯＳトランジス
タＱ１０およびＱ１１により高速で行なわれる。ノード
Ａ３の電圧レベルの低下に応答して、ＣＭＯＳインバー
タ３５ｇからの強制活性化信号ＺＥＮがＨレベルに立上
がる。
【０１７３】図２０に示す電圧レベル検出回路の構成に
おいては、ノードＡ１の電圧レベルが、ＣＭＯＳインバ
ータ３５ｂの入力論理しきい値よりも高くなると、強制
活性化信号ＺＥＮが非活性化される。ＣＭＯＳインバー
タ３５ｂの入力論理しきい値は、電源ノードＰＳに与え
られる外部電源電圧ＥＸＶＤと、その内部に含まれるＭ
ＯＳトランジスタのβの比とにより与えられる。電源投
入後最も早く安定化する外部電源電圧ＥＸＶＤを用い
て、内部電源電圧ＩＮＶＤが所定の電圧レベルに到達し
たか否かを正確に判定することができる（ＣＭＯＳイン
バータ３５ｂの入力論理しきい値は、外部電源電圧ＥＸ
ＶＤが一定のときには、一定値である）。ここで、β
は、ＭＯＳトランジスタのチャネル幅とチャネル長の比
である。
【０１７４】時刻ｔ０から時刻ｔ２までの間の時間は、
ＣＭＯＳインバータ３５ｂの入力論理しきい値を調整す
ることにより適当な値に設定される。また、これに代え
て、ＣＭＯＳトランスミッションゲート３５ｅと容量素
子３５ａとの間に、抵抗素子を挿入し、ノードＡ１の電
圧レベルの上昇速度を、内部電源電圧ＩＮＶＤの電圧レ
ベルの上昇速度と異ならせることにより、活性制御信号
ＺＥＮの活性期間を調整する構成が用いられてもよい。
【０１７５】「電圧レベル検出回路の構成２」図２２
は、図１９に示す電圧レベル検出回路の第２の構成を示
す図である。図２２において、電圧レベル検出回路３５
は、図５に示す基準電圧発生回路からの基準電圧ＶＲＥ
Ｆを一方動作電源電圧として動作し、内部電源電圧ＩＮ
ＶＤを反転するＣＭＯＳインバータ３５ｉと、ＣＭＯＳ
インバータ３５ｉの出力信号に従ってノードＡ６を、接
地電圧レベルへ放電するｎチャネルＭＯＳトランジスタ
３５ｊと、ノードＡ６およびＡ７の電圧をラッチするた
めのＣＭＯＳインバータラッチ３５ｋと、内部電源電圧
ＩＮＶＤに従って、ノードＡ７を、接地電圧レベルへ放
電するｎチャネルＭＯＳトランジスタ３５ｌと、ノード
Ａ７上の信号電圧を反転して強制活性化信号ＺＥＮを出
力するＣＭＯＳインバータ３５ｍを含む。
【０１７６】ＣＭＯＳインバータラッチ３５ｋは、電源
ノードＰＳと接地ノードとの間に接続され、それぞれの
ゲートがノードＡ７に接続されるｐチャネルＭＯＳトラ
ンジスタＰ１２およびｎチャネルＭＯＳトランジスタＱ
１２を含むＣＭＯＳインバータと、電源ノードＰＳと接
地ノードとの間に接続され、それぞれのゲートがノード
Ａ６に接続されるｐチャネルＭＯＳトランジスタおよび
ｎチャネルＭＯＳトランジスタＱ１３を含むＣＭＯＳイ
ンバータとを含む。
【０１７７】基準電圧ＶＲＥＦは、高電圧Ｖｐｐのレベ
ル検出のために用いられ、外部電源電圧ＥＸＶＤから生
成される。ＣＭＯＳインバータラッチ３５ｋおよびＣＭ
ＯＳインバータ３５ｍは、電源ノードＰＳに与えられる
外部電源電圧ＥＸＶＤを一方動作電源電圧として動作す
る。また、基準電圧ＶＲＥＦの安定時における電圧レベ
ルは、内部電源電圧ＩＮＶＤの安定化時の電圧レベルよ
りも低く設定される。次に、この図２２に示す電圧レベ
ル検出回路３５の動作を図２３に示す信号波形図を参照
して説明する。
【０１７８】時刻ｔ０において電源投入が行なわれ、電
源ノードＰＳの外部電源電圧ＥＸＶＤの電圧レベルが上
昇する。電源投入直後においては、基準電圧ＶＲＥＦの
電圧上昇速度が、内部電源電圧ＩＮＶＤの電圧上昇速度
よりも早いため、ＣＭＯＳインバータ３５ｉにおいて、
ｐチャネルＭＯＳトランジスタのコンダクタンスが、ｎ
チャネルＭＯＳトランジスタのコンダクタンスよりも大
きく、ＣＭＯＳインバータ３５ｉの出力信号の電圧レベ
ルが、この基準電圧ＶＲＥＦの電圧レベル上昇に従って
上昇する。一方、ＣＭＯＳインバータラッチ３５ｋにお
いては、電源投入直後、ｐチャネルＭＯＳトランジスタ
Ｐ１２およびＰ１３が、オン状態にあり（ゲート−ソー
ス間電圧がしきい値電圧の絶対値よりも大きい）、ノー
ドＡ６およびＡ７の電圧レベルは、外部電源電圧ＥＸＶ
Ｄの電圧レベル上昇に従って上昇する。また、ＣＭＯＳ
インバータ３５ｍにおいても、ｐチャネルＭＯＳトラン
ジスタのコンダクタンスがｎチャネルＭＯＳトランジス
タのコンダクタンスよりも大きく、強制活性化信号ＺＥ
Ｎの電圧レベルが緩やかに上昇する。
【０１７９】時刻ｔ１において、ＣＭＯＳインバータ３
５ｉの出力信号の電圧レベルが、ｎチャネルＭＯＳトラ
ンジスタ３５ｊのしきい値電圧よりも高くなると、ノー
ドＡ６が、ｎチャネルＭＯＳトランジスタ３５ｇおよび
Ｑ１２により、接地電圧レベルへ駆動される。ｎチャネ
ルＭＯＳトランジスタ３５ｌは、この内部電源電圧ＩＮ
ＶＤの電圧レベル判定に用いられており、そのしきい値
電圧または電流駆動力は、ｎチャネルＭＯＳトランジス
タ３５ｊのそれよりも高くまたは小さくされている。ノ
ードＡ６が接地電圧レベルへ駆動されると、ｎチャネル
ＭＯＳトランジスタＱ１３がオフ状態となり、一方、ｐ
チャネルＭＯＳトランジスタＰ１３がより強い導通状態
となり、ノードＡ７を、電源ノードＰＳに結合し、その
電圧レベルを、外部電源電圧ＥＸＶＤレベルに上昇させ
る。また、ノードＡ７の電圧レベルが、外部電源電圧Ｅ
ＸＶＤレベルに上昇するため、ＣＭＯＳインバータ３５
ｍにおいて、ｐチャネルＭＯＳトランジスタがオフ状
態、ｎチャネルＭＯＳトランジスタがオン状態となり、
強制活性化信号ＺＥＮが、接地電圧レベルへ駆動され
る。
【０１８０】内部電源電圧ＩＮＶＤの電圧レベルが上昇
するにつれ、ＣＭＯＳインバータ３５ｉにおいては、ｎ
チャネルＭＯＳトランジスタのコンダクタンスがｐチャ
ネルＭＯＳトランジスタのコンダクタンスよりも大きく
なり、ＣＭＯＳインバータ３５ｉの出力信号の電圧レベ
ルが低下し、最終的に接地電圧レベルに駆動される（基
準電圧ＶＲＥＦと内部電源電圧ＩＮＶＤの差が、内部電
源電圧ＩＮＶＤと接地電圧の差よりも小さくなるた
め）。これにより、ｎチャネルＭＯＳトランジスタ３５
ｊがオフ状態となり、ノードＡ６は、ｎチャネルＭＯＳ
トランジスタＱ１２により、接地電圧レベルに保持され
る。一方、ノードＡ７は、ｐチャネルＭＯＳトランジス
タＰ１３により、外部電源電圧ＥＸＶＤの電圧レベルに
保持される。
【０１８１】内部電源電圧ＩＮＶＤの電圧レベルが上昇
すると、ｎチャネルＭＯＳトランジスタ３５ｌのコンダ
クタンスが大きくなり、ｐチャネルＭＯＳトランジスタ
Ｐ１３のそれよりも大きくなると、ノードＡ７の電圧レ
ベルが低下し始める。このノードＡ５に与えられる内部
電源電圧ＩＮＶＤの電圧レベルが所定電圧レベルに到達
すると、ｎチャネルＭＯＳトランジスタ３５ｌのコンダ
クタンスが十分大きくなり、ｐチャネルＭＯＳトランジ
スタＰ１２の電流供給力が、ｎチャネルＭＯＳトランジ
スタＱ１２の電流供給力よりも大きくなり、ノードＡ６
の電圧レベルが上昇し、ｐチャネルＭＯＳトランジスタ
Ｐ１３がオフ状態へ移行する。これらの一連の動作によ
り、ＣＭＯＳインバータラッチ３５ｋのラッチ状態が反
転し、ノードＡ７の電圧レベルが接地電圧レベルとな
り、一方、ノードＡ６が、外部電源電圧ＥＸＶＤの電圧
レベルとなる。ノードＡ７の電圧レベルの低下により、
ＣＭＯＳインバータ３５ｍからの強制活性化信号ＺＥＮ
が、Ｈレベル（外部電源電圧ＥＸＶＤのレベル）へ立上
がる。
【０１８２】図２２に示すように、ＣＭＯＳインバータ
３５ｉの一方動作電源電圧として、外部電源電圧ＩＮＶ
Ｄよりも、少し早く変化するが、外部電源電圧ＥＸＶＤ
より十分緩やかに変化する基準電圧ＶＲＥＦを用いるこ
とにより、初期状態時において、ＣＭＯＳインバータ３
５ｉの出力信号を緩やかに上昇させ、内部ラッチノード
Ａ６およびＡ７の電圧レベルを一旦上昇させた後に、Ｍ
ＯＳトランジスタ３５ｊおよび３５ｌにより、このラッ
チノードＡ６およびＡ７の駆動力を変更することによ
り、安定にかつ確実に内部ラッチノードＡ６およびＡ７
を初期状態に設定することができる。
【０１８３】また、外部電源電圧ＥＸＶＤが安定状態と
なり、かつ内部電源電圧ＩＮＶＤが所定電圧レベルに到
達したとき、ＭＯＳトランジスタＱ１２とＭＯＳトラン
ジスタ３５ｌのゲート電圧による電流駆動力を調整して
おり、結果として、外部電源電圧ＥＸＶＤの電圧レベル
に基づいて内部電源電圧ＩＮＶＤが所定電圧レベルに到
達したか否かを判定している（ＭＯＳトランジスタ３５
ｌの電流駆動力が調整されて一定となっており、内部電
源電圧の判定レベルが決定されているが、判定動作は、
ＭＯＳトランジスタの電流駆動力の差に基づいて行なわ
れており、結果として、外部電源電圧ＥＸＶＤの電圧レ
ベルに基づいて内部電源電圧ＩＮＶＤの電圧レベルを検
出している）。これにより、安定な内部電圧検出動作が
実現される。
【０１８４】ＣＭＯＳインバータ３５ｉにおいて、一方
動作電源電圧として外部電源電圧ＥＸＶＤを利用した場
合、この内部電源電圧ＩＮＶＤは、外部電源電圧ＥＸＶ
Ｄよりも低い電圧レベルであり、ＣＭＯＳインバータ３
５ｉにおいては、常時電流が流れ、消費電流が大きくな
る。また、たとえ内部電源電圧ＩＮＶＤが所定電圧レベ
ルに到達しても、ＣＭＯＳインバータ３５ｉの出力信号
は、接地電圧レベルに放電されず（ｎチャネルＭＯＳト
ランジスタ３５ｊは、完全なオフ状態に設定することが
できない）、所定電圧レベルに内部電源電圧ＩＮＶＤが
到達したときに高速でこのＣＭＯＳインバータラッチ３
５ｋのラッチ状態を反転させることができない。内部電
源電圧ＩＮＶＤよりも電圧レベルが低くかつ外部電源電
圧ＥＸＶＤから生成される基準電圧ＶＲＥＦを利用する
ことにより、高速で、内部電源電圧ＩＮＶＤが所定電圧
レベルに到達したときに、ＣＭＯＳインバータラッチ３
５ｋのラッチ状態を反転させることができる（ＭＯＳト
ランジスタ３５ｊを完全にオフ状態とすることができる
ため）。
【０１８５】（変更例）図２４は、図２２に示す電圧レ
ベル検出回路３５の変更例の構成を示す図である。この
図２４に示す電圧レベル検出回路３５は、ＣＭＯＳイン
バータ３５ｉの入力ノードＡ５に、内部電源電圧ＩＮＶ
Ｄを受けるＲＣ遅延回路３５ｎが設けられる。このＲＣ
遅延回路３５ｎは、抵抗素子と、ＭＯＳキャパシタとを
含む。他の構成は、図２２に示す構成と同じであり、対
応する部分には同一参照番号を付し、その説明は省略す
る。
【０１８６】この図２４に示す構成においては、ＣＭＯ
Ｓインバータ３５ｉの入力ノードＡ５の信号電圧の変化
速度を、ＲＣ遅延回路３５ｎにより調節することができ
る。したがって、図２３に示す信号波形図における、強
制活性化信号ＺＥＮが非活性化される時間ｔ２を適当な
タイミングに設定することができる。また、入力ノード
Ａ５の電圧変化速度を、基準電圧ＶＲＥＦの変化速度に
合せて調節することにより、確実に、内部ラッチノード
Ａ６およびＡ７の電圧レベルを上昇させた後に、Ｌレベ
ルおよびＨレベルに設定することができ、この内部ラッ
チノードＡ６およびＡ７の電圧レベルが不安定な状態
で、ラッチが行なわれ、誤った内部ラッチ状態が行なわ
れるのを防止することができ、正確な回路動作を保証す
ることができる。この構成の場合、基準電圧ＶＲＥＦと
して、内部電源電圧ＩＮＶＤを生成するための基準電圧
が用いられてもよい。また、ＲＣ遅延回路３５ｎは、内
部電源電圧ＩＮＶＤが立上がった後においても、この内
部電源電圧ＩＮＶＤを使用する回路が動作し、一時的に
消費電流が増大して内部電源電圧ＩＮＶＤが急激に変動
しても、この様な内部電源電圧ＩＮＶＤの高周波の電圧
変動に対するローパスフィルタとして機能し、電圧レベ
ル検出回路３５が誤って内部ラッチ動作を起動するのを
抑制する。
【０１８７】図２２および図２４に示す電圧レベル検出
回路の、最も速いタイミングで安定状態となる外部電源
電圧ＥＸＶＤに基づいて、内部電源電圧ＩＮＶＤの電圧
レベルを検出して、タイミング信号を生成している。し
たがって、この電圧レベル検出回路は、電源投入後、一
定のタイミングで内部回路を動作させるための回路とし
て利用することができる。
【０１８８】（別の適用例）図２５は、電圧レベル検出
回路３５ｄの適用例の一例を示す図である。図２５にお
いては、電圧レベル検出回路３５ｄからの信号ＺＥＮ
が、内部電源電圧ＩＮＤＶを使用する内部電源使用回路
３９へ与えられる。この内部電源使用回路３９は、電圧
レベル検出回路３５ｄからの信号ＺＥＮがＬレベルの
間、その動作が禁止される。したがって、電源投入後、
外部電源電圧ＥＸＤＶから生成される内部電源電圧ＩＮ
ＤＶが、所定電圧レベルに到達するかまたは安定化する
までの期間、内部電源使用回路３９の動作を禁止するこ
とにより、内部電源使用回路３９の誤動作を防止するこ
とができ、正確に、内部電源使用回路３９の内部状態を
初期状態に設定することが可能となる。
【０１８９】また、この電圧レベル検出回路３５ｄから
の信号ＺＥＮを、いわゆる電源投入検出信号ＺＰＯＲの
代わりに用いることにより、正確なタイミングでの内部
電源使用回路３９の活性化を実現することができる。
【０１９０】また、この電圧レベル検出回路３５ｄの出
力する信号ＺＥＮを用いて、強制的に内部電源使用回路
３９を動作させることもできる。
【０１９１】図２６は、この電圧レベル検出回路３５ｄ
の他の適用例を示す図である。図２６に示す構成におい
ては、活性化時、電源ノードＰＳに与えられる外部電源
電圧ＥＸＶＤを降圧して内部電源電圧ＩＮＶＤを生成す
る内部電源回路（内部降圧回路）４０が、電圧レベル検
出回路３５ｄの出力信号ＺＥＮの活性化時強制的に活性
化される。この内部電源回路４０の活性制御部は、電圧
レベル検出回路３５ｄからの出力信号ＺＥＮと、外部電
源電圧ＥＸＶＤレベルの活性化信号ＺＡＣＴＶＤとを受
けるＮＡＮＤ回路４２と、ＮＡＮＤ回路４２の出力信号
がＨレベルのときに導通し、この内部電源回路４０を活
性化する電流源トランジスタ４３を含む。ＮＡＮＤ回路
４２は、外部電源電圧を一方動作電源電圧として動作す
る。活性制御信号ＺＡＣＴＶＤは、この内部電源回路４
０が生成する内部電源電圧ＩＮＶＤを利用する回路の活
性化時活性状態のＬレベルに駆動される。
【０１９２】内部電源回路４０は、外部電源電圧ＶＤを
一方動作電源電圧として動作し、内部電源線４１上の内
部電源電圧ＩＮＶＤと基準電圧Ｖｒｅｆａとを比較する
比較回路４０ａと、電源ノードＰＳと内部電源線４１の
間に接続されかつそのゲートに比較回路４０ａの出力信
号を受けるｐチャネルＭＯＳトランジスタ４０ｂを含
む。比較回路４０ａは、その正入力に内部電源電圧ＩＮ
ＶＤを受け、負入力に基準電圧Ｖｒｅｆａを受ける。
【０１９３】内部電源回路４０においては、内部電源電
圧ＩＮＶＤが基準電圧Ｖｒｅｆａよりも高い電圧レベル
のときには、比較回路４０ａの出力信号がＨレベルとな
り、ＭＯＳトランジスタ４０ｂをオフ状態とする。一
方、内部電源電圧ＩＮＶＤが、基準電圧Ｖｒｅｆａより
も低い場合には、比較回路４０ａの出力信号の電圧レベ
ルが、内部電源電圧ＩＮＶＤと基準電圧Ｖｒｅｆａとの
差に応じたローレベルに低下し、ＭＯＳトランジスタ４
０ｂを導通状態へ駆動する。ＭＯＳトランジスタ４０ｂ
が、電源ノードＰＳから内部電源線４１へ電流を供給
し、内部電源電圧ＩＮＶＤの電圧レベルを上昇させる。
したがって、内部電源電圧ＩＮＶＤは、基準電圧Ｖｒｅ
ｆａの電圧レベルに保持される。
【０１９４】活性制御回路部のＭＯＳトランジスタ４３
は、この比較回路４０ａに対する電流源として作用す
る。ＭＯＳトランジスタ４３がオフ状態の場合には、比
較回路４０ａは、電源ノードＰＳから接地ノードへの電
流経路が遮断され、その出力信号が、Ｈレベルへ駆動さ
れる。一方、ＭＯＳトランジスタ４３がオン状態のとき
には、比較回路４０ａは、電源ノードＰＳから接地ノー
ドへの電流経路が形成され、内部電源電圧ＩＮＶＤと基
準電圧Ｖｒｅｆａとの比較動作を行なう。
【０１９５】ＮＡＮＤ回路４２は、電圧レベル検出回路
３５ａの出力信号ＺＥＮおよび活性制御信号ＺＡＣＴＶ
Ｄの一方がＬレベルのときには、Ｈレベルの信号を出力
して、ＭＯＳトランジスタ４３をオン状態へ駆動し、大
きな電流駆動力を有する内部電源回路４０を活性化す
る。したがって、この図２６に示す構成においては、電
圧レベル検出回路３５ｄからの信号ＺＥＮは、電源投入
後、内部電源電圧ＩＮＶＤが所定の電圧レベルに到達す
るかまたは安定状態になるまで活性状態のＬレベルに保
持される。したがって、この内部電源回路４０は、電源
投入後活性化して、高速で、内部電源電圧ＩＮＶＤを、
所定の電圧レベルに到達させることができる。
【０１９６】電圧レベル検出回路３５ｄの出力信号ＺＥ
ＮがＨレベルとなると、以降、活性制御信号ＺＡＣＴＶ
Ｄに従って、内部電源回路４０の活性化が制御される。
この内部電源回路４０は、内部電源電圧ＩＮＶＤを利用
する回路の活性化時活性化されるため、比較的大きな電
流供給力を有しており、したがって、電源投入後、制御
信号ＺＥＮに従ってこの内部電源回路４０を活性化する
ことにより、高速で、内部電源電圧ＩＮＶＤを所定電圧
レベルに設定することができる。
【０１９７】なお、図２２および図２４に示す構成にお
いて、内部電源電圧ＩＮＶＤの電圧レベルを検出するこ
とにより、信号ＺＥＮの活性／非活性化が制御されてい
る。しかしながら、この内部電源電圧ＩＮＶＤに代え
て、所定電圧レベルに保持される内部電圧を用いても、
同様の効果を得ることができる。したがって、たとえ
ば、高電圧Ｖｐｐを、この図２２および図２４に示す構
成において利用することも可能である（ただし、高電圧
Ｖｐｐのレベルが、基準電圧ＶＲＥＦよりも高くなる必
要がある）。
【０１９８】以上のように、この発明の実施の形態１に
従えば、活性化信号に応答して活性化されて活性化時高
電圧Ｖｐｐを発生する回路を、電源投入後強制的に所定
期間活性状態へ駆動しているため、電源投入後高速で、
高電圧Ｖｐｐを所定の電圧レベルに到達させることがで
きる。
【０１９９】［実施の形態２：基準電圧発生回路］図２
７は、図５に示す基準電圧発生回路２０ａの構成を概略
的に示す図である。図２７において、基準電圧発生回路
２０ａは、外部電源電圧ＥＸＶＤから基準電圧ＶＲＥＦ
１を生成する第１の基準電圧発生回路２０ａａと、内部
電源電圧ＩＮＶＤから基準電圧ＶＲＥＦ２を生成する第
２の基準電圧発生回路２０ａｂと、初期制御回路２０ｄ
からの制御信号ＺＥＮに応答して、基準電圧ＶＲＥＦ１
およびＶＲＥＦ２の一方を選択してＶｐｐレベル検出回
路４５へ与える切換回路２０ａｃを含む。初期制御回路
２０ｄは、図５に示す初期制御回路２０ｄと同じ構成を
備え、電源投入後、一定期間その出力信号ＺＥＮをＬレ
ベルの活性状態へ駆動する。Ｖｐｐレベル検出回路４５
は、図５に示すＶｐｐレベル検出回路２０ｂａおよび／
または２０ｃａである。基準電圧発生回路２０ａからの
基準電圧ＶＲＥＦは、スタンバイＶｐｐ発生回路および
アクティブＶｐｐ発生回路両者へ共通に与えられてい
る。
【０２００】次に、この図２７に示す基準電圧発生回路
２０ａの動作を図２８に示す信号波形図を参照して説明
する。
【０２０１】時刻ｔ０において、電源投入が行なわれ、
外部電源電圧ＥＸＶＤの電圧レベルが上昇する。この外
部電源電圧ＥＸＶＤから第１の基準電圧発生回路２０ａ
ａが基準電圧ＶＲＥＦ１を生成する。したがって、第１
の基準電圧ＶＲＥＦ１は、この外部電源電圧ＥＸＶＤに
従ってこの電圧レベルが比較的緩やかに上昇する。一
方、第２の基準電圧発生回路２０ａｂは、たとえば図２
６に示す内部電源回路４０から生成される内部電源電圧
ＩＮＶＤに従って基準電圧ＶＲＥＦ２を生成する。内部
電源電圧ＩＮＶＤは、外部電源電圧ＥＸＶＤから生成さ
れており、したがって、その電圧変化速度は外部電源電
圧ＥＸＶＤのそれに比べて遅い。したがって、この第２
の基準電圧発生回路２０ａｂからの第２の基準電圧ＶＲ
ＥＦ２の変化速度は、内部電源電圧ＩＮＶＤの変化速度
と同じかまたはそれ以下である。
【０２０２】初期制御回路２０ｄからの制御信号ＺＥＮ
は、電源投入後所定期間Ｌレベルとなる。切換回路２０
ａｃは、このＬレベルの制御信号ＺＥＮに従って、第１
の基準電圧発生回路２０ａａからの第１の基準電圧ＶＲ
ＥＦ１を選択して基準電圧ＶＲＥＦとしてＶｐｐレベル
検出回路４５へ与える。このＶｐｐレベル検出回路４５
からの検出結果指示信号に従って、高電圧Ｖｐｐ発生動
作がクロック発生回路およびチャージポンプ回路により
行なわれる。したがって、高電圧Ｖｐｐは、電源投入
後、この基準電圧ＶＲＥＦ１の変化に従って上昇する
（基準電圧ＶＲＥＦの変化速度よりも、高電圧Ｖｐｐの
変化速度は遅い。これは、高電圧Ｖｐｐが基準電圧ＶＲ
ＥＦから生成されるためである）。
【０２０３】時刻ｔ１において、基準電圧ＶＲＥＦ１が
安定化し、時刻ｔ２において内部電源電圧ＩＮＶＤが安
定化し、時刻ｔ３において第２の基準電圧ＶＲＥＦ２が
安定化する。この後、時刻ｔ４において、初期制御回路
２０ｄからの信号ＺＥＮがＨレベルに立上がる。これに
応答して、切換回路２０ａｃが、第２の基準電圧発生回
路２０ａｂからの第２の基準電圧ＶＲＥＦ２を選択し
て、基準電圧ＶＲＥＦとしてＶｐｐレベル検出回路４５
へ与える。以降、この内部電源電圧ＩＮＶＤに従って生
成され基準電圧に基づいて高電圧Ｖｐｐの発生が行なわ
れる。電源投入直後、外部電源電圧ＥＸＶＤに基づいて
生成される基準電圧ＶＲＥＦ１に従って高電圧Ｖｐｐを
生成することにより、図２８において破線で示すよう
に、内部電源電圧ＩＮＶＤから生成される基準電圧ＶＲ
ＥＦ２に従って高電圧Ｖｐｐを発生する場合に比べて速
いタイミングで高電圧Ｖｐｐを安定レベルに設定するこ
とができ、回路の内部動作を速いタイミングで行なうこ
とができる。
【０２０４】ここで、内部電源電圧ＩＮＶＤから基準電
圧ＶＲＥＦ２を生成して、高電圧Ｖｐｐのレベル検出基
準としているのは、高電圧Ｖｐｐは、内部電源電圧ＩＮ
ＶＤを使用する回路部分へ与えられるためである。これ
により、構成要素であるＭＯＳトランジスタのゲート絶
縁膜に高電圧が印加されるのを防止し、ゲート絶縁膜の
信頼性を保証する。
【０２０５】なお初期制御回路２０ｄの構成は、先の電
源投入直後、強制的にＶｐｐレベル検出器を活性化する
ための種々の構成が適当に選択されて用いられればよ
い。
【０２０６】なおＶｐｐ発生回路が、出力用高電圧発生
回路の場合、高電圧Ｖｐｐは、出力電源電圧ＶＤＤＱに
応じて決定されるため、基準電圧は、外部電源電圧ＶＤ
ＤＱに従って生成される。
【０２０７】また、図２７に（ ）で示すように、第２
の基準電圧ＶＲＥＦ２として内部電源電圧ＩＮＶＤが用
いられてもよい。
【０２０８】図２９は、基準電圧発生回路の構成を示す
図である。図２９においては、外部電源電圧ＥＸＶＤに
従って基準電圧ＶＲＥＦ１を生成する第１の基準電圧発
生回路２０ａａの構成を示す。第２の基準電圧発生回路
２０ａｂも同じ構成を備え、単に外部電源電圧ＥＸＶＤ
に代えて、内部電源電圧ＩＮＶＤを受ける。
【０２０９】図２９において、基準電圧発生回路２０ａ
ａは、電源ノードＰＳとノードＡ８の間に接続されかつ
そのゲートがノードＡ８に接続されるｐチャネルＭＯＳ
トランジスタＰ１５と、電源ノードＰＳにその一方端が
接続される抵抗素子Ｒａと、抵抗素子Ｒａの他方端とノ
ードＡ９の間に接続されかつそのゲートがノードＡ８に
接続されるｐチャネルＭＯＳトランジスタＰ１６と、ノ
ードＡ８と接地ノードの間に接続されかつそのゲートが
ノードＡ９に接続されるｎチャネルＭＯＳトランジスタ
Ｑ１５と、ノードＡ９と接地ノードの間に接続されかつ
そのゲートがノードＡ９に接続されるｎチャネルＭＯＳ
トランジスタを含む。ＭＯＳトランジスタＰ１５は、し
きい値電圧の絶対値がＶｔｐ１５であり、ＭＯＳトラン
ジスタＰ１５は、しきい値電圧の絶対値がＶｔｐ１６で
ある。しきい値電圧の絶対値Ｖｔｐ１５は、しきい値電
圧の絶対値Ｖｔｐ１６よりも大きい。ＭＯＳトランジス
タＱ１５およびＱ１６は、カレントミラー回路を構成す
る。
【０２１０】基準電圧発生回路２０ａａは、さらに、電
源ノードＰＳと出力ノードＡ１０の間に接続されかつそ
のゲートがノードＡ８に接続されるｐチャネルＭＯＳト
ランジスタＰ１７と、出力ノードＡ１０と接地ノードの
間に直列に接続されるｐチャネルＭＯＳトランジスタＱ
１７ａ〜Ｑ１７ｅを含む。ＭＯＳトランジスタＱ１７ａ
〜Ｑ１７ｅは、それぞれのゲートが接地ノードに接続さ
れかつ基板領域が出力ノードＡ１０に接続され、それぞ
れ抵抗素子として機能する。次に、この図２９に示す基
準電圧発生回路２０ａａの動作について説明する。
【０２１１】電源投入後、電源電圧ＥＸＶＤが所定値以
上となり、ＭＯＳトランジスタＱ１５およびＱ１６がオ
ン状態となると、ＭＯＳトランジスタＰ１５、Ｐ１６、
Ｑ１５およびＱ１６の回路において電流が流れる。ＭＯ
ＳトランジスタＰ１５は、そのゲートおよびドレインが
相互接続されており、飽和領域で動作し、またＭＯＳト
ランジスタＱ１６も、そのゲートおよびドレインが相互
接続されており、飽和領域で動作する。ノードＡ８の電
圧レベルが上昇すると、ＭＯＳトランジスタＰ１６のゲ
ート−ソース間電圧差が小さくなり、ＭＯＳトランジス
タＰ１６を介して流れる電流Ｉａが小さくなる。ＭＯＳ
トランジスタＱ１５およびＱ１６はカレントミラー回路
を構成しており、ＭＯＳトランジスタＰ１５およびＱ１
５には、電流Ｉａのミラー電流が流れる。電流Ｉａが小
さくなれば、また、このミラー電流も小さくなり、ＭＯ
ＳトランジスタＱ１５におけるドレイン−ソース間電圧
差が小さくなり、ノードＡ８の電圧レベルが低下する。
一方、ノードＡ８の電圧レベルが低下すると、ＭＯＳト
ランジスタＰ１６を介して流れる電流Ｉａが大きくな
り、応じて、ノードＡ８を流れるミラー電流も大きくな
り、応じて、ＭＯＳトランジスタＱ１５のドレイン電圧
が上昇し、ノードＡ８の電圧レベルが上昇する。したが
って、ノードＡ８電圧レベルは一定となり、ＭＯＳトラ
ンジスタＰ１６を介して流れる電流Ｉａは一定となる。
次にこの電流Ｉａの大きさを求める。
【０２１２】ＭＯＳトランジスタＰ１５およびＰ１６は
飽和領域で動作するため、次式が得られる。
【０２１３】 β１５（ＥＸＶＤ−Ｖ８−Ｖｔｐ１５）2 ＝β１６（Ｖｒ−Ｖ８−Ｖｔｐ１６）2 …（１） ここで、β１５およびβ１６は、それぞれＭＯＳトラン
ジスタＰ１５およびＰ１６の、チャネル幅とチャネル長
の比であり、Ｖ８は、ノードＡ８の電圧であり、Ｖｒ
は、ＭＯＳトランジスタＰ１６のソース電圧を示す。
【０２１４】ＭＯＳトランジスタＰ１５のサイズ（チャ
ネル幅とチャネル長の比）がＭＯＳトランジスタＰ１６
のサイズよりも十分大きくされている場合には、このＭ
ＯＳトランジスタＰ１５は、ダイオードモードで動作
し、電圧Ｖｔｐ１５の電圧降下を生じさせる。したがっ
て、上式左辺が０となり、次式が得られる。
【０２１５】Ｖｒ＝Ｖ８−Ｖｔｐ１６ ＝ＥＸＶＤ−Ｖｔｐ１５＋Ｖｔｐ１６ 抵抗素子Ｒａに印加される電圧は、ＥＸＶＤ−Ｖｒであ
り、したがって、電流Ｉａは、次式で与えられる。
【０２１６】Ｉａ＝（Ｖｔｐ１５−Ｖｔｐ１６）／Ｒａ ＭＯＳトランジスタＰ１５およびＰ１６のコンダクタン
ス係数βが等しい場合には、上式（１）から、次式が得
られる。
【０２１７】ＥＸＶＤ−Ｖｔｐ１５＝Ｖｒ−Ｖｔｐ１６ したがって、この場合においても、ＭＯＳトランジスタ
Ｐ１５がダイオードモードで動作する場合と同様の大き
さの電流Ｉａが流れる。
【０２１８】この電流Ｉａは、抵抗素子Ｒａの抵抗値Ｒ
ａと、ＭＯＳトランジスタＰ１５およびＰ１６のしきい
値電圧にのみ依存し、外部電源電圧ＥＸＶＤには依存し
ない。
【０２１９】ＭＯＳトランジスタＰ１７は、ＭＯＳトラ
ンジスタＰ１５とカレントミラー回路を構成し、ノード
Ａ８の電圧レベルに応じた電流を、電源ノードＰＳから
出力ノードＡ１０へ供給する。このノードＡ１０へＭＯ
ＳトランジスタＰ１７から供給される電流が、ＭＯＳト
ランジスタＱ１７ａ〜Ｑ１７ｅのチャネル抵抗により、
電圧に変換されて、基準電圧ＶＲＥＦ１が生成される。
したがって、基準電圧ＶＲＥＦ１は、ＭＯＳトランジス
タＱ１７ａ〜Ｑ１７ｅがすべてオン状態となったときに
は、ＭＯＳトランジスタＰ１７から供給される一定の電
流とＭＯＳトランジスタＱ１７ａ〜Ｑ１７ｅのチャネル
抵抗により決定される電圧レベルを有し、外部電源電圧
ＥＸＶＤに依存しない一定の電圧レベルとなる。ＭＯＳ
トランジスタＱ１７ａ〜Ｑ１７ｅの少なくとも１つがオ
フ状態のときには、基準電圧ＶＲＥＦ１は、このＭＯＳ
トランジスタＰ１７から供給される一定電流に従って外
部電源電圧ＥＸＶＤの上昇に従って上昇する。
【０２２０】以上のように、この発明の実施の形態２に
従えば、電源投入後、高電圧発生のための基準電圧を、
外部電源電圧ＥＸＶＤから生成し、所定時間経過し、内
部電源電圧ＩＮＶＤが安定化すると、この内部電源電圧
ＩＮＶＤに従って生成された基準電圧または内部電源電
圧を高電圧Ｖｐｐ発生のための基準電圧として用いてお
り、電源投入後、高速で基準電圧の電圧レベルを上昇さ
せて、応じて、高速で高電圧Ｖｐｐの電圧レベルを上昇
させることができ、高電圧Ｖｐｐが安定化するのに要す
る時間を短くすることができる。
【０２２１】［実施の形態３：Ｖｐｐレベル検出回路の
構成］ 「Ｖｐｐレベル検出器の構成１」図３０は、図５に示す
Ｖｐｐレベル検出回路２０ｃａの構成を示す図である。
スタンバイＶｐｐ発生回路に含まれるＶｐｐレベル検出
回路２０ｂａも、活性制御信号ＺＥＮＡを受ける点を除
いて同じ構成を備える（スタンバイＶｐｐ発生回路は電
源投入後常時動作する）。
【０２２２】図３０において、Ｖｐｐレベル検出回路２
０ｃａは、インバータ５１を介して与えられる活性制御
信号ＺＥＮＡの活性化に応答して活性化され、高電圧Ｖ
ｐｐと基準電圧ＶＲＥＦとを比較するＶｐｐレベル検出
器５０と、活性制御信号ＺＥＮＡの活性化時活性化さ
れ、Ｖｐｐレベル検出器５０の出力信号を差動増幅する
カレントミラー型差動増幅器５２と、差動増幅器５２の
出力信号を増幅する電流制御機能付ＣＭＯＳインバータ
５４と、ＣＭＯＳインバータ５４の出力信号を反転し
て、ＣＭＯＳレベルのクロック活性化信号ＬＷを出力す
るＣＭＯＳインバータ５６を含む。このＣＭＯＳインバ
ータ５６からのクロック活性化信号ＬＷが、図５に示す
クロック発生回路２０ｃｂへ与えられる。
【０２２３】Ｖｐｐレベル検出器５０は、電源ノードＰ
ＳとノードＡ２０の間に接続されかつそのゲートに高電
圧Ｖｐｐを受けるｎチャネルＭＯＳトランジスタＱ２０
と、ノードＡ２０とノードＡ２１との間に接続されかつ
そのゲートに基準電圧ＶＲＥＦを受けるｎチャネルＭＯ
ＳトランジスタＱ２１と、ノードＡ２０とノードＡ２２
の間に接続されかつそのゲートがノードＡ２０に接続さ
れるｎチャネルＭＯＳトランジスタＱ２２と、ノードＡ
２１とノードＡ２３の間に接続されかつそのゲートがノ
ードＡ２２に接続されるｎチャネルＭＯＳトランジスタ
Ｑ２３と、ノードＡ２２とノードＡ２３の間に接続され
かつそのゲートがノードＱ２４に接続されるｎチャネル
ＭＯＳトランジスタＱ２４と、ノードＡ２３と接地ノー
ドの間に接続されかつそのゲートにインバータ５１の出
力信号を受けるｎチャネルＭＯＳトランジスタＱ２５を
含む。ＭＯＳトランジスタＱ２０〜Ｑ２４は、同じサイ
ズを有し、一方、ＭＯＳトランジスタＱ２５は、十分大
きな電流駆動力を有する。
【０２２４】差動増幅器５２は、電源ノードＰＳとノー
ドＡ２４の間に接続されかつそのゲートに活性制御信号
ＺＥＮＡを受けるｐチャネルＭＯＳトランジスタＰ２０
と、ノードＡ２４とノードＡ２５の間に接続されかつそ
のゲートがノードＡ２５に接続されるｐチャネルＭＯＳ
トランジスタＰ２１と、ノードＡ２４とノードＡ２６の
間に接続されかつそのゲートがノードＡ２５に接続され
るｐチャネルＭＯＳトランジスタＰ２２と、ノードＡ２
５と接地ノードの間に接続されかつそのゲートがノード
Ａ２１に接続されるｐチャネルＭＯＳトランジスタＱ２
６と、ノードＡ２６と接地ノードの間に接続されかつそ
のゲートがノードＡ２２に接続されるｎチャネルＭＯＳ
トランジスタＱ２７を含む。ＭＯＳトランジスタＰ２１
およびＰ２２は、カレントミラー回路を構成する。
【０２２５】電流制御機能付ＣＭＯＳインバータ５４
は、電源ノードＰＳとノードＡ２７の間に接続されるｐ
チャネルＭＯＳトランジスタＰ２３およびＰ２４と、ノ
ードＡ２７と接地ノードの間に接続されるｎチャネルＭ
ＯＳトランジスタＱ２８およびＱ２９を含む。ＭＯＳト
ランジスタＰ２３およびＱ２９のゲートはノードＡ２６
に接続される。ＭＯＳトランジスタＰ２４のゲートは接
地ノードに接続され、ＭＯＳトランジスタＱ２８のゲー
トは、電源ノードＰＳに接続される。これらのＭＯＳト
ランジスタＰ２４およびＱ２８は、抵抗素子として機能
し、このＣＭＯＳインバータ５４の充放電電流を制限
し、ノードＡ２７の信号が急激に変化するのを防止す
る。これにより、ノイズなどの影響により、高電圧発生
動作を行なうためのクロック活性化信号ＬＷが不完全な
形で出力され、不安定な高電圧発生動作が行なわれるの
を防止する。
【０２２６】ＣＭＯＳインバータ５６は、電源ノードと
出力ノードの間に接続されかつそのゲートがノードＰ２
７に接続されるｐチャネルＭＯＳトランジスタＰ２５
と、出力ノードと接地ノードの間に接続されかつそのゲ
ートがノードＡ２７に接続されるｎチャネルＭＯＳトラ
ンジスタＱ３０を含む。
【０２２７】Ｖｐｐレベル検出回路２０ｃａは、さら
に、活性制御信号ＺＥＮＡの非活性化時導通し、ノード
Ａ２６を接地電圧レベルに保持するｎチャネルＭＯＳト
ランジスタ５３を含む。次に、図３０に示すＶｐｐレベ
ル検出回路２０ｃａの動作について説明する。まず、Ｖ
ｐｐレベル検出器５０の動作について図３１に示す動作
波形図を参照して説明する。
【０２２８】時刻ｔ０において電源投入が行なわれる。
この電源投入後、活性制御信号ＺＥＮＡは、Ｌレベルの
活性状態であり、Ｖｐｐレベル検出回路２０ｃａが活性
化される。外部電源電圧ＥＸＶＤの電圧レベルが上昇
し、安定化しても、基準電圧ＶＲＥＦは、この電源電圧
ＥＸＶＤに従って上昇した後、所定の電圧レベルで安定
化する。高電圧Ｖｐｐは、この基準電圧ＶＲＥＦに従っ
て、生成されるため、基準電圧ＶＲＥＦが安定化して
も、高電圧Ｖｐｐの電圧レベルはさらに上昇する。
【０２２９】Ｖｐｐレベル検出器５０においては、ＭＯ
ＳトランジスタＱ２０は、ゲートの高電圧Ｖｐｐが、電
源ノードＰＳの電源電圧ＥＸＶＤよりも低い電圧レベル
であり、レベルシフト素子として動作し、ノードＡ２０
の電圧レベルは、Ｖｐｐ−Ｖｔｈとなる。ＭＯＳトラン
ジスタＱ２２およびＱ２４のそれぞれは、ゲートおよび
ドレインが相互接続されており飽和領域で動作する。し
たがって、このノードＡ２２の電圧レベルは、ノードＡ
２０およびＡ２３の電圧差をＭＯＳトランジスタＱ２２
およびＱ２４のチャネル抵抗で分割した電圧レベルとな
り、ノードＡ２２の電圧レベルは、ノードＡ２０上の電
圧Ｖｐｐ−Ｖｔｈの上昇に従って上昇する。ここで、Ｖ
ｔｈは、ＭＯＳトランジスタＱ２０のしきい値電圧を示
す。
【０２３０】一方、ＭＯＳトランジスタＱ２１は、その
ゲートに基準電圧ＶＲＥＦを受けており、ＭＯＳトラン
ジスタＱ２３は、ＭＯＳトランジスタＱ２４と同じゲー
ト電圧を受けている。ＭＯＳトランジスタＱ２３および
Ｑ２４は、カレントミラー回路を構成するため、ＭＯＳ
トランジスタＱ２３およびＱ２４には同じ大きさの電流
が流れる。基準電圧ＶＲＥＦが、ＭＯＳトランジスタＱ
２２のゲート電圧、すなわちノードＡ２０上の電圧Ｖｐ
ｐ−Ｖｔｈよりも高い間、ＭＯＳトランジスタＱ２１の
コンダクタンスはＭＯＳトランジスタＱ２２のコンダク
タンスよりも大きく、ノードＡ２１の電圧レベルは、ノ
ードＡ２２の電圧レベルよりも高くなる。
【０２３１】ノードＡ２０の電圧Ｖｐｐ−Ｖｔｈが基準
電圧ＶＲＥＦに近づくにつれて、ＭＯＳトランジスタＱ
２３とＭＯＳトランジスタＱ２１のコンダクタンスの差
が小さくなり、ノードＡ２１の電圧上昇速度が低下す
る。
【０２３２】時刻ｔ１においてノードＡ２０の電圧Ｖｐ
ｐ−Ｖｔｈが、基準電圧ＶＲＥＦよりも高くなると、Ｍ
ＯＳトランジスタＱ２１のコンダクタンスが、ＭＯＳト
ランジスタＱ２２のコンダクタンスよりも小さくなり、
ノードＡ２１の電圧レベルはノードＡ２２の電圧よりも
低くなる。したがって、ノードＡ２１およびＡ２２から
は、基準電圧ＶＲＥＦと電圧Ｖｐｐ−Ｖｔｈの差に応じ
た電圧が出力される。
【０２３３】差動増幅器５２は、ノードＡ２１およびＡ
２２の信号電圧を、ＭＯＳトランジスタＱ２６およびＱ
２７のゲートに受けており、それらのゲート電圧に従っ
た電流を接地ノードへ放電する。これらのＭＯＳトラン
ジスタＱ２６およびＱ２７へは、カレントミラー回路Ｐ
２１およびＰ２２から電流が供給される。ノードＡ２１
の電圧レベルがノードＡ２２の電圧よりも高いときに
は、ＭＯＳトランジスタＱ２６のコンダクタンスがＭＯ
ＳトランジスタＱ２７のコンダクタンスよりも大きくな
り、ＭＯＳトランジスタＱ２７は、ＭＯＳトランジスタ
Ｐ２２から供給されるミラー電流を放電することができ
ず、ノードＡ２６の電圧レベルがハイレベルへ駆動され
る。
【０２３４】逆に、ノードＡ２１の電圧レベルがノード
Ａ２２の電圧レベルよりも低い場合には、ＭＯＳトラン
ジスタＱ２６のコンダクタンスがＭＯＳトランジスタＱ
２７のコンダクタンスよりも小さくなり、ＭＯＳトラン
ジスタＱ２７は、ＭＯＳトランジスタＰ２２から供給さ
れるミラー電流をすべて放電し、ノードＡ２６の電圧レ
ベルがローレベルに低下する。ＣＭＯＳインバータ５４
および５６は、この差動増幅器５２からの出力信号を増
幅して出力する。したがって、図３１に示すように、時
刻ｔ０から時刻ｔ１の間、すなわちノードＡ２１の電圧
レベルがノードＡ２２の電圧レベルよりも高い間、クロ
ック発生活性化信号ＬＷがＨレベルの活性状態となり、
基準電圧ＶＲＥＦよりも電圧Ｖｐｐ−Ｖｔｈが高くなる
と、ノードＡ２２の電圧レベルがノードＡ２１の電圧レ
ベルよりも高くなり、クロック発生活性化信号ＬＷがＬ
レベルの非活性状態となる。
【０２３５】回路動作時において高電圧Ｖｐｐが使用さ
れ、その電圧レベルが低下すると、再びノードＡ２２の
電圧レベルがノードＡ２１の電圧レベルよりも低下し、
クロック発生活性化信号ＬＷがＨレベルの活性状態とな
る。
【０２３６】この図３０に示すＶｐｐレベル検出回路の
構成においては、基準電圧ＶＲＥＦと電圧Ｖｐｐ−Ｖｔ
ｈの比較が行なわれ、その比較結果に従って、クロック
発生活性化信号ＬＷが活性／非活性化される。
【０２３７】図３０に示すＶｐｐレベル検出器５０で
は、すべてがｎチャネルＭＯＳトランジスタのみを用い
ており、同じサイズのＭＯＳトランジスタを利用するこ
とにより、温度特性のばらつきなどの影響を相殺するこ
とができ（ノードＡ２１およびＡ２２から差動信号が出
力される）、安定な高電圧Ｖｐｐレベルの検出動作を行
なうことができる。また、ＭＯＳトランジスタＱ２１お
よびＱ２２のゲート電圧の差に応じてノードＡ２１およ
びＡ２２の電圧レベルを設定している。これは、ＭＯＳ
トランジスタＱ２１およびＱ２２のゲート電圧に従って
ノードＡ２１およびＡ２２の電圧レベルが変化し、この
電圧変化量は、ＭＯＳトランジスタＱ２１、Ｑ２２、Ｑ
２３およびＱ２４を流れる電流に応じて決定される。し
たがってこのＶｐｐレベル検出器５０は、電流制御型レ
ベル検出回路であり、高速で、基準電圧ＶＲＥＦと電圧
Ｖｐｐ−Ｖｔｈの比較を行なうことができる。また、電
流制御型レベル検出回路であり、その流れる電流量（動
作電流）を小さくして、低消費電流の回路を実現するこ
とができる。
【０２３８】また、ＭＯＳトランジスタＱ２１およびＱ
２２は、それぞれＭＯＳトランジスタＱ２３およびＱ２
４とでチャネル抵抗による抵抗分割回路を構成している
だけであり、いわゆるレベルシフト回路と同様の動作を
行なっており、電圧増幅動作は行なっていない。
【０２３９】また、ｎチャネルＭＯＳトランジスタのみ
を用いてＶｐｐレベル検出器５０を構成することによ
り、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭ
ＯＳトランジスタを別々のウェル領域内に形成する必要
がなく、回路占有面積を低減することができる（Ｐ／Ｎ
分離領域を設ける必要がない）。
【０２４０】さらに、高電圧Ｖｐｐをゲートに受けてレ
ベルシフトして伝達して、基準電圧ＶＲＥＦとの比較を
行なうだけであり、差動増幅器５２のようなＣＭＯＳ構
成のカレントミラー型差動増幅器の構成に比べて、正確
なレベル検出動作を行なうことができる。たとえば、差
動増幅器５２を用いて基準電圧ＶＲＥＦと高電圧Ｖｐｐ
とを比較する場合、ｎチャネルＭＯＳトランジスタを比
較段として用いた場合、その両者のコンダクタンスが大
きくなり、高電圧領域で、これらの比較段のｎチャネル
ＭＯＳトランジスタのコンダクタンス差を大きくするこ
とができないため、正確な検出動作を行なうことができ
ない。
【０２４１】また、ｐチャネルＭＯＳトランジスタのゲ
ートに基準電圧ＶＲＥＦおよび高電圧Ｖｐｐを与える場
合、外部電源電圧ＥＸＶＤよりも高い電圧の比較を行な
うことができず、降圧（レベルシフト）回路を用いてレ
ベルシフトした後に、ｐチャネルＭＯＳトランジスタで
比較する必要がある。この場合、高電圧を大きな分割比
で分圧する分圧回路を用いた場合、高電圧Ｖｐｐの変化
が、分圧回路により小さくなり、正確なレベル検出動作
を行なうことができなくなる。
【０２４２】したがって、この図３０に示すように、同
一導電型のＭＯＳトランジスタを用いて、電流制御型の
レベルシフト回路を用いることにより、正確に、高電圧
Ｖｐｐのレベルを検出することができる。このＶｐｐレ
ベル検出器５０の出力信号を差動増幅器５２のｎチャネ
ルＭＯＳトランジスタＱ２６およびＱ２７のゲートへ与
えることにより、この差動増幅器５２の最も感度の良い
領域でこの差動増幅器５２を動作させることができ、正
確なレベル検出動作が保証される。
【０２４３】ＣＭＯＳインバータＡ２７におけるＭＯＳ
トランジスタＰ２４およびＱ２８は、このＣＭＯＳイン
バータ５４の充放電電流を制御し、ノードＡ２７の電圧
が急激に変化するのを防止する。これは、ノードＡ２６
の電圧レベルが、ＨレベルとＬレベルの間で繰返し急激
に変化した場合においても、クロック発生活性化信号Ｌ
Ｗが、繰返し急激に変化するのを防止し、安定な高電圧
発生動作（チャージポンプ用クロック信号の発生動作）
を保証する。
【０２４４】なお、高電圧Ｖｐｐは、ノードＡ２０にレ
ベルシフトして伝達されるため、高電圧Ｖｐｐは、外部
電源電圧ＥＸＶＤよりも高い電圧レベルである（Ｖｐｐ
≧ＥＸＶＤ＋Ｖｔｈ）。
【０２４５】また、活性制御信号ＺＥＮＡがＨレベルの
非活性状態のときＶｐｐレベル検出器５０において電源
ノードＰＳから接地ノードへ流れる電流経路が遮断さ
れ、レベル検出動作は停止される。また、差動増幅器５
２においても、ＭＯＳトランジスタＰ２０がオフ状態と
なり、差動増幅器５２の動作電流が流れる経路が遮断さ
れ、また差動増幅器５２も差動増幅動作が停止される。
ＭＯＳトランジスタ５３がこの活性制御信号ＺＥＮＡの
立上がりに応答してオン状態となり、ノードＡ２６を、
接地電圧レベルに保持する。これは、差動増幅器５２の
非活性化時、ノードＡ２６が、ＭＯＳトランジスタＰ２
２およびＱ２７がともにオフ状態となり、フローティン
グ状態となり、その電圧レベルが不安定となるのを防止
するためである。
【０２４６】「Ｖｐｐレベル検出器の構成２」図３２
は、Ｖｐｐレベル検出回路２０ｃａの第２の構成を示す
図である。図３２においては、Ｖｐｐレベル検出器５０
の部分の構成を示す。図３２において、Ｖｐｐレベル検
出器５０は、電源ノードＰＳとｎチャネルＭＯＳトラン
ジスタＱ２１のゲートとの間に接続される容量素子５０
ａを含む。他の構成は、図３０に示す構成と同じであ
り、対応する部分には同一参照番号を付し、詳細説明は
省略する。
【０２４７】この容量素子５０ａは、電源ノードＰＳ
と、ＭＯＳトランジスタＱ２１とのゲートを容量結合す
る。ＭＯＳトランジスタＱ２１のゲートへは、基準電圧
発生回路２０ａからの基準電圧ＶＲＥＦが与えられる。
基準電圧発生回路２０ａは、先に図２９に示すように、
出力インピーダンスは大きく、また供給電流量も極めて
小さくされている。したがって、ＭＯＳトランジスタＱ
２１のゲートには、高インピーダンス素子が接続されて
いるのと同じ状態であり、電源ノードＰＳにおける外部
電源電圧ＥＸＶＤの変化を、ＭＯＳトランジスタＱ２１
のゲートへ高速で伝達することができる。
【０２４８】ノードＡ２０の電圧レベルは、Ｖｐｐ−Ｖ
ｔｈが目標レベルである。外部電源電圧ＥＸＶＤおよび
基準電圧ＶＲＥＦがともに安定しているときには、ＭＯ
ＳトランジスタＱ２０により、ノードＡ２０に、電圧Ｖ
ｐｐ−Ｖｔｈが伝達される。安定状態においては、電圧
Ｖｐｐ−Ｖｔｈの電圧レベルは、基準電圧ＶＲＥＦの電
圧レベルにほぼ等しい。
【０２４９】今、図３３に示すように、電源ノードＰＳ
にノイズが重畳し、外部電源電圧ＥＸＶＤがこの電圧Ｖ
ｐｐ−Ｖｔｈの目標レベルよりも低下した場合を考え
る。ＭＯＳトランジスタＱ２０は、そのゲートに高電圧
Ｖｐｐを受けている。この電源ノードＰＳの電圧レベル
が、基準電圧ＶＲＥＦの電圧レベル、すなわちノードＡ
２０の電圧レベルより低下すると、ＭＯＳトランジスタ
Ｑ２０は、電源ノードＰＳがソースとなり、ノードＡ２
０の電圧レベルを低下させ、このノードＡ２０の電圧レ
ベルが、外部電源電圧ＥＸＶＤのレベルとなる。この状
態においては、外部電源電圧ＥＸＶＤが基準電圧ＶＲＥ
Ｆよりも低いため、ノードＡ２１の電圧レベルが、ノー
ドＡ２２の電圧レベルよりも高くなり、このＶｐｐレベ
ル検出器５０からは、高電圧Ｖｐｐが所定の電圧レベル
に到達していないことを示す信号が出力されて差動増幅
器５２および図３０に示すＣＭＯＳインバータ５４およ
び５６を介して、クロック活性化信号が活性状態へ駆動
される。したがって、この状態においては、高電圧Ｖｐ
ｐのレベルにかかわらず、電源ノードＰＳのノイズに従
って、高電圧発生動作が行なわれる。
【０２５０】高電圧Ｖｐｐの変化速度は、電源ノイズの
変化速度よりも十分遅い。また、基準電圧ＶＲＥＦも、
外部電源電圧ＥＸＶＤから生成されているが、その出力
段の定電流源トランジスタおよび高抵抗負荷ＭＯＳトラ
ンジスタにより、微小電流が流れるだけであり、外部電
源電圧ＥＸＶＤの変化速度に、基準電圧発生回路２０ａ
からの基準電圧ＶＲＥＦは追随しない。しかしながら、
図３２に示すように、容量素子５０ａを設けることによ
り、外部電源電圧ＥＸＶＤの電圧レベルが、ノイズなど
により、急激に変化した場合、この容量素子５０ａの容
量結合により、ＭＯＳトランジスタＱ２１のゲートの電
圧レベルが変化し、外部電源電圧ＥＸＶＤと基準電圧Ｖ
ＲＥＦの電圧差は変化しない。したがって、たとえ、ノ
イズ等の影響によりＭＯＳトランジスタＱ２０を介して
ノードＡ２０に、外部電源電圧ＥＸＶＤが伝達されて
も、基準電圧ＶＲＥＦは、このノードＡ２０の電圧レベ
ルよりも低く、クロック活性化信号ＬＷは活性化されな
い。高電圧Ｖｐｐが、外部電源電圧ＥＸＶＤの変化に従
ってその電圧レベルが低下すると、ＭＯＳトランジスタ
Ｑ２０は、再び、レベルシフト素子として動作して、電
圧Ｖｐｐ−ＶｔｈをノードＡ２０へ伝達し、この低下し
た基準電圧ＶＲＥＦおよび電圧Ｖｐｐ−Ｖｔｈのレベル
比較を行なう。
【０２５１】したがって、この容量素子５０ａを設けて
おくことにより、電源ノードＰＳにノイズが重畳された
場合、高電圧Ｖｐｐの電圧レベルにかかわらず高電圧発
生動作を活性化するためのクロック活性化信号が活性状
態へ駆動されるのを防止することができ、安定なレベル
検出動作を保証することができる。
【０２５２】基準電圧発生回路２０ａからの基準電圧Ｖ
ＲＥＦにノイズが重畳した場合、電源ノードＰＳに、容
量素子５０ａを介してノイズが伝達されるが、この電源
ノードＰＳは、電源線などにより大きな負荷容量を有し
ており、基準電圧ＶＲＥＦからのノイズが、外部電源電
圧ＥＸＶＤへ与える影響はほぼ無視することができる。
外部電源電圧ＥＸＶＤにノイズが重畳し、その電圧レベ
ルが上昇したとき、容量素子５０ａにより、このＭＯＳ
トランジスタＱ２１のゲートの電圧レベルが上昇する。
この場合、基準電圧発生回路２０ａの高抵抗の抵抗素子
により、比較的緩やかに、このノイズが放電される（定
電流供給用のｐチャネルＭＯＳトランジスタはこの状態
においては、オフ状態となるため）。したがって、この
場合のレベル検出に対する影響はほぼ無視することがで
きる。
【０２５３】したがって、この図３２に示すように、容
量素子５０ａを設けておくことにより、電源ノードＰＳ
にノイズが重畳し、外部電源電圧ＥＸＶＤの電圧レベル
が低下したとき、応じてＭＯＳトランジスタＱ２１のゲ
ート電圧へ与えられる基準電圧ＶＲＥＦの電圧レベルを
低下させることができ、安定なレベル検出動作を保証す
ることができる。
【０２５４】また、電源投入時、電源ノードＰＳの電源
電圧ＥＸＶＤの電圧レベル上昇に応じて、この容量素子
５０ａを介して、基準電圧発生回路２０ａの電圧レベル
もプルアップさせられるため、基準電圧ＶＲＥＦを、比
較的早いタイミングで安定状態へ到達させることができ
る。
【０２５５】特に、外部電源電圧ＥＸＶＤの電圧レベル
が低い低電源電圧条件下において、外部電源電圧ＥＸＶ
Ｄと基準電圧ＶＲＥＦの電圧レベルの差が小さくなった
場合において、電源電圧ＥＸＶＤの低下時においても、
安定に高電圧のレベル検出動作を行なうことができる。
【０２５６】「Ｖｐｐレベル検出器の構成３」図３４
は、Ｖｐｐレベル検出回路の第３の構成を示す図であ
る。図３４においては、Ｖｐｐレベル検出器５０の部分
の構成を示す。この図３４に示すＶｐｐレベル検出器５
０においては、レベルシフト用のｎチャネルＭＯＳトラ
ンジスタＱ２０のゲートおよびドレインが相互接続され
て、高電圧Ｖｐｐを受ける。他の構成は、図３０に示す
構成と同じであり、対応する部分には同一参照番号を付
し、その説明は省略する。
【０２５７】この図３４に示すＶｐｐレベル検出器５０
の構成においては、ＭＯＳトランジスタＱ２０およびＱ
２２が常に、飽和領域で動作する。また、ＭＯＳトラン
ジスタＱ２１は、ゲートおよびドレイン電圧をほぼ同じ
とすることができ、飽和領域動作条件（Ｖｄｓ≧Ｖｇｓ
−Ｖｔｈｎ）を満足させることができる。すなわち、 Ｖｐｐ−Ｖｔｈ２０≧ＶＲＥＦ−Ｖｔｈ２１ Ｖｐｐ≧ＶＲＥＦ−（Ｖｔｈ２１−Ｖｔｈ２０） ここで、Ｖｔｈ２０およびＶｔｈ２１は、ＭＯＳトラン
ジスタＱ２０およびＱ２１のしきい値電圧を示す。ＭＯ
ＳトランジスタＱ２０およびＱ２１は、ともにその基板
領域が接地ノードに接続されており、比較的大きな基板
バイアス効果により、しきい値電圧が大きくなるが、こ
れらのしきい値電圧Ｖｔｈ２０およびＶｔｈ２１をほぼ
同じ大きさとすることにより、飽和領域動作条件を満た
すことができる。
【０２５８】したがって、これらのＭＯＳトランジスタ
Ｑ２０、Ｑ２１およびＱ２２という、電圧レベルシフト
動作を行なうＭＯＳトランジスタの動作領域がすべて飽
和領域となり、安定に動作させることができる。
【０２５９】また、外部電源電圧ＥＸＶＤが、このＶｐ
ｐレベル検出器５０には与えられていないため、ノード
Ａ２０の電圧レベルに、電源電圧ＥＸＶＤが影響を及ぼ
すことはなく、高電圧Ｖｐｐが、外部電源電圧ＥＸＶＤ
の電圧レベルよりも高くなった場合においても、安定に
高電圧Ｖｐｐのレベルを検出することができる（ＭＯＳ
トランジスタＱ２１が非飽和領域で動作する場合、ノー
ドＡ２０の電圧レベルの変化に応じてＭＯＳトランジス
タＱ２１のドレイン電圧が急激に変化し、応じてノード
Ａ２１の電圧レベルが急激に変化する）。これにより、
高電圧Ｖｐｐのレベル検出を、比較的緩やかに安定に行
なうことができる。
【０２６０】図３５は、スタンバイ高電圧発生回路に含
まれるＶｐｐレベル検出回路２０ｂａの構成を示す図で
ある。Ｖｐｐレベル検出回路２０ｂａの初段のレベル検
出器５０に、Ｖｐｐポンプ回路２０ｂｃからの高電圧Ｖ
ｐｐが与えられる。Ｖｐｐポンプ回路２０ｂｃからの高
電圧Ｖｐｐが、Ｖｐｐレベル検出回路２０ｂａのＶｐｐ
レベル検出器５０の一方動作電源として利用される。ス
タンバイＶｐｐ発生回路は、スタンバイサイクル時にお
いて動作するため、その消費電流は十分小さくされてい
る。Ｖｐｐレベル検出回路２０ｂａにおいて、Ｖｐｐレ
ベル検出器５０の消費電流は、たとえば数μＡ程度であ
る（トランジスタサイズを調整して、消費電流を低減す
る）。
【０２６１】Ｖｐｐポンプ回路２０ｂｃの出力ノードに
は、高電圧安定化用の容量素子Ｃｘが設けられる。この
容量素子Ｃｘの容量値が２０〜３０ｎＦ程度の値であれ
ば、高電圧Ｖｐｐが０．１Ｖ低下するのに数百μＳの時
間が必要とされる。したがって、このスタンバイＶｐｐ
発生回路のみが動作する期間Ｖｐｐレベル検出回路２０
ｂａにおいてＶｐｐレベル検出器が高電圧Ｖｐｐを消費
しても、スタンバイＶｐｐ発生回路２０ｂｃに含まれる
Ｖｐｐポンプ回路２０ｂｃの電流供給力は、その消費電
流を十分に補うことができる（アクティブサイクルが始
まると、大きな駆動力を持つアクティブＶｐｐ発生回路
が動作し、高電圧Ｖｐｐが、所定電圧レベルへ駆動され
る）。したがって、スタンバイＶｐｐ発生回路の消費電
流を特に増加させることなく、安定にスタンバイＶｐｐ
レベル検出回路２０ｂａを動作させることができる。
【０２６２】「Ｖｐｐレベル検出回路の構成４」図３６
は、Ｖｐｐレベル検出回路の第４の構成を示す図であ
る。図３６においても、Ｖｐｐレベル検出器５０の部分
の構成を示す。この図３６に示すＶｐｐレベル検出器５
０においては、電流源トランジスタＱ２５のソースへ
は、負電圧Ｖｂｂが与えられる。したがって、活性制御
信号ＺＥＮＡは、レベル変換回路５１ａにより、外部電
源電圧ＥＸＶＤと負電圧Ｖｂｂレベルの間で変化する信
号に変換される。
【０２６３】基準電圧ＶＲＥＦは、ＭＯＳトランジスタ
Ｑ２１およびＱ２３をオン状態に保持する必要があるた
め、その下限に限界がある。また、外部電源電圧ＥＸＶ
Ｄは、ノードＡ２０に基準電圧ＶＲＥＦのレベルの電圧
を伝達する必要があるため、電源電圧ＥＸＶＤの下限
は、基準電圧ＶＲＥＦにより決定される。したがって、
外部電源電圧ＥＸＶＤの下限に対しても、制限が存在す
る。負電圧Ｖｂｂを、このＶｐｐレベル検出器５０の他
方電源電圧として利用することにより、基準電圧ＶＲＥ
Ｆの電圧レベルを低下させることができる。したがっ
て、外部電源電圧ＥＸＶＤの下限も応じて低くすること
ができ、このＶｐｐレベル検出器の動作電源電圧ＥＸＶ
Ｄの下限値を低くすることができ、外部電源電圧ＥＸＶ
Ｄに対する動作マージンを広くすることができ、安定な
Ｖｐｐレベル検出動作を保証することができる。
【０２６４】「Ｖｐｐレベル検出回路の構成５」図３７
は、Ｖｐｐレベル検出回路２０ｃａの第５の構成を示す
図である。図３７においても、Ｖｐｐレベル検出器５０
の部分の構成を示す。この図３７に示すＶｐｐレベル検
出回路２０ｃａにおいては、高電圧Ｖｐｐを所定比で分
圧して電圧Ｖｐｄを生成する分圧回路６０が設けられ
る。この分圧回路６０からの電圧Ｖｐｄが、Ｖｐｐレベ
ル検出器５０のＭＯＳトランジスタＱ２０のゲートへ与
えられる。他の構成は、先の図３０に示す構成と同じで
あり、対応する部分には同一参照番号を付す。
【０２６５】分圧回路６０は、高電圧Ｖｐｐを受けるノ
ードと接地ノードの間に直列に接続される抵抗素子Ｚａ
およびＺｂを含む。これらの抵抗素子ＺａおよびＺｂの
接続ノードから電圧Ｖｐｄが出力される。この電圧Ｖｐ
ｄは、その電圧レベルが次式で表わされる。
【０２６６】Ｖｐｄ＝Ｚｂ／（Ｚａ＋Ｚｂ） ノードＡ２０の電圧レベルは基準電圧ＶＲＥＦレベルで
ある。ＭＯＳトランジスタＱ２０が、高電圧Ｖｐｐのレ
ベルに応じた電圧を伝達するためには、外部電源電圧Ｅ
ＸＶＤは、このノードＡ２０に与えられる電圧よりも高
い電圧レベルに保持する必要がある。したがって、外部
電源電圧ＥＸＶＤの下限は、ノードＡ２０の電圧レベル
で決定される。電圧Ｖｐｄを用いることにより、ノード
Ａ２０に伝達される電圧は、Ｖｐｄ−Ｖｔｈとなる。電
圧Ｖｐｄは、高電圧Ｖｐｐレベルよりも低い電圧であ
る。したがって、外部電源電圧ＥＸＶＤは、その下限を
次式で表わすことができる。
【０２６７】ＥＸＶＤ≧Ｖｐｄ−Ｖｔｈ したがって、高電圧Ｖｐｐのレベルを直接検出する構成
に比べて、外部電源電圧ＥＸＶＤの下限の電圧レベルを
低くすることができ、外部電源電圧の電圧レベルを低く
することができる。
【０２６８】また、外部電源電圧ＥＸＶＤの電圧に比べ
て高電圧Ｖｐｐのレベルが十分高い場合には、ノードＡ
２０の電圧レベルは、外部電源電圧ＥＸＶＤの電圧レベ
ルとなる。この状態においては、ＭＯＳトランジスタＱ
２１が、非飽和領域で動作し、基準電圧ＶＲＥＦが少し
変動した場合、ＭＯＳトランジスタＱ２１を介して流れ
る電流が急激に変化し、ノードＡ２１の電圧レベルが高
速で変化する。したがって、この分圧回路６０を用いる
ことにより、ノードＡ２０の電圧レベルを、Ｖｐｄ−Ｖ
ｔｈのレベルに設定しておくことにより、このＭＯＳト
ランジスタＱ２１を、飽和領域で動作させることがで
き、基準電圧ＶＲＥＦの変動に対する感度を低くするこ
とができ、基準電圧ＶＲＥＦが急激な変化による高電圧
Ｖｐｐに対する急激な制御を防止することができる。高
電圧Ｖｐｐが急激に変化してその電圧レベルが上昇する
と、構成要素であるＭＯＳトランジスタのゲート絶縁膜
の耐圧特性が劣化する。
【０２６９】また、逆に、基準電圧ＶＲＥＦは、基準電
圧発生回路の出力負荷が大きく、ノイズの影響を受けや
すい。この基準電圧ＶＲＥＦのノイズが、分圧回路６０
の出力ノードに重畳された場合、電圧Ｖｐｄのレベルは
変化する。しかしながら、分圧回路６０を介して、この
基準電圧ＶＲＥＦからのノイズが、分圧回路６０により
分圧されて、高電圧Ｖｐｐへ重畳される。基準電圧ＶＲ
ＥＦにノイズが発生しても、高電圧Ｖｐｐを安定に一定
の電圧レベルに保持することができる。したがって、分
圧回路６０は、その分圧比Ｚｂ／（Ｚａ＋Ｚｂ）は、１
であるほど、基準電圧ＶＲＥＦからのノイズに強くな
る。これは、電圧Ｖｐｄに重畳されるノイズの大きさを
ΔＶとすると、高電圧Ｖｐｐに重畳されるノイズの大き
さは次式で表わされるためである。
【０２７０】ΔＶ（Ｚａ／（Ｚａ＋Ｚｂ）） したがって、この分圧回路６０の分圧比が１に近いと、
基準電圧ＶＲＥＦからの高電圧Ｖｐｐに対するノイズの
影響を十分抑制することができ、基準電圧ＶＲＥＦが変
動しそのノイズが生じても、安定に高電圧Ｖｐｐを一定
電圧レベルに保持することができる。電圧Ｖｐｄにノイ
ズが重畳された場合、ＭＯＳトランジスタＱ２０を介し
てノードＡ２０にそのノイズの影響が伝達される（電圧
Ｖｐｄは、外部電源電圧ＥＸＶＤと同程度の電圧レベル
に設定することができるため）。したがって、このＶｐ
ｐレベル検出器５０の検出動作に対する基準電圧ＶＲＥ
Ｆのノイズの影響は相殺される。
【０２７１】なお、分圧回路６０の抵抗素子Ｚ１および
Ｚ２は、ポリシリコン配線を用いることにより、このＶ
ｐｐレベル検出器５０のＭＯＳトランジスタ製造時同一
製造工程で生成することができる。イオン注入などによ
り、その抵抗値を所望の抵抗値に設定することができ
る。
【０２７２】図３８は、分圧回路６０の他の構成を示す
図である。図３８において分圧回路６０は、高電圧Ｖｐ
ｐ供給ノードと接地ノードの間に直列に接続されるｐチ
ャネルＭＯＳトランジスタ６０ａおよび６０ｂのゲート
は接地ノードに接続される。ｐチャネルＭＯＳトランジ
スタ６０ａおよび６０ｂは、比較的そのチャネル抵抗は
大きく、チャネル幅とチャネル長の比βの値を十分小さ
くすることにより、容易に低消費電流の分圧回路を生成
することができる。また、これらのＭＯＳトランジスタ
６０ａおよび６０ｂのチャネル領域の表面イオン濃度を
調整することにより、最適な抵抗比、すなわち分圧比を
容易に実現することができる。このようなｐチャネルＭ
ＯＳトランジスタ６０ａおよび６０ｂを用いることによ
り、小占有面積で低消費電流、かつ最適な分圧比を有す
る分圧回路を容易に実現することができる。
【０２７３】「Ｖｐｐレベル検出回路の構成６」図３９
は、Ｖｐｐレベル検出器５０の第６の構成を示す図であ
る。図３９においては、Ｖｐｐレベル検出器５０は、そ
のチャネル幅とチャネル長の比が可変（プログラム可
能）とされるｎチャネルＭＯＳトランジスタＱ２０ｐ
ｒ、Ｑ２１ｐｒ、Ｑ２２ｐｒ、Ｑ２３ｐｒ、およびＱ２
４ｐｒと、このＶｐｐレベル検出器５０を活性化するた
めの電流源トランジスタＱ２５を含む。これらのＭＯＳ
トランジスタＱ２０ｐｒ〜Ｑ２４ｐｒは、先の図３４以
降において示すＭＯＳトランジスタＱ２０〜Ｑ２４に対
応する。各トランジスタの末尾に添え字「ｐｒ」を付す
ことにより、その対応関係を示す。
【０２７４】図４０は、図３９に示すＭＯＳトランジス
タＱ２０ｐｒ〜Ｑ２４ｐｒのそれぞれの構成の一例を示
す図である。この図４０においては、サイズ可変ＭＯＳ
トランジスタＱ２０ｐｒ〜Ｑ２４ｐｒを、トランジスタ
Ｑｐｒで代表的に示す。図４０において、サイズ可変Ｍ
ＯＳトランジスタＱｐｒは、ノードＡｘにそれぞれの一
方導通ノード（ソース）が接続される互いに並列に設け
られるｎチャネルＭＯＳトランジスタＮＲ０、ＮＲ１、
ＮＲ２およびＮＲ３と、これらのＭＯＳトランジスタＮ
Ｒ０〜ＮＲ３それぞれと直列に接続されるｎチャネルＭ
ＯＳトランジスタＴＲ０〜ＴＲ３と、ノードＡｘとノー
ドＡｙの間に接続されるｎチャネルＭＯＳトランジスタ
ＴＲ４を含む。
【０２７５】ＭＯＳトランジスタＴＲ０〜ＴＲ４のゲー
トに、トランジスタＱｐｒの位置に対応する電圧Ｖが与
えられる。ＭＯＳトランジスタＮＲ０〜ＮＲ３のゲート
へは、チューニング制御信号ＳＷ０〜ＳＷ３が与えられ
る。これらのチューニング制御信号ＳＷ０〜ＳＷ３は、
テスト動作時、選択的にＨレベル／Ｌレベルに設定さ
れ、テスト動作完了後、これらのチューニング制御信号
ＳＷ０〜ＳＷ３は、最適な電流をノードＡｘおよびＡｙ
の間に流すように、ヒューズ素子により、固定的にその
電圧レベルが設定される。
【０２７６】この図４０に示すようなサイズ可変トラン
ジスタＱｐｒを用いて、Ｖｐｐレベル検出器５０を構成
する。このチューニング制御信号ＳＷ０〜ＳＷ３を選択
的にＨレベル／Ｌレベルに設定することにより、ノード
ＡｘとノードＡｙの間に並列に接続されるＭＯＳトラン
ジスタＴＲ０〜ＴＲ４の数が調整され、応じて、等価的
にサイズ可変トランジスタＱｐｒのチャネル幅とチャネ
ル長の比βが調整される。したがって、等価的にこのサ
イズ可変トランジスタＱｐｒのチャネル抵抗が調整され
たことになる。たとえば、基準電圧ＶＲＥＦの変動によ
り、ノードＡ２１の電圧レベルも、急激に変動する場
合、このＭＯＳトランジスタＱ２１ｐｒの基準電圧ＶＲ
ＥＦに対する感度を弱くする。具体的に、サイズ可変Ｍ
ＯＳトランジスタＱ２１ｐｒのサイズがＭＯＳトランジ
スタＱ２３ｐｒのそれよりも小さくする。この場合、Ｍ
ＯＳトランジスタＱ２１ｐｒの供給電流量（チャネル抵
抗）が基準電圧ＶＲＥＦに従って変動しても、その変動
は、サイズ可変ＭＯＳトランジスタＱ２３ｐｒにより吸
収され、ノードＡ２１の電圧レベルの変化が緩やかとな
り、基準電圧ＶＲＥＦの急激な変化の影響を受けること
なく、緩やかに、高電圧Ｖｐｐのレベルを変化させるこ
とができる。
【０２７７】以上のように、このＶｐｐレベル検出器５
０において、ＭＯＳトランジスタＱ２０ｐｒ〜Ｑ２４ｐ
ｒのサイズ（チャネル幅とチャネル長の比）を変更可能
（プログラム可能）とすることにより、基準電圧ＶＲＥ
Ｆの変動に対する感度を少し弱くしたＶｐｐレベル検出
を行なうことができ、基準電圧ＶＲＥＦの急激な変動に
かかわらず、安定な高電圧Ｖｐｐレベル検出動作を行な
うことができる。
【０２７８】なお、上述の図３２から図３９に示すＶｐ
ｐレベル検出器の構成においては、電流源トランジスタ
Ｑ２５は、接地ノードにそのソースが接続されている。
しかしながら、ｐチャネルＭＯＳトランジスタを用いて
レベルシフト用のｎチャネルＭＯＳトランジスタと電源
ノードＰＳの間に電流源トランジスタが配置される構成
が用いられてもよい。
【０２７９】［実施の形態４：クロック発生回路および
Ｖｐｐポンプ回路の構成］図４１は、図５に示すクロッ
ク発生回路およびＶｐｐポンプ回路の構成を示す図であ
る。アクティブＶｐｐ発生回路２０ｃに含まれるクロッ
ク発生回路２０ｃｂとスタンバイＶｐｐ発生回路２０ｂ
に含まれるクロック発生回路２０ｂｂは、同じ構成を有
するため、図４１においては、これらをクロック発生回
路６５で示す。
【０２８０】図４１において、クロック発生回路６５
は、クロック発生活性化信号ＬＷの振幅を外部電源電圧
ＥＸＶＤのレベルに変換するレベル変換回路６５ａと、
このレベル変換回路６５ａからの出力信号に応答して選
択的に活性化されて、発振動作を行ないポンプ制御信号
ＰＣＫを出力するリングオシレータ６５ｂと、このリン
グオシレータ６５ｂからのポンプ制御信号ＰＣＫに従っ
てポンプクロック信号ＰＭＰを出力するゲート回路６５
ｃと、ポンプ制御信号ＰＣＫとゲート回路６５ｃの出力
信号とに従って電荷供給期間を決定するゲートクロック
信号ＧＡＴを生成するゲート回路６５ｄと、ゲート回路
６５ｃの出力信号とポンプ制御信号ＰＣＫとに従って内
部ノードプリチャージクロック信号ＰＲＥを生成するゲ
ート回路６５ｅを含む。
【０２８１】レベル変換回路６５ａは、前段のＶｐｐレ
ベル検出回路からの出力信号ＬＷの電圧レベルが内部電
源電圧レベルのときに必要とされる。たとえば図３４に
示すように、Ｖｐｐレベル検出器において高電圧Ｖｐｐ
を一方動作電源電圧として使用する場合に、消費電流低
減および高電圧Ｖｐｐのレベル低下防止のために、後段
の差動増幅器、およびＣＭＯＳインバータの動作電源電
圧が内部電源電圧とされる。しかしながら、他の構成に
おいて、これらの差動増幅器およびＣＭＯＳインバータ
が外部電源電圧ＥＸＶＤを一方動作電源電圧として動作
する場合、このレベル変換回路６５ａは必要ではない。
【０２８２】リングオシレータ６５ｂは、偶数段の縦続
接続されるインバータを含むインバータ列６５ａと、レ
ベル変換回路６５ａの出力信号とインバータ列６５ａの
出力信号とを受け、その出力信号をインバータ列６５ａ
に与えるＮＡＮＤ回路６５ｂを含む。このリングオシレ
ータ６５ｂは、レベル変換回路６５ａの出力信号が外部
電源電圧ＥＸＶＤのＨレベルのときに活性化され、所定
の周期を有するポンプ制御信号ＰＣＫを出力する。レベ
ル変換回路６５ａの出力信号がＬレベルのとき、リング
オシレータ６５ｂは非活性化され、クロック制御信号Ｐ
ＣＫはＨレベルに固定される。
【０２８３】ゲート回路６５ｃは、ポンプ制御信号ＰＣ
Ｋを遅延するための４段の縦続接続されるインバータ６
５ｃａ〜６５ｃｄを含む。ポンプクロック信号ＰＭＰ
は、クロック制御信号ＰＣＫを所定時間遅延した信号で
ある。
【０２８４】ゲート回路６５ｄは、ゲート回路６５ｃに
含まれるインバータ６５ｃｂの出力信号を受けるインバ
ータ６５ｄａと、インバータ６５ｄａの出力信号を受け
るインバータ６５ｄｂと、インバータ６５ｄｂの出力信
号とポンプ制御信号ＰＣＫを受けるＮＡＮＤ回路６５ｄ
ｃと、ＮＡＮＤ回路６５ｄｃの出力信号を受けてゲート
クロック信号ＧＡＴを出力するインバータ６５ｄｅを含
む。このゲート回路６５ｄは、ポンプ制御信号ＰＣＫの
立上がりを遅延する立上がり遅延回路である。したがっ
て、ゲートクロック信号ＧＡＴは、ポンプ制御信号ＰＣ
Ｋの立上がりに対し所定時間遅延して立上がり、ポンプ
制御信号ＰＣＫの立下がりに同期して立下がる。
【０２８５】ゲート回路６５ｅは、ゲート回路６５ｃに
含まれるインバータ６５ｃｂの出力信号とポンプ制御信
号ＰＣＫを受けるＮＯＲ回路６５ｅａと、ＮＯＲ回路６
５ｅａの出力信号を受けるインバータ６５ｅｂと、イン
バータ６５ｅｂの出力信号を受けてプリチャージクロッ
ク信号ＰＲＥを出力するインバータ６５ｅｃを含む。こ
のゲート回路６５ｅは、ポンプ制御信号ＰＣＫの立上が
りに同期して立下がり、かつポンプ制御信号ＰＣＫの立
下がりに対し所定時間経過した後に立上がる信号を生成
しかつ反転する反転立下がり遅延回路である。
【０２８６】リングオシレータ６５ｂおよびゲート回路
６５ｃ〜６５ｅの一方動作電源電圧は外部電源電圧ＥＸ
ＶＤであり、ポンプ制御信号ＰＣＫおよびクロック信号
ＰＭＰ、ＧＡＴおよびＰＲＥの振幅は、外部電源電圧Ｅ
ＸＶＤである。
【０２８７】図４２は、図５に示すＶｐｐポンプ回路２
０ｂｃおよび２０ｃｃの構成の一例を示す図である。Ｖ
ｐｐポンプ回路２０ｂｃおよび２０ｃｃは、同じ構成を
備えるため、図４２においては、Ｖｐｐポンプ回路７０
を示す。
【０２８８】図４２において、Ｖｐｐポンプ回路７０
は、プリチャージクロック信号ＰＲＥを受ける容量素子
７０ａと、ゲートクロック信号ＧＡＴを受ける容量素子
７０ｂと、ポンプクロック信号ＰＭＰを受ける容量素子
７０ｃと、電源ノードＰＳと容量素子７０ａの出力ノー
ド７０ａａの間に接続されるプリチャージ用のｎチャネ
ルＭＯＳトランジスタ７０ｄと、ノード７０ａａ上の信
号電圧に応答して導通し電源ノードＰＳと容量素子７０
ｃの出力ノード７０ｃａとを電気的に接続するｎチャネ
ルＭＯＳトランジスタ７０ｅと、ノード７０ａａの信号
電圧に応答して、容量素子７０ｂの出力ノード７０ｂａ
を電源電圧ＥＸＶＤレベルにプリチャージするｎチャネ
ルＭＯＳトランジスタ７０ｇと、電源ノードＰＳとノー
ド７０ａａの間に接続されるｎチャネルＭＯＳトランジ
スタ７０ｈおよび７０ｉと、ノード７０ｂａ上の信号電
圧に応答して導通し、ノード７０ｃａから電荷を出力ノ
ードへ供給し、高電圧Ｖｐｐを生成するｎチャネルＭＯ
Ｓトランジスタ７０ｆを含む。
【０２８９】ｎチャネルＭＯＳトランジスタ７０ｄは、
そのゲートおよび一方導通ノードが電源ノードＰＳに接
続され、ノード７０ａａを、ＥＸＶＤ−Ｖｔｈｎの電圧
レベルにプリチャージする。ｎチャネルＭＯＳトランジ
スタ７０ｈおよび７０ｉの各々が、その一方導通ノード
がそのゲートに接続され、導通時、ノード７０ａａの電
圧レベルを、ＥＸＶＤ＋２Ｖｔｈｎの電圧レベルにクラ
ンプする。ここで、Ｖｔｈｎは、ＭＯＳトランジスタ７
０ｄ、７０ｈおよび７０ｉのしきい値電圧を示す。
【０２９０】次に、この図４１に示すクロック発生回路
６５および図４２に示すＶｐｐポンプ回路７０の動作
を、図４３に示す信号波形図を参照して説明する。
【０２９１】ポンプ制御信号ＰＣＫがＬレベルからＨレ
ベルに立上がると、プリチャージクロック信号ＰＲＥが
Ｌレベルに立下がる。これにより、容量素子７０ａの容
量結合により、ノード７０ａａの電圧レベルが低下し、
ＭＯＳトランジスタ７０ｄがオン状態となり、ノード７
０ａａが、電圧ＥＸＶＤ−Ｖｔｈｎのレベルにプリチャ
ージされる。この状態においては、ＭＯＳトランジスタ
７０ｅ、７０ｇ、７０ｈおよび７０ｉはすべてオフ状態
になる。次いで、ポンプクロック信号ＰＭＰがＨレベル
に立上がり、容量素子７０ｃの容量結合により、ノード
７０ｃａの電圧レベルがＭＯＳトランジスタ７０ｇによ
りプリチャージされた外部電源電圧ＥＸＶＤのレベルか
ら、２・ＥＸＶＤの電圧レベルに上昇する。この状態に
おいては、ノード７０ｂａの電圧レベルは、外部電源電
圧ＥＸＶＤのレベルであり、ＭＯＳトランジスタ７０ｆ
はオフ状態にある。
【０２９２】次いで、ゲートクロック信号ＧＡＴがＨレ
ベルに立上がると、容量素子７０ｂの容量結合により、
ノード７０ｂａの電圧レベルが、外部電源電圧ＥＸＶＤ
から電圧２・ＥＸＶＤのレベルに上昇する。これによ
り、ＭＯＳトランジスタ７０ｆが導通し、ノード７０ｃ
ａから、出力ノードへ電荷が供給され、高電圧Ｖｐｐの
電圧レベルが上昇する。ＭＯＳトランジスタ７０ｆは、
ノード７０ｃａの電圧レベルとその出力ノードの高電圧
Ｖｐｐの電圧レベルが等しくなると、電荷供給動作が停
止される。最終的に、高電圧Ｖｐｐは、２・ＥＸＶＤ−
Ｖｔｈｎの電圧レベルまで上昇することができる。
【０２９３】次いで、ポンプ制御信号ＰＣＫがＬレベル
に立下がると、ゲートクロック信号ＧＡＴがＬレベルに
立下がり、ノード７０ｂａの電圧レベルが、容量素子７
０ｂの容量結合により２・ＥＸＶＤの電圧レベルから外
部電源電圧ＥＸＶＤの電圧レベルに低下する。応じて、
ＭＯＳトランジスタ７０ｆがオフ状態となる。次いで、
ポンプクロック信号ＰＭＰがＨレベルからＬレベルに立
下がり、ノード７０ｃａの電圧レベルが低下する。この
ときまた、プリチャージクロック信号ＰＲＥがＨレベル
に立上がり、ノード７０ａａの電圧レベルが、プリチャ
ージ電圧ＥＸＶＤ−Ｖｔｈｎのレベルから、２・ＥＸＶ
Ｄ−Ｖｔｈｎの電圧レベルに上昇し、ＭＯＳトランジス
タ７０ｈおよび７０ｉのクランプ動作により、ノード７
０ａａは、電圧ＥＸＶＤ＋２・Ｖｔｈｎのレベルにプリ
チャージされる。また、ＭＯＳトランジスタ７０ｅおよ
び７０ｇがオン状態となり、ノード７０ｂａおよび７０
ｃａを、それぞれ外部電源電圧ＥＸＶＤのレベルにプリ
チャージする。以降この動作が繰返され、高電圧Ｖｐｐ
の電圧レベルが、２・ＥＸＶＤ−Ｖｔｈｎ以下の所定の
電圧レベルに到達するまで、ノード７０ｃａから出力ノ
ードへ電荷が供給される。
【０２９４】この図４２に示すＶｐｐポンプ回路におい
て、ノード７０ａａとノード７０ｂａの最大電圧差は、
電圧ＥＸＶＤ−Ｖｔｈｎの電圧レベルであり、またノー
ド７０ｂａとノード７０ｃａの最大電圧差は、ＥＸＶＤ
である。したがって、構成要素であるＭＯＳトランジス
タ７０ｄ〜７０ｉのゲート絶縁膜に、大きな電圧が印加
されるのを防止することができ、安定に、高電圧Ｖｐｐ
を生成することができる。
【０２９５】「Ｖｐｐポンプ回路の構成２」図４４
（Ａ）は、Ｖｐｐポンプ回路７０の第２の構成を示す図
である。図４４（Ａ）に示すＶｐｐポンプ回路７０にお
いては、レベル変換回路７０ｋにより、ゲートクロック
信号ＧＡＴの振幅が、２・ＥＸＶＤの電圧レベルに変換
される。このＶｐｐポンプ回路７０は、容量素子７０ａ
の出力ノード７０ａａの電圧レベルをクランプするため
のＭＯＳトランジスタ７０ｈおよび７０ｉに代えて、容
量素子７０ｃの出力ノード７０ｃａ上の信号電位に応答
して、このノード７０ａａを外部電源電圧ＥＸＶＤレベ
ルに保持するｎチャネルＭＯＳトランジスタ７０ｊが設
けられる。残りの構成は、図４２に示すＶｐｐポンプ回
路の構成と同じであり、対応する部分には同一参照番号
を付し、その説明は省略する。
【０２９６】次に、この図４４（Ａ）に示すＶｐｐポン
プ回路７０の動作を、図４４（Ｂ）に示す信号波形図を
参照して説明する。ポンプ制御信号ＰＣＫの立上がりに
応答して、プリチャージクロック信号ＰＲＥがＬレベル
に立下がると、ノード７０ａａの電圧レベルが低下す
る。このノード７０ａａは、ＭＯＳトランジスタ７０ｄ
により、その電圧レベルがＥＸＶＤ−Ｖｔｈ以下に低下
しないように保持される。次いで、ポンプクロック信号
ＰＭＰがＨレベルに立上がり、ノード７０ｃａの電圧レ
ベルがそれまでのプリチャージ電圧レベル（ＥＸＶＤレ
ベル）から２・ＥＸＶＤの電圧レベルに立下がる。この
ノード７０ｃａの電圧レベルの上昇に従って、ＭＯＳト
ランジスタ７０ｊがオン状態となり、ノード７０ａａ
を、外部電源電圧ＥＸＶＤレベルに保持する。
【０２９７】次いで、ゲートクロック信号ＧＡＴが立上
がり、ノード７０ｂａの電圧レベルが、それまでのプリ
チャージ電圧レベル（ＥＸＶＤレベル）から、３・ＥＸ
ＶＤのレベルに上昇する（レベル変換回路７０ｋからの
信号のＨレベルは２・ＥＸＶＤレベル）。このノード７
０ｂａの電圧レベルの上昇に従って、ＭＯＳトランジス
タ７０ｇがオフ状態となり、またＭＯＳトランジスタ７
０ｆがオン状態となり、ノード７０ｃａから電荷が、そ
の出力ノードへ伝達され、高電圧Ｖｐｐの電圧レベルが
上昇する。ノード７０ｃａの電圧レベルが高電圧Ｖｐｐ
の電圧レベルと等しくなると、電荷の移動が停止する。
【０２９８】次いで、ポンプ制御信号ＰＣＫが立下がる
と、ゲートクロック信号ＧＡＴがＬレベルに立下がり、
ノード７０ｂａの電圧レベルが外部電源電圧ＥＸＶＤの
電圧レベルに低下し、ＭＯＳトランジスタ７０ｆがオフ
状態となる。次いでポンプクロック信号ＰＭＰが立下が
り、プリチャージクロック信号ＰＲＥが立上がると、Ｍ
ＯＳトランジスタ７０ｅがオン状態となり、ノード７０
ｃａを外部電源電圧ＥＸＶＤレベルにプリチャージす
る。また、ＭＯＳトランジスタ７０ｇがオン状態とな
り、ノード７０ｂａを外部電源電圧ＥＸＶＤレベルにプ
リチャージするが、２・ＥＸＶＤのレベルのときには、
ＭＯＳトランジスタ７０ｄは、オフ状態にある。
【０２９９】ノード７０ａａの電圧は、電圧２・ＥＸＶ
Ｄと電圧ＥＸＶＤの間で印加し、ノード７０ｂａの電圧
は、電圧３・ＥＸＶＤと電圧ＥＸＶＤの間で変化し、ま
たノード７０ｃａの電圧は、電圧２・ＥＸＶＤと電圧Ｅ
ＸＶＤの間で変化する。ただし高電圧Ｖｐｐのレベル
が、外部電源電圧ＥＸＶＤよりも高くなったとき。した
がって、高電圧Ｖｐｐは、電圧２・ＥＸＶＤのレベルに
まで到達することができる。
【０３００】この図４４（Ａ）に示すＶｐｐポンプ回路
の構成においては、ノード７０ａａとノード７０ｂａの
最大電圧差は、２・ＥＸＶＤであり、ノード７０ａとノ
ード７０ｃａの間の最大電圧差は、電圧ＥＸＶＤであ
り、またノード７０ｂａとノード７０ｃａの最大電圧差
は、ＥＸＶＤである。したがって、このＭＯＳトランジ
スタ７０ｄ、７０ｊ、７０ｅおよび７０ｇのゲート絶縁
膜に印加される電圧は、最大２・ＥＸＶＤの電圧レベル
であり、レベル変換回路７０ｋが、電圧２・ＥＸＶＤの
電圧を生成しているため、このレベル変換回路７０ｋに
含まれる構成要素と同じ構成要素のＭＯＳトランジスタ
を用いて、これらのＭＯＳトランジスタ７０ｄ、７０
ｅ、７０ｇおよび７０ｊを形成することができ、構成要
素のゲート絶縁膜の信頼性を保証することができる。
【０３０１】以上のように、このＶｐｐポンプ回路にお
いては、高電圧発生のためのポンプ動作時、プリチャー
ジ信号線ノードを、外部電源電圧ＥＸＶＤレベルに保持
するように構成しているため、構成要素のＭＯＳトラン
ジスタのゲート絶縁膜に過剰な電圧が印加されるのを防
止することができ、耐圧特性が保証され、安定に所望の
電圧レベルの高電圧を生成するＶｐｐポンプ回路を実現
することができる。
【０３０２】［実施の形態５：出力用高電圧発生回路の
構成］図４５は、図１に示す出力回路７の構成を概略的
に示す図である。図４５において、出力回路７は、メモ
リセルアレイの選択メモリセルから読出された相補な内
部読出データＯＤおよびＺＯＤに従って外部読出データ
ＥＤＱを生成する。この出力回路７は、内部読出データ
ＯＤを受けるインバータ７ａａと、内部読出データＯＤ
およびインバータ７ａａの出力信号に従って内部読出デ
ータＯＤの振幅を出力用高電圧Ｖｐｐｏレベルに変換す
るレベル変換回路７ａｂと、出力用高電圧Ｖｐｐｏを一
方動作電源電圧として動作し、レベル変換回路７ａｂの
出力信号を反転するインバータ７ａｃと、インバータ７
ａｃの出力信号がＨレベルのとき導通し、外部読出デー
タＥＤＱを外部電源電圧ＶＤＤＱレベルに駆動するｎチ
ャネルＭＯＳトランジスタ７ａｄを含む。ＭＯＳトラン
ジスタ７ａｄは、インバータ７ａｃの出力信号がＬレベ
ルにときにはオフ状態となる。
【０３０３】この出力回路７は、さらに、補の内部読出
データＺＯＤを反転するインバータ７ｂａと、内部読出
データＺＯＤおよびインバータ７ｂａの出力信号に従っ
てこの内部読出データＺＯＤの振幅を、外部電源電圧Ｖ
ＤＤＱレベルに変換するレベル変換回路７ｂｂと、外部
電源電圧ＶＤＤＱを一方動作電源電圧として動作し、レ
ベル変換回路７ｂｂの出力信号を反転するインバータ７
ｂｃと、インバータ７ｂｃの出力信号がＨレベルにとき
導通し、外部読出データＥＤＱを接地電圧ＶＳＳＱレベ
ルに駆動するｎチャネルＭＯＳトランジスタ７ｂｄを含
む。インバータ７ａａおよび７ｂａは、内部電源電圧Ｉ
ＮＤＶ（Ｖｃｃｐ）を一方動作電源電圧として動作す
る。読出データＯＤおよびＺＯＤは、内部電源電圧ＩＮ
ＤＶ（Ｖｃｃａ：図１参照）の電圧レベルの振幅を有す
る。
【０３０４】レベル変換回路７ａｂおよび７ｂｂは、図
３（Ａ）および図４１に示すレベル変換回路と同様の構
成を備える。外部電源電圧ＶＤＤＱおよびＶＳＳＱは、
出力回路専用に与えられ、内部回路動作用の電源電圧Ｖ
ＤＤおよびＶＳＳと別の端子を介して外部から与えられ
る。今、出力用電源電圧ＶＤＤＱおよびデバイス用電源
電圧ＶＤＤの電圧レベルが異なる場合を考える。高電圧
Ｖｐｐｏは、出力用電源電圧ＶＤＤＱの電圧レベルより
も高く設定する必要がある。したがって、この出力用電
源電圧ＶＤＤＱのレベル（規格）に応じて、出力用高電
圧Ｖｐｐｏの電圧レベルを調整する必要がある。
【０３０５】図４６は、この発明の実施の形態５におけ
るＶｐｐレベル検出回路の要部の構成を示す図である。
図４６においては、Ｖｐｐレベル検出器５０の部分の構
成を示す。この図４６に示すＶｐｐレベル検出回路の構
成においては、基準電圧ＶＲＥＦは、外部電源電圧ＥＸ
ＶＤを分圧して生成される。したがって基準電圧ＶＲＥ
Ｆは、外部電源電圧ＥＸＶＤに比例した電圧レベルとな
る。Ｖｐｐレベル検出器５０は、この外部電源電圧ＥＸ
ＶＤに比例した基準電圧ＶＲＥＦと内部で発生した高電
圧Ｖｐｐとを比較する。このＶｐｐレベル検出器５０の
構成は、先の実施の形態３において説明したＶｐｐレベ
ル検出器の構成と実質的に同じである。単に、電流源ト
ランジスタが、接地ノード側に設けられるのではなく、
外部電源ノードＰＳ側に設けられている点が異なる。こ
のＶｐｐレベル検出器５０の出力信号に従って差動増幅
器５２以降の回路を介して、チャージポンプ動作を活性
化するための信号が生成される。
【０３０６】この図４６に示すように、外部電源電圧Ｅ
ＸＶＤに基づいて高電圧Ｖｐｐのレベルを決定すること
により、出力回路７に与えられる出力用高電圧Ｖｐｐｏ
の電圧レベルは、出力用電源電圧ＶＤＤＱの電圧レベル
に応じて設定される。したがって、たとえ、この半導体
記憶装置が用いられるシステムが異なり、インタフェー
ス電圧が異なり、出力用電源電圧ＶＤＤＱの電圧レベル
が異なる場合においても、内部で自動的に出力用高電圧
Ｖｐｐｏの電圧レベルが調整され、１つのチップで、複
数の出力用電源電圧に対応することが可能となる。以
下、この高電圧発生回路における比較基準電圧について
説明する。
【０３０７】図４７は、高電圧発生回路１２（図１参
照）の第１の構成を概略的に示す図である。図４７にお
いて、高電圧発生回路１２は、図４に示すように、アレ
イ高電圧Ｖｐｐａを発生するためのアレイ高電圧発生回
路１２ａと、出力用高電圧Ｖｐｐｏを発生する出力高電
圧発生回路１２ｂを含む。
【０３０８】アレイ高電圧発生回路１２ａは、電源ノー
ド８１の外部からのデバイス電源電圧ＶＤＤに従ってア
レイ高電圧Ｖｐｐａの電圧レベルを検出するＶｐｐレベ
ル検出回路１２ａａと、デバイス電源電圧ＶＤＤを一方
動作電源電圧として動作し、Ｖｐｐレベル検出回路１２
ａａからの活性制御（クロック発生活性化）信号ＬＷａ
の活性化時チャージポンプ用のクロック信号を発生する
Ｖｐｐクロック発生回路１２ａｂと、クロック発生回路
１２ａｂからのクロック信号に従ってチャージポンプ動
作を行なって、アレイ用高電圧Ｖｐｐａを発生するＶｐ
ｐポンプ回路１２ａｃを含む。このＶｐｐポンプ回路１
２ａｃは、デバイス電源電圧ＶＤＤからアレイ用高電圧
Ｖｐｐａを生成する。
【０３０９】出力用高電圧発生回路１２ｂは、出力用高
電圧Ｖｐｐｏの電圧レベルを電源ノード８２に与えられ
る出力用電源電圧ＶＤＤＱに従って制御するＶｐｐレベ
ル検出回路１２ｂａと、出力用電源電圧ＶＤＤＱを一方
動作電源電圧として動作し、Ｖｐｐレベル検出回路１２
ｂａからのクロック発生活性化信号ＬＷｂの活性化に応
答してチャージポンプ用のクロック信号を発生するクロ
ック発生回路１２ｂｂと、クロック発生回路１２ｂｂか
らのクロック信号に従ってチャージポンプ動作を行なっ
て、出力用電源電圧ＶＤＤＱから出力用高電圧Ｖｐｐｏ
を生成するＶｐｐポンプ回路１２ｂｃを含む。
【０３１０】この高電圧発生回路１２において、アレイ
用高電圧発生回路１２ａおよび出力用高電圧発生回路１
２ｂは、それぞれスタンバイ高電圧発生回路およびアク
ティブ用高電圧発生回路両者を含む。Ｖｐｐレベル検出
回路１２ａａおよび１２ｂａ、クロック発生回路１２ａ
ｂおよび１２ｂｂ、ならびにＶｐｐポンプ回路１２ａｃ
および１２ｂｃは、先の実施の形態１〜４において説明
したものと同様の構成を備える。
【０３１１】図４７に示す高電圧発生回路１２の構成に
おいては、出力用高電圧Ｖｐｐｏの電圧レベルは、出力
用電源電圧ＶＤＤＱの電圧レベルに基づいて決定され
る。したがって、出力用高電圧ＶＤＤＱの電圧レベルが
変更されても、その変更した電圧レベルに応じた出力用
高電圧Ｖｐｐｏが生成され（たとえばＶｐｐｏ＝ＶＤＤ
Ｑ＋Ｖｔｈ；分圧回路がない場合または分圧比が１の場
合）、インタフェース電源電圧に応じた電圧レベルの出
力データを生成することができる。
【０３１２】またアレイ用高電圧発生回路１２ａにおい
ては、デバイス電源電圧ＶＤＤに従ってアレイ用高電圧
Ｖｐｐａが生成され、アレイ内部の周辺回路（行選択系
回路）およびワード線上に伝達される電圧レベルを最適
レベルに設定することができる。
【０３１３】「高電圧発生回路の構成２」図４８は、高
電圧発生回路１２の第２の構成を概略的に示す図であ
る。この図４８に示す高電圧発生回路１２においては、
出力用高電圧発生回路１２ｂにおけるクロック発生回路
１２ｂｂおよびＶｐｐポンプ回路１２ｂｃが、電源ノー
ド８１からデバイス電源電圧ＶＤＤを受ける。Ｖｐｐレ
ベル検出回路１２ｂａは、電源ノード８２に与えられた
出力用電源電圧ＶＤＤＱを受ける。他の構成は図４７に
示す構成と同じであり、対応する部分には同一参照番号
を付す。
【０３１４】この図４８に示す高電圧発生回路１２にお
いては、出力用高電圧Ｖｐｐｏの電圧レベルは、電源ノ
ード８２に与えられる出力用電源電圧ＶＤＤＱの電圧レ
ベルに従って決定される。出力用電源電圧ＶＤＤＱは、
Ｖｐｐレベル検出回路１２ｂａにおいてのみ用いられて
いる。したがって、データ出力時、この出力用電源電圧
ＶＤＤＱは、出力回路において専用に使用することがで
きる。チャージポンプ動作により出力用高電圧Ｖｐｐｏ
を発生するために、出力用電源電圧ＶＤＤＱは使用され
ないためである。したがって、高速かつ安定に、外部読
出データを生成することができる。デバイス電源電圧Ｖ
ＤＤは、アレイ用高電圧Ｖｐｐａおよび出力用高電圧Ｖ
ｐｐｏを発生するために使用されるが、しかしながら、
図５８に示す従来回路の構成と同じであり、内部回路動
作に対し、この出力用高電圧Ｖｐｐｏを生成するために
デバイス電源電圧ＶＤＤを使用しても、特に問題は生じ
ない。
【０３１５】「高電圧発生回路の構成３」図４９は、高
電圧発生回路の第３の構成を概略的に示す図である。こ
の図４９に示す高電圧発生回路においては、アレイ用高
電圧Ｖｐｐａの電圧レベルは、内部電源ノード８３上の
アレイ電源電圧Ｖｃｃの電圧レベルに基づいて設定され
る。他の構成は、図４７に示す高電圧発生回路の構成と
同じであり、対応する部分には同一参照番号を付す。
【０３１６】この図４９に示す構成において、アレイ電
源電圧Ｖｃｃは、周辺回路へ与えられる周辺電源電圧Ｖ
ｃｃｐまたはセンスアンプを駆動するために用いられる
センスアンプ電源電圧Ｖｃｃａのいずれであってもよ
い。このアレイ電源電圧Ｖｃｃは、図１に示す内部電源
回路１０から発生される。この内部電源回路１０の構成
の一例は、図２６において内部電源回路４０として示さ
れている。
【０３１７】周辺用電源電圧Ｖｃｃｐの電圧レベルに従
ってアレイ用高電圧Ｖｐｐａの電圧レベルを設定する場
合、センスアンプ動作時において大きな電流が消費する
センスアンプに対する電源電圧を使用する必要がない。
したがって、アレイ用高電圧Ｖｐｐａが消費されるワー
ド線選択時およびワード線非選択状態駆動時においてセ
ンスアンプ電源電圧に対するこのアレイ高電圧Ｖｐｐａ
発生動作が悪影響を及ぼすのを防止することができ、安
定なセンス動作が保証される。また、センスアンプ電源
電圧Ｖｃｃａをこのアレイ用高電圧Ｖｐｐａの電圧レベ
ルを設定するために用いる場合、ビット線電圧に応じて
アレイ用高電圧Ｖｐｐａの電圧レベルを設定することが
できる（センスアンプはビット線を充放電する）。した
がって、アレイのメモリセルに伝達される電源電圧のレ
ベルに従って最適なレベルにアレイ用高電圧Ｖｐｐａの
電圧レベルを設定することができる。出力用高電圧発生
回路１２ｂは図４７に示す構成と同じである。
【０３１８】「高電圧発生回路の構成４」図５０は、高
電圧発生回路１２の第４の構成を概略的に示す図であ
る。この図５０に示す高電圧発生回路１２は、出力用高
電圧発生回路１２ｂにおいて、クロック発生回路１２ｂ
ｂおよびＶｐｐポンプ回路１２ｂｃが、電源ノード８１
に与えられるデバイス電源電圧ＶＤＤを使用することを
除いて図４９に示す高電圧発生回路１２の構成と同じで
ある。対応する部分には同一の参照番号を付し、その詳
細説明は省略する。
【０３１９】この図５０に示す高電圧発生回路の場合、
アレイ用高電圧Ｖｐｐａの電圧レベルは、内部の電源電
圧（アレイ電源電圧）Ｖｃｃより決定され、一方、出力
用高電圧Ｖｐｐｏの電圧レベルは、出力用電源電圧ＶＤ
ＤＱの電圧レベルに従って決定される。したがって、装
置内部で使用される高電圧Ｖｐｐａおよび外部装置との
インタフェースをとるための高電圧Ｖｐｐｏを、それぞ
れ内部で発生される電源電圧Ｖｃｃおよび外部から与え
られる出力用電源電圧ＶＤＤＱの電圧レベルに応じて決
定することにより、これらの高電圧ＶｐｐａおよびＶｐ
ｐｏを最適な電圧レベルに設定することができる。
【０３２０】以上のように、この発明の実施の形態４に
従う高電圧発生回路においては、デバイス電源電圧ＶＤ
Ｄと外部電源電圧ＶＤＤＱの電圧が別々に与えられ、か
つこれらの電圧レベルが異なるとき、アレイ用高電圧お
よび出力用高電圧を別々の高電圧発生回路で発生しかつ
出力用高電圧Ｖｐｐｏの電圧レベルを、出力用電源電圧
ＶＤＤＱの電圧レベルに応じて設定しているため、出力
用電源電圧の電圧レベルに応じて出力用高電圧の電圧レ
ベルを内部で自動的に変更することができ、複数のイン
タフェース電源電圧（出力用電源電圧）の電圧レベルに
１つのチップで対応することができる。
【０３２１】［他の適用例］図５１は、この発明の適用
例の構成を示す図である。図５１においては、外部電源
電圧ＥＸＶＤから負電圧Ｖｂｂを発生する負電圧発生回
路８５を示す。この負電圧発生回路８５からの負電圧Ｖ
ｂｂは、たとえば図１に示すメモリセルアレイ２のＰ型
半導体基板領域へ与えられる。負電圧Ｖｂｂの絶対値が
大きい場合には、ｎチャネルＭＯＳトランジスタのしき
い値電圧が大きくなり、またその絶対値が小さい場合に
は、ｎチャネルＭＯＳトランジスタのしきい値電圧が小
さくなる。したがって負電圧Ｖｂｂにも最適値が存在
し、また高速でこの負電圧Ｖｂｂは、電源投入後所定値
に到達させる必要がある。したがって、先の実施の形態
１および３において示した高電圧Ｖｐｐを発生する回路
部分を、この負電圧Ｖｂｂを発生する回路部分に適用す
ることができる。各回路の電圧極性およびＭＯＳトラン
ジスタのチャネル導電型を変更することにより、負電圧
Ｖｂｂのレベル検出を行なうことができ、またその発生
動作を制御することもできる。
【０３２２】また、図１に示す構成においては、高電圧
Ｖｐｐが、非選択ワード線（メインワード線およびサブ
ワード線）に伝達されている。しかしながら、非選択ワ
ード線が負電圧Ｖｂｂレベルに駆動されるとともに、選
択ワード線が、高電圧Ｖｐｐレベルに駆動される構成で
あっても本発明は適用可能である。この場合、負電圧Ｖ
ｂｂおよび高電圧Ｖｐｐそれぞれに対し、検出回路を設
ける構成が利用される。
【０３２３】さらに、実施の形態４においては、デバイ
ス電源電圧ＶＤＤと出力用電源電圧ＶＤＤＱの電圧レベ
ルが互いに異なる。しかしながら、実施の形態１から３
の構成においては、これらの電圧ＶＤＤおよびＶＤＤＱ
が同じ電圧レベルであってもよい。また、単一電源の半
導体記憶装置であっても、これらの実施の形態１から３
の構成は適用可能である。
【０３２４】また、高電圧Ｖｐｐの電圧レベルを検出し
ている。しかしながら、高電圧Ｖｐｐのみならず、一般
の信号電圧のレベルを検出する構成に対しても、本実施
の形態３は適用可能である。
【０３２５】「電圧レベル検出回路の他の構成」図５２
は、Ｖｐｐレベル検出器の適用例の構成を示す図であ
る。この図５２に示す回路は、信号φＡと信号φＢの電
圧レベルを比較する比較回路を構成する。図５２におい
て、比較回路は、電源ノード９０ａとノードＡ５０の間
に接続されかつそのゲートに信号φＡを受けるｎチャネ
ルＭＯＳトランジスタ９０ｂと、電源ノード９０ａとノ
ードＡ５１の間に接続されかつそのゲートに信号φＢを
受けるｎチャネルＭＯＳトランジスタ９０ｃと、ノード
Ａ５０と接地ノードの間に接続され、そのゲートがノー
ドＡ５１に接続されるｎチャネルＭＯＳトランジスタ９
０ｄと、ノードＡ５１と接地ノードの間に接続されかつ
そのゲートがノードＡ５１に接続されるｎチャネルＭＯ
Ｓトランジスタ９０ｅと、ノードＡ５０およびＡ５１の
信号を差動的に増幅する差動増幅器９０ｆを含む。この
差動増幅器９０ｆから、比較結果を示す信号φＣが出力
される。
【０３２６】この図５２に示す比較回路において、ＭＯ
Ｓトランジスタ９０ｂ〜９０ｅのサイズは同じである。
ＭＯＳトランジスタ９０ｄおよび９０ｅは、カレントミ
ラー回路を構成している。ＭＯＳトランジスタ９０ｂお
よび９０ｃは、その信号φＡおよびφＢの電圧レベルに
応じてチャネル抵抗が異なる。信号φＡおよびφＢの電
圧レベルが、電源電圧ＶＣよりも以下の場合には、ＭＯ
Ｓトランジスタ９０ｂおよび９０ｃは、飽和領域で動作
する。これらのＭＯＳトランジスタ９０ｂおよび９０ｃ
の飽和電流の大きさの差に応じた電圧がノードＡ５０お
よびＡ５１に現われる。このノードＡ５０およびＡ５１
の電圧を、差動増幅器９０ｆで差動増幅することによ
り、信号φＣの電圧レベルが、信号φＡおよびφＢの電
圧レベルに応じてＨレベルまたはＬレベルに設定され
る。
【０３２７】この図５２に示す比較回路は、電流制御比
較回路であり、電流増幅動作は行なうものの、電圧増幅
動作は行なわない（等価的に、チャネル抵抗の比による
抵抗分割であり、分割比が信号φＡおよびφＢの電圧レ
ベルに応じて設定され、等価的に、信号φＡおよびφＢ
のレベルシフトが行なわれているだけである）。したが
って、高速で、レベル比較動作を行なうことができる。
また、すべて同一導電型のＭＯＳトランジスタが用いら
れているため、温度特性を同じとすることができ、この
ノードＡ５０およびＡ５１の電圧の温度依存性は、これ
らのＭＯＳトランジスタにより相殺されるため、温度依
存性のないレベル比較を行なうことができる。
【０３２８】以上開示された実施の形態はすべての点で
例示であって制限的なものではないと考えるべきであ
る。本発明の範囲は上記した説明ではなくて特許請求の
範囲によって示され、特許請求の範囲と均等の意味およ
び範囲内でのすべての変更を含むことが意図される。
【０３２９】
【発明の効果】以上のように、この発明に従えば、活性
化時所定の電圧レベルの内部電圧を生成する内部電圧発
生回路を、電源投入後所定期間強制的に活性化するよう
に構成しているため、電源投入後高速で、内部電圧を所
定電圧レベルに到達させることができる。また、電源投
入後、この電源電圧から生成される内部電圧のレベル
を、外部からの電源電圧のレベルを基準に検出している
ため、最も早いタイミングで安定状態になる電源電圧を
用いて正確に、内部電圧のレベルを検出することができ
る。
【０３３０】また、内部電圧のレベルを、同一導電型の
ＭＯＳトランジスタで構成される比較回路で、レベルシ
フト動作によりレベル検出を行なうように構成している
ため、温度依存性をなくすことができ、また低消費電流
で高速にレベル検出を行なうことができる。
【０３３１】さらに、出力用高電圧のレベルを、外部か
ら与えられる出力用電源電圧のレベルに従って決定して
いるため、複数種類のインタフェース電源電圧に対し、
容易に１つのチップで対処することができる。
【０３３２】すなわち、請求項１に係る発明に従えば、
活性化時所定の電圧レベルの内部電圧を生成する内部電
圧発生手段を、これらの内部電圧のレベルを検出するた
めの内部電圧レベル検出手段を介して電源投入後強制的
に所定期間活性状態に駆動しているため、電源投入後、
内部電圧レベルの検出を行なって、高速で内部電圧を所
定電圧レベルに到達させることができる。
【０３３３】請求項２に係る発明に従えば、電源投入検
出信号の活性化に従って内部電圧レベル検出手段を活性
化するように構成しているため、簡易な回路構成で確実
に、内部電圧レベル検出手段を活性化することができ
る。
【０３３４】請求項３に係る発明に従えば、電源投入
時、特定の信号ノードを、内部電圧レベル検出手段を活
性化する電圧レベルに設定されるように構成しているた
め、複雑な回路構成を用いることなく容易に、電源投入
後内部電圧レベル検出手段を活性化することができる。
【０３３５】請求項４に係る発明に従えば、電源投入検
出信号と電源投入時内部電圧レベル検出手段を活性化す
る電圧レベルに初期設定される信号ノード上の電圧とに
従って、内部電圧レベル検出手段を活性化するように構
成しているため、電源投入検出信号が活性化されない場
合においても、正確に電源投入後内部電圧レベル検出手
段を活性化することができる。
【０３３６】請求項５に係る発明に従えば、内部回路活
性化信号の活性化に応答して、この内部電圧レベル検出
手段の強制活性化をリセットするように構成しているた
め、十分な期間内部電圧レベル検出動作を行なわせるこ
とができ、確実に、電源投入後内部電圧を所定電圧レベ
ルに設定することができる。
【０３３７】請求項６に係る発明に従えば、電源投入
後、所定期間タイマを用いてカウントし、このタイマの
出力信号に従って内部電圧レベル検出手段の強制活性化
／非活性化を制御しているため、正確に所望の時間内部
電圧レベル検出手段を活性化することができ、確実に、
内部電圧を所定電圧レベルに電源投入後到達させること
ができる。
【０３３８】請求項７に係る発明に従えば、内部で発生
される内部電圧のレベルを、内部電圧のゲートに受ける
第１のＭＯＳトランジスタと、基準電圧をゲートに受け
る第２のＭＯＳトランジスタと、この第１のＭＯＳトラ
ンジスタから伝達される電圧をゲートに受ける第３のＭ
ＯＳトランジスタと、これらのＭＯＳトランジスタに電
流を供給する電流段で構成し、かつこれらのＭＯＳトラ
ンジスタすべてを同じ導電型としているため、電流増幅
動作を伴うものの、電圧増幅動作を伴うことなく、電流
制御型の高速のレベル検出を行なうことができる。ま
た、同一導電型のＭＯＳトランジスタを用いているた
め、温度依存性がなく、正確なレベル検出を行なうこと
ができる。
【０３３９】請求項８に係る発明に従えば、電流段を、
カレントミラー型のＭＯＳトランジスタで構成している
ため、正確に、電流増幅動作により、基準電圧と内部電
圧との差に応じた電圧レベルの差を生成することができ
る。また、これらのＭＯＳトランジスタも、比較用のＭ
ＯＳトランジスタと同一導電型を有しており、全体とし
ての、レベル検出回路の温度依存特性を相殺することが
できる。
【０３４０】請求項９に係る発明に従えば、基準電圧入
力ノードと電源ノードの間に容量素子を接続しているた
め、電源ノードの電圧が変動した場合応じて基準電圧の
レベルを変動させることができ、電源低下の影響を受け
ることなく正確なレベル検出動作を行なうことができ
る。
【０３４１】請求項１０に係る発明に従えば、第１のＭ
ＯＳトランジスタの電源ノードに、内部電圧と異なる外
部からの電源電圧を与えており、電源ノードからの電流
供給により、安定にレベル検出動作を行なうことができ
る。
【０３４２】請求項１１に係る発明に従えば、第１のＭ
ＯＳトランジスタのゲートと第１の電源ノードに同じ内
部電圧を与えるように構成しているため、この第１、第
２および第３のＭＯＳトランジスタをすべて飽和領域で
動作させることが可能となり、動作条件が同じとなり、
安定なレベル検出動作が保証される。
【０３４３】請求項１２に係る発明に従えば、内部電圧
を抵抗分割して、第１のＭＯＳトランジスタのゲートへ
与えるように構成しているため、基準電圧からのノイズ
が第１のＭＯＳトランジスタのゲートに伝達されても、
内部電圧のレベル変動を抑制することができ、レベル検
出動作が、内部電圧レベルに悪影響を及ぼすのを確実に
防止することができる。
【０３４４】請求項１３に係る発明に従えば、このレベ
ル検出回路の電源ノードの電圧極性を異ならせるように
構成しているため、基準電圧の電圧レベルの範囲を広く
することができ、レベル検出回路の電源電圧の動作マー
ジンを大きくすることができ、低電源電圧下において
も、安定にレベル検出動作を行なうことができる。
【０３４５】請求項１４に係る発明に従えば、第１ない
し第３のＭＯＳトランジスタのチャネル抵抗が調整可能
なように構成しているため、基準電圧に対する感度を容
易に調整することができ、基準電圧変動に対しても、正
確なレベル検出動作を行なうことのできるレベル検出回
路を実現することができる。
【０３４６】請求項１５に係る発明に従えば、このレベ
ル検出回路のノードの電圧を差動増幅する手段をさらに
設けているため、基準電圧と内部電圧の微小な差を高速
で増幅して、内部電圧と基準電圧との差に応じた比較結
果を示す信号を正確に生成することができる。
【０３４７】請求項１６に係る発明に従えば、同一導電
型の第１ないし第４のＭＯＳトランジスタを用い、第１
および第２のＭＯＳトランジスタのドレインノードを相
互接続しかつそれぞれのゲートに第１および第２の信号
を与え、これらの第１および第２のＭＯＳトランジスタ
に対し第３および第４のＭＯＳトランジスタでカレント
ミラー回路を構成して接続するとともに、この第１ない
し第４のＭＯＳトランジスタの接続部からの信号に従っ
て比較結果を示す信号を出力する出力段とを設けている
ため、低消費電流で、正確に第１および第２の信号の電
圧レベルを比較する比較回路を実現することができる。
また、第１ないし第４のＭＯＳトランジスタは同一導電
型であり、温度依存特性を同じとすることができ、温度
依存性のない安定なレベル検出回路を実現することがで
きる。
【０３４８】請求項１７に係る発明に従えば、外部電源
電圧から生成される内部電源電圧が所定の電圧レベルに
到達したか否かをこの電源ノードの電圧に基づいて検出
し、その検出結果に従って内部電圧レベル検出手段を活
性化するように構成しているため、安定な外部電源電圧
を用いてレベル検出動作を行なうことができ、正確な判
定動作を行なうことができる。
【０３４９】請求項１８に係る発明に従えば、電源ノー
ドの電圧を一方動作電源電圧として動作する第１のイン
バータの出力信号に従って内部ノードに電源ノードへ第
１のゲート素子を介して接合し、またこの第１のインバ
ータの出力信号に応答して、第１のゲート素子と相補的
に内部電源電圧を第２のゲート素子を介して内部ノード
に伝達し、この第１のインバータの出力信号と内部ノー
ドの電圧とを比較する比較手段とを設けているため、安
定に内部ノードの電圧レベルを、この第１のインバータ
の動作電源電圧に応じた入力論理しきい値電圧レベルで
判定することができ、正確な判定動作を行なうことがで
きる。
【０３５０】請求項１９に係る発明に従えば、請求項１
８の比較段を、交差結合型の比較ラッチ回路で構成して
いるため、高速な比較動作を行なうことができる。
【０３５１】請求項２０に係る発明に従えば、第１の基
準電圧を一方動作電源電圧として動作し、内部電源電圧
を受けるインバータの出力信号に従って、インバータラ
ッチの第１のノードを初期設定し、かつ内部電源電圧に
従ってこのインバータラッチの出力ノードの電圧を放電
するように構成し、このインバータラッチの第２の出力
ノードの電圧レベルに従って電圧レベル検出手段を選択
的に活性化しているため、外部電源電圧のレベルに従っ
て内部電源電圧のレベル判定を行なうことができ、電源
投入後、正確なタイミングを検出することができる。
【０３５２】請求項２１に係る発明に従えば、電源投入
後、電源ノードの電圧から生成される参照電圧を基準電
圧として与え、所定期間経過後、この電源ノードの電圧
から生成される内部電源電圧またはこの内部電源電圧に
対応する電圧を基準電圧として印加するように構成して
いるため、電源投入後、基準電圧のレベルを高速で安定
化させ、内部電圧を、正確に、内部電圧のレベル検出動
作を行なうことができる。
【０３５３】請求項２２に係る発明に従えば、外部電源
電圧に応じて生成される内部電圧が所定の電圧レベルに
到達したか否かに従って基準電圧切換を行なうように構
成しているため、正確なタイミングでの基準電圧切換を
行なうことができる。
【０３５４】請求項２３に係る発明に従えば、外部電源
電圧を一方動作電源電圧として動作するインバータラッ
チの第１のノードを、外部電源電圧から生成される内部
電源電圧の基準電圧を一方動作電源電圧とするインバー
タ出力で放電し、かつこの内部電源電圧レベルに従って
インバータラッチの第２の出力信号ノードを放電するよ
うに構成し、この第２の出力ノードの電圧レベルに従っ
て、基準電圧切換を行なうように構成しているため、イ
ンバータラッチが電源投入時正確に初期設定されかつ内
部電源電圧が所定電圧レベルに到達したときに基準電圧
切換信号を生成することができる。
【０３５５】請求項２４に係る発明に従えば、電源ノー
ドの電圧から生成される内部電圧と基準電圧とを比較
し、その比較結果に従って内部電圧発生手段を活性化す
るとともに、電源投入時、所定期間電源ノードの電源電
圧に基づいて生成された参照電圧を基準電圧とし、かつ
所定時間経過後この電源ノードの電圧から生成される内
部電源電圧またはこれから生成される電圧を基準電圧と
して印加するように構成し、かつ切換手段を、この電源
電圧に基づいて内部電源電圧が所定のレベルに到達した
か否かを判定しその判定結果に基づいて切換るように構
成しているため、電源投入時、正確なタイミングで、内
部電源電圧が安定化されたタイミングを検出することが
でき、応じて、内部電圧発生動作を電源投入後高速で行
ない、かつ内部電源電圧の安定化時、安定な基準電圧を
生成して安定な比較動作を行なうことができる。これに
より、電源投入後、高速で、内部電圧を所定電圧レベル
に動作させ、所定時間経過後、この内部電圧を安定に一
定の電圧レベルに保持することができる。
【０３５６】請求項２５に係る発明に従えば、この外部
電源電圧を一方動作電源電圧とするインバータの入力論
理しきい値を利用して、内部電源電圧が所定の電圧レベ
ルに到達したか否かを判定する構成とすることにより、
正確に、内部電源電圧が一定の電圧レベルに到達したか
否かを判定することができる。
【０３５７】請求項２６に係る発明に従えば、インバー
タラッチの第１および第２のノードを、内部電源電圧を
受けるインバータにより初期設定し、かつこのインバー
タラッチの第２の出力ノードを、内部電源電圧のレベル
に応じてリセットするように構成しているため、インバ
ータラッチが外部電源電圧の一方動作電源電圧として動
作する場合、正確に、内部電源電圧が一定の電圧レベル
に到達したか否かを検出することができ、基準電圧切換
タイミングを正確に検出することができる。また、基準
電圧をインバータの一方動作電源電圧として利用するこ
とにより、このインバータの出力信号の立上がりを遅く
し、インバータラッチのノードを確実に所定の状態に初
期設定することができる。
【０３５８】請求項２７に係る発明に従えば、電源ノー
ドの電圧から生成される基準電圧の比較に基づいて電源
ノードの電圧から生成される内部電圧の所定電圧レベル
に到達したか否かをこの電源ノードの電圧に従って判定
し、この判定結果に基づいて内部電圧を使用する回路を
能動状態におくように構成しているため、電源投入後早
いタイミングで安定状態となる電源ノードの電圧を判定
基準として利用することにより、正確に、内部電圧が所
定のレベルに到達したか否かを判定することができ、内
部回路が、不安定な内部電圧に従って動作するのを防止
することができ、回路誤動作を防止することができる。
【０３５９】請求項２８に係る発明に従えば、電源ノー
ドの電圧を一方動作電源電圧として動作するインバータ
の入力論理しきい値と内部電圧との比較に基づいて、内
部電圧が所定電圧レベルに到達したか否かを判定するよ
うに構成しているため、正確なレベル判定動作を行なう
ことができる。
【０３６０】請求項２９に係る発明に従えば、インバー
タラッチの第１のノードを、基準電圧を一方動作電源電
圧として動作し、内部電圧を受けるインバータの出力信
号に従って初期設定しかつこの内部電圧に従って出力ノ
ードのリセットを行なうように構成しているため、イン
バータラッチの初期設定を確実に行なうことができると
ともに、電源投入後内部電圧が所定電圧レベルに到達し
たときには、このインバータラッチのラッチ能力と、内
部電源電圧のレベルに応じて、インバータラッチの出力
ノードの第２の出力ノードのセット／リセットを正確に
行なうことができ、確実に、内部電圧が所定の電圧レベ
ルに到達したタイミングを検出することができる。
【０３６１】請求項３０に係る発明に従えば、第１ない
し第３の容量素子を用いてクロック信号に従ってチャー
ジポンプ動作を行なって内部電圧を発生する回路におい
て、第１の容量素子の出力ノードの電圧レベルを所定電
圧レベルにクランプするように構成しているため、この
第１の容量素子の信号電圧に従って第２および第３の容
量素子の出力ノードを所定電圧にプリチャージするトラ
ンジスタのゲート絶縁膜に大きな電圧が印加されるのを
防止することができ、絶縁特性の優れた内部電圧発生回
路を実現することができる。
【０３６２】請求項３１に係る発明に従えば、このクラ
ンプ素子として、第３の容量素子の出力ノードの電圧レ
ベルに従って第１の容量素子の出力ノードの電圧レベル
を電源ノードの電圧レベルに設定するトランジスタで構
成しているため、正確なタイミングで、この第１の容量
素子の出力ノードの電圧をゲートに受けるトランジスタ
のゲート絶縁膜に大きな電圧が印加されるのを防止する
ことができ、回路信頼性が改善される。
【０３６３】請求項３２に係る発明に従えば、第１およ
び第２の外部電源電圧を維持する回路において、第２の
電源電圧レベルに従って、この出力回路へ与えられる第
２の内部電圧レベルを決定するように構成しているた
め、第２の電源電圧レベルが異なるレベルに設定されて
も、自動的に、この第２の内部電圧のレベルが調整さ
れ、１つのチップで複数種類の第２の内部電源電圧に対
応する半導体回路装置を実現することができる。
【０３６４】請求項３３に係る発明に従えば、電圧回路
用の内部電圧は、第２の電源電圧に基づいて生成し、第
２の出力回路用の第２の内部電圧は、第２の電源電圧に
基づいて生成するように構成しているため、簡易な回路
構成で容易に、出力回路用の電源電圧に応じた内部電圧
を生成することができる。
【０３６５】請求項３４に係る発明に従えば、第２の内
部電圧のレベルは、第２の電源電圧のレベルに従って決
定しかつ第２の内部電圧は、第１の電源電圧が生成する
ように構成しているため、この第２の内部電源電圧は、
出力回路の信号出力用にのみ利用することができ、安定
な信号出力動作が実現される。
【０３６６】請求項３５に係る発明に従えば、第１の内
部電圧は、内部降圧電圧のレベルに基づいて生成し、第
２の内部電圧は、第２の電源電圧のレベルに基づいてそ
のレベルを決定しかつ第１または第２の電源電圧から第
２の内部電圧を構成するようにしているため、出力回路
用の電源電圧のレベルを設定することができ、１つのチ
ップで複数種類の外部電源電圧に対処することができ
る。また、内部降圧電圧を用いて第１の内部電圧のレベ
ルを決定することにより、内部回路の動作電圧に応じた
最適なレベルの内部電圧を生成することができる。
【０３６７】請求項３６に係る発明に従えば、請求項３
５の発明と同様、第２の内部電圧のレベルを第２の電源
電圧のレベルに応じて決定し、第１の電源電圧から第２
の内部電圧を生成するように構成しているため、出力回
路専用に、出力用電源電圧（第２の電源電圧）を利用す
ることができ、安定な信号出力動作が保証される。
【図面の簡単な説明】
【図１】 この発明が適用される半導体回路装置の全体
の構成を概略的に示す図である。
【図２】 図１に示すメモリセルアレイの構成を概略的
に示す図である。
【図３】 （Ａ）−（Ｃ）は、図１に示す行駆動回路お
よびワード線の構成を示す図である。
【図４】 図１に示す高電圧発生回路の構成を概略的に
示す図である。
【図５】 図４に示す高電圧発生回路のより具体的構成
を示す図である。
【図６】 図５に示す初期制御回路の第１の構成を示す
図である。
【図７】 図６に示す初期制御回路の動作を示す信号波
形図である。
【図８】 図１に示す電源投入検出回路の構成の一例を
示す図である。
【図９】 図８に示す電源投入検出回路の動作を示す信
号波形図である。
【図１０】 （Ａ）は、図５に示す初期制御回路の第２
の構成を示し、（Ｂ）は、（Ａ）に示す初期制御回路の
動作を示す信号波形図である。
【図１１】 図１０（Ａ）に示す初期制御回路の変更例
を概略的に示す図である。
【図１２】 図５に示す初期制御回路の第３の構成を示
す図である。
【図１３】 図１２に示す回路の動作を示す信号波形図
である。
【図１４】 図１２に示す制御信号ＡＣＴの発生態様を
示す図である。
【図１５】 （Ａ）は、図１に示す半導体回路装置のバ
ンク構成を概略的に示し、（Ｂ）は、（Ａ）に示すバン
ク構成の場合における制御信号を発生するための構成を
示す図である。
【図１６】 図１２に示す活性制御信号ＡＣＴの発生態
様を示す図である。
【図１７】 図５に示す初期制御回路の第４の構成を概
略的に示す図である。
【図１８】 図１７に示す回路の動作を示す信号波形図
である。
【図１９】 （Ａ）は、図５に示す初期制御回路の第５
の構成を概略的に示し、（Ｂ）は、（Ａ）に示す回路の
動作を示す信号波形図である。
【図２０】 図１９（Ａ）に示す電圧レベル検出回路の
構成を示す図である。
【図２１】 図２０に示す回路の動作を示す信号波形図
である。
【図２２】 図１９に示す電圧レベル検出回路の他の構
成を示す図である。
【図２３】 図２２に示す回路の動作を示す信号波形図
である。
【図２４】 図２２に示す回路の変更例を示す図であ
る。
【図２５】 図１９に示す電圧レベル検出回路の他の適
用例を示す図である。
【図２６】 図２５に示す内部電源使用回路の他の構成
を示す図である。
【図２７】 図５に示す基準電圧発生回路の構成を概略
的に示す図である。
【図２８】 図２７に示す基準電圧発生回路の動作を示
す信号波形図である。
【図２９】 図２７に示す第１および第２の基準電圧発
生回路の構成の一例を示す図である。
【図３０】 図５に示すＶｐｐ検出回路の構成を示す図
である。
【図３１】 図３０に示す回路の動作を示す信号波形図
である。
【図３２】 図５に示すＶｐｐ検出回路の第２の構成を
示す図である。
【図３３】 図３２に示す容量素子の効果を例示する図
である。
【図３４】 図５に示すＶｐｐ検出回路の第３の構成を
示す図である。
【図３５】 図５に示すＶｐｐ検出回路の第４の構成を
概略的に示す図である。
【図３６】 図５に示すＶｐｐ検出回路の第５の構成を
示す図である。
【図３７】 図５に示すＶｐｐ検出回路の第６の構成を
示す図である。
【図３８】 図３７に示す分圧回路の他の構成を示す図
である。
【図３９】 図５に示すＶｐｐ検出回路に含まれるＶｐ
ｐ検出器のさらに他の構成を示す図である。
【図４０】 図３９に示すサイズ可変トランジスタの構
成を示す図である。
【図４１】 図５に示すクロック発生回路の構成を示す
図である。
【図４２】 図５に示すＶｐｐポンプ回路の構成を示す
図である。
【図４３】 図４１および図４２に示す回路の動作を示
す信号波形図である。
【図４４】 （Ａ）は、図５に示すＶｐｐポンプ回路の
他の構成を示す図であり、（Ｂ）は、（Ａ）に示すポン
プ回路の動作を示す信号波形図である。
【図４５】 図１に示す出力回路の構成を示す図であ
る。
【図４６】 図４５に示す出力回路に適したＶｐｐ検出
回路の構成を概略的に示す図である。
【図４７】 ２電源の高電圧発生回路の電源電圧分配の
構成を示す図である。
【図４８】 ２電源の高電圧発生回路の電源電圧分配の
第２の構成を示す図である。
【図４９】 ２電源の高電圧発生回路の電源分配の第３
の例を示す図である。
【図５０】 ２電源の高電圧発生回路の電源分配の第４
の例を示す図である。
【図５１】 この発明の他の適用例を示す図である。
【図５２】 Ｖｐｐレベル検出器の他の適用例を示す図
である。
【図５３】 従来の半導体回路装置の構成を概略的に示
す図である。
【図５４】 高電圧を用いる理由を説明するための図で
ある。
【図５５】 高電圧を利用する部分の構成を概略的に示
す図である。
【図５６】 従来の半導体回路装置の出力回路部の構成
を概略的に示す図である。
【図５７】 従来の高電圧発生回路の構成を概略的に示
す図である。
【図５８】 従来の半導体記憶装置における高電圧発生
態様を概略的に示す図である。
【符号の説明】
１ 半導体回路装置（半導体記憶装置）、２ メモリセ
ルアレイ、３ 行選択回路、４ 行駆動回路、５ セン
スアンプ、６ 列選択回路、７ 出力回路、１０ 内部
電源回路、１２ 高電圧発生回路、１４ 電源投入検出
回路、１２ａアレイ高電圧発生回路、１２ｂ 出力高電
圧発生回路、２０ａ 基準電圧発生回路、２０ｂ スタ
ンバイＶｐｐ発生回路、２０ｃ アクティブＶｐｐ発生
回路、２０ｄ 初期制御回路、２０ｂａ，２０ｃａ Ｖ
ｐｐ検出回路、２０ｂｂ，２０ｃｂ クロック発生回
路、２０ｂｃ，２０ｃｃ Ｖｐｐポンプ回路、２０ｄｚ
リングオシレータ、２０ｄｓ カウンタ・ラッチ、２０
ｄｅ，２０ｄｆ インバータ、２０ｄｄ 容量素子、２
０ｄｉ，２０ｄｊ インバータ、２０ｄｋ 容量素子、
２０ｄｍ，２０ｄｏ ＮＡＮＤ回路、２０ｄｌ，２０ｄ
ｎ 容量素子、２０ｄｐ，２０ｄｑ インバータ、３４
内部電圧発生回路、３５ 電圧レベル検出回路、３５
ａ 容量素子、３５ｂ，３５ｄ インバータ、３５ｃ
ｐチャネルＭＯＳトランジスタ、３５ｆ 比較ラッチ回
路、３５ｇ インバータ、３５ｉインバータ、３５ｋ
インバータラッチ、３５ｊ，３５ｌ ｎチャネルＭＯＳ
トランジスタ、３５ｍ インバータ、３５ｎ ＲＣ遅延
回路、３９ 内部電源使用回路、４０ 内部電圧発生回
路、２０ａａ 第１の基準電圧発生回路、２０ａｂ第２
の基準電圧発生回路、２０ａｃ 切換回路、４５ Ｖｐ
ｐレベル検出回路、５０ Ｖｐｐ検出器、５２ 差動増
幅器、５４，５６ インバータ、Ｑ２０〜Ｑ２４ ｎチ
ャネルＭＯＳトランジスタ、５０ａ 容量素子、６０
分圧回路、Ｑ２０ｐｒ〜Ｑ２４ｐｒ，Ｑｐｒ サイズ可
変ＭＯＳトランジスタ、６５ クロック発生回路、６５
ａ レベル変換回路、６５ｂ リングオシレータ、６５
ｃ〜６５ｅ ゲート回路、７０ Ｖｐｐポンプ回路、７
０ａ〜７０ｃ 容量素子、７０ｄ〜７０ｊ ｎチャネル
ＭＯＳトランジスタ、１２ａａ，１２ｂａ Ｖｐｐレベ
ル検出回路、１２ａｂ，１２ｂｂ クロック発生回路、
１２ａｃ，１２ｂｃＶｐｐポンプ回路、８１，８２ 外
部電源ノード、８３ 内部電源ノード、８５負電圧発生
回路、９０ｂ〜９０ｅ ｎチャネルＭＯＳトランジス
タ、９０ｆ差動増幅器。

Claims (36)

    【特許請求の範囲】
  1. 【請求項１】 活性化時、所定の電圧レベルの内部電圧
    を生成するための内部電圧発生手段、 活性化時、前記内部電圧の電圧レベルを検出し、該検出
    結果に従って前記内部電圧発生手段を選択的に活性化す
    るための内部電圧レベル検出手段、 前記内部電圧を使用して所定の動作を行なう内部回路、
    および電源電圧が電源ノードに印加される電源投入時、
    所定期間、前記内部電圧レベル検出手段を強制的に活性
    化するための初期設定手段を備える、半導体回路装置。
  2. 【請求項２】 前記初期設定手段は、 前記電源電圧を受ける電源ノードの電圧レベルに応答し
    て、前記電源投入が行なわれたことを示す電源投入検出
    信号を出力する電源投入検出手段と、 前記電源投入検出信号に応答して、前記内部電圧レベル
    検出手段を活性化する信号を出力する手段とを含む、請
    求項１記載の半導体回路装置。
  3. 【請求項３】 前記初期設定手段は、 前記電源投入時、前記内部電圧レベル検出手段を活性化
    するための電圧レベルに初期設定される信号ノードと、 前記信号ノードの電圧レベルに従って前記内部電圧レベ
    ル検出手段を活性化する信号を出力する手段とを含む、
    請求項１記載の半導体回路装置。
  4. 【請求項４】 前記初期設定手段は、 前記電源投入時活性化される電源投入検出信号と前記電
    源投入時に前記内部電圧レベル検出手段を活性化する電
    圧レベルに初期設定される信号ノード上の電圧レベルと
    に応答して、前記内部電圧レベル検出手段を活性化する
    信号を出力するゲート手段を含む、請求項１記載の半導
    体回路装置。
  5. 【請求項５】 前記内部回路の動作期間を決定する内部
    回路活性化信号の活性化時前記初期設定手段をリセット
    する手段をさらに備え、 前記内部電圧レベル検出手段は、前記内部回路活性化信
    号の活性化時活性化される、請求項１から４のいずれか
    に記載の半導体回路装置。
  6. 【請求項６】 前記初期設定手段は、 前記電源投入に応答して、前記所定期間をカウントし、
    前記所定期間のカウント動作の間前記内部電圧レベル検
    出手段を強制的に活性化する信号を出力するタイマ手段
    を備える、請求項１記載の半導体回路装置。
  7. 【請求項７】 所定レベルの内部電圧を発生するための
    内部電圧発生回路、および前記内部電圧の電圧レベルを
    検出するための内部電圧レベル検出回路を備え、前記内
    部電圧レベル検出回路は、 第１の電源ノードと第１のノードとの間に結合され、そ
    のゲートに前記内部電圧に対応する電圧を受ける第１導
    電型の第１の絶縁ゲート型電界効果トランジスタと、 前記第１のノードと第２のノードとの間に接続され、そ
    のゲートに基準電圧を受ける第１導電型の第２の絶縁ゲ
    ート型電界効果トランジスタと、 前記第２のノードと第３のノードとの間に接続され、そ
    のゲートに前記第１のノードの電圧を受ける第１導電型
    の第３の絶縁ゲート型電界効果トランジスタと、 前記第２および第３のノードと第２の電源ノードとの間
    に結合され、前記第２および第３のノードと前記第２の
    電源ノードとの間に電流を流すための電流段とを含む、
    半導体回路装置。
  8. 【請求項８】 前記電流段は、 前記第２のノードと前記第２の電源ノードとの間に結合
    されかつそのゲートが前記第３のノードに接続される第
    １導電型の第４の絶縁ゲート型電界効果トランジスタ
    と、 前記第３のノードと前記第２の電源ノードとの間に結合
    されかつそのゲートが前記第３のノードに接続される第
    １導電型の第５の絶縁ゲート型電界効果トランジスタと
    を含む、請求項７記載の半導体回路装置。
  9. 【請求項９】 前記第１の電源ノードと前記第２の絶縁
    ゲート型電界効果トランジスタのゲートとの間に接続さ
    れる容量素子をさらに備える、請求項７または８記載の
    半導体回路装置。
  10. 【請求項１０】 前記第１の電源ノードは前記内部電圧
    と異なる外部から与えられる電源電圧を受ける、請求項
    ７または８記載の半導体回路装置。
  11. 【請求項１１】 前記第１の電源ノードと前記第１の絶
    縁ゲート型電界効果トランジスタのゲートへは前記内部
    電圧が与えられる、請求項７または８記載の半導体回路
    装置。
  12. 【請求項１２】 前記内部電圧レベル検出回路は、さら
    に、前記内部電圧を抵抗分割して、前記第１の絶縁ゲー
    ト型電界効果トランジスタのゲートへ該抵抗分割した内
    部電圧を与える分圧手段を備える、請求項７または８記
    載の半導体回路装置。
  13. 【請求項１３】 前記第１の電源ノードと前記第２の電
    源ノードは、互いに電圧極性の異なる電圧を受ける、請
    求項７または８記載の半導体回路装置。
  14. 【請求項１４】 前記内部電圧レベル検出回路は、前記
    第１、第２および第３の絶縁ゲート型電界効果トランジ
    スタのチャネル抵抗を調整するためのトリミング手段を
    さらに備える、請求項８記載の半導体回路装置。
  15. 【請求項１５】 前記第２および第３のノードの電圧を
    差動増幅し、前記内部電圧が所定の電圧レベルに到達し
    たか否かを示す信号を出力する差動増幅手段をさらに備
    える、請求項７から１４のいずれかに記載の半導体回路
    装置。
  16. 【請求項１６】 第１のノードと第２のノードとの間に
    結合され、そのゲートに第１の信号を受ける第１導電型
    の第１の絶縁ゲート型電界効果トランジスタ、 前記第１のノードと第３のノードとの間に結合され、そ
    のゲートに第２の信号を受ける第１導電型の第２絶縁ゲ
    ート型電界効果トランジスタ、 前記第２のノードと所定電圧供給源に結合される第４の
    ノードとの間に結合されかつそのゲートが前記第２のノ
    ードに接続される第１導電型の第３の絶縁ゲート型電界
    効果トランジスタ、 前記第３のノードと前記第４のノードとの間に結合され
    かつそのゲートが前記第２のノードに結合される第１導
    電型の第４の絶縁ゲート型電界効果トランジスタ、およ
    び前記第２および第３のノードの電圧に従って前記第１
    および第２の信号の電圧レベルの比較結果を示す信号を
    出力する出力段を備える、半導体回路装置。
  17. 【請求項１７】 前記初期設定手段は、 前記電源ノードの電圧から生成される内部電源電圧が所
    定の電圧レベルに到達したか否かを前記電源ノードの電
    圧レベルに基づいて検出する電源電圧レベル検出回路
    と、 前記電源電圧レベル検出回路の出力信号の非活性化時、
    前記内部電圧レベル検出手段を活性化する信号を出力す
    る手段とを備える、請求項１記載の半導体回路装置。
  18. 【請求項１８】 前記電源電圧レベル検出回路は、 前記電源ノードの電圧を一方動作電源電圧として動作
    し、内部ノード上の電圧信号を反転する第１のインバー
    タと、 前記第１のインバータの出力信号に応答して前記内部ノ
    ードを前記電源ノードへ結合する第１のゲート素子と、 前記第１のインバータの出力信号に応答して、前記第１
    のゲート素子と相補的に導通して前記内部電源電圧を前
    記内部ノードへ伝達する第２のゲート素子と、 前記電源ノードの電圧を一方動作電源電圧として動作
    し、前記内部ノードの電圧と前記第１のインバータの出
    力信号電圧とを比較し、該比較結果を示す信号を出力す
    る比較手段とを備える、請求項１７記載の半導体回路装
    置。
  19. 【請求項１９】 前記比較手段は、 前記電源ノードに結合されかつそれぞれのゲートに前記
    内部ノードの電圧および前記第１のインバータの出力信
    号を受ける１対の第２導電型の絶縁ゲート型電界効果ト
    ランジスタと、 前記１対の第２導電型の絶縁ゲート型電界効果トランジ
    スタと第２の電源ノードとの間に結合されかつそれぞれ
    のゲートと一方導通ノードとが交差結合される第１導電
    型の絶縁ゲート型電界効果トランジスタの対を含む、請
    求項１８記載の半導体回路装置。
  20. 【請求項２０】 前記初期設定手段は、 第１の基準電圧を一方動作電源電圧として動作し、第２
    の基準電圧との比較により前記電源ノードへ与えられた
    電圧から生成される内部電源電圧を受ける第１のインバ
    ータと、 前記電源ノードの電圧を一方動作電源電圧として動作
    し、第１および第２の出力ノードの電位をラッチするイ
    ンバータラッチと、 前記第１の出力ノードを前記第１のインバータの出力信
    号に従って前記電源ノードの電圧と異なる論理の電圧を
    与える第２の電源ノードの電圧レベルへ駆動する第１の
    ドライブ素子と、 前記第１のインバータの入力信号に従って前記インバー
    タラッチの第２の出力ノードを前記第２の電源ノードの
    電圧レベルへ駆動する第２のドライブ素子とを含み、前
    記第２の出力ノードから前記内部電圧レベル検出手段を
    活性化するための信号が出力される、請求項１記載の半
    導体回路装置。
  21. 【請求項２１】 前記第１の電源ノードの電圧から生成
    される参照電圧を電源投入時前記基準電圧として与え、
    前記電源投入から所定時間経過後前記第１の電源ノード
    の電圧から生成される内部電源電圧または該内部電源電
    圧に対応する電圧を前記基準電圧として印加する手段を
    さらに備える、請求項７または８記載の半導体回路装
    置。
  22. 【請求項２２】 前記基準電圧印加手段は、 前記第１の電源ノードの電圧を一方動作電源電圧として
    動作し、内部ノード上の電圧信号を反転する第１のイン
    バータと、 前記第１のインバータの出力信号に応答して、前記内部
    ノードを前記第１の電源ノードへ結合する第１のゲート
    素子と、 前記第１のインバータの出力信号に応答して、前記第１
    のゲート素子と相補的に導通して前記参照電圧を前記内
    部ノードへ伝達する第２のゲート素子と、 前記第１の電源ノードの電圧を一方動作電源電圧として
    動作し、前記内部ノードの電圧と前記第１のインバータ
    の出力信号電圧とを比較し、該比較結果を示す信号を出
    力する比較手段と、 前記比較手段の出力信号に従って前記参照電圧と前記電
    源電圧または該電源電圧に対応する電圧とを切換える手
    段を備える、請求項２１記載の半導体回路装置。
  23. 【請求項２３】 前記参照電圧は、第２の基準電圧との
    比較に基づいて前記第１の電源ノードの電圧から生成さ
    れ、 前記基準電圧印加手段は、 前記第２の基準電圧を一方動作電源電圧として動作し、
    前記参照電圧を受ける第１のインバータと、 前記第１の電源ノードの電圧を一方動作電源電圧として
    動作し、前記第１および第２の出力ノードの電圧をラッ
    チするインバータラッチと、 前記第１の出力ノードを前記第１のインバータの出力信
    号に従って前記第２の電源ノードの電圧レベルに駆動す
    るための第１のドライブ素子と、 前記第１のインバータの入力信号に従って、前記インバ
    ータラッチの第２の出力ノードを前記第２の電源ノード
    の電圧レベルへ駆動する第２のドライブ素子と、 前記第２の出力ノードからの信号に従って、前記基準電
    圧を前記参照電圧と前記電源電圧または該電源電圧に対
    応する電圧とのいずれかに切換える手段を含む、請求項
    ２１記載の半導体回路装置。
  24. 【請求項２４】 電源ノードの電圧から内部電圧を発生
    する手段、 基準電圧と前記内部電圧とを比較し、該比較結果に従っ
    て前記内部電圧発生手段を活性化する手段、 前記電源ノードへの電源電圧の印加開始に応答して所定
    時間前記電源ノードの電圧に基づいて生成された参照電
    圧を前記基準電圧として前記活性化手段へ与えかつ前記
    所定時間の経過後前記電源ノードの電圧から生成される
    内部電源電圧に対応する電圧を前記基準電圧として印加
    する基準電圧切換手段を備え、 前記基準電圧切換手段は、 前記電源ノードの電圧レベルに基づいて前記内部電源電
    圧が所定のレベルに到達したか否かを判定する判定手段
    と、 前記判定手段の出力信号に従って前記基準電圧を切換え
    る手段を含む、半導体回路装置。
  25. 【請求項２５】 前記判定手段は、前記電源ノードの電
    圧を一方動作電源電圧として動作し、内部ノード上の電
    圧信号を反転する第１のインバータと、 前記第１のインバータの出力信号に応答して前記内部ノ
    ードを前記電源ノードへ結合する第１のゲート素子と、 前記第１のインバータの出力信号に応答して、前記第１
    のゲート素子と相補的に導通して前記内部電源電圧を前
    記内部ノードへ伝達する第２のゲート素子と、 前記電源ノードの電圧を一方動作電源電圧として動作
    し、前記内部ノードの電圧と前記第１のインバータの出
    力信号電圧とを比較し、該比較結果を示す信号を前記選
    択手段へ与える比較手段とを含む、請求項２４記載の半
    導体回路装置。
  26. 【請求項２６】 前記判定手段は、 第１の基準電圧を一方動作電源電圧として動作し、第２
    の基準電圧との比較により前記電源ノードに与えられた
    電圧から生成される内部電源電圧を受ける第１のインバ
    ータと、 前記電源ノードの電圧を一方動作電源電圧として動作
    し、前記第１および第２の出力ノードの電圧をラッチす
    るインバータラッチと、 前記第１のインバータの出力信号に従って前記第１の出
    力ノードを前記電源ノードの電圧と異なる論理の電圧を
    与える第２の電源ノードの電圧レベルへ駆動する第１の
    ドライブ素子と、 前記第１のインバータの入力信号に従って前記インバー
    タラッチの第２の出力ノードを前記第２の電源ノードの
    電圧レベルへ駆動する第２のドライブ素子を含み、前記
    第２の出力ノードから判定結果を示す信号が出力され
    る、請求項２４記載の半導体回路装置。
  27. 【請求項２７】 電源ノードの電圧から生成される基準
    電圧との比較に基づいて前記電源ノードの電圧から内部
    電圧を生成する内部電圧発生回路、 前記内部電圧発生回路からの内部電圧が所定のレベルに
    到達したか否かを前記電源ノードの電圧に従って判定す
    る判定回路、および前記判定回路からの判定結果指示信
    号に応答して能動状態におかれる、前記内部電圧を使用
    する内部回路を備える、半導体回路装置。
  28. 【請求項２８】 前記判定回路は、 前記電源ノードの電圧を一方動作電源電圧として動作
    し、内部ノード上の電圧信号を反転する第１のインバー
    タと、 前記第１のインバータの出力信号に応答して前記内部ノ
    ードを前記電源ノードへ結合する第１のゲート素子と、 前記第１のインバータの出力信号に応答して、前記第１
    のゲート素子と相補的に導通して前記内部電圧を前記内
    部ノードへ伝達する第２のゲート素子と、 前記電源ノードの電圧を一方動作電源電圧として動作
    し、前記内部ノードの電圧と前記第１のインバータの出
    力信号電圧とを比較し、該比較結果を示す信号を出力す
    る比較手段とを備える、請求項２７記載の半導体回路装
    置。
  29. 【請求項２９】 前記判定回路は、 前記基準電圧を一方動作電源電圧として動作し、前記内
    部電圧を受ける第１のインバータと、 前記電源ノードの電圧を一方動作電源電圧として動作
    し、第１および第２の出力ノードの電圧をラッチするイ
    ンバータラッチと、 前記第１のインバータの出力信号に従って前記第１の出
    力ノードを前記電源ノードの電圧と異なる論理の電圧を
    与える第２の電源ノードの電圧レベルへ駆動する第１の
    ドライブ素子と、 前記第１のインバータの入力信号に従って前記インバー
    タラッチの第２の出力ノードを前記第２の電源ノードの
    電圧レベルへ駆動する第２のドライブ素子とを含み、前
    記第２の出力ノードから前記判定回路の判定結果を示す
    信号が出力される、請求項２７記載の半導体回路装置。
  30. 【請求項３０】 一定周期の主クロック信号を受けて、
    前記主クロック信号にそれぞれ同期した第１、第２およ
    び第３の制御クロック信号を発生する手段、 前記第１の制御クロック信号を受けてその出力ノードに
    該受けた第１の制御クロック信号を伝達する第１の容量
    素子、 前記第２の制御クロック信号を受けて該受けた第２の制
    御クロック信号をその出力ノードに伝達する第２の容量
    素子、 前記第３の制御クロック信号を受けてその出力ノードに
    該受けた第３の制御クロック信号を伝達する第３の容量
    素子、 電源ノードと前記第１の容量素子の出力ノードとの間に
    接続され、前記第１の容量素子の出力ノードを所定電圧
    にプリチャージするための第１のプリチャージ素子、 前記第１の容量素子の出力ノードの信号電圧に応答し
    て、前記第３の容量素子の出力ノードを前記電源ノード
    の電圧レベルにプリチャージする第２のプリチャージ素
    子、 前記第１の容量素子の出力ノードの信号電圧に応答し
    て、前記第２の容量素子の出力ノードを前記電源ノード
    の電圧レベルにプリチャージする第３のプリチャージ素
    子、 前記第２の容量素子の出力ノードの信号電圧に応答して
    前記第３の容量素子の出力ノードの信号電圧を内部電圧
    出力ノードへ伝達する出力素子、および導通時、前記第
    １の容量素子の出力ノードの電圧レベルを所定電圧レベ
    ルにクランプするためのクランプ素子を備える、半導体
    回路装置。
  31. 【請求項３１】 前記クランプ素子は、前記第３の容量
    素子の出力ノードの電圧に応答して導通し、前記第１の
    容量素子の出力ノードを前記電源ノードに結合する電界
    効果トランジスタを含む、請求項３０記載の半導体回路
    装置。
  32. 【請求項３２】 第１の内部電圧を利用する内部回路、 第２の内部電圧を一方動作電源電圧として動作し、前記
    内部回路からの信号を外部へ出力するための出力回路、 外部からの第１の電源電圧から前記第１の内部電圧を発
    生する第１の内部電圧発生回路、 外部からの前記第１の電源電圧と電圧レベルが異なりか
    つ論理レベルが同じ第２の電源電圧から前記第２の内部
    電圧を発生する第２の内部電圧発生回路を備える、半導
    体回路装置。
  33. 【請求項３３】 前記第１の内部電圧発生回路は、 前記第１の電源電圧に基づいて前記第１の内部電圧のレ
    ベルを検出する第１のレベル検出器と、 前記第１のレベル検出器の出力信号に応答して選択的に
    活性化され、前記第１の電源電圧から前記第１の内部電
    圧を生成する第１の電圧生成器とを含み、 前記第２の内部電圧発生回路は、 前記第２の電源電圧に基づいて前記第２の内部電圧のレ
    ベルを検出する第２のレベル検出器と、 前記第２のレベル検出器の出力信号に応答して、前記第
    ２の電源電圧から前記第２の内部電圧を生成する第２の
    電圧生成器とを含む、請求項３２記載の半導体回路装
    置。
  34. 【請求項３４】 前記第１の内部電圧発生回路は、 前記第１の電源電圧に基づいて前記第１の内部電圧のレ
    ベルを検出する第１のレベル検出器と、 前記第１のレベル検出器の出力信号に応答して選択的に
    活性化され、前記第１の電源電圧から前記第１の内部電
    圧を生成する第１の電圧生成器とを含み、 前記第２の内部電圧発生回路は、 前記第２の電源電圧に基づいて前記第２の内部電圧のレ
    ベルを検出する第２のレベル検出器と、 前記第２のレベル検出器の出力信号に応答して選択的に
    活性化され、前記第１の電源電圧から前記第２の内部電
    圧を生成する第２の電圧生成器とを含む、請求項３２記
    載の半導体回路装置。
  35. 【請求項３５】 前記内部回路は、前記第１の電源電圧
    を降圧した降圧電圧を利用するアレイ回路を含み、 前記第１の内部電圧発生回路は、 前記降圧電圧に基づいて第１の電源電圧の電圧レベルを
    検出する第１の電圧レベル検出器と、 前記第１の電圧レベル検出器の出力信号に応答して選択
    的に活性化され、前記第１の内部電圧を生成する第１の
    電圧生成器とを含み、 前記第２の内部電圧発生回路は、 前記第２の電源電圧に基づいて前記第２の内部電圧の電
    圧レベルを検出する第２の電圧レベル検出器と、 前記第２の電圧レベル検出器の出力信号に応答して選択
    的に活性化され、前記第２の電源電圧から前記第２の内
    部電圧を生成する第２の電圧生成器とを含む、請求項３
    ２記載の半導体回路装置。
  36. 【請求項３６】 前記第１の内部電圧発生回路は、 前記第１の電源電圧に基づいて前記第１の内部電圧のレ
    ベルを検出する第１の電圧レベル検出器と、 前記第１の電圧レベル検出器の出力信号に応答して選択
    的に活性化され、前記第１の電源電圧から前記第１の内
    部電圧を生成する第１の電圧生成器とを含み、 前記第２の内部電圧発生回路は、 前記第２の電源電圧に基づいて前記第２の内部電圧のレ
    ベルを検出する第２の電圧レベル検出器と、 前記第２の電圧レベル検出器の出力信号に応答して選択
    的に活性化され、前記第１の電源電圧から前記第２の内
    部電圧を生成する第２の電圧生成器を含む、請求項３２
    記載の半導体回路装置。
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