JP2003228596A - 半導体集積回路装置の配線方法 - Google Patents

Abstract

(57)【要約】 【課題】 配線配置を効率的に行う。 【解決手段】 まず、複数の回路ブロックを配置し、こ
れら複数回路ブロックの間隙に複数の仮想配線を仮配置
する。次いで、接続情報に基づいて複数の回路ブロック
から複数の引き出し線を引き出し、仮配置された仮想配
線に接続する。次いで、引き出し及び複数の仮想配線の
状態を検証する。そして、検証結果に応じて複数の仮想
配線の配置位置を変更して配線パターンを作成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は、接続情報に基づ
いて複数の回路ブロック間の配線の配線パターンを作成
する半導体集積回路装置の配線方法に関する。

【０００２】

【従来の技術】近年、半導体集積回路装置、所謂ＬＳＩ
(Large Scale Integration)の高密度化が進み、チップ
面積の小型化及び特性の向上を両立させながら集積度を
上げることが望まれている。このため、チップ上でセル
／ブロック等の回路ブロックを効率的に配置するだけで
なく、各回路ブロック間を電気的に繋ぐ配線を効率的に
配置することが必要となっている。

【０００３】図１０は、従来の自動配線配置システムの
概略構成の一例を示すブロック図である。

【０００４】自動配線配置システム７は、セル／ブロッ
ク配置手段４、配線配置手段５及び検証手段６を有して
いる。セル／ブロック配置手段４は、ネットリスト１に
記述されている設計対象ＬＳＩの回路情報を読み出し、
これに従ってライブラリ２からインバータ、ＮＡＮＤセ
ル等のセルやフリップフロップ等のブロックを読み出
す。そして、読み出した複数のセル／ブロックをデザイ
ンルールファイル３に記憶される設計ルールに従って設
計対象ＬＳＩのチップ上に配置する。

【０００５】配線配置手段５は、ネットリスト１に記述
される接続情報を読み出し、セル／ブロック配置手段４
によって配置された複数のセル／ブロック間に配線を配
置していく。そして、デザインルールファイル３から設
計ルール情報を読み出し、配置した配線に配線幅、配線
ピッチ等の情報を与えて実配線に変換し、チップ上に配
線パターンを作成する。

【０００６】検証手段６は、配線パターンを検証し、レ
イアウト上での電源やグランド、配線の電気的な接続チ
ェックを行う。そして、配線パターンに不具合が発見さ
れた場合には不具合点を修正し、配線の配置を変更す
る。

【０００７】図１１は、図１０の配線配置処理を説明す
るフローチャートである。先ず、ステップＳ１におい
て、セル／ブロック配置手段４がネットリスト１に記憶
される回路情報を読み出し、読み出した回路情報に基づ
いてライブラリ２から設計対象ＬＳＩに必要となるセル
／ブロックを読み出す。ステップＳ２において、ライブ
ラリ２から読み出したセル／ブロックを設計対象ＬＳＩ
のチップ上に配置していく。ステップＳ３において、配
線配置手段５がネットリスト１に記述される接続情報を
読み出し、セル／ブロック間に設定される配線領域に配
線を配置していく。ステップＳ４において、配線配置手
段５がデザインルールファイル３に記憶される配線幅、
各配線層の配線ピッチ等の設計ルールの情報を読み出
し、読み出した情報に従って仮配線を実配線に変換し、
配線パターンを作成する。そして、ステップＳ５におい
て、検証手段６が配置パターンを検証し、これらの配線
に未接続部分やショート部分等の電気的な不具合がない
かをチェックする。そこで、不具合がなければ処理を終
了し、逆に、不具合があれば、その不具合を修正するよ
うに配線パターンを修正する。

【０００８】このような自動配線配置システムを用いる
ＬＳＩの設計は、上記ステップＳ１〜Ｓ５の全ての処理
を自動配線配置システムによって一括的に行うのではな
く、自動的に行う処理と設計者自身によって手動で行う
処理とを分担して行うのが一般的である。例えば、半導
体メモリ装置の設計の場合、電源配線の配置、各回路ブ
ロックの配置を設計者自身が行い、信号線の配置を自動
配線配置システムによって自動的に行うようにしてい
る。これは、半導体メモリ装置において独自のレイアウ
トが略決定されていることに起因し、仮に、自動配線配
置システムによる自動配置を行うとするならば、半導体
メモリ装置設計用の自動配線配置システムを作成する必
要があるからである。そして、回路配置及び配線配置が
一旦終了した後に、電源配線及び信号配線を含めた配線
に不具合がないかを設計者が検証し、設計者自身によっ
て不具合の修正を行っている。この配線の不具合の修正
は、配線パターンが作成された後でなければ行うことが
できない場合が多い。これは、仮配線の配置から配線パ
ターンの作成までの処理が自動配線配置システムによっ
て一連の動作として自動的、且つ、連続的に行われるた
めである。

【０００９】配線の検証によって、配線配置のやり直し
を要する程度の不具合が発見された場合、自動配線配置
システムによって作成された配線パターンを完全にキャ
ンセルし、再度自動配線配置システムを用いての配線配
置をやり直さなければならない。しかしながら、自動配
線配置システムによる配線配置の処理は、近年の回路ブ
ロック及び配線の高集積化、高密度化に伴って非常に時
間を要するものとなってきている。このような半導体集
積回路装置の設計では、チップ面積及びチップ特性の向
上を図るために、配線配置の処理を繰り返す必要がある
ため、設計期間が長期化してしまうという問題があっ
た。

【００１０】一方、不具合が配線パターンを多少手直し
する程度で済むものであるならば、設計者自身が自動配
線配置システムによって作成された配線パターンを修正
する。しかしながら、実際の配線パターンへ変換された
各配線は、線データとして扱われておらず、配線幅、配
線長、配線ピッチ等が反映された平面データとして扱わ
れている。このため、配線配置を変更するために、配線
位置を表す座標データ、配線幅データ、配線ピッチデー
タ等のすべてのデータを変更することが必要となり、膨
大な量のデータを扱うこととなって、設計者にとって非
常に負担のかかるものであった。

【００１１】

【発明が解決しようとする課題】上述のような半導体集
積回路装置の配線方法の場合、仮配線から実配線への変
換、即ち、配線パターンを作成する前の段階で自動配線
配置システムによる処理を中断し、仮配線の段階で配線
配置の状態を変更することが考えられる。しかしなが
ら、各回路ブロック間に仮配線が配置された時点では、
図１２に示すように、各回路ブロックに設定される接続
端子間を最短距離で配線が結んだ状態となっている。そ
して、ディスプレイ装置には、最短距離で結ばれた状態
の多数の配線がそのままの状態で表示される。配線のこ
のような状態は、仮配線に設計ルール情報が付与されて
実配線に変換される直前まで持続される。このため、仮
配線の段階で、設計者がディスプレイ表示を参照したと
しても、回路ブロック及び配線の高集積化が進む今日に
あっては、配線配置の状態を把握することは非常に困難
である。したがって、配線パターン作成後に発生し得る
不具合を事前に予測することが不可能となっている。こ
の結果、配線配置処理のやり直しの繰り返し数が増加
し、設計期間を長期化させてしまうという不都合があっ
た。

【００１２】

【課題を解決するための手段】本願発明は、上述の課題
に鑑み、なされたもので、その特徴とするところは、所
定の機能を有する複数の回路ブロックを接続情報に基づ
いて接続する複数の配線を配置する半導体集積回路装置
の配線方法において、複数の回路ブロックの間隙に複数
の仮想配線を仮配置する第１のステップと、接続情報に
基づいて前記複数の回路ブロック及び前記複数の仮想配
線に接続する複数の引き出し線を配置する第２のステッ
プと、前記複数の引き出し及び前記複数の仮想配線の接
続を検証する第３のステップと、検証結果に応じて前記
複数の仮想配線の配置位置を変更する第４のステップ
と、を有することを特徴とする。

【００１３】

【発明の実施の形態】図１は、本願発明の半導体集積回
路装置の配線方法を説明するフローチャートである。こ
こでは、半導体メモリ装置を設計する場合を例示して説
明し、図２乃至図９は、図１のフローチャートに従う半
導体メモリ装置の配線配置の状態を示す模式図である。
尚、自動配線配置システムの構成自体は、図１０に示す
ものと同一である。

【００１４】先ず、ステップＳ１１において、セル／ブ
ロックの読み出しを行う。ネットリスト１に記述される
接続情報に基づいて、ライブラリ２に予め登録されてい
るインバータ、ＮＡＮＤセル、ＮＯＲセル等の各種セル
及び複数のセルの組み合わせで形成されるフリップフロ
ップ等を読み出す。

【００１５】続くステップＳ１２において、ライブラリ
２から読み出したセル／ブロックをチップ上に配置し、
各回路ブロックを形成する。例えば、半導体メモリ装置
の場合、図２に示すように、チップの中心付近に、例え
ば、２つのメモリセルアレイ２１を配置し、これらメモ
リセルアレイ２１の周辺に設定されるTOP領域及びBOTTO
M領域にカラムデコーダ、ローデコーダ、センスアンプ
等の周辺回路２２ａ〜２２ｌを配置する。そして、各回
路ブロック２２ａ〜２２ｌとメモリセルアレイ２１との
間隙に配線領域２３を設定する。これら各回路ブロック
の配置及び配線領域の設定は、ネットリスト１からの接
続情報を参照して行われるが、これは、自動配線配置シ
ステムによって自動的に行われても良いし、設計者によ
って手動的に行われても良い。

【００１６】続くステップＳ１３において、図３に示す
ように、配線領域２３に仮想配線３２を配置する。上記
ステップＳ２の処理が設計者によって行われた場合、こ
こからの処理が自動配線配置システムによる処理とな
る。仮想配線３２は、配線領域内でチップの水平方向及
び垂直方向に、それぞれが直線的な配線として配置され
ていく。この仮想配線３２は、ネットリスト１からの接
続情報を参照して配置されるのではなく、配置領域とし
て設定された領域２３に適当な本数だけ複数配置されて
いく。

【００１７】続くステップＳ１４において、各回路ブロ
ック２２ａ〜２２ｌ間やメモリセルアレイ２１の配線の
接続を行う。この接続処理は、ネットリスト１からの接
続情報に基づき、各回路ブロック２２ａ〜２２ｌやメモ
リセルアレイ２１から仮想配線３２に対して引き出し線
を引き出す形で行う。例えば、図４に示すように、ネッ
トリスト１に回路ブロックＡの接続端子Ａ1と回路ブロ
ックＣの接続端子Ｃ2とを接続するとの情報が記述され
ていると、それに従って、仮想配線３１−1に対して接
続端子Ａ1、Ｃ2から引き出し線４１、４７がそれぞれ引
き出される。他の接続端子からも同様に、ネットリスト
１に記憶される接続情報に従い、仮想配線３２−2〜３
２−5に対して引き出し線が引き出される。この引き出
し線の引き出し、即ち、各回路ブロック間の接続は、配
線集中等の不具合が全く考慮されず、ネットリスト１に
記述されるプログラムデータの記述順序に従って自動的
に行われていく。

【００１８】引き出し線の引き出し処理が完了した後、
図５に示すように、仮想配線のうち各回路ブロック間の
接続に無関係な部分が削除され、各回路ブロック間を繋
ぐ仮接続配線５１〜５４が生成される。これら仮接続配
線５１〜５４は、配線幅、配線ピッチ等のデータが付加
されておらず、線データとして扱われている。即ち、仮
接続配線５１〜５４の配置位置は、図６に示すように、
垂直方法をＹ、水平方向をＸとした座標データで管理さ
れ、例えば、仮接続配線５１の配置位置が座標データ
（Ｘ1、Ｙ4）、（Ｘ7、Ｘ4）で表され、仮接続配線５２
の配置位置が座標データ（Ｘ2、Ｙ2）、（Ｘ3、Ｙ2）で
表される。そして、他の仮接続配線５３、５４において
も同様に座標データで配置位置が表される。また、仮接
続配線５１〜５４が設定されるのに応じて、各配線の座
標データの位置にビアセル（コンタクトホール）６０が
自動的に設定される。これは、配線の高集積化に伴う配
線の多層化に対応するためである。

【００１９】続くステップＳ１５において、仮接続配線
の検証を行い、この検証結果に従って配線の並び換えを
行う。このステップＳ１５の処理は、各配線の座標デー
タを参照して配線を検証し、この検証結果に従って配線
の多層化や高集積化を緩和するように配置の変更を行
う。例えば、回路ブロック２２ａ〜２２ｃの配線の検証
及び変更を行う場合は、先ず、図６に示される各仮接続
配線５１〜５４の座標データのＸ方向を参照し、最も短
い配線５４を検出する。そして、図７に示すように、配
線５４のＹ方向の座標データＹ1を回路ブロック２２ａ
〜２２ｃに最も近いＹ方向の座標データＹ4に変更す
る。次いで、残余の配線５２〜５４のＸ方向の座標デー
タを検証し、配線５４の次に短い配線５２を検出する。
検出した配線５２のＹ方向の座標データを変更するが、
ここでは、その前に配線５２と配線５４のＸ方向の座標
データを比較し、これらの配線がＸ方向の直線上で重な
るか否かを検証する。図６に示すものの場合、配線５２
と配線５４は重なっていないため、配線５２のＹ方向の
座標データＹ2を配線５４と同じ座標データＹ4に変更す
る。このようにして、配線のＹ方向の占有面積を低減す
るようにしている。他の配線５１、５３においても配線
５２、５４と同様の検証及び配置変更の処理を施し、最
終的に図８に示す状態とする。図８に示す配線配置の状
態は、図５に示す配線配置の状態に比べ、他の配線と交
差する配線を少なくするように処理されており、多層に
わたる配線数を低減している。これにより、各配線層の
配線領域を効率的に使用するようにしている。このステ
ップＳ１５の処理が終了すると、自動配線配置システム
の処理は一旦停止される。

【００２０】ここまでの上記ステップＳ１１〜Ｓ１５の
処理は、ディスプレイ装置上で設計者がモニタすること
ができ、設計者は、配線配置の状態を常に視覚的に認識
することができる。そして、自動配線配置システムによ
って大まかに配線配置が調整された後に、必要に応じて
設計者自身が更なる変更を施し、配線の状態を最適化し
ていく。このとき、設計者が扱うデータは、配線の配置
位置を表す座標データのみであり、従来の座標データ、
配線幅データ、配線ピッチデータ等の多数のデータを扱
う場合に比べ、設計者にかかる負担を大幅に低減してい
る。この設計者による配線配置の変更が一通り完了する
と、処理が再度自動配線配置システム側に移行される。

【００２１】続くステップＳ１６において、配置変更の
なされた仮接続配線を実配線に変換し、配線パターンを
作成する。デザインルールファイル３に記憶される配線
幅、配線ピッチ等の設計ルール情報を読み出し、チップ
上に配置された配線に対してこれらの情報を付加してい
く。例えば、図８に示すものの場合、仮接続配線５１〜
５４に対して設計ルール情報が付与されて、図９に示す
ような実配線５１’〜５４’が形成され、配線パターン
が作成される。この際、他の実配線と交差しない実配線
５２’、５４’に設定されていたビアセルが削除され
る。これは、ビアセルが、上層側の配線パターンと下層
側の配線パターンとの間に重ね合わせのズレが生じても
互いの配線パターンの電気的な接続状態に不具合が発生
しないように、配線幅に対して四方にマージンが設けら
れていることに起因する。即ち、ビアセルが多数配置さ
れる領域では、設計ルールで規定される配線間隔に拘わ
らず、各配線の間隔が必然的に広くなり、配線領域の拡
大化を招くため、ビアセルの数を最小限数に抑制するこ
とで、配線領域を縮小し、チップの小型化を図ってい
る。

【００２２】そして、上記ステップＳ１６の配線パター
ンの作成処理が終了した後、再度自動配線配置システム
によって配線配置の不具合が検証され、最終的な配線パ
ターンが決定される。

【００２３】以上、図１乃至図９を参照して本願発明の
具体的な実施例を説明した。本願発明は、配線領域に仮
想配線を複数配置し、これら仮想配線に対して各回路ブ
ロックから引き出し線を引き出すことで、実配線に近い
配線配置の状態を把握することができる。これにより、
配線パターンが作成される前に配線パターン作成後に発
生し得る不具合を予測することができ、不具合の発生確
率を低減することができる。

【００２４】尚、本実施例においては、半導体メモリ装
置の設計を例示したが、本願発明はこれに限られるもの
ではなく、自動配線配置システムによる自動的な処理と
設計者による処理とが併用して設計される半導体集積回
路装置であれば、その設計に対して十分に適用可能であ
る。

【００２５】

【発明の効果】本願発明によれば、配線パターンが作成
される前の段階で実配線に近い状態を設計者が把握する
ことができる。これにより、配線パターンを作成する前
に、配線配置で発生し得る不具合を予測することがで
き、配線パターン作成後の不具合の発生確率を大幅に低
減することができる。このため、配線配置の処理が繰り
返されるのを抑制し、設計期間の短縮を図ることができ
る。

【図面の簡単な説明】

【図１】本願発明の半導体集積回路装置の配線方法を説
明するフローチャートである。

【図２】回路ブロックの配置の状態を説明する模式図で
ある。

【図３】配線領域に仮想配線が配置された状態を説明す
る模式図である。

【図４】仮想配線に引き出し線が接続された状態を説明
する模式図である。

【図５】仮接続配線の状態を説明する模式図である。

【図６】仮接続配線の座標データを説明する模式図であ
る。

【図７】座標データの変更による仮接続配線の配線配置
の変更を説明する模式図である。

【図８】配置変更後の仮接続配線を説明する模式図であ
る。

【図９】配線パターンを説明する模式図である。

【図１０】自動配線配置システムの概略構成を示すブロ
ック図である。

【図１１】従来の配線方法を説明するフローチャートで
ある。

【図１２】従来の配線パターンが作成される前の状態を
示す説明図である。

【符号の説明】

１：ネットリスト ２：ライブラリ ３：デザインルールファイル ４：セル／ブロック配置手段 ５：配線配置手段 ６：検証手段 ７：自動配線配置システム ２１：メモリセルアレイ ２２ａ〜２２ｌ：回路ブロック ２３：配線領域 ３２：仮想配線 ４１〜４８：引き出し線 ５１〜５４：仮接続配線 ６０：ビアセル

Claims (4)

【特許請求の範囲】
1. 【請求項１】 所定の機能を有する複数の回路ブロック
   を接続情報に基づいて接続する複数の配線を配置する半
   導体集積回路装置の配線方法において、複数の回路ブロ
   ックの間隙に複数の仮想配線を仮配置する第１のステッ
   プと、接続情報に基づいて前記複数の回路ブロック及び
   前記複数の仮想配線に接続する複数の引き出し線を配置
   する第２のステップと、前記複数の引き出し及び前記複
   数の仮想配線の接続を検証する第３のステップと、検証
   結果に応じて前記複数の仮想配線の配置位置を変更する
   第４のステップと、を有することを特徴とする半導体集
   積回路装置の配線方法。
2. 【請求項２】 請求項１に記載の半導体集積回路装置の
   配線方法において、前記第４のステップは、前記複数の
   仮想配線のうち、前記複数の回路ブロックと電気的に接
   続されない配線を削除するステップを含むことを特徴と
   する半導体集積回路装置の配線方法。
3. 【請求項３】 請求項１に記載の半導体集積回路装置の
   配線方法において、前記第２のステップで前記複数の仮
   想配線及び前記複数の引き出し線を座標データを用いて
   定義し、前記第４のステップで前記座標データを変更し
   て前記複数の仮想配線の配置位置を変更することを特徴
   とする半導体集積回路装置の配線方法。
4. 【請求項４】 請求項１に記載の半導体集積回路装置の
   配線方法において、前記第２のステップは、前記複数の
   仮想配線と前記複数の引き出し線との接続部分にビアセ
   ルを設定して前記仮想配線及び前記引き出し線を多層に
   仮配置するステップを含み、前記第４のステップは、前
   記複数の仮想配線及び前記引き出し線のうち、他の配線
   と交差しない配線を同一層の一体の配線に変更するステ
   ップを含むことを特徴とする半導体集積回路装置の配線
   方法。