JP2003228982A5 - - Google Patents

Claims (14)

1. 第１信号により活性化されて入力信号を取り込む入力回路と、第２信号により活性化されて上記入力回路の出力信号をデコードするデコーダ回路とを含むＲＡＭマクロと、
   クロック入力端子と、
   ゲート回路とを備え、
   上記第１信号は、上記クロック入力端子により入力されたクロック信号に同期して取り込まれて上記ゲート回路を制御する信号であり、
   上記ＲＡＭマクロは、第１タイミングで入力信号を取り込む第１動作と、上記第１タイミングよりも遅い第２タイミングで入力信号を取り込む第２動作とを有することを特徴とする半導体集積回路装置。
2. 請求項１において、
   上記入力回路は、上記第２信号を取り込む回路を含むことを特徴とする半導体集積回路装置。
3. 入力信号を取り込む入力回路と、
   上記入力回路の出力信号をデコードするデコーダ回路と、
   第１信号に基づいて上記入力回路を活性化し、第２信号に基づいて上記デコーダ回路を活性化する回路と、
   クロック入力端子と、
   ゲート回路とを備え、
   上記第１信号は、上記クロック入力端子により入力されたクロック信号に同期して取り込まれて上記ゲート回路を制御する信号であり、
   上記ゲート回路は、上記クロック入力端子の信号により上記入力回路を活性化するために用いられることを特徴とする半導体集積回路装置。
4. 請求項３において、
   上記デコーダ回路は、メモリセルの選択信号を形成するものであり、
   上記第２信号は、メモリセルからの読み出し信号を出力する出力回路の活性化信号として用いられることを特徴とする半導体集積回路装置。
5. 請求項４において、
   上記デコーダ回路は、第１及び第２プリデコーダ回路と、上記第１及び第２プリデコーダ回路の出力信号を受けてワード線の選択信号を形成するメインデコーダ回路とを含み、
   上記第１プリデコーダ回路は、上記第１信号に基づいて活性化され、
   上記第２プリデコーダ回路及びメインデコーダ回路は、上記第２信号に基づいて活性化されることを特徴とする半導体集積回路装置。
6. 請求項４において、
   上記入力回路及びデコーダ回路の少なくとも一方は、上記クロック信号がアクティブレベルにされてから第１期間のみ有効な出力信号を送出し、かかる第１期間は上記メモリセルにデータの書き込み動作又はデータの読み出し動作を行うのに必要な期間であることを特徴とする半導体集積回路装置。
7. 請求項４において、
   上記入力回路とデコーダ回路はＲＡＭマクロを構成し、
   上記ＲＡＭマクロは、複数の回路ブロックの１つであることを特徴とする半導体集積回路装置。
8. 請求項７において、
   上記ＲＡＭマクロは、複数個であり、
   上記ＲＡＭマクロの出力回路の出力端子は、共通の出力ノードに接続されることを特徴とする半導体集積回路装置。
9. 複数のメモリセルと、
   上記複数のメモリセルを選択するための複数のアドレス信号を受け取るアドレス入力バッファと、
   上記アドレス入力バッファの出力信号を第１スタンバイモードで第１所定電位にする第１回路と、
   上記アドレス入力バッファの出力信号を受けるアドレスデコーダ回路と、
   上記アドレスデコーダ回路の出力信号を第２スタンバイモードで第２所定電位にする第２回路と、
   上記アドレス入力バッファは、上記第１スタンバイモードで非活性化され、
   上記アドレス入力バッファは、上記第２スタイバイモードで活性化されることを特徴とする半導体装置。
10. 請求項９において、
    上記アドレスデコーダ回路の動作電圧は、上記第１及び第２スタンバイモードのときに上記アドレスデコーダ回路に供給されることを特徴とする半導体集積回路装置。
11. 請求項９において、
    上記アドレスデコーダ回路は、上記第１及び第２スタンバイモードのときに動作状態にされることを特徴とする半導体装置。
12. 請求項９において、
    上記第１及び第２スタンバイモードは、２つの制御信号によって設定されることを特徴とする半導体装置。
13. 請求項９において、
    上記第１スタイバイモードのとき、上記アドレス入力バッファの電流経路が遮断され、それによって上記アドレス入力バッファは非活性化されることを特徴とする半導体装置。
14. 請求項９において、
    上記第１及び第２スタイバイモードのとき、上記複数のメモリセルから情報の読み出し動作又は情報の書き込み動作は実行されないことを特徴とする半導体装置。