JP2003242191A - 半導体集積回路の階層レイアウト方法 - Google Patents

Abstract

(57)【要約】 【課題】 機能ブロック間配線の迂回を回避することが
でき且つ設計時間の短縮化機能ブロックの単体再利用を
可能にした半導体集積回路の階層レイアウト方法を提供
する。 【解決手段】 下位階層レイアウト工程 ブロック間配
線情報を参照して各機能ブロック間を接続する配線の中
から機能ブロック上を通過する上位階層の配線について
配線遅延時間に基づいた選定を行う工程と選定した上位
階層の配線に対してタイミング制約を満たすようにタイ
ミング調整を行う工程とタイミング調整後に配線が通過
する下位階層内の領域を配線禁止領域として生成する工
程と配線禁止領域を除く下位階層内の領域でセルの配置
及び配線を行う工程と前記配線禁止領域の禁止状態を解
除しセル配置及び配線を行った領域をレイアウト禁止領
域に設定する工程とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ゲートアレイ、Ａ
ＳＩＣ（Ａｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉ
ｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等の多層配線構
造を有する半導体集積回路の階層レイアウト方法に関す
る。

【０００２】

【従来の技術】近年、ＬＳＩの回路規模の増大、且つ設
計期間の短縮に伴い、階層レイアウトが必須となってい
る。階層レイアウト手法を行う場合、上位階層からみる
と下位階層の部分は１つのマクロとして扱い、上位階層
の配線は下位階層を迂回して配線される。また、微細化
の影響により、セルの固有遅延よりも配線に起因する遅
延の方が支配的となってきたため、設計初期段階からタ
イミングを考慮して設計を行うことが重要となってい
る。

【０００３】図１２は、従来の半導体集積回路の階層レ
イアウト方法を示すフローチャートである。

【０００４】まず、概略フロアプラン工程１０２では、
論理合成ツールから生成されたネットリスト１００とタ
イミング制約情報１０１を入力とし、各階層機能ブロッ
クの生成及び、各機能ブロックの配置位置の検討を行
う。その際、ブロック間の配線情報１２０とブロックピ
ンの位置情報１０３を生成するとともに、ブロックの配
置位置と前記ブロックピンの配置位置を基にレイアウト
用のネットリスト１０４も生成する。

【０００５】次の下位階層レイアウト工程１０５では、
概略フロアプラン工程１０２で生成されたブロック間配
線情報１２０とブロックピン位置情報１０３とレイアウ
ト用ネットリスト１０４を入力とし、各機能ブロック毎
にレイアウトを行い、ブロック内レイアウトデータの生
成を行う。

【０００６】上述した下位階層レイアウト工程１０５で
は、まずセル配置工程１０６行い、続いて概略配線工程
１０７と詳細配線工程１０８を順次実行する。セル配置
工程１０６では、前記レイアウト用ネットリスト１０４
を基に、前記タイミング制約を満たすことのできる配置
位置の検討を行いながら、全てのセルの配置位置を決定
する。次の概略配線工程１０７では、前記レイアウト用
ネットリスト１０４を基に、前記タイミング制約を満た
すことのできる配線経路の検討を行いながら、全接続の
配線経路を決定し、さらに詳細配線工程１０８では、概
略配線工程１０７で決定された配線経路を基に、各ネッ
ト毎に他の配線との配線間隔などを考慮しながら全ての
詳細配線を実施する。

【０００７】そして、下位階層タイミング検証工程１０
９では、下位階層レイアウト工程１０５で生成した前記
レイアウトデータがタイミング制約情報１０１を満たし
ているかの検証を行う。前記タイミング制約情報を全て
満たしていれば、下位階層のレイアウト設計は終了であ
る。

【０００８】その後の上位階層レイアウト工程１１２で
は、下位階層レイアウト工程１０５で生成した各機能ブ
ロックの前記レイアウトデータをトップ階層に組み上
げ、トップ階層のネットリストを基にブロック間の接続
を行う。また、上位階層に回路が存在する場合には、下
位階層レイアウト工程１０５と同様の処理を実施する。

【０００９】最終的な階層タイミング検証工程１１３で
は、各機能ブロック内及びブロック間の総合的なタイミ
ング検証を行う。回路全体の所望する全てのタイミング
を満たしていれば半導体集積回路の設計は終了である。

【００１０】一方、上記下位階層タイミング検証工程１
０９及び階層タイミング検証工程１１３で、タイミング
制約情報１０１を満たせなかったときは、そのタイミン
グ制約情報１０１を満たせなかったパスに着目し、部分
的なセルの入れ替え、またはリピータの追加によって駆
動能力を高めることで当該タイミング制約情報１０１を
満たせるかの確認を行う。

【００１１】この確認の結果、部分的なセルの入れ替え
またはリピータの追加ではタイミング制約情報１０１を
満たすことができない場合は、概略フロアプラン工程１
０２に戻り、前記レイアウトデータを基にフロアプラン
の再検討及び再レイアウトを行う。部分的なセルの入れ
替えまたはリピータ追加でタイミング制約１０１を満た
すことができる場合、駆動能力最適化工程１１０、続い
てセル入れ替え追加工程１１１を実行する。

【００１２】駆動能力最適化工程１１０では、下位階層
レイアウト工程１０５及び上位階層レイアウト工程１１
２で作成した前記レイアウトデータの実配線を基に、タ
イミング制約情報１０１を満たせなかったパスに対し、
同一論理でタイミング制約情報１０１を満たすことので
きる駆動能力のセル、または追加のリピータを特定し、
セル変更情報を生成する。

【００１３】セル入れ替え追加工程１１１では、駆動能
力最適化工程１１０で生成した前記セル変更情報を基
に、前記レイアウトデータ内の該当セルの入れ替えを行
い、部分的なセルの再配置及びセル間の再配線を行う。
さらに、変更された接続情報は、ネットリスト１００に
格納される。

【００１４】下位階層タイミング検証工程１０９では、
セルの入れ替え、またはリピータ追加によってタイミン
グ制約情報１０１を満たすことができたかについて再度
確認を行い、タイミング制約情報１０１を全て満たして
いれば上位階層レイアウト工程１１２及び階層タイミン
グ検証工程１１３を行い、回路全体の所望する全てのタ
イミングを満たしていれば、タイミング違反の改善方法
は終了である。

【００１５】但し、下位階層タイミング検証工程１０９
及び階層タイミング検証工程１１３で、タイミング制約
情報１０１を再度満たせなかったときは、駆動能力最適
化工程１１０に戻り、タイミング制約情報１０１を全て
満たすまで繰り返し改善を図る。

【００１６】上記上位階層レイアウト工程１１２の完了
後のブロック間配線を表した一例を図１３に示す。

【００１７】同図において、５０１はチップの外枠、５
０２はＩ／Ｏセル、５０３はコーナーセルである。５０
４はブロック間配線であって、階層（ブロック）ピン５
０５と階層（ブロック）ピン５０６間を接続する。ま
た、５０７、５０８、５０９は下位階層レイアウトブロ
ック（機能ブロック）で示している。

【００１８】ブロック間配線５０４は、機能ブロック５
０７，５０９，５０８を迂回して、配線されていること
が分かる。

【００１９】

【発明が解決しようとする課題】しかしながら、上記従
来例には次のような問題点があった。

【００２０】まず、下位階層レイアウト工程１０５にお
いて、上位階層の配線が考慮されていないため、上位階
層レイアウト工程１１２では、下位階層レイアウト工程
１０５で生成された機能ブロックを迂回して配線を行
う。機能ブロックの面積が大きくなると、迂回配線が長
くなり、タイミング制約の厳しくパスはより厳しくな
り、回路全体のタイミングを収束することが困難にな
る。

【００２１】さらに、上位階層レイアウト工程１１２に
おいて迂回配線が長くなると、階層タイミング検証工程
１１３でタイミング制約を満たせなくなり、最悪の場合
は概略フロアプラン工程１０２に戻ってフロアプランの
再検討を行うことになり、設計後戻りによる多大な工数
を要する。

【００２２】また、ＣＴＳ（クロックツリーシンセシ
ス）で生成されるクロック配線は、クロック発生回路と
各バッファ間配線の配線容量及び配線抵抗を考慮して、
配線遅延が等しいところでツリー間のクロックスキュー
を等しくする方法が採られている。機能ブロック間に跨
るクロック配線の場合、機能ブロックの階層（ブロッ
ク）ピンから出された配線では迂回配線のため長くな
り、配線のバランスが取れずクロックスキューが大きく
なる。すなわち、クロックスキューが大きくなることに
より、クロックスキューによって制約されるシステム動
作速度が悪化する結果となる。

【００２３】このような問題点を解決すべく、機能ブロ
ック間配線の迂回を回避する手法として、特開２０００
−１００９４９号公報に開示する次のようなものがあ
る。

【００２４】（１）下位階層の機能ブロック上を通過す
る上位階層の配線を該下位階層の機能ブロック内に埋め
込むもので、例えばリピータが挿入された配線を下位階
層の機能ブロック上を通過させる場合には、リピータの
位置を保持したままで下位階層に埋め込むことにより、
機能ブロック間配線の迂回を回避させている。

【００２５】（２）機能ブロック上を通過すると予想さ
れる部分に予め通過用の領域を確保しておくもので、レ
イアウト前に、下位階層の機能ブロック上に配線禁止領
域が存在しない領域を作成し、レイアウト後に、その領
域に配線を通過させることで、機能ブロック間配線の迂
回を回避させている。

【００２６】しかし、上記従来公報では次のような問題
点がある。上記公報（１）の手法では、上位階層の配線
を下位階層の機能ブロック内に埋め込むようにしている
ため、機能ブロック内には上位階層の配線データが含ま
れており、例えば当該機能ブロックを使って別の製品を
製造する場合など、機能ブロックを単体で再利用するの
は困難である。

【００２７】上記公報（２）の手法では、機能ブロック
上を通過する配線について、タイミングの最適化を行っ
ていないため、回路全体のタイミングを収束させるのに
多くの時間を要する結果、設計時間が増大する。

【００２８】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、機能ブロック
間配線の迂回を回避することができ、且つ設計時間の短
縮化、機能ブロックの単体再利用を可能にした半導体集
積回路の階層レイアウト方法を提供することである。

【００２９】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、複数階層を有する半導体集積回路の回
路情報とタイミング制約情報とに基づいて、下位階層に
配置される複数の機能ブロックの配置位置を決定する工
程と、前記各機能ブロックの配置位置に基づいて、前記
各機能ブロック間を接続する配線に関するブロック間配
線情報を含むレイアウト情報を生成する工程と、前記レ
イアウト情報に基づいて下位階層のレイアウトを行う下
位階層レイアウト工程と、前記下位階層レイアウト工程
のレイアウト結果に基づいて前記各機能ブロック間を接
続する配線を上位階層で実施する上位階層レイアウト工
程とを有する半導体集積回路の階層レイアウト方法にお
いて、前記下位階層レイアウト工程は、前記ブロック間
配線情報を参照して、前記各機能ブロック間を接続する
配線の中から前記機能ブロック上を通過する上位階層の
配線について配線遅延時間に基づいた選定を行う上位配
線見積工程と、前記上位配線見積工程で選定した上位階
層の配線に対してタイミング制約を満たすようにタイミ
ング調整を行う上位タイミング調整工程と、前記タイミ
ング調整後に前記配線が通過する下位階層内の領域を配
線禁止領域として生成する禁止領域生成工程と、前記レ
イアウト禁止領域を除く前記下位階層内の領域でセルの
配置及び配線を行うセル配置配線工程と、前記禁止領域
生成工程で生成した配線禁止領域の禁止状態を解除し、
前記セル配置配線工程でセル配置及び配線を行った領域
をレイアウト禁止領域に設定する禁止領域変更工程とを
有することを特徴とする。

【００３０】他の発明では、複数階層を有する半導体集
積回路の回路情報とタイミング制約情報とに基づいて、
下位階層に配置される複数の機能ブロックの配置位置を
決定する工程と、前記各機能ブロックの配置位置に基づ
いて、前記各機能ブロック間を接続する配線に関するブ
ロック間配線情報を含むレイアウト情報を生成する工程
と、前記レイアウト情報に基づいて、下位階層の回路レ
イアウトを行う下位階層レイアウト工程と、前記下位階
層レイアウト工程のレイアウト結果に基づいて前記各機
能ブロック間を接続する配線を上位階層で実施する上位
階層レイアウト工程とを有する半導体集積回路の階層レ
イアウト方法において、前記下位階層レイアウト工程
は、前記ブロック間配線情報を参照して、前記各機能ブ
ロック間を接続する配線の中から前記機能ブロック上を
通過する上位階層の配線について配線遅延時間に基づい
た選定を行う上位配線見積工程と、前記上位配線見積工
程で選定した上位階層の配線に対して、タイミング制約
を満たすようにタイミング調整用セルの挿入を含むタイ
ミング調整を行う上位タイミング調整工程と、前記タイ
ミング調整後に前記配線が通過する機能ブロック内の領
域を配線禁止領域として生成すると共に、前記タイミン
グ調整用セルが挿入される該機能ブロック内の領域をセ
ル配置禁止領域として生成する禁止領域生成工程と、前
記配線禁止領域及びセル配置禁止領域を除く前記下位階
層内の領域でセルの配置及び配線を行うセル配置配線工
程と、前記禁止領域生成工程で生成した前記配線禁止領
域及び前記セル配置禁止領域の禁止状態を解除し、前記
セル配置配線工程でセル配置及び配線を行った領域をレ
イアウト禁止領域に設定する禁止領域変更工程とを有す
ることを特徴とする。

【００３１】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。

【００３２】図１は、本発明の実施の一形態に係る半導
体集積回路の階層レイアウト方法の工程を示すフローチ
ャートである。

【００３３】この半導体集積回路は、チップ上に複数の
機能ブロックを配置し、且つ前記機能ブロックを下位階
層とし、前記各機能ブロック端子間の配線を上位階層で
相互に配線することで所望の機能を実現するものであ
る。

【００３４】図１に示すように、本実施形態の半導体集
積回路の設計は、概略フロアプラン工程３０２、下位階
層レイアウト工程３１０、下位階層タイミング検証工程
３１３、上位階層レイアウト工程３１６、階層タイミン
グ検証工程３１７の順に進められる。

【００３５】本発明の特徴を成す下位階層レイアウト工
程３１０は、主に上位配線見積工程４０１、上位タイミ
ング調整工程４０２、禁止領域生成工程４０３、セル配
置工程４０４、概略配線工程４０５、詳細配線工程４０
６及び禁止領域変更工程４０７で構成される。

【００３６】以下、各工程について具体的に説明する。

【００３７】概略フロアプラン工程３０２では、論理合
成ツールから生成されたネットリスト（例えばゲートレ
ベルの回路接続情報等）３００と、経路の遅延時間の制
約するためのタイミング制約情報３０１を入力とし、各
階層機能ブロックの生成及び、各機能ブロックの接続数
やセルサイズ、信号の流れなどを考慮し、各機能ブロッ
クの概略配置位置の検討を行う。

【００３８】この概略フロアプラン工程３０２では、各
機能ブロック間を接続するためのブロックピンの位置を
決定してブロックピン位置情報３０３を生成する。さら
に、各機能ブロックの配置位置とブロックピンの配置位
置を基にブロック間配線の仮想配線容量を見積ってブロ
ック間配線情報３０４として生成し、また各機能ブロッ
クやその周辺回路（Ｉ／Ｏ部等）の概略の配置位置情報
を含むレイアウト用ネットリスト３０５も生成する。

【００３９】概略フロアプラン工程３０２後のチップ内
の配置イメージを図２に示す。

【００４０】次の下位階層レイアウト工程３１０では、
上述したように上位配線見積工程４０１、上位タイミン
グ調整工程４０２、禁止領域生成工程４０３、セル配置
工程４０４、概略配線工程４０５、詳細配線工程４０
６、及び禁止領域変更工程４０７に順に進められる。な
お、各工程を行う際、前記タイミング制約情報３０１を
用いて、タイミングドリブンレイアウトを行う。このタ
イミングドリブンレイアウトは、従来技術と同様に、機
能ブロックを形成する各パス毎あるいは各ネット毎にタ
イミング制約情報３０１を付加し、与えられたタイミン
グ制約情報３０１を考慮しながらセル配置、セル間の配
線を行う機能である。

【００４１】下位階層レイアウト工程３１０における上
位配線見積工程４０１では、概略フロアプラン工程３０
２で生成されたブロックピン位置情報３０３、ブロック
間配線情報３０４、レイアウト用のネットリスト３０
５、タイミング制約情報３０１を入力とし、上位階層の
配線において下位階層（機能ブロック内）に配線通過領
域が必要な配線を選定する。この配線としては、例えば
スピードの厳しい配線（クリティカルパス等）やＣＴＳ
用配線などが挙げられる。すなわち、各機能ブロック間
を接続する配線の中から機能ブロック上を通過する上位
階層の配線を、配線遅延時間を考慮して選定する。この
とき、参照データの一つとして、前記ブロック間配線情
報３０４を用いるが、本実施形態では、従来のように、
ブロック間の配線情報を単に下位階層の配線工程の参照
データとして使用するのではなく、本発明の特徴である
上位配線見積工程の参照データとして使用している。

【００４２】上位タイミング調整工程４０２では、上位
配線見積工程４０１で見積もった通過配線に対し、配線
長の短縮や配線経路の変更などで前記タイミング制約を
満たすようにタイミング調整を行い、図３に示すよう
に、この通過配線の配線領域５１０ａ，５１０ｂを確保
する。また、前記タイミング制約を満たせなかった場合
に、図４に示すように、同一論理で前記タイミング制約
を満たすためにリピータの挿入領域５１１の生成も行
う。

【００４３】このように、上位階層の配線を考慮して下
位階層の配線領域を仮想に設定する。

【００４４】続く禁止領域生成工程４０３では、上位タ
イミング調整工程４０２で見積もった通過配線領域５０
１ａ，５１０ｂを、下位階層の配線禁止領域として生成
する。但し、この配線禁止領域は、全ての配線を禁止し
ているわけではなく、上位タイミング調整工程４０２で
見積もった配線層のみを禁止としている。また、上位タ
イミング調整工程４０２でリピータの挿入が必要な場合
には、そのリピータ挿入領域５１１を下位階層のセル禁
止領域として生成する。上記配線禁止領域５０１ａ，５
１０ｂとセル禁止領域（５１１）が設けられたチップ内
のイメージ図を図５に示す。

【００４５】次のセル配置工程４０４では、前記レイア
ウト用ネットリスト３０５を基に、前記タイミング制約
を満たすことのできる配置位置の検討を行いながら、全
てのセルの配置位置を決定する。但し、禁止領域生成工
程４０３で生成されたセル禁止領域（５１１）には配置
することができない。この状態のチップ内のイメージ図
を図６に示す。

【００４６】概略配線工程４０５では、従来技術と同様
に前記レイアウト用ネットリスト３０５を基に、前記タ
イミング制約を満たすことのできる配線経路の検討を行
いながら全接続の配線経路を決定する。但し、禁止領域
生成工程４０３で生成された配線禁止領域（５０１ａ，
５１０ｂ）には上位タイミング調整工程４０２で見積も
った配線層が配線できない。

【００４７】詳細配線工程４０６では、従来技術と同様
に概略配線工程４０５で決定された配線経路を基に、各
ネット毎に他の配線との配線間隔などを考慮しながら全
ての詳細配線を実施する。この状態のチップ内のイメー
ジ図を図７に示す。

【００４８】これらのセル配置工程４０４、概略配線工
程４０５及び詳細配線工程４０６では、禁止領域生成工
程４０３で生成された配線禁止領域５０１ａ，５１０ｂ
とセル禁止領域５１１があるために、これら禁止領域以
外の領域のみに着目して配置配線を行うことができる。

【００４９】そして、禁止領域変更工程４０７では、デ
ータの反転処理等により、禁止領域生成工程４０３で生
成した禁止領域（５０１ａ，５１０ｂと５１１）の禁止
状態を解除し、セル配置工程４０４、概略配線工程４０
５及び詳細配線工程４０６で作成されたセル領域及び配
線領域をレイアウト禁止領域として生成する。この状態
のチップ内のイメージ図を図８に示す。これによって、
レイアウト済みの下位階層の領域をレイアウト禁止領域
とすることができ、下位階層のレイアウトが決定する。

【００５０】その後に実施される下位階層タイミング検
証工程３１３では、従来と同様に、下位階層のレイアウ
トデータが前記タイミング制約を満たしているかの検証
を行う。前記タイミング制約情報を全て満たしていれ
ば、上位階層レイアウト工程３１６へ移行する。

【００５１】上位階層レイアウト工程３１６では、それ
ぞれの下位階層ブロックレイアウト結果をトップ階層に
組み上げ、トップ階層のレイアウト用ネットリスト３０
５を基に機能ブロック間の接続を行う。この時、上記通
過配線領域５１０ａ，５１０ｂ内に、上記上位配線見積
工程４０１で選定された通過配線の接続を行う。

【００５２】図９に示すように、通過配線５２０は、ブ
ロックピン５０５からリピータ５２３を介して通過配線
５２２に接続されている。さらに、通過配線５２２はブ
ロックピン５０６に接続されている。

【００５３】この時、通過配線５２１，５２２は、上記
上位配線見積工程４０１で選定された配線で、上記禁止
領域変更工程４０７で生成された配線禁止領域（ＯＢ
Ｓ）の存在しない領域に配線されていることが分かる。
また、リピータ５２３は、上記上位タイミング調整工程
４０２で生成された下位階層のリピータ挿入領域５１１
に配置されている。なお、上位階層に回路が存在する場
合には、下位階層レイアウト工程３１０と同様の処理を
実施する。また、図１０に、リピータを配置しなかった
場合の通過配線５２０の配置例を示す。

【００５４】その後の階層タイミング検証工程３１７で
は、従来技術と同様に、前記各機能ブロック内、ブロッ
ク間の総合的なタイミング検証を行う。回路全体の所望
する全てのタイミングを満たしていれば、半導体集積回
路の設計は終了である。

【００５５】一方、上記下位階層タイミング検証工程３
１３及び階層タイミング検証工程３１７において、タイ
ミング制約情報３０１を満たせなかったときは、そのタ
イミング制約を満たせなかったパスに着目し、部分的な
セルの入れ替え、またはリピータの追加によって駆動能
力を高めるため、駆動能力最適化工程３１４とセル入れ
替え追加工程３１５を前記タイミング制約が満たされる
まで実行する。なお、駆動能力最適化工程３１４、及び
セル入れ替え追加工程３１５は、従来例（図１２参照）
と同様に行う。

【００５６】本実施形態では、上述したように、下位階
層レイアウト工程３１０において、機能ブロック上を通
過する上位階層の配線（通過配線）についてタイミング
の最適化を行って（上位配線見積工程４０１、上位タイ
ミング調整工程４０２）、下位階層の機能ブロック内に
配線領域を確保し（上記公報（１）のように、下位階層
に通過配線を埋め込まない）、さらに、レイアウト済み
の下位階層の領域をレイアウト禁止領域として下位階層
のレイアウトを決定（禁止領域変更工程４０７）してい
る。

【００５７】これにより、機能ブロック内には上位階層
の配線データが含まれていないため、機能ブロックを使
って別の製品を製造する場合など、機能ブロックを単体
で再利用することが容易に行える。さらに、従来例（図
１２参照）のように、部分的なセルの入れ替えまたはリ
ピータの追加ではタイミング制約を満たすことができな
い場合に概略フロアプラン工程に戻り、フロアプランの
再検討及び再レイアウトを行う、といった戻り処理を行
わないで済む。従来例（図１２参照）や上記公報（２）
の手法では、回路全体のタイミングを収束させるのに多
くの時間を要するが、本実施形態では、通過配線につい
て見積段階でタイミングの最適化を行っているためレイ
アウトデータの処理量が軽減し、設計時間が大幅に短縮
される。

【００５８】図１１（ａ），（ｂ）は、従来例（図１２
参照）のレイアウト全体の期間内訳と本実施形態による
レイアウト全体の期間内訳をＸ方向時間軸で比較した一
例を示す図である。同図（ａ）は従来例のレイアウト全
体の期間内訳を示し、同図（ｂ）は本実施形態によるレ
イアウト全体の期間内訳を示している。

【００５９】時間軸“０”の左側から従来例のレイアウ
ト全体の期間内訳と本実施形態によるレイアウト全体の
期間内訳を比較してみると、まず、従来例、本実施形態
共に概略フロアプラン工程では同じ時間である。次に、
下位階層レイアウト工程では、上位配線を見積もった本
実施形態の方の時間が長くなっている。しかしながら、
本実施形態おいて、下位階層タイミング検証工程から階
層タイミング検証工程で終了しているにもかかわらず、
従来例では、セル入れ替え追加工程から、また概略フロ
アプラン工程に戻り、同じ工程を繰り返している。これ
は、上述したように従来例では下位階層レイアウト工程
で上位配線を見積もっていないため、上位階層において
タイミング制約を満たせずに生じたフローである。

【００６０】従来例（図１２参照）では、回路規模が大
きくなるほど上位階層において配線が長くなる可能性が
あり、最悪の場合はタイミング制約を満たせず、レイア
ウトが終了してしまうことになるが、本実施形態では、
フローの繰り返しが少なくなるので処理時間の短縮を図
ることができる。また、下位階層を迂回していた上位階
層の配線も迂回せずに配線でき、チップサイズの増大を
防ぐことが可能になる。

【００６１】なお、下位階層レイアウト工程３１０でタ
イミングドリブンレイアウトを行うとして説明したが、
タイミングドリブンレイアウト機能を用いず通常のブロ
ックレイアウトを行っても同様の効果が得られる。

【００６２】また、上述した実施形態では、下位階層が
１つの場合の例を示しているが、下位階層の数に制限は
ない。さらに、上記実施形態では、リピータ挿入の例を
示しているが、リピータである必要はなく、インバー
タ、ＣＴＳ用のバッファ、回路ブロック、あるいは遅延
素子でも構わない。

【００６３】

【発明の効果】以上詳細に説明したように本発明によれ
ば、機能ブロック間配線の迂回を回避することができ、
且つ設計時間の短縮化、機能ブロックの単体再利用を可
能にすることが可能になる。

【図面の簡単な説明】

【図１】本発明の実施の一形態に係る半導体集積回路の
階層レイアウト方法の工程を示すフローチャートであ
る。

【図２】概略フロアプラン工程３０２後のチップ内の配
置を示すイメージ図である。

【図３】上位タイミング調整工程４０２で確保された通
過配線の配線領域を示すイメージ図である。

【図４】上位タイミング調整工程４０２で確保されたリ
ピータの挿入領域を示すイメージ図である。

【図５】禁止領域生成工程４０３で設けられた配線禁止
領域とセル禁止領域を示すイメージ図である。

【図６】セル配置工程４０４でセルの位置が行われたチ
ップ内のイメージ図である。

【図７】概略配線工程及び詳細配線工程後のチップ内の
イメージ図である。

【図８】禁止領域変更工程後のチップ内のイメージ図で
ある。

【図９】上位階層レイアウト工程後のチップ内のイメー
ジ図である。

【図１０】上位階層レイアウト工程後（リピータを配置
しなかった場合）のチップ内のイメージ図である。

【図１１】従来例のレイアウト全体の期間内訳と本実施
形態によるレイアウト全体の期間内訳を比較したグラフ
の一例を示す図である。

【図１２】従来の半導体集積回路の階層レイアウト方法
を示すフローチャートである。

【図１３】上位階層レイアウト工程後のブロック間配線
を示すイメージ図である。

【符号の説明】

３０２ 概略フロアプラン工程 ３１０ 下位階層レイアウト工程 ３１３ 下位階層タイミング検証工程 ３１６ 上位階層レイアウト工程 ３１７ 階層タイミング検証工程 ４０１ 上位配線見積工程 ４０２ 上位タイミング調整工程 ４０３ 禁止領域生成工程 ４０４ セル配置工程 ４０５ 概略配線工程 ４０６ 詳細配線工程 ４０７ 禁止領域変更工程 ５０１ チップの外枠 ５０２ Ｉ／Ｏセル ５０３ コーナーセル ５０４ ブロック間配線 ５０５，５０６ブロックピン ５０７、５０８、５０９ 機能ブロック

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｗ (72)発明者 吉谷 裕 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 Ｆターム(参考） 5B046 AA08 BA06 5F064 AA03 AA04 DD02 DD03 DD04 EE02 EE03 EE05 EE08 EE22 EE47 HH09 HH10 HH11 HH12

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数階層を有する半導体集積回路の回路
   情報とタイミング制約情報とに基づいて、下位階層に配
   置される複数の機能ブロックの配置位置を決定する工程
   と、前記各機能ブロックの配置位置に基づいて、前記各
   機能ブロック間を接続する配線に関するブロック間配線
   情報を含むレイアウト情報を生成する工程と、前記レイ
   アウト情報に基づいて下位階層のレイアウトを行う下位
   階層レイアウト工程と、前記下位階層レイアウト工程の
   レイアウト結果に基づいて前記各機能ブロック間を接続
   する配線を上位階層で実施する上位階層レイアウト工程
   とを有する半導体集積回路の階層レイアウト方法におい
   て、 前記下位階層レイアウト工程は、 前記ブロック間配線情報を参照して、前記各機能ブロッ
   ク間を接続する配線の中から前記機能ブロック上を通過
   する上位階層の配線について配線遅延時間に基づいた選
   定を行う上位配線見積工程と、 前記上位配線見積工程で選定した上位階層の配線に対し
   てタイミング制約を満たすようにタイミング調整を行う
   上位タイミング調整工程と、 前記タイミング調整後に前記配線が通過する下位階層内
   の領域を配線禁止領域として生成する禁止領域生成工程
   と、 前記配線禁止領域を除く前記下位階層内の領域でセルの
   配置及び配線を行うセル配置配線工程と、 前記禁止領域生成工程で生成した配線禁止領域の禁止状
   態を解除し、前記セル配置配線工程でセル配置及び配線
   を行った領域をレイアウト禁止領域に設定する禁止領域
   変更工程とを有することを特徴とする半導体集積回路の
   階層レイアウト方法。
2. 【請求項２】 複数階層を有する半導体集積回路の回路
   情報とタイミング制約情報とに基づいて、下位階層に配
   置される複数の機能ブロックの配置位置を決定する工程
   と、前記各機能ブロックの配置位置に基づいて、前記各
   機能ブロック間を接続する配線に関するブロック間配線
   情報を含むレイアウト情報を生成する工程と、前記レイ
   アウト情報に基づいて、下位階層の回路レイアウトを行
   う下位階層レイアウト工程と、前記下位階層レイアウト
   工程のレイアウト結果に基づいて前記各機能ブロック間
   を接続する配線を上位階層で実施する上位階層レイアウ
   ト工程とを有する半導体集積回路の階層レイアウト方法
   において、 前記下位階層レイアウト工程は、 前記ブロック間配線情報を参照して、前記各機能ブロッ
   ク間を接続する配線の中から前記機能ブロック上を通過
   する上位階層の配線について配線遅延時間に基づいた選
   定を行う上位配線見積工程と、 前記上位配線見積工程で選定した上位階層の配線に対し
   て、タイミング制約を満たすようにタイミング調整用セ
   ルの挿入を含むタイミング調整を行う上位タイミング調
   整工程と、 前記タイミング調整後に前記配線が通過する機能ブロッ
   ク内の領域を配線禁止領域として生成すると共に、前記
   タイミング調整用セルが挿入される該機能ブロック内の
   領域をセル配置禁止領域として生成する禁止領域生成工
   程と、 前記配線禁止領域及びセル配置禁止領域を除く前記下位
   階層内の領域でセルの配置及び配線を行うセル配置配線
   工程と、 前記禁止領域生成工程で生成した前記配線禁止領域及び
   前記セル配置禁止領域の禁止状態を解除し、前記セル配
   置配線工程でセル配置及び配線を行った領域をレイアウ
   ト禁止領域に設定する禁止領域変更工程とを有すること
   を特徴とする半導体集積回路の階層レイアウト方法。
3. 【請求項３】 前記上位配線見積工程で選定される前記
   上位階層の配線は、クリティカルパスであることを特徴
   とする請求項１または２記載の半導体集積回路の階層レ
   イアウト方法。
4. 【請求項４】 前記下位階層レイアウト工程のレイアウ
   ト結果が前記タイミング制約を満たしているか否かの検
   証を行う下位階層タイミング検証工程を実行し、前記タ
   イミング制約を満たせなかったパスがある場合は、該パ
   スについて駆動能力の最適化を実行することを特徴とす
   る請求項１乃至３記載の半導体集積回路の階層レイアウ
   ト方法。
5. 【請求項５】 前記各機能ブロック内及び前記各機能ブ
   ロック間についてタイミング制約を満たしているか否か
   の検証を行う総合タイミング検証工程を前記上位階層レ
   イアウト工程後に実行し、前記タイミング制約を満たせ
   なかったパスがある場合は、該パスについて駆動能力の
   最適化を実行することを特徴とする請求項４記載の半導
   体集積回路の階層レイアウト方法。