JP2003249097A - 半導体記憶装置 - Google Patents
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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- G11C2029/1204—Bit line control
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- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 データ読出専用およびデータ書込専用のデー
タバスをそれぞれ独立に設けた構成を有し、かつ短時間
でバーンイン試験を実行可能な半導体記憶装置を提供す
る。 【解決手段】 バーンイン試験時に、各読出選択ゲート
２０、各書込選択ゲート３０、書込制御回路４０、およ
びセンスアンプ回路５０は活性化され、リードデータバ
スプリチャージ・イコライズ回路７０およびグローバル
リードデータバスプリチャージ・イコライズ回路８０が
非活性化される。この結果、グローバルライトデータバ
ス対ＧＷＤＢＰ間に印加された電圧差は、ライトデータ
バス対ＬＷＤＢＰｋ、ビット線対ＢＬＰ、リードデータ
バス対ＬＲＤＢＰ、およびグローバルリードデータバス
対ＧＲＤＢＰの各々へ、モード切換を伴うことなく伝達
される。
タバスをそれぞれ独立に設けた構成を有し、かつ短時間
でバーンイン試験を実行可能な半導体記憶装置を提供す
る。 【解決手段】 バーンイン試験時に、各読出選択ゲート
２０、各書込選択ゲート３０、書込制御回路４０、およ
びセンスアンプ回路５０は活性化され、リードデータバ
スプリチャージ・イコライズ回路７０およびグローバル
リードデータバスプリチャージ・イコライズ回路８０が
非活性化される。この結果、グローバルライトデータバ
ス対ＧＷＤＢＰ間に印加された電圧差は、ライトデータ
バス対ＬＷＤＢＰｋ、ビット線対ＢＬＰ、リードデータ
バス対ＬＲＤＢＰ、およびグローバルリードデータバス
対ＧＲＤＢＰの各々へ、モード切換を伴うことなく伝達
される。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、データ書込およびデータ読出
専用のデータバス対をそれぞれ備える半導体記憶装置に
おける、電圧ストレスの印加による欠陥加速試験（以
下、「バーンイン試験」とも称する）に関する。
に関し、より特定的には、データ書込およびデータ読出
専用のデータバス対をそれぞれ備える半導体記憶装置に
おける、電圧ストレスの印加による欠陥加速試験（以
下、「バーンイン試験」とも称する）に関する。
【０００２】
【従来の技術】データ読出およびデータ書込動作を高速
化するために、相補なデータバスによって構成されるデ
ータバス対を、データ書込およびデータ読出にそれぞれ
に対応して独立に配置する構成が知られている。
化するために、相補なデータバスによって構成されるデ
ータバス対を、データ書込およびデータ読出にそれぞれ
に対応して独立に配置する構成が知られている。
【０００３】図５は、データ読出用のリードデータバス
対と、データ書込用のライトデータバス対とを独立に備
える従来の半導体記憶装置の構成を示す回路図である。
対と、データ書込用のライトデータバス対とを独立に備
える従来の半導体記憶装置の構成を示す回路図である。
【０００４】図５を参照して、従来の半導体記憶装置２
は、行列状に配置された複数のメモリセルＭＣを有する
少なくとも１個のメモリブロックＭＢを備える。各メモ
リブロックＭＢにおいて、メモリセル行にそれぞれ対応
して複数のワード線ＷＬが配置され、メモリセル列にそ
れぞれ対応して複数のビット線対ＢＬＰが配置される。
各ビット線対ＢＬＰは、相補のビット線ＢＩＴおよび／
ＢＩＴを有する。図５においては、第ｋ番目（ｋ：自然
数）のメモリブロックＭＢｋの構成が代表的に示され
る。メモリブロックＭＢｋにおいて、ｍ個（ｍ：自然
数）のメモリセル行にそれぞれ対応してワード線ＷＬｋ
１〜ＷＬｋｍが配置され、ｎ個（ｎ：自然数）のメモリ
セル列にそれぞれ対応して、ビット線対ＢＬＰｋ１〜Ｂ
ＬＰｋｎがそれぞれ配置される。たとえば、ビット線対
ＢＬＰｋ１は、相補のビット線ＢＩＴｋ１および／ＢＩ
Ｔｋ１によって構成され、ビット線対ＢＬＰｋｎは、相
補のビット線ＢＩＴｋｎおよび／ＢＩＴｋｎによって構
成される。
は、行列状に配置された複数のメモリセルＭＣを有する
少なくとも１個のメモリブロックＭＢを備える。各メモ
リブロックＭＢにおいて、メモリセル行にそれぞれ対応
して複数のワード線ＷＬが配置され、メモリセル列にそ
れぞれ対応して複数のビット線対ＢＬＰが配置される。
各ビット線対ＢＬＰは、相補のビット線ＢＩＴおよび／
ＢＩＴを有する。図５においては、第ｋ番目（ｋ：自然
数）のメモリブロックＭＢｋの構成が代表的に示され
る。メモリブロックＭＢｋにおいて、ｍ個（ｍ：自然
数）のメモリセル行にそれぞれ対応してワード線ＷＬｋ
１〜ＷＬｋｍが配置され、ｎ個（ｎ：自然数）のメモリ
セル列にそれぞれ対応して、ビット線対ＢＬＰｋ１〜Ｂ
ＬＰｋｎがそれぞれ配置される。たとえば、ビット線対
ＢＬＰｋ１は、相補のビット線ＢＩＴｋ１および／ＢＩ
Ｔｋ１によって構成され、ビット線対ＢＬＰｋｎは、相
補のビット線ＢＩＴｋｎおよび／ＢＩＴｋｎによって構
成される。
【０００５】半導体記憶装置２は、さらに、各メモリブ
ロックＭＢに対応して設けられるライトデータバス対Ｌ
ＷＤＢＰおよびリードデータバス対ＬＲＤＢＰと、複数
のメモリブロックＭＢに共通に設けられるグローバルラ
イトデータバス対ＧＷＤＢＰおよびグローバルリードデ
ータバス対ＧＲＤＢＰとを備える。図５においては、メ
モリブロックＭＢｋへのデータ読出およびデータ書込に
用いられるライトデータバス対ＬＷＤＢＰｋおよびリー
ドデータバス対ＬＲＤＢＰｋが代表的に示される。ライ
トデータバス対ＬＷＤＢＰｋは、相補のライトデータバ
ス対ＬＷＤＢｋおよび／ＬＷＤＢｋで構成され、リード
データバス対ＬＲＤＢＰｋは、相補のリードデータバス
ＬＲＤＢｋおよび／ＬＲＤＢｋで構成される。同様に、
グローバルライトデータバス対ＧＷＤＢＰは、相補のグ
ローバルライトデータバスＧＷＤＢおよび／ＧＷＤＢに
よって構成され、グローバルリードデータバス対ＧＲＤ
ＢＰは、相補のグローバルリードデータバスＧＲＤＢお
よび／ＧＲＤＢによって構成される。
ロックＭＢに対応して設けられるライトデータバス対Ｌ
ＷＤＢＰおよびリードデータバス対ＬＲＤＢＰと、複数
のメモリブロックＭＢに共通に設けられるグローバルラ
イトデータバス対ＧＷＤＢＰおよびグローバルリードデ
ータバス対ＧＲＤＢＰとを備える。図５においては、メ
モリブロックＭＢｋへのデータ読出およびデータ書込に
用いられるライトデータバス対ＬＷＤＢＰｋおよびリー
ドデータバス対ＬＲＤＢＰｋが代表的に示される。ライ
トデータバス対ＬＷＤＢＰｋは、相補のライトデータバ
ス対ＬＷＤＢｋおよび／ＬＷＤＢｋで構成され、リード
データバス対ＬＲＤＢＰｋは、相補のリードデータバス
ＬＲＤＢｋおよび／ＬＲＤＢｋで構成される。同様に、
グローバルライトデータバス対ＧＷＤＢＰは、相補のグ
ローバルライトデータバスＧＷＤＢおよび／ＧＷＤＢに
よって構成され、グローバルリードデータバス対ＧＲＤ
ＢＰは、相補のグローバルリードデータバスＧＲＤＢお
よび／ＧＲＤＢによって構成される。
【０００６】半導体記憶装置２は、さらに、複数のビッ
ト線プリチャージ・イコライズ回路１０と、複数の読出
選択ゲート２０と、複数の書込選択ゲート３０と、書込
制御回路４０と、センスアンプ回路５０と、リードデー
タバスドライブ回路６０と、リードデータバスプリチャ
ージ・イコライズ回路７０と、グローバルリードデータ
バスプリチャージ・イコライズ回路８０と、制御回路５
００，５１０とを備える。
ト線プリチャージ・イコライズ回路１０と、複数の読出
選択ゲート２０と、複数の書込選択ゲート３０と、書込
制御回路４０と、センスアンプ回路５０と、リードデー
タバスドライブ回路６０と、リードデータバスプリチャ
ージ・イコライズ回路７０と、グローバルリードデータ
バスプリチャージ・イコライズ回路８０と、制御回路５
００，５１０とを備える。
【０００７】ビット線プリチャージ・イコライズ回路１
０は、各メモリセル列に対応して設けられ、ブロック活
性化信号ＢＡＣＴｋに応答して活性化される。具体的に
は、各ビット線プリチャージ・イコライズ回路１０は、
対応するメモリブロックＭＢｋが選択されてブロック活
性化信号ＢＡＣＴｋが活性化（Ｈレベル）され、さらに
対応する列選択信号Ｙ１がさらに活性化（Ｈレベル）さ
れた場合に、対応するビット線対ＢＬＰを構成する相補
のビット線ＢＩＴおよび／ＢＩＴの各々を、ビット線プ
リチャージ電圧Ｖｂｐから切離す。その他の期間におい
ては、対応するビット線ＢＩＴｋ１および／ＢＩＴｋ１
の各々をビット線プリチャージ電圧Ｖｂｐと電気的に結
合して、プリチャージする。
０は、各メモリセル列に対応して設けられ、ブロック活
性化信号ＢＡＣＴｋに応答して活性化される。具体的に
は、各ビット線プリチャージ・イコライズ回路１０は、
対応するメモリブロックＭＢｋが選択されてブロック活
性化信号ＢＡＣＴｋが活性化（Ｈレベル）され、さらに
対応する列選択信号Ｙ１がさらに活性化（Ｈレベル）さ
れた場合に、対応するビット線対ＢＬＰを構成する相補
のビット線ＢＩＴおよび／ＢＩＴの各々を、ビット線プ
リチャージ電圧Ｖｂｐから切離す。その他の期間におい
ては、対応するビット線ＢＩＴｋ１および／ＢＩＴｋ１
の各々をビット線プリチャージ電圧Ｖｂｐと電気的に結
合して、プリチャージする。
【０００８】読出選択ゲート２０は、各メモリセル列に
対応して設けられ、ブロック読出活性化信号ＲＢＡＣＴ
ｋに応答して活性化される。読出選択ゲート２０は、活
性化時において、列選択信号Ｙ１〜Ｙｎのうちの対応す
る１つに応じて、対応するメモリセル列のビット線対Ｂ
ＬＰとリードデータバス対ＬＲＤＢＰｋとの間を接続す
る。各読出選択ゲート２０は、非活性化時においては、
対応する列選択信号にかかわらず、対応するメモリセル
列のビット線対ＢＬＰとリードデータバス対ＬＲＤＢＰ
ｋとの間を非接続とする。
対応して設けられ、ブロック読出活性化信号ＲＢＡＣＴ
ｋに応答して活性化される。読出選択ゲート２０は、活
性化時において、列選択信号Ｙ１〜Ｙｎのうちの対応す
る１つに応じて、対応するメモリセル列のビット線対Ｂ
ＬＰとリードデータバス対ＬＲＤＢＰｋとの間を接続す
る。各読出選択ゲート２０は、非活性化時においては、
対応する列選択信号にかかわらず、対応するメモリセル
列のビット線対ＢＬＰとリードデータバス対ＬＲＤＢＰ
ｋとの間を非接続とする。
【０００９】書込選択ゲート３０は、各メモリセル列に
対応して設けられ、ブロック書込活性化信号ＷＢＡＣＴ
ｋに応答して活性化される。書込選択ゲート３０は、活
性化時において、列選択信号Ｙ１〜Ｙｎのうちの対応す
る１つに応じて、対応するメモリセル列のビット線対Ｂ
ＬＰとライトデータバス対ＬＷＤＢＰｋとの間を接続す
る。各書込選択ゲート３０は、非活性化時においては、
対応する列選択信号にかかわらず、対応するメモリセル
列のビット線対ＢＬＰとライトデータバス対ＬＷＤＢＰ
ｋとの間を非接続とする。
対応して設けられ、ブロック書込活性化信号ＷＢＡＣＴ
ｋに応答して活性化される。書込選択ゲート３０は、活
性化時において、列選択信号Ｙ１〜Ｙｎのうちの対応す
る１つに応じて、対応するメモリセル列のビット線対Ｂ
ＬＰとライトデータバス対ＬＷＤＢＰｋとの間を接続す
る。各書込選択ゲート３０は、非活性化時においては、
対応する列選択信号にかかわらず、対応するメモリセル
列のビット線対ＢＬＰとライトデータバス対ＬＷＤＢＰ
ｋとの間を非接続とする。
【００１０】書込制御回路４０は、ブロック書込活性化
信号ＷＢＡＣＴｋに応答して活性化され、活性化時にお
いて、書込データを伝達するグローバルライトデータバ
スＧＷＤＢおよび／ＧＷＤＢの電圧に応じて、ライトデ
ータバスＬＷＤＢＰおよび／ＬＷＤＢＰの電圧を設定す
る。
信号ＷＢＡＣＴｋに応答して活性化され、活性化時にお
いて、書込データを伝達するグローバルライトデータバ
スＧＷＤＢおよび／ＧＷＤＢの電圧に応じて、ライトデ
ータバスＬＷＤＢＰおよび／ＬＷＤＢＰの電圧を設定す
る。
【００１１】センスアンプ回路５０は、ブロックセンス
イネーブル信号ＢＳＳＥｋに応答して活性化され、活性
化時において、リードデータバスＬＲＤＢｋおよび／Ｌ
ＲＤＢｋの間の電圧差を増幅する。
イネーブル信号ＢＳＳＥｋに応答して活性化され、活性
化時において、リードデータバスＬＲＤＢｋおよび／Ｌ
ＲＤＢｋの間の電圧差を増幅する。
【００１２】リードデータバスドライブ回路６０は、リ
ードデータバスＬＲＤＢｋおよび／ＬＲＤＢｋの間の電
圧差に応じた電圧差がグローバルリードデータバスＧＲ
ＤＢおよび／ＧＲＤＢの間に生じるように、グローバル
リードデータバスＧＲＤＢおよび／ＧＲＤＢの電圧を駆
動する。
ードデータバスＬＲＤＢｋおよび／ＬＲＤＢｋの間の電
圧差に応じた電圧差がグローバルリードデータバスＧＲ
ＤＢおよび／ＧＲＤＢの間に生じるように、グローバル
リードデータバスＧＲＤＢおよび／ＧＲＤＢの電圧を駆
動する。
【００１３】リードデータバスプリチャージ・イコライ
ズ回路７０は、リードデータバス対ＬＲＤＢＰｋに対応
して設けられ、ローカルプリチャージ信号／ＬＤＰＣＨ
ｋに応答して活性化される。リードデータバスプリチャ
ージ・イコライズ回路７０は、活性化時において、対応
するリードデータバスＬＲＤＢｋおよび／ＬＲＤＢｋの
各々をプリチャージ電圧（たとえば、電源電圧Ｖｃｃ）
に設定し、非活性化時において、対応するリードデータ
バスＬＲＤＢｋおよび／ＬＲＤＢｋの各々をプリチャー
ジ電圧から切離す。
ズ回路７０は、リードデータバス対ＬＲＤＢＰｋに対応
して設けられ、ローカルプリチャージ信号／ＬＤＰＣＨ
ｋに応答して活性化される。リードデータバスプリチャ
ージ・イコライズ回路７０は、活性化時において、対応
するリードデータバスＬＲＤＢｋおよび／ＬＲＤＢｋの
各々をプリチャージ電圧（たとえば、電源電圧Ｖｃｃ）
に設定し、非活性化時において、対応するリードデータ
バスＬＲＤＢｋおよび／ＬＲＤＢｋの各々をプリチャー
ジ電圧から切離す。
【００１４】図５においては、メモリブロックＭＢｋに
対応する、ビット線プリチャージ・イコライズ回路１
０、複数の読出選択ゲート２０、複数の書込選択ゲート
３０、書込制御回路４０、センスアンプ回路５０、リー
ドデータバスドライブ回路６０、およびリードデータバ
スプリチャージ・イコライズ回路７０が代表的に示され
るが、各メモリブロックにおいてもこれらの回路群は同
様に設けられる。
対応する、ビット線プリチャージ・イコライズ回路１
０、複数の読出選択ゲート２０、複数の書込選択ゲート
３０、書込制御回路４０、センスアンプ回路５０、リー
ドデータバスドライブ回路６０、およびリードデータバ
スプリチャージ・イコライズ回路７０が代表的に示され
るが、各メモリブロックにおいてもこれらの回路群は同
様に設けられる。
【００１５】グローバルリードデータバスプリチャージ
・イコライズ回路８０は、グローバルプリチャージ信号
／ＧＤＰＣＨに応答して活性化され、活性化時におい
て、グローバルリードデータバスＧＲＤＢおよび／ＧＲ
ＤＢの各々をプリチャージ電圧（たとえば、電源電圧Ｖ
ｃｃ）に設定し、非活性化時において、グローバルリー
ドデータバスＧＲＤＢおよび／ＧＲＤＢの各々をプリチ
ャージ電圧から切離す。
・イコライズ回路８０は、グローバルプリチャージ信号
／ＧＤＰＣＨに応答して活性化され、活性化時におい
て、グローバルリードデータバスＧＲＤＢおよび／ＧＲ
ＤＢの各々をプリチャージ電圧（たとえば、電源電圧Ｖ
ｃｃ）に設定し、非活性化時において、グローバルリー
ドデータバスＧＲＤＢおよび／ＧＲＤＢの各々をプリチ
ャージ電圧から切離す。
【００１６】次に、制御回路の構成について説明する。
なお、以下においては、２値的に設定される各信号線、
各信号および各データ等の高電圧状態（ハイレベル）お
よび低電圧状態（ローレベル）のそれぞれを、単に「Ｈ
レベル」および「Ｌレベル」とも称する。
なお、以下においては、２値的に設定される各信号線、
各信号および各データ等の高電圧状態（ハイレベル）お
よび低電圧状態（ローレベル）のそれぞれを、単に「Ｈ
レベル」および「Ｌレベル」とも称する。
【００１７】制御回路５００は、データ読出時に活性化
される、リード活性化信号ＲＡＣＴおよびセンスイネー
ブル信号ＳＥを生成する。制御回路５００は、内部クロ
ック信号ｉｎｔＣＬＫと、データ読出時にＨレベルに設
定されるリードサイクル信号ＲＥとのＮＡＮＤ論理演算
結果を出力する論理ゲート５０２と、論理ゲート５０２
の出力を反転するインバータ５０４と、インバータ５０
４の出力を遅延させる遅延回路５０６とを有する。イン
バータ５０４の出力は、リード活性化信号ＲＡＣＴとし
て制御回路５１０へ与えられる。遅延回路５０６の出力
は、センスイネーブル信号ＳＥとして制御回路５１０へ
与えられる。
される、リード活性化信号ＲＡＣＴおよびセンスイネー
ブル信号ＳＥを生成する。制御回路５００は、内部クロ
ック信号ｉｎｔＣＬＫと、データ読出時にＨレベルに設
定されるリードサイクル信号ＲＥとのＮＡＮＤ論理演算
結果を出力する論理ゲート５０２と、論理ゲート５０２
の出力を反転するインバータ５０４と、インバータ５０
４の出力を遅延させる遅延回路５０６とを有する。イン
バータ５０４の出力は、リード活性化信号ＲＡＣＴとし
て制御回路５１０へ与えられる。遅延回路５０６の出力
は、センスイネーブル信号ＳＥとして制御回路５１０へ
与えられる。
【００１８】制御回路５１０は、ビット線プリチャージ
・イコライズ回路１０、読出選択ゲート２０、書込選択
ゲート３０、書込制御回路４０、センスアンプ回路５
０、リードデータバスプリチャージ・イコライズ回路７
０、およびグローバルリードデータバスプリチャージ・
イコライズ回路８０の活性化を制御する。図５において
は、制御回路５１０について、メモリブロックＭＢｋに
対応するこれらの回路群の活性化を制御するための構成
が代表的に示される。
・イコライズ回路１０、読出選択ゲート２０、書込選択
ゲート３０、書込制御回路４０、センスアンプ回路５
０、リードデータバスプリチャージ・イコライズ回路７
０、およびグローバルリードデータバスプリチャージ・
イコライズ回路８０の活性化を制御する。図５において
は、制御回路５１０について、メモリブロックＭＢｋに
対応するこれらの回路群の活性化を制御するための構成
が代表的に示される。
【００１９】制御回路５１０は、メモリブロックＭＢｋ
が選択された場合にＨレベルに活性化されるブロック選
択信号Ｚｋおよびチップ活性化信号ＡＣＴのＮＡＮＤ論
理演算結果を出力する論理ゲート５１２と、論理ゲート
５１２の出力を反転してブロック活性化信号ＢＡＣＴｋ
を生成するインバータ５１４とを含む。制御回路５１０
は、さらに、ライト活性化信号ＷＡＣＴおよびブロック
選択信号ＺｋのＮＡＮＤ論理演算結果を出力する論理ゲ
ート５２２と、論理ゲート５２２の出力を反転してブロ
ック書込活性化信号ＷＢＡＣＴｋを出力するインバータ
５２４とを含む。
が選択された場合にＨレベルに活性化されるブロック選
択信号Ｚｋおよびチップ活性化信号ＡＣＴのＮＡＮＤ論
理演算結果を出力する論理ゲート５１２と、論理ゲート
５１２の出力を反転してブロック活性化信号ＢＡＣＴｋ
を生成するインバータ５１４とを含む。制御回路５１０
は、さらに、ライト活性化信号ＷＡＣＴおよびブロック
選択信号ＺｋのＮＡＮＤ論理演算結果を出力する論理ゲ
ート５２２と、論理ゲート５２２の出力を反転してブロ
ック書込活性化信号ＷＢＡＣＴｋを出力するインバータ
５２４とを含む。
【００２０】ブロック活性化信号ＢＡＣＴｋは、データ
書込時（ライトモード）およびデータ読出時（リードモ
ード）の各々において、対応するメモリブロックＭＢｋ
が選択された場合に、チップ活性化信号ＡＣＴに同期し
たタイミングで活性化される。ブロック書込活性化信号
ＷＢＡＣＴｋは、データ書込時（ライトモード）におい
て、対応するメモリブロックＭＢｋが選択されたとき
に、ライト活性化信号ＷＡＣＴに同期したタイミングで
活性化される。
書込時（ライトモード）およびデータ読出時（リードモ
ード）の各々において、対応するメモリブロックＭＢｋ
が選択された場合に、チップ活性化信号ＡＣＴに同期し
たタイミングで活性化される。ブロック書込活性化信号
ＷＢＡＣＴｋは、データ書込時（ライトモード）におい
て、対応するメモリブロックＭＢｋが選択されたとき
に、ライト活性化信号ＷＡＣＴに同期したタイミングで
活性化される。
【００２１】ブロック活性化信号ＢＡＣＴｋは、メモリ
ブロックＭＢｋに対応して設けられる複数のビット線プ
リチャージ・イコライズ回路１０の活性化信号としても
用いられる。具体的には、ビット線プリチャージ・イコ
ライズ回路１０は、対応するブロック活性化信号ＢＡＣ
Ｔｋの非活性時に活性化され、対応するブロック活性化
信号ＢＡＣＴｋの活性時に非活性化される。同様に、ブ
ロック書込活性化信号ＷＢＡＣＴｋは、メモリブロック
ＭＢｋに対応して設けられる複数の書込選択ゲート３０
および書込制御回路４０の活性化信号としても用いられ
る。書込選択ゲート３０および書込制御回路４０は、対
応するブロック書込活性化信号ＷＢＡＣＴｋの活性時お
よび非活性時において、それぞれ活性化および非活性化
される。
ブロックＭＢｋに対応して設けられる複数のビット線プ
リチャージ・イコライズ回路１０の活性化信号としても
用いられる。具体的には、ビット線プリチャージ・イコ
ライズ回路１０は、対応するブロック活性化信号ＢＡＣ
Ｔｋの非活性時に活性化され、対応するブロック活性化
信号ＢＡＣＴｋの活性時に非活性化される。同様に、ブ
ロック書込活性化信号ＷＢＡＣＴｋは、メモリブロック
ＭＢｋに対応して設けられる複数の書込選択ゲート３０
および書込制御回路４０の活性化信号としても用いられ
る。書込選択ゲート３０および書込制御回路４０は、対
応するブロック書込活性化信号ＷＢＡＣＴｋの活性時お
よび非活性時において、それぞれ活性化および非活性化
される。
【００２２】制御回路５１０は、さらに、制御回路５０
０からのセンスイネーブル信号ＳＥを反転するインバー
タ５３０と、インバータ５３０の出力の反転信号および
リード活性化信号ＲＡＣＴのＯＲ論理演算結果を出力す
るための論理ゲート５３２と、インバータ５３０の出力
をさらに反転するためのインバータ５３４と、インバー
タ５３４の出力、ブロック選択信号Ｚｋ、およびリード
活性化信号ＲＡＣＴのＮＡＮＤ論理演算結果を出力する
論理ゲート５３６とを含む。制御回路５１０は、さら
に、論理ゲート５３６の出力を反転するインバータ５３
８と、ブロック選択信号Ｚｋおよび論理ゲート５３２の
出力の間のＮＡＮＤ論理演算結果を出力する論理ゲート
５４０と、論理ゲート５４０の出力を反転するインバー
タ５４２と、ブロック選択信号Ｚｋおよびインバータ５
３４の出力の間のＮＡＮＤ論理演算結果を出力する論理
ゲート５４４と、論理ゲート５４４の出力を反転するイ
ンバータ５４６と、インバータ５３０の出力を反転する
インバータ５４８とを含む。
０からのセンスイネーブル信号ＳＥを反転するインバー
タ５３０と、インバータ５３０の出力の反転信号および
リード活性化信号ＲＡＣＴのＯＲ論理演算結果を出力す
るための論理ゲート５３２と、インバータ５３０の出力
をさらに反転するためのインバータ５３４と、インバー
タ５３４の出力、ブロック選択信号Ｚｋ、およびリード
活性化信号ＲＡＣＴのＮＡＮＤ論理演算結果を出力する
論理ゲート５３６とを含む。制御回路５１０は、さら
に、論理ゲート５３６の出力を反転するインバータ５３
８と、ブロック選択信号Ｚｋおよび論理ゲート５３２の
出力の間のＮＡＮＤ論理演算結果を出力する論理ゲート
５４０と、論理ゲート５４０の出力を反転するインバー
タ５４２と、ブロック選択信号Ｚｋおよびインバータ５
３４の出力の間のＮＡＮＤ論理演算結果を出力する論理
ゲート５４４と、論理ゲート５４４の出力を反転するイ
ンバータ５４６と、インバータ５３０の出力を反転する
インバータ５４８とを含む。
【００２３】インバータ５３８はブロック読出活性化信
号ＲＢＡＣＴｋを出力し、インバータ５４２はローカル
プリチャージ信号／ＬＤＰＣＨｋを生成し、インバータ
５４６はブロックセンスイネーブル信号ＢＳＳＥｋを出
力し、インバータ５４８はグローバルプリチャージ信号
／ＧＤＰＣＨを生成する。
号ＲＢＡＣＴｋを出力し、インバータ５４２はローカル
プリチャージ信号／ＬＤＰＣＨｋを生成し、インバータ
５４６はブロックセンスイネーブル信号ＢＳＳＥｋを出
力し、インバータ５４８はグローバルプリチャージ信号
／ＧＤＰＣＨを生成する。
【００２４】図６は、制御回路５００，５１０が生成す
る制御信号群のデータ書込時（ライトモード）における
設定を説明する動作波形図である。
る制御信号群のデータ書込時（ライトモード）における
設定を説明する動作波形図である。
【００２５】図６を参照して、半導体記憶装置２に対し
て外部から与えられる所定周波数のクロック信号ＣＬＫ
に同期して、内部クロック信号ｉｎｔＣＬＫが生成され
る。半導体記憶装置２の内部動作は、内部クロック信号
ｉｎｔＣＬＫに同期したチップ活性化信号ＡＣＴに同期
して実行される。モード制御信号／Ｗは、データ書込時
（ライトモード）においてＬレベルに設定され、データ
読出時（リードモード）においてＨレベルに設定され
る。リードサイクル信号ＲＥは、モード制御信号／Ｗと
同様に、リードモードのクロックサイクルにおいてＨレ
ベルに活性化され、それ以外の期間においてはＬレベル
に非活性化される。
て外部から与えられる所定周波数のクロック信号ＣＬＫ
に同期して、内部クロック信号ｉｎｔＣＬＫが生成され
る。半導体記憶装置２の内部動作は、内部クロック信号
ｉｎｔＣＬＫに同期したチップ活性化信号ＡＣＴに同期
して実行される。モード制御信号／Ｗは、データ書込時
（ライトモード）においてＬレベルに設定され、データ
読出時（リードモード）においてＨレベルに設定され
る。リードサイクル信号ＲＥは、モード制御信号／Ｗと
同様に、リードモードのクロックサイクルにおいてＨレ
ベルに活性化され、それ以外の期間においてはＬレベル
に非活性化される。
【００２６】アドレス信号ＡＤＤは、ロウアドレスおよ
びコラムアドレスを含み、クロック信号ＣＬＫの立上り
エッジに同期して入力される。図５においては、ロウア
ドレスが固定されたままで、コラムアドレスが連続的に
されるものとする。
びコラムアドレスを含み、クロック信号ＣＬＫの立上り
エッジに同期して入力される。図５においては、ロウア
ドレスが固定されたままで、コラムアドレスが連続的に
されるものとする。
【００２７】ロウアドレスに応じて選択されたワード線
（図５ではＷＬｋ１）は、内部クロック信号ｉｎｔＣＬ
Ｋに同期したタイミングでＨレベルへ活性化され、コラ
ムアドレスに応じて選択された列選択信号（図５ではＹ
１およびＹｎ）は、クロックサイクルＣ１およびＣ２に
おいて、それぞれＨレベルへ活性化される。
（図５ではＷＬｋ１）は、内部クロック信号ｉｎｔＣＬ
Ｋに同期したタイミングでＨレベルへ活性化され、コラ
ムアドレスに応じて選択された列選択信号（図５ではＹ
１およびＹｎ）は、クロックサイクルＣ１およびＣ２に
おいて、それぞれＨレベルへ活性化される。
【００２８】ライト活性化信号ＷＡＣＴは、データ書込
時（ライトモード）において内部クロック信号ｉｎｔＣ
ＬＫに同期したタイミングで活性化され、データ読出時
（リードモード）には、非活性状態（Ｌレベル）を維持
する。これに対して、リード活性化信号ＲＡＣＴは、デ
ータ読出時（リードモード）において内部クロック信号
ｉｎｔＣＬＫに同期したタイミングで活性化され、デー
タ書込時（ライトモード）には、非活性状態（Ｌレベ
ル）を維持する。
時（ライトモード）において内部クロック信号ｉｎｔＣ
ＬＫに同期したタイミングで活性化され、データ読出時
（リードモード）には、非活性状態（Ｌレベル）を維持
する。これに対して、リード活性化信号ＲＡＣＴは、デ
ータ読出時（リードモード）において内部クロック信号
ｉｎｔＣＬＫに同期したタイミングで活性化され、デー
タ書込時（ライトモード）には、非活性状態（Ｌレベ
ル）を維持する。
【００２９】センスイネーブル信号ＳＥは、データ書込
時（ライトモード）には、非活性状態（Ｌレベル）に固
定される。これに応じて、ブロックセンスイネーブル信
号ＢＳＳＥｋおよびブロック読出活性化信号ＲＢＡＣＴ
ｋは、非活性状態（Ｌレベル）に固定され、グローバル
プリチャージ信号／ＧＤＰＣＨは、活性状態（Ｌレベ
ル）に固定される。
時（ライトモード）には、非活性状態（Ｌレベル）に固
定される。これに応じて、ブロックセンスイネーブル信
号ＢＳＳＥｋおよびブロック読出活性化信号ＲＢＡＣＴ
ｋは、非活性状態（Ｌレベル）に固定され、グローバル
プリチャージ信号／ＧＤＰＣＨは、活性状態（Ｌレベ
ル）に固定される。
【００３０】ローカルプリチャージ信号／ＬＤＰＣＨｋ
は、センスイネーブル信号ＳＥの活性化期間（Ｈレベ
ル）において、対応するメモリブロックＭＢｋが選択さ
れているときにＨレベルに非活性化され、ライトモード
を含むその他の期間にはＬレベルに活性化される。
は、センスイネーブル信号ＳＥの活性化期間（Ｈレベ
ル）において、対応するメモリブロックＭＢｋが選択さ
れているときにＨレベルに非活性化され、ライトモード
を含むその他の期間にはＬレベルに活性化される。
【００３１】メモリブロックＭＢｋが選択されて、ブロ
ック選択信号ＺｋがＨレベルに活性化されるクロックサ
イクルにおいて、ブロック活性化信号ＢＡＣＴｋは、チ
ップ活性化信号ＡＣＴに同期したタイミングで活性化さ
れる。ライトモードにおいては、対応するブロック書込
活性化信号ＷＢＡＣＴｋも、チップ活性化信号ＡＣＴに
同期したタイミングで活性化される。一方、すでに説明
したように、選択されたメモリブロックＭＢｋにおいて
も、ライトモードにおいては、ブロック読出活性化信号
ＲＢＡＣＴｋおよびブロックセンスイネーブル信号ＢＳ
ＳＥｋはＬレベルに非活性化される。
ック選択信号ＺｋがＨレベルに活性化されるクロックサ
イクルにおいて、ブロック活性化信号ＢＡＣＴｋは、チ
ップ活性化信号ＡＣＴに同期したタイミングで活性化さ
れる。ライトモードにおいては、対応するブロック書込
活性化信号ＷＢＡＣＴｋも、チップ活性化信号ＡＣＴに
同期したタイミングで活性化される。一方、すでに説明
したように、選択されたメモリブロックＭＢｋにおいて
も、ライトモードにおいては、ブロック読出活性化信号
ＲＢＡＣＴｋおよびブロックセンスイネーブル信号ＢＳ
ＳＥｋはＬレベルに非活性化される。
【００３２】ブロック活性化信号ＢＡＣＴｋの非活性化
期間（Ｌレベル）において、ビット線プリチャージ・イ
コライズ回路１０は、メモリブロックＭＢｋに配置され
た各ビット線ＢＩＴおよび／ＢＩＴをビット線プリチャ
ージ電圧Ｖｂｐにプリチャージする。一方、ブロック活
性化信号ＢＡＣＴｋの活性化期間（Ｈレベル）におい
て、ビット線プリチャージ・イコライズ回路１０は、列
選択信号Ｙ１〜Ｙｎに応じて非活性化されて、対応する
ビット線ＢＩＴおよび／ＢＩＴの各々を、ビット線プリ
チャージ電圧Ｖｂｐから電気的に切離す。
期間（Ｌレベル）において、ビット線プリチャージ・イ
コライズ回路１０は、メモリブロックＭＢｋに配置され
た各ビット線ＢＩＴおよび／ＢＩＴをビット線プリチャ
ージ電圧Ｖｂｐにプリチャージする。一方、ブロック活
性化信号ＢＡＣＴｋの活性化期間（Ｈレベル）におい
て、ビット線プリチャージ・イコライズ回路１０は、列
選択信号Ｙ１〜Ｙｎに応じて非活性化されて、対応する
ビット線ＢＩＴおよび／ＢＩＴの各々を、ビット線プリ
チャージ電圧Ｖｂｐから電気的に切離す。
【００３３】また、データ書込時（ライトモード）にお
いては、各メモリブロックにおいて、複数の読出選択ゲ
ート２０の各々は非活性化されるので、各ビット線ＢＩ
Ｔおよび／ＢＩＴは、リードデータバスＬＲＤＢおよび
／ＬＲＤＢとは接続されない。また、センスアンプ回路
５０が非活性化されるとともに、リードデータバスプリ
チャージ・イコライズ回路７０およびグローバルリード
データバスプリチャージ・イコライズ回路８０が活性化
されるので、リードデータバスＬＲＤＢｋ，／ＬＲＤＢ
ｋおよびグローバルリードデータバスＧＲＤＢおよび／
ＧＲＤＢの各々は、電源電圧Ｖｃｃへプリチャージされ
る。さらに、相補のグローバルライトデータバスＧＷＤ
Ｂおよび／ＧＷＤＢは、書込データに応じて、Ｈレベル
（たとえば電源電圧Ｖｃｃ）およびＬレベル（たとえば
接地電圧Ｖｓｓ）の一方ずつに設定される。
いては、各メモリブロックにおいて、複数の読出選択ゲ
ート２０の各々は非活性化されるので、各ビット線ＢＩ
Ｔおよび／ＢＩＴは、リードデータバスＬＲＤＢおよび
／ＬＲＤＢとは接続されない。また、センスアンプ回路
５０が非活性化されるとともに、リードデータバスプリ
チャージ・イコライズ回路７０およびグローバルリード
データバスプリチャージ・イコライズ回路８０が活性化
されるので、リードデータバスＬＲＤＢｋ，／ＬＲＤＢ
ｋおよびグローバルリードデータバスＧＲＤＢおよび／
ＧＲＤＢの各々は、電源電圧Ｖｃｃへプリチャージされ
る。さらに、相補のグローバルライトデータバスＧＷＤ
Ｂおよび／ＧＷＤＢは、書込データに応じて、Ｈレベル
（たとえば電源電圧Ｖｃｃ）およびＬレベル（たとえば
接地電圧Ｖｓｓ）の一方ずつに設定される。
【００３４】データ書込時（ライトモード）において、
選択されたメモリブロック（たとえば、メモリブロック
ＭＢｋ）では、活性化された書込制御回路４０は、グロ
ーバルライトデータバスＧＷＤＢおよび／ＧＷＤＢの電
圧に応じて、対応する相補のライトデータバス（たとえ
ばＬＲＤＢｋおよび／ＬＲＤＢｋ）の電圧をＨレベルお
よびＬレベルの一方ずつへ設定する。また、各書込選択
ゲート３０が活性化されて、対応する列選択信号（Ｙ１
〜Ｙｎ）が活性化されたメモリセル列のビット線ＢＩＴ
および／ＢＩＴは、ライトデータバスＬＷＤＢｋおよび
／ＬＷＤＢｋとそれぞれ電気的に結合される。
選択されたメモリブロック（たとえば、メモリブロック
ＭＢｋ）では、活性化された書込制御回路４０は、グロ
ーバルライトデータバスＧＷＤＢおよび／ＧＷＤＢの電
圧に応じて、対応する相補のライトデータバス（たとえ
ばＬＲＤＢｋおよび／ＬＲＤＢｋ）の電圧をＨレベルお
よびＬレベルの一方ずつへ設定する。また、各書込選択
ゲート３０が活性化されて、対応する列選択信号（Ｙ１
〜Ｙｎ）が活性化されたメモリセル列のビット線ＢＩＴ
および／ＢＩＴは、ライトデータバスＬＷＤＢｋおよび
／ＬＷＤＢｋとそれぞれ電気的に結合される。
【００３５】したがって、書込制御回路４０によって、
選択されたメモリブロックのライトデータバスＬＷＤＢ
ｋおよび／ＬＷＤＢｋは、ＨレベルおよびＬレベルの一
方ずつへ設定される。さらに、ライトデータバスＬＷＤ
Ｂｋおよび／ＬＷＤＢｋの電圧は、書込選択ゲート３０
によって、選択されたメモリセル列の相補ビット線（た
とえば、クロックサイクルＣ１におけるＢＩＴｋ１およ
び／ＢＩＴｋ１）にそれぞれ伝達される。選択されたメ
モリセル列の相補ビット線の電圧は、対応するワード線
（たとえばＷＬｋ１）が活性化された選択メモリセルへ
さらに伝達される。
選択されたメモリブロックのライトデータバスＬＷＤＢ
ｋおよび／ＬＷＤＢｋは、ＨレベルおよびＬレベルの一
方ずつへ設定される。さらに、ライトデータバスＬＷＤ
Ｂｋおよび／ＬＷＤＢｋの電圧は、書込選択ゲート３０
によって、選択されたメモリセル列の相補ビット線（た
とえば、クロックサイクルＣ１におけるＢＩＴｋ１およ
び／ＢＩＴｋ１）にそれぞれ伝達される。選択されたメ
モリセル列の相補ビット線の電圧は、対応するワード線
（たとえばＷＬｋ１）が活性化された選択メモリセルへ
さらに伝達される。
【００３６】なお、図示しないが、リードモードにおい
ては、モード制御信号／ＷがＨレベルに活性化され、こ
れに対応してリードサイクル信号ＲＥがＨレベルに設定
される。これに応じて、ライト活性化信号ＷＡＣＴがＬ
レベルに固定される一方で、リード活性化信号ＲＡＣＴ
は、チップ活性化信号ＡＣＴに同期したタイミングで活
性化される。さらに、ローカルプリチャージ信号／ＬＤ
ＰＣＨおよびグローバルプリチャージ信号／ＧＤＰＣＨ
がＨレベルに非活性化され、ブロック書込活性化信号Ｗ
ＢＡＣＴｋもＬレベルに非活性化される。これに対し
て、ブロック読出活性化信号ＲＢＡＣＴｋは、チップ活
性化信号ＡＣＴに同期したタイミングで活性化される。
また、ブロックセンスイネーブル信号ＢＳＳＥｋは、メ
モリブロックＭＢｋの選択時においてＨレベルに設定さ
れる。
ては、モード制御信号／ＷがＨレベルに活性化され、こ
れに対応してリードサイクル信号ＲＥがＨレベルに設定
される。これに応じて、ライト活性化信号ＷＡＣＴがＬ
レベルに固定される一方で、リード活性化信号ＲＡＣＴ
は、チップ活性化信号ＡＣＴに同期したタイミングで活
性化される。さらに、ローカルプリチャージ信号／ＬＤ
ＰＣＨおよびグローバルプリチャージ信号／ＧＤＰＣＨ
がＨレベルに非活性化され、ブロック書込活性化信号Ｗ
ＢＡＣＴｋもＬレベルに非活性化される。これに対し
て、ブロック読出活性化信号ＲＢＡＣＴｋは、チップ活
性化信号ＡＣＴに同期したタイミングで活性化される。
また、ブロックセンスイネーブル信号ＢＳＳＥｋは、メ
モリブロックＭＢｋの選択時においてＨレベルに設定さ
れる。
【００３７】したがって、データ読出時（ライトモード
時）においては、対応するワード線が活性化されたメモ
リセル群が、対応する相補ビット線ＢＩＴ，／ＢＩＴと
接続されて、ビット線ＢＩＴおよび／ＢＩＴの間には、
選択されたメモリセルの記憶データに応じた極性の電圧
差が生じる。リードモードには、各読出選択ゲート２０
が活性化されるので、対応する列選択信号（Ｙ１〜Ｙ
ｎ）が活性化されたメモリセル列の相補ビット線ＢＩ
Ｔ，／ＢＩＴは、リードデータバスＬＲＤＢｋ，／ＬＲ
ＤＢｋとそれぞれ電気的に結合される。さらに、リード
データバスプリチャージ・イコライズ回路７０およびグ
ローバルリードデータバスプリチャージ・イコライズ回
路８０が非活性化されるとともに、センスアンプ回路５
０が活性化されるので、ビット線ＢＩＴ，／ＢＩＴ間に
生じた電圧差は、増幅されて、リードデータバスＬＲＤ
Ｂｋ，／ＬＲＤＢｋおよびグローバルリードデータバス
ＧＲＤＢおよび／ＧＲＤＢへと伝達される。この結果、
リードデータバスＬＲＤＢｋ，／ＬＲＤＢｋの各々、お
よびグローバルリードデータバスＧＲＤＢおよび／ＧＲ
ＤＢの各々は、読出データに応じて、Ｈレベル（たとえ
ば電源電圧Ｖｃｃ）およびＬレベル（たとえば接地電圧
Ｖｓｓ）の一方ずつに設定される。
時）においては、対応するワード線が活性化されたメモ
リセル群が、対応する相補ビット線ＢＩＴ，／ＢＩＴと
接続されて、ビット線ＢＩＴおよび／ＢＩＴの間には、
選択されたメモリセルの記憶データに応じた極性の電圧
差が生じる。リードモードには、各読出選択ゲート２０
が活性化されるので、対応する列選択信号（Ｙ１〜Ｙ
ｎ）が活性化されたメモリセル列の相補ビット線ＢＩ
Ｔ，／ＢＩＴは、リードデータバスＬＲＤＢｋ，／ＬＲ
ＤＢｋとそれぞれ電気的に結合される。さらに、リード
データバスプリチャージ・イコライズ回路７０およびグ
ローバルリードデータバスプリチャージ・イコライズ回
路８０が非活性化されるとともに、センスアンプ回路５
０が活性化されるので、ビット線ＢＩＴ，／ＢＩＴ間に
生じた電圧差は、増幅されて、リードデータバスＬＲＤ
Ｂｋ，／ＬＲＤＢｋおよびグローバルリードデータバス
ＧＲＤＢおよび／ＧＲＤＢへと伝達される。この結果、
リードデータバスＬＲＤＢｋ，／ＬＲＤＢｋの各々、お
よびグローバルリードデータバスＧＲＤＢおよび／ＧＲ
ＤＢの各々は、読出データに応じて、Ｈレベル（たとえ
ば電源電圧Ｖｃｃ）およびＬレベル（たとえば接地電圧
Ｖｓｓ）の一方ずつに設定される。
【００３８】このように、データ読出およびデータ書込
のそれぞれに対応してデータバス群を専用に設けること
により、データ読出用のデータバス群のプリチャージ
を、データ書込動作中に実行しておくことができる。こ
れにより、データ読出サイクルを短縮して、半導体記憶
装置全体の動作を高速化することが可能である。
のそれぞれに対応してデータバス群を専用に設けること
により、データ読出用のデータバス群のプリチャージ
を、データ書込動作中に実行しておくことができる。こ
れにより、データ読出サイクルを短縮して、半導体記憶
装置全体の動作を高速化することが可能である。
【００３９】
【発明が解決しようとする課題】一方、半導体記憶装置
においては、動作信頼性を確保するために、潜在的な初
期欠陥を加速してチップをスクリーニングする欠陥加速
試験（以下、「バーンイン試験」とも称する）を実行す
る必要がある。一般的に、バーンイン試験時には、製造
工程を完了したウェハ（チップ）に対して、高温、高電
圧（高電界）ストレスを印加して、このような潜在欠陥
を顕在化させる。半導体記憶装置の大容量化・大規模化
に応じて、このようなバーンイン試験を効率的に実行し
て、チップ１個当りの試験所要時間を低下させること
が、コスト削減の面から重要視されてきている。
においては、動作信頼性を確保するために、潜在的な初
期欠陥を加速してチップをスクリーニングする欠陥加速
試験（以下、「バーンイン試験」とも称する）を実行す
る必要がある。一般的に、バーンイン試験時には、製造
工程を完了したウェハ（チップ）に対して、高温、高電
圧（高電界）ストレスを印加して、このような潜在欠陥
を顕在化させる。半導体記憶装置の大容量化・大規模化
に応じて、このようなバーンイン試験を効率的に実行し
て、チップ１個当りの試験所要時間を低下させること
が、コスト削減の面から重要視されてきている。
【００４０】図５に示した従来の半導体記憶装置２の構
成においては、メモリセルＭＣの各々に均等なストレス
をかけるために、上記のライトモードに設定した上でバ
ーンイン試験を実行する必要がある。実際には、ライト
モードとした上で、列選択信号Ｙ１〜Ｙｎのうちの複数
を並列に活性化し、さらにワード線ＷＬのうちの複数本
を選択的に並列に活性化して、バーンイン試験が実行さ
れる。
成においては、メモリセルＭＣの各々に均等なストレス
をかけるために、上記のライトモードに設定した上でバ
ーンイン試験を実行する必要がある。実際には、ライト
モードとした上で、列選択信号Ｙ１〜Ｙｎのうちの複数
を並列に活性化し、さらにワード線ＷＬのうちの複数本
を選択的に並列に活性化して、バーンイン試験が実行さ
れる。
【００４１】しかしながら、ライトモードおよびリード
モードでの動作が、通常動作時とバーンイン試験時とで
共通である従来の構成では、データ読出系のデータバス
群、すなわちリードデータバス対ＬＲＤＢＰおよびグロ
ーバルリードデータバス対ＧＲＤＢＰに対しては、電圧
ストレスを印加することができなかった。したがって、
これらデータ読出系のデータバスについての初期欠陥を
顕在化させるためには、動作モードをライトモードから
リードモードに切換えた上で、再度バーンイン試験を実
行する必要があった。このため、１チップ当りに必要な
バーンイン試験の所要時間が長くなってしまうという問
題点が生じていた。
モードでの動作が、通常動作時とバーンイン試験時とで
共通である従来の構成では、データ読出系のデータバス
群、すなわちリードデータバス対ＬＲＤＢＰおよびグロ
ーバルリードデータバス対ＧＲＤＢＰに対しては、電圧
ストレスを印加することができなかった。したがって、
これらデータ読出系のデータバスについての初期欠陥を
顕在化させるためには、動作モードをライトモードから
リードモードに切換えた上で、再度バーンイン試験を実
行する必要があった。このため、１チップ当りに必要な
バーンイン試験の所要時間が長くなってしまうという問
題点が生じていた。
【００４２】この発明は、このような問題点を解決する
ためになされたものであって、データ読出およびデータ
書込のそれぞれに対応してデータバス群を専用に設けた
構成を有するとともに、効率的に短時間でバーンイン試
験を実行することが可能な半導体記憶装置の構成を提供
することである。
ためになされたものであって、データ読出およびデータ
書込のそれぞれに対応してデータバス群を専用に設けた
構成を有するとともに、効率的に短時間でバーンイン試
験を実行することが可能な半導体記憶装置の構成を提供
することである。
【００４３】
【課題を解決するための手段】この発明に従う半導体記
憶装置は、各々がデータを記憶する複数のメモリセル
と、メモリセル行にそれぞれ対応して設けられる複数の
ワード線と、メモリセル列にそれぞれ対応して設けら
れ、各々が相補な第１および第２のビット線から構成さ
れる複数のビット線対と、相補な第１および第２のライ
トデータバスから構成されるライトデータバス対と、活
性化時において、第１および第２のライトデータバス
を、書込データに応じて第１および第２の電圧の一方ず
つに設定するための書込制御回路と、メモリセル列にそ
れぞれ対応して設けられ、各々が、活性化時において列
選択結果に応じて、対応するメモリセル列の第１および
第２のビット線と第１および第２のライトデータバスと
を接続する複数の書込選択ゲートと、相補な第１および
第２のリードデータバスから構成されるリードデータバ
ス対と、メモリセル列にそれぞれ対応して設けられ、各
々が、活性化時において列選択結果に応じて、対応する
メモリセル列の第１および第２のビット線と第１および
第２のリードデータバスとを接続する複数の読出選択ゲ
ートと、活性化時に第１および第２のリードデータバス
間の電圧差を増幅するためのセンスアンプ回路と、活性
化時において、第１および第２のリードデータバスの各
々を所定電圧に設定するためのプリチャージ・イコライ
ズ回路と、書込制御回路、複数の書込選択ゲート、複数
の読出選択ゲート、センスアンプ回路、およびプリチャ
ージ・イコライズ回路の活性化を制御するための制御回
路とを備える。制御回路は、通常動作時とは異なるテス
ト時において、書込制御回路、複数の書込選択ゲート、
複数の読出選択ゲート、およびセンスアンプ回路のそれ
ぞれを活性化するとともに、プリチャージ・イコライズ
回路を非活性化する。
憶装置は、各々がデータを記憶する複数のメモリセル
と、メモリセル行にそれぞれ対応して設けられる複数の
ワード線と、メモリセル列にそれぞれ対応して設けら
れ、各々が相補な第１および第２のビット線から構成さ
れる複数のビット線対と、相補な第１および第２のライ
トデータバスから構成されるライトデータバス対と、活
性化時において、第１および第２のライトデータバス
を、書込データに応じて第１および第２の電圧の一方ず
つに設定するための書込制御回路と、メモリセル列にそ
れぞれ対応して設けられ、各々が、活性化時において列
選択結果に応じて、対応するメモリセル列の第１および
第２のビット線と第１および第２のライトデータバスと
を接続する複数の書込選択ゲートと、相補な第１および
第２のリードデータバスから構成されるリードデータバ
ス対と、メモリセル列にそれぞれ対応して設けられ、各
々が、活性化時において列選択結果に応じて、対応する
メモリセル列の第１および第２のビット線と第１および
第２のリードデータバスとを接続する複数の読出選択ゲ
ートと、活性化時に第１および第２のリードデータバス
間の電圧差を増幅するためのセンスアンプ回路と、活性
化時において、第１および第２のリードデータバスの各
々を所定電圧に設定するためのプリチャージ・イコライ
ズ回路と、書込制御回路、複数の書込選択ゲート、複数
の読出選択ゲート、センスアンプ回路、およびプリチャ
ージ・イコライズ回路の活性化を制御するための制御回
路とを備える。制御回路は、通常動作時とは異なるテス
ト時において、書込制御回路、複数の書込選択ゲート、
複数の読出選択ゲート、およびセンスアンプ回路のそれ
ぞれを活性化するとともに、プリチャージ・イコライズ
回路を非活性化する。
【００４４】好ましくは、制御回路は、通常動作時のラ
イトモードにおいて、書込制御回路、複数の書込選択ゲ
ート、およびプリチャージ・イコライズ回路のそれぞれ
を活性化するとともに、複数の読出選択ゲートおよびセ
ンスアンプ回路のそれぞれを非活性化し、通常動作時の
リードモードにおいて、複数の読出選択ゲートおよびセ
ンスアンプ回路のそれぞれを活性化するとともに、書込
制御回路、複数の書込選択ゲート、およびプリチャージ
・イコライズ回路のそれぞれを非活性化する。
イトモードにおいて、書込制御回路、複数の書込選択ゲ
ート、およびプリチャージ・イコライズ回路のそれぞれ
を活性化するとともに、複数の読出選択ゲートおよびセ
ンスアンプ回路のそれぞれを非活性化し、通常動作時の
リードモードにおいて、複数の読出選択ゲートおよびセ
ンスアンプ回路のそれぞれを活性化するとともに、書込
制御回路、複数の書込選択ゲート、およびプリチャージ
・イコライズ回路のそれぞれを非活性化する。
【００４５】また好ましくは、複数のメモリセルは、複
数のメモリブロックに分割される。複数のワード線、複
数のビット線対、複数の書込選択ゲート、複数の読出選
択ゲート、ライトデータバス対、リードデータバス対、
書込制御回路、センスアンプ回路、およびプリチャージ
・イコライズ回路は、各メモリブロックごとに独立に設
けられる。半導体記憶装置は、複数のメモリブロックに
共通に設けられ、書込データを伝達するための相補な第
１および第２のグローバルライトデータバスから構成さ
れるグローバルライトデータバス対と、複数のメモリブ
ロックに共通に設けられ、相補な第１および第２のグロ
ーバルリードデータバスから構成されるグローバルリー
ドデータバス対と、制御回路によって活性化を制御さ
れ、活性化時において、第１および第２のグローバルリ
ードデータバスの各々を所定電圧に設定するためのグロ
ーバルプリチャージ・イコライズ回路と、グローバルプ
リチャージ・イコライズ回路の非活性時において、少な
くとも１つのセンスアンプ回路によって増幅された第１
および第２のリードデータバス間の電圧差に応じて、第
１および第２のグローバルリードデータバス間の電圧差
を増幅するリードドライバとをさらに備える。書込制御
回路は、活性化時において、第１および第２のグローバ
ルライトデータバスの電圧に応じて、第１および第２の
ライトデータバスの電圧を設定する。制御回路は、テス
ト時において、グローバルプリチャージ・イコライズ回
路を非活性化するとともに、複数のメモリブロックのう
ちの選択された少なくとも１つのメモリブロックにおい
て、書込制御回路、複数の書込選択ゲート、複数の読出
選択ゲート、およびセンスアンプ回路のそれぞれを活性
化するとともに、プリチャージ・イコライズ回路を非活
性化する。
数のメモリブロックに分割される。複数のワード線、複
数のビット線対、複数の書込選択ゲート、複数の読出選
択ゲート、ライトデータバス対、リードデータバス対、
書込制御回路、センスアンプ回路、およびプリチャージ
・イコライズ回路は、各メモリブロックごとに独立に設
けられる。半導体記憶装置は、複数のメモリブロックに
共通に設けられ、書込データを伝達するための相補な第
１および第２のグローバルライトデータバスから構成さ
れるグローバルライトデータバス対と、複数のメモリブ
ロックに共通に設けられ、相補な第１および第２のグロ
ーバルリードデータバスから構成されるグローバルリー
ドデータバス対と、制御回路によって活性化を制御さ
れ、活性化時において、第１および第２のグローバルリ
ードデータバスの各々を所定電圧に設定するためのグロ
ーバルプリチャージ・イコライズ回路と、グローバルプ
リチャージ・イコライズ回路の非活性時において、少な
くとも１つのセンスアンプ回路によって増幅された第１
および第２のリードデータバス間の電圧差に応じて、第
１および第２のグローバルリードデータバス間の電圧差
を増幅するリードドライバとをさらに備える。書込制御
回路は、活性化時において、第１および第２のグローバ
ルライトデータバスの電圧に応じて、第１および第２の
ライトデータバスの電圧を設定する。制御回路は、テス
ト時において、グローバルプリチャージ・イコライズ回
路を非活性化するとともに、複数のメモリブロックのう
ちの選択された少なくとも１つのメモリブロックにおい
て、書込制御回路、複数の書込選択ゲート、複数の読出
選択ゲート、およびセンスアンプ回路のそれぞれを活性
化するとともに、プリチャージ・イコライズ回路を非活
性化する。
【００４６】さらに好ましくは、制御回路は、テスト時
において、グローバルプリチャージ・イコライズ回路を
非活性化するとともに、各メモリブロックにおいて、書
込制御回路、複数の書込選択ゲート、複数の読出選択ゲ
ート、およびセンスアンプ回路のそれぞれを活性化する
とともに、プリチャージ・イコライズ回路を非活性化す
る。
において、グローバルプリチャージ・イコライズ回路を
非活性化するとともに、各メモリブロックにおいて、書
込制御回路、複数の書込選択ゲート、複数の読出選択ゲ
ート、およびセンスアンプ回路のそれぞれを活性化する
とともに、プリチャージ・イコライズ回路を非活性化す
る。
【００４７】また、さらに好ましくは、制御回路は、通
常動作時のライトモードにおいて、グローバルプリチャ
ージ・イコライズ回路を活性化し、さらに、選択された
１つのメモリブロックにおいて、書込制御回路、複数の
書込選択ゲート、およびプリチャージ・イコライズ回路
のそれぞれを活性化するとともに、複数の読出選択ゲー
トおよびセンスアンプ回路のそれぞれを非活性化し、通
常動作時のリードモードにおいて、グローバルプリチャ
ージ・イコライズ回路を非活性化し、さらに、選択され
た１つのメモリブロックにおいて、複数の読出選択ゲー
トおよびセンスアンプ回路のそれぞれを活性化するとと
もに、書込制御回路、複数の書込選択ゲート、およびプ
リチャージ・イコライズ回路のそれぞれを非活性化す
る。
常動作時のライトモードにおいて、グローバルプリチャ
ージ・イコライズ回路を活性化し、さらに、選択された
１つのメモリブロックにおいて、書込制御回路、複数の
書込選択ゲート、およびプリチャージ・イコライズ回路
のそれぞれを活性化するとともに、複数の読出選択ゲー
トおよびセンスアンプ回路のそれぞれを非活性化し、通
常動作時のリードモードにおいて、グローバルプリチャ
ージ・イコライズ回路を非活性化し、さらに、選択され
た１つのメモリブロックにおいて、複数の読出選択ゲー
トおよびセンスアンプ回路のそれぞれを活性化するとと
もに、書込制御回路、複数の書込選択ゲート、およびプ
リチャージ・イコライズ回路のそれぞれを非活性化す
る。
【００４８】好ましくは、テストは、電圧ストレスの印
加によって潜在欠陥を顕在化するためのバーンイン試験
に相当し、テストにおいて、メモリセル行およびメモリ
セル列のうちの少なくとも一方は、複数個ずつ同時に選
択される。
加によって潜在欠陥を顕在化するためのバーンイン試験
に相当し、テストにおいて、メモリセル行およびメモリ
セル列のうちの少なくとも一方は、複数個ずつ同時に選
択される。
【００４９】
【発明の実施の形態】以下においては、本発明の実施の
形態について図面を参照して詳細に説明する。なお、図
中における同一符号は同一または相当部分を示す。
形態について図面を参照して詳細に説明する。なお、図
中における同一符号は同一または相当部分を示す。
【００５０】図１は、本発明の実施の形態に従う半導体
記憶装置１の全体構成を示す回路図である。
記憶装置１の全体構成を示す回路図である。
【００５１】図１を参照して、実施の形態１に従う半導
体記憶装置１は、図５に示した半導体記憶装置２と比較
して、制御回路５１０に代えて制御回路１１０を備える
点と、新たにバーンイン信号発生回路（以下、「ＢＩ信
号発生回路」とも称する）を備える点とが異なる。半導
体記憶装置１は、その他の部分については半導体記憶装
置２と同様に、各々が行列状に配置された複数のメモリ
セルＭＣを有する少なくとも１個のメモリブロックＭＢ
と、メモリブロックごとに設けられた、複数のビット線
プリチャージ・イコライズ回路１０、複数の読出選択ゲ
ート２０、複数の書込選択ゲート３０、書込制御回路４
０、センスアンプ回路５０、リードデータバスドライブ
回路６０、およびリードデータバスプリチャージ・イコ
ライズ回路７０、メモリブロック間で共通に設けられる
グローバルリードデータバスプリチャージ・イコライズ
回路８０とを備える。
体記憶装置１は、図５に示した半導体記憶装置２と比較
して、制御回路５１０に代えて制御回路１１０を備える
点と、新たにバーンイン信号発生回路（以下、「ＢＩ信
号発生回路」とも称する）を備える点とが異なる。半導
体記憶装置１は、その他の部分については半導体記憶装
置２と同様に、各々が行列状に配置された複数のメモリ
セルＭＣを有する少なくとも１個のメモリブロックＭＢ
と、メモリブロックごとに設けられた、複数のビット線
プリチャージ・イコライズ回路１０、複数の読出選択ゲ
ート２０、複数の書込選択ゲート３０、書込制御回路４
０、センスアンプ回路５０、リードデータバスドライブ
回路６０、およびリードデータバスプリチャージ・イコ
ライズ回路７０、メモリブロック間で共通に設けられる
グローバルリードデータバスプリチャージ・イコライズ
回路８０とを備える。
【００５２】ビット線プリチャージ・イコライズ回路１
０、読出選択ゲート２０、書込選択ゲート３０、書込制
御回路４０、センスアンプ回路５０、リードデータバス
ドライブ回路６０、リードデータバスプリチャージ・イ
コライズ回路７０、およびグローバルリードデータバス
プリチャージ・イコライズ回路８０の動作は、図５に示
した半導体記憶装置２と同様であるが、以下においては
それぞれの回路の具体的な構成例についても説明する。
０、読出選択ゲート２０、書込選択ゲート３０、書込制
御回路４０、センスアンプ回路５０、リードデータバス
ドライブ回路６０、リードデータバスプリチャージ・イ
コライズ回路７０、およびグローバルリードデータバス
プリチャージ・イコライズ回路８０の動作は、図５に示
した半導体記憶装置２と同様であるが、以下においては
それぞれの回路の具体的な構成例についても説明する。
【００５３】データを記憶する各メモリセルＭＣとし
て、代表的にはＳＲＡＭ（Static Random Access Memor
y）メモリセルが配置されるが、本願発明の適用におい
て、メモリセルの構成および種類は特に限定されない。
ワード線ＷＬは、メモリブロックＭＢごとに独立に、メ
モリセル行にそれぞれ対応して設けられ、相補のビット
線ＢＩＴおよび／ＢＩＴから構成されるビット線対ＢＬ
Ｐは、メモリブロックＭＢごとに独立に、メモリセル列
にそれぞれ対応して設けられる。図１においても、図５
と同様に、第ｋ番目のメモリブロックＭＢｋの第１，第
ｍ番目のメモリセル行と、第１，第ｎ番目のメモリセル
列とに対応する構成が代表的に示される。
て、代表的にはＳＲＡＭ（Static Random Access Memor
y）メモリセルが配置されるが、本願発明の適用におい
て、メモリセルの構成および種類は特に限定されない。
ワード線ＷＬは、メモリブロックＭＢごとに独立に、メ
モリセル行にそれぞれ対応して設けられ、相補のビット
線ＢＩＴおよび／ＢＩＴから構成されるビット線対ＢＬ
Ｐは、メモリブロックＭＢごとに独立に、メモリセル列
にそれぞれ対応して設けられる。図１においても、図５
と同様に、第ｋ番目のメモリブロックＭＢｋの第１，第
ｍ番目のメモリセル行と、第１，第ｎ番目のメモリセル
列とに対応する構成が代表的に示される。
【００５４】ビット線プリチャージ・イコライズ回路１
０は、メモリブロックＭＢごとに、メモリセル列にそれ
ぞれ対応して設けられる。たとえば、メモリブロックＭ
Ｂｋの第１番目のメモリセル列に対応するビット線プリ
チャージ・イコライズ回路１０は、対応するビット線Ｂ
ＩＴｋ１および／ＢＩＴｋ１とビット線プリチャージ電
圧Ｖｂｐとの間にそれぞれ電気的に結合されるＰチャネ
ルＭＯＳトランジスタ１１および１２と、対応するビッ
ト線ＢＩＴｋ１および／ＢＩＴｋ１の間に電気的に結合
されるＰチャネルＭＯＳトランジスタ１３と、対応する
列選択信号Ｙ１および対応するブロック活性化信号ＢＡ
ＣＴｋ間のＮＡＮＤ論理演算結果を出力する論理ゲート
１４と、論理ゲート１４の出力を反転してトランジスタ
１１〜１３の各ゲートに与えるインバータ１６とを有す
る。
０は、メモリブロックＭＢごとに、メモリセル列にそれ
ぞれ対応して設けられる。たとえば、メモリブロックＭ
Ｂｋの第１番目のメモリセル列に対応するビット線プリ
チャージ・イコライズ回路１０は、対応するビット線Ｂ
ＩＴｋ１および／ＢＩＴｋ１とビット線プリチャージ電
圧Ｖｂｐとの間にそれぞれ電気的に結合されるＰチャネ
ルＭＯＳトランジスタ１１および１２と、対応するビッ
ト線ＢＩＴｋ１および／ＢＩＴｋ１の間に電気的に結合
されるＰチャネルＭＯＳトランジスタ１３と、対応する
列選択信号Ｙ１および対応するブロック活性化信号ＢＡ
ＣＴｋ間のＮＡＮＤ論理演算結果を出力する論理ゲート
１４と、論理ゲート１４の出力を反転してトランジスタ
１１〜１３の各ゲートに与えるインバータ１６とを有す
る。
【００５５】当該ビット線プリチャージ・イコライズ回
路１０は、対応するメモリブロックＭＢｋが選択されて
ブロック活性化信号ＢＡＣＴｋが活性化（Ｈレベル）さ
れ、かつ対応する列選択信号Ｙ１が活性化（Ｈレベル）
された場合に、対応するビット線ＢＩＴｋ１および／Ｂ
ＩＴｋ１の各々をビット線プリチャージ電圧から切離
し、その他の期間においては、対応するビット線ＢＩＴ
ｋ１および／ＢＩＴｋ１の各々をビット線プリチャージ
電圧Ｖｂｐと電気的に結合して、プリチャージする。そ
の他のメモリセル列に対しても、同様の構成のビット線
プリチャージ・イコライズ回路１０が同様に配置され
る。
路１０は、対応するメモリブロックＭＢｋが選択されて
ブロック活性化信号ＢＡＣＴｋが活性化（Ｈレベル）さ
れ、かつ対応する列選択信号Ｙ１が活性化（Ｈレベル）
された場合に、対応するビット線ＢＩＴｋ１および／Ｂ
ＩＴｋ１の各々をビット線プリチャージ電圧から切離
し、その他の期間においては、対応するビット線ＢＩＴ
ｋ１および／ＢＩＴｋ１の各々をビット線プリチャージ
電圧Ｖｂｐと電気的に結合して、プリチャージする。そ
の他のメモリセル列に対しても、同様の構成のビット線
プリチャージ・イコライズ回路１０が同様に配置され
る。
【００５６】読出選択ゲート２０は、メモリブロックＭ
Ｂごとに、メモリセル列にそれぞれ対応して設けられ
る。同様に、メモリブロックＭＢｋの第１番目のメモリ
セル列に対応して設けられる読出選択ゲートの構成につ
いて代表的に説明する。
Ｂごとに、メモリセル列にそれぞれ対応して設けられ
る。同様に、メモリブロックＭＢｋの第１番目のメモリ
セル列に対応して設けられる読出選択ゲートの構成につ
いて代表的に説明する。
【００５７】読出選択ゲート２０は、対応するビット線
ＢＩＴｋ１およびリードデータバスＬＲＤＢｋの間に電
気的に結合されるＰチャネルＭＯＳトランジスタ２１
と、対応するビット線／ＢＩＴｋ１およびリードデータ
バス／ＬＲＤＢｋの間に電気的に結合されるＰチャネル
ＭＯＳトランジスタ２２と、ブロック読出活性化信号Ｒ
ＢＡＣＴｋおよび対応する列選択信号Ｙ１のＮＡＮＤ論
理演算結果を出力する論理ゲート２４とを有する。論理
ゲート２４の出力は、トランジスタ２１および２２の各
ゲートへ与えられる。
ＢＩＴｋ１およびリードデータバスＬＲＤＢｋの間に電
気的に結合されるＰチャネルＭＯＳトランジスタ２１
と、対応するビット線／ＢＩＴｋ１およびリードデータ
バス／ＬＲＤＢｋの間に電気的に結合されるＰチャネル
ＭＯＳトランジスタ２２と、ブロック読出活性化信号Ｒ
ＢＡＣＴｋおよび対応する列選択信号Ｙ１のＮＡＮＤ論
理演算結果を出力する論理ゲート２４とを有する。論理
ゲート２４の出力は、トランジスタ２１および２２の各
ゲートへ与えられる。
【００５８】したがって、読出選択ゲート２０は、対応
するメモリブロックＭＢｋが選択されてブロック読出活
性化信号ＲＢＡＣＴｋが活性化（Ｈレベル）された場合
に活性化されて、対応する列選択信号Ｙ１がさらに活性
化（Ｈレベル）されたときに、リードデータバスＬＲＤ
Ｂｋ，／ＬＲＤＢｋと、ビット線ＢＩＴｋ１，／ＢＩＴ
ｋ１との間を電気的にそれぞれ結合する。対応するブロ
ック読出活性化信号ＲＢＡＣＴｋが非活性化（Ｌレベ
ル）された、すなわち非活性化された読出選択ゲート２
０は、対応する列選択信号Ｙ１にかかわらず、リードデ
ータバスＬＲＤＢｋ，／ＬＲＤＢｋと、ビット線ＢＩＴ
ｋ１，／ＢＩＴｋ１との間を非接続とする。その他のメ
モリセル列に対しても、同様の構成の読出選択ゲートが
同様に配置される。
するメモリブロックＭＢｋが選択されてブロック読出活
性化信号ＲＢＡＣＴｋが活性化（Ｈレベル）された場合
に活性化されて、対応する列選択信号Ｙ１がさらに活性
化（Ｈレベル）されたときに、リードデータバスＬＲＤ
Ｂｋ，／ＬＲＤＢｋと、ビット線ＢＩＴｋ１，／ＢＩＴ
ｋ１との間を電気的にそれぞれ結合する。対応するブロ
ック読出活性化信号ＲＢＡＣＴｋが非活性化（Ｌレベ
ル）された、すなわち非活性化された読出選択ゲート２
０は、対応する列選択信号Ｙ１にかかわらず、リードデ
ータバスＬＲＤＢｋ，／ＬＲＤＢｋと、ビット線ＢＩＴ
ｋ１，／ＢＩＴｋ１との間を非接続とする。その他のメ
モリセル列に対しても、同様の構成の読出選択ゲートが
同様に配置される。
【００５９】書込選択ゲート３０は、メモリブロックＭ
Ｂごとに、メモリセル列にそれぞれ対応して設けられ
る。同様に、メモリブロックＭＢｋの第１番目のメモリ
セル列に対応して設けられる書込選択ゲートの構成につ
いて代表的に説明する。
Ｂごとに、メモリセル列にそれぞれ対応して設けられ
る。同様に、メモリブロックＭＢｋの第１番目のメモリ
セル列に対応して設けられる書込選択ゲートの構成につ
いて代表的に説明する。
【００６０】書込選択ゲート３０は、対応するビット線
ＢＩＴｋ１およびライトデータバスＬＷＤＢｋの間に接
続されるトランスファゲート３１と、対応するビット線
／ＢＩＴｋ１およびライトデータバス／ＬＷＤＢｋの間
に接続されるトランスファゲート３２と、ブロック書込
活性化信号ＷＢＡＣＴｋおよび対応する列選択信号Ｙ１
のＮＡＮＤ論理演算結果を出力する論理ゲート３４と、
論理ゲート３４の出力を反転してトランスファゲート３
１および３２の各々へ与えるインバータ３６とを有す
る。
ＢＩＴｋ１およびライトデータバスＬＷＤＢｋの間に接
続されるトランスファゲート３１と、対応するビット線
／ＢＩＴｋ１およびライトデータバス／ＬＷＤＢｋの間
に接続されるトランスファゲート３２と、ブロック書込
活性化信号ＷＢＡＣＴｋおよび対応する列選択信号Ｙ１
のＮＡＮＤ論理演算結果を出力する論理ゲート３４と、
論理ゲート３４の出力を反転してトランスファゲート３
１および３２の各々へ与えるインバータ３６とを有す
る。
【００６１】したがって、書込選択ゲート３０は、対応
するメモリブロックＭＢｋが選択されてブロック書込活
性化信号ＷＢＡＣＴｋが活性化（Ｈレベル）された場合
に活性化されて、対応する列選択信号Ｙ１がさらに活性
化（Ｈレベル）されたときに、ライトデータバスＬＷＤ
Ｂｋ，／ＬＷＤＢｋと、ビット線ＢＩＴｋ１，／ＢＩＴ
ｋ１との間を電気的にそれぞれ結合する。対応するブロ
ック書込活性化信号ＷＢＡＣＴｋが非活性化（Ｌレベ
ル）された、すなわち非活性化された書込選択ゲート３
０は、対応する列選択信号Ｙ１にかかわらず、ライトデ
ータバスＬＷＤＢｋ，／ＬＷＤＢｋと、ビット線ＢＩＴ
ｋ１，／ＢＩＴｋ１との間を非接続とする。その他のメ
モリセル列に対しても、同様の構成の書込選択ゲートが
同様に配置される。
するメモリブロックＭＢｋが選択されてブロック書込活
性化信号ＷＢＡＣＴｋが活性化（Ｈレベル）された場合
に活性化されて、対応する列選択信号Ｙ１がさらに活性
化（Ｈレベル）されたときに、ライトデータバスＬＷＤ
Ｂｋ，／ＬＷＤＢｋと、ビット線ＢＩＴｋ１，／ＢＩＴ
ｋ１との間を電気的にそれぞれ結合する。対応するブロ
ック書込活性化信号ＷＢＡＣＴｋが非活性化（Ｌレベ
ル）された、すなわち非活性化された書込選択ゲート３
０は、対応する列選択信号Ｙ１にかかわらず、ライトデ
ータバスＬＷＤＢｋ，／ＬＷＤＢｋと、ビット線ＢＩＴ
ｋ１，／ＢＩＴｋ１との間を非接続とする。その他のメ
モリセル列に対しても、同様の構成の書込選択ゲートが
同様に配置される。
【００６２】書込制御回路４０は、グローバルライトデ
ータバスＧＷＤＢおよび対応するブロック書込活性化信
号ＷＢＡＣＴｋの電圧レベル間のＮＡＮＤ論理演算結果
に応じて、ライトデータバス／ＬＷＤＢｋの電圧を、Ｈ
レベル（電源電圧Ｖｃｃ）またはＬレベル（接地電圧Ｖ
ｓｓ）のいずれかに設定する論理ゲート４２と、グロー
バルライトデータバス／ＧＷＤＢおよび対応するブロッ
ク書込活性化信号ＷＢＡＣＴｋの電圧レベル間のＮＡＮ
Ｄ論理演算結果に応じて、ライトデータバスＬＷＤＢｋ
の電圧を、Ｈレベル（電源電圧Ｖｃｃ）またはＬレベル
（接地電圧Ｖｓｓ）のいずれかに設定する論理ゲート４
４とを有する。
ータバスＧＷＤＢおよび対応するブロック書込活性化信
号ＷＢＡＣＴｋの電圧レベル間のＮＡＮＤ論理演算結果
に応じて、ライトデータバス／ＬＷＤＢｋの電圧を、Ｈ
レベル（電源電圧Ｖｃｃ）またはＬレベル（接地電圧Ｖ
ｓｓ）のいずれかに設定する論理ゲート４２と、グロー
バルライトデータバス／ＧＷＤＢおよび対応するブロッ
ク書込活性化信号ＷＢＡＣＴｋの電圧レベル間のＮＡＮ
Ｄ論理演算結果に応じて、ライトデータバスＬＷＤＢｋ
の電圧を、Ｈレベル（電源電圧Ｖｃｃ）またはＬレベル
（接地電圧Ｖｓｓ）のいずれかに設定する論理ゲート４
４とを有する。
【００６３】したがって、書込制御回路４０は、対応す
るブロック書込活性化信号ＷＢＡＣＴｋの活性化（Ｈレ
ベル）に応答して活性化され、書込制御回路４０が活性
化されたメモリブロックでは、対応するライトデータバ
ス（たとえば、ＬＷＤＢｋおよび／ＬＷＤＢｋ）はＨレ
ベルおよびＬレベルの一方ずつにそれぞれ設定される。
一方、書込制御回路４０が非活性化されたメモリブロッ
クでは、対応するライトデータバスの各々はＨレベルに
設定される。
るブロック書込活性化信号ＷＢＡＣＴｋの活性化（Ｈレ
ベル）に応答して活性化され、書込制御回路４０が活性
化されたメモリブロックでは、対応するライトデータバ
ス（たとえば、ＬＷＤＢｋおよび／ＬＷＤＢｋ）はＨレ
ベルおよびＬレベルの一方ずつにそれぞれ設定される。
一方、書込制御回路４０が非活性化されたメモリブロッ
クでは、対応するライトデータバスの各々はＨレベルに
設定される。
【００６４】センスアンプ回路５０は、リードデータバ
スＬＲＤＢｋおよび／ＬＲＤＢｋと電源電圧Ｖｃｃの間
にそれぞれ電気的に結合されるＰチャネルＭＯＳトラン
ジスタ５１および５２と、リードデータバスＬＲＤＢｋ
および／ＬＲＤＢｋとノードＮｓの間にそれぞれ電気的
に結合されるＮチャネルＭＯＳトランジスタ５３および
５４と、ノードＮｓおよび接地電圧Ｖｓｓの間に並列に
接続されるＮチャネルＭＯＳトランジスタ５６および５
７と、電源電圧ＶｃｃおよびノードＮｓの間に電気的に
結合されるＰチャネルＭＯＳトランジスタ５８とを有す
る。トランジスタ５１および５３の各ゲートは、リード
データバス／ＬＲＤＢｋと接続され、トランジスタ５２
および５４の各ゲートは、リードデータバスＬＲＤＢｋ
と接続される。トランジスタ５６、５７および５８の各
ゲートは，ブロックセンスイネーブル信号ＢＳＳＥｋの
入力を受ける。
スＬＲＤＢｋおよび／ＬＲＤＢｋと電源電圧Ｖｃｃの間
にそれぞれ電気的に結合されるＰチャネルＭＯＳトラン
ジスタ５１および５２と、リードデータバスＬＲＤＢｋ
および／ＬＲＤＢｋとノードＮｓの間にそれぞれ電気的
に結合されるＮチャネルＭＯＳトランジスタ５３および
５４と、ノードＮｓおよび接地電圧Ｖｓｓの間に並列に
接続されるＮチャネルＭＯＳトランジスタ５６および５
７と、電源電圧ＶｃｃおよびノードＮｓの間に電気的に
結合されるＰチャネルＭＯＳトランジスタ５８とを有す
る。トランジスタ５１および５３の各ゲートは、リード
データバス／ＬＲＤＢｋと接続され、トランジスタ５２
および５４の各ゲートは、リードデータバスＬＲＤＢｋ
と接続される。トランジスタ５６、５７および５８の各
ゲートは，ブロックセンスイネーブル信号ＢＳＳＥｋの
入力を受ける。
【００６５】センスアンプ回路５０は、対応するブロッ
クセンスイネーブル信号ＢＳＳＥｋの活性化（Ｈレベ
ル）に応答して活性化されて、いわゆる交差結合アンプ
としてのトランジスタ５１〜５４の増幅動作によって、
リードデータバスＬＲＤＢｋおよび／ＬＲＤＢｋの間の
電圧差を増幅する。一方、対応するブロックセンスイネ
ーブル信号ＢＳＳＥｋの非活性化時（Ｌレベル）におい
ては、ノードＮｓが電源電圧Ｖｃｃと結合されるので、
トランジスタ５１〜５４は増幅動作を実行しない。すな
わち、センスアンプ回路５０は非活性化されて、リード
データバスＬＲＤＢｋおよび／ＬＲＤＢｋの間の増幅動
作は実行されない。
クセンスイネーブル信号ＢＳＳＥｋの活性化（Ｈレベ
ル）に応答して活性化されて、いわゆる交差結合アンプ
としてのトランジスタ５１〜５４の増幅動作によって、
リードデータバスＬＲＤＢｋおよび／ＬＲＤＢｋの間の
電圧差を増幅する。一方、対応するブロックセンスイネ
ーブル信号ＢＳＳＥｋの非活性化時（Ｌレベル）におい
ては、ノードＮｓが電源電圧Ｖｃｃと結合されるので、
トランジスタ５１〜５４は増幅動作を実行しない。すな
わち、センスアンプ回路５０は非活性化されて、リード
データバスＬＲＤＢｋおよび／ＬＲＤＢｋの間の増幅動
作は実行されない。
【００６６】リードデータバスドライブ回路６０は、イ
ンバータ６１，６３と、ＮチャネルＭＯＳトランジスタ
６２，６４と、ＰチャネルＭＯＳトランジスタ６８，６
９とを有する。インバータ６１は、リードデータバス／
ＬＲＤＢｋの電圧レベルを反転して、トランジスタ６２
のゲートへ出力する。インバータ６３は、リードデータ
バスＬＲＤＢｋの電圧レベルを反転してトランジスタ６
４のゲートへ出力する。
ンバータ６１，６３と、ＮチャネルＭＯＳトランジスタ
６２，６４と、ＰチャネルＭＯＳトランジスタ６８，６
９とを有する。インバータ６１は、リードデータバス／
ＬＲＤＢｋの電圧レベルを反転して、トランジスタ６２
のゲートへ出力する。インバータ６３は、リードデータ
バスＬＲＤＢｋの電圧レベルを反転してトランジスタ６
４のゲートへ出力する。
【００６７】トランジスタ６２は、グローバルリードデ
ータバス／ＧＲＤＢおよび接地電圧Ｖｓｓの間に電気的
に結合され、トランジスタ６４は、グローバルリードデ
ータバスＧＲＤＢおよび接地電圧Ｖｓｓの間に電気的に
結合される。トランジスタ６８は、電源電圧Ｖｃｃおよ
びグローバルリードデータバスＧＲＤＢの間に電気的に
結合されて、そのゲートはグローバルリードデータバス
／ＧＲＤＢと接続される。トランジスタ６９は、電源電
圧Ｖｃｃおよびグローバルリードデータバス／ＧＲＤＢ
の間に電気的に結合されて、そのゲートはグローバルリ
ードデータバスＧＲＤＢと接続される。
ータバス／ＧＲＤＢおよび接地電圧Ｖｓｓの間に電気的
に結合され、トランジスタ６４は、グローバルリードデ
ータバスＧＲＤＢおよび接地電圧Ｖｓｓの間に電気的に
結合される。トランジスタ６８は、電源電圧Ｖｃｃおよ
びグローバルリードデータバスＧＲＤＢの間に電気的に
結合されて、そのゲートはグローバルリードデータバス
／ＧＲＤＢと接続される。トランジスタ６９は、電源電
圧Ｖｃｃおよびグローバルリードデータバス／ＧＲＤＢ
の間に電気的に結合されて、そのゲートはグローバルリ
ードデータバスＧＲＤＢと接続される。
【００６８】リードデータバスプリチャージ・イコライ
ズ回路７０は、リードデータバスＬＲＤＢｋおよび／Ｌ
ＲＤＢｋと電源電圧Ｖｃｃとの間にそれぞれ電気的に結
合されたＰチャネルＭＯＳトランジスタ７１および７２
と、リードデータバスＬＲＤＢｋおよび／ＬＲＤＢｋの
間に電気的に結合されたＰチャネルＭＯＳトランジスタ
７３とを有する。トランジスタ７１〜７３の各ゲート
は、ローカルプリチャージ信号／ＬＤＰＣＨｋの入力を
受ける。
ズ回路７０は、リードデータバスＬＲＤＢｋおよび／Ｌ
ＲＤＢｋと電源電圧Ｖｃｃとの間にそれぞれ電気的に結
合されたＰチャネルＭＯＳトランジスタ７１および７２
と、リードデータバスＬＲＤＢｋおよび／ＬＲＤＢｋの
間に電気的に結合されたＰチャネルＭＯＳトランジスタ
７３とを有する。トランジスタ７１〜７３の各ゲート
は、ローカルプリチャージ信号／ＬＤＰＣＨｋの入力を
受ける。
【００６９】したがって、リードデータバスプリチャー
ジ・イコライズ回路７０は、ローカルプリチャージ信号
／ＬＤＰＣＨｋの活性化（Ｌレベル）に応答して活性化
されて、対応するリードデータバスＬＲＤＢｋおよび／
ＬＲＤＢｋの各々を電源電圧Ｖｃｃと接続してプリチャ
ージする。一方、ローカルプリチャージ信号／ＬＤＰＣ
Ｈｋの非活性化（Ｈレベル）時においては、リードデー
タバスプリチャージ・イコライズ回路７０は非活性化さ
れて、リードデータバスＬＲＤＢｋおよび／ＬＲＤＢｋ
の各々を電源電圧Ｖｃｃから切り離す。
ジ・イコライズ回路７０は、ローカルプリチャージ信号
／ＬＤＰＣＨｋの活性化（Ｌレベル）に応答して活性化
されて、対応するリードデータバスＬＲＤＢｋおよび／
ＬＲＤＢｋの各々を電源電圧Ｖｃｃと接続してプリチャ
ージする。一方、ローカルプリチャージ信号／ＬＤＰＣ
Ｈｋの非活性化（Ｈレベル）時においては、リードデー
タバスプリチャージ・イコライズ回路７０は非活性化さ
れて、リードデータバスＬＲＤＢｋおよび／ＬＲＤＢｋ
の各々を電源電圧Ｖｃｃから切り離す。
【００７０】同様に、グローバルリードデータバスプリ
チャージ・イコライズ回路８０は、グローバルリードデ
ータバスＧＲＤＢおよび／ＧＲＤＢと電源電圧Ｖｃｃと
の間にそれぞれ電気的に結合されたＰチャネルＭＯＳト
ランジスタ８１および８２と、グローバルリードデータ
バスＧＲＤＢおよび／ＧＲＤＢの間に電気的に結合され
たＰチャネルＭＯＳトランジスタ８３とを有する。トラ
ンジスタ８１〜８３の各ゲートは、グローバルプリチャ
ージ信号／ＧＤＰＣＨの入力を受ける。
チャージ・イコライズ回路８０は、グローバルリードデ
ータバスＧＲＤＢおよび／ＧＲＤＢと電源電圧Ｖｃｃと
の間にそれぞれ電気的に結合されたＰチャネルＭＯＳト
ランジスタ８１および８２と、グローバルリードデータ
バスＧＲＤＢおよび／ＧＲＤＢの間に電気的に結合され
たＰチャネルＭＯＳトランジスタ８３とを有する。トラ
ンジスタ８１〜８３の各ゲートは、グローバルプリチャ
ージ信号／ＧＤＰＣＨの入力を受ける。
【００７１】したがって、グローバルリードデータバス
プリチャージ・イコライズ回路８０は、グローバルプリ
チャージ信号／ＧＤＰＣＨの活性化（Ｌレベル）に応答
して活性化されて、グローバルリードデータバスＧＲＤ
Ｂおよび／ＧＲＤＢの各々を電源電圧Ｖｃｃと接続して
プリチャージする。一方、グローバルプリチャージ信号
／ＧＤＰＣＨの非活性化（Ｈレベル）時においては、グ
ローバルリードデータバスプリチャージ・イコライズ回
路８０は非活性化されて、グローバルリードデータバス
ＧＲＤＢおよび／ＧＲＤＢの各々を電源電圧Ｖｃｃから
切り離す。
プリチャージ・イコライズ回路８０は、グローバルプリ
チャージ信号／ＧＤＰＣＨの活性化（Ｌレベル）に応答
して活性化されて、グローバルリードデータバスＧＲＤ
Ｂおよび／ＧＲＤＢの各々を電源電圧Ｖｃｃと接続して
プリチャージする。一方、グローバルプリチャージ信号
／ＧＤＰＣＨの非活性化（Ｈレベル）時においては、グ
ローバルリードデータバスプリチャージ・イコライズ回
路８０は非活性化されて、グローバルリードデータバス
ＧＲＤＢおよび／ＧＲＤＢの各々を電源電圧Ｖｃｃから
切り離す。
【００７２】グローバルリードデータバスプリチャージ
・イコライズ回路８０の非活性化時において、リードデ
ータバスドライブ回路６０は、対応するリードデータバ
スプリチャージ・イコライズ回路７０が非活性化された
センスアンプ回路５０によって増幅された相補のリード
データバス間の電圧差に応じて、グローバルリードデー
タバスＧＲＤＢおよび／ＧＲＤＢ間の電圧差を増幅す
る。
・イコライズ回路８０の非活性化時において、リードデ
ータバスドライブ回路６０は、対応するリードデータバ
スプリチャージ・イコライズ回路７０が非活性化された
センスアンプ回路５０によって増幅された相補のリード
データバス間の電圧差に応じて、グローバルリードデー
タバスＧＲＤＢおよび／ＧＲＤＢ間の電圧差を増幅す
る。
【００７３】このように、ブロック活性化信号ＢＡＣＴ
ｋは、対応するビット線プリチャージ・イコライズ回路
１０の活性化を制御する信号として用いられ、ブロック
読出活性化信号ＲＢＡＣＴｋは、対応する読出選択ゲー
ト２０の活性化を制御する信号として用いられ、ブロッ
ク書込活性化信号ＷＢＡＣＴｋは、対応する書込選択ゲ
ート３０および書込制御回路４０の活性化を制御する信
号として用いられる。また、センスアンプ回路５０の活
性化は、対応するブロックセンスイネーブル信号ＢＳＳ
Ｅｋによって制御され、リードデータバスプリチャージ
・イコライズ回路７０の活性化は、対応するローカルプ
リチャージ信号／ＬＤＰＣＨｋによって制御され、グロ
ーバルリードデータバスプリチャージ・イコライズ回路
８０の活性化は、グローバルプリチャージ信号／ＧＤＰ
ＣＨによって制御される。
ｋは、対応するビット線プリチャージ・イコライズ回路
１０の活性化を制御する信号として用いられ、ブロック
読出活性化信号ＲＢＡＣＴｋは、対応する読出選択ゲー
ト２０の活性化を制御する信号として用いられ、ブロッ
ク書込活性化信号ＷＢＡＣＴｋは、対応する書込選択ゲ
ート３０および書込制御回路４０の活性化を制御する信
号として用いられる。また、センスアンプ回路５０の活
性化は、対応するブロックセンスイネーブル信号ＢＳＳ
Ｅｋによって制御され、リードデータバスプリチャージ
・イコライズ回路７０の活性化は、対応するローカルプ
リチャージ信号／ＬＤＰＣＨｋによって制御され、グロ
ーバルリードデータバスプリチャージ・イコライズ回路
８０の活性化は、グローバルプリチャージ信号／ＧＤＰ
ＣＨによって制御される。
【００７４】また、その他の各メモリブロックにおいて
も、ビット線プリチャージ・イコライズ回路１０、読出
選択ゲート２０、書込選択ゲート３０、書込制御回路４
０、センスアンプ回路５０、リードデータバスドライブ
回路６０、およびリードデータバスプリチャージ・イコ
ライズ回路７０は同様に配置される。
も、ビット線プリチャージ・イコライズ回路１０、読出
選択ゲート２０、書込選択ゲート３０、書込制御回路４
０、センスアンプ回路５０、リードデータバスドライブ
回路６０、およびリードデータバスプリチャージ・イコ
ライズ回路７０は同様に配置される。
【００７５】次に、制御回路１１０の構成について説明
する。制御回路１１０は、図５に示した制御回路５１０
の構成と比較して、インバータ５３０に代えてインバー
タ１１２，１１６，１１８および論理ゲート１１４を有
する点と、論理ゲート５３６およびインバータ５３８の
間に設けられた論理ゲート１２０およびインバータ１２
２をさらに有する点とで異なる。また、ＢＩ信号発生回
路１０５は、バーンイン試験時にＨレベルに設定される
バーンイン信号ＢＩを生成する。
する。制御回路１１０は、図５に示した制御回路５１０
の構成と比較して、インバータ５３０に代えてインバー
タ１１２，１１６，１１８および論理ゲート１１４を有
する点と、論理ゲート５３６およびインバータ５３８の
間に設けられた論理ゲート１２０およびインバータ１２
２をさらに有する点とで異なる。また、ＢＩ信号発生回
路１０５は、バーンイン試験時にＨレベルに設定される
バーンイン信号ＢＩを生成する。
【００７６】インバータ１１２は、バーンイン信号ＢＩ
を反転する。論理ゲート１１４は、バーンイン信号ＢＩ
および図５に示した制御回路５００からのセンスイネー
ブル信号ＳＥの間のＮＯＲ演算結果を出力する。インバ
ータ１１６は、論理ゲート１１４の出力を反転し、イン
バータ１１８は、インバータ１１６の出力をさらに反転
する。論理ゲート１２０は、論理ゲート５３６からの出
力の反転信号およびインバータ１１２からの出力の反転
信号間のＯＲ論理演算結果を出力する。インバータ１２
２は、論理ゲート１２０の出力を反転してインバータ５
３８へ入力する。インバータ５３８は、インバータ１１
２の出力を反転して、ブロック読出活性化信号ＲＢＡＣ
Ｔｋを生成する。
を反転する。論理ゲート１１４は、バーンイン信号ＢＩ
および図５に示した制御回路５００からのセンスイネー
ブル信号ＳＥの間のＮＯＲ演算結果を出力する。インバ
ータ１１６は、論理ゲート１１４の出力を反転し、イン
バータ１１８は、インバータ１１６の出力をさらに反転
する。論理ゲート１２０は、論理ゲート５３６からの出
力の反転信号およびインバータ１１２からの出力の反転
信号間のＯＲ論理演算結果を出力する。インバータ１２
２は、論理ゲート１２０の出力を反転してインバータ５
３８へ入力する。インバータ５３８は、インバータ１１
２の出力を反転して、ブロック読出活性化信号ＲＢＡＣ
Ｔｋを生成する。
【００７７】論理ゲート５３２は、リード活性化信号Ｒ
ＡＣＴの反転信号およびインバータ１１８の出力の間の
ＮＡＮＤ論理演算結果を出力する。インバータ５３４
は、インバータ１１８の出力を反転して、論理ゲート５
４４の入力の一方へ伝達する。インバータ５４８は、論
理ゲート１１４の出力を反転してグローバルプリチャー
ジ信号／ＧＤＰＣＨを生成する。その他の論理ゲートお
よびインバータの接続関係は、図５に示された制御回路
５１０と同様であるので、詳細な説明は繰り返さない。
すなわち、制御回路１１０は、図５に示した制御回路５
１０と同様に、ビット線プリチャージ・イコライズ回路
１０、読出選択ゲート２０、書込選択ゲート３０、書込
制御回路４０、センスアンプ回路５０、リードデータバ
スプリチャージ・イコライズ回路７０、およびグローバ
ルリードデータバスプリチャージ・イコライズ回路８０
の活性化を制御するための制御信号群を生成する。図１
においても、メモリブロックＭＢｋに対応する回路群の
活性化を制御するための構成が代表的に示される。
ＡＣＴの反転信号およびインバータ１１８の出力の間の
ＮＡＮＤ論理演算結果を出力する。インバータ５３４
は、インバータ１１８の出力を反転して、論理ゲート５
４４の入力の一方へ伝達する。インバータ５４８は、論
理ゲート１１４の出力を反転してグローバルプリチャー
ジ信号／ＧＤＰＣＨを生成する。その他の論理ゲートお
よびインバータの接続関係は、図５に示された制御回路
５１０と同様であるので、詳細な説明は繰り返さない。
すなわち、制御回路１１０は、図５に示した制御回路５
１０と同様に、ビット線プリチャージ・イコライズ回路
１０、読出選択ゲート２０、書込選択ゲート３０、書込
制御回路４０、センスアンプ回路５０、リードデータバ
スプリチャージ・イコライズ回路７０、およびグローバ
ルリードデータバスプリチャージ・イコライズ回路８０
の活性化を制御するための制御信号群を生成する。図１
においても、メモリブロックＭＢｋに対応する回路群の
活性化を制御するための構成が代表的に示される。
【００７８】図２は、制御回路１１０によって生成され
る制御信号群のバーンイン試験時における設定を説明す
る動作波形図である。
る制御信号群のバーンイン試験時における設定を説明す
る動作波形図である。
【００７９】図２を参照して、バーンイン試験時におい
ては、バーンイン信号ＢＩがＨレベルに設定され、さら
に、ライトモードに相当するように、モード制御信号／
Ｗおよびリードサイクル信号ＲＥの各々はＬレベルに固
定される。これに応じて、センスイネーブル信号ＳＥお
よびリード活性化信号ＲＡＣＴは、通常動作時のリード
サイクルと同様にＬレベルに固定される。クロック信号
ＣＬＫおよび内部クロック信号ｉｎｔＣＬＫの設定は、
図６と同様であるの詳細な説明は繰り返さない。一方、
詳細な図示は省略しているが、バーンイン試験時には、
アドレス信号ＡＤＤによるワード線および列選択信号の
選択およびメモリブロック選択は、複数のメモリセル
行、メモリセル列およびメモリブロックが同時並列に活
性化されるように実行されるのが一般的である。図２に
おいては、メモリブロックＭＢｋが選択された場合につ
いての、バーンイン試験時における制御信号群の設定が
示される。
ては、バーンイン信号ＢＩがＨレベルに設定され、さら
に、ライトモードに相当するように、モード制御信号／
Ｗおよびリードサイクル信号ＲＥの各々はＬレベルに固
定される。これに応じて、センスイネーブル信号ＳＥお
よびリード活性化信号ＲＡＣＴは、通常動作時のリード
サイクルと同様にＬレベルに固定される。クロック信号
ＣＬＫおよび内部クロック信号ｉｎｔＣＬＫの設定は、
図６と同様であるの詳細な説明は繰り返さない。一方、
詳細な図示は省略しているが、バーンイン試験時には、
アドレス信号ＡＤＤによるワード線および列選択信号の
選択およびメモリブロック選択は、複数のメモリセル
行、メモリセル列およびメモリブロックが同時並列に活
性化されるように実行されるのが一般的である。図２に
おいては、メモリブロックＭＢｋが選択された場合につ
いての、バーンイン試験時における制御信号群の設定が
示される。
【００８０】バーンイン試験時においては、バーンイン
信号ＢＩがＨレベルに設定されることから、グローバル
プリチャージ信号／ＧＤＰＣＨは強制的に非活性化（Ｈ
レベル）される。また、ローカルプリチャージ信号／Ｌ
ＤＰＣＨｋを始め各メモリブロックに対応するローカル
プリチャージ信号も強制的に非活性化（Ｈレベル）され
る。これに応じて、グローバルリードデータバスプリチ
ャージ・イコライズ回路８０、および各メモリブロック
のリードデータバスプリチャージ・イコライズ回路７０
は非活性化される。すなわち、グローバルリードデータ
バスＧＲＤＢ，／ＧＲＤＢおよび、リードデータバスＬ
ＲＤＢｋ，／ＬＲＤＢｋを始めとする各メモリブロック
のリードデータバスの各々は、プリチャージ電圧に相当
する電源電圧Ｖｃｃから切離される。
信号ＢＩがＨレベルに設定されることから、グローバル
プリチャージ信号／ＧＤＰＣＨは強制的に非活性化（Ｈ
レベル）される。また、ローカルプリチャージ信号／Ｌ
ＤＰＣＨｋを始め各メモリブロックに対応するローカル
プリチャージ信号も強制的に非活性化（Ｈレベル）され
る。これに応じて、グローバルリードデータバスプリチ
ャージ・イコライズ回路８０、および各メモリブロック
のリードデータバスプリチャージ・イコライズ回路７０
は非活性化される。すなわち、グローバルリードデータ
バスＧＲＤＢ，／ＧＲＤＢおよび、リードデータバスＬ
ＲＤＢｋ，／ＬＲＤＢｋを始めとする各メモリブロック
のリードデータバスの各々は、プリチャージ電圧に相当
する電源電圧Ｖｃｃから切離される。
【００８１】同様に、ブロック読出活性化信号ＲＢＡＣ
Ｔｋを始めとして、バーンイン試験時には各メモリブロ
ックにおいて、ブロック読出活性化信号が同様に活性化
（Ｈレベル）される。これにより、各メモリブロックに
おいて、読出選択ゲート２０の各々が活性化される。
Ｔｋを始めとして、バーンイン試験時には各メモリブロ
ックにおいて、ブロック読出活性化信号が同様に活性化
（Ｈレベル）される。これにより、各メモリブロックに
おいて、読出選択ゲート２０の各々が活性化される。
【００８２】ブロックセンスイネーブル信号ＢＳＳＥｋ
を始めとして、バーンイン試験時には各メモリブロック
において、ブロックセンスイネーブル信号が同様に活性
化（Ｈレベル）される。これにより、各メモリブロック
において、センスアンプ回路５０が活性化される。
を始めとして、バーンイン試験時には各メモリブロック
において、ブロックセンスイネーブル信号が同様に活性
化（Ｈレベル）される。これにより、各メモリブロック
において、センスアンプ回路５０が活性化される。
【００８３】一方、ブロック活性化信号ＢＡＣＴｋおよ
びブロック書込活性化信号ＷＢＡＣＴｋは、図６と同様
に設定されるので、ビット線プリチャージ・イコライズ
回路１０が非活性化される一方で、各書込選択ゲート３
０および書込制御回路４０は、通常動作時のライトモー
ドと同様に、すなわち図５および図６で説明したのと同
様に活性化される。
びブロック書込活性化信号ＷＢＡＣＴｋは、図６と同様
に設定されるので、ビット線プリチャージ・イコライズ
回路１０が非活性化される一方で、各書込選択ゲート３
０および書込制御回路４０は、通常動作時のライトモー
ドと同様に、すなわち図５および図６で説明したのと同
様に活性化される。
【００８４】このような構成とすることにより、バーン
イン試験時においては、活性化された書込制御回路４０
によって、ライトデータバスＬＷＤＢｋおよび／ＬＷＤ
Ｂｋは、グローバルライトデータバスＧＷＤＢおよび／
ＧＷＤＢの電圧に応じて、ＨレベルおよびＬレベルにそ
れぞれ設定される。さらに、各書込選択ゲート３０が活
性化されるので、対応する列選択信号が活性化されたメ
モリセル列においては、ライトデータバスＬＷＤＢｋお
よび／ＬＷＤＢｋの電圧差が、対応するビット線ＢＩＴ
および／ＢＩＴ間の電圧差へ伝達される。
イン試験時においては、活性化された書込制御回路４０
によって、ライトデータバスＬＷＤＢｋおよび／ＬＷＤ
Ｂｋは、グローバルライトデータバスＧＷＤＢおよび／
ＧＷＤＢの電圧に応じて、ＨレベルおよびＬレベルにそ
れぞれ設定される。さらに、各書込選択ゲート３０が活
性化されるので、対応する列選択信号が活性化されたメ
モリセル列においては、ライトデータバスＬＷＤＢｋお
よび／ＬＷＤＢｋの電圧差が、対応するビット線ＢＩＴ
および／ＢＩＴ間の電圧差へ伝達される。
【００８５】さらに、各読出選択ゲート２０が活性化さ
れているので、対応するビット線ＢＩＴおよび／ＢＩＴ
は、リードデータバスＬＲＤＢｋおよび／ＬＲＤＢｋと
それぞれ電気的に結合される。バーンイン試験時には、
各リードデータバスプリチャージ・イコライズ回路７０
およびグローバルリードデータバスプリチャージ・イコ
ライズ回路８０が非活性化され、各センスアンプ回路５
０が活性化されているので、ビット線ＢＩＴおよび／Ｂ
ＩＴ間の電圧差は増幅されて、リードデータバスＬＲＤ
Ｂｋおよび／ＬＲＤＢｋ間の電圧差および、グローバル
リードデータバスＧＲＤＢおよび／ＧＲＤＢ間の電圧差
として伝達される。
れているので、対応するビット線ＢＩＴおよび／ＢＩＴ
は、リードデータバスＬＲＤＢｋおよび／ＬＲＤＢｋと
それぞれ電気的に結合される。バーンイン試験時には、
各リードデータバスプリチャージ・イコライズ回路７０
およびグローバルリードデータバスプリチャージ・イコ
ライズ回路８０が非活性化され、各センスアンプ回路５
０が活性化されているので、ビット線ＢＩＴおよび／Ｂ
ＩＴ間の電圧差は増幅されて、リードデータバスＬＲＤ
Ｂｋおよび／ＬＲＤＢｋ間の電圧差および、グローバル
リードデータバスＧＲＤＢおよび／ＧＲＤＢ間の電圧差
として伝達される。
【００８６】通常動作時には、バーンイン信号ＢＩはＬ
レベルへ固定されるので、制御回路１１０は、図６に示
した制御回路５１０と同様に動作する。したがって、図
５および図６で説明したように、モード制御信号／Ｗに
応じて設定されたライトモード（データ書込動作）およ
びリードモード（データ読出動作）のいずれかが実行さ
れる。
レベルへ固定されるので、制御回路１１０は、図６に示
した制御回路５１０と同様に動作する。したがって、図
５および図６で説明したように、モード制御信号／Ｗに
応じて設定されたライトモード（データ書込動作）およ
びリードモード（データ読出動作）のいずれかが実行さ
れる。
【００８７】このような構成とすることにより、通常動
作時におけるリードモードおよびライトモードにそれぞ
れ対応する動作を独立に実行することなく、１回のモー
ド設定によって、データ書込系のデータバスであるグロ
ーバルライトデータバスＧＷＤＢ，／ＧＷＤＢおよびラ
イトデータバスＬＷＤＢｋ，／ＬＷＤＢｋと、データ読
出系のデータバスであるグローバルリードデータバスＧ
ＲＤＢ，／ＧＲＤＢおよびリードデータバスＬＲＤＢ
ｋ，／ＬＲＤＢｋと、各ビット線ＢＩＴ，／ＢＩＴと、
複数のメモリセルＭＣに対して、同時に電圧ストレスを
印加することができる。この結果、電圧ストレス印加に
よって、初期潜在欠陥を顕在化させるためのバーンイン
試験を短時間で効率的に実行することが可能となる。
作時におけるリードモードおよびライトモードにそれぞ
れ対応する動作を独立に実行することなく、１回のモー
ド設定によって、データ書込系のデータバスであるグロ
ーバルライトデータバスＧＷＤＢ，／ＧＷＤＢおよびラ
イトデータバスＬＷＤＢｋ，／ＬＷＤＢｋと、データ読
出系のデータバスであるグローバルリードデータバスＧ
ＲＤＢ，／ＧＲＤＢおよびリードデータバスＬＲＤＢ
ｋ，／ＬＲＤＢｋと、各ビット線ＢＩＴ，／ＢＩＴと、
複数のメモリセルＭＣに対して、同時に電圧ストレスを
印加することができる。この結果、電圧ストレス印加に
よって、初期潜在欠陥を顕在化させるためのバーンイン
試験を短時間で効率的に実行することが可能となる。
【００８８】次に、図３を用いて制御回路の他の構成例
について説明する。図３を参照して、制御回路２００お
よび５１０は、図１に示した半導体記憶装置１におい
て、制御回路１１０および５００（図示せず）に代えて
配置される。制御回路２００は、ＢＩ信号発生回路１０
５と、インバータ２０２，２０４と、論理ゲート２０６
とをさらに備える点で、図５に示した制御回路５００と
異なる。
について説明する。図３を参照して、制御回路２００お
よび５１０は、図１に示した半導体記憶装置１におい
て、制御回路１１０および５００（図示せず）に代えて
配置される。制御回路２００は、ＢＩ信号発生回路１０
５と、インバータ２０２，２０４と、論理ゲート２０６
とをさらに備える点で、図５に示した制御回路５００と
異なる。
【００８９】インバータ２０２は、ＢＩ信号発生回路１
０５からのバーンイン信号ＢＩを反転する。インバータ
２０４は、リードサイクル信号ＲＥを反転する。論理ゲ
ート２０６は、インバータ２０２および２０４のそれぞ
れからの出力間のＮＡＮＤ論理演算結果をノードＮａに
出力する。論理ゲート５０２以降の回路群は、内部クロ
ック信号ｉｎｔＣＬＫおよびノードＮａの電圧レベルに
応じて、図５に示した制御回路５００および５１０と同
様に動作する。
０５からのバーンイン信号ＢＩを反転する。インバータ
２０４は、リードサイクル信号ＲＥを反転する。論理ゲ
ート２０６は、インバータ２０２および２０４のそれぞ
れからの出力間のＮＡＮＤ論理演算結果をノードＮａに
出力する。論理ゲート５０２以降の回路群は、内部クロ
ック信号ｉｎｔＣＬＫおよびノードＮａの電圧レベルに
応じて、図５に示した制御回路５００および５１０と同
様に動作する。
【００９０】図４は、図３に示された制御回路によって
生成される制御信号群のバーンイン試験時における設定
を説明する動作波形図である。
生成される制御信号群のバーンイン試験時における設定
を説明する動作波形図である。
【００９１】図４を参照して、バーンイン信号ＢＩがＨ
レベルに設定されるバーンイン試験時においては、ノー
ドＮａの電圧はＨレベルに固定される。図２に示したの
と同様に、ライトモードに相当するように、モード制御
信号／Ｗおよびリードサイクル信号ＲＥの各々はＬレベ
ルに固定される。これに応じて、センスイネーブル信号
ＳＥおよびリード活性化信号ＲＡＣＴは、通常動作時の
リードサイクルと同様に設定される。バーンイン試験時
における、クロック信号ＣＬＫ、内部クロック信号ｉｎ
ｔＣＬＫ、およびアドレス信号ＡＤＤの設定は、図２で
説明したのと同様であるの詳細な説明は繰り返さない。
レベルに設定されるバーンイン試験時においては、ノー
ドＮａの電圧はＨレベルに固定される。図２に示したの
と同様に、ライトモードに相当するように、モード制御
信号／Ｗおよびリードサイクル信号ＲＥの各々はＬレベ
ルに固定される。これに応じて、センスイネーブル信号
ＳＥおよびリード活性化信号ＲＡＣＴは、通常動作時の
リードサイクルと同様に設定される。バーンイン試験時
における、クロック信号ＣＬＫ、内部クロック信号ｉｎ
ｔＣＬＫ、およびアドレス信号ＡＤＤの設定は、図２で
説明したのと同様であるの詳細な説明は繰り返さない。
【００９２】この結果、制御回路５１０によって生成さ
れるブロック活性化信号ＢＡＣＴｋおよびブロック書込
活性化信号ＷＢＡＣＴｋが、通常動作時のライトモード
と同様に生成されるとともに、ブロック読出活性化信号
ＲＢＡＣＴｋ、ローカルプリチャージ信号／ＬＤＰＣ
Ｈ、ブロックセンスイネーブル信号ＢＳＳＥｋおよびグ
ローバルプリチャージ信号／ＧＤＰＣＨは、通常動作時
におけるリードモードと同様に生成される。したがっ
て、このような構成の制御回路を用いても、通常動作時
におけるリードモードおよびライトモードにそれぞれ対
応する動作を独立に実行することなく、１回のモード設
定によって、データ書込系の各データバス対およびデー
タ読出系の各データバス対において、同時に電圧ストレ
スを印加することができる。この結果、電圧ストレス印
加によって、初期潜在欠陥を顕在化させるためのバーン
イン試験を短時間で効率的に実行することが可能とな
る。
れるブロック活性化信号ＢＡＣＴｋおよびブロック書込
活性化信号ＷＢＡＣＴｋが、通常動作時のライトモード
と同様に生成されるとともに、ブロック読出活性化信号
ＲＢＡＣＴｋ、ローカルプリチャージ信号／ＬＤＰＣ
Ｈ、ブロックセンスイネーブル信号ＢＳＳＥｋおよびグ
ローバルプリチャージ信号／ＧＤＰＣＨは、通常動作時
におけるリードモードと同様に生成される。したがっ
て、このような構成の制御回路を用いても、通常動作時
におけるリードモードおよびライトモードにそれぞれ対
応する動作を独立に実行することなく、１回のモード設
定によって、データ書込系の各データバス対およびデー
タ読出系の各データバス対において、同時に電圧ストレ
スを印加することができる。この結果、電圧ストレス印
加によって、初期潜在欠陥を顕在化させるためのバーン
イン試験を短時間で効率的に実行することが可能とな
る。
【００９３】さらに、図３に示した構成の制御回路によ
れば、それぞれのメモリブロックにおいて、ブロック選
択信号Ｚｋに相当するブロック選択結果を反映して制御
信号群を独立に設定できる。これに対して、図１に示し
た構成の制御回路によれば、各メモリブロックにおいて
制御信号群は同様に設定される。
れば、それぞれのメモリブロックにおいて、ブロック選
択信号Ｚｋに相当するブロック選択結果を反映して制御
信号群を独立に設定できる。これに対して、図１に示し
た構成の制御回路によれば、各メモリブロックにおいて
制御信号群は同様に設定される。
【００９４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００９５】
【発明の効果】請求項１、２および６に記載の半導体記
憶装置は、テスト時において、データ読出用のリードデ
ータバス対およびデータ書込用のライトデータバス対の
各々において、相補のデータバス間に電圧差を与えるこ
とができる。したがって、当該テスト時において、モー
ドを切換えることなく同時に、これらの相補のデータバ
ス間に電圧ストレスを印加することができる。この結
果、電圧ストレス印加によって初期潜在欠陥を顕在化さ
せるためのバーンイン試験を、短時間で効率的に実行す
ることが可能となる。
憶装置は、テスト時において、データ読出用のリードデ
ータバス対およびデータ書込用のライトデータバス対の
各々において、相補のデータバス間に電圧差を与えるこ
とができる。したがって、当該テスト時において、モー
ドを切換えることなく同時に、これらの相補のデータバ
ス間に電圧ストレスを印加することができる。この結
果、電圧ストレス印加によって初期潜在欠陥を顕在化さ
せるためのバーンイン試験を、短時間で効率的に実行す
ることが可能となる。
【００９６】請求項３および５に記載の半導体記憶装置
は、メモリセルが複数のメモリブロックに配置され、複
数のメモリブロックに共通のグローバルリードデータバ
ス対およびグローバルライトデータバス対が配置された
構成において、請求項１に記載の半導体記憶装置と同様
に、データ読出用のリードデータバス対およびグローバ
ルリードデータバス対と、データ書込用のライトデータ
バス対およびグローバルライトデータバス対の各々にお
いて、テスト時に相補のデータバス間に電圧差を与える
ことができる。したがって、大規模化に適したメモリア
レイ構成においても、請求項１に記載の半導体記憶装置
と同様の効果を享受することができる。
は、メモリセルが複数のメモリブロックに配置され、複
数のメモリブロックに共通のグローバルリードデータバ
ス対およびグローバルライトデータバス対が配置された
構成において、請求項１に記載の半導体記憶装置と同様
に、データ読出用のリードデータバス対およびグローバ
ルリードデータバス対と、データ書込用のライトデータ
バス対およびグローバルライトデータバス対の各々にお
いて、テスト時に相補のデータバス間に電圧差を与える
ことができる。したがって、大規模化に適したメモリア
レイ構成においても、請求項１に記載の半導体記憶装置
と同様の効果を享受することができる。
【００９７】請求項４に記載の半導体記憶装置は、各メ
モリブロックにおいて同時並列に、リードデータバス対
およびライトデータバス対の各々において、テスト時に
相補のデータバス間に電圧差を与えることができる。し
たがって、請求項３に記載の半導体記憶装置が奏する効
果に加えて、電圧ストレス印加によって、初期潜在欠陥
を顕在化させるための当該テストをさらに効率的に実行
できる。
モリブロックにおいて同時並列に、リードデータバス対
およびライトデータバス対の各々において、テスト時に
相補のデータバス間に電圧差を与えることができる。し
たがって、請求項３に記載の半導体記憶装置が奏する効
果に加えて、電圧ストレス印加によって、初期潜在欠陥
を顕在化させるための当該テストをさらに効率的に実行
できる。
【図１】 本発明の実施の形態に従う半導体記憶装置の
全体構成を示す回路図である。
全体構成を示す回路図である。
【図２】 図１に示された制御回路によって生成される
制御信号群のバーンイン試験時における設定を説明する
動作波形図である。
制御信号群のバーンイン試験時における設定を説明する
動作波形図である。
【図３】 図１に示された制御回路の他の構成例を示す
回路図である。
回路図である。
【図４】 図３に示された制御回路によって生成される
制御信号群のバーンイン試験時における設定を説明する
動作波形図である。
制御信号群のバーンイン試験時における設定を説明する
動作波形図である。
【図５】 データ読出用のリードデータバス対と、デー
タ書込用のライトデータバス対とを独立に備える従来の
半導体記憶装置の構成を示す回路図である。
タ書込用のライトデータバス対とを独立に備える従来の
半導体記憶装置の構成を示す回路図である。
【図６】 図５に示された制御回路からの制御信号群の
データ書込時（ライトモード）における設定を説明する
動作波形図である。
データ書込時（ライトモード）における設定を説明する
動作波形図である。
１ 半導体記憶装置、１０ ビット線プリチャージ・イ
コライズ回路、２０読出選択ゲート、３０ 書込選択ゲ
ート、４０ 書込制御回路、５０ センスアンプ回路、
６０ リードデータバスドライブ回路、７０ リードデ
ータバスプリチャージ・イコライズ回路、８０ グロー
バルリードデータバスプリチャージ・イコライズ回路、
１０５ ＢＩ信号発生回路、１１０，２００，５００，
５１０制御回路、／ＧＤＰＣＨ グローバルプリチャー
ジ信号、／ＬＤＰＣＨｋ ローカルプリチャージ信号、
／Ｗ モード制御信号、ＢＡＣＴｋ ブロック活性化信
号、ＢＩ バーンイン信号、ＢＩＴ，／ＢＩＴ ビット
線、ＢＬＰ ビット線対、ＧＲＤＢ，／ＧＲＤＢ グロ
ーバルリードデータバス、ＧＲＤＢＰ グローバルリー
ドデータバス対、ＧＷＤＢ，／ＧＷＤＢ グローバルラ
イトデータバス、ＧＷＤＢＰ グローバルライトデータ
バス対、ＬＲＤＢｋ，／ＬＲＤＢｋ リードデータバ
ス、ＬＲＤＢＰｋ リードデータバス対、ＬＷＤＢｋ，
／ＬＷＤＢｋ ライトデータバス、ＬＷＤＢＰｋ ライ
トデータバス対、ＭＢ，ＭＢｋ メモリブロック、ＭＣ
メモリセル、ＲＡＣＴ リード活性化信号、ＲＢＡＣ
Ｔｋブロック読出活性化信号、ＲＥ リードサイクル信
号、ＳＥ センスイネーブル信号、Ｖｃｃ 電源電圧、
Ｖｓｓ 接地電圧、ＷＡＣＴ ライト活性化信号、ＷＢ
ＡＣＴｋ ブロック書込活性化信号、ＷＬ ワード線、
Ｙ１〜Ｙｎ 列選択信号、Ｚｋ ブロック選択信号。
コライズ回路、２０読出選択ゲート、３０ 書込選択ゲ
ート、４０ 書込制御回路、５０ センスアンプ回路、
６０ リードデータバスドライブ回路、７０ リードデ
ータバスプリチャージ・イコライズ回路、８０ グロー
バルリードデータバスプリチャージ・イコライズ回路、
１０５ ＢＩ信号発生回路、１１０，２００，５００，
５１０制御回路、／ＧＤＰＣＨ グローバルプリチャー
ジ信号、／ＬＤＰＣＨｋ ローカルプリチャージ信号、
／Ｗ モード制御信号、ＢＡＣＴｋ ブロック活性化信
号、ＢＩ バーンイン信号、ＢＩＴ，／ＢＩＴ ビット
線、ＢＬＰ ビット線対、ＧＲＤＢ，／ＧＲＤＢ グロ
ーバルリードデータバス、ＧＲＤＢＰ グローバルリー
ドデータバス対、ＧＷＤＢ，／ＧＷＤＢ グローバルラ
イトデータバス、ＧＷＤＢＰ グローバルライトデータ
バス対、ＬＲＤＢｋ，／ＬＲＤＢｋ リードデータバ
ス、ＬＲＤＢＰｋ リードデータバス対、ＬＷＤＢｋ，
／ＬＷＤＢｋ ライトデータバス、ＬＷＤＢＰｋ ライ
トデータバス対、ＭＢ，ＭＢｋ メモリブロック、ＭＣ
メモリセル、ＲＡＣＴ リード活性化信号、ＲＢＡＣ
Ｔｋブロック読出活性化信号、ＲＥ リードサイクル信
号、ＳＥ センスイネーブル信号、Ｖｃｃ 電源電圧、
Ｖｓｓ 接地電圧、ＷＡＣＴ ライト活性化信号、ＷＢ
ＡＣＴｋ ブロック書込活性化信号、ＷＬ ワード線、
Ｙ１〜Ｙｎ 列選択信号、Ｚｋ ブロック選択信号。
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(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０１Ｒ 31/28 Ｖ
(72)発明者 樫原 洋次
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 2G132 AA08 AB01 AB04 AE08 AG09
AK07 AL09 AL11
5B015 JJ21 KB03 KB04 KB09 KB12
KB25 MM07 RR07
5L106 AA01 DD11 DD36 EE03 FF01
GG05
Claims (6)
- 【請求項１】 各々がデータを記憶する複数のメモリセ
ルと、 メモリセル行にそれぞれ対応して設けられる複数のワー
ド線と、 メモリセル列にそれぞれ対応して設けられ、各々が相補
な第１および第２のビット線から構成される複数のビッ
ト線対と、 相補な第１および第２のライトデータバスから構成され
るライトデータバス対と、 活性化時において、前記第１および第２のライトデータ
バスを、書込データに応じて第１および第２の電圧の一
方ずつに設定するための書込制御回路と、 前記メモリセル列にそれぞれ対応して設けられ、各々
が、活性化時において列選択結果に応じて、対応するメ
モリセル列の第１および第２のビット線と前記第１およ
び第２のライトデータバスとを接続する複数の書込選択
ゲートと、 相補な第１および第２のリードデータバスから構成され
るリードデータバス対と、 前記メモリセル列にそれぞれ対応して設けられ、各々
が、活性化時において列選択結果に応じて、対応するメ
モリセル列の第１および第２のビット線と前記第１およ
び第２のリードデータバスとを接続する複数の読出選択
ゲートと、 活性化時に前記第１および第２のリードデータバス間の
電圧差を増幅するためのセンスアンプ回路と、 活性化時において、前記第１および第２のリードデータ
バスの各々を所定電圧に設定するためのプリチャージ・
イコライズ回路と、 前記書込制御回路、前記複数の書込選択ゲート、前記複
数の読出選択ゲート、前記センスアンプ回路、および前
記プリチャージ・イコライズ回路の活性化を制御するた
めの制御回路とを備え、 前記制御回路は、通常動作時とは異なるテスト時におい
て、前記書込制御回路、前記複数の書込選択ゲート、前
記複数の読出選択ゲート、および前記センスアンプ回路
のそれぞれを活性化するとともに、前記プリチャージ・
イコライズ回路を非活性化する、半導体記憶装置。 - 【請求項２】 前記制御回路は、前記通常動作時のライ
トモードにおいて、前記書込制御回路、前記複数の書込
選択ゲート、および前記プリチャージ・イコライズ回路
のそれぞれを活性化するとともに、前記複数の読出選択
ゲートおよび前記センスアンプ回路のそれぞれを非活性
化し、前記通常動作時のリードモードにおいて、前記複
数の読出選択ゲートおよび前記センスアンプ回路のそれ
ぞれを活性化するとともに、前記書込制御回路、前記複
数の書込選択ゲート、および前記プリチャージ・イコラ
イズ回路のそれぞれを非活性化する、請求項１に記載の
半導体記憶装置。 - 【請求項３】 前記複数のメモリセルは、複数のメモリ
ブロックに分割され、 前記複数のワード線、前記複数のビット線対、前記複数
の書込選択ゲート、前記複数の読出選択ゲート、前記ラ
イトデータバス対、前記リードデータバス対、前記書込
制御回路、前記センスアンプ回路、および前記プリチャ
ージ・イコライズ回路は、各前記メモリブロックに対応
して独立に設けられ、 前記半導体記憶装置は、 前記複数のメモリブロックに共通に設けられ、前記書込
データを伝達するための相補な第１および第２のグロー
バルライトデータバスから構成されるグローバルライト
データバス対と、 前記複数のメモリブロックに共通に設けられ、相補な第
１および第２のグローバルリードデータバスから構成さ
れるグローバルリードデータバス対と、 前記制御回路によって活性化を制御され、活性化時にお
いて、前記第１および第２のグローバルリードデータバ
スの各々を所定電圧に設定するためのグローバルプリチ
ャージ・イコライズ回路と、 前記グローバルプリチャージ・イコライズ回路の非活性
時において、少なくとも１つの前記センスアンプ回路に
よって増幅された前記第１および第２のリードデータバ
ス間の電圧差に応じて、前記第１および第２のグローバ
ルリードデータバス間の電圧差を増幅するリードドライ
バとをさらに備え、 前記書込制御回路は、前記活性化時において、前記第１
および第２のグローバルライトデータバスの電圧に応じ
て、前記第１および第２のライトデータバスの電圧を設
定し、 前記制御回路は、前記テスト時において、前記グローバ
ルプリチャージ・イコライズ回路を非活性化するととも
に、前記複数のメモリブロックのうちの選択された少な
くとも１つのメモリブロックにおいて、前記書込制御回
路、前記複数の書込選択ゲート、前記複数の読出選択ゲ
ート、および前記センスアンプ回路のそれぞれを活性化
するとともに、前記プリチャージ・イコライズ回路を非
活性化する、半導体記憶装置。 - 【請求項４】 前記制御回路は、前記テスト時におい
て、前記グローバルプリチャージ・イコライズ回路を非
活性化するとともに、各前記メモリブロックにおいて、
前記書込制御回路、前記複数の書込選択ゲート、前記複
数の読出選択ゲート、および前記センスアンプ回路のそ
れぞれを活性化するとともに、前記プリチャージ・イコ
ライズ回路を非活性化する、請求項３に記載の半導体記
憶装置。 - 【請求項５】 前記制御回路は、前記通常動作時のライ
トモードにおいて、前記グローバルプリチャージ・イコ
ライズ回路を活性化し、さらに、選択された１つのメモ
リブロックにおいて、前記書込制御回路、前記複数の書
込選択ゲート、および前記プリチャージ・イコライズ回
路のそれぞれを活性化するとともに、前記複数の読出選
択ゲートおよび前記センスアンプ回路のそれぞれを非活
性化し、前記通常動作時のリードモードにおいて、前記
グローバルプリチャージ・イコライズ回路を非活性化
し、さらに、選択された１つのメモリブロックにおい
て、前記複数の読出選択ゲートおよび前記センスアンプ
回路のそれぞれを活性化するとともに、前記書込制御回
路、前記複数の書込選択ゲート、および前記プリチャー
ジ・イコライズ回路のそれぞれを非活性化する、請求項
３に記載の半導体記憶装置。 - 【請求項６】 前記テストは、電圧ストレスの印加によ
って潜在欠陥を顕在化するためのバーンイン試験に相当
し、 前記テストにおいて、前記メモリセル行およびメモリセ
ル列のうちの少なくとも一方は、複数個ずつ同時に選択
される、請求項１から５に記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002044527A JP2003249097A (ja) | 2002-02-21 | 2002-02-21 | 半導体記憶装置 |
| US10/223,292 US6704238B2 (en) | 2002-02-21 | 2002-08-20 | Semiconductor memory device including data bus pairs respectively dedicated to data writing and data reading |
| DE10247434A DE10247434A1 (de) | 2002-02-21 | 2002-10-11 | Halbleiterspeichervorrichtung mit Datenbuspaaren für das Datenschreiben und das Datenlesen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002044527A JP2003249097A (ja) | 2002-02-21 | 2002-02-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003249097A true JP2003249097A (ja) | 2003-09-05 |
Family
ID=27678449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002044527A Pending JP2003249097A (ja) | 2002-02-21 | 2002-02-21 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6704238B2 (ja) |
| JP (1) | JP2003249097A (ja) |
| DE (1) | DE10247434A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7184347B2 (en) | 2004-07-30 | 2007-02-27 | Samsung Electronics Co., Ltd. | Semiconductor memory devices having separate read and write global data lines |
| JP2007072616A (ja) * | 2005-09-05 | 2007-03-22 | Sony Corp | 共有メモリ装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492881B2 (en) * | 2001-01-31 | 2002-12-10 | Compaq Information Technologies Group, L.P. | Single to differential logic level interface for computer systems |
| US6992939B2 (en) * | 2004-01-26 | 2006-01-31 | Micron Technology, Inc. | Method and apparatus for identifying short circuits in an integrated circuit device |
| US7200693B2 (en) | 2004-08-27 | 2007-04-03 | Micron Technology, Inc. | Memory system and method having unidirectional data buses |
| US7336546B2 (en) * | 2005-02-09 | 2008-02-26 | International Business Machines Corporation | Global bit select circuit with dual read and write bit line pairs |
| US7209405B2 (en) * | 2005-02-23 | 2007-04-24 | Micron Technology, Inc. | Memory device and method having multiple internal data buses and memory bank interleaving |
| US20070028027A1 (en) * | 2005-07-26 | 2007-02-01 | Micron Technology, Inc. | Memory device and method having separate write data and read data buses |
| TWI484499B (zh) * | 2012-09-14 | 2015-05-11 | Univ Nat Chiao Tung | 靜態隨機存取記憶體 |
| US9520165B1 (en) * | 2015-06-19 | 2016-12-13 | Qualcomm Incorporated | High-speed pseudo-dual-port memory with separate precharge controls |
| US9959912B2 (en) | 2016-02-02 | 2018-05-01 | Qualcomm Incorporated | Timed sense amplifier circuits and methods in a semiconductor memory |
| US12374374B2 (en) * | 2020-05-12 | 2025-07-29 | Xenergic Ab | Precharge circuitry for memory |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0811979B1 (en) * | 1990-12-25 | 2004-02-11 | Mitsubishi Denki Kabushiki Kaisha | A semiconductor memory device |
| JP4748828B2 (ja) * | 1999-06-22 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
-
2002
- 2002-02-21 JP JP2002044527A patent/JP2003249097A/ja active Pending
- 2002-08-20 US US10/223,292 patent/US6704238B2/en not_active Expired - Fee Related
- 2002-10-11 DE DE10247434A patent/DE10247434A1/de not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7184347B2 (en) | 2004-07-30 | 2007-02-27 | Samsung Electronics Co., Ltd. | Semiconductor memory devices having separate read and write global data lines |
| JP2007072616A (ja) * | 2005-09-05 | 2007-03-22 | Sony Corp | 共有メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030156487A1 (en) | 2003-08-21 |
| DE10247434A1 (de) | 2003-09-18 |
| US6704238B2 (en) | 2004-03-09 |
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