JP2003249648A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】バッファ膜を用いる歪シリコンチャネルトラン
ジスタでは、歪シリコン膜の結晶性や表面ラフネスに起
因するゲートリーク電流が発生し、トランジスタの動作
特性が劣化してしまうため、ゲートリーク電流の小さい
歪シリコンチャネルトランジスタの構造と製造方法を提
供する。 【解決手段】半導体基板の主表面上に形成されたソース
領域となる第１半導体膜と、第１半導体膜上に積層され
た第２半導体膜と、第２半導体膜上に積層されたドレイ
ン領域となる第３半導体膜を有する電界効果型トランジ
スタにおいて、第２半導体膜の側面上に第４半導膜を形
成し、この第４半導体膜をチャネル領域とした半導体装
置によって達成される。 【効果】第２半導体膜の側面上にチャネル領域となる第
４半導膜を直接、形成することで、結晶欠陥が少なく、
表面ラフネスの小さい歪シリコン膜を得られ、ゲートリ
ーク電流を低減できる効果を得られた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は歪シリコンをチャネ
ルに用いた電界効果トランジスタである歪シリコンチャ
ネル電界効果トランジスタおよびその製造方法に係り、
特にゲートリーク電流の小さい縦型歪シリコンチャネル
電界効果トランジスタ構造とその製造方法に関する。

【０００２】

【従来の技術】従来知られているシリコンゲルマニウム
を適用した電界効果トランジスタの構造を図２を用いて
説明する。主表面の結晶面が（１００）の単結晶シリコ
ンの基板２０１の上にはシリコンゲルマニウムからなる
バッファ膜２０２が形成されている。バッファ膜２０２
の厚さは例えば５マイクロメーターで、Ｇｅ組成比は図
３に示すように膜厚方向にＧｅ組成比が傾斜するように
変調されている。シリコンゲルマニウム膜中のＧｅ組成
比が増加するとシリコンゲルマニウム膜の結晶格子の格
子距離が大きくなる。バッファ膜２０２の上にシリコン
膜を形成すると、シリコン膜は下地となるシリコンゲル
マニウム膜の結晶格子定数に合わせて結晶成長するため
に、本来のシリコン結晶の格子が基板２０１の主表面と
平行な面内で引っ張られるために、歪シリコン膜２０３
が形成される。歪シリコン膜２０３の上にはゲート絶縁
膜２０４が形成されている。ゲート絶縁膜２０４の上に
はゲート電極２０５が形成されており、ゲート電極２０
５の側面にはサイドスペーサ２０６が形成されている。
ゲート絶縁膜２０４の下のチャネル領域は歪シリコン膜
２０３の中に形成される。M. V.FischettiとS. E. Laux
がジャーナル オブアプライド フィジックス 第８０
巻１５号１９９６年の２２３４ページから２２５２ペー
ジ（Journal of Applied Physics, vol. ８０ No.１５
(１９９６）pp．２２３４−２２５２）で報告している
ように、歪シリコン中の電子や正孔の移動度は歪のない
シリコンに比べ、数十％から数百％増加する。よって、
ソース領域２０７ａとドレイン領域２０７ｂの間を流れ
る電子や正孔はゲート絶縁膜２０４の下のチャネル領域
を高速に走行でき、トランジスタを高速に動作させるこ
とができる。このように歪ませたシリコン結晶をチャネ
ルに適用するデバイスは例えば２００１年ブイエルエス
アイ シンポジウム テクニカルダイジェスト５９ペー
ジから６０ページ(2001 Symposium on VLSI Technology
pp５９−６０)に記載されている。

【０００３】

【発明が解決しようとする課題】上記の従来構造では、
チャネル領域を形成するシリコン膜に引っ張り応力をか
けるために、格子緩和したシリコンゲルマニウム膜を形
成する必要がある。格子緩和したシリコンゲルマニウム
膜の形成には、シリコン基板上へのシリコンゲルマニウ
ム膜の形成時に、ＳｉとＧｅ組成比を徐々に増加させた
バッファ膜（バッファＳｉＧｅ層）をシリコン基板と緩
和シリコンゲルマニウム層（膜）との間に設ける必要が
あった。このバッファ膜は結晶性が悪く、表面に凹凸が
発生するため、バッファ膜の上に形成する歪シリコン膜
の結晶性や表面ラフネスは劣化してしまう問題があっ
た。歪シリコン膜の結晶性やラフネスが劣化するとゲー
ト電極からチャネル領域への漏れ電流（ゲートリーク電
流）が発生し、トランジスタの動作特性が劣化してしま
う。

【０００４】本発明の目的は、ゲートリーク電流の少な
い歪シリコントランジスタを提供することである。

【０００５】本発明の他の目的は、ゲートリーク電流の
少ない歪シリコントランジスタの製造方法を提供するこ
とである。

【０００６】

【課題を解決するための手段】上記目的のゲートリーク
電流の少ない半導体装置のためには、半導体基板の主表
面上に形成された第１半導体膜と、前記第１半導体膜上
に積層される第２半導体膜と、前記第２半導体膜上に積
層された第３半導体膜と、前記第２半導体膜の積層され
ていない側面に定常状態の結晶格子定数とは異なった結
晶格子定数を有する物質によって形成された第４半導膜
とを有している半導体装置を達成することである。

【０００７】また、ゲートリーク電流の少ない半導体装
置の製造方法のためには、半導体基板の主表面上に第１
絶縁膜を形成する工程と、第１絶縁膜の上に第２絶縁膜
を形成する工程と、第２絶縁膜の上に第３絶縁膜を形成
する工程と、第３絶縁膜の上に第４絶縁膜を形成する工
程と、第４絶縁膜の上に第５絶縁膜を形成する工程と、
第１絶縁膜から第５絶縁膜を開口して半導体基板の表面
を露出させる工程と、開口部に第１半導体膜を形成する
工程と、第１半導体膜の上に第２半導体膜を形成する工
程と、第２半導体膜の上に第３半導体膜を形成する工程
とを有する製造方法によって達成される。

【０００８】さらに、前述の製造方法に加えて、第２の
半導体膜の側面上に第４の半導体膜を形成する工程を有
する製造方法によって、達成される。

【０００９】

【発明の実施の形態】以下に図３６を用いて、本発明の
縦型ゲートＭＯＳの構造の概要を説明する。

【００１０】図３６において、３５０１はＭＯＳトラン
ジスタのドレイン、３５０５はゲート、３５０８はソー
スとなる。ゲートの下には、ゲート絶縁膜３５０２が設
けられ、この下に歪シリコンが形成されている。更に、
歪シリコンは、ＳｉＧｅ層の上に形成されている。３５
０３と３５０７はそれぞれドレインとソースの絶縁物
で、例えば、リンがドープされたガラス（ＰＳＧ）など
が用いられる。また、３５０４及び３５０６はそれぞれ
ドレインとソースのＳｉＮなどによる絶縁物である。本
願発明では、ゲート絶縁膜下の歪シリコンのチャネル内
を正孔が高速に移動することが可能となり、高速なスイ
ッチングや信号伝達が可能な半導体素子を提供できる。

【００１１】このようにＳｉＧｅ層にＳｉ層を設けるこ
とで、Ｓｉ層は歪Ｓｉ層となり、高速なチャネルを形成
できる。これは、歪ＳｉとＳｉＧｅ層とでの格子定数の
違いから、Ｓｉの図３６中の縦方向が広げられて歪Ｓｉ
となる。

【００１２】このような構成によって、従来のバッファ
層を無くすことが可能となり、欠陥発生の低い歪シリコ
ン層を形成できる。また、膜圧制御によって、ゲート長
（図中縦方向）を例えば２０ｎｍ以下などに短くでき
る。

【００１３】又、本願の構造は、円筒形でも立方体でも
構成できるので、円筒形であれば、円周上のいずれの部
位からゲートを取り出す、または、ゲート電極を形成す
る構造にもできる。また、立方体であれば、いずれの面
からもゲートを取り出す、または、ゲート電極を形成す
ることが可能となる。

【００１４】（実施例１）以下、本発明の一実施例を説
明する。本実施例では、バッファ膜を使用せずに歪シリ
コン膜をチャネル領域として動作させる縦型電界効果ト
ランジスタについて、図１を用いて説明する。

【００１５】主表面の結晶面が（１００）の単結晶シリ
コンの基板１０１には、リン濃度が１０¹⁵〜１０¹⁶／cm
³ のｎ型ウェル１０２が形成されている。ｎ型ウェル１
０２の上面には、配線となる濃度１０¹⁹〜１０²⁰／cm³
のｐ型拡散膜１０３が形成されている。また、ｎ型ウェ
ル１０２はトレンチ分離法によって形成された分離用酸
化膜１０４によって他の領域と電気的に絶縁されてい
る。ｐ型拡散膜１０３の上には第１シリコン膜１０５が
形成されている。第１シリコン膜１０５の側面には第１
ｐ型シリコン膜１０６が形成されており、第１ｐ型シリ
コン膜１０６の側面にはボロンを含む第１酸化膜１０７
が形成されており、第１酸化膜１０７の上には第１窒化
膜１１２が積層されている。第１シリコン膜１０５の上
にはシリコンゲルマニウム膜１０８が積層されている。
シリコンゲルマニウム膜１０８の側面には歪シリコン膜
１０９が形成されている。歪シリコン膜１０９の側面に
はゲート絶縁膜１１０が形成されており、ゲート絶縁膜
１１０の側面にはゲート電極１１１が形成されている。
シリコンゲルマニウム膜１０８の上には第２シリコン膜
１１３が積層されている。第２シリコン膜１１３の側面
には第２ｐ型シリコン膜１１４が形成されている。第２
ｐ型シリコン膜１１４の側面にはボロンを含む第２酸化
膜１１５と第２窒化膜１１６が形成されている。第２シ
リコン膜１１３の上部にはソースまたはドレイン電極と
なる多結晶シリコン膜１１７が形成されており、多結晶
シリコン膜１１７の上部には第３窒化膜１１８が形成さ
れている。

【００１６】この構造では、ソースまたはドレイン領域
としての第１ｐ型シリコン膜１０６と第２ｐ型シリコン
膜１１４，チャネル領域となる歪シリコン膜１０９、そ
してゲート絶縁膜１１０とゲート電極１１１が形成され
て、縦型電界トランジスタを構成している。本トランジ
スタの動作測定を調べた結果、ゲートリーク電流はゲー
ト電圧１.０ボルトのとき、７×１０^-4アンペア／cm²と
なり、十分に小さいことが分かった。

【００１７】（実施例２）以下、本発明の他の一実施例
を説明する。本実施例では、インバータ回路を構成した
トランジスタ構造に関して説明する。

【００１８】図４は作製したインバータ回路の断面概略
構造図である。主表面の結晶面が（１００）の単結晶シ
リコンの基板１０１には、リン濃度が１０¹⁵ 〜１０¹⁶
／cm³ のｎ型ウェル１０２ａとボロン濃度が１０¹⁵〜１
０¹⁶／cm³ のｐ型ウェル１０２ｂが形成されている。ｎ
型ウェル１０２ａの上面には、配線となる濃度１０¹⁹〜
１０²⁰／cm³ のｐ型拡散膜１０３ａが形成され、ｐ型ウ
ェル１０２ｂの上面には、配線となる濃度１０¹⁹〜１０
²⁰／cm³ のｎ型拡散膜１０３ｂが形成されている。ま
た、ｎ型ウェル１０２ａやｐ型ウェル１０２ｂはトレン
チ分離法によって形成された分離用酸化膜１０４によっ
て他の領域と電気的に絶縁されている。ｐ型拡散膜１０
３ａの上には第１シリコン膜１０５ａが形成され、ｎ型
拡散膜１０３ｂの上には第１シリコン膜１０５ｂが形成
されている。第１シリコン膜１０５ａの側面には第１ｐ
型シリコン膜１０６ａが形成され、第１シリコン膜１０
５ｂの側面には第１ｎ型シリコン膜１０６ｂが形成され
ている。第１ｐ型シリコン膜１０６ａの側面にはボロン
を含む第１酸化膜１０７ａが形成され、第１ｎ型シリコ
ン膜１０６ｂの側面にはリンを含む第１酸化膜１０７ｂ
が形成されている。第１酸化膜１０７ａ，第１酸化膜１
０７ｂの上には第１窒化膜１１２が積層されている。第
１シリコン膜１０５ａの上にはシリコンゲルマニウム膜
108ａが積層され、第１シリコン膜１０５ｂの上にはシ
リコンゲルマニウム膜１０８ｂが積層されている。シリ
コンゲルマニウム膜１０８ａの側面には歪シリコン膜１
０９ａが形成され、シリコンゲルマニウム膜１０８ｂの
側面には歪シリコン膜１０９ｂが形成されている。歪シ
リコン膜１０９ａや歪シリコン膜１０９ｂの側面には厚
さ２.０ ナノメートルのシリコン酸化膜のゲート絶縁膜
１１０が形成されている。ゲート絶縁膜１１０の側面に
は多結晶シリコンのゲート電極１１１ａやゲート電極１
１１ｂが形成されている。シリコンゲルマニウム膜１０
８ａの上には第２シリコン膜１１３ａが積層され、シリ
コンゲルマニウム膜１０８ｂの上には第２シリコン膜１
１３ｂが積層されている。第２シリコン膜１１３ａの側
面には第２ｐ型シリコン膜１１４ａが形成され、第２シ
リコン膜１１３ｂの側面には第２ｎ型シリコン膜１１４
ｂが形成されている。第２ｐ型シリコン膜１１４ａの側
面にはボロンを含む第２酸化膜１１５ａが形成され、第
２ｎ型シリコン膜１１４ｂの側面にはリンを含む第２酸
化膜１１５ｂが形成されている。第２シリコン膜１１３
ａの上部にはソースまたはドレイン電極となる多結晶シ
リコン膜１１７ａが形成され、第２シリコン膜１１３ｂ
の上部にはソースまたはドレイン電極となる多結晶シリ
コン膜１１７ｂが形成されている。多結晶シリコン膜11
7aや多結晶シリコン膜１１７ｂの上部には第３窒化膜１
１８が形成されている。第３窒化膜１１８の一部は開口
されており、銅の第１電極４０１ａや銅の第１電極４０
１ｂが接続されている。また、ｐ型拡散層１０３ａの一
部には銅の第２電極４０２ａが接続されており、ｎ型拡
散層１０３ｂの一部には銅の第２電極402ｂが接続され
ている。第１電極４０１ａ，第１電極４０１ｂ，第２電
極４０２ａ，第２電極４０２ｂ,ゲート電極１１１ａ,ゲ
ート電極１１１ｂは第３酸化膜４０３によって電気的に
絶縁されている。

【００１９】図４に示した構造では、ソースまたはドレ
イン領域としての第１ｐ型シリコン膜１０６ａと第２ｐ
型シリコン膜１１４ａ，チャネル領域となる歪シリコン
膜１０９ａ、そしてゲート絶縁膜１１０とゲート電極１
１１から成るｐ型電界トランジスタが構成されている。
また、同時に、ソースまたはドレイン領域としての第１
ｎ型シリコン膜１０６ｂと第２ｎ型シリコン膜１１４
ｂ，チャネル領域となる歪シリコン膜１０９ｂ、そして
ゲート絶縁膜１１０とゲート電極１１１から成るｎ型電
界トランジスタも構成されている。ｎ型トランジスタと
ｐ型トランジスタを構成できることから、二つのトラン
ジスタを接続することで様々なロジック回路を構成でき
る。

【００２０】図５は一例として、インバータ回路を構成
した際の配線状況を説明する平面図である。

【００２１】図３７は構成した半導体装置の等価回路で
ある。第２電極４０２ａに＋１.５Ｖの電位を与え、第
２電極４０２ｂには−１.５Ｖ の電位を与えた。また、
ゲート電極１１１ａに接続されている第３電極５０１ａ
とゲート電極１１１ｂに接続されている第３電極５０１
ｂとを結線して、入力信号を与えた。そして、第１電極
４０１ａと第１電極４０１ｂを接続し出力信号を取り出
した。このインバータ回路は正常に動作した。

【００２２】図３８はｎ型トランジスタの実効移動度の
評価結果である。破線はシリコン材料が本来有する移動
度の電界依存性である。実線で示しているのは、シリコ
ンに歪を入れた本発明のｎ型トランジスタである。本発
明のトランジスタにおける電子の移動度は、一般的なシ
リコンの移動度に比べて増大しており、高速な回路動作
が可能となったことが分かる。

【００２３】また、図３８のグラフによれば、本発明の
電子の実効移動度は、通常の結晶格子定数を有するシリ
コンの実効移動度に対して、電界強度０.７５Ｍ(Ｖ／c
m）から１.４Ｍ(Ｖ／cm）の範囲において、１.３５倍か
ら１.７０倍の実行移動度の向上が認められる。

【００２４】（実施例３）以下、本発明の他の一実施例
を説明する。本実施例では、インバータ回路を構成した
トランジスタの製造方法に関して説明する。

【００２５】図６から図３５は作製したインバータ回路
の製造方法を説明するための断面概略構造図である。図
６に示すように、主表面の結晶面が（１００）の単結晶
シリコンの基板１０１にドライエッチングによる浅溝形
成と酸化膜埋め込みによって素子分離用酸化膜１０４を
形成した。

【００２６】次に図７に示すように、レジスト６０１を
塗布，パターニング後、イオン打ち込み方によって、リ
ン濃度が１０¹⁵〜１０¹⁶／cm³ のｎ型ウェル１０２ａを
形成し、さらにイオン打ち込み法によって配線となるボ
ロン濃度１０¹⁹ 〜１０²⁰／cm³ のｐ型拡散膜１０３ａ
を形成した。

【００２７】次に図８に示すように、レジスト６０１を
塗布，パターニング後、イオン打ち込み方によって、ボ
ロン濃度が１０¹⁵〜１０¹⁶／cm³ のｐ型ウェル１０２ｂ
を形成し、さらにイオン打ち込み法によって配線となる
リン濃度１０¹⁹ 〜１０²⁰／cm³ のｎ型拡散膜１０３ｂ
を形成した。

【００２８】次に図９に示すように、素子分離用酸化膜
１０４，ｐ型拡散膜１０３ａ及びｎ型拡散膜１０３ｂの
上に化学気相成長（ＣＶＤ）法によって、厚さ５０ナノ
メートルの第１酸化膜１０７を形成した。

【００２９】次に図１０に示すように、レジスト６０１
を塗布，パターニング後、イオン打ち込み方によって第
１酸化膜１０７にリンを打ち込み、リン濃度１０²⁰／cm
³ の第１酸化膜１０７ｂを形成した。

【００３０】次に図１１に示すように、レジスト６０１
を塗布，パターニング後、イオン打ち込み方によって第
１酸化膜１０７にボロンを打ち込み、ボロン濃度１０²⁰
／cm³の第１酸化膜１０７ａを形成した。

【００３１】次に図１２に示すように、レジスト６０１
を剥離した後、厚さ１０ナノメートルの第１窒化膜１１
２をＣＶＤ法で堆積し、さらに厚さ２０ナノメートルの
第１犠牲酸化膜１２０１をＣＶＤ法で形成した。そし
て、厚さ１０ナノメートルの第２窒化膜１１６をＣＶＤ
法で形成した。

【００３２】次に図１３に示すように、第２窒化膜１１
６の上に厚さ５０ナノメートルの第２酸化膜１１５をＣ
ＶＤ法で形成後、レジスト６０１を塗布，パターニング
した。そして、イオン打ち込み方によって第２酸化膜１
１５にリンを打ち込み、リン濃度１０²⁰／cm³ の第２酸
化膜１１５ｂを形成した。

【００３３】次に図１４に示すように、レジスト６０１
を塗布，パターニング後、イオン打ち込み方によってボ
ロンを打ち込み、ボロン濃度１０²⁰／cm³ の第２酸化膜
115aを形成した。

【００３４】次に図１５に示すように、レジスト６０１
を塗布，パターニング後、ドライエッチングによって第
１開口部１５０１を形成した。

【００３５】次に図１６に示すように、第１開口部１５
０１の底部から順に選択エピタキシャル成長法によっ
て、第１シリコン膜１０５ｂ，シリコンゲルマニウム膜
108ｂ，第２シリコン膜１１３ｂを形成した。

【００３６】次に図１７に示すように、化学機械研磨
（ＣＭＰ）法によって、第２酸化膜１１５ａや第２酸化
膜１１５ｂの表面から飛び出している第２シリコン膜11
3ｂを除去し、第２シリコン膜１１３ｂを平坦化した。

【００３７】次に図１８に示すように、レジスト６０１
を塗布，パターニング後、ドライエッチングによって第
２開口部１８０１を形成した。

【００３８】次に図１９に示すように、第２開口部１８
０１の底部から順に選択エピタキシャル成長法によっ
て、第１シリコン膜１０５ａ，シリコンゲルマニウム膜
108ａ，第２シリコン膜１１３ａを形成した。

【００３９】次に図２０に示すように、ＣＭＰ法によっ
て、第２酸化膜１１５ａや第２酸化膜１１５ｂの表面か
ら飛び出している第２シリコン膜１１３ａを除去し、第
２シリコン膜１１３ａを平坦化した。

【００４０】次に図２１に示すように、ＣＶＤ法によっ
て、厚さ５０ナノメートルの多結晶シリコン膜１１７を
形成し、さらに、レジスト６０１を塗布，パターニング
した。そして、イオン打ち込み方によって多結晶シリコ
ン膜１１７にリンを打ち込み、リン濃度１０²⁰／cm³ の
多結晶シリコン膜１１７ｂを形成した。

【００４１】次に図２２に示すように、レジスト６０１
を塗布，パターニングした。そして、イオン打ち込み方
によって多結晶シリコン膜１１７にボロンを打ち込み、
ボロン濃度１０²⁰／cm³ の多結晶シリコン膜１１７ａを
形成した。

【００４２】次に図２３に示すように、レジスト６０１
を剥離した後、厚さ４０ナノメートルの第３窒化膜１１
８をＣＶＤ法で堆積した。

【００４３】次に図２４に示すように、レジスト６０１
を塗布，パターニングした後、レジスト６０１をマスク
にして第３窒化膜１１８，多結晶シリコン膜１１７ａと
多結晶シリコン膜１１７ｂ，第２酸化膜１１５ａと第２
酸化膜１１５ｂをドライエッチング法で除去した。

【００４４】次に図２５に示すように、ＣＶＤ法によっ
て、厚さ３０ナノメートルの第４窒化膜２５０１を形成
した。なお、第２窒化膜１１６や第３窒化膜１１８の上
にも第４窒化膜２５０１が形成されるため、互いに区分
できなくなる。この後の説明では、第４窒化膜２５０１
や第３窒化膜１１８は第２窒化膜１１６の一部とみな
す。

【００４５】次に図２６に示すように、異方性ドライエ
ッチングによって、多結晶シリコン膜１１７ａと多結晶
シリコン膜１１７ｂ，第２酸化膜１１５ａと第２酸化膜
115bの側面に第２窒化膜１１６を残した。

【００４６】次に図２７に示すように、フッ酸水による
ウエットエッチングによって、第１犠牲酸化膜１２０１
を除去した。

【００４７】次に図２８に示すように、熱酸化法によっ
てシリコンゲルマニウム膜１０８ａとシリコンゲルマニ
ウム膜１０８ｂの側面を酸化することで、第２犠牲酸化
膜２８０１を形成した。

【００４８】次に図２９に示すように、フッ酸水による
ウエットエッチングによって、第２犠牲酸化膜２８０１
を除去し、エッチバック領域２９０１を形成した。

【００４９】次に図３０に示すように、選択エピタキシ
ャル成長法によってシリコンゲルマニウム膜１０８ａと
シリコンゲルマニウム膜１０８ｂの側面に厚さ１５ナノ
メートルの歪シリコン膜１０９ａと歪シリコン膜１０９
ｂを形成した。

【００５０】次に図３１に示すように、歪シリコン膜１
０９ａと歪シリコン膜１０９ｂの側壁に、熱酸化法によ
って厚さ２.０ ナノメートルの酸化膜を形成後、アンモ
ニア雰囲気中で熱処理することでゲート絶縁膜１１０を
形成した。

【００５１】次に図３２に示すように、熱ＣＶＤ法によ
って厚さ５０ナノメートルの多結晶シリコン膜のゲート
電極１１１を第２窒化膜１１６の周囲，ゲート絶縁膜１
１０の側面，第１窒化膜１１２の上面に形成した。

【００５２】次に図３３に示すように、ドライエッチン
グ法によってゲート電極１１１をエッチングし、第４窒
化膜２５０１をマスクとしてゲート電極１１１ａとゲー
ト電極１１１ｂを形成した。

【００５３】次に図３４に示すように、第３酸化膜４０
３をＣＶＤ法で形成後、ＣＭＰ法で表面を平坦化した。

【００５４】次に図３５に示すように、第１電極４０１
ａと第１電極４０１ｂを多結晶シリコン膜１１７ａと多
結晶シリコン膜１１７ｂにそれぞれ接続させた。同様
に、第２電極４０２ａと第２電極４０２ｂをｐ型拡散層
１０３ａとｎ型拡散層１０３ｂにそれぞれ接続させた。

【００５５】以上、説明したようにｐ型トランジスタと
ｎ型トランジスタを同一の基板101の上に形成できた。

【００５６】なお、使用した図面の縦横の寸法は説明の
都合上、見やすいように適宜、縮小拡大させた。また、
酸化膜中にボロンやリンをイオン打ち込み法によって注
入したが、例えばＣＶＤ成膜中にホスフィンガス（ＰＨ
₃）やジボランガス(Ｂ₂Ｈ₆）を混入させることで、リン
やボロンを含む酸化膜を形成してもよい。

【００５７】

【発明の効果】本発明では、半導体基板の主表面上に形
成されたソース領域となる第１半導体膜と、第１半導体
膜上に積層された第２半導体膜と、第２半導体膜上に積
層されたドレイン領域となる第３半導体膜を有する電界
効果型トランジスタにおいて、第２半導体膜の側面上に
チャネル領域となる第４半導膜をバッファ膜なしで形成
することによって、結晶欠陥が少なく、表面ラフネスの
小さい歪シリコン膜を得られた。そして、歪シリコン膜
の結晶欠陥や表面ラフネスを抑制できるために、これま
で問題であったゲートリーク電流を低減できる効果を得
られた。

【００５８】また、本発明では、半導体基板の主表面上
に、第１絶縁膜を形成する工程と、第１絶縁膜の上に第
２絶縁膜を形成する工程と、第２絶縁膜の上に第３絶縁
膜を形成する工程と、第３絶縁膜の上に第４絶縁膜を形
成する工程と、第４絶縁膜の上に第５絶縁膜を形成する
工程と、第１絶縁膜から第５絶縁膜を開口して半導体基
板の表面を露出させる工程を有する半導体装置の製造方
法において、開口部にソース領域となる第１半導体膜を
形成する工程と、第１半導体膜の上に第２半導体膜を形
成する工程と、第２半導体膜の上にドレイン領域となる
第３半導体膜を形成する工程と、第２半導体膜の側面に
チャネル領域となる第４半導体膜を形成する工程によっ
て結晶欠陥が少なく、表面ラフネスの小さい歪シリコン
膜を製造できた。そして、この製造方法では、歪シリコ
ン膜の結晶欠陥や表面ラフネスを抑制でき、ゲートリー
ク電流を低減できる効果を得られた。

【図面の簡単な説明】

【図１】本発明の実施例１に係る半導体装置の一断面
図。

【図２】従来の半導体装置の一断面図。

【図３】従来の半導体装置のバッファ膜中のゲルマニウ
ム組成比を説明する図。

【図４】本発明の実施例２に係る半導体装置の一断面
図。

【図５】本発明の実施例２に係る半導体装置の一平面
図。

【図６】本発明の実施例３に係る半導体装置の製造工程
を説明するための半導体装置の断面図。

【図７】本発明の実施例３に係る半導体装置の製造工程
において、図６に示す工程の後の工程を説明するための
半導体装置の断面図。

【図８】本発明の実施例３に係る半導体装置の製造工程
において、図７に示す工程の後の工程を説明するための
半導体装置の断面図。

【図９】本発明の実施例３に係る半導体装置の製造工程
において、図８に示す工程の後の工程を説明するための
半導体装置の断面図。

【図１０】本発明の実施例３に係る半導体装置の製造工
程において、図９に示す工程の後の工程を説明するため
の半導体装置の断面図。

【図１１】本発明の実施例３に係る半導体装置の製造工
程において、図１０に示す工程の後の工程を説明するた
めの半導体装置の断面図。

【図１２】本発明の実施例３に係る半導体装置の製造工
程において、図１１に示す工程の後の工程を説明するた
めの半導体装置の断面図。

【図１３】本発明の実施例３に係る半導体装置の製造工
程において、図１２に示す工程の後の工程を説明するた
めの半導体装置の断面図。

【図１４】本発明の実施例３に係る半導体装置の製造工
程において、図１３に示す工程の後の工程を説明するた
めの半導体装置の断面図。

【図１５】本発明の実施例３に係る半導体装置の製造工
程において、図１４に示す工程の後の工程を説明するた
めの半導体装置の断面図。

【図１６】本発明の実施例３に係る半導体装置の製造工
程において、図１５に示す工程の後の工程を説明するた
めの半導体装置の断面図。

【図１７】本発明の実施例３に係る半導体装置の製造工
程において、図１６に示す工程の後の工程を説明するた
めの半導体装置の断面図。

【図１８】本発明の実施例３に係る半導体装置の製造工
程において、図１７に示す工程の後の工程を説明するた
めの半導体装置の断面図。

【図１９】本発明の実施例３に係る半導体装置の製造工
程において、図１８に示す工程の後の工程を説明するた
めの半導体装置の断面図。

【図２０】本発明の実施例３に係る半導体装置の製造工
程において、図１９に示す工程の後の工程を説明するた
めの半導体装置の断面図。

【図２１】本発明の実施例３に係る半導体装置の製造工
程において、図２０に示す工程の後の工程を説明するた
めの半導体装置の断面図。

【図２２】本発明の実施例３に係る半導体装置の製造工
程において、図２１に示す工程の後の工程を説明するた
めの半導体装置の断面図。

【図２３】本発明の実施例３に係る半導体装置の製造工
程において、図２２に示す工程の後の工程を説明するた
めの半導体装置の断面図。

【図２４】本発明の実施例３に係る半導体装置の製造工
程において、図２３に示す工程の後の工程を説明するた
めの半導体装置の断面図。

【図２５】本発明の実施例３に係る半導体装置の製造工
程において、図２４に示す工程の後の工程を説明するた
めの半導体装置の断面図。

【図２６】本発明の実施例３に係る半導体装置の製造工
程において、図２５に示す工程の後の工程を説明するた
めの半導体装置の断面図。

【図２７】本発明の実施例３に係る半導体装置の製造工
程において、図２６に示す工程の後の工程を説明するた
めの半導体装置の断面図。

【図２８】本発明の実施例３に係る半導体装置の製造工
程において、図２７に示す工程の後の工程を説明するた
めの半導体装置の断面図。

【図２９】本発明の実施例３に係る半導体装置の製造工
程において、図２８に示す工程の後の工程を説明するた
めの半導体装置の断面図。

【図３０】本発明の実施例３に係る半導体装置の製造工
程において、図２９に示す工程の後の工程を説明するた
めの半導体装置の断面図。

【図３１】本発明の実施例３に係る半導体装置の製造工
程において、図３０に示す工程の後の工程を説明するた
めの半導体装置の断面図。

【図３２】本発明の実施例３に係る半導体装置の製造工
程において、図３１に示す工程の後の工程を説明するた
めの半導体装置の断面図。

【図３３】本発明の実施例３に係る半導体装置の製造工
程において、図３２に示す工程の後の工程を説明するた
めの半導体装置の断面図。

【図３４】本発明の実施例３に係る半導体装置の製造工
程において、図３３に示す工程の後の工程を説明するた
めの半導体装置の断面図。

【図３５】本発明の実施例３に係る半導体装置の製造工
程において、図３４に示す工程の後の工程を説明するた
めの半導体装置の断面図。

【図３６】本発明の実施態様に係る半導体装置の構造
例。

【図３７】本発明の実施態様に係る半導体装置の等価回
路。

【図３８】本発明の実施態様に係る半導体装置の測定デ
ータ例。

【符号の説明】

１０１…基板、１０２…ｎ型ウェル、１０３…ｐ型拡散
膜、１０４…分離用酸化膜、１０５…第１シリコン膜、
１０６…第１ｐ型シリコン膜、１０７…第１酸化膜、１
０８…シリコンゲルマニウム膜、１０９…歪シリコン
膜、１１０…ゲート絶縁膜、１１１…ゲート電極、１１
２…第１窒化膜、１１３…第２シリコン膜、１１４…第
２ｐ型シリコン膜、１１５…第２酸化膜、１１６…第２
窒化膜、１１７…多結晶シリコン膜、１１８…第３窒化
膜、４０１，４０１ａ，４０１ｂ…第１電極、４０２,
４０２ａ,４０２ｂ…第２電極、５０１,５０１ａ,５０
１ｂ…第３電極、１２０１…第１犠牲酸化膜、１５０１
…第１開口部、１８０１…第２開口部、２５０１…第４
窒化膜、２８０１…第２犠牲酸化膜、２９０１…エッチ
バック領域、３５０１…ドレイン、３５０２…ゲート絶
縁膜（ＳｉＯＮ）、３５０３，３５０７…絶縁物(ＰＳ
Ｇ：リンドープガラス)、３５０４，３５０６…絶縁物
（ＳｉＮ）、３５０５…ゲート、３５０８…ソース。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 智志 東京都青梅市新町六丁目16番地の２ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F048 AA07 AB04 AC03 BA05 BA14 BB01 BB05 BC01 BC03 BD01 BD07 BD09 BE03 BG14 5F140 AA01 AA24 AB03 AC23 AC28 BA01 BA05 BA16 BA17 BB04 BC13 BE07 BE16 BF01 BF04 BG08 BG14 BG28 BG38 BH02 BH05 BJ01 BJ04 BJ27 BK13 CB04 CC03 CC12 CE07 CE20

Claims (10)

【特許請求の範囲】
1. 【請求項１】半導体基板の主表面上に形成された第１半
   導体膜と、 前記第１半導体膜上に積層される第２半導体膜と、 前記第２半導体膜上に積層された第３半導体膜と、 前記第２半導体膜の積層されていない側面に定常状態の
   結晶格子定数とは異なった結晶格子定数を有する物質に
   よって形成された第４半導膜とを有していることを特徴
   とする半導体装置。
2. 【請求項２】半導体基板の主表面上に形成された第１半
   導体膜を有するソース領域と、 前記第１半導体膜上に積層され、シリコンとシリコンと
   は異なる格子定数の物質を含む第２半導体膜と、 前記第２半導体膜上に積層された第３半導体膜を有する
   ドレイン領域と、 前記第２半導体膜の側面に歪シリコンによって形成され
   た第４半導膜が形成され、前記第４半導体膜上に絶縁膜
   を介して形成されたゲート電極とを備えたことを特徴と
   する半導体装置。
3. 【請求項３】請求項１あるいは請求項２において、 第２半導体膜の結晶格子常数が第４半導体膜の結晶格子
   常数よりも大きいことを特徴とする半導体装置。
4. 【請求項４】請求項１あるいは請求項２において、 第２半導体膜がシリコンゲルマニウム合金であり、第４
   半導体膜がシリコンであることを特徴とする半導体装
   置。
5. 【請求項５】半導体基板の主表面上に第１絶縁膜を形成
   する工程と、 前記第１絶縁膜の上に第２絶縁膜を形成する工程と、 前記第２絶縁膜の上に第３絶縁膜を形成する工程と、 前記第３絶縁膜の上に第４絶縁膜を形成する工程と、 前記第４絶縁膜の上に第５絶縁膜を形成する工程と、 前記第１絶縁膜から第５絶縁膜を開口して前記半導体基
   板の表面を露出させる工程と、 前記開口部に第１半導体膜を形成する工程と、 前記第１半導体膜の上に第２半導体膜を形成する工程
   と、 前記第２半導体膜の上に第３半導体膜を形成する工程を
   有することを特徴とする半導体装置の製造方法。
6. 【請求項６】請求項５において、 前記第２半導体膜の側面に第４半導体膜の形成工程を有
   することを特徴とする半導体装置の製造方法。
7. 【請求項７】請求項５又は６において、 前記第２絶縁膜を除去して露出した前記第２半導体膜の
   側面に酸化膜を形成し、前記酸化膜を取り除いた前記第
   ２半導体膜上に歪シリコンを形成する工程を有すること
   を特徴とする半導体装置の製造方法。
8. 【請求項８】請求項５乃至７のいずれか１項において、 前記第１半導体膜と前記第２半導体膜と前記第３半導体
   膜は、エピタキシャル成長によって形成する工程を有す
   ることを特徴とする半導体装置の製造方法。
9. 【請求項９】請求項５乃至７のいずれか１項において、 前記第１半導体膜はシリコンを含み、前記第２半導体膜
   はシリコンゲルマニウム合金を含むことを特徴とする半
   導体装置の製造方法。
10. 【請求項１０】請求項７において、 前記第２半導体膜の側面を酸化させた後にフッ酸水を含
    むエッチング液によって第２半導体膜の側面の前記酸化
    膜を除去する工程を有することを特徴とする半導体装置
    の製造方法。