JPH0423828B2 - - Google Patents
Info
- Publication number
- JPH0423828B2 JPH0423828B2 JP57114717A JP11471782A JPH0423828B2 JP H0423828 B2 JPH0423828 B2 JP H0423828B2 JP 57114717 A JP57114717 A JP 57114717A JP 11471782 A JP11471782 A JP 11471782A JP H0423828 B2 JPH0423828 B2 JP H0423828B2
- Authority
- JP
- Japan
- Prior art keywords
- nitride film
- substrate
- polycrystalline silicon
- layer
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/018—Manufacture or treatment of isolation regions comprising dielectric materials using selective deposition of crystalline silicon, e.g. using epitaxial growth of silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は半導体装置の製造方法に係り、特に半
導体装置の素子間分離方法に関する。
導体装置の素子間分離方法に関する。
(2) 技術の背景
近時、LSI等の高密度化に伴つて半導体素子間
の分離を極めて微細に行う技術の確立が要望され
ている。
の分離を極めて微細に行う技術の確立が要望され
ている。
半導体素子を高度に集積化したLSI等ではパタ
ーン描画については微細加工技術の進歩によりそ
の精度は向上しているが素子間分離を行うアイソ
レーシヨン技術についてはその分離壁の幅が２〜
5μmと大きく高密度化のためのネツクとなつてい
た。
ーン描画については微細加工技術の進歩によりそ
の精度は向上しているが素子間分離を行うアイソ
レーシヨン技術についてはその分離壁の幅が２〜
5μmと大きく高密度化のためのネツクとなつてい
た。
(3) 従来技術と問題点
素子間分離の方法としては、一般にはPN接合
と絶縁物による方法が広く提案されている。すな
わちPN接合分離方法は多くの方法が提案され、
例えばＰ型基板等では基板上にN+拡散層を埋込
むN+埋込み拡散方法、N+埋込みエピタキシヤル
層をＰ型基板等に埋込むN+埋込みエピタキシヤ
ル方法、或いはＰ型基板上にN+エピタキシヤル
層とＮエピタキシヤル層を二重に積んでエピタキ
シヤル層にP+拡散を行つて素子分離を行う二重
エピタキシヤル方法等があり、これらは例えばＮ
型エピタキシヤル層にP+拡散を行つて素子分離
する際のP+拡散壁が大きくなる。
と絶縁物による方法が広く提案されている。すな
わちPN接合分離方法は多くの方法が提案され、
例えばＰ型基板等では基板上にN+拡散層を埋込
むN+埋込み拡散方法、N+埋込みエピタキシヤル
層をＰ型基板等に埋込むN+埋込みエピタキシヤ
ル方法、或いはＰ型基板上にN+エピタキシヤル
層とＮエピタキシヤル層を二重に積んでエピタキ
シヤル層にP+拡散を行つて素子分離を行う二重
エピタキシヤル方法等があり、これらは例えばＮ
型エピタキシヤル層にP+拡散を行つて素子分離
する際のP+拡散壁が大きくなる。
更に絶縁分離方法として最も簡単なものは例え
ばＰ型の絶縁基板上にN+シリコン及びＮシリコ
ンを二重にエピタキシヤル成長させ、該エピタキ
シヤル成長層の表面より絶縁基板まで分離壁をＶ
型に選択エツチングするようなものが知られてい
る。この場合もＶ型の分離壁の幅は極めて大き
い。
ばＰ型の絶縁基板上にN+シリコン及びＮシリコ
ンを二重にエピタキシヤル成長させ、該エピタキ
シヤル成長層の表面より絶縁基板まで分離壁をＶ
型に選択エツチングするようなものが知られてい
る。この場合もＶ型の分離壁の幅は極めて大き
い。
第１図は上記したPN接合分離方法と絶縁分離
方法の長所を生かした混合方式による素子分離方
法を示すものであるが、まずＰ型のシリコン基板
１上にN+シリコン層２及びＮシリコン層３をエ
ピタキシヤル成長させ、表面にSiO2膜４を形成
し、素子分離すべき領域をはさんでシリコン層
２，３にＶ型の分離壁５となる選択エツチングを
行う（第１図ａ）。
方法の長所を生かした混合方式による素子分離方
法を示すものであるが、まずＰ型のシリコン基板
１上にN+シリコン層２及びＮシリコン層３をエ
ピタキシヤル成長させ、表面にSiO2膜４を形成
し、素子分離すべき領域をはさんでシリコン層
２，３にＶ型の分離壁５となる選択エツチングを
行う（第１図ａ）。
次に多結晶層６をＶ型のエツチングした分離壁
５とシリコン層３上のSiO2膜４の上に成長させ
る（第１図ｂ） 次にSiO2膜上の多結晶層を除去して素子分離
壁としてＶ溝内に多結晶シリコン等のつまつた分
離壁５が完成する（第１図ｃ）。この場合Ｖ溝内
の多結晶に空洞６を生じたり、Ｖ溝幅Ｌを小さく
することができず２〜3μmの幅とするのが限界で
あつた。
５とシリコン層３上のSiO2膜４の上に成長させ
る（第１図ｂ） 次にSiO2膜上の多結晶層を除去して素子分離
壁としてＶ溝内に多結晶シリコン等のつまつた分
離壁５が完成する（第１図ｃ）。この場合Ｖ溝内
の多結晶に空洞６を生じたり、Ｖ溝幅Ｌを小さく
することができず２〜3μmの幅とするのが限界で
あつた。
(4) 発明の目的
本発明は上記の欠点に鑑み、基板上にナイトラ
イド膜を形成し、次に多結晶シリコン層を形成し
て酸化処理を施して、該多結晶シリコン壁に形成
した酸化膜のみ残して該酸化膜壁を素子分離壁と
し、分離壁形成後にシリコンをエピタキシヤル成
長させて幅狭の素子間分離壁を得るようにした半
導体装置の製造方法を提供することを目的とする
ものである。
イド膜を形成し、次に多結晶シリコン層を形成し
て酸化処理を施して、該多結晶シリコン壁に形成
した酸化膜のみ残して該酸化膜壁を素子分離壁と
し、分離壁形成後にシリコンをエピタキシヤル成
長させて幅狭の素子間分離壁を得るようにした半
導体装置の製造方法を提供することを目的とする
ものである。
(5) 考案の構成
そして上記目的は本発明によれば、半導体基板
上にナイトライド膜を形成し、該ナイトライド膜
上に多結晶シリコンを選択的に形成して該多結晶
シリコンの表面を酸化し、エツチングにより該多
結晶シリコン側面の酸化膜壁と該酸化膜壁下端の
ナイトライド膜のみを残しその他の表出している
該多結晶シリコン及び該ナイトライド膜を除去し
て基板表面を露出させた後に、該基板上に高不純
物濃度の第１の半導体層を、残された該ナイトラ
イド膜が埋め込まれる状態になるまでエピタキシ
ヤル成長させ、その後に該第１の半導体層上に、
該第１の半導体層よりも低い不純物濃度の第２の
半導体層をエピタキシヤル成長させることを特徴
とする半導体装置の製造方法を提供することによ
つて達成される。
上にナイトライド膜を形成し、該ナイトライド膜
上に多結晶シリコンを選択的に形成して該多結晶
シリコンの表面を酸化し、エツチングにより該多
結晶シリコン側面の酸化膜壁と該酸化膜壁下端の
ナイトライド膜のみを残しその他の表出している
該多結晶シリコン及び該ナイトライド膜を除去し
て基板表面を露出させた後に、該基板上に高不純
物濃度の第１の半導体層を、残された該ナイトラ
イド膜が埋め込まれる状態になるまでエピタキシ
ヤル成長させ、その後に該第１の半導体層上に、
該第１の半導体層よりも低い不純物濃度の第２の
半導体層をエピタキシヤル成長させることを特徴
とする半導体装置の製造方法を提供することによ
つて達成される。
(6) 発明の実施例
本発明の一実施例を第２図について説明する。
第２図ａ乃至ｉは本発明の半導体素子の素子間
分離壁の製造工程を示す側断面図であり、本実施
例はMOS型集積回路の素子間分離に適用した場
合の態様であるが、基板及びエピタキシヤル層の
導電型を変えればバイポーラ型にも適用可であ
る。
分離壁の製造工程を示す側断面図であり、本実施
例はMOS型集積回路の素子間分離に適用した場
合の態様であるが、基板及びエピタキシヤル層の
導電型を変えればバイポーラ型にも適用可であ
る。
まず第２図ａに示すように、シリコン等の半導
体基板１として濃くドープされたP+型を選択し、
該基板上にSi3N4（以下ナイトライドと記す）膜
７を略1000Å厚に形成し、次に第２図ｂに示すよ
うに該ナイトライド膜２上に多結晶シリコン層８
を少なくとも0.5μm厚程度にCVD等で選択的に形
成する。該多結晶シリコン層８の厚さは素子分離
壁の高さ（深さ）と同一寸法になるので、例えば
MOS型トランジスタでは0.5〜1μm、バイポーラ
型トランジスタでは１〜2μm程度に選択する。
体基板１として濃くドープされたP+型を選択し、
該基板上にSi3N4（以下ナイトライドと記す）膜
７を略1000Å厚に形成し、次に第２図ｂに示すよ
うに該ナイトライド膜２上に多結晶シリコン層８
を少なくとも0.5μm厚程度にCVD等で選択的に形
成する。該多結晶シリコン層８の厚さは素子分離
壁の高さ（深さ）と同一寸法になるので、例えば
MOS型トランジスタでは0.5〜1μm、バイポーラ
型トランジスタでは１〜2μm程度に選択する。
次に第２図ｃに示すように多結晶シリコン層８
の表面に例えばウエツト酸素中で熱酸化処理を行
うことで多結晶シリコン層８上にほぼ1000Å厚の
酸化膜９ａを形成する。なお、多結晶シリコン層
８の厚み方向の側壁に形成された酸化膜９ｃが本
発明の分離壁となる部分である。さらに酸化処理
時間によつて酸化膜９ａ，９ｃの厚みがコントロ
ールされるので、これらの厚みｔを1μm以下と選
択することは極めて容易である。またナイトライ
ド膜７上にも薄い酸化膜９ｂが形成されるが、こ
れは Si3N4＋3O2→3SiO2＋2N2 によつて形成されたものである。
の表面に例えばウエツト酸素中で熱酸化処理を行
うことで多結晶シリコン層８上にほぼ1000Å厚の
酸化膜９ａを形成する。なお、多結晶シリコン層
８の厚み方向の側壁に形成された酸化膜９ｃが本
発明の分離壁となる部分である。さらに酸化処理
時間によつて酸化膜９ａ，９ｃの厚みがコントロ
ールされるので、これらの厚みｔを1μm以下と選
択することは極めて容易である。またナイトライ
ド膜７上にも薄い酸化膜９ｂが形成されるが、こ
れは Si3N4＋3O2→3SiO2＋2N2 によつて形成されたものである。
次に第２図ｄに示すように多結晶シリコン層８
及びナイトライド膜７上に形成した酸化膜９ａ，
９ｂをリアクテイブ・イオン・エツチング法によ
つてエツチングして多結晶シリコン層８の側壁部
の酸化膜９ｃのみを残す。
及びナイトライド膜７上に形成した酸化膜９ａ，
９ｂをリアクテイブ・イオン・エツチング法によ
つてエツチングして多結晶シリコン層８の側壁部
の酸化膜９ｃのみを残す。
次に第２図ｅに示すように多結晶シリコン層８
をエツチングにより選択的に取り除く。
をエツチングにより選択的に取り除く。
更に第２図ｆに示すように酸化膜９ｃをマスク
して基板１上のナイトライド膜７をエツチングす
る。このとき、シリコン酸化膜９の下のナイトラ
イド膜７ａは残る。こうして、例えば0.1μm程度
の細幅の分離壁１０が形成される。
して基板１上のナイトライド膜７をエツチングす
る。このとき、シリコン酸化膜９の下のナイトラ
イド膜７ａは残る。こうして、例えば0.1μm程度
の細幅の分離壁１０が形成される。
次に第２図ｇに示すように高不純物濃度のP+
型の半導体基板１上に、これと同様に高不純物濃
度のP+型のシリコンをナイトライド膜７ａが埋
め込まれる状態になるまでエピタキシヤル成長さ
せることで、実質的にP+型の半導体基板１内に
ナイトライド膜７ａが埋め込まれる状態になるま
でエピタキシヤル成長させることで、実質的に
P+型の半導体基板１内にナイトライド膜７ａが
埋め込まれた状態とされ、更にその上に、半導体
基板１よりも低不純物濃度のＰ型のシリコンをエ
ピタキシヤル成長させたエピタキシヤル層１１が
形成される。このＰ型エピタキシヤル層１１の島
内にＮチヤンネル型MOSトランジスタが常法に
より形成されるが、P+型基板１は完成後はチヤ
ンネルストツパとしての機能を果す。
型の半導体基板１上に、これと同様に高不純物濃
度のP+型のシリコンをナイトライド膜７ａが埋
め込まれる状態になるまでエピタキシヤル成長さ
せることで、実質的にP+型の半導体基板１内に
ナイトライド膜７ａが埋め込まれる状態になるま
でエピタキシヤル成長させることで、実質的に
P+型の半導体基板１内にナイトライド膜７ａが
埋め込まれた状態とされ、更にその上に、半導体
基板１よりも低不純物濃度のＰ型のシリコンをエ
ピタキシヤル成長させたエピタキシヤル層１１が
形成される。このＰ型エピタキシヤル層１１の島
内にＮチヤンネル型MOSトランジスタが常法に
より形成されるが、P+型基板１は完成後はチヤ
ンネルストツパとしての機能を果す。
第２図ｈ及びｉはMOS型トランジスタ及びバ
イポーラ型トランジスタに本発明の素子分離法を
適用した実施例を示すものであり、分離壁１０，
１０間にエピタキシヤル成長させたシリコン内に
通常の製造工程に従つてMOS型トランジスタの
ソースＳ、ドレインＤ、ゲートＧ並びにバイポー
ラ型トランジスタのエミツタＥ、コレクタＣ、ベ
ースＢを形成したものである。バイポーラ型の場
合は基板１はＰ型とし、その上にコレクタ埋没層
とするN+型及びコレクタ層とするＮ型エピタキ
シヤル層を順次形成してある。
イポーラ型トランジスタに本発明の素子分離法を
適用した実施例を示すものであり、分離壁１０，
１０間にエピタキシヤル成長させたシリコン内に
通常の製造工程に従つてMOS型トランジスタの
ソースＳ、ドレインＤ、ゲートＧ並びにバイポー
ラ型トランジスタのエミツタＥ、コレクタＣ、ベ
ースＢを形成したものである。バイポーラ型の場
合は基板１はＰ型とし、その上にコレクタ埋没層
とするN+型及びコレクタ層とするＮ型エピタキ
シヤル層を順次形成してある。
なお、上記構成においては、基板１に突出させ
た分離壁１０はシリコン酸化膜９ｃ部分とナイト
ライド膜７ａ部分で構成されるが、ナイトライド
膜への電荷の捕獲によつて発生するキヤリヤは基
板自体が濃くドープしたP+型であるためＮ型反
転チヤンネル形成にほとんど影響がなく、むしろ
ナトリウムイオン等の汚染物質の拡散を低減させ
る効果を有する。
た分離壁１０はシリコン酸化膜９ｃ部分とナイト
ライド膜７ａ部分で構成されるが、ナイトライド
膜への電荷の捕獲によつて発生するキヤリヤは基
板自体が濃くドープしたP+型であるためＮ型反
転チヤンネル形成にほとんど影響がなく、むしろ
ナトリウムイオン等の汚染物質の拡散を低減させ
る効果を有する。
(7) 発明の効果
本発明は叙上の如く構成させたので、SiO2の
壁を基板の所望位置に1μm以下の幅で自由に形成
することができるためLSIを高密度化できると共
に酸化膜壁の一部を構成するナイトライド膜は例
えばナトリウムイオン等の汚染物質を低減させる
ため素子の高性能化を計れる効果も有する。
壁を基板の所望位置に1μm以下の幅で自由に形成
することができるためLSIを高密度化できると共
に酸化膜壁の一部を構成するナイトライド膜は例
えばナトリウムイオン等の汚染物質を低減させる
ため素子の高性能化を計れる効果も有する。
第１図ａ，ｂ，ｃは従来の半導体装置の素子分
離方法を示す側断面図、第２図ａ乃至ｉは本発明
の半導体装置の素子分離方法を示す側断面図であ
る。 １……基板、７，７ａ……ナイトライド膜、８
……多結晶シリコン層、９ａ，９ｂ，９ｃ……酸
化膜、１０……分離壁、１１……エピタキシヤル
層。
離方法を示す側断面図、第２図ａ乃至ｉは本発明
の半導体装置の素子分離方法を示す側断面図であ
る。 １……基板、７，７ａ……ナイトライド膜、８
……多結晶シリコン層、９ａ，９ｂ，９ｃ……酸
化膜、１０……分離壁、１１……エピタキシヤル
層。
Claims (1)
- １ 半導体基板上にナイトライド膜を形成し、該
ナイトライド膜上に多結晶シリコンを選択的に形
成して該多結晶シリコンの表面を酸化し、エツチ
ングにより該多結晶シリコン側面の酸化膜壁と該
酸化膜壁下端のナイトライド膜のみを残しその他
の表出している該多結晶シリコン及び該ナイトラ
イド膜を除去して基板表面を露出させた後に、該
基板上に高不純物濃度の第１の半導体層を、残さ
れた該ナイトライド膜が埋め込まれる状態になる
までエピタキシヤル成長させ、その後に該第１の
半導体層上に、該第１の半導体層よりも低い不純
物濃度の第２の半導体層をエピタキシヤル成長さ
せることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114717A JPS595645A (ja) | 1982-07-01 | 1982-07-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114717A JPS595645A (ja) | 1982-07-01 | 1982-07-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS595645A JPS595645A (ja) | 1984-01-12 |
| JPH0423828B2 true JPH0423828B2 (ja) | 1992-04-23 |
Family
ID=14644852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57114717A Granted JPS595645A (ja) | 1982-07-01 | 1982-07-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595645A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0233248A1 (en) * | 1985-08-15 | 1987-08-26 | Ncr Corporation | Dielectric isolation structure for integrated circuits |
| JPS6450439A (en) * | 1987-08-21 | 1989-02-27 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPH01169940A (ja) * | 1987-12-24 | 1989-07-05 | Mitsubishi Electric Corp | 素子分離構造およびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
| US4200973A (en) * | 1978-08-10 | 1980-05-06 | Samuel Moore And Company | Method of making self-temperature regulating electrical heating cable |
-
1982
- 1982-07-01 JP JP57114717A patent/JPS595645A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS595645A (ja) | 1984-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4459325A (en) | Semiconductor device and method for manufacturing the same | |
| JPH0355984B2 (ja) | ||
| JPH09115921A (ja) | 半導体装置及びその製造方法 | |
| JPH025432A (ja) | 半導体装置の製造方法 | |
| JPH0786296A (ja) | 高速バイポーラトランジスタの製造方法 | |
| JPS58220445A (ja) | 半導体集積回路の製造方法 | |
| EP0126292A1 (en) | Semiconductor device having an element isolation layer and method of manufacturing the same | |
| JPH0423828B2 (ja) | ||
| JPH0974189A (ja) | 半導体装置の製造方法 | |
| US4546537A (en) | Method for producing a semiconductor device utilizing V-groove etching and thermal oxidation | |
| JPS6310895B2 (ja) | ||
| KR940010920B1 (ko) | Soi 구조의 반도체 장치 제조 방법 | |
| KR950003900B1 (ko) | Soi 구조의 반도체 장치 제조 방법 | |
| JPH0661343A (ja) | 半導体装置の製造方法 | |
| JPS59188936A (ja) | 半導体装置の製造方法 | |
| JP2500427B2 (ja) | バイポ―ラ型半導体装置の製造方法 | |
| JPH0338742B2 (ja) | ||
| KR100209765B1 (ko) | 바이모스 제조방법 | |
| JPH01214064A (ja) | 絶縁ゲート電界効果トランジスタおよびその製造方法 | |
| JPS60126846A (ja) | 半導体装置およびその製造方法 | |
| KR930010726B1 (ko) | 반도체 장치의 소자분리방법 | |
| JPH0514430B2 (ja) | ||
| JPS59177941A (ja) | 素子分離領域の製造方法 | |
| JPS63245939A (ja) | 半導体装置 | |
| JPH01101648A (ja) | 半導体装置の製造方法 |