JP2003258581A - クランプ回路 - Google Patents
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
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Abstract
(57)【要約】
【課題】 半導体集積回路装置の内部に設けられ、端子
電圧を所定電圧にクランプ可能で、クランプ電圧の温度
変動が小さいクランプ回路を提供する。 【解決手段】 通常動作時にＱ１２とＱ１４は線形領域
でオンとなる。低電位側をクランプするクランプ回路１
８において、入力電圧検出回路２０は端子電圧ＶinをＱ
１３でレベルシフトし直列抵抗回路２３で分圧して検出
電圧Ｖa1を出力し、基準電圧生成回路２１は０ＶをＱ１
５でレベルシフトし直列抵抗回路２５で分圧して基準電
圧Ｖr1を出力する。コンパレータ２２はＶa1とＶr1とを
比較し、Ｖa1がＶr1よりも低下するとＱ１１がオフから
オンに反転する。Ｑ１２とＱ１４、Ｑ１３とＱ１５はそ
れぞれ同一特性とされ、直列抵抗回路２３と２５の直列
抵抗値が等しい。高電位側をクランプするクランプ回路
１９も同様である。
電圧を所定電圧にクランプ可能で、クランプ電圧の温度
変動が小さいクランプ回路を提供する。 【解決手段】 通常動作時にＱ１２とＱ１４は線形領域
でオンとなる。低電位側をクランプするクランプ回路１
８において、入力電圧検出回路２０は端子電圧ＶinをＱ
１３でレベルシフトし直列抵抗回路２３で分圧して検出
電圧Ｖa1を出力し、基準電圧生成回路２１は０ＶをＱ１
５でレベルシフトし直列抵抗回路２５で分圧して基準電
圧Ｖr1を出力する。コンパレータ２２はＶa1とＶr1とを
比較し、Ｖa1がＶr1よりも低下するとＱ１１がオフから
オンに反転する。Ｑ１２とＱ１４、Ｑ１３とＱ１５はそ
れぞれ同一特性とされ、直列抵抗回路２３と２５の直列
抵抗値が等しい。高電位側をクランプするクランプ回路
１９も同様である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置として構成され当該半導体集積回路装置の信号入力端
子に入力される電圧をクランプするクランプ回路に関す
る。
置として構成され当該半導体集積回路装置の信号入力端
子に入力される電圧をクランプするクランプ回路に関す
る。
【０００２】
【発明が解決しようとする課題】近年、大規模半導体集
積回路装置（ＬＳＩ）について、その動作速度をより速
めるとともにチップ面積をより縮小化することを目的と
して製造工程の微細化が進んでいる。この微細化に伴っ
て、例えばＭＯＳデバイスの場合ゲート酸化膜の膜厚が
薄くなるため、十分な素子寿命を確保するためにゲート
印加電圧を低電圧化するとともに、素子の破壊を防止す
るために過大な電圧が印加されないように保護する必要
が生じる。
積回路装置（ＬＳＩ）について、その動作速度をより速
めるとともにチップ面積をより縮小化することを目的と
して製造工程の微細化が進んでいる。この微細化に伴っ
て、例えばＭＯＳデバイスの場合ゲート酸化膜の膜厚が
薄くなるため、十分な素子寿命を確保するためにゲート
印加電圧を低電圧化するとともに、素子の破壊を防止す
るために過大な電圧が印加されないように保護する必要
が生じる。
【０００３】前者に対しては、降圧回路を用いた電源電
圧の低電圧化が有効であり、主としてＬＳＩの内部ロジ
ック回路に用いられている。後者に対しては、外部信号
入力端子と内部回路との間に設けられたバッファ回路ま
たはインターフェース回路にクランプ回路を付加した
り、ＬＳＩの外部にクランプ回路を付加することが有効
である。
圧の低電圧化が有効であり、主としてＬＳＩの内部ロジ
ック回路に用いられている。後者に対しては、外部信号
入力端子と内部回路との間に設けられたバッファ回路ま
たはインターフェース回路にクランプ回路を付加した
り、ＬＳＩの外部にクランプ回路を付加することが有効
である。
【０００４】このクランプ回路に係る従来構成につい
て、自動車のＥＣＵ(Electronic Control Unit)に用い
られる回路構成を例に図２を参照しながら説明する。こ
の図２において、制御基板１には、バッテリ電圧ＶＢを
入力して制御用の電源電圧ＶDD（５Ｖ±５％）を出力す
る電源ＩＣ２、センサ信号や通信信号などを入力し種々
の制御を実行する制御ＩＣ３、および制御ＩＣ３の外部
に設けられたクランプ回路４が搭載されている。
て、自動車のＥＣＵ(Electronic Control Unit)に用い
られる回路構成を例に図２を参照しながら説明する。こ
の図２において、制御基板１には、バッテリ電圧ＶＢを
入力して制御用の電源電圧ＶDD（５Ｖ±５％）を出力す
る電源ＩＣ２、センサ信号や通信信号などを入力し種々
の制御を実行する制御ＩＣ３、および制御ＩＣ３の外部
に設けられたクランプ回路４が搭載されている。
【０００５】コネクタ５の端子５ｃから入力されるセン
サ信号および端子５ｄから入力される通信信号は、それ
ぞれ抵抗Ｒ１、Ｒ２を介して制御ＩＣ３内部のバッファ
回路６、７に入力される。制御ＩＣ３の外部において、
端子５ｃ、５ｄとグランド線８との間には上記クランプ
回路４を構成するツェナー電圧５．３Ｖのツェナーダイ
オードＤ１、Ｄ２が接続されている。
サ信号および端子５ｄから入力される通信信号は、それ
ぞれ抵抗Ｒ１、Ｒ２を介して制御ＩＣ３内部のバッファ
回路６、７に入力される。制御ＩＣ３の外部において、
端子５ｃ、５ｄとグランド線８との間には上記クランプ
回路４を構成するツェナー電圧５．３Ｖのツェナーダイ
オードＤ１、Ｄ２が接続されている。
【０００６】また、制御ＩＣ３の内部において、バッフ
ァ回路６、７の各入力端子とグランド線８との間にはそ
れぞれダイオードＤ３、Ｄ４が接続され、バッファ回路
６、７の各入力端子と制御電源線９との間にはそれぞれ
ダイオードＤ５、Ｄ６が接続されている。これらダイオ
ードＤ３〜Ｄ６により制御ＩＣ３内部のクランプ回路１
０が構成されている。
ァ回路６、７の各入力端子とグランド線８との間にはそ
れぞれダイオードＤ３、Ｄ４が接続され、バッファ回路
６、７の各入力端子と制御電源線９との間にはそれぞれ
ダイオードＤ５、Ｄ６が接続されている。これらダイオ
ードＤ３〜Ｄ６により制御ＩＣ３内部のクランプ回路１
０が構成されている。
【０００７】この構成では、バッファ回路６、７の入力
電圧は入力信号のレベルによらず５．３Ｖ以下、−ＶＦ
（約−０．５Ｖ）以上に制限される。従って、バッファ
回路６、７をはじめとする制御ＩＣ３の内部回路には、
高電位側が５Ｖ＋１０％（＝５．５Ｖ）、低電位側が−
１０％（＝−０．５Ｖ）の耐圧を持つＭＯＳデバイスの
製造工程（低耐圧デバイス工程）を採用できる。しか
し、制御ＩＣ３が多数の信号を入力する場合には、各信
号ごとにツェナーダイオードが必要となり、制御基板１
の面積が増大するとともにコストが上昇するという問題
がある。
電圧は入力信号のレベルによらず５．３Ｖ以下、−ＶＦ
（約−０．５Ｖ）以上に制限される。従って、バッファ
回路６、７をはじめとする制御ＩＣ３の内部回路には、
高電位側が５Ｖ＋１０％（＝５．５Ｖ）、低電位側が−
１０％（＝−０．５Ｖ）の耐圧を持つＭＯＳデバイスの
製造工程（低耐圧デバイス工程）を採用できる。しか
し、制御ＩＣ３が多数の信号を入力する場合には、各信
号ごとにツェナーダイオードが必要となり、制御基板１
の面積が増大するとともにコストが上昇するという問題
がある。
【０００８】これに対し、ツェナーダイオードＤ１、Ｄ
２を除いた場合、入力信号の高電位側の制限電圧は、電
源電圧ＶDDの電圧変動（５Ｖ±５％）を考慮すると５．
２５Ｖ＋ＶＦ（約６Ｖ弱）となる。このため、バッファ
回路６、７には上述した低耐圧デバイス工程を採用する
ことができず、例えば６Ｖの耐圧を持つＭＯＳデバイス
の製造工程（高耐圧デバイス工程）を採用する必要が生
じ、工程追加によるコストの増大や動作速度の低下など
の問題が生じてしまう。また、図２に示すクランプ回路
４、１０は、温度変化によるクランプ電圧の変動が比較
的大きいという特性を有している。
２を除いた場合、入力信号の高電位側の制限電圧は、電
源電圧ＶDDの電圧変動（５Ｖ±５％）を考慮すると５．
２５Ｖ＋ＶＦ（約６Ｖ弱）となる。このため、バッファ
回路６、７には上述した低耐圧デバイス工程を採用する
ことができず、例えば６Ｖの耐圧を持つＭＯＳデバイス
の製造工程（高耐圧デバイス工程）を採用する必要が生
じ、工程追加によるコストの増大や動作速度の低下など
の問題が生じてしまう。また、図２に示すクランプ回路
４、１０は、温度変化によるクランプ電圧の変動が比較
的大きいという特性を有している。
【０００９】本発明は上記事情に鑑みてなされたもの
で、その目的は、半導体集積回路装置の内部に設けら
れ、信号入力端子に印加される電圧を所定電圧にクラン
プ可能であって、そのクランプ電圧の温度変動が小さい
クランプ回路を提供することにある。
で、その目的は、半導体集積回路装置の内部に設けら
れ、信号入力端子に印加される電圧を所定電圧にクラン
プ可能であって、そのクランプ電圧の温度変動が小さい
クランプ回路を提供することにある。
【００１０】
【課題を解決するための手段】請求項１に記載した手段
によれば、入力電圧検出回路は、半導体集積回路装置の
信号入力端子に入力される電圧（端子電圧）を第１のト
ランジスタによりレベルシフトし第１の抵抗回路を介し
て検出電圧を出力し、基準電圧生成回路は、第２の電源
線の電圧を第２のトランジスタによりレベルシフトし第
２の抵抗回路を介して基準電圧を出力する。比較回路
は、これら検出電圧と基準電圧とを比較し、信号入力端
子と引込電圧を持つノードとの間に接続されたスイッチ
回路は、その比較結果であるクランプ動作指令信号に基
づいてオンオフ動作を行う。この場合、検出電圧と基準
電圧との相対関係において、検出電圧は端子電圧に相当
し、基準電圧は端子電圧に対するクランプ電圧に相当す
る。
によれば、入力電圧検出回路は、半導体集積回路装置の
信号入力端子に入力される電圧（端子電圧）を第１のト
ランジスタによりレベルシフトし第１の抵抗回路を介し
て検出電圧を出力し、基準電圧生成回路は、第２の電源
線の電圧を第２のトランジスタによりレベルシフトし第
２の抵抗回路を介して基準電圧を出力する。比較回路
は、これら検出電圧と基準電圧とを比較し、信号入力端
子と引込電圧を持つノードとの間に接続されたスイッチ
回路は、その比較結果であるクランプ動作指令信号に基
づいてオンオフ動作を行う。この場合、検出電圧と基準
電圧との相対関係において、検出電圧は端子電圧に相当
し、基準電圧は端子電圧に対するクランプ電圧に相当す
る。
【００１１】例えば高電位側のクランプ動作の場合、検
出電圧（端子電圧）が基準電圧（クランプ電圧）以下の
時にはスイッチ回路がオフ状態となり、端子電圧は半導
体集積回路装置内に形成された内部回路にそのまま与え
られる。一方、検出電圧（端子電圧）が基準電圧（クラ
ンプ電圧）を超えている時にはスイッチ回路がオン状態
となり、端子電圧はクランプ電圧を超えない範囲内に設
定されている引込電圧に近付く。そして、端子電圧がク
ランプ電圧以下になるとスイッチ回路がオフ状態に戻
る。
出電圧（端子電圧）が基準電圧（クランプ電圧）以下の
時にはスイッチ回路がオフ状態となり、端子電圧は半導
体集積回路装置内に形成された内部回路にそのまま与え
られる。一方、検出電圧（端子電圧）が基準電圧（クラ
ンプ電圧）を超えている時にはスイッチ回路がオン状態
となり、端子電圧はクランプ電圧を超えない範囲内に設
定されている引込電圧に近付く。そして、端子電圧がク
ランプ電圧以下になるとスイッチ回路がオフ状態に戻
る。
【００１２】これにより、過電圧の入力に対し端子電圧
を所望するクランプ電圧にクランプできる。本手段によ
れば、半導体集積回路装置の外付け部品は、電流を制限
するための抵抗等を除き不要となるので、半導体集積回
路装置が搭載された基板の面積を縮小できるとともにコ
ストを低減できる。
を所望するクランプ電圧にクランプできる。本手段によ
れば、半導体集積回路装置の外付け部品は、電流を制限
するための抵抗等を除き不要となるので、半導体集積回
路装置が搭載された基板の面積を縮小できるとともにコ
ストを低減できる。
【００１３】入力電圧検出回路と基準電圧生成回路は、
それぞれ抵抗回路とレベルシフト用のトランジスタとが
直列に接続された構成を備えており、両回路について抵
抗回路の構成を適宜設定することにより、クランプ電圧
を第２の電源電圧と異なる所望する値に設定することが
できる。
それぞれ抵抗回路とレベルシフト用のトランジスタとが
直列に接続された構成を備えており、両回路について抵
抗回路の構成を適宜設定することにより、クランプ電圧
を第２の電源電圧と異なる所望する値に設定することが
できる。
【００１４】また、入力電圧検出回路と基準電圧生成回
路は、ともに抵抗回路を有し且つ第１のトランジスタと
第２のトランジスタが同一特性とされているので、比較
回路に入力される検出電圧と基準電圧の温度特性はほぼ
等しくなる。従って、例えば車両に搭載されるＥＣＵな
ど温度変動範囲が広い機器に適用した場合であっても、
クランプ電圧が変動しにくいという効果が得られる。
路は、ともに抵抗回路を有し且つ第１のトランジスタと
第２のトランジスタが同一特性とされているので、比較
回路に入力される検出電圧と基準電圧の温度特性はほぼ
等しくなる。従って、例えば車両に搭載されるＥＣＵな
ど温度変動範囲が広い機器に適用した場合であっても、
クランプ電圧が変動しにくいという効果が得られる。
【００１５】請求項２に記載した手段によれば、第１の
抵抗回路の全抵抗値と第２の抵抗回路の全抵抗値が等し
く設定されているので、温度変動に対する第１、第２の
抵抗回路の抵抗値の変化が等しくなり、温度変動に対す
るクランプ電圧の変動が一層小さくなる。
抵抗回路の全抵抗値と第２の抵抗回路の全抵抗値が等し
く設定されているので、温度変動に対する第１、第２の
抵抗回路の抵抗値の変化が等しくなり、温度変動に対す
るクランプ電圧の変動が一層小さくなる。
【００１６】請求項３に記載した手段によれば、第１お
よび第２の抵抗回路は複数の抵抗性素子からなる分圧回
路であって、検出電圧および基準電圧は各分圧回路の分
圧点から取り出されるので、この分圧比を適宜設定する
ことによりクランプ電圧を任意に設定可能となる。
よび第２の抵抗回路は複数の抵抗性素子からなる分圧回
路であって、検出電圧および基準電圧は各分圧回路の分
圧点から取り出されるので、この分圧比を適宜設定する
ことによりクランプ電圧を任意に設定可能となる。
【００１７】請求項４に記載した手段によれば、第１の
電源線と第１および第２の抵抗回路との間にそれぞれ介
在する第３および第４のトランジスタは、イネーブル信
号に応じてオンオフ状態が切り替えられるスイッチ回路
として機能する。これにより、必要時においてのみ入力
電圧検出回路と基準電圧生成回路に電流を供給するよう
に制御でき、クランプ回路の消費電流を低減することが
できる。
電源線と第１および第２の抵抗回路との間にそれぞれ介
在する第３および第４のトランジスタは、イネーブル信
号に応じてオンオフ状態が切り替えられるスイッチ回路
として機能する。これにより、必要時においてのみ入力
電圧検出回路と基準電圧生成回路に電流を供給するよう
に制御でき、クランプ回路の消費電流を低減することが
できる。
【００１８】請求項５に記載した手段によれば、第１の
電源線と第１および第２の抵抗回路との間にそれぞれ介
在する第３および第４のトランジスタは、同一特性であ
ってそれぞれ入力電圧検出回路および基準電圧生成回路
に相等しいバイアス電流を供給するので、両回路はより
バランスのとれた状態で動作し、クランプ電圧は温度変
動による影響を受けにくくなる。
電源線と第１および第２の抵抗回路との間にそれぞれ介
在する第３および第４のトランジスタは、同一特性であ
ってそれぞれ入力電圧検出回路および基準電圧生成回路
に相等しいバイアス電流を供給するので、両回路はより
バランスのとれた状態で動作し、クランプ電圧は温度変
動による影響を受けにくくなる。
【００１９】請求項６に記載した手段によれば、クラン
プ電圧を超える電圧の入力に対して端子電圧がクランプ
電圧に固定されるので、Ａ／Ｄコンバータへの入力電圧
はそのクランプ動作開始時の電圧のまま保持され、クラ
ンプ動作時においても妥当な変換結果が得られる。
プ電圧を超える電圧の入力に対して端子電圧がクランプ
電圧に固定されるので、Ａ／Ｄコンバータへの入力電圧
はそのクランプ動作開始時の電圧のまま保持され、クラ
ンプ動作時においても妥当な変換結果が得られる。
【００２０】
【発明の実施の形態】以下、本発明の一実施形態につい
て図１を参照しながら説明する。図１は、入力電圧に対
する正負の過電圧保護機能を有する半導体集積回路装置
の電気的構成を示している。この半導体集積回路装置１
１（以下、ＩＣ１１と称す）は、車両の電子制御装置
（ＥＣＵ）内の制御基板（図示せず）に搭載されてい
る。
て図１を参照しながら説明する。図１は、入力電圧に対
する正負の過電圧保護機能を有する半導体集積回路装置
の電気的構成を示している。この半導体集積回路装置１
１（以下、ＩＣ１１と称す）は、車両の電子制御装置
（ＥＣＵ）内の制御基板（図示せず）に搭載されてい
る。
【００２１】制御基板には電源ＩＣ（図示せず）も搭載
されており、ＩＣ１１はこの電源ＩＣから電源端子１
２、１３を介して電源電圧ＶDDの供給を受けて動作する
ようになっている。この電源電圧ＶDDは、例えば５Ｖ±
５％の電圧精度を有している。各電源端子１２、１３
は、ＩＣ１１の内部においてそれぞれ高電位側の電源線
１４、低電位（ＧＮＤ）側の電源線１５に接続されてい
る。
されており、ＩＣ１１はこの電源ＩＣから電源端子１
２、１３を介して電源電圧ＶDDの供給を受けて動作する
ようになっている。この電源電圧ＶDDは、例えば５Ｖ±
５％の電圧精度を有している。各電源端子１２、１３
は、ＩＣ１１の内部においてそれぞれ高電位側の電源線
１４、低電位（ＧＮＤ）側の電源線１５に接続されてい
る。
【００２２】ＩＣ１１は、ＣＭＯＳプロセスにより製造
されており、Ａ／Ｄコンバータ１６をはじめ図示しない
各種のアナログ回路およびディジタル回路を備えてい
る。また、寿命を考慮した上でのＩＣ１１の素子耐圧
は、例えば高電位側が５．５Ｖ、低電位側が−０．５Ｖ
となっているため、入力端子１７（信号入力端子に相
当）に上記素子耐圧を超える電圧が印加されることがな
いように、高電位側をクランプするクランプ回路１８と
低電位側をクランプするクランプ回路１９とを備えてい
る。
されており、Ａ／Ｄコンバータ１６をはじめ図示しない
各種のアナログ回路およびディジタル回路を備えてい
る。また、寿命を考慮した上でのＩＣ１１の素子耐圧
は、例えば高電位側が５．５Ｖ、低電位側が−０．５Ｖ
となっているため、入力端子１７（信号入力端子に相
当）に上記素子耐圧を超える電圧が印加されることがな
いように、高電位側をクランプするクランプ回路１８と
低電位側をクランプするクランプ回路１９とを備えてい
る。
【００２３】Ａ／Ｄコンバータ１６は、入力端子１７か
ら入力された０．０Ｖから５．０Ｖの電圧範囲内の電圧
に対し、所定の分解能によりＡ／Ｄ変換を実行するよう
になっている。図１においては１チャンネルのみを示し
ているが、実際のＩＣでは複数の入力端子、複数チャン
ネルを持つＡ／Ｄコンバータおよびマルチプレクサが設
けられており、それに伴って各入力端子ごとにクランプ
回路１８、１９が設けられている。また、上記制御基板
においてＩＣ１１の各入力端子への信号経路には、電流
制限用の抵抗Ｒａが設けられている。
ら入力された０．０Ｖから５．０Ｖの電圧範囲内の電圧
に対し、所定の分解能によりＡ／Ｄ変換を実行するよう
になっている。図１においては１チャンネルのみを示し
ているが、実際のＩＣでは複数の入力端子、複数チャン
ネルを持つＡ／Ｄコンバータおよびマルチプレクサが設
けられており、それに伴って各入力端子ごとにクランプ
回路１８、１９が設けられている。また、上記制御基板
においてＩＣ１１の各入力端子への信号経路には、電流
制限用の抵抗Ｒａが設けられている。
【００２４】クランプ回路１８は、入力電圧検出回路２
０、基準電圧生成回路２１、コンパレータ２２（比較回
路に相当）、および入力端子１７と電源線１５との間に
接続されたＮチャネル型トランジスタＱ１１（スイッチ
回路に相当）から構成されている。
０、基準電圧生成回路２１、コンパレータ２２（比較回
路に相当）、および入力端子１７と電源線１５との間に
接続されたＮチャネル型トランジスタＱ１１（スイッチ
回路に相当）から構成されている。
【００２５】このうち入力電圧検出回路２０は、第１の
電源線１４と第２の電源線１５との間にＰチャネル型ト
ランジスタＱ１２（第３のトランジスタに相当）のソー
ス・ドレイン間、抵抗Ｒ１１とＲ１２との直列抵抗回路
２３（第１の抵抗回路に相当）およびＰチャネル型トラ
ンジスタＱ１３（第１のトランジスタに相当）のソース
・ドレイン間が直列に接続された構成となっている。ト
ランジスタＱ１２、Ｑ１３のゲートは、それぞれイネー
ブル信号線２４、入力端子１７に接続されている。
電源線１４と第２の電源線１５との間にＰチャネル型ト
ランジスタＱ１２（第３のトランジスタに相当）のソー
ス・ドレイン間、抵抗Ｒ１１とＲ１２との直列抵抗回路
２３（第１の抵抗回路に相当）およびＰチャネル型トラ
ンジスタＱ１３（第１のトランジスタに相当）のソース
・ドレイン間が直列に接続された構成となっている。ト
ランジスタＱ１２、Ｑ１３のゲートは、それぞれイネー
ブル信号線２４、入力端子１７に接続されている。
【００２６】また、基準電圧生成回路２１は、入力電圧
検出回路２０とほぼ同様の構成を備えている。すなわ
ち、電源線１４と１５との間にＰチャネル型トランジス
タＱ１４（第４のトランジスタに相当）のソース・ドレ
イン間、抵抗Ｒ１３とＲ１４との直列抵抗回路２５（第
２の抵抗回路に相当）およびＰチャネル型トランジスタ
Ｑ１５（第２のトランジスタに相当）のソース・ドレイ
ン間が直列に接続された構成となっている。トランジス
タＱ１４、Ｑ１５のゲートは、それぞれイネーブル信号
線２４、電源線１５に接続されている。
検出回路２０とほぼ同様の構成を備えている。すなわ
ち、電源線１４と１５との間にＰチャネル型トランジス
タＱ１４（第４のトランジスタに相当）のソース・ドレ
イン間、抵抗Ｒ１３とＲ１４との直列抵抗回路２５（第
２の抵抗回路に相当）およびＰチャネル型トランジスタ
Ｑ１５（第２のトランジスタに相当）のソース・ドレイ
ン間が直列に接続された構成となっている。トランジス
タＱ１４、Ｑ１５のゲートは、それぞれイネーブル信号
線２４、電源線１５に接続されている。
【００２７】ここで、トランジスタＱ１２とＱ１４、ト
ランジスタＱ１３とＱ１５は、それぞれ同一特性とされ
ており、直列抵抗回路２３と２５の直列抵抗値は互いに
等しく設定されている。
ランジスタＱ１３とＱ１５は、それぞれ同一特性とされ
ており、直列抵抗回路２３と２５の直列抵抗値は互いに
等しく設定されている。
【００２８】コンパレータ２２は、差動増幅回路２６と
出力回路２７とから構成されている。差動増幅回路２６
において、Ｐチャネル型トランジスタＱ１６とＱ１７は
差動入力トランジスタであって、反転入力端子に相当す
るトランジスタＱ１６のゲートは、分圧回路である直列
抵抗回路２３の分圧ノードに接続され、非反転入力端子
に相当するトランジスタＱ１７のゲートは、分圧回路で
ある直列抵抗回路２５の分圧ノードに接続されている。
出力回路２７とから構成されている。差動増幅回路２６
において、Ｐチャネル型トランジスタＱ１６とＱ１７は
差動入力トランジスタであって、反転入力端子に相当す
るトランジスタＱ１６のゲートは、分圧回路である直列
抵抗回路２３の分圧ノードに接続され、非反転入力端子
に相当するトランジスタＱ１７のゲートは、分圧回路で
ある直列抵抗回路２５の分圧ノードに接続されている。
【００２９】これらトランジスタＱ１６、Ｑ１７と電源
線１４との間にはトランジスタＱ１８が接続され、トラ
ンジスタＱ１６、Ｑ１７と電源線１５との間には、トラ
ンジスタＱ１９、Ｑ２０からなる能動負荷回路が接続さ
れている。トランジスタＱ１７とＱ２０との共通接続点
が、差動増幅回路２６の出力ノードｎ１である。なお、
トランジスタＱ１８のゲートは、バイアス電圧ＶBIAS1
を有するバイアス線２８に接続されている。
線１４との間にはトランジスタＱ１８が接続され、トラ
ンジスタＱ１６、Ｑ１７と電源線１５との間には、トラ
ンジスタＱ１９、Ｑ２０からなる能動負荷回路が接続さ
れている。トランジスタＱ１７とＱ２０との共通接続点
が、差動増幅回路２６の出力ノードｎ１である。なお、
トランジスタＱ１８のゲートは、バイアス電圧ＶBIAS1
を有するバイアス線２８に接続されている。
【００３０】出力回路２７は、電源線１４と１５との間
に出力ノードｎ２を挟んでＰチャネル型トランジスタＱ
２１とＮチャネル型トランジスタＱ２２とが直列に接続
された構成となっている。上記差動増幅回路２４の出力
ノードｎ１は、トランジスタＱ２２のゲートに接続さ
れ、さらにトランジスタＱ２３と位相補償用のコンデン
サＣ１１とを介して出力回路２２の出力ノードｎ２に接
続されている。また、出力ノードｎ２は、上述したトラ
ンジスタＱ１１のゲートに接続されている。
に出力ノードｎ２を挟んでＰチャネル型トランジスタＱ
２１とＮチャネル型トランジスタＱ２２とが直列に接続
された構成となっている。上記差動増幅回路２４の出力
ノードｎ１は、トランジスタＱ２２のゲートに接続さ
れ、さらにトランジスタＱ２３と位相補償用のコンデン
サＣ１１とを介して出力回路２２の出力ノードｎ２に接
続されている。また、出力ノードｎ２は、上述したトラ
ンジスタＱ１１のゲートに接続されている。
【００３１】一方、クランプ回路１９も上述したクラン
プ回路１８と同様の回路構成を備えており、入力電圧検
出回路２９、基準電圧生成回路３０、コンパレータ３１
（比較回路に相当）、および入力端子１７と電源線１４
との間に接続されたＰチャネル型トランジスタＱ２４
（スイッチ回路に相当）から構成されている。
プ回路１８と同様の回路構成を備えており、入力電圧検
出回路２９、基準電圧生成回路３０、コンパレータ３１
（比較回路に相当）、および入力端子１７と電源線１４
との間に接続されたＰチャネル型トランジスタＱ２４
（スイッチ回路に相当）から構成されている。
【００３２】ただし、上述したクランプ回路１８は低電
位側をクランプするために電源線１５を基準電源線とし
て構成されているのに対し、クランプ回路１９は高電位
側をクランプするために電源線１４を基準電源線として
構成されている点を異にする。すなわち、クランプ回路
１９においては、電源線１５が第１の電源線に相当し、
電源線１４が第２の電源線に相当する。従って、クラン
プ回路１９は、上述したクランプ回路１８において電源
線１４と１５とを入れ替えた接続にするとともに、各ト
ランジスタの導電型を入れ替えた構成となっている。
位側をクランプするために電源線１５を基準電源線とし
て構成されているのに対し、クランプ回路１９は高電位
側をクランプするために電源線１４を基準電源線として
構成されている点を異にする。すなわち、クランプ回路
１９においては、電源線１５が第１の電源線に相当し、
電源線１４が第２の電源線に相当する。従って、クラン
プ回路１９は、上述したクランプ回路１８において電源
線１４と１５とを入れ替えた接続にするとともに、各ト
ランジスタの導電型を入れ替えた構成となっている。
【００３３】ここで、クランプ回路１９におけるトラン
ジスタＱ２４〜Ｑ３６、抵抗Ｒ１５〜Ｒ１８、コンデン
サＣ１２、ノードｎ３、ｎ４は、それぞれクランプ回路
１８におけるトランジスタＱ１１〜Ｑ２３、抵抗Ｒ１１
〜Ｒ１４、コンデンサＣ１１、ノードｎ１、ｎ２に相当
する。また、抵抗Ｒ１５とＲ１６との直列抵抗回路３
２、抵抗Ｒ１７とＲ１８との直列抵抗回路３４、差動増
幅回路３５、出力回路３６、イネーブル信号線３３、バ
イアス線３７は、それぞれクランプ回路１８における直
列抵抗回路２３、直列抵抗回路２５、差動増幅回路２
６、出力回路２７、イネーブル信号線２４、バイアス線
２８に相当する。
ジスタＱ２４〜Ｑ３６、抵抗Ｒ１５〜Ｒ１８、コンデン
サＣ１２、ノードｎ３、ｎ４は、それぞれクランプ回路
１８におけるトランジスタＱ１１〜Ｑ２３、抵抗Ｒ１１
〜Ｒ１４、コンデンサＣ１１、ノードｎ１、ｎ２に相当
する。また、抵抗Ｒ１５とＲ１６との直列抵抗回路３
２、抵抗Ｒ１７とＲ１８との直列抵抗回路３４、差動増
幅回路３５、出力回路３６、イネーブル信号線３３、バ
イアス線３７は、それぞれクランプ回路１８における直
列抵抗回路２３、直列抵抗回路２５、差動増幅回路２
６、出力回路２７、イネーブル信号線２４、バイアス線
２８に相当する。
【００３４】次に、入力端子１７に対する過電圧保護動
作について説明する。まず、低電位側をクランプするク
ランプ回路１８の動作について説明する。イネーブル信
号線２４により与えられるイネーブル信号ＳEN1は、通
常動作時においてＬレベル（０Ｖ）となり、トランジス
タＱ１２とＱ１４は線形領域でオン状態となる。一方、
ＩＣ１１が低消費電力モードに設定されている場合に
は、イネーブル信号ＳEN1はＨレベル（ＶDD）となり、
トランジスタＱ１２とＱ１４はオフ状態となる。
作について説明する。まず、低電位側をクランプするク
ランプ回路１８の動作について説明する。イネーブル信
号線２４により与えられるイネーブル信号ＳEN1は、通
常動作時においてＬレベル（０Ｖ）となり、トランジス
タＱ１２とＱ１４は線形領域でオン状態となる。一方、
ＩＣ１１が低消費電力モードに設定されている場合に
は、イネーブル信号ＳEN1はＨレベル（ＶDD）となり、
トランジスタＱ１２とＱ１４はオフ状態となる。
【００３５】イネーブル信号ＳEN1がＬレベルの場合、
入力電圧検出回路２０から出力される検出電圧Ｖa1は、
ソースフォロアの接続形態を持つトランジスタＱ１３に
よるレベルシフトと直列抵抗回路２３による分圧作用と
によって決定される。入力端子１７の電圧をＶin、トラ
ンジスタＱ１２のドレイン・ソース間電圧（絶対値）を
ＶDS(Q12) 、トランジスタＱ１３のゲート・ソース間電
圧（絶対値）をＶGS(Q13) とし、抵抗Ｒ１１、Ｒ１２の
各抵抗値を符号と同じＲ１１、Ｒ１２で表せば、検出電
圧Ｖa1は次の（１）式で示す値となる。 Ｖa1＝Ｖin＋ＶGS(Q13)＋Ｒ１２／（Ｒ１１＋Ｒ１２） ×（ＶDD−ＶDS(Q12)−ＶGS(Q13)−Ｖin）…（１）
入力電圧検出回路２０から出力される検出電圧Ｖa1は、
ソースフォロアの接続形態を持つトランジスタＱ１３に
よるレベルシフトと直列抵抗回路２３による分圧作用と
によって決定される。入力端子１７の電圧をＶin、トラ
ンジスタＱ１２のドレイン・ソース間電圧（絶対値）を
ＶDS(Q12) 、トランジスタＱ１３のゲート・ソース間電
圧（絶対値）をＶGS(Q13) とし、抵抗Ｒ１１、Ｒ１２の
各抵抗値を符号と同じＲ１１、Ｒ１２で表せば、検出電
圧Ｖa1は次の（１）式で示す値となる。 Ｖa1＝Ｖin＋ＶGS(Q13)＋Ｒ１２／（Ｒ１１＋Ｒ１２） ×（ＶDD−ＶDS(Q12)−ＶGS(Q13)−Ｖin）…（１）
【００３６】一方、基準電圧生成回路２１から出力され
る基準電圧Ｖr1も、ソースフォロアの接続形態を持つト
ランジスタＱ１５によるレベルシフトと直列抵抗回路２
５による分圧作用とによって決定される。トランジスタ
Ｑ１４のドレイン・ソース間電圧（絶対値）をＶDS(Q1
4)、トランジスタＱ１５のゲート・ソース間電圧（絶対
値）をＶGS(Q15) とし、抵抗Ｒ１３、Ｒ１４の各抵抗値
を符号と同じＲ１３、Ｒ１４で表せば、基準電圧Ｖr1は
次の（２）式で示す値となる。 Ｖr1＝ＶGS(Q15) ＋Ｒ１４／（Ｒ１３＋Ｒ１４） ×（ＶDD−ＶDS(Q14) −ＶGS(Q15) ）…（２）
る基準電圧Ｖr1も、ソースフォロアの接続形態を持つト
ランジスタＱ１５によるレベルシフトと直列抵抗回路２
５による分圧作用とによって決定される。トランジスタ
Ｑ１４のドレイン・ソース間電圧（絶対値）をＶDS(Q1
4)、トランジスタＱ１５のゲート・ソース間電圧（絶対
値）をＶGS(Q15) とし、抵抗Ｒ１３、Ｒ１４の各抵抗値
を符号と同じＲ１３、Ｒ１４で表せば、基準電圧Ｖr1は
次の（２）式で示す値となる。 Ｖr1＝ＶGS(Q15) ＋Ｒ１４／（Ｒ１３＋Ｒ１４） ×（ＶDD−ＶDS(Q14) −ＶGS(Q15) ）…（２）
【００３７】上述したようにトランジスタＱ１２とＱ１
４、トランジスタＱ１３とＱ１５はそれぞれ同一特性と
されているので、次の（３）式と（４）式も成立する。 ＶDS(Q12) ＝ＶDS(Q14) ＝ＶDS …（３） ＶGS(Q13) ＝ＶGS(Q15) ＝ＶGS …（４）
４、トランジスタＱ１３とＱ１５はそれぞれ同一特性と
されているので、次の（３）式と（４）式も成立する。 ＶDS(Q12) ＝ＶDS(Q14) ＝ＶDS …（３） ＶGS(Q13) ＝ＶGS(Q15) ＝ＶGS …（４）
【００３８】また、直列抵抗回路２３と２５の直列抵抗
値が等しく設定されているので、特に端子電圧Ｖinが０
Ｖ付近である場合、入力電圧検出回路２０に流れる電流
と基準電圧生成回路２１に流れる電流とはほぼ等しくな
り、上記（３）式と（４）式に示す関係はより厳密に成
立する。
値が等しく設定されているので、特に端子電圧Ｖinが０
Ｖ付近である場合、入力電圧検出回路２０に流れる電流
と基準電圧生成回路２１に流れる電流とはほぼ等しくな
り、上記（３）式と（４）式に示す関係はより厳密に成
立する。
【００３９】コンパレータ２２は検出電圧Ｖa1と基準電
圧Ｖr1とを比較する。コンパレータ２２の出力が反転す
る時の端子電圧Ｖinすなわちクランプ電圧ＶCL1 は、
（３）式、（４）式およびＲ１１＋Ｒ１２＝Ｒ１３＋Ｒ
１４に示す関係の下で、Ｖa1＝Ｖr1から端子電圧Ｖinを
求めることにより、次の（５）式のように導出される。 ＶCL1 ＝（Ｒ１１−Ｒ１３）／Ｒ１１×（ＶDD−ＶDS−ＶGS） …（５）
圧Ｖr1とを比較する。コンパレータ２２の出力が反転す
る時の端子電圧Ｖinすなわちクランプ電圧ＶCL1 は、
（３）式、（４）式およびＲ１１＋Ｒ１２＝Ｒ１３＋Ｒ
１４に示す関係の下で、Ｖa1＝Ｖr1から端子電圧Ｖinを
求めることにより、次の（５）式のように導出される。 ＶCL1 ＝（Ｒ１１−Ｒ１３）／Ｒ１１×（ＶDD−ＶDS−ＶGS） …（５）
【００４０】本実施形態では、低電位側の素子耐圧が−
０．５Ｖで、Ａ／Ｄコンバータ１６が０．０Ｖ以上の端
子電圧Ｖinを変換電圧範囲としているため、Ｒ１１＜Ｒ
１３としてクランプ電圧ＶCL1 を例えば−０．２５Ｖに
設定している。そして、端子電圧Ｖinがこのクランプ電
圧ＶCL1 よりも低下すると、トランジスタＱ２２がオフ
してノードｎ２の電圧が上昇し、トランジスタＱ１１が
オフからオンに反転する。ノードｎ２の電圧は、本発明
でいうクランプ動作指令信号に相当する。
０．５Ｖで、Ａ／Ｄコンバータ１６が０．０Ｖ以上の端
子電圧Ｖinを変換電圧範囲としているため、Ｒ１１＜Ｒ
１３としてクランプ電圧ＶCL1 を例えば−０．２５Ｖに
設定している。そして、端子電圧Ｖinがこのクランプ電
圧ＶCL1 よりも低下すると、トランジスタＱ２２がオフ
してノードｎ２の電圧が上昇し、トランジスタＱ１１が
オフからオンに反転する。ノードｎ２の電圧は、本発明
でいうクランプ動作指令信号に相当する。
【００４１】この時、電源線１５からトランジスタＱ１
１、入力端子１７、抵抗Ｒａの経路で電流が流れ、端子
電圧Ｖinは０Ｖに向かって上昇する。端子電圧Ｖinがク
ランプ電圧ＶCL1 以上になるとトランジスタＱ１１は再
びオフになる。その結果、ＩＣ１１の外部からクランプ
電圧ＶCL1 を（低電位方向に）超える電圧が入力されて
も、端子電圧Ｖinはクランプ電圧ＶCL1 にクランプされ
る。
１、入力端子１７、抵抗Ｒａの経路で電流が流れ、端子
電圧Ｖinは０Ｖに向かって上昇する。端子電圧Ｖinがク
ランプ電圧ＶCL1 以上になるとトランジスタＱ１１は再
びオフになる。その結果、ＩＣ１１の外部からクランプ
電圧ＶCL1 を（低電位方向に）超える電圧が入力されて
も、端子電圧Ｖinはクランプ電圧ＶCL1 にクランプされ
る。
【００４２】ところで、入力電圧検出回路２０と基準電
圧生成回路２１とは、ともにスイッチ回路として機能す
るトランジスタ（Ｑ１２、Ｑ１４）と、抵抗回路（Ｒ１
１とＲ１２、Ｒ１３とＲ１４）と、レベルシフトを行う
トランジスタ（Ｑ１３、Ｑ１５）とが直列に接続された
回路構成を有するとともに、それぞれに流れる電流がほ
ぼ等しいので、検出電圧Ｖa1と基準電圧Ｖr1の温度特性
はほぼ等しくなる。従って、ＩＣ１１の温度が変動して
も、クランプ電圧ＶCL1 の変動が非常に小さくなる。
圧生成回路２１とは、ともにスイッチ回路として機能す
るトランジスタ（Ｑ１２、Ｑ１４）と、抵抗回路（Ｒ１
１とＲ１２、Ｒ１３とＲ１４）と、レベルシフトを行う
トランジスタ（Ｑ１３、Ｑ１５）とが直列に接続された
回路構成を有するとともに、それぞれに流れる電流がほ
ぼ等しいので、検出電圧Ｖa1と基準電圧Ｖr1の温度特性
はほぼ等しくなる。従って、ＩＣ１１の温度が変動して
も、クランプ電圧ＶCL1 の変動が非常に小さくなる。
【００４３】以上、クランプ回路１８の動作について説
明したが、高電位側をクランプするクランプ回路１９も
同様の動作となる。すなわち、入力電圧検出回路２９か
ら出力される検出電圧Ｖa2、基準電圧生成回路３０から
出力される基準電圧Ｖr2は、それぞれ次の（６）式、
（７）式となる。
明したが、高電位側をクランプするクランプ回路１９も
同様の動作となる。すなわち、入力電圧検出回路２９か
ら出力される検出電圧Ｖa2、基準電圧生成回路３０から
出力される基準電圧Ｖr2は、それぞれ次の（６）式、
（７）式となる。
【００４４】
Ｖa2＝Ｖin−ＶGS(Q26) −Ｒ１６／（Ｒ１５＋Ｒ１６）
×（Ｖin−ＶDS(Q25) −ＶGS(Q26) ）…（６）
Ｖr2＝ＶDD−ＶGS(Q28) −Ｒ１８／（Ｒ１７＋Ｒ１８）
×（ＶDD−ＶDS(Q27) −ＶGS(Q28) ）…（７）
【００４５】トランジスタＱ２５とＱ２７、トランジス
タＱ２６とＱ２８はそれぞれ同一特性とされているの
で、次の（８）式と（９）式も成立する。 ＶDS(Q25) ＝ＶDS(Q27) ＝ＶDS …（８） ＶGS(Q26) ＝ＶGS(Q28) ＝ＶGS …（９）
タＱ２６とＱ２８はそれぞれ同一特性とされているの
で、次の（８）式と（９）式も成立する。 ＶDS(Q25) ＝ＶDS(Q27) ＝ＶDS …（８） ＶGS(Q26) ＝ＶGS(Q28) ＝ＶGS …（９）
【００４６】クランプ電圧ＶCL2 は、（８）式、（９）
式およびＲ１５＋Ｒ１６＝Ｒ１７＋Ｒ１８に示す関係の
下でＶa2＝Ｖr2から端子電圧Ｖinを求めることにより、
次の（１０）式のように導出される。 ＶCL2 ＝ＶDD＋（Ｒ１７−Ｒ１５）／Ｒ１５×（ＶDD−ＶDS−ＶGS） …（１０）
式およびＲ１５＋Ｒ１６＝Ｒ１７＋Ｒ１８に示す関係の
下でＶa2＝Ｖr2から端子電圧Ｖinを求めることにより、
次の（１０）式のように導出される。 ＶCL2 ＝ＶDD＋（Ｒ１７−Ｒ１５）／Ｒ１５×（ＶDD−ＶDS−ＶGS） …（１０）
【００４７】本実施形態では、高電位側の素子耐圧が
５．５Ｖで、Ａ／Ｄコンバータ１６が５．０Ｖ以下の端
子電圧Ｖinを変換電圧範囲としているため、Ｒ１７＞Ｒ
１５としてクランプ電圧ＶCL2 を例えば５．２５Ｖに設
定している。そして、端子電圧Ｖinがこのクランプ電圧
ＶCL2 よりも上昇すると、トランジスタＱ３５がオフし
てノードｎ４の電圧が低下し、トランジスタＱ２４がオ
フからオンに反転する。ノードｎ４の電圧は、本発明で
いうクランプ動作指令信号に相当する。
５．５Ｖで、Ａ／Ｄコンバータ１６が５．０Ｖ以下の端
子電圧Ｖinを変換電圧範囲としているため、Ｒ１７＞Ｒ
１５としてクランプ電圧ＶCL2 を例えば５．２５Ｖに設
定している。そして、端子電圧Ｖinがこのクランプ電圧
ＶCL2 よりも上昇すると、トランジスタＱ３５がオフし
てノードｎ４の電圧が低下し、トランジスタＱ２４がオ
フからオンに反転する。ノードｎ４の電圧は、本発明で
いうクランプ動作指令信号に相当する。
【００４８】この時、抵抗Ｒａ、入力端子１７、トラン
ジスタＱ２４、電源線１４の経路で電流が流れ、端子電
圧Ｖinは５Ｖに向かって下降する。端子電圧Ｖinがクラ
ンプ電圧ＶCL2 以下になるとトランジスタＱ３５は再び
オフになる。その結果、ＩＣ１１の外部からクランプ電
圧ＶCL2 を（高電位方向に）超える電圧が入力されて
も、端子電圧Ｖinはクランプ電圧ＶCL2 にクランプされ
る。また、ＩＣ１１の温度が変動しても、クランプ電圧
ＶCL2 の変動が非常に小さくなる。
ジスタＱ２４、電源線１４の経路で電流が流れ、端子電
圧Ｖinは５Ｖに向かって下降する。端子電圧Ｖinがクラ
ンプ電圧ＶCL2 以下になるとトランジスタＱ３５は再び
オフになる。その結果、ＩＣ１１の外部からクランプ電
圧ＶCL2 を（高電位方向に）超える電圧が入力されて
も、端子電圧Ｖinはクランプ電圧ＶCL2 にクランプされ
る。また、ＩＣ１１の温度が変動しても、クランプ電圧
ＶCL2 の変動が非常に小さくなる。
【００４９】以上説明したように、本実施形態によれば
ＩＣ１１にクランプ回路１８、１９を設けたので、Ａ／
Ｄコンバータ１６への入力端子１７にクランプ電圧ＶCL
1 、ＶCL2を超える電圧が入力された場合に、その端子
電圧Ｖinをクランプ電圧ＶCL1、ＶCL2 にクランプする
ことができる。このクランプ電圧ＶCL1 、ＶCL2 は、Ａ
／Ｄコンバータ１６の変換電圧範囲外であって且つ素子
耐圧以内の値に設定されているので、入力電圧に対し精
度の低下を招くことなくＡ／Ｄ変換が行われるととも
に、ＩＣ１１を過電圧から保護できる。
ＩＣ１１にクランプ回路１８、１９を設けたので、Ａ／
Ｄコンバータ１６への入力端子１７にクランプ電圧ＶCL
1 、ＶCL2を超える電圧が入力された場合に、その端子
電圧Ｖinをクランプ電圧ＶCL1、ＶCL2 にクランプする
ことができる。このクランプ電圧ＶCL1 、ＶCL2 は、Ａ
／Ｄコンバータ１６の変換電圧範囲外であって且つ素子
耐圧以内の値に設定されているので、入力電圧に対し精
度の低下を招くことなくＡ／Ｄ変換が行われるととも
に、ＩＣ１１を過電圧から保護できる。
【００５０】車両に搭載されたＥＣＵは他のＥＣＵとの
間で通信を行うが、この通信線の電位は電源電圧ＶDDに
対し１Ｖ程度上昇したり、グランド電位に対し１Ｖ程度
低下する場合がある。ＩＣ１１は、外来のサージ電圧の
みならず、こうした通信線の電圧に対しても保護され
る。
間で通信を行うが、この通信線の電位は電源電圧ＶDDに
対し１Ｖ程度上昇したり、グランド電位に対し１Ｖ程度
低下する場合がある。ＩＣ１１は、外来のサージ電圧の
みならず、こうした通信線の電圧に対しても保護され
る。
【００５１】クランプ回路１８、１９はＩＣ１１内に構
成されるので、外付け部品は電流を制限するための抵抗
Ｒａだけとなり、ＩＣ１１が搭載された制御基板の面積
を縮小できるとともにコストを低減できる。特に、多く
の入力端子を備えたＩＣに対してはより大きな縮小効
果、低減効果が得られる。
成されるので、外付け部品は電流を制限するための抵抗
Ｒａだけとなり、ＩＣ１１が搭載された制御基板の面積
を縮小できるとともにコストを低減できる。特に、多く
の入力端子を備えたＩＣに対してはより大きな縮小効
果、低減効果が得られる。
【００５２】また、入力電圧検出回路２０、２９を設け
て端子電圧Ｖinをレベルシフトした検出電圧Ｖa1、Ｖa2
を得るとともに、それと同様の回路構成を持つ基準電圧
生成回路２１、３０を設けて基準電圧Ｖr1、Ｖr2を得る
ように構成したので、電源電圧ＶDDの範囲を超える０Ｖ
以下または５Ｖ以上のクランプ電圧ＶCL1 、ＶCL2 を設
定できる。そして、直列抵抗回路２３、２５、３２、３
４の分圧比を適宜設定することにより、所望するクラン
プ電圧ＶCL1 、ＶCL2 を設定できる。
て端子電圧Ｖinをレベルシフトした検出電圧Ｖa1、Ｖa2
を得るとともに、それと同様の回路構成を持つ基準電圧
生成回路２１、３０を設けて基準電圧Ｖr1、Ｖr2を得る
ように構成したので、電源電圧ＶDDの範囲を超える０Ｖ
以下または５Ｖ以上のクランプ電圧ＶCL1 、ＶCL2 を設
定できる。そして、直列抵抗回路２３、２５、３２、３
４の分圧比を適宜設定することにより、所望するクラン
プ電圧ＶCL1 、ＶCL2 を設定できる。
【００５３】さらに、入力電圧検出回路２０、２９と基
準電圧生成回路２１、３０は、互いに同一特性のトラン
ジスタを用いて構成され、回路電流がほぼ等しくなるよ
うに設定されているので、検出電圧Ｖa1と基準電圧Ｖr1
の温度特性および検出電圧Ｖa2と基準電圧Ｖr2の温度特
性はそれぞれ等しくなる。従って、温度変動範囲が広い
車両用ＥＣＵに適用した場合であっても、クランプ電圧
ＶCL1 、ＶCL2 の変動が非常に小さくなる。
準電圧生成回路２１、３０は、互いに同一特性のトラン
ジスタを用いて構成され、回路電流がほぼ等しくなるよ
うに設定されているので、検出電圧Ｖa1と基準電圧Ｖr1
の温度特性および検出電圧Ｖa2と基準電圧Ｖr2の温度特
性はそれぞれ等しくなる。従って、温度変動範囲が広い
車両用ＥＣＵに適用した場合であっても、クランプ電圧
ＶCL1 、ＶCL2 の変動が非常に小さくなる。
【００５４】入力電圧検出回路２０、２９および基準電
圧生成回路２１、３０には、電流を遮断するためのトラ
ンジスタＱ１２、Ｑ２５およびトランジスタＱ１４、Ｑ
２７が設けられているので、イネーブル信号ＳEN1 、Ｓ
EN2 により制御すれば必要時においてのみ電流を供給す
ることができ、クランプ回路１８、１９の消費電流を低
減することができる。
圧生成回路２１、３０には、電流を遮断するためのトラ
ンジスタＱ１２、Ｑ２５およびトランジスタＱ１４、Ｑ
２７が設けられているので、イネーブル信号ＳEN1 、Ｓ
EN2 により制御すれば必要時においてのみ電流を供給す
ることができ、クランプ回路１８、１９の消費電流を低
減することができる。
【００５５】なお、本発明は上記し且つ図面に示す実施
形態に限定されるものではなく、例えば以下のように変
形または拡張が可能である。トランジスタＱ１２とＱ１
４、トランジスタＱ２５とＱ２７をそれぞれ同一特性と
したが、上記実施形態においてこれらトランジスタＱ１
２、Ｑ１４、Ｑ２５、Ｑ２７はスイッチ回路として動作
するため、ドレイン・ソース間電圧が十分に低くなれば
必ずしも同一特性とする必要はない。
形態に限定されるものではなく、例えば以下のように変
形または拡張が可能である。トランジスタＱ１２とＱ１
４、トランジスタＱ２５とＱ２７をそれぞれ同一特性と
したが、上記実施形態においてこれらトランジスタＱ１
２、Ｑ１４、Ｑ２５、Ｑ２７はスイッチ回路として動作
するため、ドレイン・ソース間電圧が十分に低くなれば
必ずしも同一特性とする必要はない。
【００５６】トランジスタＱ１２、Ｑ２５、トランジス
タＱ１４、Ｑ２７にバイアス電圧を与え、これらトラン
ジスタＱ１２、Ｑ２５、１４、Ｑ２７を定電流動作させ
ても良い。この場合、入力電圧検出回路２０、２９と基
準電圧生成回路２１、３０とに等しい電流を流すことに
より、両回路はバランスのとれた状態で動作し、クラン
プ電圧ＶCL1 、ＶCL2 は温度変動による影響を受けにく
くなる。
タＱ１４、Ｑ２７にバイアス電圧を与え、これらトラン
ジスタＱ１２、Ｑ２５、１４、Ｑ２７を定電流動作させ
ても良い。この場合、入力電圧検出回路２０、２９と基
準電圧生成回路２１、３０とに等しい電流を流すことに
より、両回路はバランスのとれた状態で動作し、クラン
プ電圧ＶCL1 、ＶCL2 は温度変動による影響を受けにく
くなる。
【００５７】入力電圧検出回路２０、２９、基準電圧生
成回路２１、３０は、トランジスタＱ１２、Ｑ２５、ト
ランジスタＱ１４、Ｑ２７を除いた構成としても良い。
この構成であっても、消費電流の低減化を除き、上述し
た実施形態と同様の作用および効果を得ることができ
る。
成回路２１、３０は、トランジスタＱ１２、Ｑ２５、ト
ランジスタＱ１４、Ｑ２７を除いた構成としても良い。
この構成であっても、消費電流の低減化を除き、上述し
た実施形態と同様の作用および効果を得ることができ
る。
【００５８】直列抵抗回路２３、２５、３２、３４は、
１つの抵抗または３つ以上の抵抗の直列回路としても良
い。抵抗は、拡散抵抗やポリシリコン層抵抗などを用い
ると良い。また、抵抗に替えて線形領域にバイアスされ
たＭＯＳトランジスタを用いても良い。
１つの抵抗または３つ以上の抵抗の直列回路としても良
い。抵抗は、拡散抵抗やポリシリコン層抵抗などを用い
ると良い。また、抵抗に替えて線形領域にバイアスされ
たＭＯＳトランジスタを用いても良い。
【００５９】クランプ回路１８と１９の何れか一方を備
えた構成としても良い。クランプ動作１８、１９により
保護する入力端子は、アナログ入力端子に限られずディ
ジタル汎用ポートなど種々の信号入力端子であっても良
い。ＩＣ１１は、バイポーラプロセスにより製造される
ものでも良い。
えた構成としても良い。クランプ動作１８、１９により
保護する入力端子は、アナログ入力端子に限られずディ
ジタル汎用ポートなど種々の信号入力端子であっても良
い。ＩＣ１１は、バイポーラプロセスにより製造される
ものでも良い。
【図１】本発明の一実施形態を示すクランプ回路を備え
たＩＣの電気的構成図
たＩＣの電気的構成図
【図２】従来技術を示すＥＣＵの電気的構成図
１１はＩＣ（半導体集積回路装置）、１４，１５は電源
線、１６はＡ／Ｄコンバータ、１７は入力端子（信号入
力端子）、１８、１９はクランプ回路、２０、２９は入
力電圧検出回路、２１、３０は基準電圧生成回路、２
２、３１はコンパレータ（比較回路）、２３、３２は直
列抵抗回路（第１の抵抗回路、分圧回路）、２５、３４
は直列抵抗回路（第２の抵抗回路、分圧回路）、Ｑ１
１、Ｑ２４はトランジスタ（スイッチ回路）、Ｑ１２、
Ｑ２５はトランジスタ（第３のトランジスタ）、Ｑ１
３、Ｑ２６はトランジスタ（第１のトランジスタ）、Ｑ
１４、Ｑ２７はトランジスタ（第４のトランジスタ）、
Ｑ１５、Ｑ２８はトランジスタ（第２のトランジス
タ）、Ｒ１１〜Ｒ１８は抵抗（抵抗性素子）である。
線、１６はＡ／Ｄコンバータ、１７は入力端子（信号入
力端子）、１８、１９はクランプ回路、２０、２９は入
力電圧検出回路、２１、３０は基準電圧生成回路、２
２、３１はコンパレータ（比較回路）、２３、３２は直
列抵抗回路（第１の抵抗回路、分圧回路）、２５、３４
は直列抵抗回路（第２の抵抗回路、分圧回路）、Ｑ１
１、Ｑ２４はトランジスタ（スイッチ回路）、Ｑ１２、
Ｑ２５はトランジスタ（第３のトランジスタ）、Ｑ１
３、Ｑ２６はトランジスタ（第１のトランジスタ）、Ｑ
１４、Ｑ２７はトランジスタ（第４のトランジスタ）、
Ｑ１５、Ｑ２８はトランジスタ（第２のトランジス
タ）、Ｒ１１〜Ｒ１８は抵抗（抵抗性素子）である。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 鈴木 彰
愛知県刈谷市昭和町１丁目１番地 株式会
社デンソー内
Ｆターム(参考） 5F038 BB04 BB05 BB08 BH12 BH15
DF01 DF03 EZ20
5J030 CB03 CB07 CC02 CC06 CC08
Claims (6)
- 【請求項１】 半導体集積回路装置として構成され当該
半導体集積回路装置の信号入力端子に入力される電圧を
クランプするクランプ回路において、 第１の電源線と第２の電源線との間に第１の抵抗回路と
ソースフォロアまたはエミッタフォロアの接続形態を持
つ第１のトランジスタとが直列に接続され、前記第１の
トランジスタの制御端子に前記信号入力端子の電圧が与
えられ、前記第１の抵抗回路から検出電圧が取り出され
る入力電圧検出回路と、 前記第１の電源線と前記第２の電源線との間に第２の抵
抗回路とソースフォロアまたはエミッタフォロアの接続
形態を持ち前記第１のトランジスタと同一特性を有する
第２のトランジスタとが直列に接続され、前記第２のト
ランジスタの制御端子に前記第２の電源線の電圧が与え
られ、前記第２の抵抗回路から基準電圧が取り出される
基準電圧生成回路と、 前記検出電圧と前記基準電圧とを比較し前記検出電圧が
前記基準電圧を超えている時にクランプ動作指令信号を
出力する比較回路と、 前記信号入力端子と所定の引込電圧を持つ電源線との間
に接続され、前記比較回路からクランプ動作指令信号が
出力されていることを条件としてオン動作するスイッチ
回路とを備えていることを特徴とするクランプ回路。 - 【請求項２】 前記第１の抵抗回路の全抵抗値と前記第
２の抵抗回路の全抵抗値が等しく設定されていることを
特徴とする請求項１記載のクランプ回路。 - 【請求項３】 前記第１および第２の抵抗回路は複数の
抵抗性素子からなる分圧回路であって、前記検出電圧お
よび前記基準電圧は各分圧回路の分圧点から取り出され
るように構成されていることを特徴とする請求項１また
は２記載のクランプ回路。 - 【請求項４】 前記第１の電源線と前記第１および第２
の抵抗回路との間にそれぞれ第３および第４のトランジ
スタが介在し、これら第３および第４のトランジスタ
は、イネーブル信号に応じてオン状態とオフ状態とに切
り替えられるように構成されていることを特徴とする請
求項１ないし３の何れかに記載のクランプ回路。 - 【請求項５】 前記第１の電源線と前記第１および第２
の抵抗回路との間にそれぞれ同一特性を有する第３およ
び第４のトランジスタが介在し、これら第３および第４
のトランジスタは相等しいバイアス電流を出力するよう
に構成されていることを特徴とする請求項１ないし３の
何れかに記載のクランプ回路。 - 【請求項６】 前記信号入力端子は、前記半導体集積回
路装置内に設けられたＡ／Ｄコンバータへのアナログ信
号入力端子であることを特徴とする請求項１ないし５の
何れかに記載のクランプ回路。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006011316A1 (ja) * | 2004-07-23 | 2006-02-02 | Rohm Co., Ltd | 増幅回路、半導体装置および電子機器 |
| JP2013128173A (ja) * | 2011-12-16 | 2013-06-27 | Toshiba Corp | クリッピング回路、差動増幅回路および増幅回路 |
| JP2018014677A (ja) * | 2016-07-22 | 2018-01-25 | ザインエレクトロニクス株式会社 | 入力装置 |
| JP2020501474A (ja) * | 2016-12-05 | 2020-01-16 | 日本テキサス・インスツルメンツ合同会社 | 電圧クランプ回路 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1631218B1 (en) * | 2003-05-28 | 2010-09-15 | Cook Incorporated | Prosthetic valve with vessel engaging member |
| US6989649B2 (en) * | 2003-07-09 | 2006-01-24 | A. O. Smith Corporation | Switch assembly, electric machine having the switch assembly, and method of controlling the same |
| US8540493B2 (en) | 2003-12-08 | 2013-09-24 | Sta-Rite Industries, Llc | Pump control system and method |
| US7248092B2 (en) * | 2004-03-22 | 2007-07-24 | Denso Corporation | Clamp circuit device |
| US7135912B2 (en) * | 2004-03-22 | 2006-11-14 | Texas Instruments Incorporated | Methods and systems for decoupling the stabilization of two loops |
| US8019479B2 (en) | 2004-08-26 | 2011-09-13 | Pentair Water Pool And Spa, Inc. | Control algorithm of variable speed pumping system |
| US7874808B2 (en) | 2004-08-26 | 2011-01-25 | Pentair Water Pool And Spa, Inc. | Variable speed pumping system and method |
| US7686589B2 (en) | 2004-08-26 | 2010-03-30 | Pentair Water Pool And Spa, Inc. | Pumping system with power optimization |
| US7845913B2 (en) | 2004-08-26 | 2010-12-07 | Pentair Water Pool And Spa, Inc. | Flow control |
| US8480373B2 (en) | 2004-08-26 | 2013-07-09 | Pentair Water Pool And Spa, Inc. | Filter loading |
| US8469675B2 (en) | 2004-08-26 | 2013-06-25 | Pentair Water Pool And Spa, Inc. | Priming protection |
| US8602745B2 (en) | 2004-08-26 | 2013-12-10 | Pentair Water Pool And Spa, Inc. | Anti-entrapment and anti-dead head function |
| US7854597B2 (en) | 2004-08-26 | 2010-12-21 | Pentair Water Pool And Spa, Inc. | Pumping system with two way communication |
| KR20060134313A (ko) * | 2005-06-22 | 2006-12-28 | 삼성전자주식회사 | 모드선택기능을 가지는 레벨쉬프터 및 레벨쉬프팅 방법 |
| US7372291B2 (en) * | 2005-09-30 | 2008-05-13 | Stmicroelectronics Asia Pacific Pte. Ltd. | Circuits having precision voltage clamping levels and method |
| US8387381B2 (en) * | 2008-01-31 | 2013-03-05 | Hitachi, Ltd. | Electric booster |
| AU2009302593B2 (en) | 2008-10-06 | 2015-05-28 | Danfoss Low Power Drives | Method of operating a safety vacuum release system |
| US9556874B2 (en) | 2009-06-09 | 2017-01-31 | Pentair Flow Technologies, Llc | Method of controlling a pump and motor |
| US9243413B2 (en) | 2010-12-08 | 2016-01-26 | Pentair Water Pool And Spa, Inc. | Discharge vacuum relief valve for safety vacuum release system |
| JP5565336B2 (ja) * | 2011-02-14 | 2014-08-06 | 富士通セミコンダクター株式会社 | 出力回路、システム、及び出力回路の制御方法 |
| BR112014010665A2 (pt) | 2011-11-01 | 2017-12-05 | Pentair Water Pool & Spa Inc | sistema e processo de bloqueio de vazão |
| WO2013120082A1 (en) | 2012-02-10 | 2013-08-15 | Kassab Ghassan S | Methods and uses of biological tissues for various stent and other medical applications |
| US9885360B2 (en) | 2012-10-25 | 2018-02-06 | Pentair Flow Technologies, Llc | Battery backup sump pump systems and methods |
| EP4215163A1 (en) | 2013-02-11 | 2023-07-26 | Cook Medical Technologies LLC | Expandable support frame and medical device |
| TWI600995B (zh) * | 2016-03-18 | 2017-10-01 | 財團法人工業技術研究院 | 電壓箝制電路 |
| US12476454B2 (en) * | 2022-11-03 | 2025-11-18 | Analog Devices International Unlimited Company | Common mode voltage clamp for multidrop networks |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57124464A (en) | 1981-01-26 | 1982-08-03 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| JPS6124268A (ja) | 1984-07-13 | 1986-02-01 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63233560A (ja) | 1987-03-23 | 1988-09-29 | Toshiba Corp | 入力保護回路を備えた半導体集積回路 |
| JPH04347922A (ja) | 1991-01-28 | 1992-12-03 | Toshiba Corp | クランプ回路 |
| JP3656758B2 (ja) * | 1991-05-08 | 2005-06-08 | 富士通株式会社 | 動作状態検出回路 |
| US5479119A (en) | 1994-11-23 | 1995-12-26 | Analog Devices, Inc. | High speed active overvoltage detection and protection for overvoltage sensitive circuits |
| JP2838662B2 (ja) | 1994-12-19 | 1998-12-16 | 富士通テン株式会社 | 車載用半導体集積回路 |
| US5606275A (en) * | 1995-09-05 | 1997-02-25 | Motorola, Inc. | Buffer circuit having variable output impedance |
| JPH09129856A (ja) | 1995-10-27 | 1997-05-16 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP2930030B2 (ja) | 1996-09-25 | 1999-08-03 | 日本電気株式会社 | 入力保護回路を有する電荷転送装置およびその製造方法 |
| JP2937923B2 (ja) | 1997-02-25 | 1999-08-23 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| JP2001086641A (ja) | 1999-09-14 | 2001-03-30 | Hitachi Ltd | 入力保護回路および半導体集積回路 |
| US6586984B1 (en) * | 2002-07-12 | 2003-07-01 | Lsi Logic Corporation | Method for preventing damage to IO devices due to over voltage at pin |
-
2002
- 2002-02-26 JP JP2002050008A patent/JP3966016B2/ja not_active Expired - Fee Related
-
2003
- 2003-02-26 US US10/374,695 patent/US6737905B1/en not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006011316A1 (ja) * | 2004-07-23 | 2006-02-02 | Rohm Co., Ltd | 増幅回路、半導体装置および電子機器 |
| US7432761B2 (en) | 2004-07-23 | 2008-10-07 | Rohm Co., Ltd. | Amplifier circuit, semiconductor device and electronic apparatus |
| CN100505520C (zh) * | 2004-07-23 | 2009-06-24 | 罗姆股份有限公司 | 放大电路、半导体装置和电子设备 |
| JP5128128B2 (ja) * | 2004-07-23 | 2013-01-23 | ローム株式会社 | 増幅回路、半導体装置および電子機器 |
| JP2013128173A (ja) * | 2011-12-16 | 2013-06-27 | Toshiba Corp | クリッピング回路、差動増幅回路および増幅回路 |
| US8860509B2 (en) | 2011-12-16 | 2014-10-14 | Kabushiki Kaisha Toshiba | Clipping circuit, differential amplifying circuit, and amplifying circuit |
| JP2018014677A (ja) * | 2016-07-22 | 2018-01-25 | ザインエレクトロニクス株式会社 | 入力装置 |
| CN107643785A (zh) * | 2016-07-22 | 2018-01-30 | 哉英电子股份有限公司 | 输入装置 |
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