JPH11112315A - 不感応コンパレータ回路 - Google Patents
不感応コンパレータ回路Info
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- JPH11112315A JPH11112315A JP9266925A JP26692597A JPH11112315A JP H11112315 A JPH11112315 A JP H11112315A JP 9266925 A JP9266925 A JP 9266925A JP 26692597 A JP26692597 A JP 26692597A JP H11112315 A JPH11112315 A JP H11112315A
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- output
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Abstract
(57)【要約】
【課題】 本発明は、温度変動や外乱ノイズの混入によ
る不感応時間のばらつきを抑制する不感応コンパレータ
回路を提供することを目的とする。 【解決手段】 被比較電圧を第１の基準電圧と比較する
第１のコンパレータ１０と、第１のコンパレータの出力
に応じて所定の時定数で充電されるコンデンサＣと、コ
ンデンサに充電された電圧を第２の基準電圧と比較する
第２のコンパレータ２０と、第２のコンパレータの出力
に応じたレベルの信号を出力する出力回路Ｑ５，Ｑ７と
を有し、コンデンサの充電時定数に応じた不感応時間を
有する。このように、第２のコンパレータを設けたこと
により、出力信号のスイッチングの論理振幅を従来に比
して大きくすることができ、温度変動や外乱ノイズの混
入による不感応時間のばらつきを抑制することができ
る。
る不感応時間のばらつきを抑制する不感応コンパレータ
回路を提供することを目的とする。 【解決手段】 被比較電圧を第１の基準電圧と比較する
第１のコンパレータ１０と、第１のコンパレータの出力
に応じて所定の時定数で充電されるコンデンサＣと、コ
ンデンサに充電された電圧を第２の基準電圧と比較する
第２のコンパレータ２０と、第２のコンパレータの出力
に応じたレベルの信号を出力する出力回路Ｑ５，Ｑ７と
を有し、コンデンサの充電時定数に応じた不感応時間を
有する。このように、第２のコンパレータを設けたこと
により、出力信号のスイッチングの論理振幅を従来に比
して大きくすることができ、温度変動や外乱ノイズの混
入による不感応時間のばらつきを抑制することができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は不感応コンパレータ
回路に関し、スイッチング時に不感応時間つまり遅延時
間を持つコンパレータ回路に関する。
回路に関し、スイッチング時に不感応時間つまり遅延時
間を持つコンパレータ回路に関する。
【０００２】
【従来の技術】従来より、スイッチング時に不感応時間
つまり遅延時間を持ち、遅延付きリセット回路等に用い
られる不感応コンパレータ回路がある。図５は従来の不
感応コンパレータ回路の一例の回路図を示す。この回路
は電源電圧ＶCCが所定値以下となったことを検出してリ
セット等に用いる信号を生成する回路である。
つまり遅延時間を持ち、遅延付きリセット回路等に用い
られる不感応コンパレータ回路がある。図５は従来の不
感応コンパレータ回路の一例の回路図を示す。この回路
は電源電圧ＶCCが所定値以下となったことを検出してリ
セット等に用いる信号を生成する回路である。
【０００３】同図中、一定のレギュレータ出力電圧ＶS
と接地間には抵抗Ｒ１，Ｒ２が接続されており、抵抗Ｒ
１，Ｒ２の接続点から電圧ＶS を分圧した基準電圧Ｖ
REF が取り出されてコンパレータ１０の反転入力端子に
供給される。また、電源電圧Ｖ CCと接地間には抵抗Ｒ
３，Ｒ４が接続されており、抵抗Ｒ３，Ｒ４の接続点か
ら電圧ＶCCを分圧した電圧ＶP が取り出されてコンパレ
ータ１０の非反転入力端子に供給される。
と接地間には抵抗Ｒ１，Ｒ２が接続されており、抵抗Ｒ
１，Ｒ２の接続点から電圧ＶS を分圧した基準電圧Ｖ
REF が取り出されてコンパレータ１０の反転入力端子に
供給される。また、電源電圧Ｖ CCと接地間には抵抗Ｒ
３，Ｒ４が接続されており、抵抗Ｒ３，Ｒ４の接続点か
ら電圧ＶCCを分圧した電圧ＶP が取り出されてコンパレ
ータ１０の非反転入力端子に供給される。
【０００４】コンパレータ１０の出力端子はｎｐｎトラ
ンジスタＱ１のベースに接続されており、ｎｐｎトラン
ジスタＱ１のコレクタは抵抗Ｒ６を介してレギュレータ
出力電圧ＶS を印加され、エミッタは接地されている。
また、ｎｐｎトランジスタＱ１のコレクタはｎｐｎトラ
ンジスタＱ２，Ｑ３それぞれのベース及び外部端子１２
に接続されている。ｎｐｎトランジスタＱ２はエミッタ
を接地され、コレクタを抵抗Ｒ５を介してコンパレータ
１０の非反転入力端子に接続されている。ｎｐｎトラン
ジスタＱ３のエミッタは接地され、コレクタは出力端子
１４に接続されると共に、抵抗Ｒ７を介してレギュレー
タ出力電圧ＶS を印加された端子に接続されている。外
部端子１２は外部のコンデンサＣを介して接地されてい
る。
ンジスタＱ１のベースに接続されており、ｎｐｎトラン
ジスタＱ１のコレクタは抵抗Ｒ６を介してレギュレータ
出力電圧ＶS を印加され、エミッタは接地されている。
また、ｎｐｎトランジスタＱ１のコレクタはｎｐｎトラ
ンジスタＱ２，Ｑ３それぞれのベース及び外部端子１２
に接続されている。ｎｐｎトランジスタＱ２はエミッタ
を接地され、コレクタを抵抗Ｒ５を介してコンパレータ
１０の非反転入力端子に接続されている。ｎｐｎトラン
ジスタＱ３のエミッタは接地され、コレクタは出力端子
１４に接続されると共に、抵抗Ｒ７を介してレギュレー
タ出力電圧ＶS を印加された端子に接続されている。外
部端子１２は外部のコンデンサＣを介して接地されてい
る。
【０００５】ここで、電源電圧ＶCCが高いときは、電圧
ＶP ［ＶP ＝ＶCC・Ｒ４／（Ｒ３＋Ｒ４）］が基準電圧
ＶREF より高いため、ｎｐｎトランジスタＱ１はオン
で、コンデンサＣは放電状態であり、ｎｐｎトランジス
タＱ３がオフのため、出力端子１４から出力される信号
はハイレベルである。次に、電源電圧ＶCCが図６の実線
Ｉに示すように低下し、図６の実線IIに示す電圧ＶP が
基準電圧ＶREF 未満となると、コンパレータ１０出力が
ローレベルとなり、ｎｐｎトランジスタＱ１はオフして
コンデンサＣが時定数Ｃ・Ｒ６で充電され，ｎｐｎトラ
ンジスタＱ３のベース電圧ＶA は図６の実線III に示す
ように上昇する。そして、不感応時間（遅延時間）ＴD
後に、電圧ＶA が電圧ＶBE（Ｖ BEはｎｐｎトランジスタ
のベース・エミッタ間順方向降下電圧）を越えると、ｎ
ｐｎトランジスタＱ３がオンして出力端子１４からの出
力信号がローレベルに切り替わり、また、ｎｐｎトラン
ジスタＱ２がオンして電圧ＶP は、ＶP ＝ＶCC・（Ｒ４
・Ｒ５）／［（Ｒ４・Ｒ５）＋Ｒ３・（Ｒ４＋Ｒ５）］
と低下してヒステリシスが与えられる。
ＶP ［ＶP ＝ＶCC・Ｒ４／（Ｒ３＋Ｒ４）］が基準電圧
ＶREF より高いため、ｎｐｎトランジスタＱ１はオン
で、コンデンサＣは放電状態であり、ｎｐｎトランジス
タＱ３がオフのため、出力端子１４から出力される信号
はハイレベルである。次に、電源電圧ＶCCが図６の実線
Ｉに示すように低下し、図６の実線IIに示す電圧ＶP が
基準電圧ＶREF 未満となると、コンパレータ１０出力が
ローレベルとなり、ｎｐｎトランジスタＱ１はオフして
コンデンサＣが時定数Ｃ・Ｒ６で充電され，ｎｐｎトラ
ンジスタＱ３のベース電圧ＶA は図６の実線III に示す
ように上昇する。そして、不感応時間（遅延時間）ＴD
後に、電圧ＶA が電圧ＶBE（Ｖ BEはｎｐｎトランジスタ
のベース・エミッタ間順方向降下電圧）を越えると、ｎ
ｐｎトランジスタＱ３がオンして出力端子１４からの出
力信号がローレベルに切り替わり、また、ｎｐｎトラン
ジスタＱ２がオンして電圧ＶP は、ＶP ＝ＶCC・（Ｒ４
・Ｒ５）／［（Ｒ４・Ｒ５）＋Ｒ３・（Ｒ４＋Ｒ５）］
と低下してヒステリシスが与えられる。
【０００６】
【発明が解決しようとする課題】従来回路においては、
コンデンサＣの充電電圧（電圧ＶA ）がｎｐｎトランジ
スタＱ３の論理振幅ＶBEを越えたときに、ｎｐｎトラン
ジスタＱ３がスイッチングするが、上記論理振幅ＶBEは
０．６Ｖ程度と低いために、温度変動でｎｐｎトランジ
スタＱ３の論理振幅ＶBEが変動したり、外乱ノイズが電
圧ＶA に混入した場合に不感応時間ＴD のばらつきが大
きくなり、所望の不感応時間（遅延時間）を取ることが
できなくなる恐れがあるという問題があった。
コンデンサＣの充電電圧（電圧ＶA ）がｎｐｎトランジ
スタＱ３の論理振幅ＶBEを越えたときに、ｎｐｎトラン
ジスタＱ３がスイッチングするが、上記論理振幅ＶBEは
０．６Ｖ程度と低いために、温度変動でｎｐｎトランジ
スタＱ３の論理振幅ＶBEが変動したり、外乱ノイズが電
圧ＶA に混入した場合に不感応時間ＴD のばらつきが大
きくなり、所望の不感応時間（遅延時間）を取ることが
できなくなる恐れがあるという問題があった。
【０００７】本発明は上記の点に鑑みなされたものであ
り、温度変動や外乱ノイズの混入による不感応時間のば
らつきを抑制する不感応コンパレータ回路を提供するこ
とを目的とする。
り、温度変動や外乱ノイズの混入による不感応時間のば
らつきを抑制する不感応コンパレータ回路を提供するこ
とを目的とする。
【０００８】
【課題を解決するための手段】請求項１に記載の発明
は、被比較電圧を第１の基準電圧と比較する第１のコン
パレータと、前記第１のコンパレータの出力に応じて所
定の時定数で充電されるコンデンサと、前記コンデンサ
に充電された電圧を第２の基準電圧と比較する第２のコ
ンパレータと、前記第２のコンパレータの出力に応じた
レベルの信号を出力する出力回路とを有し、前記コンデ
ンサの充電時定数に応じた不感応時間を有する。
は、被比較電圧を第１の基準電圧と比較する第１のコン
パレータと、前記第１のコンパレータの出力に応じて所
定の時定数で充電されるコンデンサと、前記コンデンサ
に充電された電圧を第２の基準電圧と比較する第２のコ
ンパレータと、前記第２のコンパレータの出力に応じた
レベルの信号を出力する出力回路とを有し、前記コンデ
ンサの充電時定数に応じた不感応時間を有する。
【０００９】このように、第２のコンパレータを設けた
ことにより、出力信号のスイッチングの論理振幅を従来
に比して大きくすることができ、温度変動や外乱ノイズ
の混入による不感応時間のばらつきを抑制することがで
きる。請求項２に記載の発明は、請求項１記載の不感応
コンパレータ回路において、前記出力回路の出力する信
号のスイッチング時に前記被比較電圧の分圧比を変化さ
せて前記第１のコンパレータに供給する分圧比可変回路
を有する。
ことにより、出力信号のスイッチングの論理振幅を従来
に比して大きくすることができ、温度変動や外乱ノイズ
の混入による不感応時間のばらつきを抑制することがで
きる。請求項２に記載の発明は、請求項１記載の不感応
コンパレータ回路において、前記出力回路の出力する信
号のスイッチング時に前記被比較電圧の分圧比を変化さ
せて前記第１のコンパレータに供給する分圧比可変回路
を有する。
【００１０】このように、被比較電圧の分圧比を変化さ
せて第１のコンパレータにヒステリシスを持たせること
により、第１のコンパレータの出力が安定化する。請求
項３に記載の発明は、請求項２記載の不感応コンパレー
タ回路において、前記出力回路の出力する信号のスイッ
チング時に前記第２のコンパレータの第２の基準電圧を
変化させてヒステリシスを持たせる。
せて第１のコンパレータにヒステリシスを持たせること
により、第１のコンパレータの出力が安定化する。請求
項３に記載の発明は、請求項２記載の不感応コンパレー
タ回路において、前記出力回路の出力する信号のスイッ
チング時に前記第２のコンパレータの第２の基準電圧を
変化させてヒステリシスを持たせる。
【００１１】このように、第２のコンパレータにヒステ
リシスを持たせることにより、第２のコンパレータの出
力が安定化する。
リシスを持たせることにより、第２のコンパレータの出
力が安定化する。
【００１２】
【発明の実施の形態】図１は本発明の不感応コンパレー
タ回路の第１実施例の回路図を示す。この回路は電源電
圧ＶCCが所定値以下となったことを検出してリセット等
に用いる信号を生成する回路である。同図中、一定のレ
ギュレータ出力電圧ＶS と接地間には抵抗Ｒ１，Ｒ２が
接続されており、抵抗Ｒ１，Ｒ２の接続点から電圧ＶS
を分圧した第１の基準電圧Ｖ REF が取り出されて第１の
コンパレータ１０の反転入力端子に供給される。また、
電源電圧ＶCCと接地間には抵抗Ｒ３，Ｒ４が接続されて
おり、抵抗Ｒ３，Ｒ４の接続点から電圧ＶCCを分圧した
電圧ＶP1が取り出されてコンパレータ１０の非反転入力
端子に供給される。
タ回路の第１実施例の回路図を示す。この回路は電源電
圧ＶCCが所定値以下となったことを検出してリセット等
に用いる信号を生成する回路である。同図中、一定のレ
ギュレータ出力電圧ＶS と接地間には抵抗Ｒ１，Ｒ２が
接続されており、抵抗Ｒ１，Ｒ２の接続点から電圧ＶS
を分圧した第１の基準電圧Ｖ REF が取り出されて第１の
コンパレータ１０の反転入力端子に供給される。また、
電源電圧ＶCCと接地間には抵抗Ｒ３，Ｒ４が接続されて
おり、抵抗Ｒ３，Ｒ４の接続点から電圧ＶCCを分圧した
電圧ＶP1が取り出されてコンパレータ１０の非反転入力
端子に供給される。
【００１３】コンパレータ１０の出力端子はｎｐｎトラ
ンジスタＱ１のベースに接続されており、ｎｐｎトラン
ジスタＱ１のコレクタは抵抗Ｒ１６の一端に接続され、
抵抗Ｒ１６の他端は抵抗Ｒ１７を介してレギュレータ出
力電圧ＶS を印加されている。ｎｐｎトランジスタＱ１
のエミッタは接地されている。また、抵抗Ｒ１６，Ｒ１
７の接続点は第２のコンパレータ２０の反転入力端子に
接続されると共に、外部端子１２に接続されている。外
部端子１２は外部のコンデンサＣを介して接地されてい
る。
ンジスタＱ１のベースに接続されており、ｎｐｎトラン
ジスタＱ１のコレクタは抵抗Ｒ１６の一端に接続され、
抵抗Ｒ１６の他端は抵抗Ｒ１７を介してレギュレータ出
力電圧ＶS を印加されている。ｎｐｎトランジスタＱ１
のエミッタは接地されている。また、抵抗Ｒ１６，Ｒ１
７の接続点は第２のコンパレータ２０の反転入力端子に
接続されると共に、外部端子１２に接続されている。外
部端子１２は外部のコンデンサＣを介して接地されてい
る。
【００１４】レギュレータ出力電圧ＶS と接地間には抵
抗Ｒ１８，Ｒ１９が接続されており、抵抗Ｒ１８，Ｒ１
９の接続点から電圧ＶS を分圧した第２の基準電圧ＶP2
が取り出されてコンパレータ２０の非反転入力端子に供
給される。コンパレータ２０の出力端子はｎｐｎトラン
ジスタＱ５のベースに接続されている。ｎｐｎトランジ
スタＱ５はエミッタを接地され、ｎｐｎトランジスタＱ
５のコレクタは定電流源２２を介してレギュレータ出力
電圧ＶS を印加された端子に接続されており、また上記
コレクタはｎｐｎトランジスタＱ６，Ｑ７それぞれのベ
ースに接続されている。ｎｐｎトランジスタＱ６はマル
チコレクタ構成であり、そのエミッタは接地され、第１
コレクタは抵抗Ｒ５を介してコンパレータ１０の非反転
入力端子に接続され、第２コレクタは抵抗Ｒ２０を介し
てコンパレータ２０の非反転入力端子に接続されてい
る。なお、ｎｐｎトランジスタＱ６の代わりに、ベース
が共通接続された２つのｎｐｎトランジスタを用いても
良いことは、勿論である。
抗Ｒ１８，Ｒ１９が接続されており、抵抗Ｒ１８，Ｒ１
９の接続点から電圧ＶS を分圧した第２の基準電圧ＶP2
が取り出されてコンパレータ２０の非反転入力端子に供
給される。コンパレータ２０の出力端子はｎｐｎトラン
ジスタＱ５のベースに接続されている。ｎｐｎトランジ
スタＱ５はエミッタを接地され、ｎｐｎトランジスタＱ
５のコレクタは定電流源２２を介してレギュレータ出力
電圧ＶS を印加された端子に接続されており、また上記
コレクタはｎｐｎトランジスタＱ６，Ｑ７それぞれのベ
ースに接続されている。ｎｐｎトランジスタＱ６はマル
チコレクタ構成であり、そのエミッタは接地され、第１
コレクタは抵抗Ｒ５を介してコンパレータ１０の非反転
入力端子に接続され、第２コレクタは抵抗Ｒ２０を介し
てコンパレータ２０の非反転入力端子に接続されてい
る。なお、ｎｐｎトランジスタＱ６の代わりに、ベース
が共通接続された２つのｎｐｎトランジスタを用いても
良いことは、勿論である。
【００１５】ｎｐｎトランジスタＱ７のエミッタは接地
され、コレクタは出力端子１４に接続されると共に、抵
抗Ｒ２１を介してレギュレータ出力電圧ＶS を印加され
た端子に接続されている。上記のｎｐｎトランジスタＱ
５，Ｑ７と、定電流源２２と、抵抗Ｒ２１とで、出力回
路が構成され、ｎｐｎトランジスタＱ６と、抵抗Ｒ３，
Ｒ４，Ｒ５とで、分圧比可変回路が構成されている。
され、コレクタは出力端子１４に接続されると共に、抵
抗Ｒ２１を介してレギュレータ出力電圧ＶS を印加され
た端子に接続されている。上記のｎｐｎトランジスタＱ
５，Ｑ７と、定電流源２２と、抵抗Ｒ２１とで、出力回
路が構成され、ｎｐｎトランジスタＱ６と、抵抗Ｒ３，
Ｒ４，Ｒ５とで、分圧比可変回路が構成されている。
【００１６】ここで、電源電圧ＶCCが高いときは、抵抗
Ｒ３，Ｒ４の接続点の電圧ＶP1［Ｖ P1＝ＶCC・Ｒ４／
（Ｒ３＋Ｒ４）］が基準電圧ＶREF より高いため、ｎｐ
ｎトランジスタＱ１はオンとなり、コンデンサＣは放電
状態である。ところで、このとき、抵抗Ｒ１６，Ｒ１７
の接続点の電圧ＶM2［ＶM2≒ＶS ・Ｒ１６／（Ｒ１７＋
Ｒ１６）］と、抵抗Ｒ１８，Ｒ１９の接続点の電圧ＶP2
［ＶP2＝ＶS ・Ｒ１９／（Ｒ１８＋Ｒ１９）］とは、Ｖ
M2＜ＶP2となるように抵抗Ｒ１６〜Ｒ１９が選定されて
いる。これにより、ｎｐｎトランジスタＱ５がオンで、
ｎｐｎトランジスタＱ７のベース電圧ＶA はほぼ電圧０
Ｖとなり、ｎｐｎトランジスタＱ７がオフして、出力端
子１４から出力される信号はハイレベルである。
Ｒ３，Ｒ４の接続点の電圧ＶP1［Ｖ P1＝ＶCC・Ｒ４／
（Ｒ３＋Ｒ４）］が基準電圧ＶREF より高いため、ｎｐ
ｎトランジスタＱ１はオンとなり、コンデンサＣは放電
状態である。ところで、このとき、抵抗Ｒ１６，Ｒ１７
の接続点の電圧ＶM2［ＶM2≒ＶS ・Ｒ１６／（Ｒ１７＋
Ｒ１６）］と、抵抗Ｒ１８，Ｒ１９の接続点の電圧ＶP2
［ＶP2＝ＶS ・Ｒ１９／（Ｒ１８＋Ｒ１９）］とは、Ｖ
M2＜ＶP2となるように抵抗Ｒ１６〜Ｒ１９が選定されて
いる。これにより、ｎｐｎトランジスタＱ５がオンで、
ｎｐｎトランジスタＱ７のベース電圧ＶA はほぼ電圧０
Ｖとなり、ｎｐｎトランジスタＱ７がオフして、出力端
子１４から出力される信号はハイレベルである。
【００１７】次に、電源電圧ＶCCが図２の実線Ｉに示す
ように低下し、図２の実線IIに示す電圧ＶP1が基準電圧
ＶREF 未満となると、コンパレータ１０出力がローレベ
ルとなり、ｎｐｎトランジスタＱ１はオフしてコンデン
サＣが時定数Ｃ・Ｒ１７で充電され、抵抗Ｒ１６，Ｒ１
７の接続点の電圧ＶM2は図２の実線III に示すように上
昇する。そして、不感応時間ＴD 後に、ＶM2＞ＶP2とな
り、ｎｐｎトランジスタＱ５がオフとなって、ｎｐｎト
ランジスタＱ７のベース電圧ＶA は電圧ＶBEとなり、ｎ
ｐｎトランジスタＱ７がオンして、出力端子１４からの
出力信号がローレベルに切り替わる。
ように低下し、図２の実線IIに示す電圧ＶP1が基準電圧
ＶREF 未満となると、コンパレータ１０出力がローレベ
ルとなり、ｎｐｎトランジスタＱ１はオフしてコンデン
サＣが時定数Ｃ・Ｒ１７で充電され、抵抗Ｒ１６，Ｒ１
７の接続点の電圧ＶM2は図２の実線III に示すように上
昇する。そして、不感応時間ＴD 後に、ＶM2＞ＶP2とな
り、ｎｐｎトランジスタＱ５がオフとなって、ｎｐｎト
ランジスタＱ７のベース電圧ＶA は電圧ＶBEとなり、ｎ
ｐｎトランジスタＱ７がオンして、出力端子１４からの
出力信号がローレベルに切り替わる。
【００１８】このとき、ｎｐｎトランジスタＱ６がオン
して抵抗Ｒ４と並列に抵抗Ｒ５が接続されるため、電圧
ＶP1は、ＶP1＝ＶCC・Ｒ４／（Ｒ３＋Ｒ４）からＶP1＝
ＶCC・（Ｒ４・Ｒ５）／［（Ｒ４・Ｒ５）＋Ｒ３・（Ｒ
４＋Ｒ５）］と低下してヒステリシスが与えられる。こ
れと共に、抵抗Ｒ１９と並列に抵抗Ｒ２０が接続される
ために、電圧ＶP2は、図２の一点鎖線IVに示すように、
ＶP2＝ＶS ・Ｒ１９／（Ｒ１８＋Ｒ１９）からＶP2＝Ｖ
CC・（Ｒ１９・Ｒ２０）／［（Ｒ１９・Ｒ２０）＋Ｒ１
８・（Ｒ１９＋Ｒ２０）］と低下してヒステリシスが与
えられる。
して抵抗Ｒ４と並列に抵抗Ｒ５が接続されるため、電圧
ＶP1は、ＶP1＝ＶCC・Ｒ４／（Ｒ３＋Ｒ４）からＶP1＝
ＶCC・（Ｒ４・Ｒ５）／［（Ｒ４・Ｒ５）＋Ｒ３・（Ｒ
４＋Ｒ５）］と低下してヒステリシスが与えられる。こ
れと共に、抵抗Ｒ１９と並列に抵抗Ｒ２０が接続される
ために、電圧ＶP2は、図２の一点鎖線IVに示すように、
ＶP2＝ＶS ・Ｒ１９／（Ｒ１８＋Ｒ１９）からＶP2＝Ｖ
CC・（Ｒ１９・Ｒ２０）／［（Ｒ１９・Ｒ２０）＋Ｒ１
８・（Ｒ１９＋Ｒ２０）］と低下してヒステリシスが与
えられる。
【００１９】この後、電源電圧ＶCCが図２の実線Ｉに示
すように上昇し、図２の実線IIに示す電圧ＶP1が基準電
圧ＶREF 以上となると、コンパレータ１０出力がハイレ
ベルとなり、ｎｐｎトランジスタＱ１はオンしてコンデ
ンサＣが時定数Ｃ・Ｒ１６で放電され、抵抗Ｒ１６，Ｒ
１７の接続点の電圧ＶM2は図２の実線III に示すように
低下する。そして、ＶM2＜ＶP2となり、ｎｐｎトランジ
スタＱ５がオンとなって、ｎｐｎトランジスタＱ７のベ
ース電圧ＶA はほぼ電圧０Ｖとなり、ｎｐｎトランジス
タＱ７がオフして、出力端子１４からの出力信号がハイ
レベルに切り替わる。
すように上昇し、図２の実線IIに示す電圧ＶP1が基準電
圧ＶREF 以上となると、コンパレータ１０出力がハイレ
ベルとなり、ｎｐｎトランジスタＱ１はオンしてコンデ
ンサＣが時定数Ｃ・Ｒ１６で放電され、抵抗Ｒ１６，Ｒ
１７の接続点の電圧ＶM2は図２の実線III に示すように
低下する。そして、ＶM2＜ＶP2となり、ｎｐｎトランジ
スタＱ５がオンとなって、ｎｐｎトランジスタＱ７のベ
ース電圧ＶA はほぼ電圧０Ｖとなり、ｎｐｎトランジス
タＱ７がオフして、出力端子１４からの出力信号がハイ
レベルに切り替わる。
【００２０】このとき、ｎｐｎトランジスタＱ６がオフ
して抵抗Ｒ４から抵抗Ｒ５が切り離されるため、電圧Ｖ
P1は、ＶP1＝ＶCC・Ｒ４／（Ｒ３＋Ｒ４）に上昇してヒ
ステリシスが与えられる。これと共に、抵抗Ｒ１９から
抵抗Ｒ２０が切り離されるために、電圧ＶP2は、図２の
一点鎖線IVに示すように、ＶP2＝ＶS ・Ｒ１９／（Ｒ１
８＋Ｒ１９）に上昇してヒステリシスが与えられる。
して抵抗Ｒ４から抵抗Ｒ５が切り離されるため、電圧Ｖ
P1は、ＶP1＝ＶCC・Ｒ４／（Ｒ３＋Ｒ４）に上昇してヒ
ステリシスが与えられる。これと共に、抵抗Ｒ１９から
抵抗Ｒ２０が切り離されるために、電圧ＶP2は、図２の
一点鎖線IVに示すように、ＶP2＝ＶS ・Ｒ１９／（Ｒ１
８＋Ｒ１９）に上昇してヒステリシスが与えられる。
【００２１】ここで、図３に示すように、電源電圧ＶCC
にノイズが混入して短時間低下した場合、電圧ＶP1も同
様に低下して、基準電圧ＶREF 以下のときにコンデンサ
Ｃが充電される。しかし、電圧ＶM2がコンパレータの閾
値ＶP2に達する以前に電源電圧ＶCCが回復してＶP1＞Ｖ
REF となると、コンデンサＣの充電も停止されるため、
端子１４の出力はハイレベルを維持する。つまり、不感
応時間ＴD があるために、ノイズによる誤出力を防止し
ている。
にノイズが混入して短時間低下した場合、電圧ＶP1も同
様に低下して、基準電圧ＶREF 以下のときにコンデンサ
Ｃが充電される。しかし、電圧ＶM2がコンパレータの閾
値ＶP2に達する以前に電源電圧ＶCCが回復してＶP1＞Ｖ
REF となると、コンデンサＣの充電も停止されるため、
端子１４の出力はハイレベルを維持する。つまり、不感
応時間ＴD があるために、ノイズによる誤出力を防止し
ている。
【００２２】本実施例では、不感応時間ＴD を決定する
コンパレータ２０の論理振幅を抵抗Ｒ１８，Ｒ１９で任
意に設定できる。このため、論理振幅としての図４に示
す閾値ＶP2が温度変動によりｄＶだけ変動したり外乱ノ
イズの混入で電圧ＶM2がｄＶだけ変動した場合に、不感
応時間はＴD1となる。これに対して、従来回路では論理
振幅としての電圧ＶP が温度変動によりｄＶだけ変動し
たり外乱ノイズの混入で電圧ＶA がｄＶだけ変動した場
合に、不感応時間はＴD2となる。つまり、本実施例で
は、温度変動や外乱ノイズの混入による不感応時間の変
動が大幅に小さくなる。
コンパレータ２０の論理振幅を抵抗Ｒ１８，Ｒ１９で任
意に設定できる。このため、論理振幅としての図４に示
す閾値ＶP2が温度変動によりｄＶだけ変動したり外乱ノ
イズの混入で電圧ＶM2がｄＶだけ変動した場合に、不感
応時間はＴD1となる。これに対して、従来回路では論理
振幅としての電圧ＶP が温度変動によりｄＶだけ変動し
たり外乱ノイズの混入で電圧ＶA がｄＶだけ変動した場
合に、不感応時間はＴD2となる。つまり、本実施例で
は、温度変動や外乱ノイズの混入による不感応時間の変
動が大幅に小さくなる。
【００２３】
【発明の効果】上述の如く、請求項１に記載の発明は、
被比較電圧を第１の基準電圧と比較する第１のコンパレ
ータと、前記第１のコンパレータの出力に応じて所定の
時定数で充電されるコンデンサと、前記コンデンサに充
電された電圧を第２の基準電圧と比較する第２のコンパ
レータと、前記第２のコンパレータの出力に応じたレベ
ルの信号を出力する出力回路とを有し、前記コンデンサ
の充電時定数に応じた不感応時間を有する。
被比較電圧を第１の基準電圧と比較する第１のコンパレ
ータと、前記第１のコンパレータの出力に応じて所定の
時定数で充電されるコンデンサと、前記コンデンサに充
電された電圧を第２の基準電圧と比較する第２のコンパ
レータと、前記第２のコンパレータの出力に応じたレベ
ルの信号を出力する出力回路とを有し、前記コンデンサ
の充電時定数に応じた不感応時間を有する。
【００２４】このように、第２のコンパレータを設けた
ことにより、出力信号のスイッチングの論理振幅を従来
に比して大きくすることができ、温度変動や外乱ノイズ
の混入による不感応時間のばらつきを抑制することがで
きる。請求項２に記載の発明は、請求項１記載の不感応
コンパレータ回路において、前記出力回路の出力する信
号のスイッチング時に前記被比較電圧の分圧比を変化さ
せて前記第１のコンパレータに供給する分圧比可変回路
を有する。
ことにより、出力信号のスイッチングの論理振幅を従来
に比して大きくすることができ、温度変動や外乱ノイズ
の混入による不感応時間のばらつきを抑制することがで
きる。請求項２に記載の発明は、請求項１記載の不感応
コンパレータ回路において、前記出力回路の出力する信
号のスイッチング時に前記被比較電圧の分圧比を変化さ
せて前記第１のコンパレータに供給する分圧比可変回路
を有する。
【００２５】このように、被比較電圧の分圧比を変化さ
せて第１のコンパレータにヒステリシスを持たせること
により、第１のコンパレータの出力が安定化する。請求
項３に記載の発明は、請求項２記載の不感応コンパレー
タ回路において、前記出力回路の出力する信号のスイッ
チング時に前記第２のコンパレータの第２の基準電圧を
変化させてヒステリシスを持たせる。
せて第１のコンパレータにヒステリシスを持たせること
により、第１のコンパレータの出力が安定化する。請求
項３に記載の発明は、請求項２記載の不感応コンパレー
タ回路において、前記出力回路の出力する信号のスイッ
チング時に前記第２のコンパレータの第２の基準電圧を
変化させてヒステリシスを持たせる。
【００２６】このように、第２のコンパレータにヒステ
リシスを持たせることにより、第２のコンパレータの出
力が安定化する。
リシスを持たせることにより、第２のコンパレータの出
力が安定化する。
【図１】本発明回路の回路図である。
【図２】本発明回路を説明するための信号波形図であ
る。
る。
【図３】本発明回路を説明するための信号波形図であ
る。
る。
【図４】本発明回路を説明するための特性図である。
【図５】従来回路の回路図である。
【図６】従来回路を説明するための信号波形図である。
Ｑ１〜Ｑ７ トランジスタ Ｒ１〜Ｒ２１ 抵抗 Ｃ コンデンサ １０，２０ コンパレータ ２２ 定電流源
Claims (3)
- 【請求項１】 被比較電圧を第１の基準電圧と比較する
第１のコンパレータと、 前記第１のコンパレータの出力に応じて所定の時定数で
充電されるコンデンサと、 前記コンデンサに充電された電圧を第２の基準電圧と比
較する第２のコンパレータと、 前記第２のコンパレータの出力に応じたレベルの信号を
出力する出力回路とを有し、 前記コンデンサの充電時定数に応じた不感応時間を有す
ることを特徴とする不感応コンパレータ回路。 - 【請求項２】 請求項１記載の不感応コンパレータ回路
において、 前記出力回路の出力する信号のスイッチング時に前記被
比較電圧の分圧比を変化させて前記第１のコンパレータ
に供給する分圧比可変回路を有することを特徴とする不
感応コンパレータ回路。 - 【請求項３】 請求項２記載の不感応コンパレータ回路
において、 前記出力回路の出力する信号のスイッチング時に前記第
２のコンパレータの第２の基準電圧を変化させてヒステ
リシスを持たせたことを特徴とする不感応コンパレータ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26692597A JP3509497B2 (ja) | 1997-09-30 | 1997-09-30 | 不感応コンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26692597A JP3509497B2 (ja) | 1997-09-30 | 1997-09-30 | 不感応コンパレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11112315A true JPH11112315A (ja) | 1999-04-23 |
| JP3509497B2 JP3509497B2 (ja) | 2004-03-22 |
Family
ID=17437595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26692597A Expired - Fee Related JP3509497B2 (ja) | 1997-09-30 | 1997-09-30 | 不感応コンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3509497B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010258951A (ja) * | 2009-04-28 | 2010-11-11 | Mitsumi Electric Co Ltd | 半導体集積回路 |
| JP2011009917A (ja) * | 2009-06-24 | 2011-01-13 | Mitsumi Electric Co Ltd | 半導体集積回路 |
| US7965112B2 (en) | 2006-09-29 | 2011-06-21 | Mediatek Inc. | Power-on reset circuits |
-
1997
- 1997-09-30 JP JP26692597A patent/JP3509497B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7965112B2 (en) | 2006-09-29 | 2011-06-21 | Mediatek Inc. | Power-on reset circuits |
| JP2010258951A (ja) * | 2009-04-28 | 2010-11-11 | Mitsumi Electric Co Ltd | 半導体集積回路 |
| JP2011009917A (ja) * | 2009-06-24 | 2011-01-13 | Mitsumi Electric Co Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3509497B2 (ja) | 2004-03-22 |
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