JP2003270305A

JP2003270305A - 半導体集積回路のテスト方法および取引方法

Info

Publication number: JP2003270305A
Application number: JP2002073962A
Authority: JP
Inventors: Masayuki Sato; 正幸佐藤; Katsumi Ogawa; 克己小川
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 2002-03-18
Filing date: 2002-03-18
Publication date: 2003-09-25

Abstract

(57)【要約】【課題】異なるアーキテクチャを有する複数のテスタ
の中から最も適したものを選択して効率良く低コストで
半導体装置のテストを行うことができるとともに、容易
にテスト・プログラムを修正することができ、これによ
ってトータルの開発期間を短縮することが可能なテスト
方法を提供する。【解決手段】テスタのアーキテクチャに律則されない
ステートメント形式または動作記述形式の言語を共通テ
スタ言語として採用してテスト・プログラムを作成する
とともに、該テスト・プログラムの記述毎に予め想定さ
れた複数のテスタで実行可能か否か判定し、該判定結果
に基づいてすべての記述を実行可能なテスタのうち最も
テスト・コストが低いものを選択し、前記テスト・プロ
グラムを前記選択されたテスタによって実行可能なプロ
グラムに変換してテストを行わせるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路が
所望の機能と性能を有するか否かをテストするためのテ
スト技術および半導体装置の製造技術さらには半導体集
積回路の設計、製造、評価に適用して有効な技術に関
し、例えば半導体集積回路を開発する会社がテスタもし
くはテストを専門に行う会社を選定する場合やインター
ネットを介して行うビジネスモデルに利用することがで
きる技術に関する。

【０００２】

【従来の技術】図７に、半導体集積回路の開発の手順す
なわち設計から製造までの一般的な手順を示す。半導体
集積回路を開発する場合、先ず機能動作を中心とした動
作レベルの設計であるシステム設計を行う（ステップＳ
１）。次に、論理ゲートレベルの論理設計とそれを素子
レベルに落とした回路設計を行い（ステップＳ２）、マ
スクを製作するとともに、それを利用してウェハ上に半
導体集積回路を形成する前工程と呼ばれるウェハ製造工
程に移る（ステップＳ３）。その後、前工程で製造され
たウェハを半導体集積回路装置の開発段階におけるよう
な暫定的検査条件でのウェハ検査工程であるプローブ検
査工程で試験して良否判定を行い、ウェハをチップに分
割し、ウェハ検査工程で良品とされたような良品チップ
を選別してパッケージへの組み立てを行う（ステップＳ
４）。この組み立て品は特性評価によりデバッグされ
（ステップＳ５）、特性が所望の値を満足していると認
定される（ステップＳ６）と、最終的テスト仕様を決め
て選別工程で使用されるテスト・プログラムを作成し、
エンジニアリングサンプル認定を経て量産に移管される
（ステップＳ７〜Ｓ１０）。

【０００３】これらの製品評価やテストにはテスタが利
用される。テスタは被テスト・デバイスの入出力端子と
接続され被テスト・デバイスに信号を入力し判定するピ
ンエレクトロニクスと呼ばれる複数のインタフェースボ
ードを内蔵したテスト・ヘッドとテスタ本体及びそのコ
ントローラ等で構成される（図３参照）。かかるテスタ
のアーキテクチャには、複数のピンでタイミング発生回
路とパターン発生回路を共有するシェアード・リソース
方式と、各ピン毎にタイミング発生回路を有しパターン
発生回路を共有するパーピン方式と、各ピン毎にタイミ
ング発生回路とパターン発生回路を有する方式（本明細
書ではフル・パーピン方式と称する）がある。

【０００４】従来はシェアード・リソース・テスタが多
く使われており、最近はパーピン方式のテスタが使われ
始めた。今後は、フル・パーピン方式のテスタが使われ
ると推測される。各テスタには被テスト・デバイスに電
力を供給する電源や、デバイスの入出力端子のＤＣ特性
を評価するＤＣ計測系、デバイスに供給するＤＣレベル
を生成するＤＡＣ（Digital to Analog Converter）変
換器等を有している。

【０００５】ところで、これらのテスタは、ＣＰＵのＯ
Ｓ（オペレーティング・システム）下で動作するテスト
・プログラムで制御される。このテスト・プログラム
は、いわゆるテスタ言語で記述される。テスタ言語は、
テスタ・アーキテクチャが異なれば、それに応じて違う
のが一般的である。このテスタ言語としては、当初はハ
ードウェアを直接制御するためにマシン・ワードと呼ば
れるアッセンブラ形式の言語があった。これに対し、プ
ログラム性の高いものとしてテスタ制御言語が考案され
て、ＦＯＲＴＲＡＮ形式やＢＡＳＩＣ形式も使われた。
更に、構造化言語であるＰＡＳＣＡＬも一時活用が盛ん
であったが、現在はＣ言語に至っている。

【０００６】

【発明が解決しようとする課題】このようにテスタ言語
は世の中のプログラム言語の進展に合わせるようにアッ
センブラ→ＦＯＲＴＲＡＮ，ＢＡＳＩＣ→ＰＡＳＣＡＬ
→Ｃ言語と発展してきたが、Ｃ言語は関数定義をユーザ
に強いる事やテスト・プログラムの行数が極端に多くな
るためテスタ言語としては使いづらいとともに、プログ
ラムの可読性も悪いという問題点があることが明らかに
なって来た。そこで、テスタ言語を意識せずにテスト・
フローだけを表現できるＧＵＩ（グラフィカル・ユーザ
・インターフェイス）の検討も進められてきている。

【０００７】ＧＵＩは、一般的なテスト項目をアイコン
化し、それをフローとして繋げてテスト・プログラムを
構築するものであるが、複雑なテスト項目を独自に記述
したい場合にはＣ言語により直接記述しなくてはなら
ず、一見テスト・プログラム生産性が向上したように見
えるが実はテスト・プログラムの生産性や他の言語から
なるテスト・プログラムへの変換性が阻害された面もあ
る。さらに、テスト・プログラムは一度作ったら二度と
修正しないものではなく、製造工程での条件変更などに
伴う修正など変更の必要性がある。その変更作業はプロ
グラムの作成者ではない者によって行われることがあ
る。Ｃ言語はそのテスト・プログラムの記述が分散され
る為に可読性が悪く、変更作業が円滑に行なえないとい
う問題もクローズ・アップされ始めた。

【０００８】最後に大きな問題としては、量産段階での
テスタ展開やテスト・プログラム変換である。量産では
そのコスト低減の要件から設計で使用したテスタが適用
されるとは限らなく、設計段階で使用せざるを得ないよ
うな比較的高性能かつ高価なテスタとは異なる比較的廉
価なテスタへの展開やテスト・プログラムの変換が必要
になることがある。その際、ＧＵＩ環境でテスト・プロ
グラムを生成していると、テスタに律則した環境となり
テスタ展開が出来なくなり、高価な設計用テスタを量産
のために使用せざるを得なくなって、テスト・コストの
増大を招く。特に、設計でパーピン・テスタを使い、製
造でシェアード・リソース・テスタを使っている場合は
リソース配分を見直す結果となり、一般的には使えない
ことが多いため新規テスタの導入が必要となり、大幅な
テスト・コストの増加を来たすこともある。

【０００９】また、半導体チップ上に内部回路をテスト
するためのテスト回路を組み込んで効率良くテストでき
るようにしたＤＦＴ（Design For Test）と呼ばれるテ
スト容易化技術も提案されている。しかしながら、ＤＦ
Ｔを適用するとチップ面積が増加するため、その分ハー
ド的な面からチップコストが高くなる。また、ＤＦＴを
適用せずにテスタで充分なテストを行おうとすると、テ
ストに要する費用が高くなりそれによってチップコスト
の上昇を招くので、両者のトレードオフでいずれを採用
すべきか判定する必要があるが、そのコスト計算は単純
ではないため、過去においては結果的にコストが高くな
ってしまうことも多々あった。

【００１０】一方、近年、半導体デバイスの分野におい
ては、ファブレス・カンパニーと呼ばれる回路設計専門
の会社や、ファブレス・カンパニーが設計した半導体装
置の機能をワークステーションなどのコンピュータ上で
評価するツールを提供するＥＤＡ（エンジニアリング・
デザイン・オートメーション）ベンダと呼ばれる会社、
ファブレス・カンパニーが設計し作成した半導体装置の
テスト・プログラムを選択したテスタが実行可能なプロ
グラムに変換するテスト・ハウスと呼ばれる会社、ファ
ブレス・カンパニーが設計したデータに基づいてマスク
を作製するマスク・メーカ、作成されたマスクを用いて
半導体装置を製造するファブ・カンパニーと呼ばれる会
社、テスト・ハウスにより作成されたテスト・プログラ
ムを用いて所有するテスタによるテストを請け負うテス
ト・ファブと呼ばれる会社が出現し、これらの専門会社
による半導体集積回路の開発、製造の水平分業化も進ん
でいる。

【００１１】この発明の目的は、異なるアーキテクチャ
を有する複数のテスタの中から最も適したものを選択し
て効率良く低コストで半導体集積回路のテストを行うこ
とが可能なテスト技術を提供することにある。この発明
の他の目的は、プログラム作成者とは異なる者が容易に
テスト・プログラムを修正することができ、これによっ
てトータルの開発期間を短縮することが可能なテスト技
術を提供することにある。この発明のさらに他の目的
は、ＤＦＴ適用に伴うコスト増とテスタによるテストに
伴うコストをも見込んで最も低コストで半導体集積回路
を製造することが可能な手段を選択する手法を提供する
ことにある。この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添付図面
から明らかになるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、本願の第１の発明は、テスタの
アーキテクチャに律則されないステートメント形式また
は動作記述形式の言語を共通テスタ言語として採用して
設計した半導体集積回路のテスト・プログラムを作成す
るとともに、該テスト・プログラムの記述毎に予め想定
された複数のテスタで実行可能か否か判定し、該判定結
果に基づいてすべての記述を実行可能なテスタのうち最
もテスト・コストが低いものを選択し、前記テスト・プ
ログラムを前記選択されたテスタによって実行可能なプ
ログラムに変換してテストを行わせるようにしたもので
ある。

【００１３】ここで、ステートメント形式または動作記
述形式の言語とはテスタの最小基本動作（テスト項目）
と条件（パラメータ）を羅列して一行で命令文を構成す
ることができる言語を意味する。プログラム言語では、
ＦＯＲＴＲＡＮやＢＡＳＩＣのような言語がステートメ
ント形式の言語といえる。なお、共通テスタ言語として
Ｃ言語のような関数型言語を排斥するものでなく、関数
型言語であってもステートメント形式の関数記述を行う
ようにすればよい。さらに、共通テスタ言語で作成され
るテスト・プログラムの記述には、いずれか一のテスタ
においてのみ実施可能なテスト項目が含まれていても良
い。

【００１４】上記した手段によれば、テスタのアーキテ
クチャに律則されない共通テスタ言語でテスト・プログ
ラムを作成するようにしたので、プログラムの汎用性が
高くなり使用するテスタを決定せずにプログラムを作成
したり、以前作成した類似のデバイスのテスト・プログ
ラムを利用することが可能になる。また、共通テスタ言
語としてステートメント形式または動作記述形式の言語
を採用したので、プログラムの内容が理解し易くなり、
プログラムを作成した者と違う者がプログラムを容易に
修正することができるようになる。

【００１５】なお、テスト・プログラムの各記述が実行
可能なテスタを判定する工程においては、少なくとも、
すべてのテスタで実行可能な記述と、いずれかのテスタ
で実行可能な記述と、いずれのテスタでも実行不能な記
述とに分類して、それぞれをモニタ上において異なる表
示色にて表示もしくは背景色を変えて表示させるように
するのが望ましい。また、いずれかのテスタで実行不能
な記述には、テスト項目そのものでなく、パラメータが
仕様範囲に入っていない場合が含まれるものとする。

【００１６】さらに、仮想テスタにより設計した半導体
集積回路の論理機能を検証する場合、その検証はレイト
方式で行うようにするのが望ましい。ここでレイト方式
とは、タイムドリブンもしくはタイムイベント方式と呼
ばれるパターン生成方式と対極するパターン生成方式を
意味する。具体的には、タイムイベント方式が図８
（Ｂ）に示すように論理変化点をモニタして変化点のタ
イミング情報と論理値を抽出してパターンを生成する方
式であるのに対し、レイト方式では、図８（Ａ）に示さ
れているように一定の周期でパターンを区切り、パター
ン・ステップに対して１／０の情報としてテストパター
ンを発生させる。

【００１７】本願の第２の発明は、ＤＦＴ搭載に伴うコ
ストと、テスタによるテスト・コストをそれぞれ算出し
て比較し、最もコストの低いものを選択するようにした
ものである。ここで、ＤＦＴ搭載に伴うコストには、チ
ップ面積の増加によるコストアップの他にＤＦＴの設計
もしくは設計データ入手に要するコストが含まれる。ま
た、テスタによるテスト・コストの算出には、テスタの
価格の他にテスト項目とその数に応じたテスト所要時間
から導かれるコストの計算が含まれる。これにより、新
たに開発する半導体集積回路のテスト・コストひいては
チップ単価を下げることができる。

【００１８】本願の第３の発明は、各テスト・ファブが
所有するテスタの種類をデータベース等に登録しておい
て、テスタのアーキテクチャに律則されないステートメ
ント形式または動作記述形式の共通テスタ言語で被テス
ト・デバイスに応じて作成されたテスト・プログラムに
基づいてこれを実行可能なテスタを抽出し、それらのテ
スタのうち最もテスト・コストの低いテスタを特定し、
前記データベースの中から当該テスタを所有するテスト
・ファブを選択して、製造された半導体装置を選択され
たテスト・ファブにてテストして保管し、要求に応じて
出荷するようにしたものである。これにより、水平分業
化に対応した半導体装置の開発、製造環境を実現するこ
とができるとともに、インターネットを利用した新しい
ビジネス形態を作り出すことができる。

【００１９】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１には、本発明を適用した場
合における半導体集積回路のテスト・プログラムの作成
からテスタの選定に至るまでの手順を示す。新たに開発
された半導体集積回路のテスト・プログラムを作成する
場合、エンジニアは先ず設計データに基づいて当該半導
体集積回路のテスト項目を記述したソーステスト・プロ
グラムを、ワークステーションなどのコンピュータ上で
共通テスタ言語を用いて作成する（ステップＳ１）。こ
のとき、予めテスト・プログラムの作成を支援するＧＵ
Ｉ方式のエディタを用意して使用するワークステーショ
ンに搭載しておくことにより、効率良くテスト・プログ
ラムの作成を行うことができる。

【００２０】次に、ソース・プログラムに構文上の誤り
等がないかチェックする。このとき、構文をチェック可
能なチェック・プログラムがあればそれを利用して、ま
たチェック・プログラムがなければ手作業でソース・プ
ログラムに誤りがないかチェックする（ステップＳ
２）。また、往々にしてテスト・プログラムの作成者は
テスト・プログラムの理解を容易にするため電圧設定な
どを多重に定義することがあるが、その冗長性もここで
チェックし、適切な内容に変更する機能をチェック・プ
ログラムに持たせておくようにすると良い。

【００２１】そして、ソース・プログラムにエラーがあ
れば修正を行って再度エラーチェックを行う（ステップ
Ｓ３→Ｓ４→Ｓ２）。また、エラーがなかった時は、ス
テップＳ５へ移行してソース・プログラムに記述されて
いるテスト項目とその条件とから使用可能なテスタを選
定する。このとき、例えば図２に示されているような各
テスタの仕様をテスタ・リソースとして登録したデータ
ベースを利用して、テスタの選定を行う。具体的には、
前述したようにテスタにはシェアード・リソース方式や
パーピン方式、フル・パーピン方式などがあり、テスト
・プログラムの記述毎にテスタ・リソースを参照してシ
ェアード・リソース・テスタで実現出来るか、パーピン
・テスタまたはフル・パーピン・テスタでしか実現出来
ないかを判断する。また、この工程においては、少なく
とも、すべてのテスタで実行可能な記述と、いずれかの
テスタで実行可能な記述と、いずれのテスタでも実行不
能な記述とに分類して、それぞれをモニタ上において異
なる表示色にて表示もしくは背景色を変えて表示させる
ようにするのが望ましい。

【００２２】次に、作成されたソース・プログラムをそ
のテスタが実行可能なプログラムに変換する（ステップ
Ｓ６）。このとき、予め共通言語で記述されたプログラ
ムをテスタごとに決められているテスタ言語で記述され
たプログラムに変換する変換プログラムを用意しておい
て、それを利用して変換を行うようにすることができ
る。ソース・プログラムのテスト・プログラムへの変換
はテスタを決定した後に行なうことも可能であるが、先
にテスト・プログラムへ変換することにより、より正確
なコストの算定および低コストでテスト可能なテスタの
選定が可能となる。

【００２３】その後、変換されたテスト・プログラムご
とにテスタの所要時間を算出する（ステップＳ７）。こ
のとき、テスタによる各テスト項目の処理時間は一般的
にテスタ・リソースから把握できるので、各テスト項目
の処理時間を求めそれらを合計することによりトータル
の所要時間を算出することができる。また、テスト・プ
ログラムの中にはデバイスの安定時間を考慮して待ち時
間を記述することもあるので、その場合にはその待ち時
間も加算してテスト所要時間を算出するようにする。な
お、テスト項目ごとの処理時間は、専らテスト・プログ
ラムを記述したテスタ言語に応じて決まり、使用するテ
スタの種類にはあまり依存しないので、テスタごとにテ
スト所要時間を算出する必要はない。

【００２４】次に、テスト・コストを算出する（ステッ
プＳ８）。テスト・コストは、使用するテスタの購入価
格とその償却年月およびテスタを使用する時間によって
決まるので、上記ステップＳ６で算出されたテスト所要
時間を利用すればそのテスト・プログラムによるテスタ
のコストが算出できる。テスト・コストが求まれば、設
計者が目標としているＬＳＩの販売価格との比較が出来
るので、使用するテスタを決定することが可能となる
（ステップＳ９）。また、このときテスト対象の半導体
集積回路にテスト・スキャンパスやＢＩＳＴ（ビルトイ
ン・セルフテスト）回路などのＤＦＴ搭載に伴うコスト
増も算出し、ＤＦＴを搭載せずにテスタのみによるテス
トを選択した場合に要するコストと比較して、いずれの
方が低コストか検討するようにしても良い。また、コス
トを優先してテスタを決定する代わりにテスト時間を優
先してテスタを決定するようにしても良い。

【００２５】図３には、各方式のテスタに共通の基本的
な構成を示す。図３に示すように、テスタ１００は、被
テスト・デバイスである電子部品としての半導体装置Ｄ
ＵＴに電源電圧を供給する電源ユニット１１０と、半導
体装置ＤＵＴに入力するテスト・データおよび期待値を
生成するパターン発生器１４０と、半導体装置ＤＵＴに
入力する信号の印加タイミングを発生するタイミングジ
ェネレータ１５０と、出力ピンの電圧レベル検出などの
直流テストを行うためのＤＣテスト回路１７０と、これ
らの回路を制御するコントローラ１６０などから構成さ
れている。

【００２６】電源ユニット１１０およびＤＣテスト回路
１７０は、テスト・プログラムのようにテスタが変わる
と代わってしまうようなものでなく、被テスト・デバイ
スに応じてその構成を変更する必要はなく、共通の回路
とすることができる。上記の他、図３のテスタ１００に
は、テストされる半導体装置ＤＵＴの入力ピンに信号を
入力するドライバ１２０と、半導体装置ＤＵＴの出力ピ
ンから出力される信号と期待値信号とを比較するコンパ
レータ１３０とが設けられている。これらは、図４に示
されているテスト・ヘッド１８０内のピンエレクトロニ
クスと呼ばれるインタフェースボード１９０上に設けら
れる。

【００２７】図４には、インタフェースボード２４０が
一枚だけ示されているが、実際のテスタにはこのような
ボードが多数設けられる。また、図４は、テスト・ヘッ
ド１８０の上に被テスト・デバイスを搭載するための複
数の治具を有する構造の一例を示したもので、１８１は
固定用のボード、１８２は変換ボード、１８３はパフォ
ーマンスボード、１８４はフロックリング、１８５は小
ボード、１８６は被テスト・デバイスである半導体装置
ＤＵＴが挿入されるソケットである。

【００２８】図９には、前記実施例で用いられる共通テ
スタ言語のコマンドと各コマンドに付属するパラメータ
（変数）の例を示す。命令文の書式としては、例えば
“ＶＳ＝ｖｓ，Ｒｖｒ，Ｍｉｒ，ｉｐ，ｉｍ”のよう
に、コマンド＝パラメータ１，２，……ｎを採用する。
また、使用するユニットのチャネル番号や測定対象のピ
ンを指定するピン番号などの番号ｎは、例えば“ＶＳ
ｎ”や“Ｐｎ”のようにコマンドまたはパラメータに付
記するものとする。このような書式は、電気計測手法に
基づいたステートメント方式の記述であり、この書式に
従うと、命令文の意味は記述内容から容易に認識できる
ようになる。なお、図９において、“ＤＵＴ”および
“デバイス”は被テスト・デバイスのことである。ま
た、ターミネータとは、コンパレータ１３０が受けるレ
ベルを切り替える切替え器である。図９に示されている
コマンドはあくまでも一例であって、テスト・プログラ
ムを記述するためのすべてのコマンドではない。例示さ
れているコマンドと同様の形式で他のコマンドを定義す
ることができる。

【００２９】図１０〜図１９には、各テスト項目に対応
したテスト・プログラムの記述例とその内容が回路的に
示されている。このうち、図１０〜図１６はテスタに関
する記述であり、図１０は、被テスト・デバイスに供給
する電源の記述と内容を示すもので、図９の共通テスタ
言語のコマンドとパラメータに対応する。図１０より、
電源の記述は、コマンドＶＳと、印加電圧値の指定Ｖｃ
ｃと電流制限範囲の設定Iclampと測定指示ＩＭなどの変
数とから構成されることが分かる。なお、変数の範囲は
それぞれ規定されている。

【００３０】図１１は電圧印加電流測定ＤＣテスタの記
述とその内容、図１２および図１３は電流印加電圧測定
ＤＣテスタの記述とその内容を示す。図１４はテストパ
ターンの記述例を、図１５は電圧印加シーケンスの例を
示す。図示しないが、図１１〜図１５のそれぞれに対応
して図９のようなコマンドとパラメータが定義されてい
る。また、図１６〜図１９は制御命令に関する記述例で
あり、図１６はテスト番号記述および測定命令記述の例
を、図１７は待ち時間記述とテスト終了記述および分岐
命令記述の例を、図１８はループ命令記述とリミット記
述とプログラムオブジェクト名の記述およびプログラム
終了命令記述の例を示す。図１９は、被測定デバイスの
ピン番号のシンボル定義の例を示す。

【００３１】次に、本発明者等が発明したビジネスモデ
ルについて説明する。近年、ＬＳＩの開発、製造に関し
ては、従来、それらを１つの会社で一貫して行う方式と
は別に、回路設計は設計専門会社で行い、ここで設計さ
れた回路のテストはテスト専門会社で行い、デバッグ後
の設計データに基づくマスクの作成および作成されたマ
スクを使用したＬＳＩの製造もそれぞれ別の会社で行う
という水平分業型の方式が実施され始めている。以下に
説明するビジネスモデルは、このような水平分業型のシ
ステムにおいて有効なものである。

【００３２】図５は本発明者が考えたビジネスモデルを
説明するためのシステム構成図、図６はこのビジネスモ
デルの手順を示すフローチャートである。図５におい
て、３００は回路設計を請け負うとともに設計した半導
体装置のテスト・プログラムを作成するファブレス・カ
ンパニーと呼ばれる回路設計専門の設計会社、４００は
ファブレス・カンパニーが設計した半導体装置の機能を
ワークステーションなどのコンピュータ上で評価するツ
ールを提供するＥＤＡベンダと呼ばれる会社、５００は
ファブレス・カンパニーが作成したテスト・プログラム
を選択したテスタが実行可能なプログラムに変換するテ
スト・ハウスと呼ばれる会社、６００はテスト・ハウス
から提供されたテスト・プログラムを用いて自己の所有
するテスタで設計会社が設計した回路のテストを行うテ
スト・ファブと呼ばれるテスト会社、７００はファブレ
ス・カンパニーが設計したデータに基づいてマスクを作
製するマスク作成会社、８００は作成されたマスクを用
いてウェハ上に半導体装置を製造するファブ・カンパニ
ーと呼ばれるウェハ作成会社、９００はテストに用いる
テスト・ボードやプローブ・カード、治具などを製造す
る関連会社であり、これらの会社のうちＥＤＡベンダ４
００を除く各会社のコンピュータはインターネット２０
０を介してデータ送信可能に接続されている。

【００３３】本発明者が考えたビジネスモデルは、テス
ト・ハウス５００を中心とするものである。ＬＳＩの開
発、製造にあたっては、図６に示されているように、先
ずテスト・ハウス５００がＥＤＡベンダ４００や設計会
社３００、ウェハ作成会社８００に対して前記実施例で
説明したような共通テスタ言語の使用を提案し、必要な
資料を提供する（ステップＳ１１，図６符号）。

【００３４】次に、ＥＤＡベンダ４００は設計会社３０
０に対してネットリストなどの論理設計データに基づい
てワークステーション上で回路の論理シミュレーション
を行う仮想テスタと呼ばれるツール（プログラム）を提
供する（ステップＳ１２，図６符号）。また、設計会
社３００は所望の論理機能を備えたＬＳＩを設計し、Ｅ
ＤＡベンダから提供された仮想テスタでその論理機能の
検証を行い、前記共通テスタ言語を用いたテスト・プロ
グラムを作成する（ステップＳ１３，Ｓ１４）。

【００３５】一方、テスト・ハウス５００は、複数のテ
スト・ファブ６００からそれらの会社が所有するテスタ
の仕様に関するデータの提供を受けデータベースに保存
しておく（図６符号）とともに、設計会社３００が作
成したテスト・プログラムを、インターネット２００を
介して受信する（ステップＳ１５，図６符号）。そし
て、テスト・ハウス５００では、受け取ったテスト・プ
ログラムを解析して実施可能なテスタの選定および所要
テスト・コストの計算を行ってそのテスト・コストと最
も低コストのテスタを所有するテスト・ファブ６００を
設計会社に提示する（ステップＳ１６，図６符号）。
すると、ファブレス・カンパニー３００はその情報を判
断して適切なテスト・ファブを選択し指定する（ステッ
プＳ１７，図６符号）。

【００３６】テスト・ハウス５００はそれを受けてテス
ト・プログラムを変換してテスト・ファブ６００へ送信
し、且つ、関連会社９００に対して使用するテスト・ボ
ードの仕様とプローブ・カードの仕様を提示して治具の
製作を依頼する（ステップＳ１８，図６符号）。この
時、テスト・ハウス５００は、テスト・ボードの検証を
行い使用する治具に対して回路シミュレーションを実施
して、治具による遅延等を考慮してテスト・プログラム
における信号のタイミングの調整を行う。また、テスト
・ハウスは変換したテスト・プログラムが問題なくテス
トされるか仮想テスタを使って検証する。そして、この
検証がなされたテスト・プログラムをファブレス・カン
パニー３００が指定したテスト・ファブ６００に送信す
る。

【００３７】次に、関連会社９００により当該テストに
使用する治具が作成され、作成された治具およびマスク
はテスト・ファブ６００に送られる（ステップＳ１９，
図６符号）。一方、設計会社の依頼を受けたマスク会
社７００ではマスクの作成が行われ、作成されたマスク
はウェハ作成会社８００へ渡されてウェハの作成が行わ
れる（ステップＳ２０，Ｓ２１，図６符号，’）。
作成されたウェハはウェハ作成会社８００からテスト・
ファブ６００に送られ、テスト・ファブは受け取ったウ
ェハをテスト・ハウス５００から提供されたテスト・プ
ログラムでテストする（ステップＳ２２，図６符号丸1
0）。そして、組み立てを行って完成品となし、上記ス
テップＳ２２のテスト結果に基づいて完成品の選別を行
ってファブレス・カンパニー３００に納入し、それをフ
ァブレス・カンパニーが保管し注文に応じて市場に出荷
する（ステップＳ２３，Ｓ２４）。

【００３８】かかる手法によれば、半導体集積回路の開
発・製造を水平分業で行う場合に要するコストを下げる
ことができるとともに、開発に要する期間を短縮し、ま
た新たなビジネスチャンスを提供することが可能になる
という利点がある。なお、上記ビジネスモデルでは、共
通テスタ言語の提案、最適テスト・ファブの紹介、テス
ト・プログラムの調整、変換等をテスト・ハウスにおい
て行うものとしているが、例えばＥＤＡベンダやテスト
・ファブなど他の会社が行うことも可能である。また、
テスト・ファブとテスト・ハウスが一体となった組織や
ＥＤＡベンダとテスト・ハウスが一体となった組織など
も考えられ、そのような場合にも本発明を適用すること
ができる。

【００３９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。以上の説明
では主として本発明者によってなされた発明をその背景
となった利用分野である半導体集積回路の開発に適用し
た場合について説明したが、本発明はそれに限定される
ものでなく電子部品や電子機器などテスタを使用してテ
ストする製品の開発に広く利用することができる。

【００４０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明に従うと、異なるア
ーキテクチャを有する複数のテスタの中から最も適した
ものを選択して効率良く低コストで半導体集積回路のテ
ストを行うことができる。また、プログラム作成者とは
異なる者が容易にテスト・プログラムを修正することが
でき、これによってトータルの開発期間を短縮すること
ができる。さらに、ＤＦＴ適用に伴うコスト増とテスタ
によるテストに伴うコストをも見込んで最も低コストで
半導体集積回路を製造することができる。

【図面の簡単な説明】

【図１】本発明を適用した場合における半導体集積回路
のテスト・プログラムの作成からテスタの選定に至るま
での手順を示すフローチャートである。

【図２】テスタ・リソースとしてデータベースに登録さ
れた複数のテスタの仕様例を示す説明図である。

【図３】各方式のテスタに共通の基本的な構成を示すブ
ロック図である。

【図４】テスタのテスト・ヘッドの構造を示す斜視図で
ある。

【図５】本発明者が考えたビジネスモデルを説明するた
めのネットワークシステムの一例を示すシステム構成図
である。

【図６】本発明者が考えたビジネスモデルの手順を示す
フローチャートである。

【図７】現在一般に行われている半導体集積回路の開発
はすなわち設計から製造までの手順を示すフローチャー
トである。

【図８】レイト方式とタイムドリブン方式のパターン生
成方法を説明するための図である。

【図９】実施例で用いられる共通テスタ言語のコマンド
と各コマンドに付属するパラメータ（変数）の例を示す
説明図である。

【図１０】各テスト項目に対応したテスト・プログラム
の記述例のうち電源に関する記述例とその内容を回路的
に示す説明図である。

【図１１】各テスト項目に対応したテスト・プログラム
の記述例のうち電圧印加電流測定ＤＣテスタの記述例と
その内容を回路的に示す説明図である。

【図１２】各テスト項目に対応したテスト・プログラム
の記述例のうち電流印加電圧測定ＤＣテスタの記述例と
その内容を回路的に示す説明図である。

【図１３】各テスト項目に対応したテスト・プログラム
の記述例のうち電流印加電圧測定ＤＣテスタの他の記述
例とその内容を回路的に示す説明図である。

【図１４】各テスト項目に対応したテスト・プログラム
の記述例のうちテストパターンの記述例とその内容を回
路的に示す説明図である。

【図１５】各テスト項目に対応したテスト・プログラム
の記述例のうち電圧印加シーケンスの記述例とその内容
を回路的に示す説明図である。

【図１６】各テスト項目に対応したテスト・プログラム
の記述例のうちテスト番号記述および測定命令記述の例
を示す説明図である。

【図１７】各テスト項目に対応したテスト・プログラム
の記述例のうち待ち時間記述とテスト終了記述および分
岐命令記述の例を示す説明図である。

【図１８】各テスト項目に対応したテスト・プログラム
の記述例のうちループ命令記述とリミット記述とプログ
ラムオブジェクト名の記述およびプログラム終了命令記
述の例を示す説明図である。

【図１９】各テスト項目に対応したテスト・プログラム
の記述例のうち被測定デバイスのピン番号のシンボル定
義の記述例を示す説明図である。

【符号の説明】

１００テスタ１１０電源ユニット１２０ドライバ１３０コンパレータ１４０パターン発生器１５０タイミングジェネレータ１６０コントローラ１７０ＤＣテスト回路１８０テスト・ヘッド１８１〜１８５テスト用治具１９０インタフェースボード（ピンエレクトロニク
ス）ＤＵＴ被テストデバイス２００インターネット３００ファブレス・カンパニー（設計会社）４００ＥＤＡベンダ５００テスト・ハウス６００テスト・ファブ（テスト会社）７００マスク・メーカ８００ファブ・カンパニー（ウェハ作成会社）９００治具製造会社（関連会社）

フロントページの続き (72)発明者小川克己東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内Ｆターム(参考） 2G132 AA00 AC03 AE08 AE14 AE27 AF00 AG02 AL00

Claims

【特許請求の範囲】

【請求項１】所望の言語を用いて半導体集積回路のテ
ストのためのテスト・プログラムを作成しすべての記述
を実行可能なテスタのうち最もテスト・コストが低いテ
スタを選択し、前記テスト・プログラムを前記選択され
たテスタによって実行可能なプログラムに変換してテス
トを行うことを特徴とする半導体集積回路のテスト方
法。
【請求項２】前記テスト・コストは、テスタの購入価
格と償却年数および前記テスト・プログラムを実行する
テスタのテスト所要時間とに基づいて算出することを特
徴とする請求項１に記載の半導体集積回路のテスト方
法。
【請求項３】前記テスト所要時間は、前記テスト・プ
ログラムのテスト項目ごとに所要時間を決定し、それら
を加算して求めることを特徴とする請求項１または２に
記載の半導体集積回路のテスト方法。
【請求項４】前記複数のテスタには、複数の計測ピン
機能でタイミング発生回路とパターン発生回路を共有す
る第１方式のテスタと、各計測ピン機能毎にタイミング
発生回路を有しパターン発生回路を共有する第２方式の
テスタと、各計測ピン機能毎にタイミング発生回路とパ
ターン発生回路を有する第３方式のテスタとが含まれる
ことを特徴とする請求項１〜３のいずれかに記載の半導
体集積回路のテスト方法。
【請求項５】前記テスト・プログラムをチェック用プ
ログラムにより検証することを特徴とする請求項１〜４
のいずれかに記載の半導体集積回路のテスト方法。
【請求項６】前記テスト・プログラムの変換を変換プ
ログラムにより行うことを特徴とする請求項１〜５のい
ずれかに記載の半導体集積回路のテスト方法。
【請求項７】前記該テスト・プログラムの記述毎に行
われる複数のテスタで実行可能か否かの判定において、
すべてのテスタで実行可能な記述と、少なくともいずれ
か一のテスタおいてのみ実行可能な記述と、いずれのテ
スタにおいても実行不能な記述とに分類し、それぞれ表
示色を変えて表示させることを特徴とする請求項１〜６
のいずれかに記載の半導体集積回路のテスト方法。
【請求項８】所望の言語を用いてテスト・プログラム
を作成するとともに、該テスト・プログラムの記述毎に
複数のテスタのいずれかで実行可能か否か判定し、該判
定結果に基づいてすべての記述を実行可能なテスタのう
ち最もテスト・コストが低いものを決定する一方、テス
トを容易にするテスト支援回路を半導体集積回路に搭載
することに伴う増加コストを算出し、該増加コストと前
記決定されたテスタによるテスト・コストとを比較して
コストの低い方を選択し、テスタによるテスト・コスト
の方が低い場合には前記テスト・プログラムを前記選択
されたテスタによって実行可能なプログラムに変換して
テストを行うことを特徴とする半導体集積回路のテスト
方法。
【請求項９】前記テスト支援回路を半導体集積回路に
搭載することに伴う増加コストは、チップサイズ増大に
よる増加コストと前記テスト支援回路の設計データの入
手に必要なコストが含まれることを特徴とする請求項５
に記載の半導体集積回路のテスト方法。
【請求項１０】インターネットを介して接続された複
数のテスト・ファブが所有するテスタの種類をデータベ
ースに登録しておいて、テスタのアーキテクチャに律則
されない形式の共通テスタ言語で被テスト・デバイスに
応じて作成されたテスト・プログラムに基づいてこれを
実行可能なテスタを抽出し、それらのテスタのうち最も
テスト・コストの低いテスタを特定し、前記データベー
スの中から当該テスタを所有するテスト・ファブを選択
して、製造された半導体装置を選択されたテスト・ファ
ブにてテストして保管し、要求に応じて出荷するように
したことを特徴とする半導体集積回路のテストための取
引方法。