JP2003282743A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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JP2003282743A
JP2003282743A JP2002080718A JP2002080718A JP2003282743A JP 2003282743 A JP2003282743 A JP 2003282743A JP 2002080718 A JP2002080718 A JP 2002080718A JP 2002080718 A JP2002080718 A JP 2002080718A JP 2003282743 A JP2003282743 A JP 2003282743A
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memory cell
film
insulating film
substrate
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Teiichiro Nishisaka
禎一郎 西坂
Toshikatsu Jinbo
敏且 神保
Shigeki Kono
隆樹 河野
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NEC Electronics Corp
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Abstract

(57)【要約】 【課題】サリサイド構造のゲート電極の形成時に、基板
表面のサリサイド化による導電層間の短絡の発生を防止
し、歩留まり、信頼性を向上する半導体記憶装置の製造
方法を提供。 【解決手段】基板上に、第１の酸化膜、窒化膜、第２の
酸化膜を積層してなる絶縁膜２０７を形成し、該絶縁膜
の上に、サリサイド構成のゲート電極を形成するサリサ
イド工程を有する半導体装置の製造方法において、基板
上のゲート電極直下以外の領域にも絶縁膜２０７を残存
させることで、前記サリサイド工程において、基板２０
１とＮ＋拡散層２１３とのシリサイド反応を防止する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、特に、サリサイド構造を有する不揮発
性半導体記憶装置とその製造方法に関する。
【０００２】
【従来の技術】メモリセルアレイのビット線を基板表面
に設けた不純物導電領域で構成した半導体記憶装置にお
いては、メモリセルを分離するトランジスタ間の分離領
域がなくメモリセルのサイズを小さくできることから、
メモリ容量の増大に適している。しかしながら、ビット
線を、シリコン基板に設けた不純物導電領域で形成して
いるため、ビット線の抵抗値や寄生容量等により高速動
作に適応できず、メモリ容量の増大によりビット線が長
くなり高速動作は困難となる。さらに、ビット線長の増
大により、ビット線の抵抗値によるメモリセルへ印加さ
れる書き込み電圧の低下等の問題もある。かかる問題を
解消するための半導体装置を、本願出願人は、特願２０
０１−３９４２１６号（本願出願時未公開）で提案して
いる。
【０００３】以下では、本発明の背景技術の一つとし
て、ゲート誘電体構造としてＯＮＯ三層構造の書き換え
可能な不揮発性半導体装置について、図４を参照して説
明しておく。Ｐ型シリコン基板１２１のＮ＋拡散層１２
４の間のチャネルの上に、酸化シリコン膜が形成され、
酸化シリコン膜の上に、電子捕獲膜として機能する窒化
シリコン膜が形成され、さらにその上に、酸化シリコン
膜が形成されてＯＮＯ膜１２２が構成されており、この
上に、導電性のゲート電極１２５が形成されている。図
４では、１つのメモリセルに２つのビットが記憶される
構成が模式的に示されている。
【０００４】ところで、ゲート電極として用いられるポ
リシリコンは、比抵抗が比較的大きいことから、高融点
金属や準貴金属のシリサイド（ＭｏＳｉ２，ＷＳｉ２，
ＴｉＳｉ２，ＣｏＳｉ２等）をゲートポリシリコン上に
積層することで、ゲート膜抵抗の低抵抗化が図られてい
る。
【０００５】さらに、微細化によるゲート抵抗、ドレイ
ン、ソース抵抗を抑えるために、ゲート電極の低抵抗化
と、ソース・ドレイン抵抗を低下させる技術として、１
回のプロセスで、ゲート電極とともにソース・ドレイン
をシリサイド化するサリサイド（Self−Align Silicid
e：自己整合シリサイド）構造が重要となってきてい
る。
【０００６】このサリサイド技術を、シリコン基板に設
けた不純物導電領域（Ｎ＋拡散層）でビット線を構成
し、ゲート誘電体膜としてＯＮＯ膜を備えた不揮発性半
導体記憶装置に適用した場合、ゲート電極形成領域以外
の不純物導電領域の間のシリコン基板表面が、ゲートポ
リシリコンとともに高融点金属と反応して、シリサイド
化し、ＰＮ接合による素子分離が機能せず、Ｎ＋拡散層
の間が短絡してしまう、という問題がある。この問題に
ついては、後に詳細に説明される。
【０００７】
【発明が解決しようとする課題】したがって、本発明が
解決しようとする課題は、不純物による導電層を用いた
半導体装置において、サリサイド構造のゲート電極の形
成時に、基板表面のシリサイド化による導電層間の短絡
の発生を防止し、歩留まり、信頼性を向上する半導体記
憶装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記課題の少なくとも一
つを解決する本発明の一のアスペクトに係る方法は、基
板上に、第１の酸化膜、窒化膜、及び第２の酸化膜をこ
の順に積層してなる絶縁膜を形成する工程と、前記絶縁
膜の上に、サリサイド構成のゲート電極を形成するサリ
サイド工程とを有する半導体装置の製造方法において、
前記基板上の前記ゲート電極直下以外の領域にも、前記
絶縁膜を残存させることで、前記サリサイド工程におい
て、シリサイド化対象外の領域の前記基板表面のシリサ
イド反応を防止するものである。
【０００９】本発明の他のアスペクトに係る方法におい
ては、基板上に、第１の酸化膜、窒化膜、及び第２の酸
化膜をこの順に積層してなる絶縁膜を形成する第１の工
程と、メモリセル領域をなす基板表面に形成された前記
絶縁膜を選択的に除去し、前記絶縁膜が除去された領域
に複数本並行に延在されてなる不純物よりなる導電領域
を形成する第２の工程と、隣り合う２本の互いに並行な
前記導電領域をソースとドレインとするメモリセルトラ
ンジスタのゲート電極として、前記絶縁膜の上に、サリ
サイド構成のゲート電極を形成する第３の工程と、を含
み、前記メモリセルトランジスタのゲート電極直下のチ
ャネル領域以外の領域にも、前記絶縁膜を残存させるこ
とで、前記第３の工程において、シリサイド化対象外の
領域の前記基板表面とのシリサイド反応を防止するもの
である。
【００１０】本発明においては、前記第１の酸化膜を、
ＩＳＳＧ（Ｉｎ−Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａ
ｔｉｏｎ）法で酸化して形成する。本発明においては、
前記第２の酸化膜を、前記窒化膜を酸化して形成する
か、ＩＳＳＧ（Ｉｎ−ＳｉｔｕＳｔｅａｍ Ｇｅｎｅｒ
ａｔｉｏｎ）法で酸化して形成する。
【００１１】本発明の他のアスペクトに係る装置におい
ては、基板上に第１の酸化膜、窒化膜、及び第２の酸化
膜をこの順に積層してなる絶縁膜を有し、前記絶縁膜を
覆うようにしてサリサイド構成のゲート電極を形成する
半導体装置において、前記基板上の前記ゲート電極直下
以外の領域にも前記絶縁膜が設けられている構成とされ
る。
【００１２】本発明の他のアスペクトに係る装置は、メ
モリセルアレイ領域をなす基板表面に複数本並行に延在
されてなる不純物よりなる導電領域を備え、隣り合う２
本の導電領域をソースとドレインとするメモリセルトラ
ンジスタが、ゲート電極直下の誘電体膜として、基板表
面上に、第１の酸化膜、窒化膜、及び第２の酸化膜をこ
の順に積層してなる絶縁膜を備え、前記絶縁膜の上にサ
リサイド構成のゲート電極を備えてなる半導体装置にお
いて、前記メモリセルトランジスタのゲート電極直下の
チャネル領域以外の領域にも、前記絶縁膜を備えてい
る。
【００１３】本発明において、前記絶縁膜は、前記チャ
ネル領域と、前記メモリセルアレイの前記導電領域の形
成領域を除く箇所に残されている。本発明において、好
ましくは、前記絶縁膜が、前記メモリセルアレイの少な
くとも前記基板表面の導電領域の間の領域に残されてい
る。
【００１４】本発明において、前記残される絶縁膜が、
三層に積層された膜のうち少なくとも前記第１の酸化膜
と前記窒化膜を含むものである。
【００１５】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、その好ましい実施の形態において、基
板上に第１の酸化膜、窒化膜、及び第２の酸化膜をこの
順に積層してなるＯＮＯ膜を有し、サリサイド構成のゲ
ート電極を形成する半導体装置において、基板上のゲー
ト電極（図１の１１０）直下以外の領域にも、ＯＮＯ膜
（図１の１２２）が設けられている。本発明において
は、メモリセルアレイ領域をなす基板表面に複数本並行
に延在されてなる不純物拡散層よりなる導電領域（図１
の１０４）を備え、隣り合う２本の導電領域をソースと
ドレインとするメモリセルトランジスタのゲート電極直
下の誘電体膜として、基板表面上に、第１の酸化膜、窒
化膜、第２の酸化膜を積層してなる絶縁膜（１２２）を
形成し、絶縁膜の上にサリサイド構成のゲート電極が形
成される半導体装置の製造方法において、メモリセルト
ランジスタのゲート電極直下のチャネル領域以外の領域
にも、前記絶縁膜（１２２）を残存させることで、前記
サリサイド工程において、シリサイド化対象外の領域の
基板表面のシリサイド反応を防止し、これにより、導電
領域（１０４）同士の短絡を回避している。
【００１６】より詳細には、メモリセルアレイ領域をな
す基板表面に複数本並行に延在されてなる、不純物より
なる導電領域（１０４）を備え、２本の前記導電領域を
対として基板上層の配線（１０５）、あるいは、基板表
面の導電領域(図１１の１０４Ａ)によって接続して、１
組の副ビット線を構成する。また副ビット線の長手方向
と直交する方向に複数本のゲート電極（１１０）が形成
されてワード線を構成している。１組の副ビット線は、
対応する選択トランジスタ（１０２）を介して主ビット
線（１０１）に接続されている。複数の選択トランジス
タ（１０２）がメモリセルアレイの両側に対向して配置
されており、メモリセルアレイの一側の複数の選択トラ
ンジスタにそれぞれ接続される複数組の副ビット線と、
前記メモリセルアレイの他側の複数の選択トランジスタ
にそれぞれ接続される複数組の副ビット線とが、互いに
入れ違いで配置されている。メモリセルトランジスタの
ゲート誘電体膜として、基板表面上に、第１の酸化膜、
窒化膜、第２の酸化膜を積層してなる絶縁膜（ＯＮＯ
膜：１２２）を形成し、前記絶縁膜の上にサリサイド構
成のゲート電極が形成される。かかる構成のプログラム
可能な不揮発性の半導体記憶装置において、メモリセル
アレイのゲート電極直下以外の領域にも、前記絶縁膜
（１２２）を残存させることで、前記サリサイド工程に
おいて、導電領域（１０４）間の基板表面のシリサイド
化を防止し、短絡の発生を回避している。
【００１７】本発明の実施の形態において、前記絶縁膜
（１２２）は、前記チャネル領域と、前記メモリセルア
レイの前記導電領域（１０４）の形成領域を除く箇所に
残されている。本発明において、好ましくは、前記絶縁
膜（１２２）は、前記メモリセルアレイの少なくとも前
記基板表面の導電領域（１０４）の間の領域に残されて
いる。
【００１８】本発明に係る製造方法は、その好ましい一
実施の形態において、基板上に、第１の酸化膜、窒化
膜、及び第２の酸化膜をこの順に積層してなる絶縁膜
（図５（Ｄ）の２０７）を形成する工程と、メモリセル
領域をなす基板表面に形成された前記絶縁膜を選択的に
除去し、前記絶縁膜が除去された領域に複数本並行に延
在されてなる不純物よりなる導電領域（図６（Ａ）の２
１３）を形成する工程と、隣り合う２本の互いに並行な
前記導電領域をソースとドレインとするメモリセルトラ
ンジスタのゲート電極として、前記絶縁膜の上に、サリ
サイド構成（図１０（Ａ）の２１２）のゲート電極を形
成するサリサイド工程と、を含み、前記メモリセルトラ
ンジスタのゲート電極直下のチャネル領域以外の領域に
も、前記絶縁膜を残存させることで、前記サリサイド工
程において、前記ゲート電極を構成する金属と、シリサ
イド化対象外の領域の基板表面とのシリサイド反応を防
止するものである。
【００１９】この実施の形態において、ＯＮＯ膜を構成
する第２、第１の酸化膜の製膜にあたり、ＩＳＳＧ（Ｉ
ｎ−Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）法
で酸化して形成してもよい。ＩＳＳＧ酸化法を用いるこ
とにより、ＭＯＮＯＳ構成の半導体記憶装置特有の書き
込み／消去の繰り返し寿命を、特段に改善することがで
きる。
【００２０】本発明において、前記残される絶縁膜が、
三層に積層された膜のうち少なくとも下層の酸化シリコ
ン膜とその上の窒化シリコン膜を含む。
【００２１】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく本発明の実施例について図面を参照し
て説明する。図１は、本発明に係る半導体記憶装置のレ
イアウト構成の一例を模式的に示す図であり、本発明
を、書き換え可能な不揮発性半導体記憶装置に実施した
場合のメモリセルアレイの一部（ブロック）が示されて
いる。本発明の一実施例は、その構成上の特徴の一つと
して、図１に示すように、ＯＮＯ膜１２２を、メモリセ
ルＭＣのゲート電極１１０直下のチャネル領域以外の領
域にも残存させている。以下、図１を参照して、この実
施例の構成について説明する。
【００２２】図１を参照すると、複数のメモリセルＭＣ
がアレイ状に配置されるメモリセルアレイは、主ビット
線と副ビット線からなる階層ビット線構造を有し、この
うち副ビット線は、例えばＰ型シリコン基板表面上に形
成されるＮ＋拡散層よりなる導電領域（「Ｎ＋埋め込み
線」ともいう）１０４を複数本並行に延在して形成され
ている。アルミ配線等からなる主ビット線１０１は、例
えば第２配線層（２Ａｌ）にパターン形成されており、
選択制御線をゲートに入力してオン・オフ制御される選
択トランジスタ（「ブロックセレクタトランジスタ」、
「ブロック選択トランジスタ」ともいう）１０２を介し
て副ビット線と接続される。
【００２３】より詳細には、基板表面のメモリセルアレ
イ領域上に、メモリセルアレイの一側から対向する側
に、複数本、並行に延在されてなる第１群の導電領域１
０４（例えばａ、ｂ、ｅ、…）を備え、メモリセルアレ
イの前記他側から前記一側に、複数本、並行に延在され
てなる第２群の導電領域１０４（例えばｃ、ｄ、…）を
備えている。
【００２４】これら導電領域１０４の延在方向と直交す
る方向に、互いに並行に延在されてなる複数本（Ｎ本）
のゲート電極１１０が、ＯＮＯ膜１２２の上に形成され
ている。
【００２５】導電領域１０４は、同一群に属する２本の
導電領域が１組で副ビット線をなし、副ビット線をなす
２本の導電領域の一方は、選択線がゲートに接続される
選択トランジスタ１０２の拡散層１０８に接続されてお
り、選択トランジスタ１０２の他の拡散層１０７には第
２配線層の主ビット線１０１がスルーホール１０９と不
図示のコンタクトによって接続されている。
【００２６】互いに離間されており２本で一つの副ビッ
ト線をなす導電領域１０４の対の各々は、選択トランジ
スタ１０２側に位置する端部同士がコンタクト１１１に
より、第１配線層（１Ａｌ）の一つの配線１０５に接続
されている。
【００２７】１組の副ビット線をなす第１群の２本の導
電領域ａ、ａの間には、該１組の副ビット線が選択トラ
ンジスタを介して接続される主ビット線の両側に位置す
る２本の主ビット線に選択トランジスタを介してそれぞ
れ接続される２本の副ビット線をなす導電領域対の各１
本ｂ、ｅと、該１組の副ビット線が接続される選択トラ
ンジスタと反対側の選択トランジスタを介して相隣る２
本の主ビット線にそれぞれ接続される、２本の副ビット
線をなす導電領域対の各１本ｃ、ｄの、計４本が配置さ
れている。
【００２８】基板上には、ＯＮＯ膜１２２を介して、ポ
リシリコンゲート（不図示）上とソース／ドレインとな
る拡散層の両方に自己整合的に金属シリサイドを形成し
たサリサイド構造の複数（Ｎ本）のゲート電極１１０
が、導電領域１０４と交差して互いに平行に配列され
る。これらのゲート電極１１０はワード線となるもの
で、ロウデコーダ（不図示）により指定される行に、選
択的に所定の電圧が与えられる。
【００２９】また、Ｎ本のゲート電極１１０の両側（図
１のメモリセルアレイの上下両側）には、ゲート電極１
０３（「選択ゲート電極」という）が、拡散層１０７と
拡散層１０８とに跨るようにそれぞれ配列される。選択
ゲート電極１０３をゲートとし拡散層１０７／１０８を
ドレイン／ソースとする選択トランジスタ１０２が形成
される。選択ゲート電極１０３は、ポリシリコンゲート
（不図示）上に金属シリサイドを形成したサリサイド構
造からなる。
【００３０】本発明の一実施例において、選択トランジ
スタ１０２間の素子分離はフィールド酸化膜１０６で行
われている。かかる構成により、イオン注入等によって
形成される不純物領域による素子分離と比べて、選択ト
ランジスタ１０２を高耐圧化でき、書き込み時の書き込
み対象のメモリセルの導電領域に供給される電圧低下を
抑制することができる。
【００３１】メモリセルＭＣを構成するトランジスタに
おいて、行（ロウ）毎に、共通に配置されるゲート電極
１１０がワード線を成し、このワード線はロウデコーダ
（不図示）によって選択的に活性化される。選択トラン
ジスタ１０２は、メモリセルアレイの両側で各選択ゲー
ト電極１０３が共通となっており、この選択ゲート電極
１０３が選択制御線を成している。
【００３２】主ビット線１０１は、第２アルミ配線層
（２Ａｌ）上に形成されており、不図示のカラムデコー
ダに基づくカラム選択信号を受けて選択的に活性化され
る。即ち、アドレスデータに対応して、例えば２本の主
ビット線を指定して電源電位及び接地電位をそれぞれに
印加すると共に、指定される主ビット線１０１に接続さ
れる選択トランジスタ１０２をオンして、副ビット線を
なす導電領域１０４を主ビット線１０１に接続し、隣り
合う２列の導電領域１０４が選択的に活性化される。
【００３３】基板上層の第２アルミ配線層（２Ａｌ）に
設けられた主ビット線１０１は、スルーホール（ＴＨ）
１０９を介して第１アルミ配線層（１Ａｌ）に接続し、
不図示のコンタクトを介して選択トランジスタ１０２の
拡散層１０７と接続されており、選択トランジスタ１０
２の拡散層１０８は、そのまま基板表面内で延在されて
おり、副ビット線対をなす導電領域１０４の一方を形成
している。この導電領域１０４は、拡散層１０７、１０
８と同時に基板表面に形成される。
【００３４】メモリセルＭＣは、隣合う導電領域１０４
の隙間のチャネル領域に、第１の酸化シリコン膜と、窒
化シリコン膜と、第２の酸化シリコン膜とが重なるよう
に形成されてなるＯＮＯ（oxide−nitride−oxide）膜
１２２を有している。メモリセルＭＣのゲート電極直下
のＯＮＯ膜１２２は、電子捕獲用膜として作用し記憶ノ
ードを形成する。ＯＮＯ膜１２２の第２の酸化シリコン
膜の上に導電領域１０４の長手方向と直交する向きにゲ
ート電極１１０が、一行の複数のメモリセルに共通に形
成され、ワード線を構成している。
【００３５】前記したように、ＭＯＮＯＳ型のメモリセ
ルにおいて、Ｃｏサリサイド構図のゲート電極の形成
時、ソース／ドレイン拡散層間の基板表面がＣｏと反応
してシリサイド化し、Ｐ−Ｎ接合が短絡する、という問
題が生じる。
【００３６】そこで、この実施例では、ＯＮＯ膜をゲー
ト電極直下以外の領域にも残しておき、基板表面のシリ
サイド化を防止している。この実施例では、基板表面の
Ｎ＋拡散層よりなる導電領域１０４以外の領域に、ＯＮ
Ｏ膜１２２を残存させている。
【００３７】図３は、図１にレイアウトの一例を示した
本発明の一実施例のメモリセルアレイの回路構成を示す
図である。図３において、１０１は主ビット線、１０２
は選択トランジスタ、１０３は選択制御線ＳＬ、１０４
は副ビット線（導電領域）、１０５は副ビット線の導電
領域を接続する配線、１１０はワード線ＷＬである。副
ビット線をなすＮ＋拡散層は、メモリセル間を単位抵抗
値Ｒで表してある。選択制御線ＳＬがＨｉｇｈレベルの
とき、選択トランジスタ１０２が導通し、主ビット線は
副ビット線に接続される。複数のメモリセルＭＣがアレ
イ状に配置されるメモリセルアレイの一側の第１群の選
択トランジスタの一つをなす選択トランジスタＴｒＡを
介して主ビット線Ａに接続される１組の副ビット線をな
す導電領域対ａ、ａの間の領域には、選択トランジスタ
ＴｒＡの両隣りの選択トランジスタＴｒＢ、ＴｒＥに接
続する２つの主ビット線Ｂ、Ｅに接続する２組の副ビッ
ト線をなす導電領域対のうちの右導電領域ｂと、左導電
領域ｅの各１本が、導電領域対ａ、ａの内側に設けら
れ、メモリセルアレイの他側に位置する第２群の選択ト
ランジスタをなす選択トランジスタＴｒＣ、ＴｒＤを介
して２本の主ビット線Ｃ、Ｄに接続される２組の副ビッ
ト線をなす導電領域対のうち左導電領域ｃ、右導電領域
ｄの各１本が、導電領域対ｂ、ｅの内側に設けられてい
る。
【００３８】メモリセルアレイの一側の配置される他の
選択トランジスタＴｒＢ、ＴｒＥに接続される導電領域
対ｂ、ｅについても、それぞれの間に、他の選択トラン
ジスタに接続される導電領域が４本（一側の選択トラン
ジスタに接続される導電領域対の各１本、他側の選択ト
ランジスタに接続される導電領域対の各１本）が配置さ
れるという構造を有し、４組の副ビット線を入れ替えて
配置するレイアウト構成がワード線方向に沿って繰り返
される。例えばワード線ＷＬ８及び、導電領域ａとｂで
構成されるメモリセルＭＣ１を選択する場合、選択ゲー
ト電極ＳＬをＨｉｇｈレベルとし、当該ブロックを選択
し、ワード線ＷＬ８を所定の正電圧Ｖｇとし、主ビット
線ＡとＢに所定の正電圧Ｈ又はグランド電位Ｌが供給さ
れる。
【００３９】このように、本実施例によれば、１組の副
ビット線を、配線１０５によって互いに接続されている
２本の導電領域１０４で構成し、複数組の副ビット線を
入れ違いに配置したことにより、選択トランジスタ１０
２から遠端部までの導電領域の抵抗値を低減しながら、
メモリ容量の増大に対してチップ面積の増大を抑止する
ことができる。さらに、本発明によれば、選択トランジ
スタの素子分離をフィールド酸化膜で行うことで、選択
トランジスタの高耐圧化が実現され、書き込み時のメモ
リセルへの書き込み電流（書き込み電圧）の低下を抑制
することができる。
【００４０】図４は、ＭＯＮＯＳ型のメモリセルＭＣの
構成を模式的に示す図である。Ｐ型シリコン基板１２１
には、ソース又はドレインとなるＮ＋拡散層１２４が設
けられており、その上に絶縁酸化膜１２３が形成され、
基板１２１露出面と絶縁酸化膜１２３の側縁部に跨って
ＯＮＯ膜１２２が形成されており、ＯＮＯ膜１２２の上
には、Ｎ＋拡散層１２４の長手方向と直交する方向に沿
って延在された、サリサイド構成のゲート電極１２５が
配設されている。ＯＮＯ膜の各Ｎ＋拡散層１２４端部が
電子をトラップする記憶ノード１２６となり、一つのセ
ルに２ビットの情報が格納される。ＯＮＯ膜１２２は、
第１層の酸化膜（例えば酸化シリコン膜）、第２層の窒
化膜（例えば窒化シリコン膜）、第３層の酸化膜（例え
ば酸化シリコン膜）よりなる。ＯＮＯ膜を備えたメモリ
セルの書き込み、読み出しの詳細については、例えば特
表２００１−５１２２９０号公報、あるいは特願２００
１−３９４２１６号の記載が参照される。
【００４１】図２（Ｂ）は、図１の（Ａ）で指示した領
域（メモリセル領域以外の領域）の導電領域１０４の間
における基板の、導電領域１０４の長手方向に直交する
方向に沿った断面を模式的に示した図である。すなわち
図２（Ｂ）において、１２４は、図１の導電領域１０４
に対応している。この実施例では、２本の導電領域１２
４の間には、ゲート電極１１０（図１参照）直下のチャ
ネル領域以外にも、ＯＮＯ膜１２２が設けられている。
【００４２】比較例として、図２（Ａ）に示すように、
ゲート電極１１０直下の２本の導電領域１２４の間のチ
ャネル領域以外の領域には、ＯＮＯ膜は設けられていな
い場合には、Ｃｏサリサイド構造のゲート電極の形成時
に、２本の導電領域１２４の間の基板表面は、Ｃｏシリ
サイド（サリサイド）が形成され、Ｐ−Ｎ分離が行われ
ず、短絡し、不良となる。
【００４３】このように、本実施例において、Ｎ＋拡散
層１２４の間のゲート電極直下のチャネル形成領域に形
成されるＯＮＯ膜１２２は、素子分離されるＮ＋拡散層
１２４の間に残されるが、このほか、基板上において、
Ｎ＋拡散層の形成領域以外の任意の領域に残しておいて
よい。
【００４４】次に、図５乃至図１０を参照して、本発明
の一実施例に係る半導体記憶装置の製造方法の一例につ
いて説明する。図５乃至図１０は、本発明の一実施例に
係る製造方法の主要な製造工程の断面を工程順に模式的
に示したものである。なお、図５乃至図１０は、単に、
図面作成の都合で分図されたものである。また、図５乃
至図１０において、メモリセルは、メモリセルの素子領
域（メモリセルアレイ）を表しており、ＨＶは、メモリ
の周辺回路の高耐圧系（「ＨＶ系」、あるいは「Ｖｐｐ
系」ともいう）、Ｖｃｃは通常電源系（「Ｖｃｃ系」と
もいう）の素子領域を表し、ＨＶｐ、ＨＶｎ、Ｖｃｃ
ｐ、Ｖｃｃｎのｐとｎはｐチャネルとｎチャネルのトラ
ンジスタ素子領域をそれぞれ表している。また選択トラ
ンジスタは、メモリセル領域の端部に配置されている。
【００４５】図５（Ａ）に示すように、Ｐ型シリコン半
導体基板２０１の上に、非活性領域を形成するために、
例えばＬＯＣＯＳ（Local Oxidation of Silicon）法に
より選択的にフィールド酸化膜２０２を形成する。フィ
ールド酸化膜２０２の膜厚は例えば２００−４００ｎｍ
（ナノメートル）とされる。フィールド酸化膜２０２に
より分離された素子領域は、例えばメモリセルと、周辺
回路の高耐圧系トランジスタ（ＨＶ系）、通常電源系ト
ランジスタ（Ｖｃｃ系）の各部に分けられる。
【００４６】次に、イオン注入とアニールによりＰ型シ
リコン半導体基板２０１にウエルを形成する。この実施
例では、ＮウエルとＰウエルのツインウエルが形成され
る。
【００４７】まず、図５（Ｂ）に示すように、Ｐ型シリ
コン半導体基板２０１の露出した領域に、犠牲酸化膜２
０３を、例えば１０−３０ｎｍの膜厚で形成する。犠牲
酸化膜２０３の成膜は、通常のドライ酸化あるいはスチ
ーム酸化により行われる。その後、基板上、ｐチャネル
トランジスタ形成領域以外の領域を、フォトレジスト２
０４で選択的に覆い、フォトマスクの形成されていない
領域に、Ｐ（リン）イオンを注入エネルギー７００−５
００Ｋｅｖ、ドーズ量１Ｅ１３ｃｍ２で（ただし、ＥＸ
は１０のＸべき乗を表し、１ＥＸは１×１０Ｘを表す）
注入し、Ｎウエル（Ｎ−ｗｅｌｌ）２０５を形成する。
このとき、イオン注入のエネルギーは、フォトレジスト
２０４を透過せず、フィールド酸化膜２０２を透過する
ように設定されている。
【００４８】しかるのち、ｐチャネルトランジスタのし
きい値を所望の値に制御するために、Ｎウエル２０５の
領域の表面に、Ｐ（リン）又はＢ（ホウ素）のイオン注
入を行う。これは、ウエル内のＭＯＳトランジスタのし
きい値は、ウエル内の不純物濃度のプロファイルに依存
しており、表面濃度の制御を行うものである。
【００４９】次に、図５（Ｃ）に示すように、ｎチャネ
ルトランジスタ形成領域以外の領域をフォトレジスト２
０４で選択的に覆い、フォトレジストの形成されていな
いｎチャネルトランジスタ形成領域に、Ｂイオンを例え
ば注入エネルギー３００−２００Ｋｅｖ、ドーズ量１Ｅ
１３ｃｍ２で注入し、Ｐウエル（Ｐ−ｗｅｌｌ）２０６
を形成する。このとき、注入のエネルギーは、フォトレ
ジスト２０４を透過せず、フィールド酸化膜２０２を透
過するように設定されている。
【００５０】しかるのち、ｎチャネルトランジスタのし
きい値を所望の値に制御するために、Ｐウエル２０６の
領域の表面にＢ又はＰイオンの注入を行う。なお、Ｎウ
エル、Ｐウエルを一括に熱処理してもよい。
【００５１】つづいて、フォトレジスト２０４を例えば
プラズマ中でのアッシング等により除去し、シリコン半
導体基板２０１上の犠牲酸化膜２０３を例えばバッファ
ードフッ酸を用いて除去する。以下の説明において、フ
ォトレジスの除去は、プラズマ中でのアッシング等によ
って行われるものとする。
【００５２】次に、図５（Ｄ）に示すように、シリコン
半導体基板２０１に、ＯＮＯ膜２０７（酸化シリコン
膜、窒化シリコン膜、酸化シリコン膜）を形成する。２
０７で示すＯＮＯ膜は、下層酸化シリコン膜、窒化シリ
コン膜、上層酸化シリコン膜の３層の積層構造からな
る。
【００５３】下層酸化シリコン膜の形成は、７５０−８
５０℃の酸化雰囲気で、例えば膜厚６−１０ｎｍで形成
する。あるいは、下層の酸化シリコン膜は、ＩＳＳＧ
（Ｉｎ−Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ
ＳｉＯ２）法により形成してもよい。このＩＳＳＧ酸
化法については、例えば文献（ＩＥＥＥ Ｅｌｅｃｔｒ
ｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ． Ｖｏｌ．２１， Ｎ
ｏ．９ ｐ３８２−３８４， ２０００）の記載が参照
される。ＩＳＳＧ酸化法を用いることにより、ＭＯＮＯ
Ｓ構成の半導体記憶装置特有の書き込み／消去の繰り返
し寿命を、特段に改善することが期待される。これは、
ＩＳＳＧ酸化により電子トラップが減少するため、繰り
返し動作時に、ＯＮＯ膜の記憶ノードにトラップされる
電子の量が減少し、これにより、特性変動が小さくなる
ためである。
【００５４】ＯＮＯ膜２０７において、下層酸化シリコ
ン膜の上の窒化シリコン膜は、ＣＶＤ（Chemical Vapo
r Deposition）法により形成される。窒化シリコン膜
の膜厚として、その上層に形成される酸化シリコン膜形
成時に酸化される量を考慮して、最終的な窒化シリコン
膜の膜厚が、例えば２−１０ｎｍとなるように調整され
る。
【００５５】ＯＮＯ膜２０７の上層の酸化シリコン膜
は、窒化シリコン膜を酸化して形成される。この際、例
えば１０００−１１５０℃の酸化雰囲気中で、窒化シリ
コン膜を酸化して形成される。ＯＮＯ膜２０７の上層の
酸化シリコン膜の別の成膜法として、ＩＳＳＧ酸化法に
より酸化してもよいことは勿論である。上層の酸化シリ
コン膜の膜厚は、好ましくは３−１０ｎｍとされる。
【００５６】次に図６（Ａ）に示すように、メモリセル
領域において、将来、Ｎ＋拡散層となる領域のＯＮＯ膜
２０７を除去する。その際、メモリセル領域において、
Ｎ＋拡散層となる領域以外のＯＮＯ膜２０７はフォトレ
ジスト２０４で覆うことで、そのまま残存させる。ま
た、周辺回路側の高耐圧系と通常電源系トランジスタの
領域は、フォトレジスト２０４で覆われている。メモリ
セル領域において、将来、Ｎ＋拡散層となる領域上のＯ
ＮＯ膜２０７の除去は、ＣＦ４またはＣＨＦ３＋Ｏ２系
のガス雰囲気にてプラズマエッチングにて行われる。
【００５７】その後、Ａｓ（砒素）イオンを、注入エネ
ルギー３０−６０Ｋｅｖ、ドーズ量１Ｅ１５ｃｍ２でシ
リコン基板２０１に注入し、Ｎ＋拡散層２１３を形成す
る。
【００５８】メモリセル領域のＮ＋拡散層２１３は、図
１に示したメモリセルＭＣの導電領域１０４に対応する
ほか、図１の選択トランジスタ１０２の拡散層１０７、
１０８に対応している。なお、図１において、選択トラ
ンジスタ１０２の拡散層１０７、１０８の縦方向の断面
（主ビット線１０１の長手方向に沿った断面）と、メモ
リセルＭＣの２本の導電領域１０の横方向の断面（ゲー
ト電極１１０の長手方向に沿った断面）は互いに直交し
ているが、図６乃至図１０では、これらは模式的に同一
図内に表されている。
【００５９】次に、周辺回路側の高耐圧系（ＨＶ系）と
通常電源系（Ｖｃｃ系）のトランジスタの領域及び、将
来、選択トランジスタを形成する領域のＯＮＯ膜が露出
するようにフォトレジスト２０４を設ける。
【００６０】そして、図６（Ｂ）に示すように、フォト
レジスト２０４をマスクとして、将来、選択トランジス
タ（セレクタ部）を形成する領域の拡散層２１３上のＯ
ＮＯ膜と、周辺回路部のトランジスタを形成する領域の
ＯＮＯ膜を、プラズマ雰囲気にて、エッチングを施し除
去する。
【００６１】つづいてフォトレジスト２０４を除去す
る。そして、図６（Ｃ）に示すように、残ったＯＮＯ膜
２０７と、フィールド酸化膜２０２をマスクとして、シ
リコン半導体基板２０１表面を酸化し、一例として１０
−２０ｎｍの膜厚のシリコン酸化膜（「第１ゲート酸化
膜」という）２０８を形成する。
【００６２】次に図６（Ｄ）に示すように、フォトレジ
スト２０４を、メモリセル領域、選択トランジスタ、高
耐圧系（ＨＶ系）のｎ及びｐチャネルトランジスタ領域
の上に選択的に設け、このフォトレジスト２０４をマス
クとして、通常電源系（Ｖｃｃ系）のトランジスタを形
成する領域の第１ゲート酸化膜２０８をエッチング除去
する。
【００６３】次に図７（Ａ）に示すように、Ｖｃｃ系の
トランジスタを形成する領域のシリコン半導体基板２０
１を酸化雰囲気で、例えば３−１０ｎｍの膜厚のシリコ
ン酸化膜（「第２ゲート酸化膜」という）２０９を形成
する。このとき高耐圧系（ＨＶ系）のトランジスタの形
成領域のゲート酸化膜（高耐圧トランジスタゲート酸化
膜）は、先に形成した第１ゲート酸化膜２０８が除去さ
れていないため、第２のゲート酸化膜２０９の形成によ
って、第１ゲート酸化膜２０８の酸化シリコン膜よりも
膜厚は厚くなる。Ｖｃｃ系のゲート絶縁膜の膜厚、ＨＶ
系のゲート絶縁膜の膜厚は、それぞれ、トランジスタの
動作電圧に応じて設定される。
【００６４】次に、基板上に、リンドープされたポリシ
リコンをＣＶＤ法を用いて堆積する。その膜厚は、例え
ば１００−２００ｎｍとされる。しかるのち、フォトレ
ジスト（図示されない）をマスクとして、プラズマ雰囲
気でエッチングし、図７（Ｂ）に示すように、ゲート電
極（ポリシリコンゲート電極）２１０を形成する。この
とき、メモリセル領域では、ＯＮＯ膜２０７の少なくと
も窒化シリコン膜と下層酸化シリコン膜を残存させてお
く。図７（Ｂ）において、Ａ１で囲んだ領域は、図１の
例えば選択トランジスタ１０２側からみて２本のゲート
電極１１０（Ａ１のポリシリコンゲート２１０）を、図
１の矢線Ｘ方向の端面からみたものを表している。
【００６５】次に、図７（Ｃ）に示すように、周辺回路
部をフォトレジスト２０４で覆い、メモリセルのＮ＋拡
散層２１３間の素子分離を目的として、Ｂ（ホウ素）イ
オンを注入する。このとき、ポリシリコンゲート電極２
１０やフィールド酸化膜２０２を透過しない注入エネル
ギーが選択される。Ｂイオンの注入エネルギーは、例え
ば１５Ｋｅｖ、ドーズ量５Ｅ１２−５Ｅ１３ｃｍ２程度
が好ましい。
【００６６】次に、フォトレジスト２０４を塗布し、露
光・現像して、高耐圧系（ＨＶ系）と通常電圧系（Ｖｃ
ｃ系）のｎチャネルトランジスタ領域のフォトレジスト
を除去し、図８（Ａ）に示すように、高耐圧系（ＨＶ
系）と通常電源系（Ｖｃｃ系）のｎチャネルトランジス
タのＬＤＤ（Lightly Doped Drain）構造の低濃度領域
（「ＬＤＤ領域」、あるいは「エクステンション領域」
ともいう）を形成するために、Ｐ（リン）を、例えば注
入エネルギー３０Ｋｅｖ、ドーズ量５Ｅ１３ｃｍ ２程度
で注入する。
【００６７】続いて、図８（Ｂ）に示すように、高耐圧
系（ＨＶ系）と通常電源系（Ｖｃｃ系）のｐチャネルト
ランジスタのＬＤＤ構造の低濃度領域を形成するため
に、Ｂ（ホウ素）を、例えば注入エネルギー１５Ｋｅ
ｖ、ドーズ量５Ｅ１３ｃｍ２程度で注入する。なお、メ
モリセルのＮ＋拡散層の素子分離用のＢの注入（図７
（Ｃ）参照）と兼用してもよい。
【００６８】フォトレジストを除去した後、図８（Ｃ）
に示すように、ゲートポリシリコン電極２１０の側壁
（サイドウオール）スペーサ２１１を公知の方法によっ
て形成する。すなわち、一例として、等方的（コンフォ
ーマル）なステップカバレッジを持つシリコン酸化膜を
ＣＶＤ法等で堆積し、異方性エッチングを行って側壁部
を残す。側壁スペーサ２１１の膜厚は、ソース／ドレイ
ン拡散層のチャネルとの電気的接合部をなす低濃度領域
の幅を決めるもので、この実施例では、例えば５０−２
００ｎｍ程度とされる。
【００６９】次に図９（Ａ）に示すように、フォトレジ
スト２０４でメモリセル領域と、ｎチャネルトランジス
タ領域を覆い、ｐチャネルトランジスタのソース、ドレ
イン拡散層２１４（ＬＤＤ構造のコンタクト領域）を形
成する。その際、好ましくは、ＢＦ２（２フッカボロ
ン）イオンを、例えば注入エネルギーを１５Ｋｅｖ、ド
ーズ量１Ｅ１５−１Ｅ１６ｃｍ２程度で注入する。
【００７０】次に図９（Ｂ）に示すように、フォトレジ
スト２０４でメモリセル領域と、ｐチャネルトランジス
タ領域を覆い、ｎチャネルトランジスタのソース、ドレ
イン拡散層２１５（コンタクト領域ともいう）を形成す
る。その際、Ａｓ（砒素）を、例えば注入エネルギー５
０Ｋｅｖ、ドーズ量１Ｅ１５−１Ｅ１６ｃｍ２程度で注
入する。その後、必要に応じて、熱処理を施した後、サ
リサイド化を行う箇所の表面に存在する酸化シリコン膜
等を除去する。
【００７１】つづいて、図１０（Ａ）に示すように、Ｃ
ｏをスパッタ法により例えば膜厚８−２０ｎｍ程度、基
板表面に形成する。すなわち、このＣｏスパッタ膜は、
基板全面に形成される。そして、サリサイド化のため、
アニール（ランプアニール）を施すことで、Ｃｏとシリ
コン及びポリシリコンと接触する部分でＣｏＳｉ２が形
成される。一方、側壁スペーサ２１１等、酸化シリコン
膜（ＳｉＯ２）とＣｏスパッタ膜が接する領域では、何
も起こらない。一般に、ランプアニールは、例えば６５
０−７２０℃で１１−６０秒で行われる。これにより、
ゲート電極のポリシリコン２１０表面が、ソース／ドレ
インの拡散層（コンタクト領域）２１４、２１５と同時
にシリサイド化され、Ｃｏサリサイド２１２が形成され
る。
【００７２】しかるのち、ＳｉＯ２と接する側壁スペー
サ２１１表面等、基板上のサリサイド未反応のＣｏを除
去する処理を行う。側壁スペーサ２１１上のＣｏスパッ
タ膜はウエット処理等により除去される。
【００７３】この実施例において、上記サリサイド工程
において、ＯＮＯ膜２０７を残した箇所では、Ｃｏがシ
リコン基板と反応することができず、拡散層Ｎ＋同士が
短絡することが回避される。
【００７４】次に図１０（Ｂ）に示すように、層間ＢＰ
ＧＳ（Boro-Phospho Silicate Glass）膜２１６を形成
し、コンタクトホール２１７が開口される。
【００７５】コンタクトホール２１７にＷプラグ２１８
が充填され、基板全面に金属膜が堆積され、フォトレジ
スト、エッチング工程により、パタン形成され、メタル
配線層２１９が形成される。
【００７６】図１１は、本発明の別の実施例の半導体記
憶装置のレイアウトを示す図である。図１１を参照する
と、この実施例は、図１に示した構成と相違して、副ビ
ット線を構成する１対の導電領域１０４の端部同士が導
電領域１０４Ａで接続されており、主ビット線１０１は
第１アルミ配線層（１Ａｌ）に設けられておりコンタク
トにより選択トランジスタ１０２の拡散層と接続されて
いる。
【００７７】そして、この実施例においても、ＯＮＯ膜
１２２をゲート電極１１０直下のチャネル領域のほか、
Ｎ＋拡散層を除く任意の領域に残存させて備えている。
図１１を参照すると、この実施例の半導体装置は、基板
表面において一つの方向に沿って互いに分離されて並行
に延在されている複数本の導電領域１０４を備え、２本
の導電領域１０４を対（例えばａ，ａ）として、導電領
域対の一端同士を、基板表面に、導電領域（１０４）と
直交する方向に設けられる導電領域１０４Ａで接続して
１組の副ビット線を形成している。導電領域１０４と導
電領域１０４ＡはともにＰ型シリコン半導体基板表面に
形成されたＮ＋拡散層よりなり、１組の副ビット線は、
その２次元形状がＵ字形状のパターンとされている。１
組の副ビット線を対応する主ビット線１０１に接続する
選択トランジスタ１０２が、メモリセルアレイの両側に
それぞれ配置されており、メモリセルアレイの一側に配
置される選択トランジスタ１０２に接続される複数組の
副ビット線と、メモリセルアレイの他側に配置される選
択トランジスタ１０２に接続される複数組の副ビット線
とが互いに入れ違いで配置されている。本実施例におい
ても、不図示の周辺回路のトランジスタのゲート電極と
選択トランジスタ１０２のゲート電極１０３がＣｏサリ
サイド構造とされ、またＯＮＯ膜をゲート誘電体膜とす
るメモリセルのゲート電極１１０もＣｏサリサイド構造
とされる。
【００７８】この実施例の構成でも、ゲート電極１１０
のサリサイド工程において、２本の導電領域１０４間の
シリコン基板表面はＯＮＯ膜で覆われているため、Ｃｏ
シリサイド化されず、導電領域１０４の短絡は回避され
る。
【００７９】以上本発明を上記実施例に即して説明した
が、本発明は上記実施例の構成にのみ限定されるもので
なく、本願特許請求の範囲の各請求項の発明の範囲内
で、当業者であればなし得るであろう各種変形、修正を
含むことは勿論である。例えばプログラム、リード可能
な不揮発性半導体記憶装置を例に説明したが、読み出し
専用の半導体記憶装置にも適用可能である。また、１セ
ルに２ビットを独立に記憶する電子トラップ領域を２つ
有するＯＮＯ膜を備えたメモリセルについて説明した
が、本発明はかかる構成に限定されるものでなく、１セ
ルに１ビットを記憶する構成であってもよく、さらに、
任意のＭＯＮＯＳ型トランジスタについても適用でき
る。また基板上層に設けられる配線は、アルミ配線に限
定されるものでなく、低抵抗の任意の金属配線が適用可
能であることは勿論である。
【００８０】そして、Ｃｏサリサイドに限定されるもの
でなく、Ｔｉサリサイド等、低抵抗化を図ることができ
る任意の高融点金属や準貴金属のサリサイド構造に適用
可能である。
【００８１】
【発明の効果】以上説明したように、本発明によれば、
ＯＮＯ膜を有する半導体装置において、ＯＮＯ膜をチャ
ネル領域以外の領域にも残したため、サリサイド工程に
おける金属とシリコン基板との反応が当該領域で起こら
ず、不純物拡散層よりなる２本の導電領域間の基板表面
がシリサイド化されることが回避され、この結果、デバ
イスの信頼性、製品歩留まりを向上することができる。
【００８２】そして、本発明によれば、メモリセルにお
いて電子捕獲膜としての機能をなすＯＮＯ膜を、そのま
ま、基板のシリサイド化保護膜として用いているため、
製造工程に、別途、特別な工程を付加することなく、サ
リサイド工程において、不純物拡散層よりなる導電領域
間の基板表面のシリサイド化を確実に防ぐことができ、
製造プロセス、コストの増大を抑止しながら、デバイス
の信頼性を向上することができる。
【００８３】そして、本発明によれば、ＯＮＯ膜の第
１、第２の酸化膜をＩＳＳＧ酸化法を用いることによ
り、ＭＯＮＯＳ構成の半導体記憶装置特有の書き込み／
消去の繰り返し寿命を、特段に改善することができる。
【００８４】さらに上記効果に加えて、本発明によれ
ば、１組の副ビット線を、互いに接続されている２本の
導電領域で構成し、複数組の副ビット線を入れ違いに配
置したことにより、選択トランジスタから遠端部までの
導電領域の抵抗値を低減しながら、メモリ容量の増大に
対してチップ面積の増大を抑止することができる。さら
に、本発明によれば、選択トランジスタの素子分離をフ
ィールド酸化膜で行うことで、選択トランジスタの高耐
圧化が実現され、書き込み時のメモリセルへの書き込み
電流（書き込み電圧）の低下を抑制することができ、そ
の実用的価値は極めて高い。
【図面の簡単な説明】
【図１】本発明の一実施例のレイアウト構成を示す図で
ある。
【図２】図１の領域Ａの断面を模式的に示す図であり、
（Ｂ）は比較例、（Ａ）は本発明の一実施例を説明する
ための図である。
【図３】図１の等価回路を示す図である。
【図４】ＯＮＯ膜を備え、２ビットト記憶ノードを有す
るメモリセルの構成を模式的に示す図である。
【図５】本発明の一実施例の製造工程の主要部を工程順
に模式的に示す断面図（その１）である。
【図６】本発明の一実施例の製造工程の主要部を工程順
に模式的に示す断面図（その２）である。
【図７】本発明の一実施例の製造工程の主要部を工程順
に模式的に示す断面図（その３）である。
【図８】本発明の一実施例の製造工程の主要部を工程順
に模式的に示す断面図（その４）である。
【図９】本発明の一実施例の製造工程の主要部を工程順
に模式的に示す断面図（その５）である。
【図１０】本発明の一実施例の製造工程の主要部を工程
順に模式的に示す断面図（その６）である。
【図１１】本発明の他の実施例のレイアウトを示す図で
ある。
【符号の説明】
１０１ 主ビット線 １０２ 選択トランジスタ（ブロック選択トランジス
タ） １０３ ゲート電極（ブロック選択線ＳＬ） １０４ 導電領域（副ビット線） １０５ 配線 １０６ フィールド酸化膜 １０７、１０８ 拡散層 １０９ スルーホール（ＴＨ） １１０ ゲート電極（ワード線ＷＬ） １１１ コンタクト １１２ 配線 １１３ 配線 １２１ 半導体基板 １２２ ＯＮＯ膜 １２３ 絶縁酸化膜 １２４ Ｎ＋拡散層 １２５ ゲート電極 １２６ 記憶ノード ２０１ Ｐ型シリコン基板 ２０２ フィールド酸化膜 ２０３ 犠牲酸化膜 ２０４ フォトレジスト ２０５ Ｎウエル ２０６ Ｐウエル ２０７ ＯＮＯ膜 ２０８ 第１ゲート酸化膜 ２０９ 第２ゲート酸化膜 ２１０ ゲートポリシリコン ２１１ 側壁スペーサ ２１３ Ｎ＋拡散層 ２１４ 拡散層（ソース／ドレイン） ２１５ 拡散層（ソース／ドレイン） ２１６ 層間ＢＰＳＧ膜 ２１７ コンタクトホール ２１８ コンタクトＷプラグ ２１９ メタル配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 (72)発明者 河野 隆樹 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5F048 AB01 AC01 BA01 BB06 BB16 BC06 BE03 BF06 BF16 BG01 BG12 DA25 5F083 EP18 EP22 GA06 GA27 JA35 JA53 KA06 KA08 LA12 LA16 MA06 MA19 PR43 PR53 ZA21 5F101 BA45 BB02 BD10 BF05

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】基板上に、第１の酸化膜、窒化膜、及び第
    ２の酸化膜をこの順に積層してなる絶縁膜を形成する工
    程と、 前記絶縁膜の上に、サリサイド構成のゲート電極を形成
    するサリサイド工程と、 を有する半導体装置の製造方法において、 前記基板上の前記ゲート電極直下の領域以外の領域に
    も、前記絶縁膜を残存させることで、前記サリサイド工
    程において、シリサイド化対象外の領域の前記基板表面
    のシリサイド反応を防止する、ことを特徴とする半導体
    装置の製造方法。
  2. 【請求項２】基板上に、第１の酸化膜、窒化膜、及び第
    ２の酸化膜をこの順に積層してなる絶縁膜を形成する第
    １の工程と、 メモリセル領域をなす基板表面に形成された前記絶縁膜
    を選択的に除去し、前記絶縁膜が除去された領域に複数
    本並行に延在されてなる、不純物よりなる導電領域を形
    成する第２の工程と、 隣り合う２本の互いに並行な前記導電領域をソースとド
    レインとするメモリセルトランジスタのゲート電極を、
    前記絶縁膜の上に形成する第３の工程と、 を含み、 前記メモリセルトランジスタのゲート電極直下のチャネ
    ル領域以外の領域にも、前記絶縁膜を残存させること
    で、前記第３の工程において、シリサイド化対象外の領
    域の前記基板表面のシリサイド反応を防止する、ことを
    特徴とする半導体装置の製造方法。
  3. 【請求項３】メモリセルアレイ領域をなす基板表面に複
    数本並行に延在されてなる、不純物よりなる導電領域を
    形成し、 ２本の前記導電領域を対として、基板上層の配線、又
    は、基板表面の導電領域で接続して、１組の副ビット線
    をなし、 前記副ビット線の長手方向と直交する方向に複数本のゲ
    ート電極が形成されてワード線をなし、 前記１組の副ビット線は選択トランジスタを介して主ビ
    ット線に接続され、 複数の前記選択トランジスタが前記メモリセルアレイの
    両側に対向して配置されており、 前記メモリセルアレイの一側の複数の選択トランジスタ
    にそれぞれ接続される複数組の副ビット線と、前記メモ
    リセルアレイの他側の複数の選択トランジスタにそれぞ
    れ接続される複数組の副ビット線とが、互いに入れ違い
    で配置され、 メモリセルトランジスタのゲート誘電体膜として、基板
    表面上に、第１の酸化膜、窒化膜、及び第２の酸化膜を
    この順に積層してなる絶縁膜を形成し、ゲート電極構造
    として、前記絶縁膜の上にサリサイド構成のゲート電極
    が形成されてなる半導体装置の製造方法において、 前記メモリセルトランジスタのゲート電極直下のチャネ
    ル領域以外の領域にも、前記絶縁膜を残存させること
    で、前記ゲート電極のサリサイド化工程において、シリ
    サイド化対象外の領域の前記基板表面のシリサイド反応
    を防止する、ことを特徴とする半導体装置の製造方法。
  4. 【請求項４】前記第１の酸化膜、及び／又は、前記第２
    の酸化膜を、ＩＳＳＧ（Ｉｎ−Ｓｉｔｕ Ｓｔｅａｍ
    Ｇｅｎｅｒａｔｉｏｎ）法で酸化して形成する、ことを
    特徴とする請求項１乃至３のいずれか一に記載の半導体
    装置の製造方法。
  5. 【請求項５】前記第２の酸化膜を、前記窒化膜を酸化し
    て形成する、ことを特徴とする請求項１乃至４のいずれ
    か一に記載の半導体装置の製造方法。
  6. 【請求項６】前記絶縁膜が、前記チャネル領域と、前記
    メモリセルアレイの前記導電領域の形成領域を除く箇所
    に残されている、ことを特徴とする請求項３又は４に記
    載の半導体装置の製造方法。
  7. 【請求項７】前記絶縁膜が、前記メモリセルアレイの少
    なくとも前記基板表面の導電領域の間の領域に残されて
    いる、ことを特徴とする請求項３又は４に記載の半導体
    装置の製造方法。
  8. 【請求項８】前記残される絶縁膜が、三層に積層された
    膜のうち少なくとも前記第１の酸化膜と前記窒化膜を含
    むものである、ことを特徴とする請求項１乃至６のいず
    れか一に記載の半導体装置の製造方法。
  9. 【請求項９】基板上に第１の酸化膜、窒化膜、及び第２
    の酸化膜をこの順に積層してなる絶縁膜を有し、前記絶
    縁膜を覆うようにしてサリサイド構成のゲート電極を備
    えてなる半導体装置において、 前記基板上の前記ゲート電極直下以外の領域にも、前記
    絶縁膜が設けられている、ことを特徴とする半導体装
    置。
  10. 【請求項１０】メモリセルアレイ領域をなす基板表面に
    複数本並行に延在されてなる不純物よりなる導電領域を
    備え、 隣り合う２本の導電領域をソースとドレインとするメモ
    リセルトランジスタが、ゲート電極直下の誘電体膜とし
    て、基板表面上に、第１の酸化膜、窒化膜、及び第２の
    酸化膜をこの順に積層してなる絶縁膜を備え、前記絶縁
    膜の上にサリサイド構成のゲート電極を備えてなる半導
    体装置において、 前記メモリセルトランジスタのゲート電極直下のチャネ
    ル領域以外の領域にも、前記絶縁膜を備えている、こと
    を特徴とする半導体装置。
  11. 【請求項１１】メモリセルアレイ領域をなす基板表面
    に、複数本並行に延在されてなる、不純物よりなる導電
    領域を備え、 ２本の前記導電領域を対として、基板上層の配線、又
    は、基板表面の導電領域で接続して、１組の副ビット線
    をなし、 前記副ビット線の長手方向と直交する方向に複数本のゲ
    ート電極が配設されてワード線をなし、 前記１組の副ビット線は選択トランジスタを介して主ビ
    ット線に接続され、 複数の前記選択トランジスタが前記メモリセルアレイの
    両側に対向して配置されており、 前記メモリセルアレイの一側の複数の選択トランジスタ
    にそれぞれ接続される複数組の副ビット線と、前記メモ
    リセルアレイの他側の複数の選択トランジスタにそれぞ
    れ接続される複数組の副ビット線とが、互いに入れ違い
    で配置され、 メモリセルトランジスタが、基板表面上に、第１の酸化
    膜、窒化膜、及び第２の酸化膜をこの順に積層してなる
    絶縁膜を備え、前記絶縁膜の上に、サリサイド構成のゲ
    ート電極が形成されてなる半導体装置において、 前記メモリセルアレイのゲート電極直下のチャネル領域
    以外の領域にも、前記絶縁膜を備えている、ことを特徴
    とする半導体装置。
  12. 【請求項１２】前記絶縁膜が、前記チャネル領域と、前
    記メモリセルアレイの前記導電領域の形成領域を除く箇
    所に残されている、ことを特徴とする請求項１０又は１
    １に記載の半導体装置。
  13. 【請求項１３】前記絶縁膜が、前記メモリセルアレイの
    少なくとも前記基板表面の導電領域の間に残されてい
    る、ことを特徴とする請求項１０又は１１に記載の半導
    体装置。
  14. 【請求項１４】前記残される絶縁膜が、三層に積層され
    た膜のうち少なくとも前記第１の酸化膜と前記窒化膜を
    含むものである、ことを特徴とする請求項９乃至１３の
    いずれか一に記載の半導体装置。
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